JPS6173346A - 半導体構造の製造方法 - Google Patents
半導体構造の製造方法Info
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- JPS6173346A JPS6173346A JP60174445A JP17444585A JPS6173346A JP S6173346 A JPS6173346 A JP S6173346A JP 60174445 A JP60174445 A JP 60174445A JP 17444585 A JP17444585 A JP 17444585A JP S6173346 A JPS6173346 A JP S6173346A
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-
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- H01—ELECTRIC ELEMENTS
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-
- H—ELECTRICITY
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、半導体デバイスの製法に関するものであり、
さらに詳細に述べれは、相補形金属酸化物半導体(cM
O3)構造の製法に関するものである。
さらに詳細に述べれは、相補形金属酸化物半導体(cM
O3)構造の製法に関するものである。
B0発明の概要
この発明によれば、CMO8構造等の半導体の製法が提
供される。この方法は、半導体の表面に酸素を拡散させ
ない材料の層を設け、この層を、フィールド分離領域を
作成すべき部分から部分的に除去して、能動領域および
フィールド分離領域の位置を画定するために、この層の
パターン付けをする工程を含む。この酸素を通過させな
い層は、半導体に隣接する二酸化/リコン層と、この二
酸化シリコン層に隣接する窒化7リコン層とからなる二
重誘電構造とすることができる。形成された構造は、下
の酸化され易い領域の酸化を防ぎ、構造の能動領域の位
置を画定するだめに用いられる酸素を通過させない構造
を含む。
供される。この方法は、半導体の表面に酸素を拡散させ
ない材料の層を設け、この層を、フィールド分離領域を
作成すべき部分から部分的に除去して、能動領域および
フィールド分離領域の位置を画定するために、この層の
パターン付けをする工程を含む。この酸素を通過させな
い層は、半導体に隣接する二酸化/リコン層と、この二
酸化シリコン層に隣接する窒化7リコン層とからなる二
重誘電構造とすることができる。形成された構造は、下
の酸化され易い領域の酸化を防ぎ、構造の能動領域の位
置を画定するだめに用いられる酸素を通過させない構造
を含む。
C6従来の技術
集積回路(IC)中の能動デバイス素子の密度が高くな
るにつれて、同じ基板中の隣接する素子を電気的に分離
することの重要性が高くなる。能動素子を分離する方法
の一つは、隣接する能動素子と能動素子の間にフィール
ド分離領域を設けること、およびこれらの分離領域中に
、寄生チャネル阻止素子として作用するドーピングした
領域を設けることである。これらのドーピングした領域
は、弱くドーピングした基板を用いた場合、フィールド
分離の下での反転により、好ましくない導通の生じるの
を防止する。続いて製作される能動領域に自己整合され
る、このようにドーピングしたフィールド分離領域を設
ける方法の一つは、1979年3月13日、v、L、ラ
イドアウト(Rideout )に与えられ、本出願と
同じ譲受人に譲渡された米国特許第4144101号明
細書に開示されている。
るにつれて、同じ基板中の隣接する素子を電気的に分離
することの重要性が高くなる。能動素子を分離する方法
の一つは、隣接する能動素子と能動素子の間にフィール
ド分離領域を設けること、およびこれらの分離領域中に
、寄生チャネル阻止素子として作用するドーピングした
領域を設けることである。これらのドーピングした領域
は、弱くドーピングした基板を用いた場合、フィールド
分離の下での反転により、好ましくない導通の生じるの
を防止する。続いて製作される能動領域に自己整合され
る、このようにドーピングしたフィールド分離領域を設
ける方法の一つは、1979年3月13日、v、L、ラ
イドアウト(Rideout )に与えられ、本出願と
同じ譲受人に譲渡された米国特許第4144101号明
細書に開示されている。
CMO8回路では、同一のIC基板にNチャネルとPチ
ャネルのデバイスを用いる。かかる構造を作成する従来
の方法には、単独のMOSデバイスを作成する基板の予
め選択した部分に単一ウェルまたは二重ウェルを生成す
ることが含まれる。
ャネルのデバイスを用いる。かかる構造を作成する従来
の方法には、単独のMOSデバイスを作成する基板の予
め選択した部分に単一ウェルまたは二重ウェルを生成す
ることが含まれる。
1981年1月13日にヘンダーノン
(Henderson )、Sr、らに与えられた米国
特許第4244752号明細書には、P型基板中にPチ
ャネルおよびNチャネルのデバイスを有する0MO8・
ICの製法が開示されている。二酸化7リコンおよび窒
化シリコンの二重透電層が、その後に製作される構造上
の能動デバイス領域の位置を定義するフィールド分離領
域の位置を画定するため、基板表面上の第1のマスクと
して用いられる。能動領域の位置が画定されると、Pチ
ャネル・デバイスのためのN型つェル領域金、イオン注
入によシ作成するために、第2のマスクが用いられる。
特許第4244752号明細書には、P型基板中にPチ
ャネルおよびNチャネルのデバイスを有する0MO8・
ICの製法が開示されている。二酸化7リコンおよび窒
化シリコンの二重透電層が、その後に製作される構造上
の能動デバイス領域の位置を定義するフィールド分離領
域の位置を画定するため、基板表面上の第1のマスクと
して用いられる。能動領域の位置が画定されると、Pチ
ャネル・デバイスのためのN型つェル領域金、イオン注
入によシ作成するために、第2のマスクが用いられる。
二酸化シリコン・窒化シリコン構造をイオン注入用マス
クとして用いることにより、フィールド分離領域はP型
不純物によりドープされ、次に、フィールド分離の目的
のため、これらの領域に二酸化シリコン層を成長させる
。
クとして用いることにより、フィールド分離領域はP型
不純物によりドープされ、次に、フィールド分離の目的
のため、これらの領域に二酸化シリコン層を成長させる
。
1983年5月31日にハルファクル
−(Halfacre)らに与えられた米国特許第43
85947号明細書には、局所酸化を用いた単一ガード
・リングを有するP型基板中にCMOSデバイスを農作
する方法が開示されている。この方法には、二酸化シリ
コンの薄層を上に有するP型シリコン基板上にマスキン
グ層を生成させることが含まれる。このマスキング層に
は開口部が設けられ、予め選択した位置には、Nウェル
領域を生成させるために、下層に二酸化シリコン層が設
けられる。次にN型不純物を拡散して、Nウェル領域を
生成させる。次に窒化シリコン等の酸素抑制材料により
、第2のマスキング層を作成し、6MO8能動領域を生
成する位置を定義するためにこれをパターン化する。こ
の層は次に、能動領域のだめの位置を除いてすべて除去
される。この構造の上にフォトレンスト材料の第3のマ
スキング層を設け、ガード・リング領域のため予め選択
した領域を露出させるためにパターン化する。次にこれ
らの領域にP型不純物を注入した後、第3のマスキング
層を除去する。この基板を酸化雰囲気に露出して、Si
3N4 に覆われた部分以外の基板上にフィールド酸
化物を成長させる。
85947号明細書には、局所酸化を用いた単一ガード
・リングを有するP型基板中にCMOSデバイスを農作
する方法が開示されている。この方法には、二酸化シリ
コンの薄層を上に有するP型シリコン基板上にマスキン
グ層を生成させることが含まれる。このマスキング層に
は開口部が設けられ、予め選択した位置には、Nウェル
領域を生成させるために、下層に二酸化シリコン層が設
けられる。次にN型不純物を拡散して、Nウェル領域を
生成させる。次に窒化シリコン等の酸素抑制材料により
、第2のマスキング層を作成し、6MO8能動領域を生
成する位置を定義するためにこれをパターン化する。こ
の層は次に、能動領域のだめの位置を除いてすべて除去
される。この構造の上にフォトレンスト材料の第3のマ
スキング層を設け、ガード・リング領域のため予め選択
した領域を露出させるためにパターン化する。次にこれ
らの領域にP型不純物を注入した後、第3のマスキング
層を除去する。この基板を酸化雰囲気に露出して、Si
3N4 に覆われた部分以外の基板上にフィールド酸
化物を成長させる。
D1発明が解決しようとする問題点
本発明の目的は、高密度半導体デバイスを作成するため
の改良された方法を提供することにある。
の改良された方法を提供することにある。
本発明の他の目的は、能動領域およびウェル領域に自己
整合されるドープしたフィールド分離領域を有する0M
O8構造を作成する方法を提供することにある。
整合されるドープしたフィールド分離領域を有する0M
O8構造を作成する方法を提供することにある。
E9問題点を解決するだめの手段
これらの目的は、酸素の拡散を防止する材料の層を半導
体の表面上に生成させることからなる本発明により達成
される。この層の上に、フィールド分離領域を作成する
部分から、この層を部分的に除去することにより、能動
領域およびフィールド分離領域の位置を画定するパター
ンを形成する。
体の表面上に生成させることからなる本発明により達成
される。この層の上に、フィールド分離領域を作成する
部分から、この層を部分的に除去することにより、能動
領域およびフィールド分離領域の位置を画定するパター
ンを形成する。
形成した構造は、あとの工程中に下層の酸化され易い領
域の酸化を防止し、後にフィールド分離領域の生成およ
びドーピングに用いるためのパターン情報をこの層の上
に生成させるだめの、酸素を通さない層を半導体上に設
けたものである。この酸素を透過しない層は、半導体に
隣接する二酸化シリコンと、この二酸化シリコンに隣接
する窒化シリコンの二重誘電層とすることができる。
域の酸化を防止し、後にフィールド分離領域の生成およ
びドーピングに用いるためのパターン情報をこの層の上
に生成させるだめの、酸素を通さない層を半導体上に設
けたものである。この酸素を透過しない層は、半導体に
隣接する二酸化シリコンと、この二酸化シリコンに隣接
する窒化シリコンの二重誘電層とすることができる。
本発明の実施例の一つではP型構造上にCM、 O’S
構造を作成するのにこの方法が用いられる。ノリフンの
P型エピタキシャル層が、回路を作成する半導体として
用いられる。エピタキシャル層の上に二酸化シリコン層
を、この二酸化シリコン層の上に窒化シリコン層を設け
る。次に窒化シリコン層の上に、多結晶シリコン(ポリ
シリコン)の層を設ける。ポリシリコン層の上には、フ
ィールド分離領域のための所要のパターンを設け、フィ
ールド分離領域が生成される構造の部分から、ポリシリ
コンおよび一部の窒化シリコンを除去するため構造をエ
ツチングする。形成した構造に含まれる窒化シリコン層
は、フィールド分離領域を作成する部分は比較的薄く、
能動デバイス領域を作成する部分は比較的厚い。次にポ
リ・シリコンおよび窒化/リコン層の上に、Nウェル領
域の位置を画定するため、・露出するNウェル領域のた
め予め選択した部分を残して、フォトレジストのマスク
をかける。この時、露出したポリシリコンの部分を、N
ウェル領域生成の前に除去してもよい。工程中のこの時
点におけるポリシリコン部分の除去は任意である。N型
導電性を決定する不純物は、構造の残りの部分を保護す
る注入マスクとして、フォトレジストのマスクを使用す
ることにより、露出した窒化シリコン(除去されていな
ければポリシリコン部分も)を通じて、エピタキシャル
層に注入される。リフト・オフ材料(ポリシリコン等)
は比較的高温(約1000″C)に耐えるものを選択し
、従来のリフト・オフ技法を用いて構造の上に析出させ
、過剰のリフト・オフ材料を含むフォトレジストを構造
から除去する。次に、Nウェル領域を作成するため、熱
処理をしてNウェルの不純物を注入する。ポリシリコン
およびリフト・オフ材料に覆われた比較的厚い窒化シリ
コンの部分をイオン注入マスクとして用いて、比較的薄
い窒化シリコンに覆われたエピタキシャル層にP型不純
物を注入する。これにより、ドープされたフィールド分
離領域が生成する。次に従来の化学エツチング法を用い
て、リフト・オフ材料を除去する。このエツチングの間
、窒化シリコンは下層のエピタキシャル層内の領域がエ
ツチングされないように保護する。次に、ブランケット
反応性イオン・エツチング(RIE)を用いて、比較的
厚い窒化シリコンに覆われた能動領域のために画定され
た部分を除いて、パッド酸化物を露出する窒化シリコン
層を部分的に除去する。ブランケットRIE工程によシ
、比較的厚い窒化7リコンの部分も薄くなるが、能動領
域として用いられるエピタキシャル層の領域が酸化され
ないよう保護するのに十分な窒化シリコンは残る。フィ
ールド分離領域の酸化(半分埋もれた酸化物領域“S几
OX″を生成するだめ)の後、残りの窒化シリコンを除
去し、従来のCMO8加工法により、定義された能動デ
バイス領域中KNチャネルおよびPチャイ・ルのデバイ
スを作成する。
構造を作成するのにこの方法が用いられる。ノリフンの
P型エピタキシャル層が、回路を作成する半導体として
用いられる。エピタキシャル層の上に二酸化シリコン層
を、この二酸化シリコン層の上に窒化シリコン層を設け
る。次に窒化シリコン層の上に、多結晶シリコン(ポリ
シリコン)の層を設ける。ポリシリコン層の上には、フ
ィールド分離領域のための所要のパターンを設け、フィ
ールド分離領域が生成される構造の部分から、ポリシリ
コンおよび一部の窒化シリコンを除去するため構造をエ
ツチングする。形成した構造に含まれる窒化シリコン層
は、フィールド分離領域を作成する部分は比較的薄く、
能動デバイス領域を作成する部分は比較的厚い。次にポ
リ・シリコンおよび窒化/リコン層の上に、Nウェル領
域の位置を画定するため、・露出するNウェル領域のた
め予め選択した部分を残して、フォトレジストのマスク
をかける。この時、露出したポリシリコンの部分を、N
ウェル領域生成の前に除去してもよい。工程中のこの時
点におけるポリシリコン部分の除去は任意である。N型
導電性を決定する不純物は、構造の残りの部分を保護す
る注入マスクとして、フォトレジストのマスクを使用す
ることにより、露出した窒化シリコン(除去されていな
ければポリシリコン部分も)を通じて、エピタキシャル
層に注入される。リフト・オフ材料(ポリシリコン等)
は比較的高温(約1000″C)に耐えるものを選択し
、従来のリフト・オフ技法を用いて構造の上に析出させ
、過剰のリフト・オフ材料を含むフォトレジストを構造
から除去する。次に、Nウェル領域を作成するため、熱
処理をしてNウェルの不純物を注入する。ポリシリコン
およびリフト・オフ材料に覆われた比較的厚い窒化シリ
コンの部分をイオン注入マスクとして用いて、比較的薄
い窒化シリコンに覆われたエピタキシャル層にP型不純
物を注入する。これにより、ドープされたフィールド分
離領域が生成する。次に従来の化学エツチング法を用い
て、リフト・オフ材料を除去する。このエツチングの間
、窒化シリコンは下層のエピタキシャル層内の領域がエ
ツチングされないように保護する。次に、ブランケット
反応性イオン・エツチング(RIE)を用いて、比較的
厚い窒化シリコンに覆われた能動領域のために画定され
た部分を除いて、パッド酸化物を露出する窒化シリコン
層を部分的に除去する。ブランケットRIE工程によシ
、比較的厚い窒化7リコンの部分も薄くなるが、能動領
域として用いられるエピタキシャル層の領域が酸化され
ないよう保護するのに十分な窒化シリコンは残る。フィ
ールド分離領域の酸化(半分埋もれた酸化物領域“S几
OX″を生成するだめ)の後、残りの窒化シリコンを除
去し、従来のCMO8加工法により、定義された能動デ
バイス領域中KNチャネルおよびPチャイ・ルのデバイ
スを作成する。
本工程の変形の一つに、窒化シリコン層と、バンド・ポ
リシリコン層の間にパッドの熱分解による二酸化ノリコ
ン層を生成させるものがある。この二酸化シリコン層は
、比較的薄い窒化シリコンの部分を除去する間、エツチ
ング・マスクとして作用する。この間K、比較的厚い窒
化シリコンの部分の厚みは減少する。このパッド熱分解
二酸化7リコンは、パッド・ポリシリコンと同様パター
ン化されるが、詳細は実施例を用いて説明する。
リシリコン層の間にパッドの熱分解による二酸化ノリコ
ン層を生成させるものがある。この二酸化シリコン層は
、比較的薄い窒化シリコンの部分を除去する間、エツチ
ング・マスクとして作用する。この間K、比較的厚い窒
化シリコンの部分の厚みは減少する。このパッド熱分解
二酸化7リコンは、パッド・ポリシリコンと同様パター
ン化されるが、詳細は実施例を用いて説明する。
F、実施例
第1図には半導体基板10が示されている。この基板1
0はP十導電型のシリコンおよびエピタキシャル(ep
i )半導体層12、好ましくは基板10の上番て成
長させたP−型シリコンで作成することができる。エピ
タキシャル層12上には二酸化シリコンの薄層14(パ
ッド酸化物)を成長させ、窒化/リフン層16を、好ま
しくは従来の低圧化学蒸着法(LPCVD)により、酸
化ンリコン層14上に蒸着させる。窒化ンリコ/層16
上には熱分解二酸化シリコン層18を析出させてもよい
。前に述べたように、二酸化シリコン層18は任意の層
であるが、この層の存在は、後の工程で下層の窒化シリ
コン層を除去しなければならないときに有益である。好
ましくはドープしていない多結晶シリコン(ポリシリコ
ン)層20を、好ましくはLPCVD法により二酸化シ
リコン層18の上に蒸着させる。エピタキシャル層12
の厚みは1〜15ミクロン、抵抗率は5〜50Ω−(2
)の範囲、酸化7リコン層14の厚みは約50nm1窒
化シリコン層16の厚みは約1100nであればよい。
0はP十導電型のシリコンおよびエピタキシャル(ep
i )半導体層12、好ましくは基板10の上番て成
長させたP−型シリコンで作成することができる。エピ
タキシャル層12上には二酸化シリコンの薄層14(パ
ッド酸化物)を成長させ、窒化/リフン層16を、好ま
しくは従来の低圧化学蒸着法(LPCVD)により、酸
化ンリコン層14上に蒸着させる。窒化ンリコ/層16
上には熱分解二酸化シリコン層18を析出させてもよい
。前に述べたように、二酸化シリコン層18は任意の層
であるが、この層の存在は、後の工程で下層の窒化シリ
コン層を除去しなければならないときに有益である。好
ましくはドープしていない多結晶シリコン(ポリシリコ
ン)層20を、好ましくはLPCVD法により二酸化シ
リコン層18の上に蒸着させる。エピタキシャル層12
の厚みは1〜15ミクロン、抵抗率は5〜50Ω−(2
)の範囲、酸化7リコン層14の厚みは約50nm1窒
化シリコン層16の厚みは約1100nであればよい。
また、熱分解二酸化シリコン層18の厚みは5Qnm、
ポリシリコン層20の厚みは150nmとする。この時
点で、Nウェル領域(図示されていない)をイオン注入
によシ画定することができる。この領域にはN型不純物
を注入する。Nウェルの不純物の注入は、第3図で示す
ように、別の時点でも行えるので、この時点での注入工
程は任意である。
ポリシリコン層20の厚みは150nmとする。この時
点で、Nウェル領域(図示されていない)をイオン注入
によシ画定することができる。この領域にはN型不純物
を注入する。Nウェルの不純物の注入は、第3図で示す
ように、別の時点でも行えるので、この時点での注入工
程は任意である。
従来のフォトレジスト・マスク(図示されていない)を
用いて、構造のフィールド分離領域の位置を画定するた
め、ポリシリコン層20、熱分解酸化物層18、および
窒化シリコン層16の一部に開口部21を作成する。ポ
リシリコンおよび熱分解酸化物の除去、および窒化シリ
コン層の部分的除去は、従来の反応性イオン・エツチン
グ法により行うことができる。たとえば、四フッ化炭素
(cF4) と二酸化炭素(cO2) の混合物、C
F4と02の混合物、または他の同等の反応性気体混合
物がポリシリコンのエツチングに用いられる。熱分解酸
化物の除去にはCF、とH2の反応性気体混合物または
同等の気体が、窒化シリコンの除去にはCF4と0□の
反応性気体混合物または同等の気体が用いられる。−次
にいたとえば酸素プラズマ法を用いて、フォトレジスト
・マスクを除去し、残った構造の表面は、既知の洗滌法
により洗滌する。形成された構造は第2図に示すとおり
である。この構造では、窒化物層は比較的薄い部分16
aと、比較的厚い部分16bがある。比較的薄い部分1
6aの卑みは、比較的厚い部分16bの厚みの20ない
し50%であればよい。第3図に示すフォトレジスト・
マスク22を、Nウェル領域の位置を画定する開口部を
有する構造の上に作成する。前の工程で、Nウェル領域
にN型不純物をドープしなかった場合は、この時点でリ
ン・イオン(P+)等のN型イオンをフォトレジスト・
マスク22の開口部に注入する。ポリシリコンの新しい
層24を、第4図に示すように、好ましくは指向的に蒸
着させる。この層の厚みは約380nmであればよい。
用いて、構造のフィールド分離領域の位置を画定するた
め、ポリシリコン層20、熱分解酸化物層18、および
窒化シリコン層16の一部に開口部21を作成する。ポ
リシリコンおよび熱分解酸化物の除去、および窒化シリ
コン層の部分的除去は、従来の反応性イオン・エツチン
グ法により行うことができる。たとえば、四フッ化炭素
(cF4) と二酸化炭素(cO2) の混合物、C
F4と02の混合物、または他の同等の反応性気体混合
物がポリシリコンのエツチングに用いられる。熱分解酸
化物の除去にはCF、とH2の反応性気体混合物または
同等の気体が、窒化シリコンの除去にはCF4と0□の
反応性気体混合物または同等の気体が用いられる。−次
にいたとえば酸素プラズマ法を用いて、フォトレジスト
・マスクを除去し、残った構造の表面は、既知の洗滌法
により洗滌する。形成された構造は第2図に示すとおり
である。この構造では、窒化物層は比較的薄い部分16
aと、比較的厚い部分16bがある。比較的薄い部分1
6aの卑みは、比較的厚い部分16bの厚みの20ない
し50%であればよい。第3図に示すフォトレジスト・
マスク22を、Nウェル領域の位置を画定する開口部を
有する構造の上に作成する。前の工程で、Nウェル領域
にN型不純物をドープしなかった場合は、この時点でリ
ン・イオン(P+)等のN型イオンをフォトレジスト・
マスク22の開口部に注入する。ポリシリコンの新しい
層24を、第4図に示すように、好ましくは指向的に蒸
着させる。この層の厚みは約380nmであればよい。
フォトレジスト・マスク22上に蒸着した層24の部分
は、従来の除去法を用いて、フォトレジスト・マスク2
2とともに除去する。Nウェル領域にドープしたN型不
純物は、第5図に示すような予め選択されたドーピング
断面26にNウェル領域が達するように、不活性雰囲気
、たとえばN2中で1100°Cで約11時間熱処理す
るような、従来法によって、エピタキシャル層12内部
に注入される。次にポリシリコン層24は、たとえば硝
酸(HNO3)7部、水(H,、O)4部、緩衝フン化
水素酸(HF)1部を含む溶液を用いた湿式化学エツチ
ングにより除去する。次に、たとえばCF、と02の反
応付混合気体を用いたブランケット反応性イオン・エツ
チング法により、窒化シリコンの比較的薄い部分16a
をすべて除去して第6図に示す構造を得る。この構造は
、比較的厚い窒化シリコンの部分16bが、露出した比
較的薄い窒化シリコンの部分を除去する反応性イオン・
エツチングの間、二酸化シリコン部分18により保護さ
れているため、画定された能動領域上に残った構造であ
る。
は、従来の除去法を用いて、フォトレジスト・マスク2
2とともに除去する。Nウェル領域にドープしたN型不
純物は、第5図に示すような予め選択されたドーピング
断面26にNウェル領域が達するように、不活性雰囲気
、たとえばN2中で1100°Cで約11時間熱処理す
るような、従来法によって、エピタキシャル層12内部
に注入される。次にポリシリコン層24は、たとえば硝
酸(HNO3)7部、水(H,、O)4部、緩衝フン化
水素酸(HF)1部を含む溶液を用いた湿式化学エツチ
ングにより除去する。次に、たとえばCF、と02の反
応付混合気体を用いたブランケット反応性イオン・エツ
チング法により、窒化シリコンの比較的薄い部分16a
をすべて除去して第6図に示す構造を得る。この構造は
、比較的厚い窒化シリコンの部分16bが、露出した比
較的薄い窒化シリコンの部分を除去する反応性イオン・
エツチングの間、二酸化シリコン部分18により保護さ
れているため、画定された能動領域上に残った構造であ
る。
上記の実施例では、酸素を透過させない層として窒化シ
リコンを用いたが、他の酸素を透過させない材料、たと
えば、好ましくは屈折率が1,7oないし2.0の範囲
の酸努化シリコン(SiXOyN、)等をこの工程に用
いることもできる。このように本発明は、これらの特定
の工程、twit序、まだは図に示した最終構造に限定
されるものではない。反対に、特許請求の範囲に画定す
る本発明の概念および範囲に含まれるすべての代用、変
形および同等のものを包含することを意図するものであ
る。
リコンを用いたが、他の酸素を透過させない材料、たと
えば、好ましくは屈折率が1,7oないし2.0の範囲
の酸努化シリコン(SiXOyN、)等をこの工程に用
いることもできる。このように本発明は、これらの特定
の工程、twit序、まだは図に示した最終構造に限定
されるものではない。反対に、特許請求の範囲に画定す
る本発明の概念および範囲に含まれるすべての代用、変
形および同等のものを包含することを意図するものであ
る。
G0発明の効果
以上のように、この発明によれば、酸素を透過させない
物質からなる層を半導体基板上に形成しその層を部分的
に除去することにより能動領域、及びフィールド分離領
域を画定するようにしたので、酸素の透過輪郭が明確化
され、以て自己整合の高集積密度のデバイス構造が得ら
れる、という効果がある。
物質からなる層を半導体基板上に形成しその層を部分的
に除去することにより能動領域、及びフィールド分離領
域を画定するようにしたので、酸素の透過輪郭が明確化
され、以て自己整合の高集積密度のデバイス構造が得ら
れる、という効果がある。
第1図は、本発明に基づき種々の層が付着されてなる基
板構造の図、 第2図は、第1図の構造に開口を形成してなる構造の図
、 第3図は、第2図の構造上に選択的に7オトレジスト’
l形成しイオン打ち込みを行う図、第4図は、第3図で
形成された構造に多結晶シリコンを付着した図、 第5図は、第4図の構造にリフトオフを施しイオン打ち
込みを行う図、 第6図は、多結晶7リコンが除去された後の構造を示す
図である。 10・・・半導体基板、16 ・・マスキング層。 出 M 人 インターナシ田うツレ・ビジネス・マシー
/ズ・コーポレーショ/代理人弁理士 山 本
仁 朗(外1名) 基極上へf>罵の付層 第1図 開口の形成゛ 第2図 フォトしジ又トイ寸薯及びイオン打入り第3図 多結晶レリコレ付着 第4図
板構造の図、 第2図は、第1図の構造に開口を形成してなる構造の図
、 第3図は、第2図の構造上に選択的に7オトレジスト’
l形成しイオン打ち込みを行う図、第4図は、第3図で
形成された構造に多結晶シリコンを付着した図、 第5図は、第4図の構造にリフトオフを施しイオン打ち
込みを行う図、 第6図は、多結晶7リコンが除去された後の構造を示す
図である。 10・・・半導体基板、16 ・・マスキング層。 出 M 人 インターナシ田うツレ・ビジネス・マシー
/ズ・コーポレーショ/代理人弁理士 山 本
仁 朗(外1名) 基極上へf>罵の付層 第1図 開口の形成゛ 第2図 フォトしジ又トイ寸薯及びイオン打入り第3図 多結晶レリコレ付着 第4図
Claims (1)
- 【特許請求の範囲】 (a)半導体基板を作成し、 (b)上記の半導体基板上に、拡散する酸素を透過させ
ない物質からなるマスキング層を設け、(c)フィール
ド分離領域として画定した部分から上記の層の部分を部
分的に除去することにより、上記のマスキング層上に能
動、およびフィールド分離領域を画定し、これにより、
上記の層中の、上記の能動領域の位置の上に比較的厚い
部分を、上記のフィールド分離領域の位置の上に比較的
薄い部分をそれぞれ設けることを特徴とする半導体構造
の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/650,389 US4600445A (en) | 1984-09-14 | 1984-09-14 | Process for making self aligned field isolation regions in a semiconductor substrate |
US650389 | 1991-08-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6173346A true JPS6173346A (ja) | 1986-04-15 |
JPH0312785B2 JPH0312785B2 (ja) | 1991-02-21 |
Family
ID=24608696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60174445A Granted JPS6173346A (ja) | 1984-09-14 | 1985-08-09 | 半導体構造の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4600445A (ja) |
EP (1) | EP0178418B1 (ja) |
JP (1) | JPS6173346A (ja) |
DE (1) | DE3580335D1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
US4707455A (en) * | 1986-11-26 | 1987-11-17 | General Electric Company | Method of fabricating a twin tub CMOS device |
US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
JPH01274457A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Instr Inc | 半導体装置の製造方法 |
JPH03129818A (ja) * | 1989-10-16 | 1991-06-03 | Nec Corp | 半導体装置の製造方法 |
JP2871530B2 (ja) * | 1995-05-10 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH09246400A (ja) * | 1996-03-02 | 1997-09-19 | Yamaha Corp | 半導体装置の製法 |
KR102108175B1 (ko) * | 2013-12-27 | 2020-05-08 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
US9147683B2 (en) * | 2014-02-18 | 2015-09-29 | International Business Machines Corporation | CMOS transistors including gate spacers of the same thickness |
KR102222818B1 (ko) * | 2014-10-06 | 2021-03-04 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5413779A (en) * | 1977-07-04 | 1979-02-01 | Toshiba Corp | Semiconductor integrated circuit device |
US4135955A (en) * | 1977-09-21 | 1979-01-23 | Harris Corporation | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation |
US4144101A (en) * | 1978-06-05 | 1979-03-13 | International Business Machines Corporation | Process for providing self-aligned doping regions by ion-implantation and lift-off |
US4244752A (en) * | 1979-03-06 | 1981-01-13 | Burroughs Corporation | Single mask method of fabricating complementary integrated circuits |
US4271583A (en) * | 1980-03-10 | 1981-06-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices having planar recessed oxide isolation region |
US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
US4419142A (en) * | 1980-10-24 | 1983-12-06 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming dielectric isolation of device regions |
US4385947A (en) * | 1981-07-29 | 1983-05-31 | Harris Corporation | Method for fabricating CMOS in P substrate with single guard ring using local oxidation |
DE3133468A1 (de) * | 1981-08-25 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
US4411058A (en) * | 1981-08-31 | 1983-10-25 | Hughes Aircraft Company | Process for fabricating CMOS devices with self-aligned channel stops |
IT1210872B (it) * | 1982-04-08 | 1989-09-29 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate. |
US4391849A (en) * | 1982-04-12 | 1983-07-05 | Memorex Corporation | Metal oxide patterns with planar surface |
US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
US4470191A (en) * | 1982-12-09 | 1984-09-11 | International Business Machines Corporation | Process for making complementary transistors by sequential implantations using oxidation barrier masking layer |
US4480375A (en) * | 1982-12-09 | 1984-11-06 | International Business Machines Corporation | Simple process for making complementary transistors |
FR2539556B1 (fr) * | 1983-01-13 | 1986-03-28 | Commissariat Energie Atomique | Procede de fabrication de conducteurs pour circuits integres, en technologie planar |
US4473435A (en) * | 1983-03-23 | 1984-09-25 | Drytek | Plasma etchant mixture |
US4481705A (en) * | 1983-06-14 | 1984-11-13 | Advanced Micro Devices, Inc. | Process for doping field isolation regions in CMOS integrated circuits |
US4509991A (en) * | 1983-10-06 | 1985-04-09 | International Business Machines Corporation | Single mask process for fabricating CMOS structure |
US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
-
1984
- 1984-09-14 US US06/650,389 patent/US4600445A/en not_active Expired - Lifetime
-
1985
- 1985-08-09 JP JP60174445A patent/JPS6173346A/ja active Granted
- 1985-08-20 DE DE8585110384T patent/DE3580335D1/de not_active Expired - Fee Related
- 1985-08-20 EP EP85110384A patent/EP0178418B1/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE3580335D1 (de) | 1990-12-06 |
US4600445A (en) | 1986-07-15 |
JPH0312785B2 (ja) | 1991-02-21 |
EP0178418A3 (en) | 1988-01-20 |
EP0178418A2 (en) | 1986-04-23 |
EP0178418B1 (en) | 1990-10-31 |
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