KR930003144B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제 1 도는 본 발명에 따른 제 1 실시예의 방법에 의해 제조된 반도체장치를 각 공정순으로 나타낸 단면도.
제 2 도는 본 발명에 따른 제 2 실시예의 방법에 의해 제조된 반도체장치를 각 공정순으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘반도체기판 12 : 실리콘산화막
13 : 실리콘질화막 14 : 반전방지용 이온주입층
15 : 소자분리용 절연막(실리콘산화막) 16 : 반전방지층
17 : 다결정실리콘층 18 : N채널 MOS트랜지스터
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 산화막등의 절연막을 형성하여 소자간의 분리가 행해지도록 한 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
고밀도 집적회로에 있어서의 소자간분리법으로서는 종래 선택산화법(LOCOS법)이 잘 알려져 있다. 이 LOCOS법은 반도체기판상에 통상 반도체기판표면을 산화시켜 얻어지는 절연막등으로 이루어진 표면보호막을 매개해서 내산화성막, 예컨대 실리콘질화막을 형성하고 패터닝한 후에 실리콘질화막을 마스크를 이용하여 선택산화를 행하여 기판상에 소자분리용의 두꺼운 절연막을 형성하는 방법이다.
그런데, 상기의 LOCOS 법에서는, 선택산화시에 마스크로서 사용되는 실리콘질화막의 아랫부분에 새부리(birdbeak)라고 하는 소자분리용 절연막이 파고드는 현상이 발생하여 실리콘질화막의 치수와 소자분리용 절연막의 치수에 오차가 발생한다. 이 치수오차는 실리콘질화막과 반도체기판사이에 존재하는 표면보호막의 두께에 의존하며 이 표면보호막이 두꺼울수록 새부리는 커진다. 그 이유는 이 선택산화시에 산화제로서의 산소가 표면보호막내로 확산되어 반도체기판 방향으로 이동하여 실리콘질화막의 바로 아래에서도 마찬가지로 기판의 산화가 진행되기 때문이다. 예컨대 실리콘질화막의 막두께를 250mm, 반도체기판(실리콘기판)과 실리콘질화막사이의 표면보호막(실리콘산화막)의 막두께를 150mm, 선택산화직후의 소자분리용 절연막의 막두께를 800nm, 실리콘질화막제거후의 소자분리용 절연막의 막두께를 500~600nm로 하면, 상기 치수오차는 1.2~1.6μm정도가 된다. 이때문에 LOCOS방법을 이용하여 전기적으로 충분한 소자분리특성을 얻으려고 할 경우의 실용적인 소자분리영역의 폭은 2.0μm정도가 그 한계이며 이 이상의 미세한 소자분리는 행할 수 없는 문제점이 있다.
또한 상기 새부리의 문제는 표면보호막의 막두께를 얇게 하거나 혹은 이것을 전혀 형성시키지 않으면 방지할 수 있다. 그러나 이 표면보호막은 본래 선택산화시의 반도체기판내로의 스트레스를 완화시키고 결정결함의 발생을 억제시키며 내산화성막의 제거시에는 반도체기판표면으로의 직접적인 손상을 방지하는 효과가 있기 때문에 필요이상으로 얇게 형성시키지 않으면 곤란하게 된다. 또한 이 소자분리영역의 새부리는 소자영역폭의 제어를 곤란하게 하는 문제점을 가지고 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, LOCOS법을 이용했을 경우의 종래방법이 갖는 문제점, 즉, 소자분리용 절연막의 완성치수의 오차가 큰 문제점을 해소하고 미세한 소자분리용 절연막을 매우 정밀하게 형성시킬 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 반도체장치의 제조방법은, 반도체기판상에 표면보호막 및 내산화성막을 순차적으로 형성하는 공정, 사진식각법에 의해 상기 내산화성막을 선택적으로 제거하는 공정, 남겨진 상기 내산화성막을 마스크로 하여 상기 기판에 반전방지용의 불순물을 도입시키는 공정, 남겨진 상기 내산화성막을 마스크로 이용한 선택산화에 의해 상기 내산화성막의 끝부분의 바로 아래에 일부가 침투되도록 상기 기판상에 산화막을 형성하는 공정, 상기 내산화성막을 마스크로 이용하여 이방성에칭(異方性 Etching)에 의해 상기 산화막을 상기 내산화성막의 끝부분에 침투된 부분을 남기고 제거하는 공정, 상기 공정에서 노출된 기판의 표면상에 선택적으로 단결정실리콘층을 형성하는 공정, 상기 내산화성막 및 상기 표면보호막을 제거하는 공정, 상기 공정에서 노출된 기판표면 및 상기 단결정 실리콘층의 표면에 반도체소자를 형성하는 공정으로 구성되어 있다.
[작용]
본 발명에 따른 반도체장치의 제조방법에 있어서는 내산화성막을 마스크로 이용하여 선택산화를 행하는 반도체기판상에 소자분리용의 산화막을 형성한다. 이 때, 종래와 같이 내산화성막의 끝부분의 바로 아래에는 산화막의 일부가 침투되는데 본 발명의 방법에서는 이 내산화성막의 끝부분 바로 아래에 침투된 부분의 산화막을 소자분리용 산화막으로서 남기고 기판표면을 노출시켜 이 노출된 기판의 표면에 새로운 단결정실리콘을 형성하여 이것을 소자영역의 일부로서 사용한다.
[실시예]
이하, 본 발명에 따른 실시예를 도면을 참조하여 상세히 설명한다.
제 1(a)도~제1(g)도는 본 발명에 따른 제 1 실시예의 방법에 의해 제조된 반도체장치를 각 공정순으로 나타낸 단면도이다.
우선, 제 1(a)도에 나타낸 바와 같이 P형(100)방향의 비저항이 1~2Ωcm인 실리콘반도체기판(11)을 1000℃의 산화성 분위기중에서 산화하여 그 표면에 표면보호막으로서의 실리콘산화막(12)을 두께 150nm로 형성하고, 이 실리콘산화막(12)상에 CVD법(화학적 기상성장법)에 의해 내산화성막으로서의 실리콘질화막(13)을 두께 250nm로 퇴적형성한다.
이어서 제 1(b)도에 나타낸 바와 같이 소자형성예정영역(소자영역)상의 실리콘질화막(13)을 선택적으로 제거한 후, 남겨진 실리콘질화막(13)을 마스크로 이용하여 반전방지를 위해 실리콘기판(11)내로 보론을 가속전압 100KeV, 도우즈양 5×1013/cm2의 조건으로 이온주입하여 반전방지용의 이온주입층(14)을 형성한다.
이어서 제 1(c)도에 나타낸 바와 같이 실리콘질화막(13)을 마스크로 이용하여, H2가스와 O2가스의 혼합가스 분위기내에서 1000℃의 열처리를 행함에 의해 실리콘기판(11)을 선택적으로 산화하여 소자분리용 절연막(실리콘산화막 : 15)을 800nm정도의 두께로 형성한다. 이 때, 내산화성막으로서 사용되는 실리콘질화막(13)의 끝부분 바로 아래에 침투되는 부분의 소자분리용 절연막(15A)의 폭 ℓ은 새부리에 의한 치수오차의 1/2인 약 0.6μm정도가 된다. 또한 이 산화시의 열공정에 의해 상기 이온주입층(14)내의 보론이 실리콘기판(11)내로 열확산되어 소자분리용 절연막(15)과 실리콘기판(11)의 계면부분의 실리콘기판(11)내에 반전방지층(16)이 형성된다.
다음에 제 1(d)도에 나타낸 바와 같이 상기 실리콘질화막(13)을 마스크로 이용한 이방성에칭(RIE)에 의해 실리콘질화막(13)의 끝부분 바로 아래에 침투된 부분의 소자분리용 절연막(15A)및 소자분리용 절연막(15)의 일부인 소자분리용 절연막(15B)을 남기고 소자분리용 절연막(15)을 그 막두께만큼 선택적으로 제거한다.
이어서 제 1(e)도에 나타낸 바와 같이 선택성이 있는 저온 에피택셜성장법에 의해 상기 공정에서 노출된 기판(11)을 종결정(種結晶)으로 하여 그 표면상에 단결정실리콘층(17)을 형성한다. 이 때, 기판(11)과 동일 도전형인 P형 불순물을 동시에 첨가함으로써 복수개소에 상기 소자분리용 절연막(15A 및 15B)에 의해 절연분리된 P형의 단결정실리콘층(17)이 형성된다. 한편, 이때의 성장온도는 상기 반전방지층(16)내의 보론이 재확산되지 않도록, 예컨대 400℃정도로 설정한다. 또한 이 단결정실리콘층(17)의 막두께는 나중에 실리콘산화막(12)을 제거할 것을 고려하여 그 막두께분만큼 상기 소자분리용 절연막(15)의 막두께보다 얇게 되도록 형성한다.
이어서 제 1(f)도에 나타낸 바와 같이 CDE(Chemical Dry Etching)에 의해 실리콘질화막(13)을 제거하고, 또한 NH4F용액에 의해 실리콘산화막(12)을 제거하여 단결정실리콘층(17)이 형성되어 있지 않은 기판(11)의 표면을 노출시킨다. 이때, 미리 단결정실리콘층(17)의 막두께가 소자분리용 절연막(15)의 막두께보다 얇게 되어 있으므로 실리콘산화막(12)을 제거한 후에는 단결정실리콘층(17)과 소자분리용 절연막(15)의 윗면의 높이가 거의 같아지게 되어 평탄한 면이 얻어진다.
다음에 제 1(g)도에 나타낸 바와 같이 상기 단결정실리콘층(17)내에 N채널 MOS트랜지스터(18) 또는 바이폴라트랜지스터(도시하지 않음)등의 소자를 이미 알려진 일반적인 제조공정에 의해 형성함과 동시에 기판(11)의 노출면에도 MOS트랜지스터나 바이폴라트랜지스터의 소자(도시하지 않음)를 일반적인 제조공정에 의해 형성한다.
이 제 1 실시예에 의하면, 제 1(c)도의 공정에 있어서의 선택산화시에, 내산화성막은 실리콘질화막(13)의 끝부분 바로 아래에 침투하여 형성되는 산화막을 소자분리용 절연막(15A 및 15B)으로서 남겨지도록 하였으므로 실리콘질화막(13)의 최소폭으로 결정되는 미세한 소자분리영역을 형성할 수 있고, 또한 단결정실리콘층(17)으로 이루어진 소자영역의 폭도 정확하게 제어할 수 있다. 예컨대, 소자분리용 절연막(15B)의 최소폭은 리소그래피의 현재의 한계값인 약 0.5μm정도로 할 수 있으며, 또한 소자영역도 이와 같은 정도의 폭 ±0.1μm의 정밀도로 설정할 수 있다.
한편, 기판(11)의 표면에 소자를 형성할 경우에 LOCOS법에 의해 소자분리를 행하면, 종래와 같이 새부리에 의한 치수오차는 발생하나 필요에 따라 소자를 형성할 수 있고, 필요한 기능에 따라서 단결정실리콘층(17)과는 다른 불순물농도의 기판(11)표면을 이용할 수 있다.
또한 기판(11)표면과 단결정실리콘층(17)의 표면사이는 소자분리용 절연막(15A)의 완만한 표면에 의해 연결되어 있으므로 충분히 소자형성면이 평탄화되어 이 위애 배선층을 형성해도 단선이 발생한 위험이 없다.
다음에 본 발명에 따른 제 2 실시예의 방법을 설명한다. 제 2 실시예의 발명은, 상기 제 1(a)도~제1(d)도 가지의 공정은 제 1 실시예의 경우와 같다.
이어서 제 2(a)도에 나타낸 바와 같이 상기 실리콘질화막(13)을 마스크로 이용한 이방성에칭에 의해 기판(11)을 에칭하여 그 부분의 반전방지층(16)을 선택적으로 제거한다.
다음에 제 2(b)도에 나타낸 바와 같이 선택성이 있는 저온에 피택셜성장법에 의해 상기 공정에서 노출된 기판(11)을 종결정으로 하여 그 표면상에 P형 단결정실리콘층(17)을 형성함에 의해 복수개소에 상기 소자분리용 절연막(15A 및 15B)에 의해 절연분리된 단결정실리콘층(17)이 형성된다. 한편, 이때의 성장 온도도 예컨대 400℃정도로 설정된다. 또한 이 단결정실리콘층(17)의 막두께는 그 후에 실리콘산화막(12)을 제거할 것을 고려하여 그 막두께분 만큼 상기 소자분리용 절연막(15)이 막두께보다 얇게 되도록 형성한다.
이어서 제 2(c)도에 나타낸 바와 같이 CDE(Chemical Dry Etching)에 의해 실리콘질화막(13)을 제거하고, 또한 NH4F 용액에 의해 실리콘산화막(12)을 제거하여 단결정실리콘층(17)이 형성되어 있지 않은 기판(11)의 표면을 노출시킨다.
그리고 난 후, 제 2(d)도에 나타낸 바와 같이 상기 단결정실리콘층(17)내에 N채널 MOS트랜지스터(18)나 바이폴라트랜지스터(도시하지 않음)등의 소자를 형성함과 동시에 기판(11)의 노출면에 MOS트랜지스터나 바이폴라트랜지스터등의 도시하지 않은 소자를 일반적인 제조공정에 의해 형성한다.
이 제 2 실시예의 방법에 의하면, 제 2(a)도의 공정을 추가하여 기판(11)을 보다 깊게 에칭함으로써 소자 분리용 절연막(15A 및 15B)의 아랫면에만 반전방지층(16)을 형성할 수 있다. 이 때문에 이 제 2 실시예에 의하면, 고농도의 반전방지층(16)이 단결정실리콘층(17)에 형성된 소자에 미치는 영향, 예컨대 백게이트효과(back gate 效果)의 발생을 방지할 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고 여러가지 변형이 가능함은 말할 것도 없다. 예를들면, 상기 각 실시예에서는 에피택셜성장시에 기판(11)과 동일도전형인 P형 단결정실리콘층(17)을 성장시키는 경우에 대해 설명하였으나, 이것을 기판(11)과 다른 도전형인 N형 단결정실리콘을 성장시켜도 된다. 또한 에피택셜성장시킬 때와 동시에 불순물을 첨가시키지 않고 에피택셜성장시킨 후에 불순물을 도입하여 단결정실리콘층(17)을 N형 또는 P형으로 해도 좋고, 또한 성장후에 서로 다른 도전형의 불순물을 선택적으로 도입하여 N형 및 P형이 함께 존재하는 상태에서 단결정실리콘층(17)을 형성하도록 해도 된다. 한편, P형 단결정실리콘층을 형성할 경우에는, 이것이외의 단결정실리콘층의 표면을 마스크로 하여 P형 불순물로서 보론을 가속전압 100KeV, 도우즈양 2×1012~2×1013/cm2의 조건으로 이온주입한다. 또한 N형 단결정실리콘층을 형성할 경우에는 이것이외의 단결정실리콘층의 표면을 마스크로 하여 N형 불순물로서 인을 가속전압 100KeV, 도우즈양 2×1010~2×1013/cm2의 조건으로 이온주입한다. 그리고 양 이온주입후에 열공정에 의해 확산을 행한다. 이때, 필요에 따라 여러가지 형태의 마스크를 사용하여 각각의 불순물 농도는 단결정실리콘층마다 변화시킬 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법에 의하면, 미세한 소자분리용 절연막을 매우 정밀하게 형성할 수 있는 반도체장치의 제조방법을 제공할 수 있다.

Claims (2)

  1. 반도체기판(11)상에 표면보호막(12) 및 내산화성막(13)을 순차적으로 형성하는 공정, 사진식각법에 의해 내산화성막(13)을 선택적으로 제거하는 공정, 남겨진 상기 내산화성막(13)을 마스크로 하여 상기 기판(11)에 반전방지용 불순물(14)을 도입시키는 공정, 남겨진 상기 내산화성막(13)을 마스크로 이용한 선택산화법에 의해 상기 내산화성막(13)의 끝부분 바로 아래에 일부(15A)가 침투되도록 상기 기판(11)상에 산화막(15)을 형성하는 공정, 상기 내산화성막(13)을 마스크로 이용하여 이방성에칭에 의해 상기 산화막(15)을 상기 내산화성막(13)의 끝부분 바로 아래에 침투된 부분을 남기고 제거하는 공정, 이 공정에서 노출된 기판(1)의 표면상에 선택적으로 단결정실리콘층(17)을 형성하는 공정, 상기 내산화성막(13) 및 상기 표면보호막(12)을 제거하는 공정, 이 공정에서 노출된 기판표면 및 상기 단결정실리콘층(17)의 표면에 반도체소자(18)를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 반도체기판(11)상에 표면보호막(12) 및 내산화성막(13)을 순차적으로 에칭하는 공정, 사진식각법에 의해 이 내산화성막(13)을 선택적으로 제거하는 공정, 잔존하는 상기 내산화성막(13)을 마스크로 하여 상기 기판(11)에 반전방지용 불순물을 도입하는 공정, 잔존하는 상기 내산화성막(13)을 마스크로 이용한 선택산화법에 의해 상기 내산화성막(13)의 끝부분 바로 아래에 일부가 침입되도록 상기 기판(11)상에 산화막(15)을 형성하는 공정, 상기 내산화성막(13)을 마스크로 이용하여 이방성에칭에 의해 상기 산화막(15)을 상기 내산화성막(13)의 끝부분에 침입된 부분을 남기고 제거하는 공정, 상기 내산화성막(13)을 마스크로 이용하여 이방성에칭에 의해 상기 반전방지용 불순물도입층의 일부를 선택적으로 제거하는 공정, 이 공정에서 노출된 기판(11)의 표면상에 선택적으로 단결정실리콘층(17)을 형성하는 공정, 상기 내산화성막(13) 및 상기 표면보호막(12)을 제거하는 공정, 상기 공정에서 노출된 기판(11) 표면 및 상기 단결정실리콘층(17)의 표면에 반도체소자(18)를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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