KR960006434B1 - 트렌치 아이솔레이션 방법 - Google Patents

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내용 없음

Description

트렌치 아이솔레이션 방법

제1도는 종래의 트렌치 아이솔레이션 공정도.

제2도는 본 발명의 일실시예에 따른 트렌치 아이솔레이션 공정도.

제3도는 본 발명의 다른 실시예에 따른 트렌치 아이솔레이션 공정 중의 한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2,5 : 산화막

3 : 실드 산화막 4,11 : 질화막

6,9 : 폴리실리콘막 7,10 : 절연막

8 : 게이트 전극

본 발명은 반도체 소자의 제조 공정중 트렌치를 이용한 소자 격리 기술에 관한 것으로, 특히 단차를 줄이고 실리콘 원자를 이온 주입하여 절연 효과를 극대화한 트렌치 아이솔레이션(isolation) 방법에 관한 것이다.

종래의 트렌치 아이솔레이션 방법을 제1도를 통하여 상세히 살펴본다.

우선, 제1도(a)는 실리콘 기판(11)산에 산화막(12) 및 필드산화막(13)이 형성된 상태에서 질화막(14)을 형성한 상태의 단면도이다.

이어서, 제1도(b)는 사진식각 공정으로 상기 질화막(14), 산화막(12) 및 실리콘 기판(11)을 선택 식각하여 트렌치를 형성하고 노출된 실리콘 기판(11)에 얇은 산화막(15)을 형성한 다음에 폴리실리콘막(16)을 상기 트렌치 내에 형성한 상태의 단면도이다. 이때, 트렌치는 필드산화막(13)의 버즈비크 부위가 식각되어 형성될 수 있다.

이어서, 제1도(c)는 상기 잔류된 질화막(14)을 마스크로하여 상기 폴리실리콘막(16)의 표면을 선택적으로 산화시킴으로써 절연막(17)을 형성한 상태의 단면도이다.

제1도(d)는 상기 질화막(4)을 제거한후에 게이트 전극(18)을 형성한 상태의 단면도이다.

상기와 같이 이루어지는 종래의 아이솔레이션 방법에서는 트렌치 내에 매립된 폴리실리콘막(16) 가장자리에 질화막(14)이 존재하여 절연막(17)의 두께가 트렌치 중앙보다도 주변부에서 더 얇아지는 현상이 발생하여 소자의 절연에 나쁜 영향을 미치는 문제점이 있었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 소자간의 절연 효과를 극대화한 트렌치 아이솔레이션 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 트렌치 아이솔레이션 방법에 있어서, 반도체 기판 상에 산화막, 제1폴리실리콘막, 질화막을 차례로 형성한 후에 상기 질화막과 상기 제1폴리실리콘막의 소정 부분을 차례로 선택식각하여 소정부분의 상기 산화막을 노출시키고 상기 질화막을 마스크로하여 노출된 상기 산화막 부위에 필드산화막을 형성하는 제1단계, 상기 제1단계 후에 사진 식각법으로 상기 질화막, 상기 제1폴리실리콘막, 상기 산화막 및 상기 반도체 기판을 차례로 선택식각하여 트렌치를 형성한 다음에 노출된 상기 반도체 기판에 산화막을 형성하는 제2단계, 상기 제2단계 후에 제2폴리실리콘막을 트렌치 내에 형성하고 잔류되어 있는 상기 질화막을 마스크로하여 상기 제2폴리실리콘막의 표면을 선택 산화시켜 절연막을 형성하는 제3단계, 및 상기 제3단계 후에 상기 절연막에 실리콘 원자(Si)를 이온 주입한 다음에 잔류되어져 있던 질화막과 제1폴리실리콘막을 제거하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제2도 및 제3도를 참조하여 본 발명의 실시예를 상세히 설명한다.

먼저, 제2도는 본 발명의 일실시예에 따른 트렌치 아이솔레이션 공정도로서, 이를 상세히 살펴본다.

제2도(a)는 실리콘 기판(21)에 약 100 내지 500Å의 두께를 갖는 패드산화막(22)과 약 200 내지 800Å의 두께를 갖는 제1폴리실리콘막(29) 그리고 약l,000 내지 2,000Å의 두께를 갖는 질화막(24)을 차례로 형성한 후에 상기 질화막(24)과 제1폴리실리콘막(29)의 소정 부분을 차례로 선택식각하여 필드 영역의 산화막(22)이 노출되게 한 상태의 단면도이다.

그리고 제2도(b)는 질화막(24)을 마스크로한 선택 산화 공정으로, 상기 노출된 산화막(22) 부위에 필드산화막(23)을 약 5,000 내지 7,000Å 두께로 형성한 상태의 단면도이다.

제2도(c)는 사진 식각법으로 질화막(24), 폴리실리콘막(29), 산화막(22), 실리콘 기판(21)을 차례로 식각하여 실리콘 기판(21)에 트렌치를 형성한 다음에 노출된 실리콘 기판(21)에 얇은 산화막(25)을 형성하고 제2폴리실리콘막(26)을 트렌치 내에 증착한 상태의 단면도로서, 이때 트렌치는 필드산화막(23)의 버즈비크 부위가 식각되어 형성될 수 있다.

제2도(d)는 잔ㄹ 되어 있는 질화막(24)을 마스크로하여 상기 제2폴리실리콘막(26)의 표면을 선택 산화시켜 약 3,000 내지 6,000Å정도의 절연막(20)을 형성한 다음에, 상기 절연막(20)에 가속 에너지 10 내지 50KeV로 실리콘 원자(Si)를 약 10¹⁴내지 10¹⁹원자/㎠의 양만큼 이온 주입한 상태의 단면도이다.

이때, 완충 폴리실리콘막(29)은 질화막(24)보다 훨씬 산화가 잘되기 때문에 제2폴리실리콘막(26)의 표면을 산화시킬 때, 트렌치 주변부도 완충 폴리실리콘막(29)에 의해 트렌치 중앙과 거의 동일한 두께의 열산화막인 절연막(20)을 용이하게 형성할 수 있으며, 절연막(20)에 실리콘 원자를 이온주입 하게되면 과잉-실리콘(silicon-rich) 절연막이 되어 이후의 공정 진행시 외부로부터 오염되는 OH이온과 같은 불순물을 댕글링 본드에 포획시키는 역할을 하여, 궁극적으로 소자의 신뢰성을 개선시키는 효과가 있게 된다.

제2도(e)는 잔류되어져 있던 질화막(24)과 제1폴리실리콘막(29)을 제거하고 게이트 전극(28)을 형성한 상태의 단면도이다.

이어서, 본 발명의 다른 실시예에 따른 트렌치 아이솔레이션 제조 방법을 제3도를 통하여 상세히 설명한다.

먼저, 본 발명의 다른 실시예는 상기 제2도(c)에서 노출된 실리콘기판(21)의 트렌치에 증착되어 지는 얇은 산화막(25)상에 질화막(30)을 연속적으로 형성하여 상기 제2도(d) 이후의 공정을 동일하게 진행하게 되는 것이다.

상기와 같이 이루어지는 본 발명의 아이솔레이션 방법은 완충용 폴리실리콘막을 적용함으로써 트렌치의 중앙부와 주변부의 두께 차이를 최소로 함과 동시에, 트렌치 절연막에 실리콘 원자를 이온 주입하여 소자간 절연을 향상시키는 효과가 있다.

Claims (4)

1. 트렌치 아이솔레이션 방법에 있어서, 반도체 기판(21)상에 제1산화막(22), 제1폴리실리콘막(29), 질화막(24)을 차례로 형성한 후에 상기 질화막(24)과 상기 제1폴리실리콘막(29)의 소정 부분을 차례로 선택식각하여 소정부분의 상기 제1산화막(22)을 노출시키고 상기 질화막(24)을 마스크로하여 노출된 상기 제1산화막(22) 부위에 필드산화막(23)을 형성하는 제1단계, 상기 제1단계 후에 사진 식각법으로 상기 질화막(24), 상기 제1폴리실리콘막(29), 상기 제l산화막(22) 및 상기 반동체 기판(21)을 차례로 선택식각하여 트렌치를 형성한 다음에 노출된 상기 반도체 기판(21)에 제2산화막(25)을 형성하는 제2단계, 상기 제2단계 후에 제2폴리실리콘막(26)을 트렌치 내에 형성하고 잔류되어 있는 상기 질화막(24)을 마스크로하여 상기 제2폴리실리콘막(26)의 표면을 선택 산화시켜 절연막(20)을 형성하는 제3단계, 및 상기 제3단계 후에 상기 절연막(20)에 실리콘 원자(Si)를 이온 주입한 다음에 잔류되어져 있던 상기 질화막(24)과 상기 제1폴리실리콘막(29)을 제거하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 트렌치 아이솔레이션 방법.
2. 제1항에 있어서, 상기 제3단계의 절연막(20)은 제2폴리실리콘막(26)의 표면을 3,000 내지 6,000Å 두께로 산화시켜 이루어지는 것을 특징으로 하는 트렌치 아이솔레이션 방법.
3. 제1항에 있어서, 상기 제4단계의 실리콘 이온 주입은 가속 에너지 l0 내지 50KeV로 10¹⁴내지 10¹⁹원자/㎠의 양만큼 이루어지는 것을 특징으로 하는 트렌치 아이솔레이션 방법.
4. 제1항에 있어서, 상기 제2단계는 상기 제2산화막(5)에 질화막(31)을 증착하는 제5단계를 더 포함하여 이루어지는 것을 특징으로 하는 트렌치 아이솔레이션 방법.