KR940012576A - 트렌치 아이솔레이션 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 공정중 트렌치를 이용한 소자 격리 기술에 관한 것으로, 반도체 기판(1) 상에 산화막(2), 제1폴리실리콘막(6), 질화막(4)을 차례로 형성한 후에 상기 질화막(4)과 제1폴리실리콘막(6)의 소정 부분을 차례로 식각 하여 산화막(2)이 노출되게한 다음에 질화막(4)을 마스크로 하여 상기 노출된 산화막(2) 부위에 필드 산화막(3)을 형성하는 제1단계, 상기 제1단계 후에 사진 석각법으로 질화막(4), 제1폴리실리콘막(6), 산화막(2), 반도체 기판(1)을 차례로 식각하여 반도체 기판(1)에 트렌치를 형성한 다음에 노출된 반도체 기판(1)에 얇은 산화막(5)을 형성하는 제2단계, 상기 제2단계 후에 제2폴리실리콘막(9)를 트렌치 내에 증착하고 잔류되어 있는 질화막(4)을 마스크로 하여 상기 증착된 제2 폴리실리콘막(9)의 표면을 산화시켜 절연막(10)을 형성하는 제3단계, 및 상기 제3단계 후에 상기 절연막(10)에 실리콘 원자(Si)를 이온 주입한 다음에 잔류되어져 있던 질화막(4)과 제1폴리실리콘막(6)을 제거 하고 게이트 전극(8)을 형성하는 제4단계를 포함 하여 이루어 지는 것을 특징으로 하는 트렌치 아이솔레이션 제조 방법에 관한 것이다.

Description

트렌치 아이솔레이션 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 일 실시예에 따른 트렌치 아이솔레이션 제조 공정도.

제3도는 본 발명의 다른 실시예에 따른 트렌치 아이솔레이션 제조 공정도.

Claims (4)

1. 트렌치 아이솔레이션 제조 방법에 있어서, 반도체 기판(1)상에 산화막(2), 제1폴리실리콘막(6), 질화막(4)을 차례로 형성한 후에 상기 질화막(4)과 제1폴리실리콘막(6)의 소정 부분을 차례로 식각 하여 산화막(2)이 노출되게한 다음에 질화막(4)을 마스크로 하여 상기 노출된 산화막(2) 부위에 필드 산화막(3)을 형성하는 제1단계, 상기 제1단계 후에 사진 식각법으로 질화막(4), 제1폴리실리콘막(6), 산화막(2), 반도체 기판(1)을 차례로 식각 하여 반도체 기판(1)에 트렌치를 형성한 다음에 노출된 반도체 기판(1)에 얇은 산화막(5)을 형성하는 제2단계, 상기 제2단계 후에 제2폴리실리콘막(9)를 트랜치 내에 증착하고 잔류 되어 있는 질화막(4)을 마스크로 하여 상기 증착된 제2폴리실리콘막(9)의 표면을 산화시켜 절연막(10)을 형성하는 제3단계, 및 상기 제3단계 후에 상기 절연막(10)에 실리콘 원자(Si)를 이온 주입한 다음에 잔류되어져 있던 질화막(4)과 제1폴리실리콘막(6)을 제거 하고 게이트 전극(8)을 형성하는 제4단계를 포함 하여 이루어 지는 것을 특징으로 하는 트렌치 아이솔레이션 제조 방법.
2. 제1항에 있어서, 상기 제3단계의 절연막(10)은 제2폴리실리콘막(9)의 표면을 3,000 내지 6,000Å 두께로 산화시켜 이루어 지는 것을 특징으로 하는 트렌치 아이솔레이션 제조 방법.
3. 제1항에 있어서, 상기 제4단계의 실리콘 이온 주입은 가속 에너지 10 내지 50KeV로 약 10¹⁴내지 10¹⁹원자/㎠의 양만큼 이온 주입하는 것을 특징으로 하는 트렌치 아이솔레이션 제조 방법.
4. 제1항에 있어서, 상기 제2단계는 상기 얇은 산화막(5)에 질화막(11)을 증착하는 제5단계를 더 포함하여 이루어 지는 것을 특징으로 하는 트렌치 아이솔레이션 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.