KR940001408A - 반도체의 메모리셀 제조방법 - Google Patents
반도체의 메모리셀 제조방법 Download PDFInfo
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Abstract
본 발명은 메모리셀 어레이와 기타치역의 단차감소를 위하여 게이트를 실리콘기판에 형성되도록 하여 비트라인 콘택에치시 공정마진(Margin)을 넓히고 고집직화에 적당하도록 한 반도체의 메모리셀 제조방법에 관한 것으로서, 반도체의 메모 리셀 제조방법에 있어서, 실리콘기판에 포토마스코를 사용하여 게이트가 형성될 위치를 정의한후 실리콘기판을 에치하는 단계와, 상기 단계 후 포토마스크를 제시하고, 실리콘기판 전면에 베이스옥사이드 및 나이트라이드를 차례로 증착하여 액티브영역을 에치한 다음 필드이온을 주입하고 산화시켜 피드산화막을 형성시킨 후 나이트라이드 및 베이스옥사이드를 제거하고, 게이트옥사이드 및 게이트 폴리실리콘을 차례로 증착하는 단계와, 상기 단계 후 게이트 폴리실리콘을 에치백하고 소스/드레인 이온주입하는 단계와. 상기 단계 후 실리콘 기판 전면에 옥사이드를 증착하고 매입 콘택을 형성하기 위한 에치를 실시하는 단계를 포함하여 이루어지는 반도체의 메모리셀 제조방법이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체의 메모리셀 제조공정도.
Claims (3)
- 반도체의 메모리셀 제조방법에 있어서, 실리콘기판에 포토레지스터를 사용하여 게이트가 형성될 위치를 정의한 후 실리콘기판을 에치하여 게이트가 위치할 게이트홈을 형성하는 단계와, 상기 단계 후 포토마스크를 제거하고, 실리콘기판 전면에 베이스옥사이드 및 나이트라이드를 차례로 증착하여 액티브영역을 에치하여 필드영역이 될 홈을 형성한 다음 필드이온을 주입하고 산화공정을 실시하여 필드산화막을 형성시킨 후 나이트라이드 및 베이스옥사이드률 제거한 다음 게이트옥사이드 및 게이트 폴리실리콘을 차례로 증착하는 단계와, 상기 단계후 게이트폴리실리콘을 소정두께로 에치백한 다음 소스/드레인 이온주입하여 소스/드레인 영역을 형성하는 단계와, 상기 단계 후 절연을 위해 옥사이드률 증착하여 절연층을 형성하는 단계를 포함하는 반도체의 메모리셀 제조방법.
- 제1항에 있어서, 상기 실리콘기판을 2000A이상의 깊이로 에치되도록 한 것을 특징으로 한 반도체의 메모리 셀 제조방법.
- 제1항에 있어서, 상기 게이트 폴리실리콘을 3500A이상 증착하고 3500A이하로 에치 백하여 게 이트를 패터닝한 것을 특징으로 하는 반도체의 메모리셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1992
- 1992-06-26 KR KR1019920011173A patent/KR100245247B1/ko not_active IP Right Cessation
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| KR100245247B1 (ko) | 2000-02-15 |
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