KR100218358B1 - 플레시 메모리셀의 제조방법 - Google Patents
플레시 메모리셀의 제조방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 4
- 238000005468 ion implantation Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
본 발명은 플레시 메모리셀의 제조방법에 관한 것으로, 종래에는 플레시 메모리셀의 제조시 그 플로팅게이트와 콘트롤게이트의 제조에 각각 서로다른 마스크를 사용함으로써 제조비용이 증가하는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 필드산화막이 상부에 형성된 피형 기판에 불순물이온을 주입하는 단계와; 상기 필드산화막을 제거한 후, 불순물이온이 주입된 기판의 상부전면에 산화막을 증착하고, 그 산화막의 상부전면에 포토레지스트를 도포 및 게이트패턴을 형성하는 단계와; 상기 포토레지스트를 제거한 후, 에치백공정을 사용하여 상기 게이트패턴의 형성으로 산화막이 식각된 부분의 양측에 측벽을 형성하는 단계와; 상기 게이트패턴의 형성으로 노출된 기판의 상부에 게이트산화막을 증착한 후, 상기 증착된 게이트산화막의 상부에 다결정 실리콘을 증착하여 플로팅게이트를 형성하는 단계와; 상기 형성된 측벽을 제거하는 단계와; 상기 측벽의 제거로 형성된 홈의 하부에 소스 및 드레인의 일부를 형성하고, 상기 형성된 홈과 플로팅게이트의 상부 및 양측면에 형성된 산화막의 상부에 다결정 실리콘을 증착하여 콘트롤게이트를 형성하는 단계와; 버퍼산화막의 증착후에 엔형 불순물이온을 이온주입하여 드레인 및 소스를 형성하고 버퍼산화막을 제거하는 단계로 구성되어 하나의 마스크를 사용하여 플로팅게이트와 콘트롤게이트를 제조함으로써, 생산비용을 절감하는 효과가 있다.
Description
본 발명은 플레시 메모셀의 제조방법에 관한 것으로, 특히 자기정렬방식으로 하나의 마스크를 사용하여 플로팅게이트와 콘트롤게이트를 형성하는 플레시 메모리셀의 제조방법에 관한 것이다.
일반적으로, 플레시 메모리셀은 산화막 등의 유전물질로 분리된 두 개의 게이트를 구비하며, 하층의 게이트를 플로팅게이트 상층의 게이트를 콘트롤게이트라고 칭하며, 이와같은 종래 플레시 메모리셀을 제조하는 플레시 메모리셀의 제조방법은 기판에 산화막을 증착하고, 플로팅게이트 마스크를 사용하여 플로팅게이트를 형성하고, 다시 산화막을 증착한 후에 콘트롤게이트 마스크를 사용하여 콘트롤게이트를 형성하였다.
그러나, 상기와 같은 종래의 플레시 메모리셀 제조방법은 플로팅게이트와 콘트롤게이트를 형성하기 위하여 각각의 공정에 서로다른 마스크를 사용함으로써, 제조비용이 증가하는 문제점이 있었다.
이와같은 문제점을 감안한 본 발명은 하나의 마스크를 사용하여 플로팅게이트 및 콘트롤게이트를 형성시키는 플레시 메모리 제조방법의 제공에 그 목적이 있다.
제1도는 본 발명에 의한 플레시 메모리셀의 제조공정 수순단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기관 2, 10 : 필드산화막
3, 8 : 산화막 4 : 측벽
5 : 게이트산화막 6 : 플로팅게이트
7 : 소스 및 드레인 9 : 콘트롤게이트
상기와 같은 목적은 기판위에 두꺼운 산화막을 증착하고, 게이트패턴을 형성한 다음 상기 게이트패턴의 형성으로 노출된 기판의 양측 산화막의 상부에 측벽을 형성한 후에 플로팅게이트를 형성하고, 상기 형성된 측벽을 제거한 후 상기 플로팅게이트가 형성된 기판에 산화막을 증착하고, 상기 측벽이 제거된 부분과 플로팅게이트의 상부에 형성된 산화막의 상부에 콘트롤게이트를 형성함으로써 달성되는 것으로 이와같은 본 발명에 의한 플레시 메모리셀의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 본 발명에 의한 플레시 메모리셀의 제조공정 수순단면도로서, 이에 도시한 바와같이 필드산화막(2)이 그 상부전면에 형성된 피형 기판(1)에 불순물이온을 주입하는 단계(도1a)와; 상기 필드산화막(2)을 제거한 후, 불순물이온이 주입된 기판(1)의 상부전면에 산화막(3)을 증착하고, 그 산화막(3)의 상부 전면에 포토레지스트(P/R)를 도포 및 게이트패턴을 형성하는 단계(도1b)와; 상기 포토레지스트(P/R)를 제거한 후, 에치백(etch back)을 사용하여 상기 게이트패턴의 형성으로 산화막(3)의 식각된 부분의 양측에 측벽(4)을 형성하는 단계(도1c)와; 상기 게이트패턴의 형성으로 노출된 기판(1)의 상부에 게이트산화막(5)을 증착한 후, 상기 증착된 게이트산화막(5)의 상부에 다결정 실리콘을 증착하여 플로팅게이트(6)를 형성하는 단계(도1d)와; 상기 형성된 측벽(4)을 제거하는 단계(도1e)와; 상기 측벽(4)의 제거로 형성된 홈의 하부에 엔형 불순물이온을 주입하여 소스 및 드레인(7)의 일부를 형성하고, 기판(1)의 상부에 형성된 산화막(3) 및 플로팅게이트(6)의 상부전면에 산화막(6)을 증착하고, 측벽(4)의 제거로 형성된 홈과 플로팅게이트(6)의 상부 및 양측면에 형성된 산화막(8)의 상부에 다결정 실리콘을 증착하여 콘트롤게이트(9)를 형성하는 단계(도1f)와; 버퍼산화막(10)의 증착후에 엔형 불순물이온을 이온주입하여 드레인 및 소스를 형성하는 단계(도1g)로 구성된다.
이하, 상기와 같이 구성된 본 발명에 의한 플레시 메모리셀의 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 피형의 웰(WELL) 또는 기판(1)의 상부전면에 필드산화막(2)을 증착하고, 그 필드산화막(2)을 통해 문턱전압의 조절을 위해 불순물이온을 주입한다. 이때 주입되는 이온의 종류 및 농도는 필요에 따라 선택하여 주입한다.
그 다음, 도1b에 도시한 바와같이 필드산화막(2)을 제거한 후, 두꺼운 산화막(3)을 상기 문턱전압의 조절을 목적으로 불순물 이온이 주입된 기판(1)의 상부전면에 증착하고, 상기 증착된 산화막(3)의 상부전면에 포토레지스트(P/R)를 도포하고 게이트패턴을 형성한다. 이때 게이트 패턴은 그 크기가 상대적으로 큰 콘트롤게이트의 크기에 맞게 형성한다.
그 다음, 도1c에 도시한 바와같이 상기 포토레지스트(P/R)를 제거한 후, 상기 게이트패턴의 형성으로 일부가 노출된 기판(1)과 그 기판(1)의 상부에 증착된 산화막(3)의 측면에 에치백공정으로 측벽(4)을 형성한다.
그 다음, 도1d에 도시한 바와같이 노출된 기판(1)의 상부에 게이트산화막(5)을 증착한 후, 그 증착된 게이트산화막(5)의 상부에 다결정실리콘을 증착하여 플로팅게이트(6)를 형성시킨다.
그 다음, 도1e에 도시한 바와같이 상기 형성된 측벽(4)을 식각하여 상기 형성된 플로팅게이트(6)의 양측면에 홈을 형성하고, 상기 형성된 홈의 하부에 엔형 불순물이온을 주입하여 드레인 및 소스(7)의 일부를 형성한 후에 상기 형성된 플로팅게이트(6)의 상부 및 측면에 산화막(8)을 증착하며, 그 산화막(8)과 상기 측벽의 식각으로 형성된 홈에 다결정실리콘을 증착하여 콘트롤게이트(9)를 형성시킨다.
그 다음, 도1f에 도시한 바와같이 상기 형성된 콘트롤게이트(9)의 양측면에 증착된 산화막(3)을 식각하고, 버퍼산화막(10)을 증착한 후 엔형 불순물이온을 주입하여 소스 및 드레인(7)을 환성한 후에 버퍼산화막(10)을 제거하여 플레시 메모리셀의 제조를 완료하게 된다.
상기한 바와같이 본 발명에 의한 플레시 메모리셀의 제조방법은 그 플로팅게이트와 콘트롤게이트의 제조시에 하나의 마스크를 사용함으로써, 공정단계를 간략화하며 생산비용을 절감하는 효과가 있다.
Claims (1)
- 기판(1)의 상부전면에 산화막(3)을 증착하고, 그 산화막(3)의 일부를 식각하여 그 하부의 기판(1)을 노출시키는 게이트영역 정의단계와; 절연막 증착 및 에치백 공정을 수행하여 상기 산화막(3)의 식각된 부분 측면에 측벽(4)을 형성하는 플로팅 게이트영역 정의단계와; 상기 측벽(4)의 사이에 노출된 기판(1) 상에 게이트산화막(5)을 형성하고, 그 구조의 상부에 다결정실리콘을 증착하고, 에치백하여 상기 측벽(4)의 사이에 플로팅게이트(6)를 형성하는 플로팅게이트 형성단계와; 상기 측벽(4)을 선택적으로 제거하여, 상기 플로팅 게이트(6)의 측면 기판(1)영역을 노출시키는 콘트롤게이트영역 정의단계와; 상기 노출된 기판(1) 및 플로팅게이트(6)와 산화막(3)의 상부전면에 산화막(8)을 증착하고, 다결정실리콘을 증착 및 에치백하여 콘트롤게이트(9)를 형성하는 콘트롤게이트 형성단계와; 상기 산화막(3)을 제거한후, 버퍼산화막을 이온주입버퍼로 사용하는 이온주임공정으로 상기 콘트롤게이트(9)의 측면하부 기판(1) 영역에 불순물 이온을 주입하여 소스 및 드레인을 형성하는 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 플레시 메모리셀의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002197A KR100218358B1 (ko) | 1997-01-27 | 1997-01-27 | 플레시 메모리셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002197A KR100218358B1 (ko) | 1997-01-27 | 1997-01-27 | 플레시 메모리셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980066555A KR19980066555A (ko) | 1998-10-15 |
| KR100218358B1 true KR100218358B1 (ko) | 1999-09-01 |
Family
ID=19495544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970002197A KR100218358B1 (ko) | 1997-01-27 | 1997-01-27 | 플레시 메모리셀의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100218358B1 (ko) |
-
1997
- 1997-01-27 KR KR1019970002197A patent/KR100218358B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980066555A (ko) | 1998-10-15 |
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