KR100588637B1 - 플랫 셀 메모리 소자의 확산 영역 제조 방법 - Google Patents

Abstract

본 발명은 플랫 셀 메모리 소자의 확산 영역 제조 방법에 관한 것으로, 반도체 기판 상부에 산화막과 질화막을 형성한 후 이를 패터닝하여 BN+ 마스크 패턴을 형성하고, 패턴 상부에 50∼100Å 두께의 산화막을 증착한 후 그 상부에 절연막을 증착하며, 절연막을 식각하여 측벽 스페이서를 형성한 후 이온주입 공정을 통해 BN+ 확산 영역을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 이후 산화막 제거시 발생될 수 있는 디봇의 형성을 억제할 수 있는 바, 소자의 결함을 제거하고 반도체 수율을 높일 수 있는 효과가 있다.

Description

플랫 셀 메모리 소자의 확산 영역 제조 방법{METHOD FOR MANUFACTURING A BURIED JUNCTION OF THE FLAT CELL MEMORY DEVICE}

도 1은 종래 기술에 의한 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 공정 순서도,

도 2는 본 발명에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역을 제조하는 과정을 나타낸 공정 순서도.

본 발명은 메모리 소자의 제조 방법에 관한 것으로서, 특히 플랫 셀 구조를 갖는 마스크 롬(Mask ROM)의 BN+ 확산 영역 제조 공정에서 발생되는 디봇(divot) 형성을 억제하는데 적합한 플랫 셀 메모리 소자의 확산 영역 제조 방법에 관한 것이다.

일반적으로 마스크 롬은 비휘발성 소자의 일종으로 필요한 정보를 소자의 제조 공정에서 마스크 공정을 이용하여 기록한다. 정보 기록을 위한 마스크 공정은 소자 분리 공정 또는 금속 배선 공정에서 진행되는 경우도 있으나, 메모리 셀의 채널 영역에 대한 이온 주입 공정으로 진행되는 것이 대부분이다. 이 경우에, 이온 주입을 한 셀과 이온 주입을 하지 않는 셀은 문턱 전압의 차이가 발생하며 이를 이용해 데이터 기록을 판별한다. 마스크 롬 등의 ROM들은 많은 셀 전류를 흐르게 하여 동작 속도를 향상시키기 위해 플랫 셀(flat cell) 구조를 갖는다.

도 1a 내지 도 1f는 종래의 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하면 종래 BN+ 확산 영역의 제조 공정은 다음과 같다.

우선 도 1a에 도시된 바와 같이, 반도체기판(10) 상부에 BN+ 마스크용 절연막을 적층하는데, 예를 들어 패드 산화막(12) 및 질화막(14)을 순차 적층한다. 이때, 질화막(14) 상부에는 산화막을 더 형성할 수 있다.

그리고 도 1b에 도시된 바와 같이, 사진 공정을 진행하여 패드 산화막(12) 및 질화막(14) 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴(16)을 형성한다.

그 다음 도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)에 맞추어 패드 산화막(12) 및 질화막(14)을 건식 식각해서 BN+ 마스크 패턴(17)을 형성한 후에 포토레지스트 패턴(16)을 제거한다.

이어서 도 1d에 도시된 바와 같이, BN+ 마스크 패턴(17)이 형성된 결과물 전면에 절연막(18)으로서 실리콘질화막을 증착한다. 계속해서 도 1e에 도시된 바와 같이, 건식 식각 공정을 진행하여 절연막(18)을 식각해서 BN+ 마스크 패턴(17) 측벽에 스페이서(18a)를 형성한다. 이때, 스페이서(18a)는 이후 형성될 BN+ 확산 영역이 확산되는 거리를 조정하는 역할을 한다.

그리고나서 도 1f에 도시된 바와 같이, BN+ 이온주입 공정을 진행하여 BN+마스크 패턴(17) 및 스페이서(18a)에 의해 노출된 반도체 기판 내에 BN+ 이온을 주입하여 BN+ 확산 영역(19)을 형성한다. BN+ 이온 주입 공정은 반도체 기판(10)과 반대 도전형의 불순물을 고농도로 이온 주입하는데, 예를 들어 반도체기판(10)이 P형이라면, BN+ 확산 영역(19)은 인(P) 또는 비소(As)등의 N형 불순물이 주입된다.

그런 다음 도면에 도시되지 않았지만, 어닐 공정 및 산화 공정을 실시하여 BN+ 마스크 패턴(17)에 의해 노출된 반도체 기판 표면을 산화시켜 BN+ 산화막을 형성시킴과 동시에, BN+ 산화막 아래의 BN+ 확산 영역(19)의 이온을 활성화시킨다. 그러므로, 이러한 제조 공정에 의해 플랫 셀 어레이 영역의 반도체 기판에는 BN+ 확산 영역(19) 및 BN+ 산화막이 형성된다.

그런데, 이러한 공정 수행시 산화막 제거에 따라 도 1g에 도시한 바와 같은 디봇(A)이 발생되게 된다. 이러한 디봇은 이후 공정의 게이트 폴리 증착과 식각 공정에서 폴리 잔여물(residue)을 발생하여 소자의 결함을 가져오게 된다.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 절연막으로서 실리콘질화막을 증착하기에 앞서 산화막을 마스크 패턴 상부에 형성하여 스페이스를 형성함으로써 산화막 제거시 디봇 형성을 억제하도록 한 플랫 셀 메모리 소자의 확산 영역 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위하여 본 발명은, 플랫 셀 메모리 소자의 제조 방법으로서, 반도체 기판 상부에 산화막과 질화막을 형성하는 단계와, 산화막과 질화막 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 패턴시 형성되었던 포토레지스트를 제거한 후 산화막과 질화막을 패터닝하여 BN+ 마스크 패턴을 형성하는 단계와, 패턴 상부에 50∼100Å 두께의 산화막을 증착한 후 그 상부에 절연막을 증착하는 단계와, 절연막을 식각하여 BN+ 마스크 패턴 측벽에 스페이서를 형성하는 단계와, 스페이서에 BN+ 이온주입 공정을 진행하여 BN+ 확산 영역을 형성하는 단계와, 산화막 및 절연막을 제거하는 단계를 포함하는 플랫 셀 메모리 소자의 확산 영역 제조 방법을 제공한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 플랫 셀 구조의 마스크 롬에서 BN+ 확산 영역 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 일 실시예에 따른 BN+ 확산 영역의 제조 공정은 다음과 같다.

우선 도 2a에 도시된 바와 같이, 반도체기판(20) 상부에 BN+ 마스크용 절연막을 적층하는데, 예를 들어 패드 산화막(22) 및 질화막(24)을 순차 적층한다. 이때, 질화막(24) 상부에는 산화막을 더 형성할 수 있다.

그리고 도 2b에 도시된 바와 같이, 사진 공정을 진행하여 패드 산화막(22) 및 질화막(24) 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴(26)을 형성한다.

그 다음 도 2c에 도시된 바와 같이, 포토레지스트 패턴(26)에 맞추어 패드 산화막(22) 및 질화막(24)을 건식 식각한다. 이로 인해, 패터닝된 질화막(24)과 패드 산화막(22)으로 이루어진 BN+ 마스크 패턴(27)이 형성된다.

이어서 도 2d에 도시된 바와 같이, 포토레지스트 패턴(26)이 제거된 패턴 상부에 산화막(25)과 절연막(실리콘질화막)(28)을 도포한다. 이때, 산화막(25)은 본 실시예에 따라 이후 산화막 제거시 디봇 형성을 억제하기 위한 막으로서, 예를 들면 50 내지 100Å 두께로 상대적으로 얇게 증착하는 것이 바람직하다.

계속해서 도 2e에 도시된 바와 같이, 건식 식각 공정을 진행하여 절연막(28)을 식각해서 BN+ 마스크 패턴(27) 측벽에 스페이서(28a)를 형성한다. 이때, 본 실시예에서의 이러한 스페이서(28a) 형성 공정은 산화막의 높은 선택비를 가지기 위하여 100 내지 150mtorr, 200 내지 300watt, 100 내지 150Cl₂, 5 내지 20O₂의 공정 조건이 적용되는 것을 특징으로 한다.

그리고 나서 도 2f에 도시된 바와 같이, BN+ 이온주입 공정을 진행하여 BN+마스크 패턴(27) 및 스페이서(28a)에 의해 노출된 반도체 기판 내에 BN+ 이온을 주입하여 BN+ 확산 영역(29)을 형성한다. BN+ 이온 주입 공정은 반도체 기판(20)과 반대 도전형의 불순물을 고농도로 이온 주입하는데, 예를 들어 반도체기판(20)이 P형이라면, BN+ 확산 영역(29)은 인(P) 또는 비소(As)등의 N형 불순물이 주입된다.

그런 다음 도면에 도시되지 않았지만, 어닐 공정 및 산화 공정을 실시하여 BN+ 마스크 패턴(27)에 의해 노출된 반도체 기판 표면을 산화시켜 BN+ 산화막을 형 성시킴과 동시에, BN+ 산화막 아래의 BN+ 확산 영역(29)의 이온을 활성화시킨다. 그러므로, 이러한 제조 공정에 의해 플랫 셀 어레이 영역의 반도체 기판에는 BN+ 확산 영역(29) 및 BN+ 산화막이 형성된다.

이러한 공정에 의해 도 2g에 도시한 바와 같이 디봇(B)의 형성이 억제됨을 알 수 있다.

본 발명에 의하면, 이후 산화막 제거시 발생될 수 있는 디봇의 형성을 억제할 수 있는 바, 소자의 결함을 제거하고 반도체 수율을 높일 수 있는 효과가 있다.

이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위의 기술적 사상과 범주 내에서 여러 가지 변형이 가능한 것은 물론이다.

Claims (4)

1. 플랫 셀 메모리 소자의 제조 방법으로서,

   반도체 기판 상부에 산화막과 질화막을 형성하는 단계와,

   상기 산화막과 질화막 상부에 BN+ 확산 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와,

   상기 패턴시 형성되었던 포토레지스트를 제거한 후 상기 산화막과 질화막을 패터닝하여 BN+ 마스크 패턴을 형성하는 단계와,

   상기 패턴 상부에 50∼100Å 두께의 산화막을 증착한 후 그 상부에 절연막을 증착하는 단계와,

   상기 절연막을 식각하여 BN+ 마스크 패턴 측벽에 스페이서를 형성하는 단계와,

   상기 스페이서에 BN+ 이온주입 공정을 진행하여 BN+ 확산 영역을 형성하는 단계와,

   상기 산화막 및 절연막을 제거하는 단계

   를 포함하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
2. 제 1 항에 있어서,

   상기 스페이스 형성 단계는 건식 식각 공정에 의해 구현되는 것을 특징으로 하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
3. 제 2 항에 있어서,

   상기 건식 식각 공정은 100∼150mtorr, 200∼300watt, 100∼150Cl₂, 5∼20O₂의 공정 조건이 적용되는 것을 특징으로 하는 플랫 셀 메모리 소자의 확산 영역 제조 방법.
4. 삭제

Images