JPS6295821A

JPS6295821A - イオン打込み方法

Info

Publication number: JPS6295821A
Application number: JP23515085A
Authority: JP
Inventors: Yasuo Wada; 恭雄和田; Masao Tamura; 田村　誠男; Nobuyoshi Kashu; 夏秋　信義; Shizunori Oyu; 大湯　静憲
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-23
Filing date: 1985-10-23
Publication date: 1987-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体装置製造時に行なわれるイオン打込み
方法に係υ、ｔＰ！ｆＶＣ，Ｗｌいエネルギ（加速電圧
はぼ５００ＫｅＶ以上）でイオン打込みを行なうのに好
適なイネン打込み方法に関するものである。

〔発明の背景〕

従来の半導体装置製造の際のイオン打込み方法において
は、該半導体装置の所望の部分にイオン打込みを行なう
に当り、ホトレジスト膜、二酸化珪素（以下ｓｉｏ、と
略記する）等をマスクとして用い、必要７２：部分のみ
にイオンが打ち込まれるようにしている。しかしながら
、ホトレジスト膜や料５ｉｏｔ膜等の材料は、該材中でのイオンのエネルギ△ 損失が小さいので高いエネルギのイオン打込みに対して
十分なマスク効果を持たせるためには、実用的な限度を
超えて厚い膜を形成する必要がある。

この点をさらに詳細に説明する。ボロンイオン（以下Ｂ
ゝと略記する）打込みを例にとるとホトレジスト膜、５
ｘＯｔ膜等をマスクとして用いる場合、一般的に　Ｂ＋
を完全に阻止して、完全なイオン打込みのマスクとして
の機能を持たせるためには、イオンの打込みエネルギを
Ｘ　（ＫｅＶ）、必要なマスク材の最小の厚さをＹ（μ
ｍ）とすると、次の関係が得られる。

Ｙ＝Ｘ／８５　　　　　　　　　・・・・・・・・・・
・・　（１）例えば、Ｂ１を５０Ｋｅ■で打込むために
は、０．６μｍの厚嘔のマスク材料が必要でおる。（１
）式はプロセスげらつさを考慮していないため、通常必
要とされる１０％のマージンを、膜厚およびイオン打込
みエネルギの両方に対して考慮すると、実際に必要とな
るマスク材料の膜厚は、これよシも２０チ増して０．７
２μｍ　（＝０．６　Ｘ　１．２　）となる。

このような考え万で、よシ高いエネルギでのイオン打込
みマスクに必要な膜厚を求めると、例えば、ＩＭｅＶで
は、約１４　μｍ　（１０００／８５　Ｘ　１．２）と
いう。およそ非現実的な膜厚が必要とされる。

すなわち、厚さが１０μｍ以上という膜を幅が１μｍあ
るいはそれ以下で、０．１μｍ程度と精度よく加工する
ことが実際上はぼ不可能に近いばかシでなく、このよう
にマスクの膜厚が大きいと、パターン端部で、該マスク
膜の影の影響で、イオン打込みが行なわれない部分が出
現してしまう。この点をもう少し詳細に説明すると、第
２図に示したように、有限のイオンビーム径ａを持つイ
オンビーム１をスキャニング系２から距離Ｒ離れた所に
置、いた半径ｒのウェーハ３に対して打ち込むと、つ：
：、’Ｌ　−／％周辺でマスク膜４の膜厚ｄとした時の
影の幅ΔＸは次式で表わされる。

ΔＸ　＝　ｄ　ｒ／Ｒ・・・・・・・・・・・・　（２
）一方、有限のビーム径ａを持つために生ずる半影ボケ
ΔＸ′は次式（３）で表わされる。

ΔＸ’＝ａｒ／Ｒ・・・・・・・・・・・・・・・　（
３）ここで、ａ＝：ｔｍＸ　ｒ＝６ｏｎ、ａ＝３ｃｒｎ
という通常のイオン打込み装置で用いられる値を代入し
てΔＸおよびΔＸ′を算出すると、膜厚１４μｍに対し
てそれぞれ０．７μｍおよび０．３５μｍという値が得
られる。

この打込み領域の寸法精度は、最小寸法の１７１０程度
必要であるから、例えば、最小寸法を１μｍとすると、
ΔＸおよびΔＸ′は約０．１μｍとする必要がある。し
たがって、マスク材の膜厚はたかだか２μｍ以下とする
ことが必要である。しかしながら、従来技術ではこのよ
うな適切なマスク材るるいはこの組合せは得られていな
い。

〔発明の目的〕

本発明の目的は、上記のような半導体装！製造の時に用
いる高エネルギイオン打込み（加速電圧はぼ５００Ｋｅ
Ｖ以上）における従来技術の問題点を解決するためにな
されたもので、高エネルギイオン打込みにおいてもイオ
ン打込みマスクの膜厚を薄くシ、高精度なイオン打込み
を可能にする方法を提供することにある。

〔発明の概要〕

本発明は、上記の目的を達成するために、打ち込まれる
イオンのエネルギ損失の大きい材料をイオン打込みのマ
スク材料として用い、マスク材の膜厚を薄くするという
手段を用いる。さらに詳述すれば、打ち込１れるイオン
が高いエネルギを持つ時に、第１図に典型的な例として
示すように、基板１１の上に形成するマスク層を上層１
２と下層１３からなる少なくとも２層構造のものとし、
上層１２にはタングステンやモリブデンなどの電子的な
エネルギ損失の大きい材料を用い、下層１３にはレジス
ト等の有機材あるいは５ｉｏｔやリンケイ酸ガラス等の
無機材のようにチャネリングを起さず、かつ低エネルギ
側で核エネルギ損失が大きい材料を用いるというように
、このような材料を組合せた少なくとも２層構造とする
もので６４）、このようにすることにより以下のような
効袈を得ることができる。

（１）　　イオンエネルギが高エネルギとなる側には少
なくとも高エネルギ損失材料を用いて、主に電子エネル
ギ損失によりそのエネルギを吸収させるため、チャネリ
ングが起らず、イオン分布が異常になることはない。し
たがって、例えば、タングステン、モリブデン等の低い
イオンエネルギ側ではチャネリングを起し易い高エネル
ギ損失材料を用いることができ、マスク材としての加工
精度も十分高くできる。

（２）　　イオンエネルギが低エネルギとなる側では、
レジスト等の有機材料、ｓｉｏ、やリンケイ酸ガラス等
のアモルファス材料を用いるため、チャネリング等の異
常分布が生ずることを防止できる。

以上の二徨以上の材料の組み合せによυ、十分実用に耐
える程度に薄く、かつ高精度のバターニングを可能とす
るイオン打込みマスクを実現することができる。

マスクとなるべき膜の膜厚に関し、さらに詳述する。Ｓ
ｉＯ２、レジス）ＰＳＧ等の材料は、式（１）で表わ嘔
れるイオン阻止能を持つが、タングステン、モリブデン
等の重金属は、マスクの膜厚をｔ１加速エネルギをＥと
するとボロン・イオンに対しほぼｔ＝０．９ｘ、ｌ　　　　　　　　・・・・・・・・・
・・・　（４）またリンイオンに対してはｔ＝ｏ、４ｓｘＪ′ｇ　　　　　　　・・・・・・・・
・・・・　（５）ヒ素の場合にはｔ＝ｏ、３ｚｘＪＥ　　　　　　　・・・・・・・・・
・・・　（６）で表わされる膜厚のイオン打込みマスク
を必要とする。ここでＥ、ｔの単位はおのおのＭｅＶ％
μｍである。従って例えば、ＩＭｅＶのボロン・イオン
を完全に阻止する為には１０％のプロセス・マージンを
入れても約１．０μｍ１　　又リンイオンの場合は０．
５μｍ１　ヒ累の場合は０．３５μｍの重金属膜厚を必
要とするに過ぎない。又２　Ｍ　ｅ　Ｖの場合もおのお
の、１．４μｍ、０．７μｍ、０．５２μｍ程度の膜厚
となる。

しかしながら、タングステン、モリブデン等の材料は、
いわゆるチャネリングを起し易いため、特に核的なエネ
ルギ損失が支配的になる重い質量のイオンのエネルギの
低い部分で完全なマスクとはなり得ない。この限界エネ
ルギは、イオンの質量に依存し、例えばボロンでは１０
〜２０ＫｅＶ。

リンでは約１００ＫｅＶ、ヒ素では約３００ＫｅＶであ
る。従って、これ以下のエネルギの部分は、アモルファ
ス材料で阻止する必要がある。おのおののイオンに対し
、５ＩＯ１、レジスト、ＰＳＧ等のアモルファス材料と
して必要な膜厚は、０．１μｍ。

０、２　ｔｔ　ｍ　、　０．３　ｔｔ　ｍ程度である。

式（４）〜式（６）と、この必要膜厚を考慮すれば、各
イオンの加速エネルギとおのおのの必要なマスク膜厚を
算出できる。

他のイオンに関しても、マスクとして必要な膜厚を実験
的に知る事が出来れば、同様にして算出出来る事は言う
迄もない。発明者の実験によれば、イオン打込みマスク
として必要な膜厚ｔはほぼ打込みイオン質量Ｍの平方根
に反比例する。よって、ｔ　ｏｃ　１／Ｖ”Ｍ　　　　
　　　　・・・・・・・・・・・・　（７）式（７）か
ら、例えばシリコンイオンをＩＭｅＶで打込む場合には
、シリコンの質量が２８である事から、約０・５３μｍ
の重金属マスクと、その下に０．２μｍのアモルファス
マスクを必要とする。

実施例１第３図に本発明の一実施例を示す。

第３図（ａ）は、Ｐ型、（１００）面、１０・Ω”ｆｆ
ｉのシリコン基板１４上に１０００ｔ：’のウェット酸
化で、厚さ０．４μｍのＳｉｎ、層１５を成長させた後
、その上にホトレジス）ＡＺ１３５０Ｊ　（商品名：シ
ツプレ゛イ社製）膜１６を４嘔１．５μｍに回転塗布に
より形成し、１００Ｃで２０分間ベーク後、さらにその
上にスパッタ法によりタングステン（以下Ｗと略記する
）膜１７を厚さ０．５μｍ堆積嘔せた状態を示す。第３
図（ｂ）は該構造上にさらにホトレジス）ＡＺ１３５０
Ｊ膜を０．５μｍの厚さに堆積後、所定のパターンに従
って露光、現像し、レジストパターン１８を形成した状
態を示す。第３図（Ｃ）は該構造上の前記Ｗ層１７、前
記下層レジスト層１６およびＳｉｎ、層１５を最上層の
レジストパターン１８を最初のマスクとして順次反応性
イオンエツチング（以下Ｒ，ＩＥと略記する）により加
工して、Ｓｉｎ、層１５、レジスト層１６、タングステ
ン層１７の３層パターンからなるイオン打込みマスクを
形成する。レジストパターン１８は下層レジスト層１６
を加工する場合に除去される。上記の３層パターンをマ
スクとして、ボロンイオン（以下Ｂ”、！：略記する）
を加速エネルギＩＭｅＶで５×１０１！ｃｒｎ−”打ち
込んでシリコン基板１４中にＢ＋イオン打込み層１９を
形成した状態を示す。この時、前記Ｂ０イオンは、Ｗ−
レジスト−５ｈｏ、の３層からなるマスクにより完全に
止めることができ、該マスク層のない、露出しているシ
リコン基板部分のみにイオン打込み層１９を形成するこ
とがでさた。

なお、本実施的においては、シリコン基板１４表面に形
成したＳｉｎ１層１５をＲ，ＩＥにより除去した後にイ
オン打込みを行なったが、これは、８ｉ０゜層１５を残
したままでイオン打込みすることも可能でるる。前記Ｂ
９打込み層１９は前記マスクを形成しているＷ層１７、
ホトレジスト層１６を除去した後、アニールを加えるこ
とによｐ、Ｃ−ＭＯＳのウェルとして使用することが可
能である。

また、本実施例では、Ｗ層１７、レジスト層１６を几Ｉ
Ｅにより加工したが、このために、寸法精度は、はぼ０
．１μｍと良好な値を得るこ去ができた。また、エツチ
ングもＲＩＥのみでなく、たとえば、μ波プラズマ、光
励起プラズマ等の他の異方性加工手段を使用することに
より、同等あるいはそれ以上の寸法精度を得ることが可
能である。

実施例２本実施例では、いわゆるリスト・オフ法によりマスクパ
ターンを形成する方法を示す。

第４図（ａ）は、Ｐ型、（１００）面、１０Ω’ｆｆｉ
のシリコン基板１４に、いわゆるＬＯＣＯ８法によって
厚さ１μｍのフィールド酸化膜２０を成長させた後、イ
オンを打ち込むべき基板部分上に厚さ１．５μｍのホト
レジストパターン２１を形成した状態を示す。第４図Φ
）は、該パターン２１の付いた基板１４上に、光励起法
により厚さ０．５μｍのＳ　ｒ　Ｏｔ層２２および厚さ
０．５μｍのＷ層２３を形成した状態を示す。おのおの
の層は、モノシラン（Ｓｉ＆）と亜酸化窒素（Ｎ、０）
の混合ガスおよび６弗化タングステン（ＷＦａ）と水素
（Ｈｌ）の混合ガスを原料とし、キセノンランプの光を
照射して形成した。第４図（Ｃ）は、リフト・オフ法に
より前記レジストパターン２１をその上のＳｔｅｗ層２
２、Ｗ層２３と共も除去した後、この基板１４にヒ素イ
オン（Ａｓ”）を２ＭｅＶで５　Ｘ　１０”ｃｍ−”打
込み、基板１４中にＡＳ＋打込み層２４を形成した状態
を示す。第４図（ｄ）は、光励起法によｐ形成した前Ｓ
ｉｎ。

層２２およびＷ層２３を除去した後、窒素中で９５０Ｃ
，３０分間熱処理することによシ、前記ＡＳ０打込み層
２４をバイポーラトランジスタの埋込み層として用い、
通常の方法でペース２５、エミッタ２６、コレクタ２７
を形成し、通常のバイポーラトランジスタを形成した状
態を示す。

実施例３本実施例では、耐熱性の高い有機材料層上に、ＣＶＤ−
？１７金属層を堆積してイオン打込み用マスクを形成し
た場合を示す。

第５図（ａ）は、シリコン基板１４、フィールド酸化膜
２０、ゲート酸化膜３６、ゲート２８、ンース２９、ド
レーン３０、ＰＳＧ膜３１、ＡＩ配線３２、保護膜３３
からなるＭＯＳＦＥＴおよび複数個のＭＯ８ＩＣにおい
て、該ＭＯＳＦＥＴ上に耐熱性ポリイミド樹脂としてＰ
ＩＱ（商品名；日立化成社製）の層３４を厚さ２μｍに
回転塗布し、２００Ｃでベークした後、さらにその上に
基板温度３５０ＣでＷＦａとＨｌの混合ガスを原料ガス
としてＷ層３５を厚さ１μｍ堆積した状態を示す。第５
図（ｂ）は、前記Ｗ層３５およびＰＩＱ層３４のイオン
打込みされるべき部分を通常のリング２フイとＲＩＥを
用いて取り除き、Ｂ９イオンを１．５ＭｅＶでＩ　Ｘ　
１０”ｍ’打ち込み、前記ＭＯ８ＦＥＴのチャネル部分
にイオン打込み層３７を形成した状態を示す。このよう
にして、本実施例ではＭＯＳＦＥＴのしきい電圧Ｖ−Ｔ
已を索子完成後に制御することが可能になる。

この場付も、Ｗ膜３５とポリイミド膜３４をイオン打込
みのマスクとして使用しているので、チャネル部分への
イオンのドープは極めて正確に行なうことができる。

夷ｍ例４本実施例では、アイソレーション部形成後に、不純物ド
ープ層を形成する方法を示す。

第６図（ａ）は、Ｐ型（Ｚｏｏ）面１０Ω”０７ｇのシ
リコン基板１４に、反応性スパッタエッチによって溝幅
１μｍ、深さ３μｍのを形成し、さらにＣＶＤ法によっ
て厚さ０．７μｍの５ｉｎ２膜３９を堆積して該溝を埋
めた状態を示す。

第６図０３）は、該ＣＶＤ　　Ｓｉｎ、膜３９上に厚さ
１μｍのタングステン膜４ｏをスパッタ法により堆積し
た状態を示す。

第６図（Ｃ）は、該タングステン膜４ｏおよび８ｉＱ。

膜３０をホトレジスト４２をマスクにして加工し、イオ
ン打込みすべき領域の該タングステン膜４゜および５ｉ
ｎｔ膜３９を取シ除き、Ｐイオンを２ＭｅＶでＩ　Ｘ　
１　ｏ”ｃｒｎ−”、および５００ＫｅＶで１×１σ”
ｃｒｒｌ−’打込み、ｎ型の拡散層４１を形成した状態
を示す。

このような方法により、ｎ型ウェルを精度よく形成でき
た。又Ｐ型ウェルについても同様に精度よく形成できる
。本実１８例ではアイソレーションは溝型でろるが、通
常のＬＯＣＯ８構造でも使用できる事は言う迄もない。

又この場合には、下地のアモルファス材料として、Ｃｖ
Ｄ　ＳｉＯ！ではなし、有機物、例えばＰ　Ｉ　Ｑ、ホ
トレジスト等を使用すれば、素子分離用Ｓ　ｉＯｔ膜を
そのまま残しておく事ができるのは、言う迄もない。

〔発明の効果〕

以上の実ｍｆｆ１Ｊで示したように、本発明によれば従
来技術では照度的に実現できなかった加速電圧はぼ５０
０ＫｅＶ以上の高エネルギイオンの半導体装直中の所望
部分へのイオン打込みが可能になるため、その技術的な
効果は犬である。

なお、上記説明では、イ万ンエネルギ損失の犬＠な膜と
して、タングステンとモリブデンを示したが、これ以外
にも多くの材料の膜を使用できる。

すなわち、タングステン、モリブデンのみではなく、た
とえは金、白金、ジルコニウム、コバルト、鉄、タンタ
ル、ニッケルなど比重が約５以上の各種金属またはこれ
らのシリサイドを使用できる。

比重が約５よシ小さくなると、膜厚を太きくしなけれは
ならないので、好１しくない。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図はイオン打込み装
置によるイオン打込み状態を説明するための図、第３図
乃至第１図は本発明の実施例を示す図でめる。１・・・イオン線、２・・・偏向プレー）、３，１１．
１４・・・基板、４．１２．１３．１５．１６．１７，
２２．２３゜３４．３５，３９．４０・・・イオン打込
みマスク、２０・・・フィールド酸化膜、１８．２１・
・・レジストパターン、１９．２４．３７・・・イオン
打込み層、３６・・・ゲート酸化膜、２５・・・ベース
、２６・・・エミッタ、２７・・・コレクタ、２８・・
・ゲート、２９・・・ソース１、、ｆｌｌ　　タ第　２　区第　３　圀（（Ｌ）第　４　ｚ

Claims

【特許請求の範囲】

半導体基板中の所定領域に高エネルギイオンを打込むに
当り、該イオン打込み用マスクとして、少なくとも、イ
オンエネルギ損失の小さな第一層と、該第一層上に形成
されたイオンエネルギ損失の大きい第二層とからなる所
定パターンを有するマスクを用いる事を特徴とするイオ
ン打込み方法。