JPS6050939A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6050939A JPS6050939A JP15871483A JP15871483A JPS6050939A JP S6050939 A JPS6050939 A JP S6050939A JP 15871483 A JP15871483 A JP 15871483A JP 15871483 A JP15871483 A JP 15871483A JP S6050939 A JPS6050939 A JP S6050939A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に微細化が
進んだ集積回路の素子分離技術の改良に関する。
進んだ集積回路の素子分離技術の改良に関する。
最近、半導体集積回路の高集積化、素子の微細化が一段
と進んでいる。素子の微細化が進むと素子分配領域（フ
ィールド領域）も微細化されてくる。そこで従来の選択
酸化法（ＬＯＣＯ８）に代り、基板のフィールド領域を
エツチングして溝を形成し、この溝に平坦に絶縁膜を埋
込む素子分離法が提供されている。その−例の基本的な
工程を第１図を用いて説明する。まず、Ｓｉ基板１１の
フィールド領域を選択エツチングして溝１２を形成し、
その上にＣＶＤ法により絶縁膜１３を全面堆積した後、
スピンコード法によりレジスト膜１４を塗布して表面を
平坦化するｆａｌ。この後、レジスト膜１４と絶縁膜１
３を、両者に対するエツチング速度が略等しい争件の反
応性イオンエツチング（几ＩＥ）法により全面エツチン
グして素子形成領域の基板表面を露出させる（１））。
と進んでいる。素子の微細化が進むと素子分配領域（フ
ィールド領域）も微細化されてくる。そこで従来の選択
酸化法（ＬＯＣＯ８）に代り、基板のフィールド領域を
エツチングして溝を形成し、この溝に平坦に絶縁膜を埋
込む素子分離法が提供されている。その−例の基本的な
工程を第１図を用いて説明する。まず、Ｓｉ基板１１の
フィールド領域を選択エツチングして溝１２を形成し、
その上にＣＶＤ法により絶縁膜１３を全面堆積した後、
スピンコード法によりレジスト膜１４を塗布して表面を
平坦化するｆａｌ。この後、レジスト膜１４と絶縁膜１
３を、両者に対するエツチング速度が略等しい争件の反
応性イオンエツチング（几ＩＥ）法により全面エツチン
グして素子形成領域の基板表面を露出させる（１））。
この後は周知の工程に従って所望の素子を形成する。
この方法を用いると、図からも明らかなように幅の狭い
溝部でははゾ完全に絶縁膜が平坦に埋込まれるが、幅の
広い溝部では、レジスＮＢ％の膜厚が薄く形成されるた
めに残置される絶縁膜も薄くなってしまい、完全な平坦
化ができない。
溝部でははゾ完全に絶縁膜が平坦に埋込まれるが、幅の
広い溝部では、レジスＮＢ％の膜厚が薄く形成されるた
めに残置される絶縁膜も薄くなってしまい、完全な平坦
化ができない。
そこでより完全な平坦化を実現するため、幅の広い溝部
にＰＥＰにより選択的に第１層レジスト膜を形成して粗
く平坦化し、次いで全面に第２Ｒレジスト膜をスピンコ
ードする方法が考えられている。しかしこの方法は、余
分なＰＥＰ工程が入るために工程が複雑化するという難
点がある。
にＰＥＰにより選択的に第１層レジスト膜を形成して粗
く平坦化し、次いで全面に第２Ｒレジスト膜をスピンコ
ードする方法が考えられている。しかしこの方法は、余
分なＰＥＰ工程が入るために工程が複雑化するという難
点がある。
本発明は上記の点に鑑み、幅の異なる部分が種々混在す
るフィールド領域に、簡単な工程で完全に平坦化した絶
縁膜を埋込むようにした半導体装置の製造方法を提供す
ることを目的とする。
るフィールド領域に、簡単な工程で完全に平坦化した絶
縁膜を埋込むようにした半導体装置の製造方法を提供す
ることを目的とする。
本発明の方法は、半導体基板のフィールド領域に溝を形
成し、全面に絶縁膜を堆積した後、その表面に加熱によ
り流動性を示し放射線又は電子線の照射により硬化する
高分子膜を塗布する。そしてこの高分子膜を、熱処理に
より流動化させて表面の完全な平坦化を行った後、放射
線又は電子線の照射により硬化する。この後、高分子膜
とその下の絶ｆｉｌｌｑを１巨次エツチングして、絶縁
膜が全ての溝部に平坦に埋込まれた状態を得る。
成し、全面に絶縁膜を堆積した後、その表面に加熱によ
り流動性を示し放射線又は電子線の照射により硬化する
高分子膜を塗布する。そしてこの高分子膜を、熱処理に
より流動化させて表面の完全な平坦化を行った後、放射
線又は電子線の照射により硬化する。この後、高分子膜
とその下の絶ｆｉｌｌｑを１巨次エツチングして、絶縁
膜が全ての溝部に平坦に埋込まれた状態を得る。
本発明によれば、フィールド領域が種々幅の異なる部分
をもつ場合にも、はゾ完全に平坦化した状態でフィール
ド領域に絶縁膜を埋込むことができる。しかも平坦化の
ために格別なＰＥＩ’工程を設ける必要がないため、工
程が簡単である。また本発明では平坦化のための高分子
膜としてホトレジストとは異なる特殊な性質のものを用
いることにより、次のような効果が得られる。即ち通常
のホトレジストは、熱的に流動化させることは可能であ
るが、この場合流動化と同時に溶媒の蒸発による硬化が
始まる。従って通常のホトレジストを用いて熱的流動化
により完全な平坦化を実現することはできない。この点
本発明では、熱的に流動化し、かつ流動化の熱によって
は硬化せず放射線又は電子線の照射によりはじめて架橋
して硬化する高分子膜を用いる。従って平坦化のための
プロセス制御が容易であり、完全な平坦化を実現するこ
とができる。
をもつ場合にも、はゾ完全に平坦化した状態でフィール
ド領域に絶縁膜を埋込むことができる。しかも平坦化の
ために格別なＰＥＩ’工程を設ける必要がないため、工
程が簡単である。また本発明では平坦化のための高分子
膜としてホトレジストとは異なる特殊な性質のものを用
いることにより、次のような効果が得られる。即ち通常
のホトレジストは、熱的に流動化させることは可能であ
るが、この場合流動化と同時に溶媒の蒸発による硬化が
始まる。従って通常のホトレジストを用いて熱的流動化
により完全な平坦化を実現することはできない。この点
本発明では、熱的に流動化し、かつ流動化の熱によって
は硬化せず放射線又は電子線の照射によりはじめて架橋
して硬化する高分子膜を用いる。従って平坦化のための
プロセス制御が容易であり、完全な平坦化を実現するこ
とができる。
本発明の一実施例を第２図（ａｌ〜（ｆｌを用いて説明
する。まず（１００）Ｓｉ 基板２１を用意し、その上
にＰｇＰにより選択的にマスク材２２を形成した後、Ｃ
Ｆ４ガスを含むＴｌ、 Ｉ 方法により基板２１のフィ
ールド領域をエツチングして深さく図示せず）を形成す
る。そしてマスク材２２を除去し、１０００℃、ドライ
Ｏ７中で基板全面に熱酸化膜（図示せず）を３００Ｘ程
度形成した後、８ ｉ Ｆ（４と０２を含むガスを利用
したＣＶＤ法により、全面に厚さ０．５μｍ程度または
これより少し厚＜ ８ｔＯ，膜２４を堆積し、続いて平
坦化のための高分子膜として低粘度のポリスチレン系レ
ジスト膜２５をスピンコード法により、四部で約０．９
μｍとなるように塗布する（ｂ）。この後、１２０℃以
上の温度、例えば２００ ”Ｃで１時間の熱処理を行い
レジスト膜２５を流動化させて完全に表面を平坦化し、
その後遠紫外線を全面に約１５分照射してこのレジスト
膜２５を硬化する（Ｃ）。
する。まず（１００）Ｓｉ 基板２１を用意し、その上
にＰｇＰにより選択的にマスク材２２を形成した後、Ｃ
Ｆ４ガスを含むＴｌ、 Ｉ 方法により基板２１のフィ
ールド領域をエツチングして深さく図示せず）を形成す
る。そしてマスク材２２を除去し、１０００℃、ドライ
Ｏ７中で基板全面に熱酸化膜（図示せず）を３００Ｘ程
度形成した後、８ ｉ Ｆ（４と０２を含むガスを利用
したＣＶＤ法により、全面に厚さ０．５μｍ程度または
これより少し厚＜ ８ｔＯ，膜２４を堆積し、続いて平
坦化のための高分子膜として低粘度のポリスチレン系レ
ジスト膜２５をスピンコード法により、四部で約０．９
μｍとなるように塗布する（ｂ）。この後、１２０℃以
上の温度、例えば２００ ”Ｃで１時間の熱処理を行い
レジスト膜２５を流動化させて完全に表面を平坦化し、
その後遠紫外線を全面に約１５分照射してこのレジスト
膜２５を硬化する（Ｃ）。
次にＣＦ４とＯ，ガスを含むＩｔ、ＩＥ法によりレジス
ト膜２５を約０．６μｍ全面エッヂングして。
ト膜２５を約０．６μｍ全面エッヂングして。
素子形成領域上のＳｉｎ、膜２４が露出しその周囲に０
．３μｍ程度のレジスト膜２５が残置した状態を得る（
ｄ）。そして残されたレジスト膜２５をマスクとしてＳ
ｉｎ、膜２４を、例えばＮＨ，Ｆを用いて選択エツチン
グして素子形成領域の基板表面を露出させる（ｅ）。そ
の後、０．アッシャ−によりレジスト＠２５を除去し、
フィールド領域の幅の広い部分も狭い部分も平坦にＳ
ｉ０２膜２４が埋込まれた状態を得る（ｆ）。この後、
通常の素子形成工程に入ることになる。
．３μｍ程度のレジスト膜２５が残置した状態を得る（
ｄ）。そして残されたレジスト膜２５をマスクとしてＳ
ｉｎ、膜２４を、例えばＮＨ，Ｆを用いて選択エツチン
グして素子形成領域の基板表面を露出させる（ｅ）。そ
の後、０．アッシャ−によりレジスト＠２５を除去し、
フィールド領域の幅の広い部分も狭い部分も平坦にＳ
ｉ０２膜２４が埋込まれた状態を得る（ｆ）。この後、
通常の素子形成工程に入ることになる。
この実施例によれば、フィールド領域の幅の広い部分で
も埋込み絶縁膜が薄くなることがなく、完全な平坦化が
行われる。しかも工程は簡単である。また、ＲＩＥは基
板表面を露出させるまで行わず、素子形成領域のＳｉｎ
、膜２４を露出させた後は残されたレジスト＠２５をマ
スクとして湿式エツチング法でＳｉｎ、膜２４をエツチ
ングすることができるから、素子形成領域の基板表面に
ｎ、 Ｉ Ｅによるダメージを与えることもない。尚、
硬化工程を経ずに第２図（ｄ）の工程に移ることも可能
ではあるが、取扱い上、歩留り上硬化処理を行なってお
く事が望ましい。
も埋込み絶縁膜が薄くなることがなく、完全な平坦化が
行われる。しかも工程は簡単である。また、ＲＩＥは基
板表面を露出させるまで行わず、素子形成領域のＳｉｎ
、膜２４を露出させた後は残されたレジスト＠２５をマ
スクとして湿式エツチング法でＳｉｎ、膜２４をエツチ
ングすることができるから、素子形成領域の基板表面に
ｎ、 Ｉ Ｅによるダメージを与えることもない。尚、
硬化工程を経ずに第２図（ｄ）の工程に移ることも可能
ではあるが、取扱い上、歩留り上硬化処理を行なってお
く事が望ましい。
第３図（ａ） 、 （ｂ）は上記実施例を若干変形した
実施例を示すものである。即ち第２図（ｄｌの工程終了
後、まずＣＦ４とＨ，ガスを用いた几ＩＢ法によってレ
ジスト膜２５をマスクとしてＳｉＱ、膜２４を約０．４
μｍエツチングする（ａｌ。この後、ＮＨ，Ｆによる湿
式エツチング法によって残されたＳｉｎ、膜２４をエツ
チング除去して素子領域の基板表面を露出させる（ｂｌ
。この後は先の実施例と同様である。
実施例を示すものである。即ち第２図（ｄｌの工程終了
後、まずＣＦ４とＨ，ガスを用いた几ＩＢ法によってレ
ジスト膜２５をマスクとしてＳｉＱ、膜２４を約０．４
μｍエツチングする（ａｌ。この後、ＮＨ，Ｆによる湿
式エツチング法によって残されたＳｉｎ、膜２４をエツ
チング除去して素子領域の基板表面を露出させる（ｂｌ
。この後は先の実施例と同様である。
この実施例によっても先の実施例と同様の効果が得られ
る。特にこの実施例では５ｈｏ２ 膜２４のはゾ全ての
膜厚分のエツチングを異方性エツチングであるＲＩＥで
行っているため、微細化にとって有利である。
る。特にこの実施例では５ｈｏ２ 膜２４のはゾ全ての
膜厚分のエツチングを異方性エツチングであるＲＩＥで
行っているため、微細化にとって有利である。
なお、ポリスチレン系レジストを用いると上述のように
、溝の広い部分にも熱流動化させることで平坦に埋込む
ことができるが、実験によると、素子形成領域即ち溝で
囲まれた凸部の広いところでは、熱流動化させても十分
に平坦化されずポリスチレン系レジストがわずかに盛り
上がった状態となることが明らかになった。これは、熱
流動化によってポリスチレン系レジストが溝内に流れる
ものの、広い凸部においてはその周辺部のレジストのみ
が溝内に流れ中央部には周辺部より厚くレジストが残さ
れるためである。例えば、凸部の面積が１０μｍｘ ｌ
０１１ｍのところでは、熱流動化後、ポリスチレン系
レジストの膜厚がはゾ均一に０．５μｍであるのに対し
、凸部の面積が５０８ｍＸ５０μｍのところでは、その
中央部で膜厚が０．８μｍ程度であった。このような状
態では１．レジスト膜を均一エツチングして凹部内に残
す工程で、広い凸部上にもレジスト膜が残って、凸部の
Ｓｉｎ、膜エツチングが完全に行われないという事態が
生じる。
、溝の広い部分にも熱流動化させることで平坦に埋込む
ことができるが、実験によると、素子形成領域即ち溝で
囲まれた凸部の広いところでは、熱流動化させても十分
に平坦化されずポリスチレン系レジストがわずかに盛り
上がった状態となることが明らかになった。これは、熱
流動化によってポリスチレン系レジストが溝内に流れる
ものの、広い凸部においてはその周辺部のレジストのみ
が溝内に流れ中央部には周辺部より厚くレジストが残さ
れるためである。例えば、凸部の面積が１０μｍｘ ｌ
０１１ｍのところでは、熱流動化後、ポリスチレン系
レジストの膜厚がはゾ均一に０．５μｍであるのに対し
、凸部の面積が５０８ｍＸ５０μｍのところでは、その
中央部で膜厚が０．８μｍ程度であった。このような状
態では１．レジスト膜を均一エツチングして凹部内に残
す工程で、広い凸部上にもレジスト膜が残って、凸部の
Ｓｉｎ、膜エツチングが完全に行われないという事態が
生じる。
この問題に対する対策を講じた実施例を第４図（ａｌ〜
（ｅｌにより説明する。
（ｅｌにより説明する。
Ｓｉ 基板４Ｘのフィールド領域に０．５μｍの深さの
溝４２を形成し、ＣＶＤにより０．６μｍのＳｉｎ、膜
４３を全面に堆積した後、ポリスチレン系レジスト！！
４４を約０．８μｍ塗布形成して、これを熱流動化さ
せた後、遠紫外線照射により硬化させる（ａ）。ここま
では先の実施例と基本的に同じである。このとき図から
明らかなように、面積の広い素子形成領域ではレジスト
膜４４がわずかに盛り上がっている。この後、０．ガス
を含むＲＩＢによりレジスト膜４４の表面から約０．９
μｍの厚さ全面エツチングを行って素子形成領域の８ｉ
０． 膜４３表面を露出させる（ｂ）。
溝４２を形成し、ＣＶＤにより０．６μｍのＳｉｎ、膜
４３を全面に堆積した後、ポリスチレン系レジスト！！
４４を約０．８μｍ塗布形成して、これを熱流動化さ
せた後、遠紫外線照射により硬化させる（ａ）。ここま
では先の実施例と基本的に同じである。このとき図から
明らかなように、面積の広い素子形成領域ではレジスト
膜４４がわずかに盛り上がっている。この後、０．ガス
を含むＲＩＢによりレジスト膜４４の表面から約０．９
μｍの厚さ全面エツチングを行って素子形成領域の８ｉ
０． 膜４３表面を露出させる（ｂ）。
図に示すように、面積の広い素子形成領域にもわずかに
レジスト膜４４が残される。この後、ＮＵ、、Ｌｉ’を
用いて５ｉｎ２１Ｎ ４ 、？をエツチングして素子形
成領域の基板表面を露出さぜる（Ｃ１゜そして０２アッ
シャ−を用いてレジスト膜４４を除去する。次に通常の
ＰＥＰ工程により広い面積の素子形成領域上に残置され
たＳ ＋ ０２ 膜４３が露出するようにホトレジスト
膜４５を形成する（ｄ）。このときのホトレジスト膜４
５の合ぜ精度は±１０μｍ１０００裕があるので、微細
化には影響ない。そして例えばＮＵ、Ｆ’を用いて５ｉ
ｎ２暎４３をエツチング除去した後、Ｈ，Ｏ７とＩＩ、
Ｓ０４の混合液を用いてホトレジスト膜４５を除去する
（ｅ）。
レジスト膜４４が残される。この後、ＮＵ、、Ｌｉ’を
用いて５ｉｎ２１Ｎ ４ 、？をエツチングして素子形
成領域の基板表面を露出さぜる（Ｃ１゜そして０２アッ
シャ−を用いてレジスト膜４４を除去する。次に通常の
ＰＥＰ工程により広い面積の素子形成領域上に残置され
たＳ ＋ ０２ 膜４３が露出するようにホトレジスト
膜４５を形成する（ｄ）。このときのホトレジスト膜４
５の合ぜ精度は±１０μｍ１０００裕があるので、微細
化には影響ない。そして例えばＮＵ、Ｆ’を用いて５ｉ
ｎ２暎４３をエツチング除去した後、Ｈ，Ｏ７とＩＩ、
Ｓ０４の混合液を用いてホトレジスト膜４５を除去する
（ｅ）。
この実施例によれば、素子形成領域の面積の大小による
平坦化のばらつきをなくすことができ、より正確で信頼
性の高い素子分離が可能となる。
平坦化のばらつきをなくすことができ、より正確で信頼
性の高い素子分離が可能となる。
次に本発明の別の実施例を第５図（、ｑ１〜（ｄｌによ
り説明する。第５図（ａｌ〜（Ｃ１までの工程は第２図
の実施例と同様である。即ち、ｓｉ 基板５ノにマスク
柑５２を用いて溝５３をエツチング形成しくａｌ、ＣＶ
Ｄ法により全面にＳｉＯ，＠５４を堆積した後、ポリス
チレン系レジスト膜５５をスピンコード法により塗布し
くｂ）、熱処理によってレジスト膜５５表面のより完全
な平坦化を行った後、遠紫外線照射によりこれを硬化さ
せるｆｃｌ。
り説明する。第５図（ａｌ〜（Ｃ１までの工程は第２図
の実施例と同様である。即ち、ｓｉ 基板５ノにマスク
柑５２を用いて溝５３をエツチング形成しくａｌ、ＣＶ
Ｄ法により全面にＳｉＯ，＠５４を堆積した後、ポリス
チレン系レジスト膜５５をスピンコード法により塗布し
くｂ）、熱処理によってレジスト膜５５表面のより完全
な平坦化を行った後、遠紫外線照射によりこれを硬化さ
せるｆｃｌ。
この後、レジスト＠５５と５ｉｎ２ 膜５４に対するエ
ツチング速度が略等しくなるように条件設定バれた、Ｃ
Ｆ、とＯ，ガスを含むＲＩＥ法により、全面均一エツチ
ングして素子形成領域の基板表面を露出さぜる（ｄ）。
ツチング速度が略等しくなるように条件設定バれた、Ｃ
Ｆ、とＯ，ガスを含むＲＩＥ法により、全面均一エツチ
ングして素子形成領域の基板表面を露出さぜる（ｄ）。
ＣＦ、とＯ，ガスを用いた几ＩＥのエツチング特性を第
６図に示す。これは、ＲＦパワー１ｓＯＷ、圧力３０
ｍＴｏｒｒ、 ＣＦ４ ガス流量２〇−／ｉとしてＯ，
ガス流量を変化させたときのＣＶ Ｄ Ｓｉｎ、膜とポ
リスチレン系レジスト［のエツチング速度を測定した結
果である。この実験データから、０．ガス流量を約５
ｍｅ ／ ｙｒｉｎに設定すればＳｔＯ，膜５４とポリ
スチレン系レジスト膜５５のエッチレグ速度がはゾ等し
くなることがわかる。
６図に示す。これは、ＲＦパワー１ｓＯＷ、圧力３０
ｍＴｏｒｒ、 ＣＦ４ ガス流量２〇−／ｉとしてＯ，
ガス流量を変化させたときのＣＶ Ｄ Ｓｉｎ、膜とポ
リスチレン系レジスト［のエツチング速度を測定した結
果である。この実験データから、０．ガス流量を約５
ｍｅ ／ ｙｒｉｎに設定すればＳｔＯ，膜５４とポリ
スチレン系レジスト膜５５のエッチレグ速度がはゾ等し
くなることがわかる。
こうしてこの実施例によれば、几ＩＥのみによって表面
が平坦になるように溝５３にＳ ｉＯ。
が平坦になるように溝５３にＳ ｉＯ。
膜５４を埋込んで素子形成領域の基板表面を露出させる
ことができる。この場合、露出した基板表面は例えばケ
ミカル・ドライ・エツチング（ＣＤＥ）法により約３ｏ
ｏＫ程エツチングすれば、ＩＩＩＥによるダメージ層を
除去することができる。またＣ７？！ 系のドライエツ
チングでもダメージ層は除去できる。
ことができる。この場合、露出した基板表面は例えばケ
ミカル・ドライ・エツチング（ＣＤＥ）法により約３ｏ
ｏＫ程エツチングすれば、ＩＩＩＥによるダメージ層を
除去することができる。またＣ７？！ 系のドライエツ
チングでもダメージ層は除去できる。
なお、上記実施例では、ポリスチレン系レジスト膜５５
とＳ１０．膜５４に対するエツチング速度かはゾ等しい
条件でＲＩＥを行ったが、Ｓｉｎ、Ｇｉ ｓ ４に対す
るエツチング速度がポリスチレン系レジスト膜５５に対
するそれより速い条件で行ってもよい。この場合には、
素子形成領域のＪＳ板表面が露出した後にもフィールド
領域にポリスチレン系レジスト膜５５が残ることになる
が、これは０２アッシャ−により容易に除去することｌ
）ｉできる。
とＳ１０．膜５４に対するエツチング速度かはゾ等しい
条件でＲＩＥを行ったが、Ｓｉｎ、Ｇｉ ｓ ４に対す
るエツチング速度がポリスチレン系レジスト膜５５に対
するそれより速い条件で行ってもよい。この場合には、
素子形成領域のＪＳ板表面が露出した後にもフィールド
領域にポリスチレン系レジスト膜５５が残ることになる
が、これは０２アッシャ−により容易に除去することｌ
）ｉできる。
また、上記実施側において、Ｒ，ＩＥのみにより素子形
成領域の基板表面を露出させた場合のダメージを防止す
ることが望ましいが、−そのた祥 めには第３図の実施例と同様の工程を拠ればよい。即ち
第５図（Ｃ）の工程終了後、几ＩＥを行って素子形成領
域上に１００ＯＸ程度のＳｉｎ、 ＠５４を残した第７
図の状態てＲＩＥを停止する。この後、例えばＮＨ，Ｆ
によりポリスチレン系レジスト膜５５をマスクとしてＳ
ｉｎ、膜５４をエツチング除去し、次いで残されたポリ
スチレン系レジスト膜５５をＯ，アッシャ−で除去する
。
成領域の基板表面を露出させた場合のダメージを防止す
ることが望ましいが、−そのた祥 めには第３図の実施例と同様の工程を拠ればよい。即ち
第５図（Ｃ）の工程終了後、几ＩＥを行って素子形成領
域上に１００ＯＸ程度のＳｉｎ、 ＠５４を残した第７
図の状態てＲＩＥを停止する。この後、例えばＮＨ，Ｆ
によりポリスチレン系レジスト膜５５をマスクとしてＳ
ｉｎ、膜５４をエツチング除去し、次いで残されたポリ
スチレン系レジスト膜５５をＯ，アッシャ−で除去する
。
第７図のように、素子形成領域に薄いＳ１０゜膜５４を
残してＲ，ＩＥを停止させた場合、フィールド領域にポ
リスチレン系レジスト膜が残らなくてもよい。このよう
な状態は、溝５３の深さに比べて堆積するＳｉＱ、膜５
４の膜厚を大とした場合に実現できる。このときには、
０！アッシャ−によるレジス）ｆｆｌ除去の工程も不要
となる。
残してＲ，ＩＥを停止させた場合、フィールド領域にポ
リスチレン系レジスト膜が残らなくてもよい。このよう
な状態は、溝５３の深さに比べて堆積するＳｉＱ、膜５
４の膜厚を大とした場合に実現できる。このときには、
０！アッシャ−によるレジス）ｆｆｌ除去の工程も不要
となる。
第８図（ａ）〜（Ｃ）は第５図の実施例を変形した実施
例である。この実施例では、素子形成領域に熱酸化によ
るＳ１０．膜５６を介して几ＩＦｉに対するマスク材ｆ
１膜として例えば多結晶シリコン１１＾）５フイ・設け
た状態でＣＶＤによるＳｉｎ、膵５４を堆績し、ポリス
チレン系レジスト膜５５により平坦化するｆａｌ。そし
て先の実施例と同様、ＲＩＦ！！こよりポリスチレン系
レジスト膜５５とＳｈｏ、膜５４を全面均一に多結晶シ
リコン謹５７が露出するまでエツチングする（ｂｌ。こ
の後、多結晶シリコン膜５７、続いてその下のＳｉｎ。
例である。この実施例では、素子形成領域に熱酸化によ
るＳ１０．膜５６を介して几ＩＦｉに対するマスク材ｆ
１膜として例えば多結晶シリコン１１＾）５フイ・設け
た状態でＣＶＤによるＳｉｎ、膵５４を堆績し、ポリス
チレン系レジスト膜５５により平坦化するｆａｌ。そし
て先の実施例と同様、ＲＩＦ！！こよりポリスチレン系
レジスト膜５５とＳｈｏ、膜５４を全面均一に多結晶シ
リコン謹５７が露出するまでエツチングする（ｂｌ。こ
の後、多結晶シリコン膜５７、続いてその下のＳｉｎ。
膜５６をエツチングして素子形成領域の基板表面を露出
させる（Ｃ１゜ この実施例によれば、素子形成領域の基板表面にダメー
ジを与えることなく、全プロセスをドライイ１１するこ
とができ、プロセス制御がし易く、微細化、信頼性向上
が図れる。また多結晶シリコン膜５７がＲＩＥに対して
ストッパとなるので、ＲＩＥの条件設定のマージンが増
える。
させる（Ｃ１゜ この実施例によれば、素子形成領域の基板表面にダメー
ジを与えることなく、全プロセスをドライイ１１するこ
とができ、プロセス制御がし易く、微細化、信頼性向上
が図れる。また多結晶シリコン膜５７がＲＩＥに対して
ストッパとなるので、ＲＩＥの条件設定のマージンが増
える。
なお、この場合、熱酸化膜５６と多結晶シリコン膜５７
はそのままゲート酸化膜とゲート電極として素子の一部
に利用することも可能である。
はそのままゲート酸化膜とゲート電極として素子の一部
に利用することも可能である。
本発明は上述した各実施例の他、更に種々変形実施する
ことができる。例えばフィールド絶縁膜として、各実施
例では専らｓｉｏ、のみ用いたが、＋：） Ｉ ３ Ｎ
４ 、Ａｅ ２０ ｚ ＋ Ｂ Ｓ Ｇ ｅ Ｐ Ｓ
Ｇ ｔ Ａｓ ＳＧ Ｓ１３ Ｐ Ｓ Ｇ 等の無機絶
縁ｌへやポリイミド等の有機絶縁直を用いることもでき
、またこれらを適当に組合せた積層膜を用いることもで
きる。また各実施例では溝の側壁にテーパを付けたが、
垂直側壁としてもよい。
ことができる。例えばフィールド絶縁膜として、各実施
例では専らｓｉｏ、のみ用いたが、＋：） Ｉ ３ Ｎ
４ 、Ａｅ ２０ ｚ ＋ Ｂ Ｓ Ｇ ｅ Ｐ Ｓ
Ｇ ｔ Ａｓ ＳＧ Ｓ１３ Ｐ Ｓ Ｇ 等の無機絶
縁ｌへやポリイミド等の有機絶縁直を用いることもでき
、またこれらを適当に組合せた積層膜を用いることもで
きる。また各実施例では溝の側壁にテーパを付けたが、
垂直側壁としてもよい。
また加熱により流動化し、放射線又は電子線照射により
はじめて硬化する高分子膜としては、ホリクロロメチル
化スチレン、−塩素化ポリスチレン等を使用する事がで
きる。又、これらポリスチレンの他、ポリビニルメチル
シロキサン、ポリジメチルシロキサン等のポリシロキサ
ンであっても良い。その他スチレン及び／又はシロキサ
ンを含む共重合体等であっても上記性質を有すれば使用
し得るものである。
はじめて硬化する高分子膜としては、ホリクロロメチル
化スチレン、−塩素化ポリスチレン等を使用する事がで
きる。又、これらポリスチレンの他、ポリビニルメチル
シロキサン、ポリジメチルシロキサン等のポリシロキサ
ンであっても良い。その他スチレン及び／又はシロキサ
ンを含む共重合体等であっても上記性質を有すれば使用
し得るものである。
第１図（ａ）、 （ｂ）は従来の素子分離法の一例を説
明するための図、第２図（ａｌ〜（ｆ）は本発明の一実
施例の製造工程を示す図、第３図ｋｌ） 、 （ｂ）は
その変形例の工程を示す図、第４図ｔａ＋〜（ｅ）は本
発明の他の実施例の製造工程を示す図、第５図ｔａ＋〜
（ｄｌは央に他の実施例の製造工程を示す図、第６図は
同実施例のＲ，ＩＥｉ件設定の基礎となったエツチング
特性に１犠する実験データを示す図、第７図および第８
（閉（ａ）〜（ＣＩは第６図の変形例を説明するだめの
図である。 ２７．４１．５１・・・Ｓｉ基板、２．９ 、４２ 。 ５３・・・溝（フィールド領域）、２４，３４゜５４・
・・ＣＶ Ｄ ８ ｉ０ｚ膜、１２５，４４．５５・・
・ポリスチレン系レジスト膜。 出願人代理人 弁理士 鈴 江 武 彦１
明するための図、第２図（ａｌ〜（ｆ）は本発明の一実
施例の製造工程を示す図、第３図ｋｌ） 、 （ｂ）は
その変形例の工程を示す図、第４図ｔａ＋〜（ｅ）は本
発明の他の実施例の製造工程を示す図、第５図ｔａ＋〜
（ｄｌは央に他の実施例の製造工程を示す図、第６図は
同実施例のＲ，ＩＥｉ件設定の基礎となったエツチング
特性に１犠する実験データを示す図、第７図および第８
（閉（ａ）〜（ＣＩは第６図の変形例を説明するだめの
図である。 ２７．４１．５１・・・Ｓｉ基板、２．９ 、４２ 。 ５３・・・溝（フィールド領域）、２４，３４゜５４・
・・ＣＶ Ｄ ８ ｉ０ｚ膜、１２５，４４．５５・・
・ポリスチレン系レジスト膜。 出願人代理人 弁理士 鈴 江 武 彦１
Claims (3)
- （１）半導体基板のフィールド領域に幅の異なる溝を形
成する工程と、この溝が形成された基板全面に溝の深さ
と同等以上の厚さの絶縁膜を堆積する工程と、この絶縁
膜の表面に加熱により流動性を示し放射線又は電子線の
照射により硬化する高分子膜を塗布し、熱処理を施して
表面を平坦化した後放射線又は電子線の照射によりこの
高分子膜を硬化させる工程と、この硬化した高分子膜と
その下の前記絶縁膜を順次エツチングして絶縁膜を前記
溝に平坦に埋込む工程と、素子形成領域の基板表面に素
子を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。 - （２） 前記絶縁膜を埋め込む工程は、硬化した高分子
膜を全面エツチングして素子形成領域上の絶縁膜表面を
露出させ、残された高分子膜をマスクとして露出した絶
縁膜を選択エツチングするものである特許請求の範囲第
１項記載の半導体装置の製造方法。 - （３）前記絶縁膜を埋め込む工程は、硬化した高分子膜
とその下の絶縁膜を、両者に対するエツチング速度が同
等もしくは絶縁膜のエツチング速度が速くなるように条
件設定された゛反応性イオンエツチング法により全面エ
ツチングするものである特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15871483A JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15871483A JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050939A true JPS6050939A (ja) | 1985-03-22 |
| JPH0461500B2 JPH0461500B2 (ja) | 1992-10-01 |
Family
ID=15677743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15871483A Granted JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050939A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0212149A2 (en) * | 1985-08-19 | 1987-03-04 | International Business Machines Corporation | Planarization process for semiconductor structures |
| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
| JPH04234146A (ja) * | 1990-11-17 | 1992-08-21 | Samsung Electron Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
| WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139476A (en) * | 1977-05-11 | 1978-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-30 JP JP15871483A patent/JPS6050939A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139476A (en) * | 1977-05-11 | 1978-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0212149A2 (en) * | 1985-08-19 | 1987-03-04 | International Business Machines Corporation | Planarization process for semiconductor structures |
| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
| JPH04234146A (ja) * | 1990-11-17 | 1992-08-21 | Samsung Electron Co Ltd | 半導体装置のフィールド酸化膜形成方法 |
| WO2002005035A1 (fr) * | 2000-07-12 | 2002-01-17 | Nissan Chemical Industries, Ltd. | Composition de remplissage d'espaces lithographiques |
| US7517633B2 (en) | 2000-07-12 | 2009-04-14 | Nissan Chemical Industries, Ltd. | Composition for forming gap-filling material for lithography |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461500B2 (ja) | 1992-10-01 |
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