JPH0461500B2 - - Google Patents
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- JPH0461500B2 JPH0461500B2 JP58158714A JP15871483A JPH0461500B2 JP H0461500 B2 JPH0461500 B2 JP H0461500B2 JP 58158714 A JP58158714 A JP 58158714A JP 15871483 A JP15871483 A JP 15871483A JP H0461500 B2 JPH0461500 B2 JP H0461500B2
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- etching
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に
微細化が進んだ集積回路の素子分離技術の改良に
関する。
微細化が進んだ集積回路の素子分離技術の改良に
関する。
最近、半導体集積回路の高集積化、素子の微細
化が一段と進んでいる。素子の微細化が進むと素
子分離領域（フイールド領域）も微細化されてく
る。そこで従来の選択酸化法（LOCOS）に代り、
基板のフイールド領域をエツチングして溝を形成
し、この溝に平坦に絶縁膜を埋込む素子分離法が
提供されている。その一例の基本的な工程を第１
図を用いて説明する。まず、Si基板１１のフイー
ルド領域を選択エツチングして溝１２を形成し、
その上にCVD法により絶縁膜１３を全面堆積し
た後、スピンコート法によりレジスト膜１４を塗
布して表面を平坦化する（ａ）。この後、レジス
ト膜１４と絶縁膜１３を、両者に対するエツチン
グ速度が略等しい条件の反応性イオンエツチング
（RIE）法により全面エツチングして素子形成領
域の基板表面を露出させる（ｂ）。この後は周知
の工程に従つて所望の素子を形成する。
化が一段と進んでいる。素子の微細化が進むと素
子分離領域（フイールド領域）も微細化されてく
る。そこで従来の選択酸化法（LOCOS）に代り、
基板のフイールド領域をエツチングして溝を形成
し、この溝に平坦に絶縁膜を埋込む素子分離法が
提供されている。その一例の基本的な工程を第１
図を用いて説明する。まず、Si基板１１のフイー
ルド領域を選択エツチングして溝１２を形成し、
その上にCVD法により絶縁膜１３を全面堆積し
た後、スピンコート法によりレジスト膜１４を塗
布して表面を平坦化する（ａ）。この後、レジス
ト膜１４と絶縁膜１３を、両者に対するエツチン
グ速度が略等しい条件の反応性イオンエツチング
（RIE）法により全面エツチングして素子形成領
域の基板表面を露出させる（ｂ）。この後は周知
の工程に従つて所望の素子を形成する。
この方法を用いると、図からも明らかなように
幅の狭い溝部ではほゞ完全に絶縁膜が平坦に埋込
まれるが、幅の広い溝部では、レジスト膜の膜厚
が薄く形成されるために残置される絶縁膜も薄く
なつてしまい、完全な平坦化ができない。
幅の狭い溝部ではほゞ完全に絶縁膜が平坦に埋込
まれるが、幅の広い溝部では、レジスト膜の膜厚
が薄く形成されるために残置される絶縁膜も薄く
なつてしまい、完全な平坦化ができない。
そこでより完全な平坦化を実現するため、幅の
広い溝部にPEPにより選択的に第１層レジスト
膜を形成して粗く平坦化し、次いで全面に第２層
レジスト膜をスピンコートする方法が考えられて
いる。しかしこの方法は、余分なPEP工程が入
るために工程が複雑化するという難点がある。
広い溝部にPEPにより選択的に第１層レジスト
膜を形成して粗く平坦化し、次いで全面に第２層
レジスト膜をスピンコートする方法が考えられて
いる。しかしこの方法は、余分なPEP工程が入
るために工程が複雑化するという難点がある。
本発明は上記の点に鑑み、幅の異なる部分が
種々混在するフイールド領域に、簡単な工程で完
全に平坦化した絶縁膜を埋込むようにした半導体
装置の製造方法を提供することを目的とする。
種々混在するフイールド領域に、簡単な工程で完
全に平坦化した絶縁膜を埋込むようにした半導体
装置の製造方法を提供することを目的とする。
本発明の方法は、半導体基板のフイールド領域
に溝を形成し、全面に絶縁膜を堆積した後、その
表面にスチレン系、又はシロキサン系の高分子膜
を塗布する。そしてこの高分子膜を、熱処理によ
り流動化させて表面の完全な平坦化を行つた後、
放射線又は電子線の照射により硬化する。この
後、高分子膜とその下の絶縁膜を順次エツチング
して、絶縁膜が全ての溝部に平坦に埋込まれた状
態を得る。
に溝を形成し、全面に絶縁膜を堆積した後、その
表面にスチレン系、又はシロキサン系の高分子膜
を塗布する。そしてこの高分子膜を、熱処理によ
り流動化させて表面の完全な平坦化を行つた後、
放射線又は電子線の照射により硬化する。この
後、高分子膜とその下の絶縁膜を順次エツチング
して、絶縁膜が全ての溝部に平坦に埋込まれた状
態を得る。
本発明によれば、フイールド領域が種々幅の異
なる部分をもつ場合にも、ほゞ完全に平坦化した
状態でフイールド領域に絶縁膜を埋込むことがで
きる。しかも平坦化のために格別なPEP工程を
設ける必要がないため、工程が簡単である。また
本発明では平坦化のための高分子膜としてホトレ
ジストとは異なる特殊な性質のものを用いること
により、次のような効果が得られる。即ち通常の
ホトレジストは、熱的に流動化させることは可能
であるが、この場合流動化と同時に溶媒の蒸発に
よる硬化が始まる。従つて通常のホトレジストを
用いて熱的流動化により完全な平坦化を実現する
ことはできない。この点本発明では、熱的に流動
化し、かつ流動化の熱によつては硬化せず放射線
又は電子線の照射によりはじめて架橋して硬化す
る高分子膜を用いる。従つて平坦化のためのプロ
セス制御が容易であり、完全な平坦化を実現する
ことができる。
なる部分をもつ場合にも、ほゞ完全に平坦化した
状態でフイールド領域に絶縁膜を埋込むことがで
きる。しかも平坦化のために格別なPEP工程を
設ける必要がないため、工程が簡単である。また
本発明では平坦化のための高分子膜としてホトレ
ジストとは異なる特殊な性質のものを用いること
により、次のような効果が得られる。即ち通常の
ホトレジストは、熱的に流動化させることは可能
であるが、この場合流動化と同時に溶媒の蒸発に
よる硬化が始まる。従つて通常のホトレジストを
用いて熱的流動化により完全な平坦化を実現する
ことはできない。この点本発明では、熱的に流動
化し、かつ流動化の熱によつては硬化せず放射線
又は電子線の照射によりはじめて架橋して硬化す
る高分子膜を用いる。従つて平坦化のためのプロ
セス制御が容易であり、完全な平坦化を実現する
ことができる。
本発明の一実施例を第２図ａ〜ｆを用いて説明
する。まず（100）Si基板２１を用意し、その上
にPEPにより選択的にマスク材２２を形成した
後、CF4ガスを含むRIE法により基板２１のフイ
ールド領域をエツチングして深さ0.5μm程度の溝
２３を形成する（ａ）。この後、マスク材２２を
マスクとしてイオン注入を行つて反転防止層（図
示せず）を形成する。そしてマスク材２２を除去
し、1000℃、ドライO2中で基板全面に熱酸化膜
（図示せず）を300Å程度形成した後、SiH4とO2
を含むガスを利用したCVD法により、全面に厚
さ0.5μm程度またはこれより少し厚くSiO2膜２４
を堆積し、続いて平坦化のための高分子膜として
低粘度のポリスチレン系レジスト膜２５をスピン
コート法により、凹部で約0.9μmとなるように塗
布する（ｂ）。この後、120℃以上の温度、例えば
200℃で１時間の熱処理を行いレジスト膜２５を
流動化させて完全に表面を平坦化し、その後遠紫
外線を全面に約15分照射してこのレジスト膜２５
を硬化する（ｃ）。
する。まず（100）Si基板２１を用意し、その上
にPEPにより選択的にマスク材２２を形成した
後、CF4ガスを含むRIE法により基板２１のフイ
ールド領域をエツチングして深さ0.5μm程度の溝
２３を形成する（ａ）。この後、マスク材２２を
マスクとしてイオン注入を行つて反転防止層（図
示せず）を形成する。そしてマスク材２２を除去
し、1000℃、ドライO2中で基板全面に熱酸化膜
（図示せず）を300Å程度形成した後、SiH4とO2
を含むガスを利用したCVD法により、全面に厚
さ0.5μm程度またはこれより少し厚くSiO2膜２４
を堆積し、続いて平坦化のための高分子膜として
低粘度のポリスチレン系レジスト膜２５をスピン
コート法により、凹部で約0.9μmとなるように塗
布する（ｂ）。この後、120℃以上の温度、例えば
200℃で１時間の熱処理を行いレジスト膜２５を
流動化させて完全に表面を平坦化し、その後遠紫
外線を全面に約15分照射してこのレジスト膜２５
を硬化する（ｃ）。
次にCF4とO2ガスを含むRIE法によりレジスト
膜２５を約0.6μm全面エツチングして、素子形成
領域上のSiO2膜２４が露出しその周囲に0.3μm程
度のレジスト膜２５が残置した状態を得る（ｄ）。
そして残されたレジスト膜２５をマスクとして
SiO2膜２４を、例えばNH4Ｆを用いて選択エツ
チングして素子形成領域の基板表面を露出させる
（ｅ）。その後、O2アツシヤーによりレジスト膜
２５を除去し、フイールド領域の幅の広い部分も
狭い部分も平坦にSiO2膜２４が埋込まれた状態
を得る（ｆ）。この後、通常の素子形成工程に入
ることになる。
膜２５を約0.6μm全面エツチングして、素子形成
領域上のSiO2膜２４が露出しその周囲に0.3μm程
度のレジスト膜２５が残置した状態を得る（ｄ）。
そして残されたレジスト膜２５をマスクとして
SiO2膜２４を、例えばNH4Ｆを用いて選択エツ
チングして素子形成領域の基板表面を露出させる
（ｅ）。その後、O2アツシヤーによりレジスト膜
２５を除去し、フイールド領域の幅の広い部分も
狭い部分も平坦にSiO2膜２４が埋込まれた状態
を得る（ｆ）。この後、通常の素子形成工程に入
ることになる。
この実施例によれば、フイールド領域の幅の広
い部分でも埋込み絶縁膜が薄くなることがなく、
完全な平坦化が行われる。しかも工程は簡単であ
る。また、RIEは基板表面を露出させるまで行わ
ず、素子形成領域のSiO2膜２４を露出させた後
は残されたレジスト膜２５をマスクとして湿式エ
ツチング法でSiO2膜２４をエツチングすること
ができるから、素子形成領域の基板表面にRIEに
よるダメージを与えることもない。尚、硬化工程
を経ずに第２図ｄの工程に移ることも可能ではあ
るが、取扱い上、歩留り上硬化処理を行なつてお
く事が望ましい。
い部分でも埋込み絶縁膜が薄くなることがなく、
完全な平坦化が行われる。しかも工程は簡単であ
る。また、RIEは基板表面を露出させるまで行わ
ず、素子形成領域のSiO2膜２４を露出させた後
は残されたレジスト膜２５をマスクとして湿式エ
ツチング法でSiO2膜２４をエツチングすること
ができるから、素子形成領域の基板表面にRIEに
よるダメージを与えることもない。尚、硬化工程
を経ずに第２図ｄの工程に移ることも可能ではあ
るが、取扱い上、歩留り上硬化処理を行なつてお
く事が望ましい。
第３図ａ，ｂは上記実施例を若干変形した実施
例を示すものである。即ち第２図ｄの工程終了
後、まずCF4とH2ガスを用いたRIE法によつてレ
ジスト膜２５をマスクとしてSiO2膜２４を約
0.4μmエツチングする（ａ）。この後、NH4Ｆに
よる湿式エツチング法によつて残されたSiO2膜
２４をエツチング除去して素子領域の基板表面を
露出させる（ｂ）。この後は先の実施例と同様で
ある。
例を示すものである。即ち第２図ｄの工程終了
後、まずCF4とH2ガスを用いたRIE法によつてレ
ジスト膜２５をマスクとしてSiO2膜２４を約
0.4μmエツチングする（ａ）。この後、NH4Ｆに
よる湿式エツチング法によつて残されたSiO2膜
２４をエツチング除去して素子領域の基板表面を
露出させる（ｂ）。この後は先の実施例と同様で
ある。
この実施例によつても先の実施例と同様の効果
が得られる。特にこの実施例ではSiO2膜２４の
ほゞ全ての膜厚分のエツチングを異方性エツチン
グであるRIEで行つているため、微細化にとつて
有利である。
が得られる。特にこの実施例ではSiO2膜２４の
ほゞ全ての膜厚分のエツチングを異方性エツチン
グであるRIEで行つているため、微細化にとつて
有利である。
なお、ポリスチレン系レジストを用いると上述
のように、溝の広い部分にも熱流動化させること
で平坦に埋込むことができるが、実験によると、
素子形成領域即ち溝で囲まれた凸部の広いところ
では、熱流動化させても十分に平坦化されずポリ
スチレン系レジストがわずかに盛り上がつた状態
となることが明らかになつた。これは、熱流動化
によつてポリスチレン系レジストが溝内に流れる
ものの、広い凸部においてはその周辺部のレジス
トのみが溝内に流れ中央部には周辺部より厚くレ
ジストが残されるためである。例えば、凸部の面
積が10μm×10μmのところでは、熱流動化後、ポ
リスチレン系レジストの膜厚がほゞ均一に0.5μm
であるのに対し、凸部の面積が50μm×50μmのと
ころでは、その中央部で膜厚が0.8μm程度であつ
た。このような状態では、レジスト膜を均一エツ
チングして凹部内に残す工程で、広い凸部上にも
レジスト膜が残つて、凸部のSiO2膜エツチング
が完全に行われないという事態が生じる。この問
題に対する対策を講じた実施例を第４図ａ〜ｅに
より説明する。
のように、溝の広い部分にも熱流動化させること
で平坦に埋込むことができるが、実験によると、
素子形成領域即ち溝で囲まれた凸部の広いところ
では、熱流動化させても十分に平坦化されずポリ
スチレン系レジストがわずかに盛り上がつた状態
となることが明らかになつた。これは、熱流動化
によつてポリスチレン系レジストが溝内に流れる
ものの、広い凸部においてはその周辺部のレジス
トのみが溝内に流れ中央部には周辺部より厚くレ
ジストが残されるためである。例えば、凸部の面
積が10μm×10μmのところでは、熱流動化後、ポ
リスチレン系レジストの膜厚がほゞ均一に0.5μm
であるのに対し、凸部の面積が50μm×50μmのと
ころでは、その中央部で膜厚が0.8μm程度であつ
た。このような状態では、レジスト膜を均一エツ
チングして凹部内に残す工程で、広い凸部上にも
レジスト膜が残つて、凸部のSiO2膜エツチング
が完全に行われないという事態が生じる。この問
題に対する対策を講じた実施例を第４図ａ〜ｅに
より説明する。
Si基板４１のフイールド領域に0.5μmの深さの
溝４２を形成し、CVDにより0.6μmのSiO2膜４
３を全面に堆積した後、ポリスチレン系レジスト
膜４４を約0.8μm塗布形成して、これを熱流動化
させた後、遠紫外線照射により硬化させる（ａ）。
ここまでは先の実施例と基本的に同じである。こ
のとき図から明らかなように、面積の広い素子形
成領域ではレジスト膜４４がわずかに盛り上がつ
ている。この後、O2ガスを含むRIEによりレジス
ト膜４４の表面から約0.9μmの厚さ全面エツチン
グを行つて素子形成領域のSiO2膜４３表面を露
出させる（ｂ）。図に示すように、面積の広い素
子形成領域にもわずかにレジスト膜４４が残され
る。この後、NH4Ｆを用いてSiO2膜４３をエツ
チングして素子形成領域の基板表面を露出させる
（ｃ）。そしてO2アツシヤーを用いてレジスト膜
４４を除去する。次に通常のPEP工程により広
い面積の素子形成領域上に残置されたSiO2膜４
３が露出するようにホトレジスト膜４５を形成す
る（ｄ）。このときのホトレジスト膜４５の合せ
精度は±10μm以上の余裕があるので、微細化に
は影響ない。そして例えばNH4Ｆを用いてSiO2
膜４３をエツチング除去した後、H2O2とH2SO4
の混合液を用いてホトレジスト膜４５を除去する
（ｅ）。
溝４２を形成し、CVDにより0.6μmのSiO2膜４
３を全面に堆積した後、ポリスチレン系レジスト
膜４４を約0.8μm塗布形成して、これを熱流動化
させた後、遠紫外線照射により硬化させる（ａ）。
ここまでは先の実施例と基本的に同じである。こ
のとき図から明らかなように、面積の広い素子形
成領域ではレジスト膜４４がわずかに盛り上がつ
ている。この後、O2ガスを含むRIEによりレジス
ト膜４４の表面から約0.9μmの厚さ全面エツチン
グを行つて素子形成領域のSiO2膜４３表面を露
出させる（ｂ）。図に示すように、面積の広い素
子形成領域にもわずかにレジスト膜４４が残され
る。この後、NH4Ｆを用いてSiO2膜４３をエツ
チングして素子形成領域の基板表面を露出させる
（ｃ）。そしてO2アツシヤーを用いてレジスト膜
４４を除去する。次に通常のPEP工程により広
い面積の素子形成領域上に残置されたSiO2膜４
３が露出するようにホトレジスト膜４５を形成す
る（ｄ）。このときのホトレジスト膜４５の合せ
精度は±10μm以上の余裕があるので、微細化に
は影響ない。そして例えばNH4Ｆを用いてSiO2
膜４３をエツチング除去した後、H2O2とH2SO4
の混合液を用いてホトレジスト膜４５を除去する
（ｅ）。
この実施例によれば、素子形成領域の面積の大
小による平坦化のばらつきをなくすことができ、
より正確で信頼性の高い素子分離が可能となる。
小による平坦化のばらつきをなくすことができ、
より正確で信頼性の高い素子分離が可能となる。
次に本発明の別の実施例を第５図ａ〜ｄにより
説明する。第５図ａ〜ｃまでの工程は第２図の実
施例と同様である。即ち、Si基板５１にマスク材
５２を用いて溝５３をエツチング形成し（ａ）、
CVD法により全面にSiO2膜５４を堆積した後、
ポリスチレン系レジスト膜５５をスピンコート法
により塗布し（ｂ）、熱処理によつてレジスト膜
５５表面のより完全な平坦化を行つた後、遠紫外
線照射によりこれを硬化させる（ｃ）。
説明する。第５図ａ〜ｃまでの工程は第２図の実
施例と同様である。即ち、Si基板５１にマスク材
５２を用いて溝５３をエツチング形成し（ａ）、
CVD法により全面にSiO2膜５４を堆積した後、
ポリスチレン系レジスト膜５５をスピンコート法
により塗布し（ｂ）、熱処理によつてレジスト膜
５５表面のより完全な平坦化を行つた後、遠紫外
線照射によりこれを硬化させる（ｃ）。
この後、レジスト膜５５とSiO2膜５４に対す
るエツチング速度が略等しくなるように条件設定
された、CF4とO2ガスを含むRIE法により、全面
均一エツチングして素子形成領域の基板表面を露
出させる（ｄ）。
るエツチング速度が略等しくなるように条件設定
された、CF4とO2ガスを含むRIE法により、全面
均一エツチングして素子形成領域の基板表面を露
出させる（ｄ）。
CF4とO2ガスを用いたRIEのエツチング特性を
第６図に示す。これは、RFパワー150W、圧力
30mTorr、CF4ガス流量20ml／mmとしてO2ガス
流量を変化させたときのCVDSiO2膜とポリスチ
レン系レジスト膜のエツチング速度を測定した結
果である。この実験データから、O2ガス流量を
約５ml／mmに設定すればSiO2膜５４とポリスチ
レン系レジスト膜５５のエツチング速度がほゞ等
しくなることがわかる。
第６図に示す。これは、RFパワー150W、圧力
30mTorr、CF4ガス流量20ml／mmとしてO2ガス
流量を変化させたときのCVDSiO2膜とポリスチ
レン系レジスト膜のエツチング速度を測定した結
果である。この実験データから、O2ガス流量を
約５ml／mmに設定すればSiO2膜５４とポリスチ
レン系レジスト膜５５のエツチング速度がほゞ等
しくなることがわかる。
こうしてこの実施例によれば、RIEのみによつ
て表面が平坦になるように溝５３にSiO2膜５４
を埋込んで素子形成領域の基板表面を露出させる
ことができる。この場合、露出した基板表面は例
えばケミカル・ドライ・エツチング（CDE）法
により約300Å程エツチングすれば、RIEによる
ダメージ層を除去することができる。またCl2系
のドライエツチングでもダメージ層は除去でき
る。
て表面が平坦になるように溝５３にSiO2膜５４
を埋込んで素子形成領域の基板表面を露出させる
ことができる。この場合、露出した基板表面は例
えばケミカル・ドライ・エツチング（CDE）法
により約300Å程エツチングすれば、RIEによる
ダメージ層を除去することができる。またCl2系
のドライエツチングでもダメージ層は除去でき
る。
なお、上記実施例では、ポリスチレン系レジス
ト膜５５とSiO2膜５４に対するエツチング速度
がほゞ等しい条件でRIEを行つたが、SiO2膜５４
に対するエツチング速度がポリスチレン系レジス
ト膜５５に対するそれより速い条件で行つてもよ
い。この場合には、素子形成領域の基板表面が露
出した後にもフイールド領域にポリスチレン系レ
ジスト膜５５が残ることになるが、これはO2ア
ツシヤーにより容易に除去することができる。
ト膜５５とSiO2膜５４に対するエツチング速度
がほゞ等しい条件でRIEを行つたが、SiO2膜５４
に対するエツチング速度がポリスチレン系レジス
ト膜５５に対するそれより速い条件で行つてもよ
い。この場合には、素子形成領域の基板表面が露
出した後にもフイールド領域にポリスチレン系レ
ジスト膜５５が残ることになるが、これはO2ア
ツシヤーにより容易に除去することができる。
また、上記実施例において、RIEのみにより素
子形成領域の基板表面を露出させた場合のダメー
ジを防止することが望ましいが、そのためには第
３図の実施例と同様の工程を採ればよい。即ち第
５図ｃの工程終了後、RIEを行つて素子形成領域
上に1000Å程度のSiO2膜５４を残した第７図の
状態でRIEを停止する。この後、例えばNH4Ｆに
よりポリスチレン系レジスト膜５５をマスクとし
てSiO2膜５４をエツチング除去し、次いで残さ
れたポリスチレン系レジスト膜５５をO2アツシ
ヤーで除去する。
子形成領域の基板表面を露出させた場合のダメー
ジを防止することが望ましいが、そのためには第
３図の実施例と同様の工程を採ればよい。即ち第
５図ｃの工程終了後、RIEを行つて素子形成領域
上に1000Å程度のSiO2膜５４を残した第７図の
状態でRIEを停止する。この後、例えばNH4Ｆに
よりポリスチレン系レジスト膜５５をマスクとし
てSiO2膜５４をエツチング除去し、次いで残さ
れたポリスチレン系レジスト膜５５をO2アツシ
ヤーで除去する。
第７図のように、素子形成領域に薄いSiO2膜
５４を残してRIEを停止させた場合、フイールド
領域にポリスチレン系レジスト膜が残らなくても
よい。このような状態は、溝５３の深さに比べて
堆積するSiO2膜５４の膜厚を大とした場合に実
現できる。このときには、O2アツシヤーによる
レジスト膜除去の工程も不要となる。
５４を残してRIEを停止させた場合、フイールド
領域にポリスチレン系レジスト膜が残らなくても
よい。このような状態は、溝５３の深さに比べて
堆積するSiO2膜５４の膜厚を大とした場合に実
現できる。このときには、O2アツシヤーによる
レジスト膜除去の工程も不要となる。
第８図ａ〜ｃは第５図の実施例を変形した実施
例である。この実施例では、素子形成領域に熱酸
化によるSiO2膜５６を介してRIEに対するマスク
材料膜として例えば多結晶シリコン膜５７を設け
た状態でCVDによるSiO2膜５４を堆積し、ポリ
スチレン系レジスト膜５５により平坦化する
（ａ）。そして先の実施例と同様、RIEによりポリ
スチレン系レジスト膜５５とSiO2膜５４を全面
均一に多結晶シリコン膜５７が露出するまでエツ
チングする（ｂ）。この後、多結晶シリコン膜５
７、続いてその下のSiO2膜５６をエツチングし
て素子形成領域の基板表面を露出させる（ｃ）。
例である。この実施例では、素子形成領域に熱酸
化によるSiO2膜５６を介してRIEに対するマスク
材料膜として例えば多結晶シリコン膜５７を設け
た状態でCVDによるSiO2膜５４を堆積し、ポリ
スチレン系レジスト膜５５により平坦化する
（ａ）。そして先の実施例と同様、RIEによりポリ
スチレン系レジスト膜５５とSiO2膜５４を全面
均一に多結晶シリコン膜５７が露出するまでエツ
チングする（ｂ）。この後、多結晶シリコン膜５
７、続いてその下のSiO2膜５６をエツチングし
て素子形成領域の基板表面を露出させる（ｃ）。
この実施例によれば、素子形成領域の基板表面
にダメージを与えることなく、全プロセスをドラ
イ化することができ、プロセス制御がし易く、微
細化、信頼性向上が図れる。また多結晶シリコン
膜５７がRIEに対してストツパとなるので、RIE
の条件設定のマージンが増える。
にダメージを与えることなく、全プロセスをドラ
イ化することができ、プロセス制御がし易く、微
細化、信頼性向上が図れる。また多結晶シリコン
膜５７がRIEに対してストツパとなるので、RIE
の条件設定のマージンが増える。
なお、この場合、熱酸化膜５６と多結晶シリコ
ン膜５７はそのままゲート酸化膜とゲート電極と
して素子の一部に利用することも可能である。
ン膜５７はそのままゲート酸化膜とゲート電極と
して素子の一部に利用することも可能である。
本発明は上述した各実施例の他、更に種々変形
実施することができる。例えばフイールド絶縁膜
として、各実施例では専らSiO2のみ用いたが、
Si3N4，Al2O2，BSG，PSG，AsSG，BPSG等の
無機絶縁膜やポリイミド等の有機絶縁膜を用いる
こともでき、またこれらを適当に組合せた積層膜
を用いることもできる。また各実施例では溝の側
壁にテーパを付けたが、垂直側壁としてもよい。
実施することができる。例えばフイールド絶縁膜
として、各実施例では専らSiO2のみ用いたが、
Si3N4，Al2O2，BSG，PSG，AsSG，BPSG等の
無機絶縁膜やポリイミド等の有機絶縁膜を用いる
こともでき、またこれらを適当に組合せた積層膜
を用いることもできる。また各実施例では溝の側
壁にテーパを付けたが、垂直側壁としてもよい。
また加熱により流動化し、放射線又は電子線照
射によりはじめて硬化する高分子膜としては、ポ
リクロロメチル化スチレン、塩素化ポリスチレン
等を使用する事ができる。又、これらポリスチレ
ンの他、ポリビニルメチルシロキサン、ポリジメ
チルシロキサン等のポリシロキサンであつても良
い。その他スチレン及び／又はシロキサンを含む
共重合体等であつても上記性質を有すれば使用し
得るものである。
射によりはじめて硬化する高分子膜としては、ポ
リクロロメチル化スチレン、塩素化ポリスチレン
等を使用する事ができる。又、これらポリスチレ
ンの他、ポリビニルメチルシロキサン、ポリジメ
チルシロキサン等のポリシロキサンであつても良
い。その他スチレン及び／又はシロキサンを含む
共重合体等であつても上記性質を有すれば使用し
得るものである。
第１図ａ，ｂは従来の素子分離法の一例を説明
するための図、第２図ａ〜ｆは本発明の一実施例
の製造工程を示す図、第３図ａ，ｂはその変形例
の工程を示す図、第４図ａ〜ｅは本発明の他の実
施例の製造工程を示す図、第５図ａ〜ｄは更に他
の実施例の製造工程を示す図、第６図は同実施例
のRIE条件設定の基礎となつたエツチング特性に
関する実験データを示す図、第７図および第８図
ａ〜ｃは第６図の変形例を説明するための図であ
る。 ２１，４１，５１……Si基板、２３，４２，５
３……溝（フイールド領域）、２４，３４，５４
……CVDSiO2膜、２５，４４，５５……ポリス
チレン系レジスト膜。
するための図、第２図ａ〜ｆは本発明の一実施例
の製造工程を示す図、第３図ａ，ｂはその変形例
の工程を示す図、第４図ａ〜ｅは本発明の他の実
施例の製造工程を示す図、第５図ａ〜ｄは更に他
の実施例の製造工程を示す図、第６図は同実施例
のRIE条件設定の基礎となつたエツチング特性に
関する実験データを示す図、第７図および第８図
ａ〜ｃは第６図の変形例を説明するための図であ
る。 ２１，４１，５１……Si基板、２３，４２，５
３……溝（フイールド領域）、２４，３４，５４
……CVDSiO2膜、２５，４４，５５……ポリス
チレン系レジスト膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板のフイールド領域に溝を形成する
工程と、この溝が形成された基板に絶縁膜を堆積
する工程と、この絶縁膜の表面にスチレン系、又
はシロキサン系の高分子膜を塗布し、熱処理を施
して表面を平坦化した後、放射線又は電子線の照
射によりこの高分子膜を硬化させる工程と、この
硬化した高分子膜とその下の前記絶縁膜を順次エ
ツチングして絶縁膜を前記溝に平坦に埋込む工程
と、素子形成領域の基板表面に素子を形成する工
程とを備えたことを特徴とする半導体装置の製造
方法。 ２ 前記絶縁膜を埋め込む工程は、硬化した高分
子膜を全面エツチングして素子形成領域上の絶縁
膜表面を露出させ、残された高分子膜をマスクと
して露出した絶縁膜を選択エツチングするもので
ある特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ 前記絶縁膜を埋め込む工程は、硬化した高分
子膜とその下の絶縁膜を、両者に対するエツチン
グ速度が同等もしくは絶縁膜のエツチング速度が
速くなるように条件設定された反応性イオンエツ
チング法により全面エツチングするものである特
許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15871483A JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15871483A JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050939A JPS6050939A (ja) | 1985-03-22 |
| JPH0461500B2 true JPH0461500B2 (ja) | 1992-10-01 |
Family
ID=15677743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15871483A Granted JPS6050939A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050939A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665007A (en) * | 1985-08-19 | 1987-05-12 | International Business Machines Corporation | Planarization process for organic filling of deep trenches |
| US4876217A (en) * | 1988-03-24 | 1989-10-24 | Motorola Inc. | Method of forming semiconductor structure isolation regions |
| KR930011458B1 (ko) * | 1990-11-17 | 1993-12-08 | 삼성전자 주식회사 | 반도체장치의 필드산화막 형성방법 |
| JP4654544B2 (ja) | 2000-07-12 | 2011-03-23 | 日産化学工業株式会社 | リソグラフィー用ギャップフィル材形成組成物 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139476A (en) * | 1977-05-11 | 1978-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-30 JP JP15871483A patent/JPS6050939A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53139476A (en) * | 1977-05-11 | 1978-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050939A (ja) | 1985-03-22 |
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