JPS62200732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62200732A JPS62200732A JP4331486A JP4331486A JPS62200732A JP S62200732 A JPS62200732 A JP S62200732A JP 4331486 A JP4331486 A JP 4331486A JP 4331486 A JP4331486 A JP 4331486A JP S62200732 A JPS62200732 A JP S62200732A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に半導体装置
の金属導体パターンのリフトオフ法による形成において
、サブミクロンの微細パターン電極等を簡単に制御性良
く形成する方法に関する。
の金属導体パターンのリフトオフ法による形成において
、サブミクロンの微細パターン電極等を簡単に制御性良
く形成する方法に関する。
従来のサブミクロンの微細パターンを形成する方法とし
ては、Ｄｅｅｐ ＵＶ法、電子ビーム直接露光法等があ
る。前者では０．５μｍ程度の幅のパターンが限界であ
り、後場では０．５μｍ以下の幅のパターンの形成はで
きるがスループットが低いという欠点があり、単体のデ
バイスに適用するＫは量産に不向きである。
ては、Ｄｅｅｐ ＵＶ法、電子ビーム直接露光法等があ
る。前者では０．５μｍ程度の幅のパターンが限界であ
り、後場では０．５μｍ以下の幅のパターンの形成はで
きるがスループットが低いという欠点があり、単体のデ
バイスに適用するＫは量産に不向きである。
したがって、従来は、電子ビーム直接露光を用いずに、
サブミクロンの微細パターンを制御良く形成するのが難
しかった。
サブミクロンの微細パターンを制御良く形成するのが難
しかった。
本発明は、電子ビー゛ム直接露光を用いずとも、サブミ
クロン程度の微細な金属導体パターンを簡単に制御性良
く形成する方法を提供しようとするものである。
クロン程度の微細な金属導体パターンを簡単に制御性良
く形成する方法を提供しようとするものである。
本発明では、半導体基体上にレジスト膜を形成し、該レ
ジスト膜を部分的に除去して所定の幅の１５Ｆ孔を形成
し、プラズマ処理手段により前記レジスト膜表面に変質
層を形成し、熱処理により前記レジスト膜を流動させて
前記開孔の幅を狭くし、その後、前記基体上全面に金属
膜を被着させて前記開孔内に金属導体パターンを形成し
、前記レジスト膜及びその上の金属膜を除去することに
より、微細なパターンを得るものである。
ジスト膜を部分的に除去して所定の幅の１５Ｆ孔を形成
し、プラズマ処理手段により前記レジスト膜表面に変質
層を形成し、熱処理により前記レジスト膜を流動させて
前記開孔の幅を狭くし、その後、前記基体上全面に金属
膜を被着させて前記開孔内に金属導体パターンを形成し
、前記レジスト膜及びその上の金属膜を除去することに
より、微細なパターンを得るものである。
本発明は、Ｄｅｅｐ ＵＶ等の光り光で所望のパターン
寸法よりも大きな幅の開孔を持つレジストａパターンを
形成した後、反応性イオンエツチング処理等のプラズマ
処理手段により表面に由４餘−′
変質層＋を形成し、続いてレジストの流動が起こる条件
で熱処理を行うことによりレジス）ＩＩＩの開孔上端部
を開孔内側に突き出させ、開孔の幅をバターニング時よ
りも小さくし、その後金属を蒸着しり７トオフしてサブ
ミクロンの金属導体微細パターンを形成するようにした
ものである。この場合のパターン寸法は反応性のドライ
エツチング処理の条件とその後の熱処理の条件により制
御できる。
寸法よりも大きな幅の開孔を持つレジストａパターンを
形成した後、反応性イオンエツチング処理等のプラズマ
処理手段により表面に由４餘−′
変質層＋を形成し、続いてレジストの流動が起こる条件
で熱処理を行うことによりレジス）ＩＩＩの開孔上端部
を開孔内側に突き出させ、開孔の幅をバターニング時よ
りも小さくし、その後金属を蒸着しり７トオフしてサブ
ミクロンの金属導体微細パターンを形成するようにした
ものである。この場合のパターン寸法は反応性のドライ
エツチング処理の条件とその後の熱処理の条件により制
御できる。
第１゛図は本発明一実施例の製造方法を説明するための
工程断面図である。以下、第１図を参照しつつ実施例に
ついて説明する。
工程断面図である。以下、第１図を参照しつつ実施例に
ついて説明する。
基板上に素子が形成された基板１上ＫＰＪえば、５ＩＯ
１からなる誘電体Ｉｘ２を厚さ３０００〜４０００Ａ形
成し、その上に例えば、ポジ型のレジスト膜３を回転塗
布により厚さ１μ程度に形成し、９０℃。
１からなる誘電体Ｉｘ２を厚さ３０００〜４０００Ａ形
成し、その上に例えば、ポジ型のレジスト膜３を回転塗
布により厚さ１μ程度に形成し、９０℃。
１０間ベーキングを行った後、フォトマスクを用いて紫
外線の照射による露光、現象を行い例えば１μｍ程度の
幅の開孔４パターンを形成する（ａ）。
外線の照射による露光、現象を行い例えば１μｍ程度の
幅の開孔４パターンを形成する（ａ）。
次に、例えば−μ結合方式の反応性イオンエツチング装
置でＣＨＦ３． Ｃ，Ｆ、等のフレオン系の反応性ガス
を用いて開孔４部分のＳｉｎ、膜２をドライエツチング
除去する（ｂ）。ここで、レジスト膜の表面には変質１
ｉ５が形成され、基体表面部分６にはＣ，Ｈ，Ｆ等の組
合せからなる高分子膜が薄く堆積されろ。
置でＣＨＦ３． Ｃ，Ｆ、等のフレオン系の反応性ガス
を用いて開孔４部分のＳｉｎ、膜２をドライエツチング
除去する（ｂ）。ここで、レジスト膜の表面には変質１
ｉ５が形成され、基体表面部分６にはＣ，Ｈ，Ｆ等の組
合せからなる高分子膜が薄く堆積されろ。
次に、例えば１２０℃、１０分間の熱処理を行いレジス
ト膜３を流動させる（ｃ）。このとき、変質層５の部分
は流動しないので開孔４内にレジストが流れ込むことが
なく、図のように上端部が流動したレジスト３により開
孔４の内側に押し出され、開孔４上端部分の幅が０．４
μｍ程度に狭くなる。
ト膜３を流動させる（ｃ）。このとき、変質層５の部分
は流動しないので開孔４内にレジストが流れ込むことが
なく、図のように上端部が流動したレジスト３により開
孔４の内側に押し出され、開孔４上端部分の幅が０．４
μｍ程度に狭くなる。
次に酸素プラズマアッシングにより基体表面部分６の高
分子膜を除去する。この高分子膜の除去は、ＩＴＦ系エ
ッチャントで軽くエツチングしてもよい。
分子膜を除去する。この高分子膜の除去は、ＩＴＦ系エ
ッチャントで軽くエツチングしてもよい。
次に蒸着法により基体上全面に例えばＡｌからなる金属
膜を厚さ４０００〜５０００Ａ程度被着する。５ｉＯｚ
膜２、レジスト膜３及び変質層５をマスクとして基体表
面には幅０．４μｍ程度の例えば電界効界型トランジス
タのゲ、−ト電極パターン８が形成されろ。（ｄｌ 次に、レジスト３の溶剤又は剥離液でレジスト膜３、変
質層５及びその上の金属湯７を除去する（ｅ）。
膜を厚さ４０００〜５０００Ａ程度被着する。５ｉＯｚ
膜２、レジスト膜３及び変質層５をマスクとして基体表
面には幅０．４μｍ程度の例えば電界効界型トランジス
タのゲ、−ト電極パターン８が形成されろ。（ｄｌ 次に、レジスト３の溶剤又は剥離液でレジスト膜３、変
質層５及びその上の金属湯７を除去する（ｅ）。
以上により所望のサブミクロン金属導体パターンが形成
できる。
できる。
尚、上記実施例では誘電体膜２としてＳ１０．を用いた
が、５ｉｌＮ、やＡＪＮ等でもよい。
が、５ｉｌＮ、やＡＪＮ等でもよい。
また、上記実施例では、Ｓｔｏ、膜２のプラズマエツチ
ングの際にレジスト膜３表面に変質層５を形成したが、
ｓｉｏ、膜２等のリフトオフ戸のスペーサを形成せずに
基体上にレジスト膜の開孔を形成し、基体表面をエツチ
ングしない条件でプラズマ処理を行いレジスト膜表面に
変質層を形成してもよい。
ングの際にレジスト膜３表面に変質層５を形成したが、
ｓｉｏ、膜２等のリフトオフ戸のスペーサを形成せずに
基体上にレジスト膜の開孔を形成し、基体表面をエツチ
ングしない条件でプラズマ処理を行いレジスト膜表面に
変質層を形成してもよい。
本発明によれば、電子ビーム露光を用いずに、サブミク
ロン程度の微細な金縛導体パターンを簡単に制御性良く
形成できるので、址産性良く集積化及び高速化された素
子が得られる。
ロン程度の微細な金縛導体パターンを簡単に制御性良く
形成できるので、址産性良く集積化及び高速化された素
子が得られる。
第１図は本発明の一実施例の製造方法ケ説明するための
工程断面図である。 図で、１は半導体基体、２はＳ ｉＯ，膜、３はレジス
ト膜、４は開孔、５は変質層、７は金属膜、８は金属導
体パターンでする。 ヰ４でロ月−害施伊１の製潰万迭をλか月すうｔｌの工
程区ｍ石口第 １ 口
工程断面図である。 図で、１は半導体基体、２はＳ ｉＯ，膜、３はレジス
ト膜、４は開孔、５は変質層、７は金属膜、８は金属導
体パターンでする。 ヰ４でロ月−害施伊１の製潰万迭をλか月すうｔｌの工
程区ｍ石口第 １ 口
Claims (1)
- 【特許請求の範囲】 半導体基体上にレジスト膜を形成し、 該レジスト膜を部分的に除去して所定の幅の開孔を形成
し、 プラズマ処理手段により前記レジスト膜表面に変質層を
形成し、 熱処理により前記レジスト膜を流動させて前記開孔の幅
を狭くし、その後、 前記基体上全面に金属膜を被着させて前記開孔内に金属
導体パターンを形成し、 前記レジスト膜及びその上の金属膜を除去することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331486A JPS62200732A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331486A JPS62200732A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200732A true JPS62200732A (ja) | 1987-09-04 |
Family
ID=12660342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331486A Pending JPS62200732A (ja) | 1986-02-28 | 1986-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266516A (en) * | 1992-01-02 | 1993-11-30 | Chartered Semiconductor Manufacturing Pte Ltd | Method for making electrical contact through an opening of one micron or less for CMOS technology |
| US5358900A (en) * | 1989-09-01 | 1994-10-25 | Fujitsu Limited | Semiconductor device having overlapping conductor layers and method of producing the semiconductor device |
-
1986
- 1986-02-28 JP JP4331486A patent/JPS62200732A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358900A (en) * | 1989-09-01 | 1994-10-25 | Fujitsu Limited | Semiconductor device having overlapping conductor layers and method of producing the semiconductor device |
| US5266516A (en) * | 1992-01-02 | 1993-11-30 | Chartered Semiconductor Manufacturing Pte Ltd | Method for making electrical contact through an opening of one micron or less for CMOS technology |
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