JPS6214459A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6214459A JPS6214459A JP61160964A JP16096486A JPS6214459A JP S6214459 A JPS6214459 A JP S6214459A JP 61160964 A JP61160964 A JP 61160964A JP 16096486 A JP16096486 A JP 16096486A JP S6214459 A JPS6214459 A JP S6214459A
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- 239000004065 semiconductor Substances 0.000 title claims description 130
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims description 353
- 239000000463 material Substances 0.000 claims description 138
- 238000000034 method Methods 0.000 claims description 90
- 230000000873 masking effect Effects 0.000 claims description 84
- 230000008569 process Effects 0.000 claims description 56
- 238000002513 implantation Methods 0.000 claims description 54
- 238000009413 insulation Methods 0.000 claims description 37
- 230000035515 penetration Effects 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- 239000002019 doping agent Substances 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 43
- 229910052814 silicon oxide Inorganic materials 0.000 description 39
- 238000011282 treatment Methods 0.000 description 26
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 18
- 238000007254 oxidation reaction Methods 0.000 description 18
- 239000007943 implant Substances 0.000 description 11
- 229910052750 molybdenum Inorganic materials 0.000 description 11
- 239000011733 molybdenum Substances 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000003628 erosive effect Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005247 gettering Methods 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 3
- 150000004767 nitrides Chemical group 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- -1 Boron ion Chemical class 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 241001669573 Galeorhinus galeus Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002751 molybdenum Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、この方法は主面
、およびこの主面に位置し、かっこの主面を見て第１厚
さを有するフィールド絶縁区域（ｆｉｅｌｄ １ｎｓｕ
ｌａｔｉｏｎ）の第１パターンで制限された１または２
個以上の活性区域を有する半導体本体に、■または２個
以上の開口を有する第２パターンを有するマスキングを
設け、各開口を通して前記ｌまたは２個以上の活性区域
の少なくとも１部分をドーピングに用い、このドーピン
グのために注入処理（ｉｍｐｌａｎｔａｔｉｏｎ ｔｒ
ｅａｔｍｅｎｔ）を与えられた注入エネルギーで行い、
前記マスキングは注入処理に用いるイオンに対する半マ
スキング材料から作られた開口を設けた第２厚さを有す
る層からなり、与えられた注入エネルギーはドーピング
に利用する前記ｌまたは２個以上の活性区域の部分にお
いてドープ剤の浸透深さを実際上前記第１層厚さに少な
くともほぼ等しくするような高さに選択し、開口を設け
た半マスキング材料の層をマスキングに属する第１材料
の比較的に薄い第１層上に設ける第２材料の比較的に厚
い第２層とし、第１および第２材料を互いに相違させ、
マスキングの第３層を第２層上に位置し、かつ１または
２個以上の他の開口を有する第３材料の層で構成し、各
地の開口を第２層の１または２個以上の開口の１つに相
当させ、第３材料を第２材料から相違させ、および開口
を設けた半マスキング材料の層を半導体本体から完全に
除去するようにしている。
、およびこの主面に位置し、かっこの主面を見て第１厚
さを有するフィールド絶縁区域（ｆｉｅｌｄ １ｎｓｕ
ｌａｔｉｏｎ）の第１パターンで制限された１または２
個以上の活性区域を有する半導体本体に、■または２個
以上の開口を有する第２パターンを有するマスキングを
設け、各開口を通して前記ｌまたは２個以上の活性区域
の少なくとも１部分をドーピングに用い、このドーピン
グのために注入処理（ｉｍｐｌａｎｔａｔｉｏｎ ｔｒ
ｅａｔｍｅｎｔ）を与えられた注入エネルギーで行い、
前記マスキングは注入処理に用いるイオンに対する半マ
スキング材料から作られた開口を設けた第２厚さを有す
る層からなり、与えられた注入エネルギーはドーピング
に利用する前記ｌまたは２個以上の活性区域の部分にお
いてドープ剤の浸透深さを実際上前記第１層厚さに少な
くともほぼ等しくするような高さに選択し、開口を設け
た半マスキング材料の層をマスキングに属する第１材料
の比較的に薄い第１層上に設ける第２材料の比較的に厚
い第２層とし、第１および第２材料を互いに相違させ、
マスキングの第３層を第２層上に位置し、かつ１または
２個以上の他の開口を有する第３材料の層で構成し、各
地の開口を第２層の１または２個以上の開口の１つに相
当させ、第３材料を第２材料から相違させ、および開口
を設けた半マスキング材料の層を半導体本体から完全に
除去するようにしている。
この種の方法は１９８３年３月１６日公告されたヨーロ
ッパ特許出願第７４２１５号明細書に記載されている。
ッパ特許出願第７４２１５号明細書に記載されている。
この場合、マスキングは酸化珪素の薄い第１層、多結晶
質シリコンの厚い第２層およびこの第２層と実質的に同
じ厚さを有する感光材料の第３層から形成されている。
質シリコンの厚い第２層およびこの第２層と実質的に同
じ厚さを有する感光材料の第３層から形成されている。
注入処理後、金属層を設け、マスキング上に位置する金
属層の部分を感光層の溶解により除去し、次いで、マス
キングの多結晶質シリコン層を除去している。かように
して得られた金属パターンは前に注入処理を施した半導
体本体の部分を正確にマスクする補助マスクを形成して
いる。反対型のドーピングによる第２注入処理を用い、
マスキングまたは金属パターンの縁に沿って互いに正確
に隣接する反対導電型のドープ領域を半導体本体に設け
ている。第１注入処理中、硼素を１２０ ｋｅＶの注入
エネルギーで注入されている。第２注入処理において螢
光体を２００〜３００ｋｅＶの注入エネルギーで用いら
れている。
属層の部分を感光層の溶解により除去し、次いで、マス
キングの多結晶質シリコン層を除去している。かように
して得られた金属パターンは前に注入処理を施した半導
体本体の部分を正確にマスクする補助マスクを形成して
いる。反対型のドーピングによる第２注入処理を用い、
マスキングまたは金属パターンの縁に沿って互いに正確
に隣接する反対導電型のドープ領域を半導体本体に設け
ている。第１注入処理中、硼素を１２０ ｋｅＶの注入
エネルギーで注入されている。第２注入処理において螢
光体を２００〜３００ｋｅＶの注入エネルギーで用いら
れている。
ｒＴｅｃｈｎｉｃａｌ ＤｉｇｅｓｔＪ第３４６〜３４
９頁の１９８１年国際電子機器会合で発表された題目「
３ｃａ１ａｂｌｅｒｅｔｒｏｇｒａｄｅ ｐ−ｗｅｌｌ
ＣＭＯ３ｊに記載されている方法では、いわゆる、「
逆行叶ウェル（Ｒｅｔｒｏｇｒａｄｅ ｐ−ｗｅｌｌ）
Ｊを形成する場合に、活性区域をドーピングするため
に注入処理が行われている。硼素イオンを２・１０−＋
３７ｃｍ２の投与量で注入している。これらのイオンの
浸透深さ、すなわち、注入処理後注入されたドープ剤の
濃度が実際的に最大である表面下の深さは関連する活性
区域において、約１μｍである。フィールド絶縁区域は
半導体本体の局部酸化による通常の手段で得られる酸化
物のパターンからなる。この酸化物のパターンの厚さ、
すなわち、第１層厚さは約０，８μｍである。注入処理
中、マスキング（図に示してないな）を半導体本体上に
存在させ、このマスキングは多数の活性区域をおおい、
かつ他の活性区域の区域に開口を有し、この開口には関
連する活性区域以外に、この領域を包囲するフィールド
酸化物の隣接部分を常に配置している。注入されたドー
プ剤は活性区域において、かつマスキングにより被覆さ
れていないフィールド酸化物の部分の下の開口内を半導
体本体の半導体材料に浸透する。酸化珪素における浸透
深さくいわゆる「範囲」）をシリコンにおける浸透深さ
にほぼ等しくするように仮定すると、活性区域において
半導体表面下約１μｍに存在する最大ドーピング濃度は
約０．２ μｍひ深さにおけるフィールド酸化物下に位
置する。この結果、完全集積回路の製造に必要とされる
高い温度での処理後、フィールド酸化物下に位置する部
分における「ｐ−ウェル」のドーピングの表面濃度は比
較的に高く、この結果としてフィールド酸化物に隣接す
るｐ−型チャンネル ストッパー領域を得る特定のドー
ピング処理を必要としない。この場合、フィールド酸化
物下のかかる比較的に高い表面濃度のために、ｐ−ウェ
ルにおけるこの酸化物下のチャンネル形成についての寄
生限界電圧はすでに、十分に大きくなっている。
９頁の１９８１年国際電子機器会合で発表された題目「
３ｃａ１ａｂｌｅｒｅｔｒｏｇｒａｄｅ ｐ−ｗｅｌｌ
ＣＭＯ３ｊに記載されている方法では、いわゆる、「
逆行叶ウェル（Ｒｅｔｒｏｇｒａｄｅ ｐ−ｗｅｌｌ）
Ｊを形成する場合に、活性区域をドーピングするため
に注入処理が行われている。硼素イオンを２・１０−＋
３７ｃｍ２の投与量で注入している。これらのイオンの
浸透深さ、すなわち、注入処理後注入されたドープ剤の
濃度が実際的に最大である表面下の深さは関連する活性
区域において、約１μｍである。フィールド絶縁区域は
半導体本体の局部酸化による通常の手段で得られる酸化
物のパターンからなる。この酸化物のパターンの厚さ、
すなわち、第１層厚さは約０，８μｍである。注入処理
中、マスキング（図に示してないな）を半導体本体上に
存在させ、このマスキングは多数の活性区域をおおい、
かつ他の活性区域の区域に開口を有し、この開口には関
連する活性区域以外に、この領域を包囲するフィールド
酸化物の隣接部分を常に配置している。注入されたドー
プ剤は活性区域において、かつマスキングにより被覆さ
れていないフィールド酸化物の部分の下の開口内を半導
体本体の半導体材料に浸透する。酸化珪素における浸透
深さくいわゆる「範囲」）をシリコンにおける浸透深さ
にほぼ等しくするように仮定すると、活性区域において
半導体表面下約１μｍに存在する最大ドーピング濃度は
約０．２ μｍひ深さにおけるフィールド酸化物下に位
置する。この結果、完全集積回路の製造に必要とされる
高い温度での処理後、フィールド酸化物下に位置する部
分における「ｐ−ウェル」のドーピングの表面濃度は比
較的に高く、この結果としてフィールド酸化物に隣接す
るｐ−型チャンネル ストッパー領域を得る特定のドー
ピング処理を必要としない。この場合、フィールド酸化
物下のかかる比較的に高い表面濃度のために、ｐ−ウェ
ルにおけるこの酸化物下のチャンネル形成についての寄
生限界電圧はすでに、十分に大きくなっている。
上述する既知の方法において、加速イオンは開口内で露
出されたフィールド酸化物の部分を通して下にある半導
体材料に浸透する。このために、注入処理中、この処理
に用いるイオンに対してフィールド酸化物をマスクして
いない。この事は、二酸化珪素が加速イオンに対して、
特にシリコンと比較して実際に緻密な材料でないためで
ある。
出されたフィールド酸化物の部分を通して下にある半導
体材料に浸透する。このために、注入処理中、この処理
に用いるイオンに対してフィールド酸化物をマスクして
いない。この事は、二酸化珪素が加速イオンに対して、
特にシリコンと比較して実際に緻密な材料でないためで
ある。
二酸化珪素は半マスキング材料である。上述するように
、この材料はマスクすべき半導体材料におけるこれらの
イオンの平均浸透深さに匹敵して、またはこの平均浸透
深さと実際上少なくとも同じ程度に使用すべき加速イオ
ンの平均浸透深さまたは「範囲」を有する材料を意味す
る。
、この材料はマスクすべき半導体材料におけるこれらの
イオンの平均浸透深さに匹敵して、またはこの平均浸透
深さと実際上少なくとも同じ程度に使用すべき加速イオ
ンの平均浸透深さまたは「範囲」を有する材料を意味す
る。
注入処理において、通常マスクとしてパターン形成（ｐ
ａｔｔｅｒｎｅｄ）フォト ラフカ一層が用いられてい
る。半導体技術において普通に用いられているフォトラ
ッカー（レジスト）は半マスキング材料である。しかし
ながら、マスクとして使用できるためには、半マスキン
グ材料の層の厚さ、すなわち、第２厚さは、加速イオン
を完全に停止できる程度に、この材料に使用すべき加速
イオンの平均浸透深さより大きくする必要がある。この
事は、とりわけ、上述する方法において高い注入エネル
ギーにおける、および半マスキング材料のマスキングに
よる注入処理中、マスキングを著しく厚くする必要があ
ることを意味している。このように比較的に厚いマスキ
ング フォトラッカ一層においては、所望のマスキング
パターンを所望の精度で設けることは極めて困難であ
る。
ａｔｔｅｒｎｅｄ）フォト ラフカ一層が用いられてい
る。半導体技術において普通に用いられているフォトラ
ッカー（レジスト）は半マスキング材料である。しかし
ながら、マスクとして使用できるためには、半マスキン
グ材料の層の厚さ、すなわち、第２厚さは、加速イオン
を完全に停止できる程度に、この材料に使用すべき加速
イオンの平均浸透深さより大きくする必要がある。この
事は、とりわけ、上述する方法において高い注入エネル
ギーにおける、および半マスキング材料のマスキングに
よる注入処理中、マスキングを著しく厚くする必要があ
ることを意味している。このように比較的に厚いマスキ
ング フォトラッカ一層においては、所望のマスキング
パターンを所望の精度で設けることは極めて困難であ
る。
本発明の目的は、比較的に高い注入エネルギーを用いる
注入処理に使用するのに特に適当なマスキング方法を提
供することである。ここに記載する「注入エネルギー」
とは普通のようにイオンに対する電荷数と加速電位＜ａ
ｃｃｅｌｅｒａむｉｏｎ ｐｏｔｅｎｔｉａりの積を意
味する。
注入処理に使用するのに特に適当なマスキング方法を提
供することである。ここに記載する「注入エネルギー」
とは普通のようにイオンに対する電荷数と加速電位＜ａ
ｃｃｅｌｅｒａむｉｏｎ ｐｏｔｅｎｔｉａりの積を意
味する。
本発明は、特に集積回路に用いるのに要望される小寸法
、および集積回路およびこれに組込まれる回路素子の電
気的特性に適応するより厳格な要件を考慮して、マスキ
ングの方法が高エネルギーにおける注入に適応するのに
必要とされること、およびこの目的のために用いられる
マスキングが、例えばたわみ性、負荷的可能性および／
または実現すべき寸法の精度を向上するのに複雑な特性
があるという認識に基づいて達成されたものである。
、および集積回路およびこれに組込まれる回路素子の電
気的特性に適応するより厳格な要件を考慮して、マスキ
ングの方法が高エネルギーにおける注入に適応するのに
必要とされること、およびこの目的のために用いられる
マスキングが、例えばたわみ性、負荷的可能性および／
または実現すべき寸法の精度を向上するのに複雑な特性
があるという認識に基づいて達成されたものである。
本発明は上述する半導体装置の製造方法において、第１
材料を少なくとも主としてフィールド絶縁区域のパター
ンからなる材料と異なるように選択し、この第１層が第
２層の開口に相当する半導鉢本体の表面の少なくともこ
れらの部分をおおい、およびマスキングの第３層を比較
的に薄い層にすることを特徴とする。
材料を少なくとも主としてフィールド絶縁区域のパター
ンからなる材料と異なるように選択し、この第１層が第
２層の開口に相当する半導鉢本体の表面の少なくともこ
れらの部分をおおい、およびマスキングの第３層を比較
的に薄い層にすることを特徴とする。
本発明においては、少なくとも３層を形成するマスキン
グを用いることである。活性領域の半導体材料および／
またはフィールド絶縁区域のパターンの材料を第１また
は下部層で遮蔽および保護することである。それ故、例
えばマスキングの第２および第３層の材料について広範
囲にわたる選択性がある。第２および／または第３層を
パターン形成（ｐａｔｔｅｒｎｉｎｇ）および／または
除去する場合、かかる第１層が適当な遮蔽層を形成する
ようにする。更に、この遮蔽は下側半導体本体に損傷を
生じないようにプラズマ エツチングをパターン形成に
使用できるようにする。特に、第２層はマスキングを所
望の比較的に厚い厚さにできるように作用する。この厚
さのために、厚い厚さに被着しやすい材料を選択するこ
とができる。第３層は比較的正確にマスキングに開口を
形成できるようにする。例えば、写真平版法により比較
的に薄い第３層をパターン形成する場合に、この第３層
がエツチング処理中マスキングとして作用することがで
きる。このエツチング処理において、かかるパターンを
比較的に厚い第２層に正確に変化させる。
グを用いることである。活性領域の半導体材料および／
またはフィールド絶縁区域のパターンの材料を第１また
は下部層で遮蔽および保護することである。それ故、例
えばマスキングの第２および第３層の材料について広範
囲にわたる選択性がある。第２および／または第３層を
パターン形成（ｐａｔｔｅｒｎｉｎｇ）および／または
除去する場合、かかる第１層が適当な遮蔽層を形成する
ようにする。更に、この遮蔽は下側半導体本体に損傷を
生じないようにプラズマ エツチングをパターン形成に
使用できるようにする。特に、第２層はマスキングを所
望の比較的に厚い厚さにできるように作用する。この厚
さのために、厚い厚さに被着しやすい材料を選択するこ
とができる。第３層は比較的正確にマスキングに開口を
形成できるようにする。例えば、写真平版法により比較
的に薄い第３層をパターン形成する場合に、この第３層
がエツチング処理中マスキングとして作用することがで
きる。このエツチング処理において、かかるパターンを
比較的に厚い第２層に正確に変化させる。
フィールド絶縁区域は、例えば半導体本体の局部酸化に
より、または半導体本体にみぞを設けおよび再充填する
ことにより得ることができる。
より、または半導体本体にみぞを設けおよび再充填する
ことにより得ることができる。
第１層の第１材料は窒化珪素からなるのが好ましい。こ
の層は比較的に簡単な手段で被着でき、下側材料に対す
る満足な遮蔽を得ることができる。
の層は比較的に簡単な手段で被着でき、下側材料に対す
る満足な遮蔽を得ることができる。
本発明の方法の他の好適例においては、第３材料を第１
材料から相違するように選択する。第１層を窒化物層と
する場合には、第３層として、特に酸化珪素にするのが
適当である。酸化珪素層を被着しおよびパターン形成す
るプロセスは半導体技術において普通のプロセスである
。
材料から相違するように選択する。第１層を窒化物層と
する場合には、第３層として、特に酸化珪素にするのが
適当である。酸化珪素層を被着しおよびパターン形成す
るプロセスは半導体技術において普通のプロセスである
。
本発明の方法の重要な好適例において、使用する第２層
は少なくとも下側を半導体材料からなる層にすると共に
、同時にマスキングのこの半導体層により半導体材料の
他の層を上述する第１主面に対向して位置し、かつこれ
にほぼ平行に延在する半導体本体の第２主面上に形成す
る。次いで、無定形または多結晶質の他の層をゲッタ一
層として用いることができる。
は少なくとも下側を半導体材料からなる層にすると共に
、同時にマスキングのこの半導体層により半導体材料の
他の層を上述する第１主面に対向して位置し、かつこれ
にほぼ平行に延在する半導体本体の第２主面上に形成す
る。次いで、無定形または多結晶質の他の層をゲッタ一
層として用いることができる。
所望の良好なゲッター作用に関して、かかる他の層は比
較的に高濃度の燐の如きドープ剤を有する半導体材料か
らなるのが有利である。
較的に高濃度の燐の如きドープ剤を有する半導体材料か
らなるのが有利である。
すでに、半導体装置を製造する比較的に初期の段階にお
いて、所定の注入エネルギーで行う注入処理後および回
路素子の半導体領域を得る１または２回以上のドーピン
グ処理前に、半導体本体はゲッター処理を受けている。
いて、所定の注入エネルギーで行う注入処理後および回
路素子の半導体領域を得る１または２回以上のドーピン
グ処理前に、半導体本体はゲッター処理を受けている。
かかる初期ゲッター処理は活性区域における半導体材料
の品位、および活性区域になお成長する誘電層の品位を
向上することができる。これによって、これらの活性区
域に形成すべき回路素子の電気的特性は好ましい影響を
受ける。
の品位、および活性区域になお成長する誘電層の品位を
向上することができる。これによって、これらの活性区
域に形成すべき回路素子の電気的特性は好ましい影響を
受ける。
次に、本発明を添付図面に基づいて二三の例について説
明する。
明する。
本発明の第１の例を第１〜５図について説明している。
すべての図面は普通のように図解して示し、一定尺度に
よって示していない。図面の記載を明らかにするために
、寸法および層の厚さについてはこれら相互の割合に関
係なく示している。
よって示していない。図面の記載を明らかにするために
、寸法および層の厚さについてはこれら相互の割合に関
係なく示している。
第１図は半導体本体１を示しており、この半導体本体１
は、主として例えば約１−ＱΩｃＩｎの抵抗率を有する
ｐ−型シリコンからなる。出発材料としては均質にドー
プした単結晶シリコンウェハーを用いることができ、そ
の主面２を（１００）面とするのが好ましい。また、よ
り高くドープされた基体からなるシリコン ウェハーを
用いることができ、この基体上に十分な厚さのより低く
ドープされたエビクキシアル層を位置する。次いで、集
積回路の回路素子は、主としてかかるエピタキシアル層
に設ける。この可能性を第１図において基体とエピタキ
シアル層との間の界面を示すドツト−ダッシュ線で示す
。
は、主として例えば約１−ＱΩｃＩｎの抵抗率を有する
ｐ−型シリコンからなる。出発材料としては均質にドー
プした単結晶シリコンウェハーを用いることができ、そ
の主面２を（１００）面とするのが好ましい。また、よ
り高くドープされた基体からなるシリコン ウェハーを
用いることができ、この基体上に十分な厚さのより低く
ドープされたエビクキシアル層を位置する。次いで、集
積回路の回路素子は、主としてかかるエピタキシアル層
に設ける。この可能性を第１図において基体とエピタキ
シアル層との間の界面を示すドツト−ダッシュ線で示す
。
半導体本体１には普通の手段で主面２にフィールド絶縁
区域６ａの第１パターンを設けることができる。このフ
ィールド絶縁区域６ａの第１パターンは第１厚さ７を有
し、かつ主面から見てｌまたは２個以上の活性区域４お
よび５を制限する。この例における活性区域５は２つの
部分５ａおよび５ｂを有しており、これらの部分間に絶
縁区域６ｂを位置する。この区域６ｂはフィールド絶縁
区域６ａのパターンと一体にするが、しかし厚さ１６を
薄くする。
区域６ａの第１パターンを設けることができる。このフ
ィールド絶縁区域６ａの第１パターンは第１厚さ７を有
し、かつ主面から見てｌまたは２個以上の活性区域４お
よび５を制限する。この例における活性区域５は２つの
部分５ａおよび５ｂを有しており、これらの部分間に絶
縁区域６ｂを位置する。この区域６ｂはフィールド絶縁
区域６ａのパターンと一体にするが、しかし厚さ１６を
薄くする。
第２パターンによるマスキング８．９．１０を絶縁区域
６ａおよび６ｂによって半導体本体上に設ける。
６ａおよび６ｂによって半導体本体上に設ける。
このマスキングは縁で示されている１または２個以上の
開口１２を有しており、各開口１２を通じて上記１また
は２個以上の活性区域４および５の少なくとも部分をド
ーピングするのに利用される。この例においては、活性
区域５は全体として開口１２内に存在する。次いで、注
入処理を矢１３で示す所定エネルギーで行う。用語の「
注入エネルギー」とは普通のようにイオン当たりの電子
電荷の数と加速電位の積を意味する。
開口１２を有しており、各開口１２を通じて上記１また
は２個以上の活性区域４および５の少なくとも部分をド
ーピングするのに利用される。この例においては、活性
区域５は全体として開口１２内に存在する。次いで、注
入処理を矢１３で示す所定エネルギーで行う。用語の「
注入エネルギー」とは普通のようにイオン当たりの電子
電荷の数と加速電位の積を意味する。
マスキング８．９．１０は開口１２を備えかつ注入処理
に用いるイオンに対する半マスキング材料からなる層９
を有している。眉９は第２厚さ１１を有している。注入
エネルギーは、上記１または２個以上の活性区域４およ
び５をドーピングするのに利用する部分５ａおよび５ｂ
においてドープ剤の浸透深さ１７をフィールド絶縁区域
６ａの第１厚さ７に少なくともほぼ等しくするような高
さに選択する。
に用いるイオンに対する半マスキング材料からなる層９
を有している。眉９は第２厚さ１１を有している。注入
エネルギーは、上記１または２個以上の活性区域４およ
び５をドーピングするのに利用する部分５ａおよび５ｂ
においてドープ剤の浸透深さ１７をフィールド絶縁区域
６ａの第１厚さ７に少なくともほぼ等しくするような高
さに選択する。
絶縁区域６ｂの下側において、加速イオンは、特に絶縁
区域６ｂを通じて浸透し、次いでそのエネルギーを失う
ために、小さい深さ１８を通り半導体本体１０半導体材
料に浸透する。例えば燐を注入する場合、半導体本体１
の残留部分からｐｎ接合１５で分離される連続叶型区域
２１を得ることができる。このｎ−型区域２１は、例え
ばそこに設けるべきｐ−チャンネル電界効果トランジス
タの基体区域として、マタハバイポーラｎｐｎ ）ラ
ンジスタのコレクタまたはエミッタ区域として作用する
ことができる。
区域６ｂを通じて浸透し、次いでそのエネルギーを失う
ために、小さい深さ１８を通り半導体本体１０半導体材
料に浸透する。例えば燐を注入する場合、半導体本体１
の残留部分からｐｎ接合１５で分離される連続叶型区域
２１を得ることができる。このｎ−型区域２１は、例え
ばそこに設けるべきｐ−チャンネル電界効果トランジス
タの基体区域として、マタハバイポーラｎｐｎ ）ラ
ンジスタのコレクタまたはエミッタ区域として作用する
ことができる。
部分５ｂには、例えば基体接触またはコレクタまたはエ
ミッタ接触、または例えば第２トランジスタを設けるこ
とができる。
ミッタ接触、または例えば第２トランジスタを設けるこ
とができる。
開口１２を設け、かつ半マスキング材料からなる層９は
第２材料の比較的に厚い層であり、この層９はマスキン
グ８，９．１０の部分を形成する第１材料の比較的に薄
い第１層８上に設け、この第１層８は第２層９０開口１
２に相当する半導体本体の表面の少なくともこれらの部
分をおおっている。
第２材料の比較的に厚い層であり、この層９はマスキン
グ８，９．１０の部分を形成する第１材料の比較的に薄
い第１層８上に設け、この第１層８は第２層９０開口１
２に相当する半導体本体の表面の少なくともこれらの部
分をおおっている。
第１および第２材料は相対的に異なる材料にす４・マス
キング８，９．１０の第３層１０は第２層９上に位置す
る第３材料の比較的に薄い層である。この第３層１０は
１または２個以上の他の開口２２を有しており、各開口
２２は第２層９の１または２個の開口１２の１つに対応
する。第３材料は第２材料と相違させる。
キング８，９．１０の第３層１０は第２層９上に位置す
る第３材料の比較的に薄い層である。この第３層１０は
１または２個以上の他の開口２２を有しており、各開口
２２は第２層９の１または２個の開口１２の１つに対応
する。第３材料は第２材料と相違させる。
本発明の方法の好適例において、マスキング８゜９．１
０を用い、その第１層８を例えば厚さ約０．１μｍの窒
化珪素層にし、その第２層９を例えば厚さ１．５μｍの
多結晶質または無定形シリコン層に°し、また第３層１
０を例えばシリコン層９の熱酸化により得ることができ
、かつ例えば約０．２μｍの厚さを有する薄い酸化珪素
層にすることができる。
０を用い、その第１層８を例えば厚さ約０．１μｍの窒
化珪素層にし、その第２層９を例えば厚さ１．５μｍの
多結晶質または無定形シリコン層に°し、また第３層１
０を例えばシリコン層９の熱酸化により得ることができ
、かつ例えば約０．２μｍの厚さを有する薄い酸化珪素
層にすることができる。
本発明の方法の利点および第１例の他の点について説明
する前に、先ず用語「浸透深さくｐｅｎｅｔｒａｔｉｏ
ｎ ｄｅｐｔｈ） Ｊおよび［半マスキング材料（ｓｅ
ｍｉ−ｍａｓｋｉｎｇ ｍａｔｅｒｉａｌ） ｊについ
て説明する。
する前に、先ず用語「浸透深さくｐｅｎｅｔｒａｔｉｏ
ｎ ｄｅｐｔｈ） Ｊおよび［半マスキング材料（ｓｅ
ｍｉ−ｍａｓｋｉｎｇ ｍａｔｅｒｉａｌ） ｊについ
て説明する。
本明細書において、用語「浸透深さ」および「平均浸透
深さ」は類義語として並用している。
深さ」は類義語として並用している。
これらの用語はこの記載において同じ意味を有しており
、一般に「範囲（ｒａｎｇｅ） Ｊで表わすことができ
る。所定の材料の本体または層における加速イオンの注
入中、用語「浸透深さ」または「範囲」は注入材料の濃
度が本体または層の表面からの最大濃度を有する本体ま
たは層における区域の間隔を意味し、その間隔を通して
加速イオンを本体または層に浸透する。最大濃度を囲む
注入材料の濃度分布は普通の手段において広がりσで特
徴づけることができる。特に、浸透深さはイオンの大き
さにより、加速エネルギーにより、および関連する材料
により影響を受ける。
、一般に「範囲（ｒａｎｇｅ） Ｊで表わすことができ
る。所定の材料の本体または層における加速イオンの注
入中、用語「浸透深さ」または「範囲」は注入材料の濃
度が本体または層の表面からの最大濃度を有する本体ま
たは層における区域の間隔を意味し、その間隔を通して
加速イオンを本体または層に浸透する。最大濃度を囲む
注入材料の濃度分布は普通の手段において広がりσで特
徴づけることができる。特に、浸透深さはイオンの大き
さにより、加速エネルギーにより、および関連する材料
により影響を受ける。
シリコン、酸化珪素、および（オキシ）窒化珪素の如き
半導体技術において通常使用される多くの材料、および
普通のフォトラッカー（レジスト）は加速イオンにより
匹敵しうる浸透深さを有している。この事は、特に注入
が基礎をなす半導体材料中の酸化珪素または窒化珪素の
薄い層を通じて生ずることを意味する。また、かかる材
料の層は、層厚さを所望のマスキング効果を得るのに十
分な７さに選択する限りにおいて、注入処理中マスキン
グ層として用いることができる。この事はモリブデン、
またはタングステンまたは軽金属以外の池の金属の層の
如き多くの金属層と対照的である。
半導体技術において通常使用される多くの材料、および
普通のフォトラッカー（レジスト）は加速イオンにより
匹敵しうる浸透深さを有している。この事は、特に注入
が基礎をなす半導体材料中の酸化珪素または窒化珪素の
薄い層を通じて生ずることを意味する。また、かかる材
料の層は、層厚さを所望のマスキング効果を得るのに十
分な７さに選択する限りにおいて、注入処理中マスキン
グ層として用いることができる。この事はモリブデン、
またはタングステンまたは軽金属以外の池の金属の層の
如き多くの金属層と対照的である。
これらの材料の浸透深さは、一般にシリコンの浸透深さ
より小さく、このために金属層は比較的に薄くしても、
しばしば良好なマスキングを形成する。重金属の如き十
分なマスキング材料と区別するために、酸化珪素の如き
上述する材料を本明細書においては「半マスキング（ｓ
ｅｍｉ−ｍａｓｋｉｎｇ川として示す。一般に、半マス
キング材料のクラスまたはグループは、同じ加速イオン
および同じ注入エネルギーにおいて、加速イオンを注入
すべき本体の材料の浸透深さに匹敵しろる、または少な
くとも実質的に同じ程度の浸透深さを有する材料からな
る。換言すれば、半マスキング材料の各層からなるマス
キングにおいて、各マスキング層の厚さは、所望マスキ
ング効果が得られるか否かを定めることができる無視で
きない重要なパラメータである。
より小さく、このために金属層は比較的に薄くしても、
しばしば良好なマスキングを形成する。重金属の如き十
分なマスキング材料と区別するために、酸化珪素の如き
上述する材料を本明細書においては「半マスキング（ｓ
ｅｍｉ−ｍａｓｋｉｎｇ川として示す。一般に、半マス
キング材料のクラスまたはグループは、同じ加速イオン
および同じ注入エネルギーにおいて、加速イオンを注入
すべき本体の材料の浸透深さに匹敵しろる、または少な
くとも実質的に同じ程度の浸透深さを有する材料からな
る。換言すれば、半マスキング材料の各層からなるマス
キングにおいて、各マスキング層の厚さは、所望マスキ
ング効果が得られるか否かを定めることができる無視で
きない重要なパラメータである。
この例においては、開口１２は酸化物＠ｌＯおよびシリ
コン層９の異方性腐食によって得ることができ、この場
合パターン形成したフォトラッカ一層（図に示していな
い）は普通の手段においてマスキングとして作用するこ
とができる。この処理は通常のプラズマ腐食技術で行う
ことができる。第３層１０の酸化珪素は第２層９のシリ
コンに対して選択的に腐食でき、このシリコンは第１層
８の材料に対して選択的に腐食することができる。開口
１２内に第１層８を存在することは、特に腐食中、フィ
ールド絶縁区域６ａおよび６ｂの任意の破壊的な化学作
用および活性半導体本体の任意の損傷を少なくとも大き
い程度に回避できる利点がある。この第１層８は窒化珪
素からなるのが好ましい。
コン層９の異方性腐食によって得ることができ、この場
合パターン形成したフォトラッカ一層（図に示していな
い）は普通の手段においてマスキングとして作用するこ
とができる。この処理は通常のプラズマ腐食技術で行う
ことができる。第３層１０の酸化珪素は第２層９のシリ
コンに対して選択的に腐食でき、このシリコンは第１層
８の材料に対して選択的に腐食することができる。開口
１２内に第１層８を存在することは、特に腐食中、フィ
ールド絶縁区域６ａおよび６ｂの任意の破壊的な化学作
用および活性半導体本体の任意の損傷を少なくとも大き
い程度に回避できる利点がある。この第１層８は窒化珪
素からなるのが好ましい。
第２層をプラズマ腐食する前に、または後に、フォトラ
ッカ一層を普通の手段で除去するのが好ましい。開口１
２を設けた後、例えば注入処理を行い、燐を約８００ｋ
ｅＶの注入エネルギーで約３・１０′２７ｃＩ１１２の
投与量で注入する。破線１４上において、注入燐の濃度
は最大になる。活性区域５の部分５ａおよび５ｂへの浸
透深さ１７は約０．５ μｍである。必要に応じて、低
いエネルギーにおいて１または２回以上の注入処理を行
うことができる。例えば、燐を約１・１０′２７ｃｍ２
の投与量および約４ＱＱｋｅＶのエネルギーで注入する
ことができる。注入回数を繰返すことによって、投与量
および／または注入エネルギー、適当なドーピング濃度
プロフィールを区域２１に得ることができる。また、高
温度における順次処理の回数、これらの処理の持続時間
およびこれらの処理を行う温度はドーピング濃度プロフ
ィールを得るのに重要である。実際上、注入ドーピング
の拡散がかかる処理において生ずる。
ッカ一層を普通の手段で除去するのが好ましい。開口１
２を設けた後、例えば注入処理を行い、燐を約８００ｋ
ｅＶの注入エネルギーで約３・１０′２７ｃＩ１１２の
投与量で注入する。破線１４上において、注入燐の濃度
は最大になる。活性区域５の部分５ａおよび５ｂへの浸
透深さ１７は約０．５ μｍである。必要に応じて、低
いエネルギーにおいて１または２回以上の注入処理を行
うことができる。例えば、燐を約１・１０′２７ｃｍ２
の投与量および約４ＱＱｋｅＶのエネルギーで注入する
ことができる。注入回数を繰返すことによって、投与量
および／または注入エネルギー、適当なドーピング濃度
プロフィールを区域２１に得ることができる。また、高
温度における順次処理の回数、これらの処理の持続時間
およびこれらの処理を行う温度はドーピング濃度プロフ
ィールを得るのに重要である。実際上、注入ドーピング
の拡散がかかる処理において生ずる。
必要に応じて、かかる注入処理の間におよび／またはこ
れらの処理の終了後に、任意の損傷を回復するためにお
よび／または注入ドーピングを活性にするために１また
は２回以上の焼きなまし処理を普通のように行うことが
できる。
れらの処理の終了後に、任意の損傷を回復するためにお
よび／または注入ドーピングを活性にするために１また
は２回以上の焼きなまし処理を普通のように行うことが
できる。
この例においては、フィールド絶縁区域６ａのパターン
は半導体本体１０局部酸化による普通の手段で得ること
ができる。次いで、窒化珪素含有層を酸化マスクとして
用いることができる。このマスキング層の厚さは、例え
ば約０．１ μｍにする。
は半導体本体１０局部酸化による普通の手段で得ること
ができる。次いで、窒化珪素含有層を酸化マスクとして
用いることができる。このマスキング層の厚さは、例え
ば約０．１ μｍにする。
必要に応じて、このマスキング層の下に、例えば約４０
ｎｍの厚さを有する酸化珪素またはオキシ窒化珪素の他
の薄い層を設けることができる。
ｎｍの厚さを有する酸化珪素またはオキシ窒化珪素の他
の薄い層を設けることができる。
酸化マスクは活性区域４および５を完全に被覆する。こ
の場合において、続いてｐ−型チャンネルストッパー領
域を得るための注入処理を行う。
の場合において、続いてｐ−型チャンネルストッパー領
域を得るための注入処理を行う。
この場合、必要に応じて、活性区域５およびその中間周
囲部分をフォトラフカー パターンにより普通の手段で
被覆する。フォトラッカー パターンを除去した後、普
通の酸化処理を行う。酸化処理後、厚さ７は、例えば約
０．６ μｍである。厚さ１６は、例えば約０．４μｍ
にできる。酸化処理を達成した後、酸化マスクを完全に
除去する。必要に応じて、新しい薄い酸化珪素層２４を
活性区域４および５に形成する。層２４の厚さは、例え
ば約４０ｎｍである。この結果、マスキング８．９．１
０の各層を得ることができる。
囲部分をフォトラフカー パターンにより普通の手段で
被覆する。フォトラッカー パターンを除去した後、普
通の酸化処理を行う。酸化処理後、厚さ７は、例えば約
０．６ μｍである。厚さ１６は、例えば約０．４μｍ
にできる。酸化処理を達成した後、酸化マスクを完全に
除去する。必要に応じて、新しい薄い酸化珪素層２４を
活性区域４および５に形成する。層２４の厚さは、例え
ば約４０ｎｍである。この結果、マスキング８．９．１
０の各層を得ることができる。
フィールド絶縁区域６ａのパターンをマスキング８、９
．１０のパターン形成層９でおおわない限り、高エネル
ギーで注入する燐イオンはフィールド絶縁区域６ａを介
して浸透することができる。はぼ破線１４上に存在する
注入ドープ剤の最大濃度はフィールド絶縁区域６ａの下
側約０．３μｍに位置する。フィールド絶縁区域６ａの
下側、ｎ−型区域２１とフィールド絶縁区域との間の界
面におけるドーピングの表面濃度を約１〜３・１０”／
ｃｍ３にすることができる。間隔２３は、その上の活
性区域５の外縁における最大濃度が酸化珪素とシリコン
との間の界面下にぼぼ一定の深さで存在するようにあま
り小さくしないようにし、かかる表面濃度は望ましくな
いチャンネル形成に対して適度に保護することができ、
このためにチャンネル ストッパーをもはや設ける必要
がなくなる。しかしながら、また所望の間隔２３は活性
区域４および５とこれに設ける回路素子との間の許容し
ろる最小間隔に影響する。
．１０のパターン形成層９でおおわない限り、高エネル
ギーで注入する燐イオンはフィールド絶縁区域６ａを介
して浸透することができる。はぼ破線１４上に存在する
注入ドープ剤の最大濃度はフィールド絶縁区域６ａの下
側約０．３μｍに位置する。フィールド絶縁区域６ａの
下側、ｎ−型区域２１とフィールド絶縁区域との間の界
面におけるドーピングの表面濃度を約１〜３・１０”／
ｃｍ３にすることができる。間隔２３は、その上の活
性区域５の外縁における最大濃度が酸化珪素とシリコン
との間の界面下にぼぼ一定の深さで存在するようにあま
り小さくしないようにし、かかる表面濃度は望ましくな
いチャンネル形成に対して適度に保護することができ、
このためにチャンネル ストッパーをもはや設ける必要
がなくなる。しかしながら、また所望の間隔２３は活性
区域４および５とこれに設ける回路素子との間の許容し
ろる最小間隔に影響する。
その場所での表面濃度を高める場合には、間隔２３を狭
くすることができる。明らかなように、マスキング８．
９．１０の１つの利点は、後述するように種々の手段に
よって活性区域５それ自体における所望のドーピング濃
度プロフィールに悪い影響を及ぼすことなく、フィール
ド絶縁区域６ａの下側に好ましいドーピング濃度を得る
ことができるような融通性が得られることである。
くすることができる。明らかなように、マスキング８．
９．１０の１つの利点は、後述するように種々の手段に
よって活性区域５それ自体における所望のドーピング濃
度プロフィールに悪い影響を及ぼすことなく、フィール
ド絶縁区域６ａの下側に好ましいドーピング濃度を得る
ことができるような融通性が得られることである。
薄い絶縁区域６ｂの下側において、高エネルギーで注入
するトープ剤の浸透深さ１８は、例えば約０．５μｍに
できる。ドープ剤の表面濃度は絶縁区域６ｂの下線１〜
３・１０１６７ｃｍ３である。
するトープ剤の浸透深さ１８は、例えば約０．５μｍに
できる。ドープ剤の表面濃度は絶縁区域６ｂの下線１〜
３・１０１６７ｃｍ３である。
注入処理を行った後、回路素子を活性区域４．５に、お
よび／または半導体本体１にまたはその上に形成すべき
層に普通の手段で設けることができる。特に、絶縁ゲー
ト電界効果トランジスタを半導体装置に用いる場合には
、活性区域における半導体材料の品質およびこれらの区
域に設けるべきゲー）４電体の品質が重要である。とり
わけ、この接続において、第２層９に対して半導体材料
を用いるのが有利である。好ましくはマスキング８゜９
、ｌＯの第２層と同時に、半導体材料の他の層１９を上
記第１主面２に対向して位置し、かつこれにほぼ平行に
延在する半導体本体１の第２主面３上に設ける。
よび／または半導体本体１にまたはその上に形成すべき
層に普通の手段で設けることができる。特に、絶縁ゲー
ト電界効果トランジスタを半導体装置に用いる場合には
、活性区域における半導体材料の品質およびこれらの区
域に設けるべきゲー）４電体の品質が重要である。とり
わけ、この接続において、第２層９に対して半導体材料
を用いるのが有利である。好ましくはマスキング８゜９
、ｌＯの第２層と同時に、半導体材料の他の層１９を上
記第１主面２に対向して位置し、かつこれにほぼ平行に
延在する半導体本体１の第２主面３上に設ける。
この例において、第２層９および他の層１９を設ける前
に、第２主面３全体を普通の手段で清浄にし、この処理
中、例えば存在する酸化物および／または窒化物層を除
去する。主面３の清浄処理中、半導体本体ｌの反対の活
性側を保護フォトラフカーまたはワックス層でおおい、
この保護層は処理後に除去する。次いで、主面３上の他
の層１９を半導体本体１の半導体材料上に直接に設ける
。
に、第２主面３全体を普通の手段で清浄にし、この処理
中、例えば存在する酸化物および／または窒化物層を除
去する。主面３の清浄処理中、半導体本体ｌの反対の活
性側を保護フォトラフカーまたはワックス層でおおい、
この保護層は処理後に除去する。次いで、主面３上の他
の層１９を半導体本体１の半導体材料上に直接に設ける
。
完全にするために、第２主面３の少なくとも大部分を清
浄にし、清浄中、主面３をシリコン ウェハの縁近くま
で保護層で被覆する。
浄にし、清浄中、主面３をシリコン ウェハの縁近くま
で保護層で被覆する。
本発明の方法の好適例において、少なくとも他の層１９
に対して、比較的に高濃度のドープ剤を有する半導体材
料を用いることができる。このドープ剤は、第２層９お
よび他の層１９のそれぞれを設ける段階中に、普通の手
段で導入することができる。他の層１９、または両層９
および１９を形成した後、これらの層を、例えば気相か
ら普通の手段でドープでき、この場合にＰＨ，を用いる
ことができる。
に対して、比較的に高濃度のドープ剤を有する半導体材
料を用いることができる。このドープ剤は、第２層９お
よび他の層１９のそれぞれを設ける段階中に、普通の手
段で導入することができる。他の層１９、または両層９
および１９を形成した後、これらの層を、例えば気相か
ら普通の手段でドープでき、この場合にＰＨ，を用いる
ことができる。
保護層２０は、半導体材料の他の層１９上に設けるのが
好ましい。この層としては、例えば酸化珪素層を用いる
ことができ、第３層ｌＯと同時に設けることができる。
好ましい。この層としては、例えば酸化珪素層を用いる
ことができ、第３層ｌＯと同時に設けることができる。
また、第３層１０はドープ剤を他の層１９に導入する前
に設けることができ、このドーピング処理後保護層２０
を設けることができる。
に設けることができ、このドーピング処理後保護層２０
を設けることができる。
他の層１９を設けるために、普通の手段における製造プ
ロセス中、任意所望の間においてゲッター処理を行うこ
とができる。一般に、高エネルギーにおける注入処理は
全製造プロセスの比較的に早い段階で行うことが極めて
有利であり、このために本発明の方法を用いる場合に、
よりゲッター効果を得る手段を製造プロセスのこの早い
段階から半導体本体１上に存在させる。例えば、すでに
電界効果トランジスタのためのゲート誘電体が成長しま
たは被着する前に、ゲッター処理を行うことができる。
ロセス中、任意所望の間においてゲッター処理を行うこ
とができる。一般に、高エネルギーにおける注入処理は
全製造プロセスの比較的に早い段階で行うことが極めて
有利であり、このために本発明の方法を用いる場合に、
よりゲッター効果を得る手段を製造プロセスのこの早い
段階から半導体本体１上に存在させる。例えば、すでに
電界効果トランジスタのためのゲート誘電体が成長しま
たは被着する前に、ゲッター処理を行うことができる。
この事は活性区域における半導体材料のおよびゲー）１
電体の品位に良好な効果を与えることができる。一般に
、ゲッター処理は所定の高エネルギーにおける注入処理
後で、回路素子の半導体領域を有するた必の１または２
回以上のドーピング処理前に有利に行うことができる。
電体の品位に良好な効果を与えることができる。一般に
、ゲッター処理は所定の高エネルギーにおける注入処理
後で、回路素子の半導体領域を有するた必の１または２
回以上のドーピング処理前に有利に行うことができる。
例えば、上述する焼きなまし処理および上記ゲッター処
理は組合せ処理として同時に完全にまたは部分的に行う
ことができる。ゲッター処理中、半導体本体ｌは、例え
ば不活性雰囲気中において約９２５℃の温度で約１５分
間にわたり加熱し、しかる後普通の手段で冷却する。
理は組合せ処理として同時に完全にまたは部分的に行う
ことができる。ゲッター処理中、半導体本体ｌは、例え
ば不活性雰囲気中において約９２５℃の温度で約１５分
間にわたり加熱し、しかる後普通の手段で冷却する。
この例における酸化珪素の第２１１０は、特に開口２２
および１２の腐食中、使用するマスキング フォトラッ
カ一層の接着性を良くする作用をする。
および１２の腐食中、使用するマスキング フォトラッ
カ一層の接着性を良くする作用をする。
第３層１０として、他の誘電体材料を用いることができ
る。また、第３層１０の使用は、開口２２をこの比較的
に薄い第３層１０に高精度で設けたのに、およびこの第
３層の良好なマスキング特性のために、開口１２のプラ
ズマ腐食中、開口２２の正確な像を第２層９に１尋るの
に有利に作用する。
る。また、第３層１０の使用は、開口２２をこの比較的
に薄い第３層１０に高精度で設けたのに、およびこの第
３層の良好なマスキング特性のために、開口１２のプラ
ズマ腐食中、開口２２の正確な像を第２層９に１尋るの
に有利に作用する。
第３層ｌＯは、高エネルギーで行う注入処理前または後
に除去することができる。更に、第１層８の窒化珪素は
第３層１０の除去前または除去中に開口１２から除去す
るが、しかし第３層の除去後に除去するのが好ましい。
に除去することができる。更に、第１層８の窒化珪素は
第３層１０の除去前または除去中に開口１２から除去す
るが、しかし第３層の除去後に除去するのが好ましい。
窒化珪素の除去を第３層の除去後に行う場合では、フィ
ールド絶縁区域６ａのパターンを第３層１０の除去中に
侵されないようにできる。
ールド絶縁区域６ａのパターンを第３層１０の除去中に
侵されないようにできる。
この事は、フィールド酸化物区域６ａのパターンが第３
層１０と同じ材料の全部またはＩＢからなる場合に、特
に重要である。窒化珪素は、上記注入処理後に、開口１
２から除去するのが好ましい。引き続いて、第２層９を
除去することができる。それでも、活性区域５は薄い酸
化珪素層２４によって保護されている。第２図に示す製
造プロセスの、この段階においての半導体本体１を簡単
、かつ図式的形状で示すことができる。
層１０と同じ材料の全部またはＩＢからなる場合に、特
に重要である。窒化珪素は、上記注入処理後に、開口１
２から除去するのが好ましい。引き続いて、第２層９を
除去することができる。それでも、活性区域５は薄い酸
化珪素層２４によって保護されている。第２図に示す製
造プロセスの、この段階においての半導体本体１を簡単
、かつ図式的形状で示すことができる。
他の写真平版処理を必要としないでマスキング８．９．
１０から得られたマスキングとしての第１層８の残留部
分を用いる場合には、例えば他の注入処理を行うことが
できる。例えば、活性区域５に設けるべき、ｐ−チャン
ネル電界効果トランジスタの眼界電圧を調節するために
、硼素を注入することができる。投与量は約１・１０１
２／ｃｍ’にでき、注入エネルギーは約２５ｋｅＶにす
ることができる。必要に応じて、この注入処理前に、酸
化物層２４は活性区域５から除去でき、または正確に規
定された厚さを有する酸化物層によって置き替えること
ができる。
１０から得られたマスキングとしての第１層８の残留部
分を用いる場合には、例えば他の注入処理を行うことが
できる。例えば、活性区域５に設けるべき、ｐ−チャン
ネル電界効果トランジスタの眼界電圧を調節するために
、硼素を注入することができる。投与量は約１・１０１
２／ｃｍ’にでき、注入エネルギーは約２５ｋｅＶにす
ることができる。必要に応じて、この注入処理前に、酸
化物層２４は活性区域５から除去でき、または正確に規
定された厚さを有する酸化物層によって置き替えること
ができる。
第１層８の残留部分を除去した後、■または２回以上の
注入処理を活性区域４において行うことができ、この場
合、必要に応じて活性区域５を、例えばフォトラッカー
マスクで保護できる。
注入処理を活性区域４において行うことができ、この場
合、必要に応じて活性区域５を、例えばフォトラッカー
マスクで保護できる。
また、注入処理を活性区域４において高い注入エネルギ
ーで行う場合に、例えば第１層８の残留部分がまだ存在
する場合に、半導体材料の新しい第２層９および新しい
第３層１０を設けることができる。次いで、上述するよ
うに開口１２および２２をこれらの層９および１０に設
け、この時にこれらの開口は活性区域４上に位置する（
第３図）。マスキング８．９．１０のこの変形手段にお
いて第１層８を完全連続層にしないで、この第１層８を
第２層９における開口１２に相当する半導体本体ｌの表
面の少なくとも部分に被覆する。開口１２を介して例え
ば硼素を半導体本体１に比較的に深く注入することがで
きる。
ーで行う場合に、例えば第１層８の残留部分がまだ存在
する場合に、半導体材料の新しい第２層９および新しい
第３層１０を設けることができる。次いで、上述するよ
うに開口１２および２２をこれらの層９および１０に設
け、この時にこれらの開口は活性区域４上に位置する（
第３図）。マスキング８．９．１０のこの変形手段にお
いて第１層８を完全連続層にしないで、この第１層８を
第２層９における開口１２に相当する半導体本体ｌの表
面の少なくとも部分に被覆する。開口１２を介して例え
ば硼素を半導体本体１に比較的に深く注入することがで
きる。
また、ｌまたは２回以上の注入処理によって、活性区域
４において必要とされるｐ−型ドーピングのドーピング
濃度プロフィールを、この活性区域に活性区域５につい
て上述すると同様にして得る場合には、マスキングの層
８．９および１０を除去し、ゲッター処理を行い、電界
効果トランジスタを活性区域４および５に普通の手段で
更に設けることができる程度に半導体本体１を調製する
。
４において必要とされるｐ−型ドーピングのドーピング
濃度プロフィールを、この活性区域に活性区域５につい
て上述すると同様にして得る場合には、マスキングの層
８．９および１０を除去し、ゲッター処理を行い、電界
効果トランジスタを活性区域４および５に普通の手段で
更に設けることができる程度に半導体本体１を調製する
。
製造方法の他の手順の一例を次に示す。
酸化珪素層２４がまた存在する限り、それを除去し、新
しい酸化物層を熱発生（ｔｈｅｒｍａｌ ｒｅｎｅｒａ
ｔｉｏｎ） により設ける。この層はゲーＦｐ電体２５
として作用する。この酸化珪素の厚さは３０〜５Ｑｎｍ
にできる。この酸化物層上に、約０．６ μｍの厚さの
多結晶質または無定形シリコン層を低圧において気相か
ら堆積して設けることができる（ＬＰ（ニジＤ）。この
シリコン層はｐＨ３と燐とにより気相からドープし、酸
化により約５Ｑｎｍ厚さの酸化珪素層を設けることがで
きる。
しい酸化物層を熱発生（ｔｈｅｒｍａｌ ｒｅｎｅｒａ
ｔｉｏｎ） により設ける。この層はゲーＦｐ電体２５
として作用する。この酸化珪素の厚さは３０〜５Ｑｎｍ
にできる。この酸化物層上に、約０．６ μｍの厚さの
多結晶質または無定形シリコン層を低圧において気相か
ら堆積して設けることができる（ＬＰ（ニジＤ）。この
シリコン層はｐＨ３と燐とにより気相からドープし、酸
化により約５Ｑｎｍ厚さの酸化珪素層を設けることがで
きる。
次いで、上部酸化物層およびシリコン層を普通の手段で
パターン形成でき、このためにゲート電極２６および場
合には、また導体トラック２７が得られる。必要に応じ
て、次いで短い酸化処理を行ってゲート電極２６および
導体トラック２７の垂直壁を酸化物層でおおうようにす
る。次いで、シリコントラック２６および２７を酸化物
層２８．２５および６ａのそれぞれで完全に包囲する。
パターン形成でき、このためにゲート電極２６および場
合には、また導体トラック２７が得られる。必要に応じ
て、次いで短い酸化処理を行ってゲート電極２６および
導体トラック２７の垂直壁を酸化物層でおおうようにす
る。次いで、シリコントラック２６および２７を酸化物
層２８．２５および６ａのそれぞれで完全に包囲する。
次いで、フォトラフカ一層２９を堆積し、パターンを設
ける。このフォトラッカ一層２９をマスキングとして用
いる場合には、ソースおよびドレイン領域３０のための
ドーピングおよびｎ−型区域２１のための接触領域３１
を設けることができる。例えば、砒素は約５・１０”／
ｃｍ２の投与量および約４９ ｋｅＶの注入エネルギー
で注入する。第４図は製造のこの段階での半導体本体ｌ
を示している。
ける。このフォトラッカ一層２９をマスキングとして用
いる場合には、ソースおよびドレイン領域３０のための
ドーピングおよびｎ−型区域２１のための接触領域３１
を設けることができる。例えば、砒素は約５・１０”／
ｃｍ２の投与量および約４９ ｋｅＶの注入エネルギー
で注入する。第４図は製造のこの段階での半導体本体ｌ
を示している。
次いで、フォトラッカー マスキング２９をｐ−型ソー
スおよびドレイン領域３２の゛ための、および接触領域
３３のためのドーピングを設けるフォトラッカー マス
キングで置き替える。例えば、ドープ剤として硼素を約
３・１０”／ ｃｍ２の投与量および約１５ ｋｅＶの
注入エネルギーで注入する。次いで、フォトラフカー
マスキングを除去し、約０．５ μｍ厚さの酸化珪素層
３４を堆積する。次いで、焼なまし処理を行うことがで
きる。この処理において、半導体本体１を、例えば３０
〜６０分間にわたり約６５０℃の温度で加熱することが
できる。また、この処理は約９２５℃の高温度で１部の
間）例えば約１５分間）行い、次いで普通の手段で冷却
してゲッター効果を得る。
スおよびドレイン領域３２の゛ための、および接触領域
３３のためのドーピングを設けるフォトラッカー マス
キングで置き替える。例えば、ドープ剤として硼素を約
３・１０”／ ｃｍ２の投与量および約１５ ｋｅＶの
注入エネルギーで注入する。次いで、フォトラフカー
マスキングを除去し、約０．５ μｍ厚さの酸化珪素層
３４を堆積する。次いで、焼なまし処理を行うことがで
きる。この処理において、半導体本体１を、例えば３０
〜６０分間にわたり約６５０℃の温度で加熱することが
できる。また、この処理は約９２５℃の高温度で１部の
間）例えば約１５分間）行い、次いで普通の手段で冷却
してゲッター効果を得る。
接触開口を酸化物層３４．２５および２８に設ける場合
には、例えばアルミニウムの導電層を堆積し、腐食によ
りパターンを設ける。必要に応じて、例えばタングステ
ンまたはチタンの障壁層をアルミニウムの下に設けるこ
とができる。更に、アルミニウムを堆積する前に、接触
開口に珪化物を設けるか、または形成することができる
。それ故、半導体装置に、回路素子の電気接続および電
気的相互連結の導体トラック３５を設ける（第５図）。
には、例えばアルミニウムの導電層を堆積し、腐食によ
りパターンを設ける。必要に応じて、例えばタングステ
ンまたはチタンの障壁層をアルミニウムの下に設けるこ
とができる。更に、アルミニウムを堆積する前に、接触
開口に珪化物を設けるか、または形成することができる
。それ故、半導体装置に、回路素子の電気接続および電
気的相互連結の導体トラック３５を設ける（第５図）。
必要に応じて、また半導体装置には導体トラックの１ま
たは２個以上の池の層（図に示さない）を設けることが
でき、かかる導体トラックは互いからおよび／または導
体トラック３５の層から他の絶縁層（図に示さない）に
よって分離されている。更に、半導体装置の半導体本体
の活性側を、例えば窒化珪素の保護絶縁層（図に示さな
い）でほぼ完全に被覆することができる。最後に、シリ
コンウェハを普通のようにして個々の集積回路に再分す
ることができ、これらの集積回路を通常のエンベロツブ
に普通のようにして仕上げることができる。
たは２個以上の池の層（図に示さない）を設けることが
でき、かかる導体トラックは互いからおよび／または導
体トラック３５の層から他の絶縁層（図に示さない）に
よって分離されている。更に、半導体装置の半導体本体
の活性側を、例えば窒化珪素の保護絶縁層（図に示さな
い）でほぼ完全に被覆することができる。最後に、シリ
コンウェハを普通のようにして個々の集積回路に再分す
ることができ、これらの集積回路を通常のエンベロツブ
に普通のようにして仕上げることができる。
主面３上の層１９および２０は、最終ゲッター処理後、
もはや必要とすることがなく、必要に応じてこの処理後
除去することができる。しかしながら、これらの層は除
去する必要がない。
もはや必要とすることがなく、必要に応じてこの処理後
除去することができる。しかしながら、これらの層は除
去する必要がない。
第１の例において、フィールド絶縁区域６ａのパターン
はシリコン本体１の局部酸化により得られる。また、こ
のパターンは異なる手段で得ることができる。しかしな
がら、例えば第１の例の変形において、先ずシリコン
ウェハ１に腐食マスクを設ける。このマスクはフォトラ
ッカー マスク４１でパターン形成する酸化珪素層４０
からなる（第６図）。半導体装置の活性区域を腐食マス
ク４０で被覆する。層４１を除去した後、例えば約０．
８ μｍの深さ４２を有するみそをプラズマ腐食により
半導体本体１に形成する。このみぞ深さは有利に選択で
き、最終フィールド絶縁区域の下の半導体本体１におけ
る最大濃度の線１４を半導体材料とフィールド絶縁区域
との間の界面の下に延在させる。必要に応じて、例えば
硼素をみぞの壁にまたはその部分に表面濃度を高めるた
めに注入することができる。みぞの壁には約５Ｑｎｍの
厚さの酸化珪素層４３を設け、しかる後に約０．１ μ
ｍ厚さの窒化珪素層４４を堆積することができる（第７
図）。次いで、多結晶質または無定形半導体材料または
酸化珪素の層４５を堆積できる。この層４５の厚さは約
１μｍにできる。次いで、平坦化（ｐｌａｎａｒ ＋ｚ
ａｔ １ｏｎ）を普通の手段で行うことができ、この場
合、例えばフォトラフカ一層４６を用いることができる
。層４６および４５の後部を腐食する場合には、この処
理は、活性区域上に位置する窒化珪素が達した時に停止
することができる。層４５が半導体材料からなる場合に
は、腐食を継続でき、この際みぞにおける半導体材料を
、かかるみぞを再び完全に充填するように酸化すること
ができる。窒化珪素層４４および酸化珪素層４３を活性
区域から除去した後、新しい酸化物層２４を活性区域上
に形成する（第８図）。
はシリコン本体１の局部酸化により得られる。また、こ
のパターンは異なる手段で得ることができる。しかしな
がら、例えば第１の例の変形において、先ずシリコン
ウェハ１に腐食マスクを設ける。このマスクはフォトラ
ッカー マスク４１でパターン形成する酸化珪素層４０
からなる（第６図）。半導体装置の活性区域を腐食マス
ク４０で被覆する。層４１を除去した後、例えば約０．
８ μｍの深さ４２を有するみそをプラズマ腐食により
半導体本体１に形成する。このみぞ深さは有利に選択で
き、最終フィールド絶縁区域の下の半導体本体１におけ
る最大濃度の線１４を半導体材料とフィールド絶縁区域
との間の界面の下に延在させる。必要に応じて、例えば
硼素をみぞの壁にまたはその部分に表面濃度を高めるた
めに注入することができる。みぞの壁には約５Ｑｎｍの
厚さの酸化珪素層４３を設け、しかる後に約０．１ μ
ｍ厚さの窒化珪素層４４を堆積することができる（第７
図）。次いで、多結晶質または無定形半導体材料または
酸化珪素の層４５を堆積できる。この層４５の厚さは約
１μｍにできる。次いで、平坦化（ｐｌａｎａｒ ＋ｚ
ａｔ １ｏｎ）を普通の手段で行うことができ、この場
合、例えばフォトラフカ一層４６を用いることができる
。層４６および４５の後部を腐食する場合には、この処
理は、活性区域上に位置する窒化珪素が達した時に停止
することができる。層４５が半導体材料からなる場合に
は、腐食を継続でき、この際みぞにおける半導体材料を
、かかるみぞを再び完全に充填するように酸化すること
ができる。窒化珪素層４４および酸化珪素層４３を活性
区域から除去した後、新しい酸化物層２４を活性区域上
に形成する（第８図）。
次いで、半導体本体１に主として層４３．４４および４
５の残留部分からなるフィールド絶縁区域６ａのパター
ンを設ける。
５の残留部分からなるフィールド絶縁区域６ａのパター
ンを設ける。
次いで、マスキング８，９．１０を上述するように設け
、また上述するプロセス段階を必要とする限り行うこと
ができる。第８図は本発明に関連すると同じ製造段階に
おける半導体本体１を示している。
、また上述するプロセス段階を必要とする限り行うこと
ができる。第８図は本発明に関連すると同じ製造段階に
おける半導体本体１を示している。
第２の例においては、半導体本体１に、普通のようにし
てフィールド絶縁区域６ａのパターンを設ける。次いで
、マスキング８，９．１０の層を設ける。フォトラッカ
ー パターンを第３Ｆ５１０上に設けた後、層ＩＯおよ
び９を腐食する。等方性および異方性腐食の適当な選択
組合わせを少なくとも層９の腐食中に用い、斜め縁を有
する開口１２を形成する。斜め縁を形成する腐食方法は
技術文献に記載されている。その１例はｒｓｏｌｉｄ
５ｔａｔｅ Ｔｅｃｈｎ。
てフィールド絶縁区域６ａのパターンを設ける。次いで
、マスキング８，９．１０の層を設ける。フォトラッカ
ー パターンを第３Ｆ５１０上に設けた後、層ＩＯおよ
び９を腐食する。等方性および異方性腐食の適当な選択
組合わせを少なくとも層９の腐食中に用い、斜め縁を有
する開口１２を形成する。斜め縁を形成する腐食方法は
技術文献に記載されている。その１例はｒｓｏｌｉｄ
５ｔａｔｅ Ｔｅｃｈｎ。
１θｇｙＪ Ｐ、 ９８〜１０３（１９８２年８月）お
よびｒＪｏｕｒｎａｌＶａｃｕｕｍ ５ｃｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｂ Ｊ Ｖｏｌ、３
、 Ｎａ１ 、 Ｐ、 １５〜１９（１９８５年１〜２
月）に記載されている。必要に応じて、層９を腐食した
後、層１０の開口２２を、例えばフォトラッカー パタ
ーンのアンダー−エツチングによって拡大し、また第３
層１゜を完全に除去する（第９図）。
よびｒＪｏｕｒｎａｌＶａｃｕｕｍ ５ｃｉｅｎｃｅ
ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｂ Ｊ Ｖｏｌ、３
、 Ｎａ１ 、 Ｐ、 １５〜１９（１９８５年１〜２
月）に記載されている。必要に応じて、層９を腐食した
後、層１０の開口２２を、例えばフォトラッカー パタ
ーンのアンダー−エツチングによって拡大し、また第３
層１゜を完全に除去する（第９図）。
第９図に示すように、斜め縁を有する開口１２を設けた
半マスキング層９を用いることは、高エネルギーでの注
入処理後、開口１２の斜め縁の下におけるドープ剤の最
大濃度の線１４は半導体本体１の半導体材料とフィール
ド絶縁区域６ａのパターンの隣接材料との間の界面を交
差させるのに有利である。この結果、最大濃度の線とか
かる界面との直接接近する場合に、パラスティック チ
ャネル形成のための比較的に高い限界電圧および比較的
に満足なチャネルストッパー効果を得ることができる。
半マスキング層９を用いることは、高エネルギーでの注
入処理後、開口１２の斜め縁の下におけるドープ剤の最
大濃度の線１４は半導体本体１の半導体材料とフィール
ド絶縁区域６ａのパターンの隣接材料との間の界面を交
差させるのに有利である。この結果、最大濃度の線とか
かる界面との直接接近する場合に、パラスティック チ
ャネル形成のための比較的に高い限界電圧および比較的
に満足なチャネルストッパー効果を得ることができる。
第２の例の変形においては、開口１２における第２層９
の残留層の厚さ３６をある時間にわたって等方性的に腐
食する。この場合、注入に用いるべき加速イオンが第２
層９の残留部分およびフィールド絶縁区域６ａのパター
ンを介して半導体本体ｌの半導体材料に達することがで
きるまで行う（第１θ図参照）。次いで、開口１２の最
終部分を異方性的に腐食する。第３層１０を除去した後
（第１１図）、注入処理を行うことができる。最大濃度
の線１４はある間隔（部分３７）上の区域２１の縁にお
ける半導体本体ｌにおいて、半導体材料とフィールド絶
縁区域６ａのパターンとの間の界面にほぼ平行にまたは
界面の下に延びる。この結果、浸れたチャネルストッパ
ー効果が得られる。
の残留層の厚さ３６をある時間にわたって等方性的に腐
食する。この場合、注入に用いるべき加速イオンが第２
層９の残留部分およびフィールド絶縁区域６ａのパター
ンを介して半導体本体ｌの半導体材料に達することがで
きるまで行う（第１θ図参照）。次いで、開口１２の最
終部分を異方性的に腐食する。第３層１０を除去した後
（第１１図）、注入処理を行うことができる。最大濃度
の線１４はある間隔（部分３７）上の区域２１の縁にお
ける半導体本体ｌにおいて、半導体材料とフィールド絶
縁区域６ａのパターンとの間の界面にほぼ平行にまたは
界面の下に延びる。この結果、浸れたチャネルストッパ
ー効果が得られる。
第３の例においては、厚さ１１の第２層９を用い、この
厚さは、第２層９．第１層８およびフィールド絶縁区域
６ａのパターンの全厚さを、注入処理後最大濃度の線１
４が注入処理後フィールド絶縁区域との界面のすぐ下の
半導体材料におけるフィールド絶縁区域６ａの下に、か
つかかる界面にほぼ平行に延びるように大きくするよう
に選択する。線１４の関連部分を第１３図中に３７で示
している。この例の第３層ｌＯはモリブデンまたはタン
グステンの如き満足なマスキング材料からなる。例えば
酸化珪素および／またはフォトラフカーの他の層３８を
この第３層１０上に設ける。開口１２と同じ大きさの開
口を層３８．１０および９に最初に設ける（第１２図）
。
厚さは、第２層９．第１層８およびフィールド絶縁区域
６ａのパターンの全厚さを、注入処理後最大濃度の線１
４が注入処理後フィールド絶縁区域との界面のすぐ下の
半導体材料におけるフィールド絶縁区域６ａの下に、か
つかかる界面にほぼ平行に延びるように大きくするよう
に選択する。線１４の関連部分を第１３図中に３７で示
している。この例の第３層ｌＯはモリブデンまたはタン
グステンの如き満足なマスキング材料からなる。例えば
酸化珪素および／またはフォトラフカーの他の層３８を
この第３層１０上に設ける。開口１２と同じ大きさの開
口を層３８．１０および９に最初に設ける（第１２図）
。
次いで、拡大した開口２２′を層１０に設ける。このた
めに、開口２２′は開口１２と同じ最初のバクーンから
誘導する。開口２２′は開口１２より大きくするが、し
かしこれらの開口１２に完全に相当させる。
めに、開口２２′は開口１２と同じ最初のバクーンから
誘導する。開口２２′は開口１２より大きくするが、し
かしこれらの開口１２に完全に相当させる。
次いで、層３８を除去する。次いで、注入処理を行う（
第１３図）。また、かようにしてこの例において、特定
および付加注入処理を行うことなく、最適なチャネル
ストッパー効果がフィールド絶縁区域６ａの下に得るこ
とができる。
第１３図）。また、かようにしてこの例において、特定
および付加注入処理を行うことなく、最適なチャネル
ストッパー効果がフィールド絶縁区域６ａの下に得るこ
とができる。
第３の例において、第２層９の第２厚さ１１を注入ドー
プ剤のほぼ完全なマスキングを有するように一層薄くす
る。この例において、この事は注入ドープ剤のマスキン
グをほぼ完全にする。この例において、このほぼ完全な
マスキングは満足なマスキング材料の第３層１０を用い
ることによって保証することができる。マスキング８，
９．１０を半マスキング材料の層からなる場合には、層
の全厚さを、開口１２の外側にほぼ完全なマスキングが
得られるような大きさに一定に選択する。これに関連し
て、第２層９の第２厚さ１１をフィールド絶縁区域６ａ
のパターンの第１厚さ７より大きくするのが好ましい。
プ剤のほぼ完全なマスキングを有するように一層薄くす
る。この例において、この事は注入ドープ剤のマスキン
グをほぼ完全にする。この例において、このほぼ完全な
マスキングは満足なマスキング材料の第３層１０を用い
ることによって保証することができる。マスキング８，
９．１０を半マスキング材料の層からなる場合には、層
の全厚さを、開口１２の外側にほぼ完全なマスキングが
得られるような大きさに一定に選択する。これに関連し
て、第２層９の第２厚さ１１をフィールド絶縁区域６ａ
のパターンの第１厚さ７より大きくするのが好ましい。
第４の例においては、窒化珪素層８、無定形または多結
晶質シリコン層４７、酸化珪素または窒化珪素層４８．
無定形または多結晶質シリコン層４９、および酸化珪素
または窒化珪素層１０を、フィールド絶縁区域６ａのパ
ターンをすでに設けた半導体本体１上に形成する。層４
７．４８および４９は共に半マスキング材料層９を構成
する。最初に、開口２２を層ｌＯに設ける。層１０は層
４９の開口５０の腐食中マスキングとして作用する（第
１４図）。
晶質シリコン層４７、酸化珪素または窒化珪素層４８．
無定形または多結晶質シリコン層４９、および酸化珪素
または窒化珪素層１０を、フィールド絶縁区域６ａのパ
ターンをすでに設けた半導体本体１上に形成する。層４
７．４８および４９は共に半マスキング材料層９を構成
する。最初に、開口２２を層ｌＯに設ける。層１０は層
４９の開口５０の腐食中マスキングとして作用する（第
１４図）。
次いで、例えば酸化珪素の層を堆積することができ、こ
の層は例えばプラズマ腐食によりマスキングしないで、
部分５１を開口５０の縁に沿って除去するように異方性
的に除去する（第１５図）。層４８が酸化に対してマス
キングする材料からなる場合には、縁部分５１を層４９
の酸化によって得ることができる。また、層１０が酸化
に対してマスキングする材料からなる場合には、かかる
酸化処理が十分である。好ましくは、層１０を最初に除
去するか（しかし、開口５０において露出された層４８
の部分を消失しない）、またはこの層１０を、例えば酸
化珪素からなるようにする。この場合、層４９の酸化処
理後、存在する酸化物を、実際上、縁部分５１が除去す
るまで、異方性的に後部を腐食する。
の層は例えばプラズマ腐食によりマスキングしないで、
部分５１を開口５０の縁に沿って除去するように異方性
的に除去する（第１５図）。層４８が酸化に対してマス
キングする材料からなる場合には、縁部分５１を層４９
の酸化によって得ることができる。また、層１０が酸化
に対してマスキングする材料からなる場合には、かかる
酸化処理が十分である。好ましくは、層１０を最初に除
去するか（しかし、開口５０において露出された層４８
の部分を消失しない）、またはこの層１０を、例えば酸
化珪素からなるようにする。この場合、層４９の酸化処
理後、存在する酸化物を、実際上、縁部分５１が除去す
るまで、異方性的に後部を腐食する。
次いで、開口５３を層４７に腐食により形成し、層４８
の露出部分がまだ前のプロセス段階中に腐食除去されな
かった場合には、かかる露出部分を最初に除去する。こ
の例においては、下側層４７の厚さ５２を第１３図に示
す例における層９の厚さ１１にほぼ等しく選択する。下
側層４７．４８および４９から構成されている第２層９
の厚さ１１はフィールド絶縁区域６ａのパターンおよび
下側層４７のそれぞれの層厚さ７と層厚さ５２の和より
遥かに大きい。更に、この厚さ１１は、開口２２および
５０の外部において、注入ドープ剤のほぼ完全をマスキ
ングがマスキング８．９．１０によって得られるような
大きさに選択する。この厚さ１１は開口１２内に位置し
、かつト′−ピングのために利用する活性区域の部分に
おけるドープ剤の浸透深さ１７に少なくとも等しいする
のが好ましい。
の露出部分がまだ前のプロセス段階中に腐食除去されな
かった場合には、かかる露出部分を最初に除去する。こ
の例においては、下側層４７の厚さ５２を第１３図に示
す例における層９の厚さ１１にほぼ等しく選択する。下
側層４７．４８および４９から構成されている第２層９
の厚さ１１はフィールド絶縁区域６ａのパターンおよび
下側層４７のそれぞれの層厚さ７と層厚さ５２の和より
遥かに大きい。更に、この厚さ１１は、開口２２および
５０の外部において、注入ドープ剤のほぼ完全をマスキ
ングがマスキング８．９．１０によって得られるような
大きさに選択する。この厚さ１１は開口１２内に位置し
、かつト′−ピングのために利用する活性区域の部分に
おけるドープ剤の浸透深さ１７に少なくとも等しいする
のが好ましい。
次いで、縁部分５１を除去することができる。層ＩＯお
よび／または層４８が同じ材料からなる場合には、層１
０および／または絶縁部分５１で最初に覆われた層４８
の部分は同時に消失させる。層ＩＯおよび／または層４
８が異なる材料からなる場合には、他の腐食処理を高エ
ネルギーでの注入処理前または後に行う。この場合、層
８の露出部分を同時に除去することができる。
よび／または層４８が同じ材料からなる場合には、層１
０および／または絶縁部分５１で最初に覆われた層４８
の部分は同時に消失させる。層ＩＯおよび／または層４
８が異なる材料からなる場合には、他の腐食処理を高エ
ネルギーでの注入処理前または後に行う。この場合、層
８の露出部分を同時に除去することができる。
第１６図は注入処理後の半導体本体１を示している。層
４９および層４７のそれぞれにおける開口５０および５
３は役付プロフィールを有する半マスキング材料の層９
の開口１２と共に構成する。この結果、第１３図に示す
例のドーピング濃度プロフィールに匹敵する濃度プロフ
ィールが１尋られる。ドーピングの最大濃度の線１４は
、フィールド絶縁区域６ａのパターンと半導体本体ｌの
半導体材料との間の界面の下に、かつほぼ平行に、開口
１２の役付プロフィールにより正確に形成された間隔３
７上に延在する。
４９および層４７のそれぞれにおける開口５０および５
３は役付プロフィールを有する半マスキング材料の層９
の開口１２と共に構成する。この結果、第１３図に示す
例のドーピング濃度プロフィールに匹敵する濃度プロフ
ィールが１尋られる。ドーピングの最大濃度の線１４は
、フィールド絶縁区域６ａのパターンと半導体本体ｌの
半導体材料との間の界面の下に、かつほぼ平行に、開口
１２の役付プロフィールにより正確に形成された間隔３
７上に延在する。
第３の例および第４の例を比較すると、第４の例の中間
層４７を第３の例の満足なマスキング層（第３層ｌＯで
置き替えることができる。マスキングの第３層としても
はや作用しない第４の例の層１０および下側層４９は第
１３図に示す開口１２および２２′を正確な手段で形成
するように作用する補助層である。
層４７を第３の例の満足なマスキング層（第３層ｌＯで
置き替えることができる。マスキングの第３層としても
はや作用しない第４の例の層１０および下側層４９は第
１３図に示す開口１２および２２′を正確な手段で形成
するように作用する補助層である。
第４の例において、ゲッタ一層１９ （図に示していな
い）を半導体本体１の裏側に存在する場合には、この層
１９は下側層４７と同時に、および／または下側層４９
と同時に設けることができる。
い）を半導体本体１の裏側に存在する場合には、この層
１９は下側層４７と同時に、および／または下側層４９
と同時に設けることができる。
上述する例において、特に第２層９はリフト・オフ マ
スキングとして使用するのに十分に厚い厚さを有してい
る。例えばモリブデンまたは他の適当な材料の比較的に
薄い層は半導体本体１の主面２に対してほぼ直角の方向
に蒸着することができる。次いで、層９を除去すること
ができ、またその上に存在する蒸着モリブデン層の部分
を消失させる。このために、開口１２の正確な像を形成
するモリブデン パターンが得られる。開口１２が存在
するから、表面はモリブデンで被覆するが、これに対し
て表面の残留部分上にはモリブデンは存在しない。この
モリブデン パターンは、例えば半導体本体の他の所望
処理中、マスキングとして用いることができる。第１３
図に示す例において、上記モリブデン層の蒸着前に、開
口２２′内に露出する層９の部分を選択的に除去するの
にかかる開口２２′を用いる場合には、最終モリブデン
パターンをドープド区域２１に正確におおうようにす
る。
スキングとして使用するのに十分に厚い厚さを有してい
る。例えばモリブデンまたは他の適当な材料の比較的に
薄い層は半導体本体１の主面２に対してほぼ直角の方向
に蒸着することができる。次いで、層９を除去すること
ができ、またその上に存在する蒸着モリブデン層の部分
を消失させる。このために、開口１２の正確な像を形成
するモリブデン パターンが得られる。開口１２が存在
するから、表面はモリブデンで被覆するが、これに対し
て表面の残留部分上にはモリブデンは存在しない。この
モリブデン パターンは、例えば半導体本体の他の所望
処理中、マスキングとして用いることができる。第１３
図に示す例において、上記モリブデン層の蒸着前に、開
口２２′内に露出する層９の部分を選択的に除去するの
にかかる開口２２′を用いる場合には、最終モリブデン
パターンをドープド区域２１に正確におおうようにす
る。
同様に、第１６図に示す例において、開口５０を設けた
下側層４９をマスキングとして用いる場合には、下側層
４７の露出部分を最初に除去することができる。また、
この場合には、モリブデン パターンをドープド区域２
１に正確におおうようにする。
下側層４９をマスキングとして用いる場合には、下側層
４７の露出部分を最初に除去することができる。また、
この場合には、モリブデン パターンをドープド区域２
１に正確におおうようにする。
すべての例において、第１層８は開口２２および／また
は１２を設ける段階中、下側半導体本体を保護する。こ
のために、第１層８の第１材料がフィールド絶縁区域６
ａのパターンを少なくとも主面に対して形成する材料と
相違させる場合に、重要な利点が得られる。一般に、か
かるパターン形成材料は酸化珪素にする。第８図に示す
例において、また、フィールド絶縁区域６ａのパターン
の主成分は半導体材料にすることができる。第１材料と
しては窒化珪素を用いるのが好ましい。この材料の使用
は、層９右よび１０．４７．４８および４９、ふよび縁
部分５１に対して使用する材料をフィールド絶縁区域６
ａのパターンの材料に関して選択的に除去する必要をな
くす大きい利点を与えることができる。
は１２を設ける段階中、下側半導体本体を保護する。こ
のために、第１層８の第１材料がフィールド絶縁区域６
ａのパターンを少なくとも主面に対して形成する材料と
相違させる場合に、重要な利点が得られる。一般に、か
かるパターン形成材料は酸化珪素にする。第８図に示す
例において、また、フィールド絶縁区域６ａのパターン
の主成分は半導体材料にすることができる。第１材料と
しては窒化珪素を用いるのが好ましい。この材料の使用
は、層９右よび１０．４７．４８および４９、ふよび縁
部分５１に対して使用する材料をフィールド絶縁区域６
ａのパターンの材料に関して選択的に除去する必要をな
くす大きい利点を与えることができる。
特に、層１０および４８に対して、および縁部分５１に
対して、酸化珪素を用いることができる。実際上、関連
する酸化珪素は第１層８によっておおわれたフィールド
絶縁区域６ａのパターンを侵すことなく腐食除去するこ
とができ。
対して、酸化珪素を用いることができる。実際上、関連
する酸化珪素は第１層８によっておおわれたフィールド
絶縁区域６ａのパターンを侵すことなく腐食除去するこ
とができ。
第１例において、製造プロセスを高エネルギーにおける
注入処理後、連続して達成できる手段について記載して
いる。本発明の方法の他の例は同様の手段で、または異
なる既知の手段で達成することができる。特に、本発明
はいかなる回路素子を実現させるのに極めて重要である
。
注入処理後、連続して達成できる手段について記載して
いる。本発明の方法の他の例は同様の手段で、または異
なる既知の手段で達成することができる。特に、本発明
はいかなる回路素子を実現させるのに極めて重要である
。
また、本発明は上述する具体例に制限されるものでなく
、当業技術者によって可能な限り種々変更を加えること
ができる。シリコン以外の、例えばゲルマニウムまた又
はＡ！ＩＩＢｖ化合物の如き他の半導体材料を用いるこ
とができる。第３層１０が酸化珪素の層からなる場合に
は、後者を熱発生による代りに、例えば堆積により形成
することができる。この事は、例えば層２０および４３
に適用することができる。ゲッター効果を得るのに層１
９における高濃度までドーピングを施す必要がない。更
に、第９〜１６図に示す例において、層１９を半導体本
体ｌの後部に設けることができる。この層１９は層９、
下側層４７および／または下側層４９と同時に設けるこ
とができる。
、当業技術者によって可能な限り種々変更を加えること
ができる。シリコン以外の、例えばゲルマニウムまた又
はＡ！ＩＩＢｖ化合物の如き他の半導体材料を用いるこ
とができる。第３層１０が酸化珪素の層からなる場合に
は、後者を熱発生による代りに、例えば堆積により形成
することができる。この事は、例えば層２０および４３
に適用することができる。ゲッター効果を得るのに層１
９における高濃度までドーピングを施す必要がない。更
に、第９〜１６図に示す例において、層１９を半導体本
体ｌの後部に設けることができる。この層１９は層９、
下側層４７および／または下側層４９と同時に設けるこ
とができる。
簡単化するために多くの例において、半導体本体１の半
導体材料に注入ドーピングする浸透深さにおける開口１
２内に存在する薄い層の影響は無視でき、または少なく
とも考慮しないですむ。特に、生成するドーピング濃度
プロフィールの正確な評価を必要とする場合には、これ
らの厚さおよび特定＋ａ深さくストツピング パワー）
（ｓｔｏｐｐｉｎｇｐｏｗｅｒ） ）に関して、開口
１２内に位置するすべての層の影響を考慮する。
導体材料に注入ドーピングする浸透深さにおける開口１
２内に存在する薄い層の影響は無視でき、または少なく
とも考慮しないですむ。特に、生成するドーピング濃度
プロフィールの正確な評価を必要とする場合には、これ
らの厚さおよび特定＋ａ深さくストツピング パワー）
（ｓｔｏｐｐｉｎｇｐｏｗｅｒ） ）に関して、開口
１２内に位置するすべての層の影響を考慮する。
上述する例において、第１層８の第１材料を第２層９の
第２材料と相違させ、更にこの第２材料を第３層１０の
第３材料と相違させることができる。
第２材料と相違させ、更にこの第２材料を第３層１０の
第３材料と相違させることができる。
第２層９を第１４〜１６図に示す例におけるように多数
の下側層から構成する場合には、第３層１０と同じ材料
または第１層８と同じ材料かさなる中間層を用いること
ができる。この事は必要としないけれども、第１材料は
第３材料とト目達させるのが好ましい。
の下側層から構成する場合には、第３層１０と同じ材料
または第１層８と同じ材料かさなる中間層を用いること
ができる。この事は必要としないけれども、第１材料は
第３材料とト目達させるのが好ましい。
第１４〜１６図に示す例において、下側層４７および４
９の少なくとも１層は半導体材料からなるのが好ましい
。この例において、下側層４９の厚さは、開口１２の下
側に実際的に必要とするすべてのマスキングが得られる
ように少なぐとも選択するのみならず、適当な寸法の縁
部分５１が得られるように選択する。
９の少なくとも１層は半導体材料からなるのが好ましい
。この例において、下側層４９の厚さは、開口１２の下
側に実際的に必要とするすべてのマスキングが得られる
ように少なぐとも選択するのみならず、適当な寸法の縁
部分５１が得られるように選択する。
第２層９が半導体本体１および／または層４５と同じ半
導体材料のみから、またはその一部分からなり、かつ第
２層９の少なくとも一部分が、第１層８を連続層に形成
しない段階において除去される場合には、半導体本体ｌ
および／または層４５の半導体材料を層２４の如き保護
層で被覆するのが好ましい。かかる保護層はマスキング
８，９．１０の第１層８を設ける前に設ける。この保護
層は第１層８の第１材料と異なる絶縁材料から形成する
のが好ましい。
導体材料のみから、またはその一部分からなり、かつ第
２層９の少なくとも一部分が、第１層８を連続層に形成
しない段階において除去される場合には、半導体本体ｌ
および／または層４５の半導体材料を層２４の如き保護
層で被覆するのが好ましい。かかる保護層はマスキング
８，９．１０の第１層８を設ける前に設ける。この保護
層は第１層８の第１材料と異なる絶縁材料から形成する
のが好ましい。
マスキング８．９．１０は第２パターンの開口の外部に
、注入ドープ剤の実際的に完全なマスキングを得るのに
十分な厚さにするのが好ましい。高エネルギーでの注入
処理後、半導体本体１の半導体材料における注入ドープ
剤の濃度は、マスキング８，９．１０の下において第２
パターンの開口の外部のように小さく、存在する裏面ド
ーピング濃度に関してまたは不完全マスキングの如き半
導体１の関連区域に後で設けられるドーピング濃度に関
して、一般にかかる不完全マスキングは許容することが
できる。更に、マスキング８，９．１０下における不完
全マスキングで得られるドーピング量は、例えば関連す
る半導体区域において達成すべき電界効果トランジスタ
の限界電圧を調整するのに用いることができる。
、注入ドープ剤の実際的に完全なマスキングを得るのに
十分な厚さにするのが好ましい。高エネルギーでの注入
処理後、半導体本体１の半導体材料における注入ドープ
剤の濃度は、マスキング８，９．１０の下において第２
パターンの開口の外部のように小さく、存在する裏面ド
ーピング濃度に関してまたは不完全マスキングの如き半
導体１の関連区域に後で設けられるドーピング濃度に関
して、一般にかかる不完全マスキングは許容することが
できる。更に、マスキング８，９．１０下における不完
全マスキングで得られるドーピング量は、例えば関連す
る半導体区域において達成すべき電界効果トランジスタ
の限界電圧を調整するのに用いることができる。
層８．１０および４８はそれぞれは酸化珪素、窒化珪素
および酸化アルミニウムの如き材料から適当に選択する
ことができる。第３層の場合には、一般に第１２および
１３図に示す側辺外の例において満足にマスキングする
のに必要とされない適当な金属を用いることができく。
および酸化アルミニウムの如き材料から適当に選択する
ことができる。第３層の場合には、一般に第１２および
１３図に示す側辺外の例において満足にマスキングする
のに必要とされない適当な金属を用いることができく。
また、層４９の場合には、半導体材料以外に酸化物、ま
たは例えばポリイミドを用いることができる。また、層
９を適当なフォトラッカーから形成することができる。
たは例えばポリイミドを用いることができる。また、層
９を適当なフォトラッカーから形成することができる。
この場合には、例えばスピン−オン（ｓｐｉｎ−ｏｎ）
ガラスまたはアルミニウム、クロムまたは他の適当な金
属を層１０について用いることができる。
ガラスまたはアルミニウム、クロムまたは他の適当な金
属を層１０について用いることができる。
第１〜５図は本発明の方法を実施する異なる製造段階に
おいて形成した半導体本体の断面図、第６〜８図は本発
明の方法の第１の例を変形する異なる製造段階において
形成した半導体本体の断面図、 第９図は本発明の方法の第２の例により形成した半導体
本体の断面図、 第１０および１１図は第９図に示す第２の例の変形によ
り形成した半導体本体の断面図、 第１２および１３図は本発明の方法の第３の例により形
成した半導体本体の断面図、および第１４〜１６図は本
発明の方法の第４の例により形成した半導体本体の断面
図である。 １・・・半導体本体くシリコン ウェハ）２．３・・・
主面 ４．５・・・活性区域５ａ、 ５ｂ・
・・部分 ６ａ・・・フィールド絶縁区域 ６ｂ・・・絶縁区域 ８、９．１０・・・マスキング（第１層、第２層、第３
層）１１・・・第２厚さく層９の厚さ） １２、２２．２２ ’ 、 ５０．５３・・・開口１４
・・・破線（最大濃度の線） １５・・・ｐｎ接合 １６・・・厚さ１７、
１８・・・浸透深さ １９・・・他の層２０・・・
保護層 ２１・・・ｎ−型区域２３、３７・
・・間隔 ２４・・・酸化珪素層（酸化物層） ２５．２８．３４．４０．４１・・・酸化物層２６・・
・ゲート電極 ２７．３５・・・導体トラック２
９、４６・・・フォトラッカ一層（フォトラッカー マ
スキング） ３０・・・ソースまたはドレイン領域 ３２・・・ｐ−型ソースまたはドレイン領域３３・・・
接触領域 ３６・・・第２層の残留層の厚さ ３８・・・酸化珪素および／またはフォトラッカーの他
の層 ４０・・・腐食マスク ４１・・・フォトラッカーマスク ４２・・・深さ ４３・・・酸化珪素層４
４・・・窒化珪素層 ４５・・・酸化珪素層４７
、４９・・・無定形または多結晶質シリコン層４８・・
・酸化珪素または窒化珪素層 ５１・・・縁部分 ５２・・・下側層４７の
厚さＦＩＧ、４ ＦＩＧ、５ −−Ｌ〜 口
おいて形成した半導体本体の断面図、第６〜８図は本発
明の方法の第１の例を変形する異なる製造段階において
形成した半導体本体の断面図、 第９図は本発明の方法の第２の例により形成した半導体
本体の断面図、 第１０および１１図は第９図に示す第２の例の変形によ
り形成した半導体本体の断面図、 第１２および１３図は本発明の方法の第３の例により形
成した半導体本体の断面図、および第１４〜１６図は本
発明の方法の第４の例により形成した半導体本体の断面
図である。 １・・・半導体本体くシリコン ウェハ）２．３・・・
主面 ４．５・・・活性区域５ａ、 ５ｂ・
・・部分 ６ａ・・・フィールド絶縁区域 ６ｂ・・・絶縁区域 ８、９．１０・・・マスキング（第１層、第２層、第３
層）１１・・・第２厚さく層９の厚さ） １２、２２．２２ ’ 、 ５０．５３・・・開口１４
・・・破線（最大濃度の線） １５・・・ｐｎ接合 １６・・・厚さ１７、
１８・・・浸透深さ １９・・・他の層２０・・・
保護層 ２１・・・ｎ−型区域２３、３７・
・・間隔 ２４・・・酸化珪素層（酸化物層） ２５．２８．３４．４０．４１・・・酸化物層２６・・
・ゲート電極 ２７．３５・・・導体トラック２
９、４６・・・フォトラッカ一層（フォトラッカー マ
スキング） ３０・・・ソースまたはドレイン領域 ３２・・・ｐ−型ソースまたはドレイン領域３３・・・
接触領域 ３６・・・第２層の残留層の厚さ ３８・・・酸化珪素および／またはフォトラッカーの他
の層 ４０・・・腐食マスク ４１・・・フォトラッカーマスク ４２・・・深さ ４３・・・酸化珪素層４
４・・・窒化珪素層 ４５・・・酸化珪素層４７
、４９・・・無定形または多結晶質シリコン層４８・・
・酸化珪素または窒化珪素層 ５１・・・縁部分 ５２・・・下側層４７の
厚さＦＩＧ、４ ＦＩＧ、５ −−Ｌ〜 口
Claims (1)
- 【特許請求の範囲】 １、主面、およびこの主面に位置し、かつこの主面を見
て第１厚さを有するフィールド絶縁区域の第１パターン
で制限された１または２個以上の活性区域を有する半導
体本体に、１または２個以上の開口を有する第２パター
ンを有するマスキングを設け、各開口を通して前記１ま
たは２個以上の活性区域の少なくとも一部分をドーピン
グに用い、このドーピングのために注入処理を与えられ
た注入エネルギーで行い、前記マスキングは注入処理に
用いるイオンに対する半マスキング材料から作られた開
口を設けた第２厚さを有する層からなり、与えられた注
入エネルギーはドーピングに利用する前記１または２個
以上の活性区域の部分においてドープ剤の浸透深さを前
記第１層厚さに少なくともほぼ等しくするような高さに
選択し、開口を設けた半マスキング材料の層をスキング
に属する第１材料の比較的に薄い第１層上に設ける第２
材料の比較的に厚い第２層とし、第１および第２材料を
互いに相違させ、マスキングの第３層を第２層上に位置
し、かつ１または２個以上の他の開口を有する第３材料
の層で構成し、各他の開口を第２層の１または２個以上
の開口の１つに相当させ、第３材料を第２材料から相違
させ、開口を設けた半マスキング材料の層を半導体本体
から完全に除去し、第１材料を少なくとも主としてフィ
ールド絶縁区域のパターンからなる材料と相違するよう
に選択し、この第１層が第２層の開口に相当する半導体
本体の表面の少なくともこれらの部分をおおい、および
マスキングの第３層を比較的に薄い層にすることを特徴
とする半導体装置の製造方法。 ２、第３材料を第１材料と異なるように選択する特許請
求の範囲第１項記載の方法。 ３、第１層の材料は窒化珪素からなる特許請求の範囲第
１または２項記載の方法。 ４、第２層として、少なくとも下側層が半導体材料から
なる層を用いる特許請求の範囲第１、２または３項記載
の方法。 ５、マスキングの半導体材料の層と同時に、半導体材料
の他の層を第１主面に対向して位置し、かつこれにほぼ
平行に延在する半導体本体の第２主面上に設ける特許請
求の範囲第４項記載の方法。 ６、半導体材料の他の層を設ける前に、第２主面の少な
くとも大部分を清浄にし、第２主面のこの部分上の他の
層を半導体本体の半導体材料上に直接設ける特許請求の
範囲第５項記載の方法。 ７、少なくとも他の層として、比較的に高濃度のドープ
剤を有する半導体材料を用いる特許請求の範囲第５また
は６項記載の方法。 ８、半導体材料の他の層を保護層でおおう特許請求の範
囲第５、６または７項記載の方法。 ９、所定のエネルギーで行う注入処理後、および回路素
子の半導体領域を得るための１または２回以上のドーピ
ング処理前に、半導体本体をゲッター処理する特許請求
の範囲第５、６、７または８項記載の方法。 １０、第２層の第２厚さをフィールド絶縁区域のパター
ンの第１厚さより大きく選択する特許請求の範囲第１〜
９項のいずれか一つの項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501992 | 1985-07-11 | ||
| NL8501992A NL8501992A (nl) | 1985-07-11 | 1985-07-11 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214459A true JPS6214459A (ja) | 1987-01-23 |
| JPH0793409B2 JPH0793409B2 (ja) | 1995-10-09 |
Family
ID=19846284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160964A Expired - Fee Related JPH0793409B2 (ja) | 1985-07-11 | 1986-07-10 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4732869A (ja) |
| EP (1) | EP0209939B1 (ja) |
| JP (1) | JPH0793409B2 (ja) |
| CA (1) | CA1330648C (ja) |
| DE (1) | DE3671324D1 (ja) |
| NL (1) | NL8501992A (ja) |
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| JP2002217123A (ja) * | 2001-01-18 | 2002-08-02 | Sony Corp | イオン注入方法 |
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- 1986-07-09 CA CA000513396A patent/CA1330648C/en not_active Expired - Fee Related
- 1986-07-10 JP JP61160964A patent/JPH0793409B2/ja not_active Expired - Fee Related
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| EP0209939B1 (en) | 1990-05-16 |
| JPH0793409B2 (ja) | 1995-10-09 |
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| NL8501992A (nl) | 1987-02-02 |
| CA1330648C (en) | 1994-07-12 |
| EP0209939A1 (en) | 1987-01-28 |
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