JPS5878453A - Cmos半導体の製造方法 - Google Patents
Cmos半導体の製造方法Info
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- JPS5878453A JPS5878453A JP57150164A JP15016482A JPS5878453A JP S5878453 A JPS5878453 A JP S5878453A JP 57150164 A JP57150164 A JP 57150164A JP 15016482 A JP15016482 A JP 15016482A JP S5878453 A JPS5878453 A JP S5878453A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H—ELECTRICITY
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、単一半導体基板上4c cmos (相補形
MO8)牛導体装置t−製造する方法に関し、特に、1
チヤネルおよびpチャネルの両チャネル用の自己整合減
チャネルストップならびに2個のチャネルスト、!間の
相互の自己整合(セルファ2イメント)を有するcMO
a装置の製造方法に関するものである。本発明で社、只
−個Oマスク(以下1コングリメンタリ”マスクと称す
)t−用いて2個の異9たタイlのチャネルストツ/を
注入して−る。
MO8)牛導体装置t−製造する方法に関し、特に、1
チヤネルおよびpチャネルの両チャネル用の自己整合減
チャネルストップならびに2個のチャネルスト、!間の
相互の自己整合(セルファ2イメント)を有するcMO
a装置の製造方法に関するものである。本発明で社、只
−個Oマスク(以下1コングリメンタリ”マスクと称す
)t−用いて2個の異9たタイlのチャネルストツ/を
注入して−る。
一般に、CMOBには、比較し得る設計方針のNMO&
技術に比べて低消費電力111品を製造し得る固有O技
術が存在している0時にVL81 (超エルエスアi)
時代においては、例えばマイクログロセ、tのような大
規模な2/メム論鳳回路装置ではその消費電力には制限
が加えられてしまう、即ち、鱒消費電力にようてチラノ
のr−)計数に制限が加えられると共に、これによりて
そO集積度および最終的性能に制限が加えられてしまう
・ 従来の製造方法におい、ては、所定の導電性を有する大
暑な基板上に形成したCMofA装置では、NkIDl
義置およ装PMOI義置の装方が隣接配置されている。
技術に比べて低消費電力111品を製造し得る固有O技
術が存在している0時にVL81 (超エルエスアi)
時代においては、例えばマイクログロセ、tのような大
規模な2/メム論鳳回路装置ではその消費電力には制限
が加えられてしまう、即ち、鱒消費電力にようてチラノ
のr−)計数に制限が加えられると共に、これによりて
そO集積度および最終的性能に制限が加えられてしまう
・ 従来の製造方法におい、ては、所定の導電性を有する大
暑な基板上に形成したCMofA装置では、NkIDl
義置およ装PMOI義置の装方が隣接配置されている。
成るタイf(D@置のソースおよびドレイ/II絖体は
、基、板と同じ導電性のもので、これと反対導電性のウ
ェル(井戸)を通常基板中に形成している。この基板は
電気的接続が施されているソースおよびドレインを包囲
している。
、基、板と同じ導電性のもので、これと反対導電性のウ
ェル(井戸)を通常基板中に形成している。この基板は
電気的接続が施されているソースおよびドレインを包囲
している。
基板の導電性と反対の導電性の半導体装置に対して、ソ
ースおよびドレイン領域が簡単に基板中およびこれに設
けられた電気的接続に注入形成される。
ースおよびドレイン領域が簡単に基板中およびこれに設
けられた電気的接続に注入形成される。
この様な半導体装置は周知で69、集積率に関して数マ
イクロメータiui:tで適切に働く。
イクロメータiui:tで適切に働く。
しかし乍ら、ナf(クロン領域まで集積規模を拡大する
と、例え低電圧しか印加されていなくとも、ソース・ド
レイン間の距離が短くなるためにこれらの間で一ンチス
ルーが生じてしまう欠点がある。更に、NMOIおよび
PMO8装置の近接距離が増大し、浮遊Δイボー2トラ
ンジスタ・の形成によって簡単にラッチアワ1問題が起
きていた・ これらの欠点のいくつかを解決する試みが行なわれ、例
えばウェルを半導体装置の第2のグルーグに対しても設
けることが行われえ。これと類似の考え方がIgDM〆
イノ、スト1980年、第752〜755頁−に開示さ
れている。しかし乍ら、半導体構造中にチャネルストラ
グを形成していないために、未だNMDBおよびPMO
I装置間にリークの問題が残存しておシ、これによって
NとNおよびPとPの間で、2.チア、fおよびリーク
が発生している。
と、例え低電圧しか印加されていなくとも、ソース・ド
レイン間の距離が短くなるためにこれらの間で一ンチス
ルーが生じてしまう欠点がある。更に、NMOIおよび
PMO8装置の近接距離が増大し、浮遊Δイボー2トラ
ンジスタ・の形成によって簡単にラッチアワ1問題が起
きていた・ これらの欠点のいくつかを解決する試みが行なわれ、例
えばウェルを半導体装置の第2のグルーグに対しても設
けることが行われえ。これと類似の考え方がIgDM〆
イノ、スト1980年、第752〜755頁−に開示さ
れている。しかし乍ら、半導体構造中にチャネルストラ
グを形成していないために、未だNMDBおよびPMO
I装置間にリークの問題が残存しておシ、これによって
NとNおよびPとPの間で、2.チア、fおよびリーク
が発生している。
本発明の目的は、上述した従来の欠点を除去し、nシよ
びp!illの導電性の領域を有する半導体基板上にC
MDI半導体装置を形成するK[l、これら領域中にソ
ース、ドレインおよびf−)部分を形成すると共にこれ
ら部分中に電気的接続部を形成する製造方法を提供する
ことにある。
びp!illの導電性の領域を有する半導体基板上にC
MDI半導体装置を形成するK[l、これら領域中にソ
ース、ドレインおよびf−)部分を形成すると共にこれ
ら部分中に電気的接続部を形成する製造方法を提供する
ことにある。
本発明による製造方法には、同一導電性の領域間に自・
己整合履チャネルスト、fおよび反対導電性O領域間に
4このチャネルストッゾヲ形成する方法が包含゛されて
いる。
己整合履チャネルスト、fおよび反対導電性O領域間に
4このチャネルストッゾヲ形成する方法が包含゛されて
いる。
高度Kl’−グされた領域である自己整合証チャネルス
ト、fを1個のみのマスク(以下、輪コングリメンクリ
マスク”と称する)を用いて形成することを本発明方法
の特徴とする。
ト、fを1個のみのマスク(以下、輪コングリメンクリ
マスク”と称する)を用いて形成することを本発明方法
の特徴とする。
この方法紘、
a)半導体基板上に形成し九酸化物層中にnチャネルお
よびpチャネル半導体装置用の開口廖をあけ、 b)複合レジストによってpチャネル装置を被覆するた
めのコングリメンタリマスクを形成すると共に鳳チャネ
ル装置を注入し、 @)上記複合レジストおよび鳳チャネル装置の両方O上
に金属層を蒸着し、 d)上記複合レノストを被覆している上記金属層の部分
を取除き、 ・)この金属J−の残余の部分をマスクとして用いてp
チャネル装置を注入する手段から構成される。
よびpチャネル半導体装置用の開口廖をあけ、 b)複合レジストによってpチャネル装置を被覆するた
めのコングリメンタリマスクを形成すると共に鳳チャネ
ル装置を注入し、 @)上記複合レジストおよび鳳チャネル装置の両方O上
に金属層を蒸着し、 d)上記複合レノストを被覆している上記金属層の部分
を取除き、 ・)この金属J−の残余の部分をマスクとして用いてp
チャネル装置を注入する手段から構成される。
自己整合型チャネルストッlによって論チャネルおよび
pチャネル装置用の高いフィールドスレ、シュホールド
電圧が得られる。寄生パイーーラトランジスタの形成を
回避できる利点がある。その理由は、チャネルストップ
用のイオン注入から高度にドーグした領域によりて、パ
(/−9)ランジスタのペースが形成されない。
pチャネル装置用の高いフィールドスレ、シュホールド
電圧が得られる。寄生パイーーラトランジスタの形成を
回避できる利点がある。その理由は、チャネルストップ
用のイオン注入から高度にドーグした領域によりて、パ
(/−9)ランジスタのペースが形成されない。
2つのチャネルストップ用の相互自己整合によって高い
一母、キング11度が実現できる。その理由として社、
レジストレージ、ン許容誤差のためにチャネル1111
間に分離を必要とせず、これによりてp+およびn+チ
ャネルストッ/間のオーバー2ツゾを回避できるためで
ある。このオー・(−2ツノを防止しないと、p およ
び一部分の補償を行なりてしまい、この結果、軽くドー
グされた領域が形成されてしまう、更に、装置の性能(
ピンチスルー電圧、2個のチャネルストツノ関の電圧)
杜、不贅合によって悪影響を受けない効果がある。最後
に、pliおよび11臘チヤネルストツゾの両方を形成
するための注入に僅か1個のみのマスクで嵐い特徴があ
る・以下図面を参照し乍ら本発明を詳述する。
一母、キング11度が実現できる。その理由として社、
レジストレージ、ン許容誤差のためにチャネル1111
間に分離を必要とせず、これによりてp+およびn+チ
ャネルストッ/間のオーバー2ツゾを回避できるためで
ある。このオー・(−2ツノを防止しないと、p およ
び一部分の補償を行なりてしまい、この結果、軽くドー
グされた領域が形成されてしまう、更に、装置の性能(
ピンチスルー電圧、2個のチャネルストツノ関の電圧)
杜、不贅合によって悪影響を受けない効果がある。最後
に、pliおよび11臘チヤネルストツゾの両方を形成
するための注入に僅か1個のみのマスクで嵐い特徴があ
る・以下図面を参照し乍ら本発明を詳述する。
第1a図において、半導体基板10を設け、この基板と
してシリコンが好適で1)シ、本例ではこれを約S X
1 G” at@ms/cs+’の1臘一度で軽くド
ーグしである。この基板JOO上に誘電体層12が形成
されている。この層12の材料としては二酸化けい素、
所■フィールドオキサイYと呼ばれるけvh素を用い、
本例では約4,000〜s、o o o lの厚さで形
成する。tた、本例では基板をl源材料でドープしであ
るが、これに限らすν源材料でドー!した基板を用いる
ことが出来る。
してシリコンが好適で1)シ、本例ではこれを約S X
1 G” at@ms/cs+’の1臘一度で軽くド
ーグしである。この基板JOO上に誘電体層12が形成
されている。この層12の材料としては二酸化けい素、
所■フィールドオキサイYと呼ばれるけvh素を用い、
本例では約4,000〜s、o o o lの厚さで形
成する。tた、本例では基板をl源材料でドープしであ
るが、これに限らすν源材料でドー!した基板を用いる
ことが出来る。
NMOIおよびpMOg g置を製造するために、複数
個の開口を誘電体層12中に形成し、図において1個の
開口14をNi&)g用に、他の開口161にPMo8
用とし、従来のマスタ法および工、チング技術を駆使し
て、これら開口の下に存在する基板の部分を露出させる
。これら開口によりて1チヤネルおよびpチャネル領域
を規定し、これら領域は後にNMD8およびpMOa装
置Oソース、ドレインおよびチャネル領域となる0次に
s IE tb図に示すように、1コン/リメンタリ1
マスクと呼ばれている合成レゾストマスク18をpチャ
ネル装置を有するこれら開口を包含して形成する0次に
、P盟イオン、例えば?ロンを注入しく矢印20で示す
)、半導体基板中にP!jIiウェル22およびp+領
領域チャネルストッf)24を同時に形成する。このイ
オン注入は以下の条件で行なう。即ち、原子のピーク分
布がシリコン/二酸化シリコンの境界線のすぐ下側のシ
リコン基板中に存在(つまシ、基板10の厚さの数百1
以内の基板中に存在)するようにし、酸化物形成におけ
る変IIb′t′回避している。このことによりて、チ
ャネルストラグ領域24のp皺ドーf一度は表面の近傍
で最高値となり、他方、ptliウェル22中のP臘ド
ー!l1lllLは、p皺つェル0@さの約半分の深さ
で最高値となる。
個の開口を誘電体層12中に形成し、図において1個の
開口14をNi&)g用に、他の開口161にPMo8
用とし、従来のマスタ法および工、チング技術を駆使し
て、これら開口の下に存在する基板の部分を露出させる
。これら開口によりて1チヤネルおよびpチャネル領域
を規定し、これら領域は後にNMD8およびpMOa装
置Oソース、ドレインおよびチャネル領域となる0次に
s IE tb図に示すように、1コン/リメンタリ1
マスクと呼ばれている合成レゾストマスク18をpチャ
ネル装置を有するこれら開口を包含して形成する0次に
、P盟イオン、例えば?ロンを注入しく矢印20で示す
)、半導体基板中にP!jIiウェル22およびp+領
領域チャネルストッf)24を同時に形成する。このイ
オン注入は以下の条件で行なう。即ち、原子のピーク分
布がシリコン/二酸化シリコンの境界線のすぐ下側のシ
リコン基板中に存在(つまシ、基板10の厚さの数百1
以内の基板中に存在)するようにし、酸化物形成におけ
る変IIb′t′回避している。このことによりて、チ
ャネルストラグ領域24のp皺ドーf一度は表面の近傍
で最高値となり、他方、ptliウェル22中のP臘ド
ー!l1lllLは、p皺つェル0@さの約半分の深さ
で最高値となる。
このチャネルス)yノ領域の境界面近傍のピーク分布位
置によって、隣接するトランジスタ間の漂遊導電率を減
少するように作用する。
置によって、隣接するトランジスタ間の漂遊導電率を減
少するように作用する。
次KNIIイオン例えばリンをPMタウエル中注入し、
この表面領域を反対塵でドーグする。
この表面領域を反対塵でドーグする。
このイオン注入エネルイは十分に低いものでリン原子−
がフィールド酸化物を浸透しないようなエネルイとする
。従ってチャネルストラグ領域は、このリン注入により
で悪影響を受けない。
がフィールド酸化物を浸透しないようなエネルイとする
。従ってチャネルストラグ領域は、このリン注入により
で悪影響を受けない。
与えられ九スレ、シュホールド電圧全体を制御するため
に、この反対臘のドーグ方法は好適なものであ)、この
方法に関して蝶本願人の米国特許出願第142,902
号(1980年4月23日出願)明細書に詳述されてい
るが、この方法は本顯発glit構成するものではない
。
に、この反対臘のドーグ方法は好適なものであ)、この
方法に関して蝶本願人の米国特許出願第142,902
号(1980年4月23日出願)明細書に詳述されてい
るが、この方法は本顯発glit構成するものではない
。
簡単な実験に゛よりて、所望のドーピンググルフィル(
輪郭)を確立するために必l11に特別の条件を決定で
自る0例えば、4ooo1厚の二酸化ffい素O層に対
して、120 k@V テIXI G”/32の放射線
量で深いがロンの注入およびに200・Vで’n X
10”/m’の放射線量で浅いリンの注入によりて、p
臘りエルおよびチャネルストラグ領域の両方に所望のド
ーピンググロフィルを十分に形成できる。p臘領域にお
いて、これらの条件の下で注入した原子のピーク分布は
、シリコン表面下約0.4μmの処に存在する。
輪郭)を確立するために必l11に特別の条件を決定で
自る0例えば、4ooo1厚の二酸化ffい素O層に対
して、120 k@V テIXI G”/32の放射線
量で深いがロンの注入およびに200・Vで’n X
10”/m’の放射線量で浅いリンの注入によりて、p
臘りエルおよびチャネルストラグ領域の両方に所望のド
ーピンググロフィルを十分に形成できる。p臘領域にお
いて、これらの条件の下で注入した原子のピーク分布は
、シリコン表面下約0.4μmの処に存在する。
次に、金属層28を例えば蒸着によりて装置全体を覆う
ように形成する。この金属層の厚さを十分に薄く設ける
ことによりて、複合レノストによって覆われ九領域およ
びそれ揚種われていない領域との間に不連続部分を形成
できる。
ように形成する。この金属層の厚さを十分に薄く設ける
ことによりて、複合レノストによって覆われ九領域およ
びそれ揚種われていない領域との間に不連続部分を形成
できる。
(第1@図参照)
ζζで、この複合レジスト層xa(−gコン!リメンタ
リマスク)について説明する。即ち、フォトレノストの
1つの層で越、連続して行なわれる除去技術を完了する
Ovcは十分なものでなく、こO理由として杜、種々存
在する。tslに、本例で採用し友ように、複合フォト
レゾストは、金属層21の厚さの少なくとも2倍の厚さ
でなければならず、この理由社、金属を除去中にレジス
トエ、ゾにおける金属の不連接部分管設けるためである
。この金属層の所、望の厚さはそれの渦直の逆関数であ
る0例えば、アルミニ、−ム金属層を約5,000Xの
厚さで形成する一方、金の金属層を約2.50010厚
さで形成する。イオンイングランテーシ曽ン(注入)に
おけるこの金属層の目的は以下に説明する。
リマスク)について説明する。即ち、フォトレノストの
1つの層で越、連続して行なわれる除去技術を完了する
Ovcは十分なものでなく、こO理由として杜、種々存
在する。tslに、本例で採用し友ように、複合フォト
レゾストは、金属層21の厚さの少なくとも2倍の厚さ
でなければならず、この理由社、金属を除去中にレジス
トエ、ゾにおける金属の不連接部分管設けるためである
。この金属層の所、望の厚さはそれの渦直の逆関数であ
る0例えば、アルミニ、−ム金属層を約5,000Xの
厚さで形成する一方、金の金属層を約2.50010厚
さで形成する。イオンイングランテーシ曽ン(注入)に
おけるこの金属層の目的は以下に説明する。
また、単一7オドレノスト層に関する間趙点として社、
この層で紘所望の解像度および所望の一輪郭を同時に得
られない暢この単一層が厚ければ厚い程、解像度が低下
する。複合レジスト層の厚さは1通常従来よ)用いられ
ているレゾスト層の厚さよシ厚いものが所望される。理
想的に社、所望の金属除去精度を得るために。
この層で紘所望の解像度および所望の一輪郭を同時に得
られない暢この単一層が厚ければ厚い程、解像度が低下
する。複合レジスト層の厚さは1通常従来よ)用いられ
ているレゾスト層の厚さよシ厚いものが所望される。理
想的に社、所望の金属除去精度を得るために。
急勾配な側llまたは僅かな切ル落しが必要となる。2
層壜り拡それ以上の層から成る複合レジストを用いるこ
とによりて所望の幾何学形状が実現できる。また、本発
1jlK利用し得る複合しシストの製造方法には多数の
方法がある0例えば、約2J鯛厚め厚い7第1トレノス
ト層、または約1μ禦厚のIリシリコン層11mに薄い
(約0.5〜1μ−)フォトレゾスト層lsbをかぶせ
て製造する。この薄いフォトレゾスト層によりて所望の
高解像度が得られる。上側のレジスト層に/lターンを
形成しこれをマスクとして用い、下側のレジスト層は、
少し過現像tたは少し過度の工、チングされ、1マツシ
、ルーム1効果として公知である現象が得られる。/リ
シリコン拡フォトレジストより嵐好な注入マス−り・で
あるので、4リシリコンを下側の層として用いることが
有効である。しかし乍ら、この4リシリコン層は上側の
フォトレゾスト層の除去作業中に分解されないので、例
えばCF4fラズマによりて工、チンダする必要がある
。また、この/2ズマエ、チンダに対する抑止層を形成
するために、約2001o極めて薄い酸化物<m示せず
)を一般に、このポリシリコンの堆積に先立って成長さ
せ、これをグッズマ工、チング停止用として機能させる
と共にシリコン基板表面を保護する。後に、この薄い酸
化物を剥ぎ、後述するように再成長させr−)酸化物を
形成する。
層壜り拡それ以上の層から成る複合レジストを用いるこ
とによりて所望の幾何学形状が実現できる。また、本発
1jlK利用し得る複合しシストの製造方法には多数の
方法がある0例えば、約2J鯛厚め厚い7第1トレノス
ト層、または約1μ禦厚のIリシリコン層11mに薄い
(約0.5〜1μ−)フォトレゾスト層lsbをかぶせ
て製造する。この薄いフォトレゾスト層によりて所望の
高解像度が得られる。上側のレジスト層に/lターンを
形成しこれをマスクとして用い、下側のレジスト層は、
少し過現像tたは少し過度の工、チングされ、1マツシ
、ルーム1効果として公知である現象が得られる。/リ
シリコン拡フォトレジストより嵐好な注入マス−り・で
あるので、4リシリコンを下側の層として用いることが
有効である。しかし乍ら、この4リシリコン層は上側の
フォトレゾスト層の除去作業中に分解されないので、例
えばCF4fラズマによりて工、チンダする必要がある
。また、この/2ズマエ、チンダに対する抑止層を形成
するために、約2001o極めて薄い酸化物<m示せず
)を一般に、このポリシリコンの堆積に先立って成長さ
せ、これをグッズマ工、チング停止用として機能させる
と共にシリコン基板表面を保護する。後に、この薄い酸
化物を剥ぎ、後述するように再成長させr−)酸化物を
形成する。
ま九、この代シに、複合レジスト18として、3層レゾ
スト構造(図示せず)t−用いることもできる働代表的
なものとしては、厚い(約2μm)フォトレゾスト層を
基板上に形成し、その後で、約x、oooXの金属層、
例えばアルギ、シリコンを九はrルマニ、−ム層を重ね
、更にO,Sfi講〜]J1m11度の薄い7オトレゾ
スト層で被覆する。
スト構造(図示せず)t−用いることもできる働代表的
なものとしては、厚い(約2μm)フォトレゾスト層を
基板上に形成し、その後で、約x、oooXの金属層、
例えばアルギ、シリコンを九はrルマニ、−ム層を重ね
、更にO,Sfi講〜]J1m11度の薄い7オトレゾ
スト層で被覆する。
レゾストを分解することによりて複合レゾスト11を除
去し、これの下側に存在する金属層1#を取出し、IH
l[株]図に示すような構造にする・NwLイオン、例
えばリンを注入しく矢印30で示す)、n臘りエル32
および?領域(=チャネルスト、f)14會同時に形成
する。
去し、これの下側に存在する金属層1#を取出し、IH
l[株]図に示すような構造にする・NwLイオン、例
えばリンを注入しく矢印30で示す)、n臘りエル32
および?領域(=チャネルスト、f)14會同時に形成
する。
Palイオンの注入のように、この注入条件を以下Oよ
うに行なう、j!子の、ピーク分布が、基板/フィール
P#I化物の境界面26の少し下@0基板中に存在する
ように注入する0例えば?ロンのようなPWイオンをm
臘つェル12に注入し、前述のpallウェルの形成時
のように反対臘で表面領域をドーグする。nチャネル領
域上の金属マスク28はこれち領域をイオン注入よha
mしている。従って、この金属の種類および厚さは、上
述した種々の条件を満した上で、イオン注入を効果的に
停止するように機能する0図面かられかるように、pチ
ャネルおよびnチャネルストップの両方共、相互に点3
6で自己整合している。tた、隣接の1およびlチャネ
ル装置ならびにpおよびpチャネル装置間における自己
整合(七ルアアライメント)も同様に達成できる・ 次に、最終製品を製造するために、従来公知の技術を駆
使して基板の#11m1を行なう0例えは約4001の
厚さのr−F酸化物をシリコン基板表面上に成長させる
。n+で高度にドーグした一すシリコンOr−トを7オ
トレゾストのマスクを用いてその上に形成する。nチャ
ネル装置用にソースおよびドレイン(m+)ならびにp
チャネル装置用にソースおよびドレイン(p”)t 。
うに行なう、j!子の、ピーク分布が、基板/フィール
P#I化物の境界面26の少し下@0基板中に存在する
ように注入する0例えば?ロンのようなPWイオンをm
臘つェル12に注入し、前述のpallウェルの形成時
のように反対臘で表面領域をドーグする。nチャネル領
域上の金属マスク28はこれち領域をイオン注入よha
mしている。従って、この金属の種類および厚さは、上
述した種々の条件を満した上で、イオン注入を効果的に
停止するように機能する0図面かられかるように、pチ
ャネルおよびnチャネルストップの両方共、相互に点3
6で自己整合している。tた、隣接の1およびlチャネ
ル装置ならびにpおよびpチャネル装置間における自己
整合(七ルアアライメント)も同様に達成できる・ 次に、最終製品を製造するために、従来公知の技術を駆
使して基板の#11m1を行なう0例えは約4001の
厚さのr−F酸化物をシリコン基板表面上に成長させる
。n+で高度にドーグした一すシリコンOr−トを7オ
トレゾストのマスクを用いてその上に形成する。nチャ
ネル装置用にソースおよびドレイン(m+)ならびにp
チャネル装置用にソースおよびドレイン(p”)t 。
従来o cwoa g造技術を駆使して注入する。適当
な接点孔を従来のマスキングおよびエツチングによって
形成すると共に、全体表面を金属化する。最終電極・臂
ターンを従来の方法によって形成する。
な接点孔を従来のマスキングおよびエツチングによって
形成すると共に、全体表面を金属化する。最終電極・臂
ターンを従来の方法によって形成する。
第2図(断面図1、)に示すように、ssH,ソースで
40はドレイン領域であシ、領域22上にIリシリコン
f−ト41が形成されておル、こ−れによってms装置
を構成する。電極46がソース領域に接触する一方、電
極48がドレイン領域に接触する。r )酸化物50
によりてlリシリ;ンr−)4ji半導体表面から分離
している。同様に、PMO8装置において、ダート酸化
物j2によりて領域32上に位置しているぼりシリコン
ゲート14を半導体表両から分離している。電1156
は懺面領域s a K、lI触すると共に電極−−はド
レイン領域62に接触する。
40はドレイン領域であシ、領域22上にIリシリコン
f−ト41が形成されておル、こ−れによってms装置
を構成する。電極46がソース領域に接触する一方、電
極48がドレイン領域に接触する。r )酸化物50
によりてlリシリ;ンr−)4ji半導体表面から分離
している。同様に、PMO8装置において、ダート酸化
物j2によりて領域32上に位置しているぼりシリコン
ゲート14を半導体表両から分離している。電1156
は懺面領域s a K、lI触すると共に電極−−はド
レイン領域62に接触する。
勿論、他OIi触方法を採用できる0例えば、溶解し−
いf−)処理方法を用いることができ、この方法では、
例えばタングステンまたはモリノデンを離溶解性のr−
)金属を用いる。また、これの代シにアルミや金属酸化
けい素t4” −)金属として用いることもできる。
いf−)処理方法を用いることができ、この方法では、
例えばタングステンまたはモリノデンを離溶解性のr−
)金属を用いる。また、これの代シにアルミや金属酸化
けい素t4” −)金属として用いることもできる。
従りて、本発明による製造方法は;
a)半導体基板上の酸化物層中に1チヤネルおよびシチ
ャネル半導体装置用の開口窓(マスクAI)をあけ、 b)複合レジスト18によりてPfヤネル装置を被覆す
るためのコンプリメンタリマスクを形成すると共に、イ
オンを注入して鳳チャネル半導体装置(即ち、p溢つェ
ルおよびp+チャネルストップ)を形成しくマスク42
)、り上記複合レノストおよび1チヤネル装置の両方の
上に金属層26を蒸着させ、 d)この複合レノストを被覆している金属層の部分を除
去し、および :;ン ・)残余の金属層の部分をマスクを用いてpチャネル装
置(即ち、電型ウェルおよび?チャネルストッf)をイ
オン注入して形成することを特徴とする。
ャネル半導体装置用の開口窓(マスクAI)をあけ、 b)複合レジスト18によりてPfヤネル装置を被覆す
るためのコンプリメンタリマスクを形成すると共に、イ
オンを注入して鳳チャネル半導体装置(即ち、p溢つェ
ルおよびp+チャネルストップ)を形成しくマスク42
)、り上記複合レノストおよび1チヤネル装置の両方の
上に金属層26を蒸着させ、 d)この複合レノストを被覆している金属層の部分を除
去し、および :;ン ・)残余の金属層の部分をマスクを用いてpチャネル装
置(即ち、電型ウェルおよび?チャネルストッf)をイ
オン注入して形成することを特徴とする。
次に、あくまでも説明のためのみであるが、完全な半導
体装置(4リシリコンr −) ) ’Ill造するた
めの残余のステ、グ紘; f)r−)酸化物を形成し、 g) /リシリコンを堆積させると共に、1型(例え
ばリン)の不純物原子をこの中に拡散させ、 h)このポリシリコン?” −) f:nチャネルおよ
びpチャネル装置用に規定すると共に、p誠(例えば−
口ン)イオンを総てのソースおよびドレイン(両翼およ
びpチャネル)に注入(マスク雇3)し、 1)鳳チャネル装置用にn+領領域規定すると共に、す
でに注入した&Rン原子を過補償することによって諷チ
ャネルのソースおよびドレイン用にam<例えばひ素)
イオンを高度に注入・ 認・・□;1 しくマスク雇4)、 j)接触孔(マスクJi6)を規定すると共にメタルノ
譬ターン(マスクA6)を形成することを包含している
。
体装置(4リシリコンr −) ) ’Ill造するた
めの残余のステ、グ紘; f)r−)酸化物を形成し、 g) /リシリコンを堆積させると共に、1型(例え
ばリン)の不純物原子をこの中に拡散させ、 h)このポリシリコン?” −) f:nチャネルおよ
びpチャネル装置用に規定すると共に、p誠(例えば−
口ン)イオンを総てのソースおよびドレイン(両翼およ
びpチャネル)に注入(マスク雇3)し、 1)鳳チャネル装置用にn+領領域規定すると共に、す
でに注入した&Rン原子を過補償することによって諷チ
ャネルのソースおよびドレイン用にam<例えばひ素)
イオンを高度に注入・ 認・・□;1 しくマスク雇4)、 j)接触孔(マスクJi6)を規定すると共にメタルノ
譬ターン(マスクA6)を形成することを包含している
。
本発明を実施に当って重要な点は、金属の除去に成(転
)するかによって決定されてしまう、この除去は、イオ
ン注入中にレノストをマスクとして用いてしiりた後か
ら行われるものである。
)するかによって決定されてしまう、この除去は、イオ
ン注入中にレノストをマスクとして用いてしiりた後か
ら行われるものである。
この金属の除去は困難なものである。その理由は、レノ
ストの輪郭をイオン注入01kK金属除去に好適となる
ように維持することが離しいものであるためである。従
って、上述した複合レジストを採用することによってこ
の問題を解決している。
ストの輪郭をイオン注入01kK金属除去に好適となる
ように維持することが離しいものであるためである。従
って、上述した複合レジストを採用することによってこ
の問題を解決している。
この金属の除去能力を複合レジストと従来のモノリシッ
クレノストとを比較するために、1jlIIIのポリシ
リコンと1#lIのレゾレイ(1ihipl@y)ムz
7オトレノストから成る複合レゾスト層を、200.1
(D8102をグラズマエッチングストプッとして利、
用し乍ら、シリコン基板上に堆積させた。まえ、2μ層
0AZ7オトレゾストから成る単一層をシリコン基板上
に堆積させた。6,0001のアル電層を各レジスト層
上に覆って堆積させ九、その結果、このアル電層を複合
レジストから除去できたが、モノリフツクレノストから
はできなかりた。
クレノストとを比較するために、1jlIIIのポリシ
リコンと1#lIのレゾレイ(1ihipl@y)ムz
7オトレノストから成る複合レゾスト層を、200.1
(D8102をグラズマエッチングストプッとして利、
用し乍ら、シリコン基板上に堆積させた。まえ、2μ層
0AZ7オトレゾストから成る単一層をシリコン基板上
に堆積させた。6,0001のアル電層を各レジスト層
上に覆って堆積させ九、その結果、このアル電層を複合
レジストから除去できたが、モノリフツクレノストから
はできなかりた。
本明細書で開示した製造方法によって1チヤネルおよび
1チャネル半導体装置間に自己整合[8”チャネルスト
ッ゛/ならびにpチャネルおよびシチャネル半導体装置
関に自己整合Wipチャネルストッfを設けることがで
きる。また、この方法によれば、これら2つのチャネル
ストツノ関に相互自己整合を設けることができる。
1チャネル半導体装置間に自己整合[8”チャネルスト
ッ゛/ならびにpチャネルおよびシチャネル半導体装置
関に自己整合Wipチャネルストッfを設けることがで
きる。また、この方法によれば、これら2つのチャネル
ストツノ関に相互自己整合を設けることができる。
上述の実施例においてId、vsチャネル装置のイオン
注入をpチャネル装置のイオン注入に先立って行りてい
たが、所望に応じてこのイオン注入の順序を逆にするこ
ともできる。更に、本発T@O方法を、郷縁基板、例え
ばナファイヤに形成されたCMOg M置(CklK)
8780g ) OIll 造ニ4 応用できる。この
ような装置において、lおよびp雛鳥を前述したコンプ
リメンタリマスクを用いて注入することかで亀る。
注入をpチャネル装置のイオン注入に先立って行りてい
たが、所望に応じてこのイオン注入の順序を逆にするこ
ともできる。更に、本発T@O方法を、郷縁基板、例え
ばナファイヤに形成されたCMOg M置(CklK)
8780g ) OIll 造ニ4 応用できる。この
ような装置において、lおよびp雛鳥を前述したコンプ
リメンタリマスクを用いて注入することかで亀る。
MOS FIT C) l!造の夷
先ず、前述の手順に従って、pチャネルおよびnチャネ
ル装置(M08 rg’r )のプレイが製造されてい
るものとする。フィールド酸化物12の厚さa4,00
0Xf、?’ −) 1m化物i o 、 5 Jの厚
さ線量400Xでありた。#ロンを深く注入して、pa
lウェル22およびp+チャネルストy 7’ j 4
ヲ120 key テI X 1 G”7cm2O’
1d14線量の条件の下で規定し九・次にリンを浅く注
入して、pmmウェル200 keyで9 X 10”
/(II”の放射線量の条件の下で反対臘にドーグして
臘チャネル装置を形成した・また、リンを深く注入シテ
、300 key テ、1.5 X 10”/II”
O放射線量の条件化で11mウェルJ2および1+チヤ
ネルスト、f34を規定した0次に一口ンを浅く注入し
て*@ftxルを50 key ”t’ 7 X 1−
0’%駆2の放射線量で反対臘にドー!し、pチャネル
装置を形成した。コンプリメンタリマスクには、2 o
Oi O8i0z f51 !−” y f スF y
7” ト、7#+sO−リシリコン層とIJhsOシ
/レイ(8hiplay)層を覆ってアル9層(6,0
001厚)を堆積させた。PMO8装置のソース58お
よびドレイン62領域を−o 7(D注入(25key
テ5X101410n20線量の下で)して形成した
と共に、NMO8装置のソースJ1お゛よびドレイン4
o懺域を同一様に注入によりて形成した0次に、NMO
8装置のソースおよびドレイン領域f 150 key
、 1.5 X 1015/cxa”o線量でひ素を注
入して前のp臘ドーグのための過度補償を行なりた。r
−ト接点4 J 、54をリンを拡散し九ポリシリコン
で形成した。ソースおよびドレイン接点46,48.5
6およヒa o f 4,00 ol OA4’W:T
l テ構kt、シfL。
ル装置(M08 rg’r )のプレイが製造されてい
るものとする。フィールド酸化物12の厚さa4,00
0Xf、?’ −) 1m化物i o 、 5 Jの厚
さ線量400Xでありた。#ロンを深く注入して、pa
lウェル22およびp+チャネルストy 7’ j 4
ヲ120 key テI X 1 G”7cm2O’
1d14線量の条件の下で規定し九・次にリンを浅く注
入して、pmmウェル200 keyで9 X 10”
/(II”の放射線量の条件の下で反対臘にドーグして
臘チャネル装置を形成した・また、リンを深く注入シテ
、300 key テ、1.5 X 10”/II”
O放射線量の条件化で11mウェルJ2および1+チヤ
ネルスト、f34を規定した0次に一口ンを浅く注入し
て*@ftxルを50 key ”t’ 7 X 1−
0’%駆2の放射線量で反対臘にドー!し、pチャネル
装置を形成した。コンプリメンタリマスクには、2 o
Oi O8i0z f51 !−” y f スF y
7” ト、7#+sO−リシリコン層とIJhsOシ
/レイ(8hiplay)層を覆ってアル9層(6,0
001厚)を堆積させた。PMO8装置のソース58お
よびドレイン62領域を−o 7(D注入(25key
テ5X101410n20線量の下で)して形成した
と共に、NMO8装置のソースJ1お゛よびドレイン4
o懺域を同一様に注入によりて形成した0次に、NMO
8装置のソースおよびドレイン領域f 150 key
、 1.5 X 1015/cxa”o線量でひ素を注
入して前のp臘ドーグのための過度補償を行なりた。r
−ト接点4 J 、54をリンを拡散し九ポリシリコン
で形成した。ソースおよびドレイン接点46,48.5
6およヒa o f 4,00 ol OA4’W:T
l テ構kt、シfL。
第3mgおよび@3b図は、l−のlチャネル>よU1
f+4kMO11WETc)1−V%性(所定のr−)
電圧V、をノ膏うメータ)を表わす、鳳およびpチャネ
ル装置轡の低いスレ、シュホールド電圧(Vt =30
0 mV −−300vmV ) オL ヒ高イハ’ン
チスルー電圧(V、ig=8Vおよび一11V)が得ら
れた。これによりて0MO8VL8I g遣方法への適
用性が表示されている。tた、高いスレ、シ。
f+4kMO11WETc)1−V%性(所定のr−)
電圧V、をノ膏うメータ)を表わす、鳳およびpチャネ
ル装置轡の低いスレ、シュホールド電圧(Vt =30
0 mV −−300vmV ) オL ヒ高イハ’ン
チスルー電圧(V、ig=8Vおよび一11V)が得ら
れた。これによりて0MO8VL8I g遣方法への適
用性が表示されている。tた、高いスレ、シ。
ホールド電圧(14vおよび一32v)が−およびpチ
ャネルフィールドトランジスタ(寄生トランジスタ)用
に得られた。
ャネルフィールドトランジスタ(寄生トランジスタ)用
に得られた。
まえ、本発明による製造方法を、nチャネルk ヨヒP
f qネ# MOli PETと、CMQBlBCM
Jの一連のインノ童−夕と31 jiij CkM)8
/Bogリング発生器の総てをワンチップ上に形成した
chsoaysoa 軸体装置に同様のゾロセスA2メ
ータを用いて応用することができる。Cれらl&)8
FICTおよびインバータ社正しく機能した。このリン
グ発振器は148 psの速度および70−の消費電力
、V□=12vおよび2 ms %vDn =3 Vで
0. !! mWで嵐好に作動した。
f qネ# MOli PETと、CMQBlBCM
Jの一連のインノ童−夕と31 jiij CkM)8
/Bogリング発生器の総てをワンチップ上に形成した
chsoaysoa 軸体装置に同様のゾロセスA2メ
ータを用いて応用することができる。Cれらl&)8
FICTおよびインバータ社正しく機能した。このリン
グ発振器は148 psの速度および70−の消費電力
、V□=12vおよび2 ms %vDn =3 Vで
0. !! mWで嵐好に作動した。
第1m−籐1d図は、本発明の牛導体製造方法によって
CMO8半導体装置を構造する場合の各製造過−におけ
る装置の断面図、第2図は91図の装置の最終装置O断
面図、第3a〜第3b図は、本発明方法によって製造し
九MOs を鳶Tの一実施例のV□−■。、41性を示
すダ2フである。 10・・・基板、12・・・誘電体層、14.16−・
開口、18・・・コンプリメンタリマスク、22・−p
朦つェル、24・・・チャネルスト、f領域、7 g−
・・境界面、x s ・・・金属層、s 、v−m m
ウェル、38.58・・・ソース、40.62・−・ド
レイン、42.54−・・r−ト接点。 出願人代理人 弁理士 鈴 江 武 彦特許庁長官
若 杉 和 夫 殿 1.事件の表示 4!願昭57−150164号 2、発明の名称 CM08半導体の製造方法 3、補正をする者 事件との関係 特許出願人 ヒユーズ・エアクラフト・カンノ母ニー4、代理人 昭和57年11月30日 6、補正の対集
CMO8半導体装置を構造する場合の各製造過−におけ
る装置の断面図、第2図は91図の装置の最終装置O断
面図、第3a〜第3b図は、本発明方法によって製造し
九MOs を鳶Tの一実施例のV□−■。、41性を示
すダ2フである。 10・・・基板、12・・・誘電体層、14.16−・
開口、18・・・コンプリメンタリマスク、22・−p
朦つェル、24・・・チャネルスト、f領域、7 g−
・・境界面、x s ・・・金属層、s 、v−m m
ウェル、38.58・・・ソース、40.62・−・ド
レイン、42.54−・・r−ト接点。 出願人代理人 弁理士 鈴 江 武 彦特許庁長官
若 杉 和 夫 殿 1.事件の表示 4!願昭57−150164号 2、発明の名称 CM08半導体の製造方法 3、補正をする者 事件との関係 特許出願人 ヒユーズ・エアクラフト・カンノ母ニー4、代理人 昭和57年11月30日 6、補正の対集
Claims (1)
- 【特許請求の範囲】 1、mjilおよびpH導電性の墓チャネル領域および
pチャネル領域をそれぞれ設け、これら領域中にソース
、ドレインおよびr−ト部分を形成し、これら部分に電
気的接点を形成して半導体基板上にCMO8半導体装置
を製造する方法′において、同一導電性の領域間および
反対導電性の領域間に自己整合部のチャネルストッft
形成するようにしたことを特徴とするCMOI半導体の
製造方法。 2、前記反対導電臘の領域間の前記チャネルスト、fを
相互に自己整合させるようにし九ことを4111とする
特許請求の範囲111項記載の製造方法・ 3、a)′前記半導体基板上に形成した酸化物層中にl
チャネルおよびpチャネル装置用ON口窓を形成し、 b)複合マスクを用いてpチャネル装置を被覆するため
のコンプリメンタリマスクを形成すると共にイオンを注
入してロチャネル装置を形成し、 @)この複合レノストマスクおよび前記nチャネル装置
の上に金属層を蒸着し、 −)前記複合レジストマスクを被覆する前記金属層0部
分を除去すると共に。 ・)前記金属層To残余の部分をマスクとして用いてイ
オンを注入し、前記pチャネル装置を形成する方法によ
りて、前記自己整合臘チャネルストツノを形成するよう
にしたことを特徴とする特許請求の範囲第1項記載の製
造方法4、前記コンプリメンタリレジストマスクに少な
く・とも2つOsを設けたことを特徴とする特許−求の
範囲第3項記載の製造方法。 5、前記コンプリメンタリレジストマスクを少なくとも
前記金属層の2倍の厚さとしたことを特徴とする特許請
求の範囲第4項記載の製造方法。 6、前記コンプリメンタリレジストマスクを、前記基板
上に形成した約2μmの厚さの7オトレノストの厚い層
およびこの厚いフォトレノスト層上に形成した約0.5
〜l−厚の薄いフォトレゾスト層によりて構成するよう
にし九ことを特徴とする特許請求の範囲第5項記載の製
造方法。 7、 前記コンプリメンタリレノストマスクを、約1μ
−の薄いポリシリコン層およびこの層上に形成した約0
.5〜111講の厚いフォトレジスト層によって構成す
るようにしたことを特徴とする特許請求の範囲嬉5項起
載O製造方法。 8、前記ロングリメンタリレシストマスクを、前記基板
上に形成した約2μ鯛の厚いフォトレゾスト層と、この
フォトレノスト層上に形成した約1.0001(D薄い
金属層およびこの金属層の上に形成した約0.5〜l声
鋼の薄いフォトレゾスト層によりて構成するようにした
ことを特徴とする特許請求の範囲第5項パ記載の製造方
法・9、前記半導体基板にシリコンを設けると共に前記
酸化物層に二酸化けい素を設けたことを特徴とする特許
請求の範囲第3積記載の製造方法。 14L 前記基板中にZaン原子を注入してp戴つェル
およびpチャネルストラグを形成すると共に、こ(Dp
@ウェル中にリン原子を注入してnチャネル装置を形成
するようにしたことを特徴とする特許請求の範m第9項
記載の製造方法。 11、 前記基板中にリン原子を注入してII飄タウエ
ルよびtチャネルストラグを形成すると共に、このmt
j&ウェル中に一ロン原子を注入してシチャネル装置を
形成するようにし九ことを特徴とする特許請求の範S籐
9項記載oR造方法。 11 前記イオンを、原子のピーク分布が前記基板中の
前記酸化物層01度下側に存在するような秦件で注入さ
せるようにしたことを特徴とする特許請求の範囲第3積
記載の製造方法。 13、前記金属層をこれの密度の逆関数となる厚みで形
成する−うにしたことを特徴とする特許請求O範11j
13項記載の製造方法。 14、前記金属層を約5,000iの7に書ら&=ムま
たは約2.5001の金によって構成するようにしたこ
とを特徴とする特許請求の範囲第13項記載の製造方法
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US297903 | 1981-08-31 | ||
US06/297,903 US4411058A (en) | 1981-08-31 | 1981-08-31 | Process for fabricating CMOS devices with self-aligned channel stops |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5878453A true JPS5878453A (ja) | 1983-05-12 |
JPH0691201B2 JPH0691201B2 (ja) | 1994-11-14 |
Family
ID=23148206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57150164A Expired - Lifetime JPH0691201B2 (ja) | 1981-08-31 | 1982-08-31 | Cmos半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4411058A (ja) |
EP (1) | EP0074215B1 (ja) |
JP (1) | JPH0691201B2 (ja) |
DE (1) | DE3278184D1 (ja) |
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JP2008507141A (ja) * | 2004-07-28 | 2008-03-06 | インテル・コーポレーション | 相補型金属酸化膜半導体集積回路のnmos及びpmosトランジスタを用いた異なる複数のゲート誘電体の使用方法 |
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- 1982-08-25 DE DE8282304479T patent/DE3278184D1/de not_active Expired
- 1982-08-31 JP JP57150164A patent/JPH0691201B2/ja not_active Expired - Lifetime
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EP0074215A2 (en) | 1983-03-16 |
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US4411058A (en) | 1983-10-25 |
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