JP2002217123A - イオン注入方法 - Google Patents
イオン注入方法Info
- Publication number
- JP2002217123A JP2002217123A JP2001010439A JP2001010439A JP2002217123A JP 2002217123 A JP2002217123 A JP 2002217123A JP 2001010439 A JP2001010439 A JP 2001010439A JP 2001010439 A JP2001010439 A JP 2001010439A JP 2002217123 A JP2002217123 A JP 2002217123A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- inorganic film
- silicon layer
- silicon
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
Abstract
スクを形成してイオン注入を行う。 【解決手段】 シリコン基板2の表面にたとえばシリコ
ンの酸化物による第1の無機膜4を形成し、つづいてシ
リコン基板2をシリコン・エピタキシャル成長炉に導入
してエピタキシャル成長によりシリコン層6を形成す
る。次に、シリコン層6の上にたとえばシリコンの酸化
物による第2の無機膜8を形成し、フォトレジスト層1
0を用いたフォトリソグラフィーによりパターン化す
る。さらに、第2の無機膜8をマスクとする反応性ガス
を用いたドライエッチングによりシリコン層6をパター
ン化し、このシリコン層6をマスクとして、5MeVな
いし8MeVのエネルギーでシリコン基板2にイオン1
2を注入する。
Description
オン注入を行う方法に関するものである。
求されている。これに応えるにはシリコン基板中に深い
空乏層を形成することが必要であり、これまで以上に深
い箇所にまで不純物を注入しなければならない。そこ
で、シリコン基板に対し5MeV〜8MeV程度のエネ
ルギーでイオン注入を行える超高エネルギー注入機の実
用化が進められている。
入を行うために周知のようにマスクが用いられる。この
マスクの材料は、一般に次のような特性を備えていなけ
ればならない。 (1)注入エネルギーに対して充分なイオン阻止能力を
有する。 (2)マスクの形成、加工、除去が容易である。 (3)半導体素子および製造設備などに対して汚染源と
ならない。 (4)微細加工が可能である。 しかし、注入エネルギーが上述のように高くなると、従
来から用いられているマスク材では、これらの要件を満
たすことが困難となる。イオン注入時のマスク材として
はフォトレジストがもっとも一般的であるが、注入エネ
ルギーが高くなると、充分なイオン阻止能力を確保する
ためにフォトレジスト層を厚く形成することが必要とな
る。図2の(A)ないし(C)は、単結晶シリコンにイ
オン注入を行った場合の深さとイオンの濃度との関係を
実測により求めた結果を示すグラフである。図中、横軸
が基板表面からの深さ、縦軸が濃度を表し、(A)はボ
ロンイオンを注入した場合、(B)、(C)はそれぞれ
リンイオンおよびヒ素イオンを注入した場合を示してい
る(Miyake,T.Kobayashi and
Y.Okazaki:IEEE Trans.On E
lec.Device,Vol.37,No.9,20
07(1990)より)。
のイオンの場合にも注入エネルギーを大きくすることに
より、濃度がピークを形成する深さを深くすることがで
きる。そして、ボロンは原子半径が小さいため、基板中
のシリコン原子と衝突する確率が小さく、その結果、他
のイオンより低い注入エネルギーで深く注入することが
可能となっている。
入エネルギーと注入深さとの関係、およびマスク材とし
てフォトレジストを用いた場合の注入エネルギーと必要
なマスク厚との関係を示すグラフである。図中、横軸は
注入エネルギーを表し、縦軸はマスク厚および深さを表
している。そして、直線102は図2にもとづく深さを
示し(点線部は外挿による)、直線104はマスク厚を
示している。なお、ボロンイオンを注入する場合、注入
イオンに対してフォトレジストが完全に阻止能力を発揮
するためには、一般に、注入エネルギーが1MeVの場
合は2μm、2MeVの場合は4μmというように、注
入エネルギーのMeV単位の数値を2倍した値のマスク
厚が必要であり、直線104はこの事実にもとづいてい
る。図3から分かるように、注入エネルギーが5MeV
を越えると、フォトレジストのマスク厚は10μmを上
回る値としなければならない。
ト層をこのような厚さに形成しようとすると、フォトレ
ジストの塗布はもとより、露光および現像、さらには形
成したフォトレジスト層の品質管理がきわめて難しくな
る。したがって、マスク厚が10μmを越えてくると、
フォトレジストによりマスクを形成することは実際上不
可能となる。
iO2(酸化シリコン)やSiN(窒化シリコン)など
のCVD(Chemical Vapor Depos
ition)系無機膜、金属膜などによりマスクを形成
することも考えられるが、ポリイミド膜の場合には、厚
膜の形成は可能であるものの、アスペクト比は1程度が
限界であって微細加工が困難であり、さらに材料中に含
まれる不純物量が多いという問題がある。また、CVD
系無機膜は、一般に引っ張り方向の膜応力が大きく、厚
く形成した場合にクラックが発生し、均質なマスクを形
成することは困難である。そして、金属膜の場合は、成
膜と剥離が難しく、さらにノックオン現象による半導体
素子などに対する金属汚染が問題となる。
eVを越える場合には、従来のマスク材料には課題が多
く、これらの材料によりマスクを形成することは実際上
不可能である。本発明はこのような問題を解決するため
になされたもので、その目的は、超高エネルギーによる
イオン注入に適したマスクを形成してイオン注入を行う
イオン注入方法を提供することにある。
するため、マスクを用いてシリコン基板の特定箇所にイ
オン注入を行う方法であって、前記シリコン基板の表面
にシリコンの酸化物または窒化物による第1の無機膜を
形成し、前記第1の無機膜の上にシリコン層をエピタキ
シャル装置により形成し、前記シリコン層の上にシリコ
ンの酸化物または窒化物による第2の無機膜を形成し、
前記第2の無機膜をパターン化し、パターン化した前記
第2の無機膜をマスクとするエッチングにより前記シリ
コン層をパターン化して前記第1の無機膜を露出させ、
パターン化した前記シリコン層をマスクとして前記シリ
コン基板にイオン注入を行い、その後、前記第2の無機
膜および前記シリコン層を除去することを特徴とする。
シリコン層をエピタキシャル装置により形成してマスク
とするので、5MeVを越える超高エネルギーで注入さ
れるイオンに対し充分な阻止能力を備えた厚膜のマスク
を安定に形成することができる。また、マスクをシリコ
ン層により形成するので、マスクの加工、除去を容易に
行え、そしてマスク材が半導体素子および製造設備など
に対して汚染源とならず、さらにマスクの微細加工が可
能である。
て図面を参照して説明する。図1の(A)ないし(F)
は本発明によるイオン注入方法の一例の各工程を示す要
部断面側面図である。以下、シリコン基板の特定箇所に
イオン注入を行う場合について説明する。まず、図1の
(A)に示したように、シリコン基板2の表面にシリコ
ンの酸化物または窒化物による第1の無機膜4を形成
し、つづいてシリコン基板2をエピタキシャル装置に導
入して第1の無機膜4の上にシリコン層6を形成する。
ここで形成されるシリコン層6は、シリコンの酸化物ま
たは窒化物による第1の無機膜4の上にエピタキシャル
成長させるため、必然的に多結晶シリコン層となる。ま
た、シリコン層6の厚さは、10μm〜15μm程度と
することで、後に5MeVを越えるエネルギーでイオン
を注入する際に、充分なイオン阻止能力を確保すること
ができる。
コン層6の上にシリコンの酸化物または窒化物による第
2の無機膜8を形成し、つづいて図1の(C)に示した
ように、フォトレジスト層10を形成して露光・現像に
よりパターン化し第2の無機膜8を露出させる。その
後、フォトレジスト層10をマスクとして第2の無機膜
8をエッチングしてパターン化し、さらに、図1の
(D)に示したように、フォトレジスト層10を除去し
た後、パターン化した第2の無機膜8をマスクとする反
応性ガスを用いたドライエッチングによりシリコン層6
をパターン化して第1の無機膜4を露出させる。
ターン化したシリコン層6をマスクとして、5MeVな
いし8MeVのエネルギーでシリコン基板2にイオン1
2を注入し、シリコン基板2の表面部にイオン注入層1
4を形成する。その後、図1の(F)に示したように、
第2の無機膜8およびシリコン層6を除去し、さらに第
1の無機膜4を除去して工程を終了する。
法では、シリコン層6をエピタキシャル装置により形成
してマスクとするので、5MeVを越える超高エネルギ
ーで注入されるイオン12に対し充分な阻止能力を備え
た厚膜のマスクを安定に形成することができる。また、
マスクをシリコン層6により形成するので、マスクの加
工、除去を容易に行え、そしてマスク材に金属材料など
を用いた場合のようにマスク材が半導体素子や製造設備
などに対して汚染源とならず、さらにマスクの微細加工
が可能である。
は、その面方位が様々であるため、面方位によってはチ
ャネリング現象が発生して、シリコン層6のマスクとし
ての性能が低下することも考えられる。また、グレイン
間にはバウンダリーと呼ばれる状態が存在し、注入され
たイオン12がバウンダリーを通じて容易にマスクを突
き抜けるという現象も起こり得る。上記実施の形態例で
は、イオン注入をシリコン層6とともに第2の無機膜8
をマスクとして行うので、これらの現象は抑制される
が、さらにシリコン層6を非晶質化することが上記現象
を防止する上で有効である。この非晶質化は、シリコン
層6を形成した後、シリコン層6に対してたとえばSi
(シリコン)、Ge(ゲルマニウム)、ならびにAr
(アルゴン)の各イオンのいずれか、またはこれらのイ
オンと少なくとも同程度の質量数を有するイオンを注入
することで行える。
イオン注入を行う場合、上述のように10μm〜15μ
mの厚みでシリコン層6を形成することになるが、その
ような厚さでは、マスクのシャドー効果が問題となる可
能性がある。この問題は、たとえば、上述のようにドラ
イエッチングによりシリコン層6をパターン化する際
に、シリコン層6の側壁部16(図1の(D))を順テ
ーパー形状に形成することで回避可能である。
の成長条件としては、シリコンソースにはSiHCl3
(Clは塩素の元素記号)を用い、温度は1000°
C、成長速度は約1.8μm/分として良好な結果が得
られる。なお、シリコン層形成後のシリコン層表面の粗
度が問題となる場合には、軽微な研磨工程を付加するこ
とも有効である。
は具体的にはボロンイオン、リンイオン、ヒ素イオンな
どとすることができる。第1の無機膜4をシリコンの酸
化物(SiO2)により形成する場合、同無機膜はたと
えばシリコン基板2の熱酸化あるいはCVD法により形
成することができる。また第1の無機膜4の膜厚は20
0nm程度とすることで、後にシリコン層6を除去する
際に、シリコン基板2の保護膜として充分な機能を果た
す。
形成する場合、同無機膜はたとえばCVD法により形成
することができる。また第2の無機膜8の膜厚は100
0nm程度とすることで、シリコン層6をパターン化す
る際のマスクとして充分な機能を果たす。また、第1お
よび第2の無機膜4、8のいずれか一方または両方をシ
リコンの窒化物により形成する場合には、CVD法を用
いることがでいる。
エッチャントを用いたエッチングにより除去するか、ま
たはCMP(Chemical Mechanical
Polishing)技術により除去することができ
る。そして、シリコン層6は、等方性エッチャーを用い
たり、あるいはKOH液を使用して、第1の無機膜4に
対し高い選択比で剥離させ除去することができる。
方法では、シリコン層をエピタキシャル装置により形成
してマスクとするので、5MeVを越える超高エネルギ
ーで注入されるイオンに対し充分な阻止能力を備えた厚
膜のマスクを安定に形成することができる。また、マス
クをシリコン層により形成するので、マスクの加工、除
去を容易に行え、そしてマスク材が半導体素子および製
造設備などに対して汚染源とならず、さらにマスクの微
細加工が可能である。
方法の一例の各工程を示す要部断面側面図である。
ン注入を行った場合の深さとイオンの濃度との関係を実
測により求めた結果を示すグラフである。
と注入深さとの関係、およびマスク材としてフォトレジ
ストを用いた場合の注入エネルギーと必要なマスク厚と
の関係を示すグラフである。
コン層、8……第2の無機膜、10……フォトレジスト
層、12……イオン、14……イオン注入層、16……
側壁部。
Claims (11)
- 【請求項1】 マスクを用いてシリコン基板の特定箇所
にイオン注入を行う方法であって、 前記シリコン基板の表面にシリコンの酸化物または窒化
物による第1の無機膜を形成し、 前記第1の無機膜の上にシリコン層をエピタキシャル装
置により形成し、 前記シリコン層の上にシリコンの酸化物または窒化物に
よる第2の無機膜を形成し、 前記第2の無機膜をパターン化し、 パターン化した前記第2の無機膜をマスクとするエッチ
ングにより前記シリコン層をパターン化して前記第1の
無機膜を露出させ、 パターン化した前記シリコン層をマスクとして前記シリ
コン基板にイオン注入を行い、 その後、前記第2の無機膜および前記シリコン層を除去
することを特徴とするイオン注入方法。 - 【請求項2】 前記第1の無機膜はシリコンの酸化物か
ら成り、前記シリコン基板の熱酸化あるいはCVD法に
より形成することを特徴とする請求項1記載のイオン注
入方法。 - 【請求項3】 前記第2の無機膜はシリコンの酸化物か
ら成り、CVD法により形成することを特徴とする請求
項1記載のイオン注入方法。 - 【請求項4】 前記第1および第2の無機膜のいずれか
一方または両方はシリコンの窒化物から成り、CVD法
により形成することを特徴とする請求項1記載のイオン
注入方法。 - 【請求項5】 前記第2の無機膜はフォトレジストを用
いたフォトリソグラフィーによってパターン化すること
を特徴とする請求項1記載のイオン注入方法。 - 【請求項6】 前記シリコン層を形成した後、前記シリ
コン層に対してSi、Ge、ならびにArの各イオンの
いずれか、またはこれらのイオンと少なくとも同程度の
質量数を有するイオンを注入することを特徴とする請求
項1記載のイオン注入方法。 - 【請求項7】 前記シリコン層は反応性ガスを用いたド
ライエッチングによりパターン化することを特徴とする
請求項1記載のイオン注入方法。 - 【請求項8】 エッチングにより前記シリコン層をパタ
ーン化する際に、前記シリコン層の側壁をテーパー状に
形成することを特徴とする請求項1記載のイオン注入方
法。 - 【請求項9】 前記シリコン基板に対して5MeVを越
えるエネルギーでイオン注入を行うことを特徴とする請
求項1記載のイオン注入方法。 - 【請求項10】 前記第2の無機膜は、HF系エッチャ
ントを用いたエッチングにより除去するか、またはCM
P技術により除去することを特徴とする請求項1記載の
イオン注入方法。 - 【請求項11】 前記シリコン層は等方性エッチャーを
用いて、あるいはKOH液を使用して除去することを特
徴とする請求項1記載のイオン注入方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001010439A JP2002217123A (ja) | 2001-01-18 | 2001-01-18 | イオン注入方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001010439A JP2002217123A (ja) | 2001-01-18 | 2001-01-18 | イオン注入方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002217123A true JP2002217123A (ja) | 2002-08-02 |
Family
ID=18877750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001010439A Pending JP2002217123A (ja) | 2001-01-18 | 2001-01-18 | イオン注入方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002217123A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9437637B2 (en) | 2014-04-16 | 2016-09-06 | Canon Kabushiki Kaisha | Semiconductor device manufacturing method and resist pattern forming method |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5223263A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Method of manufacturing semiconductor device |
JPS6214459A (ja) * | 1985-07-11 | 1987-01-23 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
JPS6449269A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPH04253357A (ja) * | 1990-05-31 | 1992-09-09 | Natl Semiconductor Corp <Ns> | 局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキング |
-
2001
- 2001-01-18 JP JP2001010439A patent/JP2002217123A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5223263A (en) * | 1975-08-18 | 1977-02-22 | Nec Corp | Method of manufacturing semiconductor device |
JPS6214459A (ja) * | 1985-07-11 | 1987-01-23 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置の製造方法 |
JPS6449269A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electronics Corp | Manufacture of semiconductor device |
JPH04253357A (ja) * | 1990-05-31 | 1992-09-09 | Natl Semiconductor Corp <Ns> | 局所的埋込み注入及び分離構成体へ適用可能な超高エネルギ注入用の自己整合型マスキング |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9437637B2 (en) | 2014-04-16 | 2016-09-06 | Canon Kabushiki Kaisha | Semiconductor device manufacturing method and resist pattern forming method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0350997B1 (en) | Reactive ion etching of a silicon-bearing material with hydrogen bromide | |
US6069091A (en) | In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method | |
KR20170051518A (ko) | 자기 정렬식 대체 핀 형성 | |
US9780191B2 (en) | Method of forming spacers for a gate of a transistor | |
US7718515B2 (en) | Method for fabricating semiconductor device | |
US5856227A (en) | Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer | |
US6281140B1 (en) | Method of reducing the roughness of a gate insulator layer after exposure of the gate insulator layer to a threshold voltage implantation procedure | |
US20160372331A1 (en) | Method for forming spacers for a transistor gate | |
JP2003273067A (ja) | 半導体装置の製造方法 | |
US7799652B2 (en) | Method for producing epitaxial wafer with buried diffusion layer and epitaxial wafer with buried diffusion layer | |
US10741393B2 (en) | Methods for bottom up fin structure formation | |
US6673695B1 (en) | STI scheme to prevent fox recess during pre-CMP HF dip | |
JP6083150B2 (ja) | 半導体装置の製造方法 | |
JP2002217123A (ja) | イオン注入方法 | |
JP4790211B2 (ja) | Soi基板と半導体基板及びその製造方法 | |
US11527412B2 (en) | Method for increasing photoresist etch selectivity to enable high energy hot implant in SiC devices | |
US7091081B2 (en) | Method for patterning a semiconductor region | |
US20030003680A1 (en) | Method for manufacturing isolating structures | |
US5763316A (en) | Substrate isolation process to minimize junction leakage | |
JP2004152920A (ja) | 半導体装置の製造方法及び半導体製造工程の管理方法 | |
JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
JP2005050917A (ja) | 半導体装置及びその製造方法 | |
JP2005057147A (ja) | 半導体装置の製造方法 | |
JPS58213444A (ja) | 半導体装置の製造方法 | |
JPH0410739B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071220 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090817 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091009 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100914 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101104 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110531 |