KR20170051518A - 자기 정렬식 대체 핀 형성 - Google Patents

자기 정렬식 대체 핀 형성 Download PDF

Info

Publication number
KR20170051518A
KR20170051518A KR1020177009959A KR20177009959A KR20170051518A KR 20170051518 A KR20170051518 A KR 20170051518A KR 1020177009959 A KR1020177009959 A KR 1020177009959A KR 20177009959 A KR20177009959 A KR 20177009959A KR 20170051518 A KR20170051518 A KR 20170051518A
Authority
KR
South Korea
Prior art keywords
fin
structures
substrate
mandrel
way
Prior art date
Application number
KR1020177009959A
Other languages
English (en)
Other versions
KR102370595B1 (ko
Inventor
잉 창
후아 충
자미니 사만타레이
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170051518A publication Critical patent/KR20170051518A/ko
Application granted granted Critical
Publication of KR102370595B1 publication Critical patent/KR102370595B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

FinFET 구조들을 형성하기 위한 방법들 및 장치가 제공된다. 본원에서 설명되는 선택적인 에칭 및 증착 프로세스들은 다수의 패터닝 프로세스들을 활용하지 않는 FinFET 제조를 제공할 수 있다. 본원에서 설명되는 실시예들은 또한, 활용되는 다양한 재료들의 용인가능한 결정 격자 배향들을 유지하면서, 실리콘으로부터 III-V 재료들로 전이시키기 위한 핀 재료 제조 방법들을 제공한다. 추가적인 실시예들은 본원에서 설명되는 방법들을 수행하기 위해 활용될 수 있는 에칭 장치를 제공한다.

Description

자기 정렬식 대체 핀 형성{SELF ALIGNED REPLACEMENT FIN FORMATION}
[0001] 본 개시내용의 실시예들은 일반적으로, 핀 전계-효과 트랜지스터(FinFET) 구조들을 형성하기 위한 방법들 및 장치에 관한 것이다. 더 구체적으로, 본원에서 설명되는 실시예들은 자기 정렬식 대체 핀(replacement fin) 구조 형성에 관한 것이다.
[0002] 더 밀도가 높은 회로들을 갖는 더 작은 전자 디바이스들에 대한 증가되는 요구에 응답하여, 삼차원(3D) 구조들을 갖는 디바이스들이 개발되었다. 그러한 디바이스들의 예는 수평으로 연장되는 기판 위에 수직으로 융기된 전도성 핀-형 구조들을 갖는 FinFET들을 포함할 수 있다. 종래의 FinFET들은 반전도성 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판들과 같은 기판 상에 형성될 수 있다. 기판은 반전도성 기판, 및 반전도성 기판 상에 배치된 산화물 층을 포함할 수 있다.
[0003] FinFET들을 제조하는 경우에, 높은 종횡비를 갖는 핀 구조를 갖는 것이 바람직하다. 핀 구조에 대한 더 높은 종횡비는 동일한 양의 지형 영역을 통해 더 많은 양의 전류가 제공되게 허용한다. 높은 종횡비의 FinFET들의 제작은 서브-10 nm 노드들에 대해 요구되는 감소된 임계 치수들로 인해 어렵다. 서브-10 nm 노드 FinFET 구조들을 형성하는 것은 다양한 패터닝 및 리소그래피 프로세스들의 증가되는 복잡성들 및 제한들에 의해 더 복잡하다. 예컨대, SADP(self-aligned double patterning) 및 SAQP(self-aligned quadruple patterning) 프로세스들과 같은 다수의 패터닝 프로세스들은, 서브-10 nm 노드 FinFET 구조들의 형성과 연관된 작은 피치(pitch) 사이즈 요건들을 고려하면, 신뢰가능한 패터닝을 충분하게 제공하지 않을 수 있다. 더욱에, 현재의 리소그래피 및 패터닝 프로세스들은 시간 소모적이고, 이는 디바이스 프로세싱에 대한 처리량을 감소시킨다.
[0004] 따라서, FinFET 구조들을 제조하기 위한 방법들 및 장치가 본 기술분야에서 요구된다.
[0005] 일 실시예에서, FinFET 구조를 형성하기 위한 방법이 제공된다. 방법은 기판 상에 제 1 피치 사이즈를 갖는, 적어도, 제 1 맨드렐(mandrel) 구조 및 제 2 맨드렐 구조를 형성하는 단계를 포함한다. 제 1 맨드렐 구조 및 제 2 맨드렐 구조는 리세스(recess)를 정의할 수 있고, 제 1 핀 재료 층이 리세스 내에 등각적으로 증착될 수 있다. 제 1 맨드렐 구조 및 제 2 맨드렐 구조는, 적어도, 제 1 핀 구조 및 제 2 핀 구조를 형성하기 위해 제거될 수 있다. 제 1 핀 구조 및 제 2 핀 구조는 제 1 피치 사이즈보다 더 작은 제 2 피치 사이즈를 가질 수 있다. 유전체 층이 또한, 제 1 핀 재료 층 및 기판 위에 증착될 수 있다.
[0006] 다른 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 기판 상에 측벽들을 갖는 복수의 맨드렐 구조들을 형성하는 단계, 및 복수의 제 1 핀 구조들을 형성하기 위해, 복수의 맨드렐 구조들의 측벽들 상에 제 1 핀 구조를 증착하는 단계를 포함한다. 복수의 맨드렐 구조들은 제거될 수 있고, 제 2 핀 재료가, 복수의 제 2 핀 구조들을 형성하기 위해, 복수의 제 1 핀 구조들의 측벽들 상에 증착될 수 있다. 복수의 제 1 핀 구조들은 제거될 수 있고, 마스크가 복수의 제 2 핀 구조들의 구역 상에 증착될 수 있다. 제 3 핀 재료가, 복수의 제 3 핀 구조들을 형성하기 위해, 마스킹되지 않은 구역에서 복수의 제 2 핀 구조들의 측벽들 상에 증착될 수 있다. 복수의 제 2 핀 구조들은 마스킹되지 않은 구역으로부터 제거될 수 있고, 마스크가 또한 제거될 수 있다.
[0007] 또 다른 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 복수의 맨드렐 구조들을 형성하기 위해, 제 1 재료 제거 챔버에서 기판을 에칭하는 단계, 및 제 1 재료 증착 챔버에서 기판 상에 제 1 핀 재료를 증착하는 단계를 포함한다. 복수의 맨드렐 구조들은 제 1 재료 제거 챔버에서 제거될 수 있고, 산화물 재료가 제 2 재료 증착 챔버에서 기판 상에 증착될 수 있다. 산화물 재료의 부분이 제 1 재료 제거 챔버에서 제거될 수 있고, 제 2 핀 재료가 제 1 재료 증착 챔버에서 기판 상에 증착될 수 있다. 제 1 핀 재료는 제 2 재료 제거 챔버에서 제거될 수 있고, 마스크 재료가 제 3 재료 증착 챔버에서 기판 상에 증착될 수 있다. 제 3 핀 재료가 제 1 재료 증착 챔버에서 기판 상에 증착될 수 있고, 제 2 핀 재료가 제 2 재료 제거 챔버에서 제거될 수 있다. 마스크 재료는 제 3 재료 제거 챔버에서 제거될 수 있다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 도시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본 개시내용의 실시예들이 실시될 수 있는 예시적인 프로세싱 시스템의 개략적인 평면도를 예시한다.
[0010] 도 2는 기판의 부분적인 단면도를 예시한다.
[0011] 도 3은 하나 또는 그 초과의 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0012] 도 4는 맨드렐 구조들의 제거 후의, 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0013] 도 5는 유전체 증착 프로세스 후의, 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0014] 도 6은 유전체 에칭 프로세스 후의, 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0015] 도 7은 제 2 핀 구조 증착 프로세스 후의, 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0016] 도 8은 제 1 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0017] 도 9는 하드마스크 증착 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0018] 도 10은, 제 3 핀 구조 증착 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0019] 도 11은 제 2 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들 및 제 3 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0020] 도 12는 하드마스크 제거 프로세스 후의, 제 2 핀 구조들 및 제 3 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0021] 도 13은 제 2 핀 구조 증착 프로세스 후의, 제 1 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0022] 도 14는 제 1 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0023] 도 15는 하드마스크 증착 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0024] 도 16은 제 3 핀 구조 증착 프로세스 후의, 제 2 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0025] 도 17은 제 2 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들 및 제 3 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0026] 도 18은 하드마스크 제거 프로세스 및 유전체 증착 프로세스 후의, 제 2 핀 구조들 및 제 3 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0027] 도 19는 유전체 에칭 프로세스 후의, 제 2 핀 구조들 및 제 3 핀 구조들이 위에 형성된 기판의 부분적인 단면도를 예시한다.
[0028] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0029] 본 개시내용은 일반적으로, FinFET 구조들을 형성하기 위한 방법들 및 장치에 관한 것이다. 본원에서 설명되는 선택적인 에칭 및 증착 프로세스들은 다수의 패터닝 프로세스들을 활용하지 않는 FinFET 제조를 제공할 수 있다. 본원에서 설명되는 실시예들은 또한, 활용되는 다양한 재료들의 용인가능한 결정 격자 배향들을 유지하면서, 실리콘으로부터 III-V 재료들로 전이시키기 위한 핀 구조 제조 방법들을 제공한다. 추가적인 실시예들은 본원에서 설명되는 방법들을 수행하기 위해 활용될 수 있는 에칭 장치를 제공한다.
[0030] 도 1은 본원에서 설명되는 방법들을 수행하기 위해 활용될 수 있는 프로세싱 시스템(101)의 개략적인 평면도를 예시한다. 프로세싱 시스템(101)은 특히, 증착 프로세스들, 에칭 프로세스들, 및 베이킹 및 경화 프로세스들과 같은 다양한 프로세스들을 수행할 수 있다. 시스템(101)은 전방 개방 통합 포드(front opening unified pod)들(102)의 쌍을 포함한다. 기판들은 일반적으로, 전방 개방 통합 포드들(102)로부터 제공된다. 하나 또는 그 초과의 제 1 로봇들(104)이 전방 개방 통합 포드들(102)로부터 기판들을 리트리빙하고, 기판들을 저압 홀딩 영역(106) 내에 배치한다. 하나 또는 그 초과의 제 2 로봇들(110)이 기판들을 저압 홀딩 영역(106)으로부터 하나 또는 그 초과의 프로세싱 챔버들(108a 내지 108f)로 운송한다. 프로세싱 챔버들(108a 내지 108f) 각각은 건식 에칭, 에피택셜 층 증착, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 사전-세정, 디개스, 배향, 및 다른 기판 프로세스들과 같은 다수의 기판 프로세싱 동작들을 수행하도록 구성될 수 있다.
[0031] 기판 프로세싱 챔버들(108a 내지 108f)은 기판 상에 증착되는 재료를 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 또는 그 초과의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 프로세싱 챔버들의 2개의 쌍들, 예컨대 108c-108d 및 108e-108f는 기판 상에 재료를 증착하기 위해 사용될 수 있고, 프로세싱 챔버들의 제 3의 쌍, 예컨대 108a-108b는 기판으로부터 재료를 제거하기 위해 사용될 수 있다. 다른 구성에서, 모든 프로세싱 챔버들(108a 내지 108f)이 기판으로부터 재료를 제거하도록 구성될 수 있다. 이러한 구성에서, 프로세싱 챔버들의 각각의 쌍(108a-108b, 108c-108d, 108e-108f)은 선택적인 에칭 프로세스를 수행하도록 구성될 수 있다.
[0032] 일 실시예에서, 프로세싱 챔버들(108a-108b)은 건식 플라즈마 에칭 프로세스를 활용하여, 실리콘 및 다양한 하드마스크 재료들을 선택적으로 에칭하도록 구성될 수 있다. 프로세싱 챔버들(108c-108d)은 건식 플라즈마 에칭 프로세스를 활용하여, 실리콘, 실리콘 게르마늄, 게르마늄, 및 III-V 재료와 같은 반전도성 재료들을 선택적으로 에칭하도록 구성될 수 있다. 프로세싱 챔버들(108e-108f)은 저온 프로세스에서 마스크 재료들을 선택적으로 제거하도록 구성될 수 있다. 일 실시예에서, 프로세싱 챔버들(108e-108f)은 플라즈마를 형성하기 위해 전자 빔을 활용한다. 본원에서 설명되는 프로세싱 시스템(101)은 본원에서 설명되는 프로세스들을 수행하기 위해 활용될 수 있다. 부가적으로, 본원에서 설명되는 프로세스들 중 임의의 하나 또는 그 초과는 프로세싱 시스템(101)으로부터 분리된 챔버(들)에서 수행될 수 있다.
[0033] 도 2는 기판(202)의 부분적인 단면도를 예시한다. 기판(202)은 실리콘과 같은 반전도성 재료를 포함하고, 실리콘-온-인슐레이터(silicon-on-insulator) 기판일 수 있다. 기판(202)은 진성(intrinsic)(도핑되지 않은) 실리콘 재료 또는 불순물(extrinsic)(도핑된) 실리콘 재료인 단결정질 실리콘 재료를 포함할 수 있다. 불순물 실리콘 재료가 활용되는 경우에, 도펀트는 붕소와 같은 p-타입 도펀트일 수 있다.
[0034] 도 2에서 예시된 예에서, 기판(202)은 이전에 패터닝되었다. 193 nm 액침 리소그래피 프로세스 또는 DSA(directed self assembly) 프로세스와 같은 패터닝 프로세스에서, 기판(202)이 패터닝되었고, 하드마스크 층(212)이 하나 또는 그 초과의 맨드렐 구조들(204) 상에 배치된 상태로 유지된다. 맨드렐 구조들(204)은 기판(202)과 동일한 재료, 예컨대 실리콘으로 형성된다. 일 예에서, 하드마스크 층(212)은 실리콘 질화물 재료를 포함하지만, 에칭 중단부로서 기능할 수 있는 다른 하드마스크 층들이 또한 활용될 수 있다. 예컨대, 수행되는 리소그래피 프로세스들 및 피치 사이즈에 따라, 더 복잡한 스택(stack) 층들이 하드마스크 층(212)으로서 활용될 수 있다. 하드마스크 층(212)은 약 20 nm 내지 약 40 nm의 두께를 가질 수 있지만, 임의의 적합한 두께가 활용될 수 있다.
[0035] 에칭 프로세스 후에 형성된 맨드렐 구조들(204)은 일반적으로, 인접한 맨드렐 구조들(204) 사이에 하나 또는 그 초과의 제 1 리세스들(208)을 정의한다. 에칭 프로세스는 챔버(108e-108f)와 같은 제 1 재료 제거 챔버에서 수행될 수 있다. 위에서 설명된 에칭 프로세스들을 수행하기 위해 활용될 수 있는 챔버의 다른 예는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 MESATM 에칭 챔버이다. 제 1 리세스들(208)은 바닥 표면(210) 및 맨드렐 구조들(204)의 측벽들(206)에 의해 정의된다. 제 1 리세스들(208) 각각의 폭(220)은 약 20 nm 내지 약 40 nm, 예컨대 약 30 nm일 수 있다. 맨드렐 구조들(204) 각각의 폭(224)은 약 5 nm 내지 약 15 nm, 예컨대 약 10 nm일 수 있다. 제 1 피치 사이즈(222)(맨드렐 구조 폭과 제 1 리세스 폭의 합)는 약 25 nm 내지 약 55 nm, 예컨대 약 40 nm일 수 있다. 맨드렐 구조들(204) 및 리세스들(208)의 치수들이 위에서 언급된 바와 같은 단일 패터닝 프로세스에 의해 형성될 수 있고, 아래의 실시예들에서 설명되는 바와 같은 FinFET 구조를 형성하기 위해 후속적인 리소그래피 패터닝 프로세스들이 필요하지 않을 수 있다는 것이 고려된다.
[0036] 도 3은 하나 또는 그 초과의 제 1 핀 구조들(302)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 1 핀 구조들(302)은 제 1 리세스들(208) 내에 등각적으로 증착된다. 그에 따라, 제 1 핀 구조들(302)은 리세스들(208)의 바닥 표면(210) 및 측벽들(206)로부터 성장된다. 일 예에서, 제 1 핀 구조들(302)은 에피택셜 증착 프로세스에 의해 형성된다. 에피택셜 증착 프로세스를 수행하는데 적합한 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 CENTURA® RP EPI 챔버이다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0037] 제 1 핀 구조들(302)의 재료는 맨드렐 구조들(204) 및 기판(202)의 재료와 양립가능하도록 선택될 수 있다. 제 1 핀 구조 재료는 일반적으로, 맨드렐 구조들(204) 및 기판(202)과 제 1 핀 구조들(302)의 계면에서 생성될 수 있는 격자 불일치들 및 전위(dislocation)들을 최소화하도록 선택된다. 예컨대, 기판(202) 및 맨드렐 구조들(204)이 실리콘으로 형성되는 경우에, 제 1 핀 구조들(302)은 실리콘 게르마늄(SiGe) 재료로 형성될 수 있지만, 다른 적합한 재료들이 또한 활용될 수 있다.
[0038] 제 1 핀 구조들(302)은, 제 1 핀 구조들(302)의 결과적인 치수들이 어드밴스드 노드(advanced node) FinFET 구조들을 형성하는데 적합하게 되도록 하는 방식으로 증착될 수 있다. 제 1 핀 구조들(302)은 일반적으로, 정의된 치수들을 갖는 수직으로 연장되는 핀들로서 정의된다. 단일의 제 1 핀 구조(302)의 폭(310)은 약 5 nm 내지 약 15 nm, 예컨대 약 10 nm일 수 있다. 인접한 제 1 핀 구조들(302) 사이의 거리(312)는 약 5 nm 내지 약 15 nm, 예컨대 약 10 nm일 수 있다.
[0039] 도 4는 맨드렐 구조들(204)의 제거 후의, 제 1 핀 구조들(302)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 도 3에서 예시된 맨드렐 구조들(204)은 선택적인 에칭 프로세스에 의해 제거될 수 있다. 하드마스크 층(212) 및 맨드렐 구조들(204)은 단일 에칭 프로세스에서 또는 별개의 에칭 프로세스들에서 제거될 수 있다. 일 예에서, 하드마스크 층(212) 및 맨드렐 구조들은 챔버들(108e-108f) 중 하나와 같은 단일 챔버에서의 단일 에칭 프로세스에서 제거된다. 다른 예에서, 하드마스크 층(212)은 챔버들(108e-108f) 중 하나와 같은 제 1 챔버에서 제거되고, 맨드렐 구조들(204)은 챔버들(108a-108b) 중 하나와 같은 제 2 챔버에서 제거된다.
[0040] 하드마스크 층(212) 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있다. 일 예에서, 하드마스크 층(212)은 건식 플라즈마 에칭 프로세스에 의해 제거된다. 플라즈마를 형성하기 위한 적합한 프로세스 가스들은 플루오로카본 가스들, 예컨대 CF4, CHF3 등을 포함한다. 일 예에서, 하드마스크 에칭 프로세스는 약 20 mtorr 미만의 압력을 갖는 환경에서 약 100 W의 바이어스 전력 및 약 500 W의 소스 전력으로 수행될 수 있다.
[0041] 맨드렐 구조들(204)은 또한, 적합한 에칭 플라즈마를 형성하기 위해 염소 또는 브롬 가스들과 같은 바람직한 프로세스 가스들을 활용하는 선택적인 건식 플라즈마 에칭 프로세스로 제거될 수 있다. 맨드렐 구조 에칭 프로세스는 시간 종속적 이방성 에칭 프로세스일 수 있다. 일 예에서, 맨드렐 구조 에칭 프로세스는 약 20 mtorr 미만의 압력을 갖는 환경에서 약 100 W 내지 약 1000 W, 예컨대 약 200 W 내지 약 600 W의 바이어스 및 약 1 kW의 소스 전력으로 수행될 수 있다. 그에 따라, 맨드렐 구조들(204)은 대부분 제거되고, 이는 기판(202)으로부터 수직으로 연장되는 제 1 핀 구조들(302)을 발생시킨다. 맨드렐 구조 에칭 프로세스는, 맨드렐 구조들(204)의 부분이 인접한 제 1 핀 구조들(302) 사이에서 유지되도록 하는 시간의 양 동안 진행될 수 있다. 맨드렐 구조들(204)은 측벽 패시베이션 프로세스에서 선택적으로 산소에 노출될 수 있다.
[0042] 맨드렐 구조들(204)의 제거는 하나 또는 그 초과의 제 2 리세스들(402)의 형성을 발생시킨다. 제 2 리세스들(402)은 일반적으로, 인접한 제 1 핀 구조들(302) 사이에서 정의된다. 제 1 핀 구조들(302)에 의해 정의된 제 2 피치 사이즈(404)는 약 10 nm 내지 약 30 nm, 예컨대 약 20 nm일 수 있다. 제 2 피치 사이즈(404)는 폭(310)과 거리(312)의 합산이다. 일 실시예에서, 제 2 피치 사이즈(404)는 대략 제 1 피치 사이즈(222)의 절반이다.
[0043] 도 5는 제 1 핀 구조들(302)이 위에 형성된 기판(202) 및 기판(202) 상에 배치된 유전체 층(502)의 부분적인 단면도를 예시한다. 도 5 내지 도 12는 CMOS(상보적 금속-산화물-반도체) 디바이스들을 위한 대체 핀 구조들을 형성하는 것의 일 실시예를 예시한다. 유전체 층(502)은 산화물 재료일 수 있고, 유전체 층(502)이 제 2 리세스들(402)을 충전하도록, 기판(202) 및 제 1 핀 구조들(302) 위에 증착될 수 있다. 유전체 층 증착 프로세스는 유동성 또는 유동-유사(flow-like) CVD 프로세스에 의해 형성될 수 있다. 유전체 층(502)은 전형적으로, 블랭킷 증착 기법을 사용하여, 제 2 리세스들(402)을 충전하고, 제 1 핀 구조들(302)을 덮음으로써 형성된다.
[0044] 유동성 CVD 프로세스의 일 예에서, 약 100 ℃ 또는 그 미만의 온도에서의 산소 전구체 및 유기실리콘 전구체가 유동성 산화물 층을 형성하기 위해 제공될 수 있다. 적합한 유기실리콘 전구체들은 8 미만의 탄소 원자들 대 실리콘 원자들의 비율을 갖는다. 적합한 유기실리콘 화합물들은 또한, 0 내지 약 6의 산소 대 실리콘 원자들의 비율을 가질 수 있고, 탄소 및 수산기들로부터의 오염을 감소시키면서 SiOx 막들의 형성을 용이하게 하는 Si-O-Si 결합을 포함할 수 있다. 적합한 산소 전구체들은 분자 산소(O2), 오존(O3), 질소-산소 화합물, 예컨대 NO, NO2 또는 N2O, 수소-산소 화합물, 예컨대 물 또는 과산화물, 탄소-산소 화합물, 예컨대 탄소 일산화물 또는 탄소 이산화물, 및 다른 산소-함유 전구체들을 포함할 수 있다.
[0045] 캐리어 가스, 예컨대 비활성 가스가 또한, 유기실리콘 및 산소 전구체들과 함께 제공될 수 있다. 산소 전구체는, 예컨대 원격 플라즈마 생성기를 사용하여, 챔버로의 도입 전에 활성화될 수 있고, 이는 열 해리, 자외선 광 해리, RF, DC, 및/또는 마이크로파 해리를 포함할 수 있다. 일 실시예에서, 약 4 내지 6 kW의 RF 전력이 약 900 내지 1,800 sccm의 아르곤 및 약 600 내지 1,200 sccm의 분자 산소의 유동에 커플링될 수 있다. 유기실리콘 전구체는 또한, 챔버 외부에서의 반응들을 방지하기 위해, 산소 전구체와 별개로 챔버에 제공될 수 있다. 유기실리콘 전구체는 약 800 mgm 내지 약 1,600 mgm의 액체-동등 유량으로 챔버에 가스로서 도입될 수 있다. 헬륨이 약 600 sccm 내지 약 2,400 sccm의 유량으로 캐리어 가스로서 포함될 수 있다. 활성화된 산소 전구체가 약 3 sLm 내지 약 20 sLm의 유량으로 챔버에 도입될 수 있다.
[0046] 전구체들은 기판(202) 상에 유동성 산화물 층 또는 유전체 층(502)을 증착하기 위해 반응한다. 위에서 설명된 CVD 프로세스는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 PRODUCER® CVD 시스템 상에서 구현될 수 있다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0047] 도 5는 부가적으로, 유전체 층(502)이 제 1 핀 구조들(302)의 상단 표면(504)과 동일 평면 상에 있는 것을 예시한다. 유동성 유전체 증착 프로세스는 일반적으로, 유전체 층(502)을 평탄화하기 위해 유전체 층(502)의 부분을 제거하는 평탄화 프로세스를 수행하기 전에, 상단 표면(504)을 덮을 것이다. CMP 프로세스가 유전체 층(502)을 평탄화하기 위해 활용될 수 있다. CMP 프로세스는, 유전체 층(502)이 제 1 핀 구조들(302)의 상단 표면(504)과 실질적으로 동일 평면 상에 있도록, 기판(202)의 상단 표면을 폴리싱하도록 수행된다. 이러한 실시예에서, 제 1 핀 구조들(302)의 상단 표면(504)은 CMP 프로세스가 폴리싱 엔드 포인트를 결정하기 위한 하드 중단부(hard stop)로서 활용될 수 있다. CMP 프로세스는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 REFLEXION GTTM 시스템 또는 다른 유사한 시스템들 상에서 구현될 수 있다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0048] 도 6은 유전체 층 에칭 프로세스 후의, 기판(202) 및 그러한 기판(202) 상에 형성된 제 1 핀 구조들(302)의 부분적인 단면도를 예시한다. 예시된 바와 같이, 유전체 층(502)은 제 2 리세스들(402)에서 제 1 핀 구조들(302)의 상단 표면(504) 아래로 리세스된다. 예시된 실시예에서, 유전체 층(502)의 부분이 인접한 제 1 핀 구조들(302) 사이의 제 2 리세스들(402)에서 기판 상에 유지된다. 유전체 층 에칭 프로세스는 제 2 리세스들(402)을 정의하는, 제 1 핀 구조들(302)의 측벽들(602)을 노출시킨다.
[0049] 유전체 층 에칭 프로세스는 습식 에칭 또는 건식 에칭일 수 있다. 유전체 층 에칭 프로세스는 일반적으로, 유전체 층(502)이 대부분 제거되도록, 유전체 층(502)의 재료에 대해 선택적이다. 유전체 층 에칭 프로세스는 시간 종속적 이방성 에칭 프로세스일 수 있다. 일 예에서, 유전체 층(502)은 플루오로카본 함유 플라즈마를 이용하는 건식 에칭 프로세스를 활용하여 에칭된다. CF4 프로세스 가스가 약 7 mT의 압력을 갖는 환경에서 약 500 sccm의 레이트로 유동될 수 있다. CF4는 약 200 W 미만의 바이어스 및 약 500 W의 RF 전력으로 플라즈마로 에너자이징될 수 있고, 에칭 프로세스는 약 45 초 동안 진행될 수 있다. 유전체 층 에칭 프로세스는 일반적으로, 유전체 층(502)이 대부분 제거되도록, 유전체 층(502)의 재료에 대해 선택적이다.
[0050] 도 7은 제 2 핀 구조 증착 프로세스 후의, 제 1 핀 구조들(302)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 2 리세스들(402)(도 6 참조)은 하나 또는 그 초과의 제 2 핀 구조들(702)을 형성하기 위해 제 2 핀 재료로 충전된다. 제 2 핀 구조들(702)은 제 2 리세스들(402)을 충전하기 위해 제 1 핀 구조들(302)의 측벽들(602)로부터 성장된다. 그에 따라, 제 2 핀 재료는 측벽들(602) 상에 응집(nucleate)될 수 있고, 제 1 핀 구조들(302) 사이의 제 2 리세스들(402)을 충전하기 위해 측방향으로 성장될 수 있다.
[0051] 제 2 핀 구조 재료는 일반적으로, 제 1 핀 구조들(302), 즉, 측벽들(602)과 제 2 핀 구조들(702)의 계면에서 생성될 수 있는 격자 불일치들 및 전위들을 최소화하도록 선택된다. 예컨대, 제 1 핀 구조들(302)이 실리콘 게르마늄 재료로 형성되는 경우에, 제 2 핀 구조들(702)은 게르마늄(Ge) 재료로 형성될 수 있지만, 다른 적합한 재료들이 또한 활용될 수 있다. 일 예에서, 제 2 핀 구조 재료의 핵형성은, 단결정 재료일 수 있는 SiGe 재료 상의 Ge 재료의 성장 레이트로 인해, 제 1 핀 구조들(302)의 측벽들(602)로 제한된다. 유전체 층(502) 상의 제 2 핀 구조 재료 핵형성이, 산화물 재료일 수 있는 유전체 층(502) 상의 제 2 핀 구조 재료의 비정질 또는 나노-크리스탈 상의 결과로서, 감소 또는 제거될 수 있는 것으로 생각된다. CL2와 같은 염소 재료가 제 2 핀 구조 재료 증착 프로세스 동안에 프로세싱 챔버에 제공될 수 있고, 이는, 단결정 재료일 수 있는 제 1 핀 구조들(302) 상의 Ge 재료 성장 레이트보다 더 빠른 레이트로 유전체 층(502)으로부터 비정질 및 나노-크리스탈 Ge 재료의 제거를 발생시킨다. 일 실시예에서, 제 2 핀 구조들(702)은 선택적인 에피택셜 증착 프로세스에 의해 형성된다. 제 2 핀 구조들(702)을 형성하기 위한 적합한 전구체들은 GeH4와 같은 Ge 함유 가스들을 포함한다. 에피택셜 증착 프로세스를 수행하는데 적합한 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 CENTURA® RP EPI 챔버이다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0052] 도 8은 제 1 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 1 핀 구조들(302)은 선택적으로 에칭될 수 있고, 제 2 핀 구조들(702)의 상단 표면(806) 아래로 리세스될 수 있다. 제 1 핀 구조들(302)의 선택적인 에칭은 제 2 핀 구조들(702)의 측벽들(804)에 의해 일반적으로 정의되는 하나 또는 그 초과의 제 3 리세스들(802)의 형성을 발생시킨다.
[0053] 제 1 핀 구조들(302)은, 제 1 핀 구조들(302)의 남은 부분들의 상단 표면(504)이 유전체 층(502)과 동일 평면 상에 있도록, 선택적으로 에칭될 수 있다. 제 1 핀 구조 에칭 프로세스는 건식 플라즈마 에칭 프로세스에 의해 수행될 수 있고, 시간 종속적 이방성 에칭 프로세스일 수 있다. 제 1 핀 구조들(302)을 선택적으로 에칭하기 위해 플라즈마를 형성하기 위한 적합한 전구체들은 플루오로카본 함유 가스들, 예컨대 CF4, CHF3 등을 포함한다. 일 실시예에서, 제 1 핀 구조들(302)은 챔버들(108a-108b) 중 하나와 같은 선택적인 에칭 챔버에서 에칭될 수 있다.
[0054] 도 9는 하드마스크 증착 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 하드마스크 층(902)이 제 2 핀 구조들(702) 중 하나 또는 그 초과를 마스킹하기 위해 기판(202)의 부분 위에 증착될 수 있다. 따라서, 마스킹된 구역(904) 및 마스킹되지 않은 구역(906)이 기판 상에 정의될 수 있다. 마스킹된 구역(904)에 배치된 제 2 핀 구조들(702)은 그 위에 배치된 하드마스크 층(902)을 갖고, 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은 마스킹되지 않는다. 하드마스크 층(902)은 실리콘 질화물 등과 같은 임의의 적합한 하드마스크 재료로 형성될 수 있다.
[0055] 도 10은 제 3 핀 구조 증착 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 마스킹되지 않은 구역(906)에서의 제 3 리세스들(802)(도 9 참조)이 하나 또는 그 초과의 제 3 핀 구조들(1002)을 형성하기 위해 제 3 핀 재료로 충전된다. 제 3 핀 구조들(1002)은 제 3 리세스들(802)을 충전하기 위해 제 2 핀 구조들(702)의 측벽들(804)로부터 성장된다. 그에 따라, 제 3 핀 재료는 측벽들(804) 상에 응집될 수 있고, 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702) 사이의 제 3 리세스들(802)을 충전하기 위해 측방향으로 성장될 수 있다. 예시된 바와 같이, 하드마스크 층(902)에 의해 덮인 마스킹된 구역(904)에서의 제 3 리세스들(802)은 제 3 핀 구조 재료로 충전되지 않는다.
[0056] 제 3 핀 구조 재료는 일반적으로, 제 2 핀 구조들(702), 즉, 측벽들(804)과 제 3 핀 구조들(1002)의 계면에서 생성될 수 있는 격자 불일치들 및 전위들을 최소화하도록 선택된다. 예컨대, 제 2 핀 구조들(702)이 게르마늄 재료로 형성되는 경우에, 제 3 핀 구조들(1002)은 III-V 재료로 형성될 수 있지만, 다른 적합한 재료들이 또한 활용될 수 있다. 그에 따라, 제 3 핀 구조들(1002)의 재료는 대부분, 제 2 핀 구조들(702)의 측벽들(804)로 제한된다. 유전체 층(502) 상의 제 3 핀 구조 재료 핵형성이, 산화물 재료일 수 있는 유전체 층(502) 상의 제 3 핀 구조 재료의 비정질 또는 나노-크리스탈 상의 결과로서, 감소 또는 제거될 수 있는 것으로 생각된다. CL2와 같은 염소 재료가 제 3 핀 구조 재료 증착 프로세스 동안에 프로세싱 챔버에 제공될 수 있고, 이는, 단결정 재료일 수 있는 제 2 핀 구조들(702) 상의 III-V 재료 성장 레이트보다 더 빠른 레이트로 유전체 층(502)으로부터 비정질 및 나노-크리스탈 III-V 재료의 제거를 발생시킨다. 일 예에서, 제 3 핀 구조들(1002)은 선택적인 에피택셜 증착 프로세스에 의해 형성된다. 에피택셜 증착 프로세스를 수행하는데 적합한 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 CENTURA® RP EPI 챔버이다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0057] 도 11은 제 2 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 2 핀 구조들(702)은 선택적으로 에칭될 수 있고, 마스킹되지 않은 구역(906)에서 제 3 핀 구조들(1002)의 상단 표면(1104) 아래로 리세스될 수 있다. 마스킹된 구역(904)에서 제 2 핀 구조들(702)을 덮는 하드마스크 층(902)은 마스킹된 구역(904)에서 제 2 핀 구조들(702)의 에칭을 방지한다. 제 2 핀 구조들(702)의 선택적인 에칭은 제 3 핀 구조들(1002)의 측벽들(1106)에 의해 일반적으로 정의되는 하나 또는 그 초과의 제 4 리세스들(1102)의 형성을 발생시킨다.
[0058] 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은, 제 4 리세스들(1102) 내에 배치된 유전체 층(502)이 노출되도록, 선택적으로 에칭될 수 있다. 제 2 핀 구조 에칭 프로세스는 건식 플라즈마 에칭 프로세스에 의해 수행될 수 있고, 시간 종속적 이방성 에칭 프로세스일 수 있다. 유전체 층(502)은 또한, 제 2 핀 구조 에칭 프로세스를 중단시키기 위한 엔드포인트 재료로서 역할을 할 수 있다. 제 1 핀 구조들(302)을 선택적으로 에칭하기 위해 플라즈마를 형성하기 위한 적합한 전구체들은 플루오로카본 함유 가스들, 예컨대 CF4, CHF3, 및 염소 함유 가스들, 예컨대 CL2를 포함한다. O2와 같은 산소 함유 가스들 및 N2와 같은 질소 함유 가스들이 또한, 에칭 선택성을 강화하기 위해 활용될 수 있다. 일 실시예에서, 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은 챔버들(108a-108b) 중 하나와 같은 선택적인 에칭 챔버에서 에칭될 수 있다.
[0059] 도 12는 하드마스크 제거 프로세스 후의, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 하드마스크 층(902)(도 11 참조)은 제 2 핀 구조들(702)을 노출시키기 위해 제거될 수 있다. 하드마스크 층(902)은 선택적인 건식 플라즈마 에칭 프로세스에 의해 제거될 수 있다. 하드마스크 층 제거 프로세스는 플라즈마를 형성하기 위해 전자 빔을 활용하는 저온 에칭 프로세스일 수 있다. 하드마스크 층(902)을 제거하는데 적합한 다양한 전구체들은 불소 및 산소 함유 가스들, 예컨대 CH2F2, O2 등을 포함한다. 플라즈마는 일반적으로, 실리콘 질화물과 같은 하드마스크 층 재료에 대해 선택적이고, 에칭 중단부로서 제 2 핀 구조들(702)을 활용할 수 있다. 일 실시예에서, 하드마스크 층(902)은 챔버들(108c-108d) 중 하나와 같은 저 전자 온도 챔버에서 제거될 수 있다.
[0060] 하드마스크 층 제거 프로세스의 결과로서, 기판(202)은 제 3 리세스들(802)을 정의하는, 그러한 기판(202) 상에 형성된 제 2 핀 구조들(702), 및 제 4 리세스들(1102)을 정의하는, 그러한 기판(202) 상에 형성된 제 3 핀 구조들(1002)을 갖는다. CMOS 디바이스에서, 제 2 핀 구조들(702)은 Pfet 구조를 형성하는데 적합할 수 있고, 제 3 핀 구조들(1002)은 Nfet 구조를 형성하는데 적합할 수 있다. 예시된 바와 같이, 제 2 피치 사이즈(404)는, 다수의 패터닝 리소그래피 기법들을 활용하지 않고, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002) 양자 모두에 대해 유지된다. 부가적으로, 핀 구조들을 형성하기 위해 활용되는 재료들은, 적합한 Pfet 및 Nfet 구조들을 형성하는 동안에 결정학적 전위들 및 불일치들을 최소화 또는 방지하는 방식으로, 실리콘 재료로부터 III-V 재료로 전이될 수 있다.
[0061] 도 13 내지 도 19는 CMOS 디바이스들을 위한 대체 핀 구조들을 형성하는 것의 다른 실시예를 예시한다. 도 13은 제 2 핀 구조 증착 프로세스 후의, 제 1 핀 구조들(302)이 위에 형성된 기판(202)의 부분적인 단면도를 예시하고, 프로세싱 동작은 도 4를 참조하여 설명된 동작들 직후에 수행된다. 도 13에서 예시된 바와 같이, 제 2 핀 구조 재료는 제 1 리세스들(208) 내에서 제 1 핀 구조들(302) 및 기판(202) 위에 증착될 수 있다.
[0062] 제 2 핀 구조 재료는 일반적으로, 제 1 핀 구조들(302), 즉, 측벽들(602)과 제 2 핀 구조들(702)의 계면에서 생성될 수 있는 격자 불일치들 및 전위들을 최소화하도록 선택된다. 예컨대, 제 1 핀 구조들(302)이 실리콘 재료로 형성되는 경우에, 제 2 핀 구조들(702)은 게르마늄 재료로 형성될 수 있지만, 다른 적합한 재료들이 또한 활용될 수 있다. 그에 따라, 리세스된 맨드렐 구조들(204) 상의 제 2 핀 구조 재료의 핵형성은 제한되고; 대신에, 제 2 핀 구조 재료의 핵형성은 대부분, 제 1 핀 구조들(302)의 측벽들(602) 상에서 이루어진다. 일 예에서, 제 2 핀 구조들(702)은 에피택셜 증착 프로세스에 의해 형성된다. 에피택셜 증착 프로세스를 수행하는데 적합한 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 CENTURA® RP EPI 챔버이다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0063] 도 14는 제 1 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 1 핀 구조들(302)은 선택적으로 에칭될 수 있고, 제 2 핀 구조들(702)의 상단 표면(806) 아래로 리세스될 수 있다. 제 1 핀 구조들(302)의 선택적인 에칭은 제 2 핀 구조들(702)의 측벽들(804)에 의해 일반적으로 정의되는 하나 또는 그 초과의 제 3 리세스들(802)의 형성을 발생시킨다.
[0064] 제 1 핀 구조들(302)은, 제 1 핀 구조들(302)의 남은 부분들의 상단 표면(504)이 맨드렐 구조들(204)의 남은 부분들과 동일 평면 상에 있도록, 선택적으로 에칭될 수 있다. 제 1 핀 구조 에칭 프로세스는 건식 플라즈마 에칭 프로세스에 의해 수행될 수 있고, 시간 종속적 이방성 에칭 프로세스일 수 있다. 제 1 핀 구조들(302)을 선택적으로 에칭하기 위해 플라즈마를 형성하기 위한 적합한 전구체들은 플루오로카본 함유 가스들, 예컨대 CF4, CHF3, 및 염소 함유 가스들, 예컨대 CL2를 포함한다. O2와 같은 산소 함유 가스들 및 N2와 같은 질소 함유 가스들이 또한, 에칭 선택성을 강화하기 위해 제공될 수 있다. 일 실시예에서, 제 1 핀 구조들(302)은 챔버들(108a-108b) 중 하나와 같은 선택적인 에칭 챔버에서 에칭될 수 있다.
[0065] 도 15는 하드마스크 증착 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 하드마스크 층(902)이 제 2 핀 구조들(702) 중 하나 또는 그 초과를 마스킹하기 위해 기판(202)의 부분 위에 증착될 수 있다. 따라서, 마스킹된 구역(904) 및 마스킹되지 않은 구역(906)이 기판(202) 상에 정의될 수 있다. 마스킹된 구역(904)에 배치된 제 2 핀 구조들(702)은 그 위에 배치된 하드마스크 층(902)을 갖고, 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은 마스킹되지 않는다. 하드마스크 층(902)은 실리콘 질화물 등과 같은 임의의 적합한 하드마스크 재료로 형성될 수 있다.
[0066] 도 16은 제 3 핀 구조 증착 프로세스 후의, 제 2 핀 구조들(702)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 마스킹되지 않은 구역(906)에서의 제 3 리세스들(802)(도 15에서 도시됨)은 하나 또는 그 초과의 제 3 핀 구조들(1002)을 형성하기 위해 제 3 핀 재료로 충전된다. 제 3 핀 구조들(1002)은 제 3 리세스들(802)을 충전하기 위해 제 2 핀 구조들(702)의 측벽들(804)로부터 성장된다. 그에 따라, 제 3 핀 재료는 측벽들(804) 상에 응집될 수 있고, 마스킹되지 않은 구역(906)에서 제 2 핀 구조들(702) 사이의 제 3 리세스들(802)을 충전하기 위해 측방향으로 성장될 수 있다. 예시된 바와 같이, 하드마스크 층(902)에 의해 덮인 마스킹된 구역(904)에서의 제 3 리세스들(802)은 제 3 핀 구조 재료로 충전되지 않는다.
[0067] 제 3 핀 구조 재료는 일반적으로, 제 2 핀 구조들(702), 즉, 측벽들(804)과 제 3 핀 구조들(1002)의 계면에서 생성될 수 있는 격자 불일치들 및 전위들을 최소화하도록 선택된다. 예컨대, 제 2 핀 구조들(702)이 게르마늄 재료로 형성되는 경우에, 제 3 핀 구조들(1002)은 III-V 재료로 형성될 수 있지만, 다른 적합한 재료들이 또한 활용될 수 있다. 도 10에 관하여 설명된 실시예들과 유사하게, 제 3 핀 구조들(1002)의 재료는 제 1 핀 구조들(302)의 남은 부분들로부터 응집되지 않고 성장되지 않고, 대신에, 제 3 핀 구조 재료의 핵형성은 제 2 핀 구조들(702)의 측벽들(804)로 제한된다. 일 예에서, 제 3 핀 구조들(1002)은 에피택셜 증착 프로세스에 의해 형성된다. 에피택셜 증착 프로세스를 수행하는데 적합한 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 CENTURA® RP EPI 챔버이다. 그러나, 다른 제조자들로부터의 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있다는 것이 고려된다.
[0068] 도 17은 제 2 핀 구조 에칭 프로세스 후의, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 제 2 핀 구조들(702)은 선택적으로 에칭될 수 있고, 마스킹되지 않은 구역(906)에서 제 3 핀 구조들(1002)의 상단 표면(1104) 아래로 리세스될 수 있다. 마스킹된 구역(904)에서 제 2 핀 구조들(702)을 덮는 하드마스크 층(902)은 마스킹된 구역(904)에서 제 2 핀 구조들(702)의 에칭을 방지한다. 제 2 핀 구조들(702)의 선택적인 에칭은 제 3 핀 구조들(1002)의 측벽들(1106)에 의해 일반적으로 정의되는 하나 또는 그 초과의 제 4 리세스들(1102)의 형성을 발생시킨다.
[0069] 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은, 제 4 리세스들(1102) 내에 배치된 제 1 핀 구조들(302)의 남은 부분들이 노출되도록, 선택적으로 에칭될 수 있다. 제 2 핀 구조 에칭 프로세스는 건식 플라즈마 에칭 프로세스에 의해 수행될 수 있고, 시간 종속적 이방성 에칭 프로세스일 수 있다. 제 1 핀 구조(302)는 또한, 제 2 핀 구조 에칭 프로세스를 중단시키기 위한 엔드포인트 재료로서 역할을 할 수 있다. 제 1 핀 구조들(302)을 선택적으로 에칭하기 위해 플라즈마를 형성하기 위한 적합한 전구체들은 플루오로카본 함유 가스들, 예컨대 CF4, CHF3, 및 염소 함유 가스들, 예컨대 CL2 등을 포함한다. 일 실시예에서, 마스킹되지 않은 구역(906)에서의 제 2 핀 구조들(702)은 챔버들(108a-108b) 중 하나와 같은 선택적인 에칭 챔버에서 에칭될 수 있다.
[0070] 도 18은 하드마스크 제거 프로세스 및 유전체 증착 프로세스 후의, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 하드마스크 층(902)(도 17에서 도시됨)은 제 2 핀 구조들(702)을 노출시키기 위해 제거될 수 있다. 하드마스크 층(902)은 도 12에 관하여 설명된 하드마스크 층 제거 프로세스와 유사한 선택적인 건식 플라즈마 에칭 프로세스에 의해 제거될 수 있다. 하드마스크 층(902)이 제거된 후에, 도 5에 관하여 설명된 프로세스들을 활용하여, 유전체 층(502)이 제 3 리세스들(802) 및 제 4 리세스들에 증착될 수 있다.
[0071] 도 19는 유전체 에칭 프로세스 후의, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002)이 위에 형성된 기판(202)의 부분적인 단면도를 예시한다. 유전체 에칭 프로세스는 도 6에 관하여 설명된 프로세스와 유사하다. CMOS 디바이스에서, 제 2 핀 구조들(702)은 Pfet 구조를 형성하는데 적합할 수 있고, 제 3 핀 구조들(1002)은 Nfet 구조를 형성하는데 적합할 수 있다. 예시된 바와 같이, 제 2 피치 사이즈(404)는, 다수의 패터닝 리소그래피 기법들을 활용하지 않고, 제 2 핀 구조들(702) 및 제 3 핀 구조들(1002) 양자 모두에 대해 유지된다. 부가적으로, 핀 구조들을 형성하기 위해 활용되는 재료들은, 적합한 Pfet 및 Nfet 구조들을 형성하는 동안에 결정학적 전위들 및 불일치들을 최소화 또는 방지하는 방식으로, 실리콘 재료로부터 III-V 재료로 전이될 수 있다.
[0072] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. FinFET 구조를 형성하기 위한 방법으로서,
    기판 상에 제 1 피치(pitch) 사이즈를 갖는, 적어도, 제 1 맨드렐(mandrel) 구조 및 제 2 맨드렐 구조를 형성하는 단계 ― 상기 제 1 맨드렐 구조 및 상기 제 2 맨드렐 구조는 상기 제 1 맨드렐 구조와 상기 제 2 맨드렐 구조 사이에 리세스(recess)를 정의함 ―;
    상기 리세스에 제 1 핀 재료 층을 등각적으로 증착하는 단계;
    상기 제 1 피치 사이즈보다 더 작은 제 2 피치 사이즈를 갖는, 적어도, 제 1 핀 구조 및 제 2 핀 구조를 형성하기 위해, 상기 제 1 맨드렐 구조 및 상기 제 2 맨드렐 구조를 제거하는 단계; 및
    상기 제 1 핀 재료 층 및 상기 기판 위에 유전체 층을 증착하는 단계
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 제 1 피치 사이즈는 25 nm 내지 55 nm인,
    방법.
  3. 제 2 항에 있어서,
    상기 제 2 피치 사이즈는 10 nm 내지 30 nm인,
    방법.
  4. 제 1 항에 있어서,
    상기 제 1 맨드렐 구조 및 상기 제 2 맨드렐 구조는 실리콘, 실리콘 게르마늄, 게르마늄, 및 III-V 재료들로 구성된 그룹으로부터 선택되는 재료로 형성되는,
    방법.
  5. 제 4 항에 있어서,
    상기 제 1 핀 재료는 실리콘, 실리콘 게르마늄, 게르마늄, 및 III-V 재료들로 구성된 그룹으로부터 선택되는,
    방법.
  6. 제 5 항에 있어서,
    상기 제 1 핀 재료는 실리콘 게르마늄 재료인,
    방법.
  7. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 측벽들을 갖는 복수의 맨드렐 구조들을 형성하는 단계;
    복수의 제 1 핀 구조들을 형성하기 위해, 상기 복수의 맨드렐 구조들의 측벽들 상에 제 1 핀 재료를 증착하는 단계;
    상기 복수의 맨드렐 구조들을 제거하는 단계;
    복수의 제 2 핀 구조들을 형성하기 위해, 상기 복수의 제 1 핀 구조들의 측벽들 상에 제 2 핀 재료를 증착하는 단계;
    상기 복수의 제 1 핀 구조들을 제거하는 단계;
    상기 복수의 제 2 핀 구조들의 구역 상에 마스크를 증착하는 단계;
    복수의 제 3 핀 구조들을 형성하기 위해, 마스킹되지 않은 구역에서 상기 복수의 제 2 핀 구조들의 측벽들 상에 제 3 핀 재료를 증착하는 단계;
    상기 마스킹되지 않은 구역으로부터 상기 복수의 제 2 핀 구조들을 제거하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는,
    방법.
  8. 제 7 항에 있어서,
    상기 복수의 맨드렐 구조들은 실리콘으로 형성되는,
    방법.
  9. 제 8 항에 있어서,
    상기 제 1 핀 재료는 실리콘 게르마늄을 포함하는,
    방법.
  10. 제 9 항에 있어서,
    상기 제 2 핀 재료는 게르마늄을 포함하는,
    방법.
  11. 제 10 항에 있어서,
    상기 제 3 핀 재료는 III-V 재료를 포함하는,
    방법.
  12. 제 7 항에 있어서,
    상기 마스크는 실리콘 질화물 재료를 포함하는,
    방법.
  13. 반도체 디바이스를 형성하는 방법으로서,
    복수의 맨드렐 구조들을 형성하기 위해, 제 1 재료 제거 챔버에서 기판을 에칭하는 단계;
    제 1 재료 증착 챔버에서 상기 기판 상에 제 1 핀 재료를 증착하는 단계;
    상기 제 1 재료 제거 챔버에서 상기 복수의 맨드렐 구조들을 제거하는 단계;
    제 2 재료 증착 챔버에서 상기 기판 상에 산화물 재료를 증착하는 단계;
    상기 제 1 재료 제거 챔버에서 상기 산화물 재료의 부분을 제거하는 단계;
    상기 제 1 재료 증착 챔버에서 상기 기판 상에 제 2 핀 재료를 증착하는 단계;
    제 2 재료 제거 챔버에서 상기 제 1 핀 재료를 제거하는 단계;
    제 3 재료 증착 챔버에서 상기 기판 상에 마스크 재료를 증착하는 단계;
    상기 제 1 재료 증착 챔버에서 상기 기판 상에 제 3 핀 재료를 증착하는 단계;
    상기 제 2 재료 제거 챔버에서 상기 제 2 핀 재료를 제거하는 단계; 및
    제 3 재료 제거 챔버에서 상기 마스크 재료를 제거하는 단계
    를 포함하는,
    방법.
  14. 제 13 항에 있어서,
    상기 기판은, 진공을 파괴(breaking)시키지 않으면서, 상기 제 1 재료 제거 챔버, 상기 제 2 재료 제거 챔버, 및 상기 제 3 재료 제거 챔버 사이에서 이송되는,
    방법.
  15. 제 13 항에 있어서,
    상기 제 1 재료 제거 챔버, 상기 제 2 재료 제거 챔버, 및 상기 제 3 재료 제거 챔버는 건식 플라즈마 에칭 프로세스들을 통해 재료를 선택적으로 제거하도록 구성되고, 상기 제 1 핀 재료를 증착하는 단계, 상기 제 2 핀 재료를 증착하는 단계, 및 상기 제 3 핀 재료를 증착하는 단계는 에피택셜 증착 챔버에서 수행되는,
    방법.
KR1020177009959A 2014-09-12 2015-07-27 자기 정렬식 대체 핀 형성 KR102370595B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/484,645 2014-09-12
US14/484,645 US9209279B1 (en) 2014-09-12 2014-09-12 Self aligned replacement fin formation
PCT/US2015/042196 WO2016039869A1 (en) 2014-09-12 2015-07-27 Self aligned replacement fin formation

Publications (2)

Publication Number Publication Date
KR20170051518A true KR20170051518A (ko) 2017-05-11
KR102370595B1 KR102370595B1 (ko) 2022-03-03

Family

ID=54708391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177009959A KR102370595B1 (ko) 2014-09-12 2015-07-27 자기 정렬식 대체 핀 형성

Country Status (6)

Country Link
US (2) US9209279B1 (ko)
JP (1) JP6723227B2 (ko)
KR (1) KR102370595B1 (ko)
CN (1) CN107078060B (ko)
TW (2) TWI663735B (ko)
WO (1) WO2016039869A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190098704A (ko) * 2018-02-14 2019-08-22 어플라이드 머티어리얼스, 인코포레이티드 에칭 마스크 및 핀 구조 형성을 위한 방법들

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530701B2 (en) * 2014-12-18 2016-12-27 International Business Machines Corporation Method of forming semiconductor fins on SOI substrate
WO2017052905A1 (en) * 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US9779943B2 (en) 2016-02-25 2017-10-03 Globalfoundries Inc. Compensating for lithographic limitations in fabricating semiconductor interconnect structures
US9691626B1 (en) 2016-03-22 2017-06-27 Globalfoundries Inc. Method of forming a pattern for interconnection lines in an integrated circuit wherein the pattern includes gamma and beta block mask portions
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
TWI699885B (zh) 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
KR102384818B1 (ko) * 2016-04-25 2022-04-08 어플라이드 머티어리얼스, 인코포레이티드 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
US9691775B1 (en) * 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
WO2017189993A1 (en) 2016-04-29 2017-11-02 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US10559501B2 (en) 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818640B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US20180114699A1 (en) * 2016-10-20 2018-04-26 Tokyo Electron Limited Method for Self-Aligned Cutting of Single Fins
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10204781B1 (en) 2018-02-14 2019-02-12 Applied Materials, Inc. Methods for bottom up fin structure formation
US10629436B2 (en) 2018-04-12 2020-04-21 International Business Machines Corporation Spacer image transfer with double mandrel
TW201946112A (zh) * 2018-04-24 2019-12-01 美商應用材料股份有限公司 移除高深寬比結構中的ⅲ-v材料的方法
US10636911B1 (en) * 2018-11-20 2020-04-28 Nanya Technology Corporation Fin structure and method for manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070037318A (ko) * 2005-09-30 2007-04-04 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20080045729A (ko) * 2005-09-01 2008-05-23 마이크론 테크놀로지, 인크. 피치 멀티플리케이션을 위한 스페이서들을 갖는 마스크패턴들 및 그의 형성 방법
KR20090048544A (ko) * 2007-05-14 2009-05-14 마이크론 테크놀로지, 인크. 간이화한 피치 더블링 프로세스 플로우
CN102479754A (zh) * 2010-11-23 2012-05-30 台湾积体电路制造股份有限公司 调节集成电路中鳍片宽度的方法
KR20140069027A (ko) * 2011-08-26 2014-06-09 어플라이드 머티어리얼스, 인코포레이티드 이중 패터닝 식각 프로세스
KR20140099212A (ko) * 2013-02-01 2014-08-11 글로벌파운드리즈 인크. 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법
CN104218086A (zh) * 2013-05-31 2014-12-17 国际商业机器公司 具有共面形貌的多高度finfet

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
KR20080023814A (ko) * 2006-09-12 2008-03-17 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8937353B2 (en) * 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
US8450833B2 (en) * 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line
US8513131B2 (en) * 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
JP2013183085A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US8586449B1 (en) * 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US9431267B2 (en) * 2012-12-03 2016-08-30 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US8828839B2 (en) * 2013-01-29 2014-09-09 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finFET semiconductor devices
US9224654B2 (en) * 2013-11-25 2015-12-29 International Business Machines Corporation Fin capacitor employing sidewall image transfer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080045729A (ko) * 2005-09-01 2008-05-23 마이크론 테크놀로지, 인크. 피치 멀티플리케이션을 위한 스페이서들을 갖는 마스크패턴들 및 그의 형성 방법
KR20070037318A (ko) * 2005-09-30 2007-04-04 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20090048544A (ko) * 2007-05-14 2009-05-14 마이크론 테크놀로지, 인크. 간이화한 피치 더블링 프로세스 플로우
CN102479754A (zh) * 2010-11-23 2012-05-30 台湾积体电路制造股份有限公司 调节集成电路中鳍片宽度的方法
KR20140069027A (ko) * 2011-08-26 2014-06-09 어플라이드 머티어리얼스, 인코포레이티드 이중 패터닝 식각 프로세스
KR20140099212A (ko) * 2013-02-01 2014-08-11 글로벌파운드리즈 인크. 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법
CN104218086A (zh) * 2013-05-31 2014-12-17 国际商业机器公司 具有共面形貌的多高度finfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190098704A (ko) * 2018-02-14 2019-08-22 어플라이드 머티어리얼스, 인코포레이티드 에칭 마스크 및 핀 구조 형성을 위한 방법들

Also Published As

Publication number Publication date
TWI649878B (zh) 2019-02-01
CN107078060A (zh) 2017-08-18
JP2017532779A (ja) 2017-11-02
KR102370595B1 (ko) 2022-03-03
US9373546B2 (en) 2016-06-21
TW201613103A (en) 2016-04-01
WO2016039869A1 (en) 2016-03-17
US20160079126A1 (en) 2016-03-17
TWI663735B (zh) 2019-06-21
JP6723227B2 (ja) 2020-07-15
TW201836155A (zh) 2018-10-01
US9209279B1 (en) 2015-12-08
CN107078060B (zh) 2021-04-02

Similar Documents

Publication Publication Date Title
KR102370595B1 (ko) 자기 정렬식 대체 핀 형성
US9530637B2 (en) Fin structure formation by selective etching
CN109863578B (zh) 利用低温选择性外延的垂直传输fet器件
US20150303118A1 (en) Wrap-Around Contact
US11164959B2 (en) VFET devices with ILD protection
TWI713120B (zh) 製造半導體元件與鰭式場效應電晶體的方法
US9553147B2 (en) Trench formation with CD less than 10nm for replacement fin growth
US10867860B2 (en) Methods of forming FinFET device
TWI745045B (zh) 半導體元件及其製造方法
US10741393B2 (en) Methods for bottom up fin structure formation
US20200194587A1 (en) Uniform bottom spacer for vfet devices
US20170200825A1 (en) Method of forming a finfet structure with high quality epi film
CN109599339B (zh) 鳍式场效应晶体管器件及其形成方法
KR102135769B1 (ko) 에칭 마스크 및 핀 구조 형성을 위한 방법들
US20230395436A1 (en) Semiconductor devices with low leakage current and methods of fabricating the same
TWI841173B (zh) 半導體裝置及其形成方法
US20230253451A1 (en) Semiconductor device and methods of formation
TW202333240A (zh) 半導體裝置及其形成方法
TW202143311A (zh) 半導體裝置的製造方法
TW202337033A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant