KR20070037318A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20070037318A
KR20070037318A KR1020060090408A KR20060090408A KR20070037318A KR 20070037318 A KR20070037318 A KR 20070037318A KR 1020060090408 A KR1020060090408 A KR 1020060090408A KR 20060090408 A KR20060090408 A KR 20060090408A KR 20070037318 A KR20070037318 A KR 20070037318A
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Abstract

본 발명은 채널 영역의 손상을 억제하면서, 반도체층의 측벽에 채널을 갖게 하는 동시에, 채널이 형성되는 반도체층의 막두께 제어를 안정적으로 행할 수 있도록 하는 것을 과제로 한다.
본 발명은 선택 에피택셜 성장(epitaxial growth)을 사용함으로써, 제 1 반도체층(52)에 설치된 볼록부의 측벽에 제 2 반도체층(55)을 성막하고, 제 1 반도체층(52)을 에칭 제거한 후, 제 2 반도체층(55)의 측벽에 사이드월(62a, 62b)을 각각 형성하고, 사이드월(62a, 62b)을 마스크로 하여 반도체 기판(51) 및 제 2 반도체층(55)의 선택 산화를 행함으로써, 반도체 기판(51)과 제 2 반도체층(55) 사이에 매립된 매립산화막(63a)을 형성한다.
매립산화막, 산화방지용 사이드월, 게이트 전극, 불순물도입층

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 8은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 9는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 10은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 11은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 14는 본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
51…반도체 기판 52…제 1 반도체층
53…절연막 54, 55…제 2 반도체층
61…하지산화막 62…산화방지막
62a, 62b… 사이드월 스페이서 63a… 매립산화막
63b… 상부산화막 64…게이트 절연막
65…다결정 실리콘층 65a… 게이트 전극
66a, 66b… 소스/드레인층 70, 71…불순물도입층
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체층의 측벽에 채널을 가지는 전계 효과형 트랜지스터에 적용하기에 적합한 것이다.
종래의 반도체 장치로는, Si 기판 상에 Si의 핀(fin) 구조를 형성하고, 핀의 측벽을 따라 게이트 전극을 배치함으로써, 전류구동 능력을 확보하면서, 트랜지스터의 집적도를 향상시키는 방법이 개시되어 있다(비특허문헌1).
[비특허문헌1] Extended Abstract of the 2003 International Conference on Solid State Devices and Materials, Tokyo,2003,pp. 280-281
그러나, 종래의 핀 형 트랜지스터에서는, 레지스트 패턴을 마스크로 한 건식 에칭으로 채널 영역이 되는 핀 구조가 형성되어 있었다. 이 때문에, 건식 에칭 시의 손상에 의해 채널 영역에 결함이 발생하고, 계면준위의 증가나 이동성의 저하를 초래하므로, 전계 효과형 트랜지스터의 전기적 특성의 악화라는 문제가 있었다. 또, 채널 영역이 되는 핀 구조는 포토 에칭으로 형성되기 때문에 핀의 두께에 불균일이 발생하기 쉽고, 채널 영역이 되는 핀의 두께가 포토리소그래피 시의 노광 파장에 의해 제한되기 때문에, 핀의 박막화에 한계가 있다는 문제가 있었다.
따라서, 본 발명의 목적은, 채널 영역의 손상을 억제하면서 반도체층의 측벽에 채널을 갖게 하는 동시에, 채널이 형성되는 반도체층의 막두께 제어를 안정적으로 행하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 반도체 기판상에 에피택셜 성장(epitaxial growth)으로 부분적으로 성막된 반도체층과, 상기 반도체 기판과 상기 반도체층 사이에 매립된 매립산화막과, 상기 반도체층의 측벽에 배치된 게이트 전극과, 상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과, 상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고, 상기 반도체층의 상기 측벽이 상기 에피택셜 성장의 성막면인 것을 특징으로 한다.
이에 따라, 에피택셜 성장으로 성막된 반도체층의 측벽(즉, 에피택셜 성장의 성막면) 상에 채널을 배치하는 것이 가능해진다. 이로 인해, 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 할 수 있고, 채널 영역에 결함이 발생하는 것을 방지하는 것이 가능해지므로, 채널 영역의 계면준위의 증가나 이동성의 저하를 억제할 수 있다. 이 결과, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다.
또한, 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 채널이 형성되 는 반도체층의 막두께를 에피택셜 성장으로 제어할 수 있고, 반도체층의 막두께를 박막화하는 것을 가능하게 하면서, 반도체층의 막두께 제어를 안정적으로 행할 수 있다. 또한, 반도체 기판과 반도체층 사이에 매립산화막을 매립함으로써, 래치업(latch-up)을 방지하면서, 소스/드레인 접합 용량을 저감하는 것이 가능해지고, 저소비 전력화 및 고속화를 도모하는 것이 가능해지는 동시에, 저전압구동을 용이하게 실현할 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 상기 게이트 전극은 상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측의 측벽에 형성되는 것을 특징으로 한다.
이에 따라, 반도체층의 측벽에 설치된 성막면에 채널을 갖게 하는 것을 가능하게 하면서, 반도체층의 양측으로부터 트랜지스터를 구동하는 것이 가능해지고, 트랜지스터의 집적도를 향상시키는 것을 가능하게 하면서, 전류구동 능력을 상승시키는 것이 가능해진다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 상기 반도체층은 볼록한 형상, 핀(fin) 형상, 격자(grid) 형상 또는 네트(net) 형상인 것을 특징으로 한다.
이에 따라, 반도체층에 걸치도록 게이트 전극을 배치함으로써 반도체층의 측벽에 설치된 성막면에 채널을 갖게 하는 것을 가능하게 하면서, 반도체층의 양측으로부터 트랜지스터를 구동하는 것이 가능해진다. 이로 인해, 제조 공정의 번잡화를 억제하면서, 전류구동 능력을 상승시키는 것이 가능해지는 동시에, 트랜지스터 의 집적도를 향상시킬 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 돌기 형상 반도체층을 반도체 기판상에 형성하는 공정과, 상기 돌기 형상 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과, 상기 산화방지용 사이드월을 마스크로 하여 상기 돌기 형상 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 돌기 형상 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과, 상기 산화방지용 사이드월을 제거한 후, 상기 돌기 형상 반도체층의 측벽에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 산화방지용 사이드월을 마스크로 하여 돌기 형상 반도체층 및 반도체 기판의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 돌기 형상 반도체층을 매립 산화막 상에 배치하는 것이 가능해지는 동시에, 돌기 형상 반도체층의 측벽에 채널을 갖게 할 수 있다. 이로 인해, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 소스/드레인 접합 용량을 저감하는 것을 가능하게 해서, 전계 효과형 트랜지스터의 저소비 전력화 및 고속화를 도모하는 것이 가능해진다.
또, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판상에 제 1 반도체층을 에피택셜 성장으로 성막하는 공정과, 상기 반도체 기판상에 성막된 제 1 반도체층을 패터닝함으로써, 상기 제 1 반도체층의 측벽을 노출 시키는 공정과, 상기 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장으로 성막하는 공정과, 상기 제 2 반도체층을 상기 반도체 기판상에 남긴 채, 상기 제 1 반도체층을 상기 반도체 기판으로부터 제거하는 공정과, 상기 제 2 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과, 상기 산화방지용 사이드월을 마스크로 하여 상기 제 2 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 제 2 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과, 상기 산화방지용 사이드월을 제거한 후, 상기 제 2 반도체층의 성막면 상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스 층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장시키는 것이 가능해지는 동시에, 제 1 반도체층의 측벽에 성막된 제 2 반도체층의 성막면 상에 채널을 갖게 하는 것이 가능해진다. 또, 산화방지용 사이드월을 마스크로 하여 제 2 반도체층 및 반도체 기판의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 제 2 반도체층을 설치해 산화막 상에 배치할 수 있다. 이로 인해, 제 2 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 하면서, 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해지는 동시에, 채널이 형성되는 제 2 반도체층의 막두께를 에피택셜 성장으로 제어할 수 있다. 이 결과, 채널 영역에 결함이 발생하는 것을 방지하는 것이 가능해지는 동시에, 제 2 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서 도, 제 2 반도체층의 막두께를 박막화하는 것을 가능하게 하면서, 제 2 반도체층의 막두께 제어를 안정적으로 행할 수 있고, 전류구동 능력을 확보한 뒤에 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 측벽면에 채널을 가지는 반도체층과, 상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측의 측벽 상에 형성된 게이트 전극과, 상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과, 상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고, 상기 반도체층의 양측의 측벽 상에 형성된 상기 게이트 전극 중 한쪽 측벽 상에 형성된 게이트 전극과 다른쪽 측벽 상에 형성된 게이트 전극은 극성이 다른 것을 특징으로 한다.
본 발명에서는, 핀 형 MOSFET의 한 쪽(A면)의 측면의 게이트 전극과, 상기MOSFET 뒷 쪽(B면)의 측면의 게이트 전극은 독립하여 P, N의 극성이나 불순물 농도를 설정하고 있다. 또, 채널이 되는 반도체층은, 진성(intrinsic) 혹은 저농도의 불순물로 구성된다. 또한, 채널 영역이 되는 핀 형 반도체층의 포텐셜은 A, B 양측면의 게이트 전극의 일함수에 의해 결정된다. 이로 인해, A 측면과 B 측면의 게이트 전극이 접속되어 있으면, 핀 형 반도체층이 진성 또는 저농도 불순물인 경우에도, A, B 양측면의 게이트 전극 극성(P, N)의 선택에 의해, 임계치를 1V 정도 변화, 제어할 수 있다. 따라서, 핀 형 CMOS-LSI를 구성하도록 고·저 임계치를 갖는 Pch, Nch의 MOSFET를 모두, 극(極) 저농도의 핀 형 반도체층으로 실현할 수 있다. 저농도의 반도체층으로 이루어지는 채널 영역은 높은 이동성을 확보하고, 또한 보다 두꺼운 핀 형 반도체층을 이용해도 급격한 아임계치(sub-threshold) 특성을 가능하게 한다. 따라서, 본 발명은 온 전류(on-current)의 열화가 없는 반도체 장치를 제공한다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 반도체 기판상에 에피택셜 성장으로 성막된 측벽에 성막면을 가지는 반도체층과, 상기 반도체 기판과 상기 반도체층 사이에 매립된 매립산화막과, 상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측의 측벽 상에 형성된 게이트 전극과, 상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과, 상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고, 상기 반도체층의 양측의 측벽 상에 형성된 상기 게이트 전극 중 한쪽 측벽 상에 형성된 게이트 전극과 다른쪽 측벽 상에 형성된 게이트 전극은 극성이 다른 것을 특징으로 한다.
이에 따라, 반도체층의 측벽에 채널을 갖게 한 뒤에, 에피택셜 성장으로 성막된 성막면 상에 채널을 배치하는 것이 가능해진다. 이로 인해, 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 할 수 있고, 채널 영역에 결함이 발생하는 것을 방지하는 것이 가능해지므로, 채널 영역의 계면준위의 증가나 이동성의 저하를 억제할 수 있다. 이 결과, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다.
또, 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 채널이 형성되는 반도체층의 막두께를 에피택셜 성장으로 제어할 수 있어, 반도체층의 막두께를 박막화하는 것을 가능하게 하면서, 반도체층의 막두께 제어를 안정적으로 행할 수 있다. 또한, 반도체 기판과 반도체층 사이에 매립산화막을 매립함으로써, 래치업을 방지하면서, 소스/드레인 접합 용량을 저감하는 것이 가능해져, 저소비 전력화 및 고속화를 도모하는 것이 가능해지는 동시에, 저전압구동을 용이하게 실현할 수 있다.
또, 반도체층의 측벽면마다 농도 또는 극성이 다르도록 설정된 불순물도입층을 게이트 전극에 형성함으로써, 반도체층의 양측면에 배치된 게이트 전극에 의해 반도체층의 양측면의 포텐셜 및 바디(body) 영역의 포텐셜을 결정할 수 있다. 이로 인해, 반도체층의 측벽에 배치된 트랜지스터의 임계치 제어를 안정적으로 행하는 것을 가능하게 하면서, 반도체층의 불순물 농도를 낮추는 것이 가능해지고, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다. 또한, 반도체층의 불순물 농도를 낮게 하는 것이 가능해지므로, 반도체층을 후막화(厚膜化)했을 경우에 있어서도, 급격한 아임계치를 얻는 것이 가능해지고, 특성 편차를 저감시키는 것이 가능해지는 동시에, 제조 수율을 향상시키는 것을 가능하게 하여, 비용 절감을 도모할 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 상기 반도체층은 볼록한 형상, 핀 형상, 격자 형상 또는 네트 형상인 것을 특징으로 한다.
이에 따라, 반도체층에 걸치도록 게이트 전극을 배치함으로써 반도체층의 측벽에 설치된 성막면에 채널을 갖게 하는 것을 가능하게 하면서, 반도체층의 양측으 로부터 트랜지스터를 구동하는 것이 가능해진다. 이로 인해, 제조 공정의 번잡화를 억제하면서, 전류구동 능력을 상승시키는 것이 가능해지는 동시에, 트랜지스터의 집적도를 향상시킬 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치에 의하면, 상기 게이트 전극은 다결정 실리콘층 또는 실리사이드층을 가지고, 상기 반도체층의 양측의 측벽의 게이트 전극은 실리사이드층에서 접속되어 있는 것을 특징으로 한다.
이에 따라, 반도체층의 바디 영역이 진성 또는 저농도로 도핑되어 있을 경우에 있어서도, 반도체층의 양측의 측벽의 게이트 전극의 극성을 적절히 선택함으로써 임계치를 1V 정도 변화시킬 수 있고, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다.
또, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 돌기 모양 반도체층을 반도체 기판상에 형성하는 공정과, 상기 돌기 형상 반도체층의 윗면 및 측벽을 덮도록 상기 돌기 형상 반도체층에 게이트 전극용 재료를 성막하는 공정과, 상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 돌기 형상 반도체층의 측벽 중 한 쌍이 마주 보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과, 상기 게이트 전극용 재료를 패터닝함으로써, 상기 돌기 형상 반도체층 상에 걸치도록 해서 상기 돌기 형상 반도체층의 상기 한 쌍의 마주보는 측벽에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형 성하는 공정을 구비하는 것을 특징으로 한다.
또, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 돌기 모양 반도체층을 반도체 기판상에 형성하는 공정과, 상기 돌기 형상 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과, 상기 산화방지용 사이드월을 마스크로 하여 상기 돌기 형상 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 돌기 형상 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과, 상기 산화방지용 사이드월을 제거한 후, 상기 돌기 형상 반도체층의 상면 및 측벽을 덮도록 상기 돌기 형상 반도체층에 게이트 전극용 재료를 성막하는 공정과, 상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 돌기 형상 반도체층의 측벽 중 한 쌍의 마주 보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과, 상기 게이트 전극용 재료를 패터닝함으로써, 상기 돌기 형상 반도체층 상에 걸치도록 해서 상기 돌기 형상 반도체층의 양측의 측벽에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 산화방지용 사이드월을 마스크로 하여 돌기 형상 반도체층 및 반도체 기판의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 돌기 형상 반도체층을 매립산화막 상에 배치하는 것이 가능해지는 동시에, 돌기 형상 반도체층의 측벽에 채널을 갖게 할 수 있다. 이로 인해, 전류구동 능력을 확보한 뒤에, 트랜 지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 소스/드레인 접합 용량을 저감하는 것을 가능하게 하고, 전계 효과형 트랜지스터의 저소비 전력화 및 고속화를 도모하는 것이 가능해진다.
또, 경사 이온주입으로 게이트 전극용 재료에 불순물을 주입함으로써, 불순물도입층의 농도 또는 극성이 돌기 형상 반도체층의 측벽면 마다 다르도록 자기정합적으로 설정할 수 있다. 이로 인해, 반도체층의 불순물 농도를 낮게 설정했을 경우에 있어서도, 제조 공정의 번잡화를 억제하면서, 반도체층의 측벽에 배치된 트랜지스터의 임계치 제어를 안정적으로 행하는 것이 가능해지므로, 비용상승을 억제하면서, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다.
또한 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판상에 제 1 반도체층을 에피택셜 성장으로 성막하는 공정과, 상기 반도체 기판상에 성막된 제 1 반도체층을 패터닝함으로써, 상기 제 1 반도체층의 측벽을 노출시키는 공정과, 상기 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장으로 성막하는 공정과, 상기 제 2 반도체층을 상기 반도체 기판상에 남긴 채, 상기 제 1 반도체층을 상기 반도체 기판으로부터 제거하는 공정과, 상기 제 2 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과, 상기 산화방지용 사이드월을 마스크로 하여 상기 제 2 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 제 2 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과, 상기 산화방지용 사이드월을 제거한 후, 상기 제 2 반도체층의 상면 및 측벽을 덮 도록 게이트 전극용 재료를 성막하는 공정과, 상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 제 2 반도체층의 측벽 중 적어도 1개의 측벽에서, 상기 적어도 1개의 측벽의 외측의 측벽면과 내측의 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과, 상기 게이트 전극용 재료를 패터닝함으로써, 상기 제 2 반도체층 상에 걸치도록 해서 상기 적어도 1개의 측벽을 포함하는 상기 제 2 반도체층의 양측의 측벽에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장시키는 것이 가능해지는 동시에, 제 1 반도체층의 측벽에 성막된 제 2 반도체층의 성막면 상에 채널을 갖게 하는 것이 가능해진다. 또, 산화방지용 사이드월을 마스크로 하여 제 2 반도체층 및 반도체 기판의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 제 2 반도체층을 매립산화막 상에 배치할 수 있다. 이로 인해, 제 2 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 하면서, 제 2 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능해지는 동시에, 채널이 형성되는 제 2 반도체층의 막두께를 에피택셜 성장으로 제어할 수 있다. 이 결과, 채널 영역에 결함이 발생하는 것을 방지하는 것이 가능해지는 동시에, 제 2 반도체층의 측벽에 채널을 갖게 했을 경우에 있어서도, 제 2 반도체층의 막두께를 박막화하는 것을 가능하게 하면서, 제 2 반도체층의 막두께 제어를 안정적으로 행할 수 있고, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다.
또한, 불순물도입층의 농도 또는 극성이 돌기 형상 반도체층의 측벽면마다 다르도록 설정함으로써 반도체층의 불순물 농도를 낮게 설정했을 경우에 있어서도, 제조 공정의 번잡화를 억제하면서, 반도체층의 측벽에 배치된 트랜지스터의 임계치 제어를 안정적으로 행하는 것이 가능해지고, 비용상승을 억제하면서, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다.
또한, 본 발명의 일 양태에 따른 반도체 장치의 제조 방법에 의하면, 절연체 상에 형성된 반도체층을 패터닝함으로써, 상기 반도체층의 측벽을 노출시키는 공정과, 상기 반도체층의 상면 및 측벽을 덮도록 게이트 전극용 재료를 성막하는 공정과, 상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 반도체층의 측벽 중 한 쌍의 마주보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과, 상기 게이트 전극용 재료를 패터닝함으로써, 상기 제 2 반도체층 상에 걸치도록 해서 상기 반도체층의 상기 한 쌍의 마주보는 측벽에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 불순물도입층의 농도 또는 극성이 돌기 형상 반도체층의 측벽면 마다 다르도록 설정함으로써 반도체층의 불순물 농도를 낮게 설정했을 경우에 있어서도, 제조 공정의 번잡화를 억제하면서, 반도체층의 측벽에 배치된 트랜지스터의 임계치 제어를 안정적으로 행하는 것이 가능해지고, 비용상승을 억제하면서, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다.
이하, 본 발명의 실시 형태에 따른 반도체 장치 및 그 제조 방법에 대해서 도면을 참조하여 설명한다.
(1)제 1 실시예
도 1(a) 내지 도 11(a)는, 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도, 도 1(b) 내지 도 11(b)는, 도 1(a) 내지 도 11(a)의 A1-A1´ 내지 A11-A11´선에서 각각 절단한 단면도, 도 1(c) 내지 도 11(c)는, 도 1(a) 내지 도 11(a)의 B1-B1´내지 B11-B11´선에서 각각 절단한 단면도이다. 도 1에 있어서, 에피택셜 성장으로 제 1 반도체층(52)을 반도체 기판(51)상에 성막한다. 그리고 CVD 등의 방법에 의해, 제 1 반도체층(52) 상에 절연막(53)을 형성한다. 또, 절연층(53)의 재질로는, 예를 들면 실리콘 산화막 등을 이용할 수 있다.
다음에, 도 2에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연막(53) 및 제 1 반도체층(52)을 패터닝함으로써, 제 1 반도체층(52)의 측벽을 노출시키는 볼록부를 반도체 기판(51) 상에 형성한다. 여기에서, 제 1 반도체층(52)의 측벽을 노출시키는 볼록부를 반도체 기판(51) 상에 형성하는 경우, 제 1 반도체층(52)의 볼록부 주위의 반도체 기판(51)이 노출되도록 한다. 또, 제 1 반도체층(52)을 패터닝하는 형상으로서는 볼록한 형상 외에, 예를 들면 핀 형상, 격자 형상 또는 네트 형상으로 할 수 있다.
다음으로, 도 3에 도시된 바와 같이, 선택 에피택셜 성장을 사용함으로써, 제 1 반도체층(52)에 설치된 볼록부의 측벽에 제 2 반도체층(55)을 성막한다. 여기에서, 제 1 반도체층(52)의 볼록부 주위의 반도체 기판(51)은 노출되어 있으므로, 제 1 반도체층(52)에 설치된 볼록부의 측벽에 제 2 반도체층(55)이 성막될 때, 반도체 기판(51)의 표면에도 제 2 반도체층(54)이 성막된다. 또한 제 2 반도체층(54, 55)의 선택 에피택셜 성장에서는, 절연막(53) 상에는 제 2 반도체층(54, 55)은 성막되지 않으므로, 제 1 반도체층(52)에 설치된 볼록부의 측벽 및 반도체 기판(51)의 표면에만 제 2 반도체층(54, 55)을 형성할 수 있다.
또, 제 1 반도체층(52)은, 반도체 기판(51) 및 제 2 반도체층(54, 55)보다도 에칭 비율이 큰 재질을 이용할 수 있고, 반도체 기판(51), 제 1 반도체층(52) 및 제 2 반도체층(54, 55)의 재질로서는, 예를 들면 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 중에서 선택한 조합을 이용할 수 있다. 특히, 반도체 기판(51)이 Si의 경우, 제 1 반도체층(52)으로서 SiGe, 제 2 반도체층 (54, 55)으로 Si를 이용하는 것이 바람직하다. 이에 따라, 제 1 반도체층(52)과 제 2 반도체층(54, 55) 사이의 격자 정합이 가능하면서, 제 1 반도체층(52)과 제 2 반도체층(54, 55) 사이의 에칭 비율을 확보할 수 있고, 결정 품질이 좋은 제 2 반도체층(54, 55)을 제 1 반도체층(52)의 측벽에 형성할 수 있다.
다음에, 도 4에 도시된 바와 같이, 제 1 반도체층(52) 상의 절연막(53)을 제거한 후, 에칭 가스 또는 에칭액을 제 1 반도체층(52)에 접촉시킴으로써, 제 1 반 도체층(52)을 에칭으로 제거한다. 또한, 제 2 반도체층(54, 55)이 Si, 제 1 반도체층(52)이 SiGe의 경우, 제 1 반도체층(52)의 에칭액으로서 불질산(hydrofluoric/nitric acid)(불산, 질산, 물의 혼합액)을 이용하는 것이 바람직하다. 이에 따라, Si와 SiGe의 선택비로서 1:100 내지 1:1000 정도를 얻을 수 있어, 제 2 반도체층(54, 55)의 오버 에칭을 억제하면서, 제 1 반도체층(52)을 제거하는 것이 가능해진다. 또한 제 1 반도체층(52)의 에칭액으로서 불질산 과산화수소수(hydrofluoric/nitric hydrogen peroxide water), 암모니아 과산화수소수(ammonia hydrogen peroxide water), 또는 불초산 과산화수소수(hydrofluoric/acetic acid hydrogen peroxide water) 등을 사용해도 된다.
다음에, 도 5에 도시된 바와 같이, 제 2 반도체층(54, 55)의 열산화에 의해 제 2 반도체층(54, 55)의 표면에 하지산화막(61)을 형성한다. 그리고 CVD법 등에 의해, 하지산화막(61) 상의 전체 면에 산화방지막(62)을 형성한다. 또, 산화방지막(62)으로는, 예를 들면 실리콘 질화막을 이용할 수 있다.
다음에, 도 6에 도시된 바와 같이, RIE 등의 이방성 에칭을 이용해서 산화방지막(62)을 에치 백(etch back)함으로써, 제 2 반도체층(55)의 측벽에 사이드월(62a, 62b)을 각각 형성한다. 또한, 산화방지막(62)으로는, 예를 들면 실리콘 질화막 또는 실리콘 산화막과 실리콘 질화막의 적층을 이용할 수 있다.
다음에, 도 7에 도시된 바와 같이, 사이드월(62a, 62b)을 마스크로 하여 반도체 기판(51) 및 제 2 반도체층(55)의 선택 산화를 행함으로써, 반도체 기판(51)의 표면을 덮는 동시에, 반도체 기판(51)과 제 2 반도체층(55) 사이에 매립된 매립 산화막(63a)을 형성한다. 여기에서, 제 2 반도체층(55)의 측벽에 사이드월(62a, 62b)을 각각 형성할 때에, 제 2 반도체층(55)의 상단을 산화방지막(62)으로부터 노출시킴으로써, 제 2 반도체층(55)의 상부에는 상부산화막(63b)이 형성된다.
다음에, 도 8에 도시된 바와 같이, 제 2 반도체층(55)의 측벽으로부터 사이드월(62a, 62b)을 제거함으로써, 제 2 반도체층(55)의 측벽을 노출시킨다.
다음에, 도 9에 도시된 바와 같이, 제 2 반도체층(55)의 측벽면의 열산화처리 혹은 ALD, CVD 처리를 함으로써, 제 2 반도체층(55)의 측벽면에 게이트 절연막(64)을 형성한다. 그리고 CVD 등의 방법에 의해, 게이트 절연막(64)이 형성된 제 2 반도체층(55) 전체가 덮이도록 매립산화막(63a) 상에 다결정 실리콘층(65)을 형성한다.
다음에, 도 10에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용해서 다결정 실리콘층(65)을 패터닝함으로써, 제 2 반도체층(55)의 측벽을 거쳐서 제 2 반도체층(55) 상에 걸치도록 배치된 게이트 전극(65a)을 설치해 산화막( 63a) 상에 형성한다.
다음에, 도 11에 도시된 바와 같이, 게이트 전극(65a)을 마스크로 하여, As, P, B 등의 불순물을 제 2 반도체층(55) 내에 이온주입함으로써, 게이트 전극(65a)의 옆 쪽에 각각 배치된 소스/드레인층(66a, 66b)을 제 2 반도체층(55)에 형성한다.
이에 따라, 제 1 반도체층(52)의 측벽에 제 2 반도체층(55)을 에피택셜 성장시키는 것이 가능해지는 동시에, 제 1 반도체층(52)의 측벽에 성막된 제 2 반도체 층(55)의 성막면 상에 채널을 갖게 하는 것이 가능해진다. 또한, 사이드월(62a, 62b)을 마스크로 하여 제 2 반도체층(55) 및 반도체 기판(51)의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 제 2 반도체층(55)을 매립산화막(63a) 상에 배치할 수 있다. 이로 인해, 제 2 반도체층(55)의 측벽에 채널을 갖게 했을 경우에도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 하면서, 제 2 반도체층(55)과 반도체 기판(51) 사이의 절연을 도모하는 것이 가능해지는 동시에, 채널이 형성되는 제 2 반도체층(55)의 막두께를 에피택셜 성장으로 제어할 수 있다. 이 결과, 채널 영역에 결함이 발생하는 것을 방지하는 것이 가능해지는 동시에, 제 2 반도체층(55)의 측벽에 채널을 갖게 했을 경우에도 제 2 반도체층(55)의 막두께를 박막화하는 것을 가능하게 하며, 제 2 반도체층(55)의 막두께 제어를 안정적으로 행할 수 있고, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다. 또한, 반도체 기판(51)과 제 2 반도체층(55) 사이에 매립산화막(63a)을 매립함으로써, 래치업을 방지하면서, 소스/드레인 접합 용량을 저감하는 것이 가능해지고, 저소비 전력화 및 고속화를 도모하는 것이 가능해지는 동시에, 저전압구동을 용이하게 실현할 수 있다.
또, 상기 실시예에서는 핀 형상의 제 2 반도체층(55)을 반도체 기판(51) 상에 형성하기 위해서, 반도체 기판(51) 상에 형성된 제 1 반도체층(52)의 측벽에 제 2 반도체층(55)을 에피택셜 성장시키는 방법에 관하여 설명했지만, 포토 에칭(photo etching) 등의 방법으로 반도체 기판(51)의 표면을 핀 형상으로 가공하여 도 좋다.
(2) 제 2 실시예
도 12(a) 내지 도 14(a)는, 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 사시도, 도 12(b) 내지 도 14(b)는, 도 12(a) 내지 도 14(a)의 A12-A12´ 내지 A14-A14´선에서 각각 절단한 단면도, 도 12(c) 내지 도 14(c)는, 도 12(a) 내지 도 14(a)의 B12-B12´내지 B14-B14´선에서 각각 절단한 단면도이다.
이 제 2 실시예에 있어서, 도 9(a) 내지 (c)에 도시된 다결정 실리콘층(65)을 형성하는 공정까지는, 예를 들면 제 1 실시예와 같다. 즉, 도 1에 있어서, 에피택셜 성장으로 제 1 반도체층(52)을 반도체 기판(51) 상에 성막한다. 그리고 CVD 등의 방법에 의해, 제 1 반도체층(52) 상에 절연막(53)을 형성한다. 또, 절연층(53)의 재질로서는, 예를 들면 실리콘 산화막 등을 이용할 수 있다.
다음에, 도 2에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 절연막(53) 및 제 1 반도체층(52)을 패터닝함으로써, 제 1 반도체층(52)의 측벽을 노출시키는 볼록부를 반도체 기판(51)상에 형성한다. 여기에서, 제 1 반도체층(52)의 측벽을 노출시키는 볼록부를 반도체 기판(51) 상에 형성할 경우, 제 1 반도체층(52)의 볼록부 주위의 반도체 기판(51)을 노출하도록 한다. 또, 제 1 반도체층(52)을 패터닝하는 형상으로는 볼록한 형상 외에, 예를 들면 핀 형상, 격자 형상 또는 네트 형상으로 할 수 있다.
다음에, 도 3에 도시된 바와 같이, 선택 에피택셜 성장을 이용함으로써, 제 1 반도체층(52)에 설치된 볼록부의 측벽에 제 2 반도체층(55)을 성막한다. 여기에서, 제 1 반도체층(52)의 볼록부 주위의 반도체 기판(51)은 노출되어 있으므로, 제 1 반도체층(52)에 설치된 볼록부의 측벽에 제 2 반도체층(55)이 성막될 때에, 반도체 기판(51)의 표면에도 제 2 반도체층(54)이 성막된다. 또한, 제 2 반도체층(54, 55)의 선택 에피택셜 성장에서는, 절연막(53) 상에는 제 2 반도체층(54, 55)이 성막되지 않으므로, 제 1 반도체층(52)에 설치된 볼록부의 측벽 및 반도체 기판(51)의 표면에만 제 2 반도체층(54, 55)을 형성할 수 있다.
또, 제 1 반도체층(52)은, 반도체 기판(51) 및 제 2 반도체층(54, 55)보다도 에칭 비율이 큰 재질을 이용할 수 있고, 반도체 기판(51), 제 1 반도체층(52) 및 제 2 반도체층(54, 55)의 재질로는, 예를 들면 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 중에서 선택된 조합을 이용할 수 있다. 특히, 반도체 기판(51)이 Si의 경우, 제 1 반도체층(52)으로서 SiGe, 제 2 반도체층(54, 55)로서 Si를 이용하는 것이 바람직하다. 이에 따라, 제 1 반도체층(52)과 제 2 반도체층(54, 55) 사이의 격자정합을 취하는 것이 가능하면서, 제 1 반도체층(52)과 제 2 반도체층(54, 55) 사이의 에칭 비율을 확보할 수 있고, 결정 품질이 좋은 제 2 반도체층(54, 55)을 제 1 반도체층(52)의 측벽에 형성할 수 있다.
다음에, 도 4에 도시된 바와 같이, 제 1 반도체층(52)상의 절연막(53)을 제거한 후, 에칭 가스 또는 에칭액을 제 1 반도체층(52)에 접촉시킴으로써, 제 1 반도체층(52)을 에칭으로 제거한다. 또, 제 2 반도체층(54, 55)이 Si, 제 1 반도체층(52)이 SiGe인 경우, 제 1 반도체층(52)의 에칭액으로서 불질산(불산, 질산, 물 의 혼합액)을 이용하는 것이 바람직하다. 이에 따라, Si와 SiGe의 선택비로서 1:100 내지 1:1000 정도를 얻을 수 있고, 제 2 반도체층(54, 55)의 오버 에칭을 억제하면서, 제 1 반도체층(52)을 제거하는 것이 가능해진다. 또한, 제 1 반도체층(52)의 에칭액으로서 불질산 과산화수소수, 암모니아 과산화수소수, 또는 불초산 과산화수소수 등을 사용해도 된다.
다음에, 도 5에 도시된 바와 같이, 제 2 반도체층(54, 55)의 열산화에 의해 제 2 반도체층(54, 55)의 표면에 하지산화막(61)을 형성한다. 그리고 CVD 등의 방법에 의해, 하지산화막(61) 상의 전체 면에 산화방지막(62)을 형성한다. 또, 산화방지막(62)으로는, 예를 들면 실리콘 질화막을 이용할 수 있다.
다음에, 도 6에 도시된 바와 같이, RIE 등의 이방성 에칭을 이용해서 산화방지막(62)을 에치백함으로써, 제 2 반도체층(55)의 측벽에 사이드월(62a, 62b)을 각각 형성한다. 또, 산화방지막(62)으로는, 예를 들면 실리콘 질화막을 이용할 수 있다.
다음에, 도 7에 도시된 바와 같이, 사이드월(62a, 62b)을 마스크로 하여 반도체 기판(51) 및 제 2 반도체층(55)의 선택 산화를 행함으로써, 반도체 기판(51)의 표면을 덮는 동시에, 반도체 기판(51)과 제 2 반도체층(55) 사이에 매립된 매립산화막(63a)을 형성한다. 여기에서, 제 2 반도체층(55)의 측벽에 사이드월(62a, 62b)을 각각 형성할 때에, 제 2 반도체층(55)의 상단을 산화방지막(62)으로부터 노출시킴으로써, 제 2 반도체층(55)의 상부에는 상부산화막(63b)이 형성된다.
다음에, 도 8에 도시된 바와 같이, 제 2 반도체층(55)의 측벽으로부터 사이 드월(62a, 62b)을 제거함으로써, 제 2 반도체층(55)의 측벽을 노출시킨다.
다음에, 도 9에 도시된 바와 같이, 제 2 반도체층(55)의 측벽면을 열산화 함으로써, 제 2 반도체층(55)의 측벽면에 게이트 절연막(64)을 형성한다. 그리고, CVD 등의 방법에 의해, 게이트 절연막(64)이 형성된 제 2 반도체층(55) 전체가 덮이도록 매립산화막(63a) 상에 다결정 실리콘층(65)을 형성한다. 또, 다결정 실리콘층(65) 대신에, MoSi2, CoSi2, TiSi2, NiSi2 등의 실리사이드 층을 이용하는 것도 좋다. 또, 실리사이드 층과 다결정 실리콘층의 적층도 좋다.
이렇게 다결정 실리콘층(65)을 형성한 후에, 도 12에 도시된 바와 같이, 다결정 실리콘층(65)에 회전 경사 이온주입(rotating tilted ion implantation)을 행함으로써, 제 2 반도체층(55)의 측벽면마다 농도 또는 극성이 다르도록 설정된 불순물도입층(70, 71)을 다결정 실리콘층(65)에 각각 형성한다. 예를 들면, 불순물도입층(70)에는 B, BF2등의 III족 원소의 이온을 주입함으로써 극성을 P형으로 설정하는 동시에, 불순물도입층(71)에는 As, P 등의 V족 원소의 이온을 주입함으로써 극성을 N형으로 설정할 수 있다. 또한. 본 발명에 따른 트랜지스터를 복수 개 가지는 반도체 장치의 제조방법에 있어서, 포토리소그래피(레지스트 마스크에 의한 선택적 이온주입) 기술을 병용함으로써, 불순물도입층(70, 71)의 농도 또는 극성을 각 트랜지스터마다 각각 다르게 할 수 있다. 여기에서, 일부의 트랜지스터에 있어서는, 반도체(55)의 측벽형성되는 다결정 실리콘층(65)의 양측면 영역(70, 71)에 같은 극성·같은 불순물 농도가 도입되는 조합도 물론 가능하다. 또, 경사 이온주 입시의 각도는, 제 2 반도체층(55)의 측벽면에 형성된 다결정 실리콘층(65)의 밑바닥 근방까지 불순물을 주입할 수 있게 설정하는 것이 바람직하다. 또, 불순물도입층(70, 71)이 형성된 다결정 실리콘층(65) 상에 실리사이드층을 성막함으로써, 불순물도입층(70, 71)이 서로 전기적으로 접속되도록 하여도 좋다.
다음에, 도 13에 도시된 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용해서 다결정 실리콘층(65)을 패터닝함으로써, 제 2 반도체층(55)의 측벽을 거쳐서 제 2 반도체층(55) 상에 걸치도록 배치된 게이트 전극(65a)을 매립산화막(63a) 상에 형성한다.
다음에, 도 14에 도시된 바와 같이, 게이트 전극(65a)을 마스크로 하여, As, P, B 등의 불순물을 제 2 반도체층(55) 내에 이온주입함으로써, 게이트 전극(65a)의 옆쪽에 각각 배치된 소스/드레인층(66a, 66b)을 제 2 반도체층(55)에 형성한다.
이에 따라, 제 1 반도체층(52)의 측벽에 제 2 반도체층(55)을 에피택셜 성장시키는 것이 가능해지는 동시에, 제 1 반도체층(52)의 측벽에 성막된 제 2 반도체층(55)의 성막면 상에 채널을 갖게 하는 것이 가능해진다. 또한, 사이드월(62a, 62b)을 마스크로 하여 제 2 반도체층(55) 및 반도체 기판(51)의 선택 산화를 행함으로써, SOI 기판을 이용하지 않고, 제 2 반도체층(55)을 매립산화막(63a) 상에 배치할 수 있다. 이 때문에, 제 2 반도체층(55)의 측벽에 채널을 갖게 했을 경우에 있어서도, 건식 에칭에 의한 손상이 채널에 미치지 않도록 하면서, 제 2 반도체층(55)과 반도체 기판(51) 사이의 절연을 도모하는 것이 가능해지는 동시에, 채널이 형성되는 제 2 반도체층(55)의 막두께를 에피택셜 성장으로 제어할 수 있다.
이 결과, 채널 영역에 결함의 발생을 방지하는 것이 가능해지는 동시에, 제 2 반도체층(55)의 측벽에 채널을 갖게 했을 경우에 있어서도, 제 2 반도체층(55)의 막두께를 박막화하는 것을 가능하게 하면서, 제 2 반도체층(55)의 막두께 제어를 안정적으로 행할 수 있고, 전류구동 능력을 확보한 뒤에, 트랜지스터의 집적도를 향상시키는 것이 가능해지는 동시에, 안정하고 우수한 전기적 특성을 얻을 수 있다. 또, 반도체 기판(51)과 제 2 반도체층(55) 사이에 매립산화막(63a)을 매립함으로써, 래치업을 방지하면서, 소스/드레인 접합 용량을 저감하는 것이 가능해지고, 저소비 전력화 및 고속화를 도모하는 것이 가능해지는 동시에, 저전압구동을 용이하게 실현할 수 있다.
또, 제 2 반도체층(55)의 측벽면마다 농도 또는 극성이 다르도록 설정된 불순물도입층(70, 71)을 게이트 전극(65a)에 형성함으로써, 제 2 반도체층(55)의 양측면에 배치된 게이트 전극(65a)에 의해 제 2 반도체층(55)의 양측면의 포텐셜 및 바디 영역의 포텐셜을 결정할 수 있다. 이 때문에, 제 2 반도체층(55)의 측벽에 배치된 트랜지스터의 임계치 제어를 안정적으로 행하는 것이 가능해지면서, 제 2 반도체층(55)의 불순물 농도를 낮게 하는 것이 가능해지고, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다. 또한, 제 2 반도체층(55)의 불순물 농도를 낮게 하는 것이 가능해지므로, 제 2 반도체층(55)을 후막화 했을 경우에 있어서도, 급격한 아임계치를 얻는 것이 가능해지고, 특성 편차를 저감시키는 것이 가능해지는 동시에, 제조 수율을 향상시키는 것을 가능하게 하여, 비용 절감을 도모할 수 있다.
또, 제 2 반도체층(55)의 양측 측벽의 게이트 전극(65a)을 실리사이드 층으로 접속함으로써, 제 2 반도체층(55)의 바디 영역이 진성 혹은 저농도로 도핑되어 있을 경우에 있어서도, 제 2 반도체층(55)의 양측 측벽의 게이트 전극(65a)의 극성을 적절히 선택함으로써 임계치를 1V 정도 변화시킬 수 있고, 전계 효과형 트랜지스터의 이동도를 향상시켜, 온 전류를 증대시킬 수 있다.
또, 상기 실시예에서는 핀 형상의 제 2 반도체층(55)을 반도체 기판(51) 상에 형성하기 위해서, 반도체 기판(51) 상에 형성된 제 1 반도체층(52)의 측벽에 제 2 반도체층(55)을 에피택셜 성장시키는 방법에 관하여 설명했지만, 포토 에칭 등의 방법에서 반도체 기판(51)의 표면을 핀 형상으로 가공하여도 좋다.
또한, 상기 실시예에서는 핀 형상의 제 2 반도체층(55)을 반도체 기판(51)으로부터 절연하기 위해서, 제 2 반도체층(55)과 반도체 기판(51) 사이에 매립산화막(63a)을 형성하는 방법에 관하여 설명했지만, SOI 기판의 SOI 층을 핀 형상으로 가공하여도 좋다.
본 발명에 의하면, 채널 영역의 손상을 억제하면서 반도체층의 측벽에 채널을 갖게 하는 동시에, 채널이 형성되는 반도체층의 막두께 제어를 안정적으로 행하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법이 제공된다.

Claims (13)

  1. 반도체 기판상에 에피택셜 성장(epitaxial growth)으로 부분적으로 성막된 반도체층과,
    상기 반도체 기판과 상기 반도체층 사이에 매립된 매립산화막과,
    상기 반도체층의 측벽에 배치된 게이트 전극과,
    상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과,
    상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고,
    상기 반도체층의 상기 측벽이 상기 에피택셜 성장의 성막면인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측의 측벽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 볼록한 형상, 핀(fin) 형상, 격자(grid) 형상 또는 네트(net) 형상인 것을 특징으로 하는 반도체 장치.
  4. 돌기 형상 반도체층을 반도체 기판상에 형성하는 공정과,
    상기 돌기 형상 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과,
    상기 산화방지용 사이드월을 마스크로 하여 상기 돌기 형상 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 돌기 형상 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과,
    상기 산화방지용 사이드월을 제거한 후, 상기 돌기 형상 반도체층의 측벽에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판상에 제 1 반도체층을 에피택셜 성장으로 성막하는 공정과,
    상기 반도체 기판상에 성막된 제 1 반도체층을 패터닝(patterning)함으로써, 상기 제 1 반도체층의 측벽을 노출시키는 공정과,
    상기 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장으로 성막하는 공정과,
    상기 제 2 반도체층을 상기 반도체 기판상에 남긴 채, 상기 제 1 반도체층을 상기 반도체 기판으로부터 제거하는 공정과,
    상기 제 2 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과,
    상기 산화방지용 사이드월을 마스크로 하여 상기 제 2 반도체층 및 상기 반 도체 기판의 선택 산화를 행함으로써, 상기 제 2 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과,
    상기 산화방지용 사이드월을 제거한 후, 상기 제 2 반도체층의 성막면 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 측벽면에 채널을 가지는 반도체층과,
    상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측의 측벽 상에 형성된 게이트 전극과,
    상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과,
    상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고,
    상기 반도체층의 양측 측벽 상에 형성된 상기 게이트 전극 중 한쪽 측벽 상에 형성된 게이트 전극과 다른쪽 측벽 상에 형성된 게이트 전극은 극성이 다른 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판상에 에피택셜 성장으로 성막된 측벽에 성막면을 가지는 반도체층과,
    상기 반도체 기판과 상기 반도체층 사이에 매립된 매립산화막과,
    상기 반도체층 상에 걸치도록 해서 상기 반도체층의 양측 측벽 상에 형성된 게이트 전극과,
    상기 반도체층에 형성되어 상기 게이트 전극의 한쪽 측에 배치된 소스층과,
    상기 반도체층에 형성되어 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 구비하고,
    상기 반도체층의 양측 측벽 상에 형성된 상기 게이트 전극 중 한쪽 측 벽 상에 형성된 게이트 전극과 다른쪽 측벽 상에 형성된 게이트 전극은 극성이 다른 것을 특징으로 하는 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 반도체층은 볼록한 형상, 핀 형상, 격자 형상 또는 네트 형상인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 게이트 전극은 다결정 실리콘층 또는 실리사이드 층을 가지며, 상기 반도체층의 양측 측벽의 게이트 전극은 실리사이드 층으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 돌기 형상 반도체층을 반도체 기판상에 형성하는 공정과,
    상기 돌기 형상 반도체층의 상면 및 측벽을 덮도록 상기 돌기 형상 반도체층에 게이트 전극용 재료를 성막하는 공정과,
    상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 돌기 형상 반도체층의 측벽 중 한 쌍의 마주보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과, 상기 게이트 전극용 재료를 패터닝함으로써, 상기 돌기 형상 반도체층 상에 걸치도록 해서 상기 돌기 형상 반도체층의 상기 한 쌍의 마주보는 측벽에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 돌기 형상 반도체층을 반도체 기판상에 형성하는 공정과,
    상기 돌기 형상 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과,
    상기 산화방지용 사이드월을 마스크로 하여 상기 돌기 형상 반도체층 및 상기반도체 기판의 선택 산화를 행함으로써, 상기 돌기 형상 반도체층과 상기 반도체 기판 사이에 매립된 매립산화막을 형성하는 공정과,
    상기 산화방지용 사이드월을 제거한 후, 상기 돌기 형상 반도체층의 상면 및 측벽을 덮도록 상기 돌기 형상 반도체층에 게이트 전극용 재료를 성막하는 공정과,
    상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 돌기 형상 반 도체층의 측벽 중 한 쌍의 마주 보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과,
    상기 게이트 전극용 재료를 패터닝함으로써, 상기 돌기 형상 반도체층 상에 걸치도록 해서 상기 돌기 형상 반도체층의 양측의 측벽에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 돌기 형상 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판상에 제 1 반도체층을 에피택셜 성장으로 성막하는 공정과,
    상기 반도체 기판상에 성막된 제 1 반도체층을 패터닝함으로써, 상기 제 1 반도체층의 측벽을 노출시키는 공정과,
    상기 제 1 반도체층의 측벽에 제 2 반도체층을 에피택셜 성장으로 성막하는 공정과,
    상기 제 2 반도체층을 상기 반도체 기판상에 남긴 채, 상기 제 1 반도체층을 상기 반도체 기판으로부터 제거하는 공정과,
    상기 제 2 반도체층의 측벽에 산화방지용 사이드월을 형성하는 공정과,
    상기 산화방지용 사이드월을 마스크로 하여 상기 제 2 반도체층 및 상기 반도체 기판의 선택 산화를 행함으로써, 상기 제 2 반도체층과 상기 반도체 기판 사 이에 매립된 매립산화막을 형성하는 공정과,
    상기 산화방지용 사이드월을 제거한 후, 상기 제 2 반도체층의 상면 및 측벽을 덮도록 게이트 전극용 재료를 성막하는 공정과,
    상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 제 2 반도체층의 측벽 중 적어도 1개의 측벽에서, 상기 적어도 1개의 측벽의 외측의 측벽면과 내측의 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과,
    상기 게이트 전극용 재료를 패터닝함으로써, 상기 제 2 반도체층 상에 걸치도록 해서 상기 적어도 1개의 측벽을 포함하는 상기 제 2 반도체층의 양측의 측벽에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 절연체 상에 형성된 반도체층을 패터닝함으로써, 상기 반도체층의 측벽을 노출시키는 공정과,
    상기 반도체층의 상면 및 측벽을 덮도록 게이트 전극용 재료를 성막하는 공정과,
    상기 게이트 전극용 재료에 경사 이온주입을 행함으로써, 상기 반도체층의 측벽 중 한 쌍의 마주 보는 측벽에서 한쪽 측벽면과 다른쪽 측벽면에서 농도 또는 극성이 다르도록 설정된 불순물도입층을 상기 게이트 전극용 재료에 형성하는 공정과,
    상기 게이트 전극용 재료를 패터닝함으로써, 상기 제 2 반도체층 상에 걸치도록 해서 상기 반도체층의 상기 한 쌍의 마주 보는 측벽에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 한쪽 측에 배치된 소스층 및 상기 게이트 전극의 다른쪽 측에 배치된 드레인층을 상기 제 2 반도체층에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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