TWI649878B - 自對準置換鰭片的形成 - Google Patents

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Abstract

在此提供用於形成FinFET結構的方法與設備。本文所述之選擇性蝕刻與沉積製程可提供於FinFET之製造而無需利用多重圖案化製程。本文所述之實施例也提供鰭片材料之製造方法，該方法用於從矽轉變成三五族材料，同時維持所用之各種材料的可接受的晶格走向。進一步之實施例提供蝕刻設備，該蝕刻設備可用於執行本文所述之方法。

Description

自對準置換鰭片的形成
本案揭露內容之實施例大體上關於用於形成鰭式場效電晶體(FinFET)之結構的方法與設備。更詳細而言，本文所述之實施例關於自對準置換鰭片結構的形成。
為了回應具更密集之電路的更小電子元件的與日俱增之需求，已開發具三維(3D)結構的元件。此類元件的範例可包括具有導電性鰭片狀結構的FinFET，該等導電性鰭片狀結構垂直抬升於水平延伸的基板上方。習知的FinFET可形成於諸如半導體基板或絕緣體上覆矽基板之類的基板上。該基板可包括半導體基板與配置在該半導體基板上的氧化物層。
當製造FinFET時，期望具有高深寬比的鰭片結構。鰭片結構的高深寬比容許有較大量的電流被提供通過相同量的地形區域。由於次10nm節點所需的臨界尺寸減少，所以高深寬比FinFET的製造是困難的。形成次10nm節點的FinFET結構因各種圖案化與光微影製程的限制及增加的複雜度而變得更為複雜。例如，倘若有與形成次10nm節點之FinFET結構相關的小節距尺寸的要求，則多重圖案化製程(諸如自對準雙重圖案化(SADP) 與自對準四重圖案化(SAQP)製程)可能不會適當地提供可靠的圖案化。再者，當前的光微影與圖案化製程是耗時的，而減少元件處理的產率。
因此，本技術中所需要的是製造FinFET結構的方法與設備。
一個實施例中，提供一種用於形成FinFET結構的方法。該方法包括在基板上形成至少第一心軸結構與第二心軸結構，該第一心軸結構與該第二心軸結構具有第一節距尺寸。該第一心軸結構與該第二心軸結構可界定凹部，且第一鰭片材料層可正形地(conformally)沉積在該凹部內。可移除該第一心軸結構與該第二心軸結構而形成至少第一鰭片結構與第二鰭片結構。該第一鰭片結構與該第二鰭片結構可具有第二節距尺寸，該第二節距尺寸小於該第一節距尺寸。介電層也可沉積於該第一鰭片材料層與該基板上。
另一實施例中，提供一種形成半導體元件的方法。該方法包括於基板上形成具有多個側壁的複數個心軸結構，且將第一鰭片材料沉積在該複數個心軸結構的該等側壁上，以形成複數個第一鰭片結構。可移除該複數個心軸結構，且可在該複數個第一鰭片結構的多個側壁上沉積第二鰭片材料，以形成複數個第二鰭片結構。可移除該複數個第一鰭片結構，且可在該複數個第二鰭片結構的區域上沉積遮罩。可於未遮蔽的區域中將第三鰭片材料沉積在 該複數個第二鰭片結構的側壁上，以形成複數個第三鰭片結構。可從該未遮蔽的區域移除該複數個第二鰭片結構且也可移除該遮罩。
尚有另一實施例中，提供一種形成半導體元件的方法。該方法包括在第一材料移除腔室中蝕刻基板以形成複數個心軸結構，以及在第一材料沉積腔室中在該基板上沉積第一鰭片材料。可在該第一材料移除腔室中移除該複數個心軸結構，且在第二材料沉積腔室中於該基板上沉積氧化物材料。可在該第一材料移除腔室中移除該氧化物材料的一部分，且可在該第一材料沉積腔室中於該基板上沉積第二鰭片材料。可於第二材料移除腔室中移除該第一鰭片材料，且可在第三材料沉積腔室中於該基板上沉積遮罩材料。可在該第一材料沉積腔室中於該基板上沉積第三鰭片材料，且可在該第二材料移除腔室中移除該第二鰭片材料。可在第三材料移除腔室移除該遮罩材料。
101‧‧‧處理系統
102‧‧‧前開式晶圓傳送盒
104‧‧‧第一機器人
106‧‧‧低壓保持區域
108a-108f‧‧‧處理腔室
110‧‧‧第二機器人
202‧‧‧基板
204‧‧‧心軸結構
206‧‧‧側壁
208‧‧‧第一凹部
210‧‧‧底部表面
212‧‧‧硬遮罩層
220‧‧‧寬度
222‧‧‧第一節距尺寸
224‧‧‧寬度
302‧‧‧第一鰭片結構
310‧‧‧寬度
312‧‧‧距離
402‧‧‧第二凹部
404‧‧‧第二節距尺寸
502‧‧‧介電層
504‧‧‧頂部表面
602‧‧‧側壁
702‧‧‧第二鰭片結構
802‧‧‧第三凹部
804‧‧‧側壁
806‧‧‧頂部表面
902‧‧‧硬遮罩層
904‧‧‧受遮蔽的區域
906‧‧‧未遮蔽的區域
1002‧‧‧第三鰭片結構
1102‧‧‧第四凹部
1104‧‧‧頂部表面
1106‧‧‧側壁
透過參考其中一些繪示於附圖中的實施例，可得到上文簡要總結的本案揭露內容之更詳細之敘述，如此可得到詳細地瞭解本案揭露內容之上述特徵的方式。然而，應注意附圖僅繪示示範性實施例，因此不應被視為限制本案揭露內容之範疇，因為本案揭露內容可容許其他等效實施例。
第1圖繪示其中可施行本案揭露內容之實施例的示範性處理系統的概略平面圖。
第2圖繪示基板的部分剖面視圖。
第3圖繪示基板的部分剖面視圖，該基板具有一或多個第一鰭片結構，該等第一鰭片結構形成於該基板上。
第4圖繪示基板的部分剖面視圖，該基板具有在移除心軸結構後的該基板上形成的第一鰭片結構。
第5圖繪示基板的部分剖面視圖，該基板具有在介電質沉積製程後的該基板上形成的第一鰭片結構。
第6圖繪示基板的部分剖面視圖，該基板具有在介電質蝕刻製程後的該基板上形成的第一鰭片結構。
第7圖繪示基板的部分剖面視圖，該基板具有在第二鰭片結構沉積製程後的該基板上形成的第一鰭片結構。
第8圖繪示基板的部分剖面視圖，該基板具有在第一鰭片結構蝕刻製程後的該基板上形成的第二鰭片結構。
第9圖繪示基板的部分剖面視圖，該基板具有在硬遮罩沉積製程後的該基板上形成的第二鰭片結構。
第10圖繪示基板的部分剖面視圖，該基板具有在第三鰭片結構沉積製程後的該基板上形成的第二鰭片結構。
第11圖繪示基板的部分剖面視圖，該基板具有在第二鰭片結構蝕刻製程後的該基板上形成的第二鰭片結構與第三鰭片結構。
第12圖繪示基板的部分剖面視圖，該基板具有在硬遮罩移除製程後的該基板上形成的第二鰭片結構與第三鰭片結構。
第13圖繪示基板的部分剖面視圖，該基板具有在第二鰭片結構沉積製程後的該基板上形成的第一鰭片結構。
第14圖繪示基板的部分剖面視圖，該基板具有在第一鰭片結構蝕刻製程後的該基板上形成的第二鰭片結構。
第15圖繪示基板的部分剖面視圖，該基板具有在硬遮罩沉積製程後的該基板上形成的第二鰭片結構。
第16圖繪示基板的部分剖面視圖，該基板具有在第三鰭片結構沉積製程後的該基板上形成的第二鰭片結構。
第17圖繪示基板的部分剖面視圖，該基板具有在第二鰭片結構蝕刻製程後的該基板上形成的第二鰭片結構與第三鰭片結構。
第18圖繪示基板的部分剖面視圖，該基板具有在硬遮罩移除製程及介電質沉積製程後的該基板上形成的第二鰭片結構與第三鰭片結構。
第19圖繪示基板的部分剖面視圖，該基板具有在介電質蝕刻製程後的該基板上形成的第二鰭片結構與第三鰭片結構。
為了助於瞭解，如可能則已使用相同的元件符號指定各圖共通的相同元件。應考量一個實施例的元件與特徵可有利地併入其他實施例中而無需贅述。
本案揭露內容大體上關於用於形成FinFET結構的方法與設備。本文所述的選擇性蝕刻與沉積製程可提供FinFET之製造而無需利用多重圖案化製程。本文所述之實施例也提供鰭片材料之製造方法，該方法用於從矽轉變成三五族材料，同時維持所用之各種材料的可接受的晶格走向。進一步之實施例提供蝕刻設備，該蝕刻設備可用於執行本文所述之方法。
第1圖繪示處理系統101的概略平面圖，該處理系統101可用於執行本文所述之方法。處理系統101可執行各種製程，尤其是諸如沉積製程、蝕刻製程、與烘烤及固化製程。系統101包括一對前開式晶圓傳送盒102。基板大體上從前開式晶圓傳送盒102提供。一或多個第一機器人104將基板從前開式晶圓傳送盒102抽回，且將該等基板放進低壓保持區域106。一或多個第二機器人110將基板從低壓保持區域106輸送到一或多個處理腔室108a-108f。該等處理腔室108a-108f的每一者可裝設成執行許多基板處理操作，諸如乾蝕刻、磊晶層沉積、原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、前清潔、脫氣、定向、與其他基板製程。
基板處理腔室108a-108f可包括一或多個系統部件，該等系統部件用於沉積、退火、固化、及/或蝕刻在基板上所沉積的材料。一個裝設方式中，兩對處理腔室(例如108c-108d與108e-108f)可用於在基板上沉積材料，且第三對處理腔室(例如108a-108b)可用於從基板移除材料。另一裝設方式中，處理腔室108a-108f的所有處理腔室可裝設成從基板移除材料。在此裝設方式中，處理腔室的每一對處理腔室(108a-108b、108c-108d、108e-108f)可裝設成執行選擇性蝕刻製程。
一個實施例中，處理腔室108a-108b可裝設成利用乾式電漿蝕刻製程選擇性蝕刻矽與各種硬遮罩材料。處理腔室108c-108d可裝設成利用乾式電漿蝕刻製程選擇性蝕刻半導體材料，所述半導體材料諸如矽、矽鍺、鍺、與三五族材料。處理腔室108e-108f可裝設成於低溫製程中選擇性移除遮罩材料。一個實施例中，處理腔室108e-108f利用電子束形成電漿。本文所述之處理系統101可用於執行本文所述之製程。此外，本文所述的任何一或多個製程可在與處理系統101分開的腔室中執行。
第2圖繪示基板202的部分剖面視圖。基板202包括半導體材料(諸如矽)且可以是絕緣體上覆矽基板。基板202可包括單晶矽材料，該單晶矽材料是本質型 (無摻雜)矽材料或外質型(摻雜)矽材料。若利用外質型矽材料，則摻雜劑可以是p型摻雜劑，諸如硼。
第2圖所繪示的範例中，基板202已先前經圖案化。圖案化製程(諸如193nm的浸潤式微影製程或定向自組裝(DSA)製程)中，基板202經圖案化且硬遮罩層212維持配置在一或多個心軸結構204上。心軸結構204是由與基板202相同的材料形成，例如矽。一個範例中，硬遮罩層212包括氮化矽材料，但也可利用能夠作用如蝕刻終止件的其他硬遮罩層。例如，取決於節距尺寸與所執行的微影製程，可利用更複雜的堆疊層作為硬遮罩層212。硬遮罩層212可具有約20nm至約40nm之間的厚度，諸如約30nm，但可利用任何適合的厚度。
蝕刻製程之後形成的心軸結構204大體上界定相鄰心軸結構204之間的一或多個第一凹部208。該蝕刻製程可在第一材料移除腔室中執行，該第一材料移除腔室諸如腔室108e-108f。可用於執行上文所述之蝕刻製程的腔室之另一範例是MESATM蝕刻腔室，該蝕刻腔室可購自美國加州Santa Clara的應用材料公司。第一凹部208由心軸結構204之側壁與底部表面210所界定。每一第一凹部208的寬度220可介於約20nm至約40nm之間，諸如約30nm。每一心軸結構204之寬度224可介於約5nm至約15nm之間，諸如約10nm。第一節距尺寸222(第一凹部寬度與心軸結構寬度之總和)可介於約25nm至約55nm之間，諸如約40nm。應考量心軸結構204與 凹部208之尺寸可由上文所提之單一圖案化製程形成，且可能不一定需要後續的微影圖案化製程形成FinFET結構，如下文的實施例中所述。
第3圖繪示基板202的部分剖面視圖，該基板202具有一或多個第一鰭片結構302，該等第一鰭片結構302形成於該基板202上。第一鰭片結構302正形地沉積在第一凹部208內。就此而言，第一鰭片結構302從凹部208之側壁206及底部表面210生長。一個範例中，第一鰭片結構302由磊晶沉積製程形成。適合用於執行磊晶沉積製程的腔室是可購自應用材料公司(位於美國加州Santa Clara)的CENTURA® RP EPI腔室。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
可選擇第一鰭片結構302之材料以與基板202及心軸結構204之材料相容。第一鰭片結構之材料大體上是選以將晶格不匹配與差排減至最小，該晶格不匹配與差排可能在第一鰭片結構302與基板202及心軸結構204之間的界面生成。例如，若基板202與心軸結構204由矽形成，則第一鰭片結構302可由矽鍺(SiGe)材料形成，然而也可利用其他適合的材料。
第一鰭片結構302可用一方式沉積，使得第一鰭片結構302之所得尺寸適合形成先進節點的FinFET結構。第一鰭片結構302大體上界定成具有所界定之尺寸的垂直延伸鰭片。單一第一鰭片結構302的寬度310可介於約5nm與約15nm之間，諸如約10nm。相鄰第一鰭片 結構302之間的距離312可介於約5nm與約15nm之間，諸如約10nm。
第4圖繪示基板202之部分剖面視圖，該基板202具有在移除心軸結構204之後形成於該基板202上的第一鰭片結構302。繪示於第3圖中的心軸結構204可藉由選擇性蝕刻製程移除。硬遮罩層212與心軸結構204可於單一蝕刻製程中或分開的多個蝕刻製程中移除。一個範例中，硬遮罩層212與心軸結構於單一腔室(諸如腔室108e-108f之一者)中在單一蝕刻製程中移除。另一範例中，硬遮罩層212於第一腔室(諸如腔室108e-108f之一者)中移除，而心軸結構204在第二腔室(諸如腔室108a-108b之一者)中移除。
硬遮罩層212蝕刻製程可以是溼式蝕刻製程或乾式蝕刻製程。一個範例中，硬遮罩層212是由乾式電漿蝕刻製程所移除。用於形成電漿的適合的製程氣體包括氟碳化合物氣體，諸如CF4、CHF3、與類似物。一個範例中，可用約500W的源電力及約100W的偏壓電力在壓力低於約20毫托的環境中執行硬遮罩蝕刻製程。
心軸結構204也可以選擇性乾式電漿蝕刻製程移除，該製程利用期望的製程氣體(諸如氯氣或溴氣)形成適合的蝕刻電漿。心軸結構蝕刻製程可以是取決於時間的各向異性蝕刻製程。一個範例中，可以約1kW的源電力與介於約100W至約1000W之間(諸如介於約200W至約600W之間)的偏壓於壓力低於約20毫托的環 境中執行心軸結構蝕刻製程。就此而言，主要移除心軸結構204，而造成第一鰭片結構302從基板202垂直延伸。心軸結構蝕刻製程可進行達一定量的時間量，而使得心軸結構204的一部分留在相鄰第一鰭片結構302之間。心軸結構204可視情況任選地暴露至氧而處於側壁鈍化製程中。
心軸結構204的移除造成一或多個第二凹部402形成。第二凹部402大體上界定在相鄰的第一鰭片結構302之間。由第一鰭片結構302界定的第二節距尺寸404可介於約10nm至約30nm之間，諸如約20nm。第二節距尺寸404是寬度310與距離312的總和。一個實施例中，第二節距尺寸404為大約第一節距尺寸222的一半。
第5圖繪示基板202的部分剖面視圖，該基板具有形成在該基板202上的第一鰭片結構302以及配置在該基板202上的介電層502。第5圖至第12圖繪示用於CMOS(互補式金氧半導體)元件的形成置換鰭片結構的一個實施例。介電層502可以是氧化物材料且可配置在基板202與第一鰭片結構302上，使得該介電層502填充第二凹部402。介電層沉積製程可藉由可流動或類似流動的CVD製程形成。介電層502一般是透過使用毯覆式(blanket)沉積技術形成，而填充第二凹部402且覆蓋第一鰭片結構302。
可流動CVD製程的一個範例中，可提供於約100℃或更低之溫度的有機矽前驅物與氧前驅物而形成 可流動氧化物層。適合的有機矽前驅物具有低於8的碳原子對矽原子的比值。適合的有機矽化合物也可具有0至約6的氧原子對矽原子之比值，且該適合的有機矽化合物可包括Si-O-Si連結，而有助於形成SiOx膜且來自碳與羥基基團的污染減少。適合的氧前驅物可包括分子氧(O2)、臭氧(O3)、氮氧化合物(諸如NO、NO2、或N2O)、氫氧化合物(諸如水或過氧化物)、碳氧化合物(諸如一氧化碳或二氧化碳)、及其他的含氧前驅物。
也可與有機矽及氧前驅物一併提供載氣(例如惰氣)。氧前驅物可在引入腔室前例如透過使用遠端電漿產生器活化，該遠端電漿產生器可包括熱分解、紫外線光分解、RF、DC、及/或微波分解。一個實施例中，可將約4kW至6kW的RF電力耦合至約900至1800sccm的氬氣流與約600至1200sccm的分子氧流中。可與氧前驅物分開的方式提供有機矽前驅物至腔室，以防止腔室外的反應。可將有機矽前驅物作為氣體引入處理腔室，該有機矽前驅物的液體等效流速為約800mgm至約1600mgm。可納入氦氣作為載氣，該氦氣之流速為約600sccm至約2400sccm。可將活化氧前驅物引入腔室，該活化氧前驅物的流速介於約3sLm至約20sLm之間。
前驅物反應而在基板202上沉積可流動氧化物層或介電層502。上文所述之CVD製程可於PRODUCER® CVD系統上實施，該系統可購自美國加 州Santa Clara的應用材料公司。然而，應考量來自其他製造商的其他腔室也可執行所述之製程。
第5圖額外繪示介電層502，該介電層502與第一鰭片結構302之頂部表面504共平面。可流動介電質沉積製程會大體上在執行平坦化製程之前覆蓋頂部表面504，該平坦化製程移除介電層502之一部分以平坦化該介電層502。可利用CMP製程平坦化介電層502。執行CMP製程以研磨基板202之頂部表面，使得介電層502實質上與第一鰭片結構302的頂部表面504共平面。此實施例中，第一鰭片結構302的頂部表面504可用作為CMP製程之硬停止件，以決定研磨終點。CMP製程可於REFLEXION GTTM系統或其他類似系統上實施，該系統可購自美國加州Santa Clara的應用材料公司。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
第6圖繪示介電層蝕刻製程後形成在基板202上的第一鰭片結構302與基板202之部分剖面視圖。如圖所繪示，介電層502陷入至第二凹部402中且於第一鰭片結構302的頂部表面504之下方。所繪示的實施例中，一部分的介電層502留在基板202上而位於相鄰的第一鰭片結構302之間的第二凹部402中。介電層蝕刻製程暴露第一鰭片結構302的側壁602，該等側壁602界定第二凹部402。
介電層蝕刻製程可為溼式蝕刻或乾式蝕刻。介電層蝕刻製程大體上對介電層502之材料具選擇性，使得 主要移除介電層502。介電層蝕刻製程可以是取決於時間的各向異性蝕刻製程。一個範例中，介電層502是利用乾式蝕刻製程以含氟電漿蝕刻。CF4製程氣體可於壓力為約7毫托的環境中以約500sccm的流速流入。可賦予CF4能量(以約500W之RF電力以及低於約200W之偏壓)而成為電漿，且該蝕刻製程可進行約45秒。介電層蝕刻製程大體上對介電層502之材料具選擇性，使得主要移除介電層502。
第7圖繪示基板202之部分剖面視圖，該基板202具有在第二鰭片結構沉積製程之後形成在該基板202上的第一鰭片結構302。第二凹部402(見第6圖)是以第二鰭片材料填充，而形成一或多個第二鰭片結構702。第二鰭片結構702由第一鰭片結構302之側壁602生長，以填充第二凹部402。就此而言，第二鰭片結構可於側壁602上成核，且側向生長以填充第一鰭片結構302之間的第二凹部402。
第二鰭片結構材料大體上經選擇以使晶格不匹配及差排減至最小，該晶格不匹配及差排可能是在第一鰭片結構302(即側壁602)與第二鰭片結構702之界面處生成。例如，若第一鰭片結構302是由矽鍺材料形成，則第二鰭片結構702可由鍺(Ge)材料形成，然而，也可利用其他適合的材料。一個範例中，第二鰭片結構材料之成核限制在第一鰭片結構302之側壁602，這是由於SiGe材料上Ge材料的生長速率所致，該SiGe材料可以 是單晶材料。相信由於介電層502(可以是氧化物材料)上第二鰭片結構材料的非晶相或奈米晶相，而可減少或消除介電層502上的第二鰭片結構材料成核。可於處理腔室中在第二鰭片結構材料沉積製程期間提供氯材料(諸如Cl2)，而造成非晶形及奈米晶形鍺材料從介電層502以比第一鰭片結構302(可為單晶材料)上的鍺材料生長速率還要快的速率移除。一個實施例中，第二鰭片結構702是由選擇性磊晶沉積製程所形成。用於形成第二鰭片結構702的適合前驅物包括含鍺氣體，諸如GeH4。適合用於執行磊晶沉積製程的腔室是CENTURA® RP EPI腔室，該腔室可由美國加州Santa Clara的應用材料公司購得。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
第8圖繪示基板202之部分剖面視圖，該基板202具有第一鰭片結構蝕刻製程之後形成於該基板202上的第二鰭片結構702。可選擇性蝕刻第一鰭片結構302，並且使該第一鰭片結構302陷入至第二鰭片結構702之頂部表面806下方。選擇性蝕刻第一鰭片結構302造成一或多個第三凹部802形成，該等第三凹部802大體上由第二鰭片結構702之側壁804界定。
可選擇性蝕刻第一鰭片結構302，使得第一鰭片結構302之剩餘部分的頂部表面504與介電層502共平面。第一鰭片結構蝕刻製程可藉由乾式電漿蝕刻製程執行，且可以是取決於時間的各向異性蝕刻製程。形成電漿 以選擇性蝕刻第一鰭片結構302的適合前驅物包括含氟碳化合物氣體，諸如CF4、CHF3、與類似氣體。一個實施例中，第一鰭片結構302可於選擇性蝕刻腔室中蝕刻，該選擇性蝕刻腔室諸如腔室108a-108b之一者。
第9圖繪示基板202的部分剖面視圖，該基板具有硬遮罩沉積製程之後形成於該基板202上的第二鰭片結構702。硬遮罩層902可沉積於基板202的一部分上，以遮蔽第二鰭片結構702之一或多者。從而可在基板上界定受遮蔽的區域904與未遮蔽的區域906。配置在受遮蔽的區域904中的第二鰭片結構702具有配置在該第二鰭片結構702上的硬遮罩層902，且未遮蔽的區域906中的第二鰭片結構702未被遮蔽。硬遮罩層902可由任何適合的硬遮罩材料形成，諸如氮化矽或類似物。
第10圖繪示基板202的部分剖面視圖，該基板202具有第三鰭片結構沉積製程之後形成在該基板202上的第二鰭片結構702。未遮蔽的區域906中的第三凹部802(見第9圖)是以第三鰭片材料填充，以形成一或多個第三鰭片結構1002。第三鰭片結構1002從第二鰭片結構702的側壁804生長，以填充第三凹部802。就此而言，第三鰭片材料可於該等側壁804上成核，且側向生長，以填充未遮蔽的區域906中的第二鰭片結構702之間的第三凹部802。如圖所繪示，硬遮罩層902覆蓋的受遮蔽的區域904中的第三凹部802並未被第三鰭片結構材料所填充。
第三鰭片結構材料大體上經選擇以使晶格不匹配及差排減至最小，該晶格不匹配及差排可能是在第二鰭片結構702(即側壁804)與第三鰭片結構1002之界面處生成。例如，若第二鰭片結構702是由鍺材料形成，則第三鰭片結構1002可由三五族材料形成，然而，也可利用其他適合的材料。就此而言，第三鰭片結構1002之材料主要限制在第二鰭片結構702之側壁804。相信由於介電層502(可以是氧化物材料)上第三鰭片結構材料的非晶相或奈米晶相，而可減少或消除介電層502上的第三鰭片結構材料成核。可於處理腔室中在第三鰭片結構材料沉積製程期間提供氯材料(諸如Cl2)，而造成非晶形及奈米晶形三五族材料從介電層502以比第二鰭片結構702(可為單晶材料)上的三五族材料生長速率還要快的速率移除。一個範例中，第三鰭片結構1002是由選擇性磊晶沉積製程所形成。適合用於執行磊晶沉積製程的腔室是CENTURA® RP EPI腔室，該腔室可由美國加州Santa Clara的應用材料公司購得。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
第11圖繪示基板202的部分剖面視圖，該基板202具有第二鰭片結構蝕刻製程之後於該基板202上形成的第二鰭片結構702與第三鰭片結構1002。可選擇性蝕刻第二鰭片結構702，且使該第二鰭片結構702陷入至未遮蔽的區域906中且於第三鰭片結構1002的頂部表面1104下方。於受遮蔽的區域904中覆蓋第二鰭片結構 702的硬遮罩層902防止受遮蔽的區域904中第二鰭片結構702的蝕刻。第二鰭片結構702的選擇性蝕刻造成一或多個第四凹部1102形成，該等第四凹部1102大體上由第三鰭片結構1002的側壁1106所界定。
可選擇性蝕刻未遮蔽的區域906中的第二鰭片結構702，使得第四凹部1102內配置的介電層502暴露。第二鰭片結構蝕刻製程可藉由乾式電漿蝕刻製程執行，且可以是取決於時間的各向異性蝕刻製程。介電層502也可作為停止第二鰭片結構蝕刻製程的終點材料。形成電漿以選擇性蝕刻第一鰭片結構302的適合前驅物包括含氟碳化合物氣體(諸如CF4、CHF3)與含氯氣體(諸如Cl2)。含氧氣體(諸如O2)與含氮氣體(諸如N2)也可用於增進蝕刻選擇性。一個實施例中，未遮蔽的區域906中的第二鰭片結構702可於選擇性蝕刻腔室中蝕刻，該選擇性蝕刻腔室諸如腔室108a-108b之一者。
第12圖繪示基板202的部分剖面視圖，該基板202具有硬遮罩移除製程之後形成在該基板202上的第二鰭片結構702與第三鰭片結構1002。可移除硬遮罩層902(見第11圖)，以暴露第二鰭片結構702。硬遮罩層902可由選擇性乾式電漿蝕刻製程移除。硬遮罩層移除製程可以是低溫蝕刻製程，該低溫蝕刻製程利用電子束以形成電漿。各種適合移除硬遮罩層902的前驅物包括含氟氣體與含氧氣體，諸如CH2F2、O2、與類似物。電漿大體上對硬遮罩材料(諸如氮化矽)有選擇性，且可利用第 二鰭片結構702作為蝕刻終止件。一個實施例中，硬遮罩層902可於低電子溫度腔室中移除，諸如腔室108c-108d之一者。
硬遮罩層移除製程的結果是，基板202具有形成在該基板202上的第二鰭片結構702以及形成在該基板202上的第三鰭片結構1002，該第二鰭片結構702界定第三凹部802，而該第三鰭片結構1002界定第四凹部1102。第二鰭片結構702可適合形成CMOS元件中的Pfet結構且第三鰭片結構1002可適合形成CMOS元件中的Nfet結構。如圖所繪示，第二鰭片結構702與第三鰭片結構1002兩者都無需利用多重圖案化微影技術而維持第二節距尺寸404。此外，用於形成鰭片結構的材料可用最小化或防止結晶差排與不匹配的方式從矽材料轉變成三五族材料，同時形成適合的Pfet與Nfet結構。
第13圖至第19圖繪示形成用於CMOS元件之置換鰭片結構的另一實施例。第13圖繪示基板202的部分剖面視圖，該基板202具有在第二鰭片結構沉積製程與一處理操作之後形成在該基板202上的第一鰭片結構302，該處理操作是在參考第4圖所繪之操作之後立刻執行。如第13圖所繪，第二鰭片結構材料可沉積於基板202及第一凹部208內的第一鰭片結構302上。
第二鰭片結構材料大體上經選擇以使晶格不匹配及差排減至最小，該晶格不匹配及差排可能是在第一鰭片結構302(即側壁602)與第二鰭片結構702之界面 處生成。例如，若第一鰭片結構302是由矽材料形成，則第二鰭片結構702可由鍺材料形成，然而，也可利用其他適合的材料。就此而言，陷入的心軸結構204上的第二鰭片結構材料之成核受到限制；第二鰭片結構材料之成核毋寧是主要在第一鰭片結構302之側壁602上進行。一個範例中，第二鰭片結構702是由磊晶沉積製程形成。適合用於執行磊晶沉積製程的腔室是CENTURA® RP EPI腔室，該腔室可由美國加州Santa Clara的應用材料公司購得。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
第14圖繪示基板202的部分剖面視圖，該基板202具有在第一鰭片結構蝕刻製程之後形成於該基板202上的第二鰭片結構702。可選擇性蝕刻第一鰭片結構302，並且使該第一鰭片結構302陷入至第二鰭片結構702之頂部表面806下方。選擇性蝕刻第一鰭片結構302造成一或多個第三凹部802形成，該等第三凹部802大體上由第二鰭片結構702之側壁804所界定。
可選擇性蝕刻第一鰭片結構302，使得第一鰭片結構302之剩餘部分之頂部表面504與心軸結構204之剩餘部分共平面。第一鰭片結構蝕刻製程可藉由乾式電漿蝕刻製程執行，且可以是取決於時間的各向異性蝕刻製程。形成電漿以選擇性蝕刻第一鰭片結構302的適合前驅物包括含氟碳化合物氣體(諸如CF4、CHF3)與含氯氣體(諸如Cl2)。也可提供含氧氣體(諸如O2)與含氮氣 體(諸如N2)以增進蝕刻選擇性。一個實施例中，第一鰭片結構302可於選擇性蝕刻腔室中蝕刻，該選擇性蝕刻腔室諸如腔室108a-108b之一者。
第15圖繪示基板202之部分剖面視圖，該基板202具有在硬遮罩沉積製程後形成於該基板202上的第二鰭片結構702。硬遮罩層902可沉積於基板202的一部分上，以遮蔽第二鰭片結構702之一或多者。從而可在基板202上界定受遮蔽的區域904與未遮蔽的區域906。配置在受遮蔽的區域904中的第二鰭片結構702具有配置在該第二鰭片結構702上的硬遮罩層902，且未遮蔽的區域906中的第二鰭片結構702未被遮蔽。硬遮罩層902可由任何適合的硬遮罩材料形成，諸如氮化矽或類似物。
第16圖繪示基板202的部分剖面視圖，該基板202具有第三鰭片結構沉積製程之後形成於該基板202上的第二鰭片結構702。未遮蔽的區域906中的第三凹部802(見第15圖)是以第三鰭片材料填充，以形成一或多個第三鰭片結構1002。第三鰭片結構1002從第二鰭片結構702的側壁804生長，以填充第三凹部802。就此而言，第三鰭片材料可於該等側壁804上成核，且側向生長，以填充未遮蔽的區域906中的第二鰭片結構702之間的第三凹部802。如圖所繪示，被硬遮罩層902覆蓋的受遮蔽的區域904中的第三凹部802並未被第三鰭片結構材料所填充。
第三鰭片結構材料大體上經選擇以使晶格不匹配及差排減至最小，該晶格不匹配及差排可能是在第二鰭片結構702(即側壁804)與第三鰭片結構1002之界面處生成。例如，若第二鰭片結構702是由鍺材料形成，則第三鰭片結構1002可由三五族材料形成，然而，也可利用其他適合的材料。類似關於第10圖所述的實施例，第三鰭片結構1002之材料不會成核及從第一鰭片結構302之剩餘部分生長，反而第三鰭片結構材料之成核被限制在第二鰭片結構702之側壁804。一個範例中，第三鰭片結構1002是由選擇性磊晶沉積製程所形成。適合用於執行磊晶沉積製程的腔室是CENTURA® RP EPI腔室，該腔室可由美國加州Santa Clara的應用材料公司購得。然而，應考量來自其他製造商的其他腔室也可執行所述製程。
第17圖繪示基板202的部分剖面視圖，該基板202具有第二鰭片結構蝕刻製程之後形成在該基板202上的第二鰭片結構702與第三鰭片結構1002。可選擇性蝕刻第二鰭片結構702且使第二鰭片結構702陷入至未遮蔽的區域906中且於第三鰭片結構1002的頂部表面1104下方。於受遮蔽的區域904中覆蓋第二鰭片結構702的硬遮罩層902防止受遮蔽的區域904中第二鰭片結構702的蝕刻。第二鰭片結構702的選擇性蝕刻造成一或多個第四凹部1102形成，該等第四凹部1102大體上由第三鰭片結構1002的側壁1106所界定。
可選擇性蝕刻未遮蔽的區域906中的第二鰭片結構702，使得第四凹部1102內配置的第一鰭片結構302之剩餘部分暴露。第二鰭片結構蝕刻製程可藉由乾式電漿蝕刻製程執行，且可以是取決於時間的各向異性蝕刻製程。第一鰭片結構302也可作為停止第二鰭片結構蝕刻製程的終點材料。形成電漿以選擇性蝕刻第一鰭片結構302的適合前驅物包括含氟碳化合物氣體(諸如CF4、CHF3)與含氯氣體(諸如Cl2與類似物)。一個實施例中，未遮蔽的區域906中的第二鰭片結構702可於選擇性蝕刻腔室中蝕刻，該選擇性蝕刻腔室諸如腔室108a-108b之一者。
第18圖繪示基板202的部分剖面視圖，該基板202具有硬遮罩移除製程與介電質沉積製程之後形成於該基板202上的第二鰭片結構702與第三鰭片結構1002。可移除硬遮罩層902(顯示於第17圖中)，以暴露第二鰭片結構702。硬遮罩層902可藉由選擇性乾式電漿蝕刻製程移除，該選擇性乾式電漿蝕刻製程類似關於第12圖所述之硬遮罩層移除製程。硬遮罩層902已移除後，可利用關於第5圖所述之製程將介電層502沉積在第三凹部802與第四凹部中。
第19圖繪示基板202的部分剖面視圖，該基板202具有介電質蝕刻製程之後形成於該基板202上的第二鰭片結構702與第三鰭片結構1002。該介電質蝕刻製程類似關於第6圖所述的製程。第二鰭片結構702可適 合形成CMOS元件中的Pfet結構且第三鰭片結構1002可適合形成CMOS元件中的Nfet結構。如圖所繪示，第二鰭片結構702與第三鰭片結構1002兩者都無需利用多重圖案化微影技術而維持第二節距尺寸404。此外，用於形成鰭片結構的材料可用最小化或防止結晶差排與不匹配的方式從矽材料轉變成三五族材料，同時形成適合的Pfet與Nfet結構。
雖然前述內容涉及本案揭露內容之實施例，但可不背離本案揭露內容之基本範疇設計其他與進一步之本案揭露內容之實施例，且本案揭露內容之範疇由隨後的申請專利範圍所決定。

Claims (11)

  1. 一種形成半導體元件的方法，包括下述步驟：於一基板上形成具有多個側壁的複數個心軸結構；將一第一鰭片材料沉積在該複數個心軸結構的該等側壁上，以形成複數個第一鰭片結構；移除該複數個心軸結構；在該複數個第一鰭片結構的多個側壁上沉積一第二鰭片材料，以形成複數個第二鰭片結構；移除該複數個第一鰭片結構；在該複數個第二鰭片結構的一區域上沉積一遮罩；於未遮蔽的區域中將一第三鰭片材料沉積在該複數個第二鰭片結構的多個的側壁上，以形成複數個第三鰭片結構；從該未遮蔽的區域移除該複數個第二鰭片結構；以及移除該遮罩。
  2. 如請求項1所述之方法，其中該複數個心軸結構是由矽形成。
  3. 如請求項2所述之方法，其中該第一鰭片材料包括矽鍺。
  4. 如請求項3所述之方法，其中該第二鰭片材料包括鍺。
  5. 如請求項4所述之方法，其中該第三鰭片材料包括三五族材料。
  6. 如請求項1所述之方法，其中該遮罩包括一氮化矽材料。
  7. 一種形成半導體元件的方法，包括下述步驟：在一第一材料移除腔室中蝕刻一基板以形成複數個心軸結構；在一第一材料沉積腔室中在該基板上沉積一第一鰭片材料；在該第一材料移除腔室中移除該複數個心軸結構；在一第二材料沉積腔室中於該基板上沉積一氧化物材料；在該第一材料移除腔室中移除該氧化物材料的一部分；在該第一材料沉積腔室中於該基板上沉積一第二鰭片材料；於一第二材料移除腔室中移除該第一鰭片材料；在一第三材料沉積腔室中於該基板上沉積一遮罩材料；在該第一材料沉積腔室中於該基板上沉積一第三鰭片材料；在該第二材料移除腔室中移除該第二鰭片材料；以及在一第三材料移除腔室中移除該遮罩材料。
  8. 如請求項7所述之方法，其中該基板於該第一材料移除腔室、該第二材料移除腔室、與該第三材料移除腔室之間不破真空地移送。
  9. 如請求項8所述之方法，其中該第一材料移除腔室、該第二材料移除腔室、與該第三材料移除腔室裝設成藉由乾式電漿蝕刻製程選擇性移除材料。
  10. 如請求項7所述之方法，其中沉積該第一鰭片材料、沉積該第二鰭片材料、及沉積該第三鰭片材料是在一磊晶沉積腔室中執行。
  11. 如請求項7所述之方法，其中沉積該氧化物材料是在裝設成沉積一可流動介電質材料的一CVD腔室中執行。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530701B2 (en) * 2014-12-18 2016-12-27 International Business Machines Corporation Method of forming semiconductor fins on SOI substrate
WO2017052905A1 (en) * 2015-09-22 2017-03-30 Applied Materials, Inc. Apparatus and method for selective deposition
US9779943B2 (en) 2016-02-25 2017-10-03 Globalfoundries Inc. Compensating for lithographic limitations in fabricating semiconductor interconnect structures
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
TWI699885B (zh) * 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
US9691626B1 (en) 2016-03-22 2017-06-27 Globalfoundries Inc. Method of forming a pattern for interconnection lines in an integrated circuit wherein the pattern includes gamma and beta block mask portions
KR102272315B1 (ko) * 2016-04-25 2021-07-01 어플라이드 머티어리얼스, 인코포레이티드 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
US9691775B1 (en) * 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
KR102328551B1 (ko) * 2016-04-29 2021-11-17 도쿄엘렉트론가부시키가이샤 복수의 재료의 층을 이용하여 기판을 패터닝하는 방법
US10559501B2 (en) 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
US9818640B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US20180114699A1 (en) * 2016-10-20 2018-04-26 Tokyo Electron Limited Method for Self-Aligned Cutting of Single Fins
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10439047B2 (en) 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
US10204781B1 (en) 2018-02-14 2019-02-12 Applied Materials, Inc. Methods for bottom up fin structure formation
US10629436B2 (en) 2018-04-12 2020-04-21 International Business Machines Corporation Spacer image transfer with double mandrel
TW201946112A (zh) * 2018-04-24 2019-12-01 美商應用材料股份有限公司 移除高深寬比結構中的ⅲ-v材料的方法
US10636911B1 (en) * 2018-11-20 2020-04-28 Nanya Technology Corporation Fin structure and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235247A1 (en) * 2011-03-17 2012-09-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8586449B1 (en) * 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US20140110817A1 (en) * 2012-10-24 2014-04-24 International Business Machines Corporation Sub-lithographic semiconductor structures with non-constant pitch
US20140213033A1 (en) * 2013-01-29 2014-07-31 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finfet semiconductor devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
JP2007123827A (ja) * 2005-09-30 2007-05-17 Seiko Epson Corp 半導体装置および半導体装置の製造方法
KR20080023814A (ko) * 2006-09-12 2008-03-17 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR101368544B1 (ko) * 2007-05-14 2014-02-27 마이크론 테크놀로지, 인크. 간이화한 피치 더블링 프로세스 플로우
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8937353B2 (en) * 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
US8450833B2 (en) * 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
JP2013183085A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US9431267B2 (en) * 2012-12-03 2016-08-30 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US8716156B1 (en) * 2013-02-01 2014-05-06 Globalfoundries Inc. Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US9331201B2 (en) * 2013-05-31 2016-05-03 Globalfoundries Inc. Multi-height FinFETs with coplanar topography background
US9224654B2 (en) * 2013-11-25 2015-12-29 International Business Machines Corporation Fin capacitor employing sidewall image transfer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235247A1 (en) * 2011-03-17 2012-09-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8586449B1 (en) * 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US20140110817A1 (en) * 2012-10-24 2014-04-24 International Business Machines Corporation Sub-lithographic semiconductor structures with non-constant pitch
US20140213033A1 (en) * 2013-01-29 2014-07-31 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finfet semiconductor devices

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