TW202333240A - 半導體裝置及其形成方法 - Google Patents

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Abstract

在形成混合鰭片結構之前，移除覆側壁層基腳。當移除覆側壁層以使金屬閘極能夠形成在奈米結構電晶體的奈米結構通道周圍時，移除覆側壁層基腳防止金屬閘極基腳形成在混合鰭片結構下方。可以以非對稱方式形成覆側壁層以包含不同的長度及/或角度以及其他範例。不對稱覆側壁層能夠為p型奈米結構電晶體和n型奈米結構電晶體形成不對稱金屬閘極結構，同時防止金屬閘極基腳形成在p型奈米結構電晶體和n型奈米結構電晶體的混合鰭片結構下方。這可以降低在半導體基底上形成的奈米結構電晶體產生的奈米結構電晶體內的短通道效應和漏電的可能性。

Description

半導體裝置及其形成方法
本發明實施例關於半導體製造技術，特別關於半導體裝置及其形成方法。
隨著半導體裝置製造的進展和技術製程節點尺寸的降低，電晶體可能會受到短通道效應（short channel effects，SCE）的影響，例如熱載子劣化、障壁降低和量子限制以及其他範例。此外，隨著較小技術節點的電晶體閘極長度降低，源極/汲極（source/drain，S/D）電子穿隧增加，這增加了電晶體的截止電流（當電晶體處於關閉配置時流過電晶體通道的電流）。矽（Si）/矽鍺（SiGe）奈米結構電晶體，例如奈米線、奈米片和全繞式閘極（gate-all-around，GAA）裝置是在較小技術節點上克服短通道效應的潛在候選裝置。相較於其他類型的電晶體，奈米結構電晶體是可以減少短通道效應並提高載子遷移率之有效的結構。
根據一些實施例提供半導體裝置的形成方法。此方法包含在第一鰭片結構和第二鰭片結構之間形成介電層，第一鰭片結構在半導體基底之上，第二鰭片結構在半導體基底之上且鄰近第一鰭片結構；移除介電層的多個部分以在第一鰭片結構和第二鰭片結構之間形成淺溝槽隔離區並在淺溝槽隔離區之上形成凹槽；在凹槽中、在第一鰭片結構的第一側壁上方、在第二鰭片結構的第二側壁上方以及在淺溝槽隔離區的頂表面上方形成覆層；以及從淺溝槽隔離區的頂表面移除覆層以留下沿著第一側壁的第一覆側壁層和沿著第二側壁的第二覆側壁層，其中第一覆側壁層和第二覆側壁層包含不對稱的相應長度。
根據另一些實施例提供半導體裝置。此半導體裝置包含在半導體基底上方的第一多個奈米結構；在半導體基底上方的第二多個奈米結構，第一多個奈米結構和第二多個奈米結構沿著垂直於半導體基底的方向排列；包覆環繞第一多個奈米結構中的每一個的第一閘極結構，包含沿著所述方向的第一側壁；以及包覆環繞第二多個奈米結構中的每一個的第二閘極結構，包含沿著所述方向的第二側壁，其中第一側壁的第一底邊緣低於第二側壁的第二底邊緣。
根據又一些實施例提供半導體裝置。此半導體裝置包含在半導體基底上方的多個奈米結構，其中多個奈米結構沿著垂直於半導體基底的方向排列；以及包覆環繞多個奈米結構中的每一個的閘極結構，包含：沿著多個奈米結構的第一側的第一側壁，其中第一側壁包含在第一垂直位置的第一底邊緣；以及沿著多個奈米結構之與第一側相對的第二側的第二側壁，其中第二側壁包含在第二垂直位置的第二底邊緣，第二垂直位置低於第一底邊緣的第一垂直位置。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。
另外，本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，以便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語係為了涵蓋使用中或操作中的裝置之不同方位以及圖式中描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此使用的空間相對形容詞也將依轉向後的方位來解釋。
在一些情況下，降低鰭式場效電晶體（fin field-effect transistor，finFET）的幾何和尺寸特性可能會降低鰭式場效電晶體的效能。舉例來說，隨著鰭式場效電晶體技術製造節點減少，短通道效應（例如鰭式場效電晶體中的汲極引發障壁降低）的可能性可能會增加。額外地或替代地，隨著鰭式場效電晶體的閘極長度降低，鰭式場效電晶體中的電子穿隧和漏電的可能性可能會增加。
奈米結構電晶體（例如奈米線電晶體、奈米片電晶體、全繞式閘極（GAA）電晶體、多橋通道電晶體、奈米帶電晶體及/或其他類型的奈米結構電晶體）可以克服上述一或多個鰭式場效電晶體的缺點。然而，奈米結構電晶體面臨可能導致性能問題及/或裝置故障的製造挑戰。舉例來說，可以在奈米結構電晶體中形成覆側壁層（cladding sidewall layer）作為臨時結構，以使得能夠形成環繞奈米結構電晶體的奈米結構通道的金屬閘極（metal gate，MG）。形成覆側壁層的方法可能導致突起（例如覆側壁層在奈米結構電晶體的硬遮罩區上的懸垂（overhang）及/或覆側壁層在鄰近的混合鰭片結構下方的奈米結構電晶體之淺溝槽隔離（shallow trench isolation，STI）區上的覆側壁層的基腳（footing）以及其他範例）。結果，當移除覆側壁層以在覆側壁層佔據的區域中形成金屬閘極時，金屬閘極的基腳也突出於鄰近的混合鰭片結構下方，這可能導致奈米結構電晶體的金屬閘極和源極/汲極接觸件（source/drain contact，MD）之間的電短路。金屬閘極和源極/汲極接觸件之間的電短路可能導致奈米結構電晶體的故障並降低形成在半導體基底上的奈米結構電晶體的產量。
本文描述的一些實施方式提供奈米結構電晶體和形成方法，使得在形成混合鰭片結構之前移除覆側壁層基腳。當移除覆側壁層以使金屬閘極能夠形成於奈米結構電晶體的奈米結構通道周圍時，移除覆側壁層基腳防止金屬閘極基腳形成於混合鰭片結構下方。如本文所述，可以以不對稱方式形成覆側壁層以包含不同的長度及/或角度以及其他範例。不對稱覆側壁層使得能夠為p型奈米結構電晶體和n型奈米結構電晶體形成金屬閘極結構，同時防止金屬閘極基腳形成於p型奈米結構電晶體和n型奈米結構電晶體的混合鰭片結構下方。這可以降低在半導體基底上形成的奈米結構電晶體產生的奈米結構電晶體內的短通道效應和漏電的可能性。
第1圖是例示性環境100的示意圖，在環境100中可以實施本文描述的系統及/或方法。如第1圖所示，環境100可以包含多個半導體製程工具102～112和晶圓/晶粒傳輸工具114。多個半導體製程工具102～112可以包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、鍍覆工具112及/或其他類型的半導體製程工具。例示性環境100中包含的工具可以包含在半導體清潔室、半導體製造廠、半導體製程設施及/或加工設施以及其他範例中。
沉積工具102是半導體製程工具，其包含半導體製程腔室和能夠將各種類型的材料沉積到基底上的一或多個裝置。在一些實施方式中，沉積工具102包含能夠在例如晶圓的基底上沉積光阻層的旋塗工具。在一些實施方式中，沉積工具102包含化學氣相沉積（chemical vapor deposition，CVD）工具，例如電漿輔助化學氣相沉積（plasma-enhanced CVD，PECVD）工具、高密度電漿化學氣相沉積（high-density plasma CVD，HDP-CVD）工具、次大氣壓化學氣相沉積（sub-atmospheric CVD，SACVD）工具、低壓化學氣相沉積（low-pressure CVD，LPCVD）工具、原子層沉積（atomic layer deposition，ALD）工具、電漿輔助原子層沉積（plasma-enhanced atomic layer deposition，PEALD）工具或其他類型的化學氣相沉積工具。在一些實施方式中，沉積工具102包含物理氣相沉積（physical vapor deposition，PVD）工具，例如濺鍍工具或其他類型的物理氣相沉積工具。在一些實施方式中，沉積工具102包含被配置為藉由磊晶成長形成裝置的層及/或區域的磊晶工具。在一些實施方式中，例示性環境100包含多種類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體製程工具，輻射源例如紫外光（ultraviolet light，UV）源（例如深紫外光源、極紫外光（extreme UV light，EUV）源及/或類似的光源）、X射線源、電子束源及/或類似的光源。曝光工具104可以將光阻層暴露於輻射源以將圖案從光罩轉移到光阻層。圖案可以包含用於形成一或多個半導體裝置的一或多個半導體裝置層圖案、可以包含用於形成半導體裝置的一或多個結構的圖案、可以包含用於蝕刻半導體裝置的各個部分的圖案及/或類似的圖案。在一些實施方式中，曝光工具104包含掃描儀、步進器或類似類型的曝光工具。
顯影工具106是能夠顯影已暴露於輻射源的光阻層以顯影從曝光工具104轉移到光阻層的圖案的半導體製程工具。在一些實施方式中，顯影工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106經由使用化學顯影劑溶解光阻層的曝光或未曝光部分來顯影圖案。
蝕刻工具108是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體製程工具。舉例來說，蝕刻工具108可以包含濕式蝕刻工具、乾式蝕刻工具及/或類似的工具。在一些實施方式中，蝕刻工具108包含填充蝕刻劑的腔室，並且基底被放置在腔室中持續特定時間段以移除特定量的基底的一或多個部分。在一些實施方式中，蝕刻工具108可以使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一或多個部分，這可以涉及使用游離氣體來等向性或定向地蝕刻一或多個部分。
平坦化工具110是能夠研磨或平坦化晶圓或半導體裝置的各個層的半導體製程工具。舉例來說，平坦化工具110可以包含化學機械平坦化（chemical mechanical planarization，CMP）工具及/或研磨或平坦化沉積或鍍覆材料的層或表面的其他類型的平坦化工具。平坦化工具110可以用化學和機械力的組合（例如化學蝕刻和自由磨料研磨）來研磨或平坦化半導體裝置的表面。平坦化工具110可以利用磨料和腐蝕性化學漿料結合研磨墊和固定環（例如通常具有比半導體裝置更大的直徑）。研磨墊和半導體裝置可以由動態研磨頭壓在一起並由固定環保持在適當位置。動態研磨頭可以以不同的旋轉軸旋轉，以移除材料並平整半導體裝置的任何不規則形貌，使半導體裝置平坦或平面。
鍍覆工具112是能夠用一或多個金屬鍍覆基底（例如晶圓、半導體裝置及/或類似的基底）或基底的一部分之半導體製程工具。舉例來說，鍍覆工具112可以包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金（例如錫－銀、錫－鉛及/或類似的材料）電鍍裝置及/或用於一或多個其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
晶圓/晶粒運輸工具114包含移動機器人、機器人手臂、有軌電車（tram）或軌道車、架空起重運輸（overhead hoist transport，OHT）系統、自動化物料搬運系統（automated materially handling system，AMHS）及/或其他類型的裝置，其被配置為在半導體製程工具102～112之間傳輸基底及/或半導體裝置、被配置為在同一半導體製程工具的製程腔室之間傳輸基底及/或半導體裝置、及/或被配置為傳輸基底及/或半導體裝置往返於其他位置，例如晶圓架、儲藏室及/或類似的位置。在一些實施方式中，晶圓/晶粒傳送工具114可以是被配置為行進特定路徑及/或可以半自動或自動操作的程式化裝置。在一些實施方式中，環境100包含多個晶圓/晶粒運輸工具114。
舉例來說，晶圓/晶粒傳輸工具114可以被包含在集群工具或包含多個製程腔室的其他類型的工具中，並且可以被配置為在多個製程腔室之間傳輸基底及/或半導體裝置、在製程腔室和緩衝區之間傳輸基底及/或半導體裝置、在製程腔室和界面工具（例如設備前端模組（equipment front end module，EFEM））之間傳輸基底及/或半導體裝置、及/或在製程腔室和運輸載體（例如前開式晶圓傳送盒（front opening unified pod，FOUP））之間運輸基底及/或半導體裝置以及其他範例。在一些實施方式中，晶圓/晶粒傳輸工具114可以被包含在多腔室（或集群）沉積工具102中，其可以包含預清潔製程腔室（例如用於清潔或移除氧化物、氧化及/或來自基底及/或半導體裝置之其他類型的副產物或污染物）和多種類型的沉積製程腔室（例如用於沉積不同類型材料的製程腔室、用於進行不同類型沉積操作的製程腔室）。在這些實施方式中，晶圓/晶粒運輸工具114被配置為在沉積工具102的製程腔室之間運輸基底及/或半導體裝置，而不破壞或移除製程腔室之間及/或在沉積工具102中的製程操作之間的真空（或至少部分真空），如本文所述。
提供第1圖所示之裝置的數量和配置作為一或多個範例。實際上，可能存在比第1圖所示之裝置更多裝置、更少裝置、不同裝置或不同排列的裝置。此外，可以在單個裝置內實施第1圖所示之兩個或更多個裝置、或者可以將第1圖所示之單個裝置實施為多個分散式裝置。額外地或替代地，環境100的一組裝置（例如一或多個裝置）可以進行一或多個功能，這些功能被描述為由環境100的另一組裝置進行。
第2圖是本文描述的例示性半導體裝置200的示意圖。半導體裝置200包含一或多個電晶體。一或多個電晶體可以包含奈米結構電晶體，例如奈米線電晶體、奈米片電晶體、全繞式閘極（GAA）電晶體、多橋通道電晶體、奈米帶電晶體及/或其他類型的奈米結構電晶體。半導體裝置200可以包含一或多個未在第2圖繪示的額外裝置、結構及/或層。舉例來說，半導體裝置200可以包含額外層及/或晶粒，其形成在第2圖所示之半導體裝置200的一部分之上及/或之下的層上。額外地或替代地，可以在包含半導體裝置的電子裝置或積體電路（integrated circuit，IC）的同一層中形成一或多個額外的半導體結構及/或半導體裝置，其具有橫向位移，如第2圖所示之半導體裝置200。第3A～3U圖是第2圖所示之半導體裝置200的各個部分的示意性剖面圖，並對應形成半導體裝置200的奈米結構電晶體的各個製程階段。
半導體裝置200包含半導體基底202。半導體基底202包含矽（Si）基底、由包含矽的材料形成的基底、III-V化合物半導體材料基底，例如砷化鎵（GaAs）、絕緣體上覆矽（silicon on insulator，SOI）基底、鍺基底（Ge）、矽鍺（SiGe）基底、碳化矽（SiC）基底或其他類型的半導體基底。半導體基底202可以包含各種層，包含形成在半導體基底上的導電層或絕緣層。半導體基底202可以包含化合物半導體及/或合金半導體。半導體基底202可以包含各種摻雜配置以滿足一或多個設計參數。舉例來說，可以在設計為不同裝置類型（例如p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）奈米結構電晶體、n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）奈米結構電晶體）的區域中的半導體基底上形成不同的摻雜分佈（例如n井、p井）。合適的摻雜可以包含摻質的離子佈植及/或擴散製程。此外，半導體基底202可以包含磊晶層，可以被應變以增強性能及/或可以具有其他合適的增強部件。半導體基底202可以包含其上形成其他半導體裝置之半導體晶圓的一部分。
鰭片結構204被包含在半導體基底202之上（及/或在半導體基底202上方延伸）。鰭片結構204提供一種結構，在其上形成半導體裝置200的層及/或其他結構，例如磊晶區及/或閘極結構以及其他範例。在一些實施方式中，鰭片結構204包含與半導體基底202相同的材料並由半導體基底202形成。在一些實施方式中，鰭片結構204包含矽（Si）材料或其他元素半導體材料，例如鍺（Ge）。在一些實施方式中，鰭片結構204包含合金半導體材料，例如矽鍺（SiGe）、砷磷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）、砷磷化鎵銦（GaInAsP）或前述之組合。
鰭片結構204的製造藉由合適的半導體製程技術，例如遮罩、光微影及/或蝕刻製程以及其他範例。作為範例，鰭片結構204的形成可以藉由蝕刻半導體基底202的一部分以在半導體基底202中形成凹槽。然後，可以用凹蝕或回蝕刻的隔離材料填充凹槽以在半導體基底202之上和鰭片結構204之間形成淺溝槽隔離（STI）區206。可以使用用於淺溝槽隔離區206及/或鰭片結構204的其他製造技術。淺溝槽隔離區206可以電隔離相鄰的鰭片結構204並可以提供在其上形成半導體裝置200的其他層及/或結構的層。淺溝槽隔離區206可以包含介電材料，例如氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、摻雜氟的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、低介電常數介電材料及/或其他合適的絕緣材料。淺溝槽隔離區206可以包含多層結構，例如具有一或多個襯層。
半導體裝置200包含多個通道208，其在源極/汲極區210之間延伸並電耦合至源極/汲極區210。通道208包含以矽為主的奈米結構（例如奈米片或奈米線以及其他範例），其作為半導體裝置200的奈米結構電晶體的半導體通道。通道208可以包含矽鍺（SiGe）或其他以矽為主的材料。源極/汲極區210包含具有一或多個摻質的矽（Si），例如p型材料（例如硼（B）或鍺（Ge）以及其他範例）、n型材料（例如磷（P）或砷（As）以及其他範例）及/或其他類型的摻質。因此，半導體裝置200可以包含p型金屬氧化物半導體（PMOS）奈米結構電晶體（包含p型源極/汲極區210）、n型金屬氧化物半導體（NMOS）奈米結構電晶體（包含n型源極/汲極區210）及/或其他類型的奈米結構電晶體。
在一些實施方式中，半導體裝置200包含多種類型的鰭片結構。舉例來說，鰭片結構204可以稱為主動鰭片，因為通道208和源極/汲極區210形成並包含在鰭片結構204上方。另一類型的鰭片結構包含混合鰭片結構。混合鰭片結構也可以稱為虛設鰭片、H鰭片或非主動鰭片以及其他範例。混合鰭片結構可以包含在相鄰鰭片結構204之間（例如在相鄰主動鰭片結構之間）。混合鰭片在大致平行於鰭片結構204的方向上延伸。
混合鰭片結構被配置為在包含在半導體裝置200中的兩個或更多個結構及/或組件之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個鰭片結構204（例如兩個或多個主動鰭片結構）之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個源極/汲極區210之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在兩個或更多個閘極結構或閘極結構的兩個或更多個部分之間提供電隔離。在一些實施方式中，混合鰭片結構被配置為在源極/汲極區210和閘極結構之間提供電隔離。
混合鰭片結構可以包含多種類型的介電材料。混合鰭片結構可以包含一或多個低介電常數（low-k）介電材料（例如氧化矽（SiO x）及/或氮化矽（Si xN y）以及其他範例）和一或多個高介電常數（high-k）介電材料的組合（例如氧化鉿（HfO x）及/或其他高介電常數介電材料）。
通道208的至少一個子集延伸穿過一或多個閘極結構212。閘極結構212可以由一或多個金屬材料、一或多個高介電常數（high-k）材料及/或一或多個其他類型的材料形成。在一些實施方式中，虛設閘極結構（例如多晶矽（polysilicon，PO）閘極結構或其他類型的閘極結構）形成在閘極結構212的位置（例如在形成之前），使得可以在形成閘極結構212之前形成半導體裝置200的一或多個其他層及/或結構。這減少及/或防止對閘極結構212的損壞，否則將由一或多個層及/或結構的形成引起此損壞。然後，進行替換閘極製程（replacement gate process，RGP）以移除虛設閘極結構並用閘極結構212（例如替換閘極結構）替換虛設閘極結構。
如第2圖進一步所示，閘極結構212的一部分以交替的垂直配置形成於多對通道208之間。換言之，半導體裝置200包含一或多個垂直堆疊的交替的通道208和閘極結構212的一部分，如第2圖所示。以此方式，閘極結構212在通道208的所有側面上包覆環繞相關的通道208，其增加通道208的控制、增加半導體裝置200的奈米結構電晶體的驅動電流、以及降低半導體裝置200的奈米結構電晶體的短通道效應（SCE）。
可以在半導體裝置200的兩個或更多個奈米級電晶體之間共享一些源極/汲極區210和閘極結構212。在這些實施方式中，一或多個源極/汲極區210和閘極結構212可以連接或耦合至多個通道208，如第2圖的範例所示。使得多個通道208能夠由單個閘極結構212和一對源極/汲極區210控制。
半導體裝置200也可以包含淺溝槽隔離區206之上的層間介電（inter-layer dielectric，ILD）層214。層間介電層214可以稱為ILD0層。層間介電層214環繞閘極結構212以提供閘極結構212及/或源極/汲極區210之間的電隔離及/或絕緣以及其他範例。例如接觸件及/或互連的導電結構可以形成穿過層間介電層214到源極/汲極區210和閘極結構212，以提供對源極/汲極區210和閘極結構212的控制。
如上所述，提供第2圖作為範例。其他範例可以與關於第2圖描述的不同。
第3A～3U圖是本文描述的例示性實施方式300的示意圖。例示性實施方式300中所示之操作可以以不同於第3A～3U圖所示之順序來進行。例示性實施方式300包含形成半導體裝置200或其一部分的範例（例如形成半導體裝置200的奈米結構電晶體的範例）。半導體裝置200可以包含第3A～3U圖中未繪示的一或多個額外裝置、結構及/或層。半導體裝置200可以包含在第3A～3U圖所示之半導體裝置200的部分之上及/或之下的層上形成的額外層及/或晶粒。額外地或替代地，可以在包含半導體裝置200的電子裝置的同一層中形成一或多個額外半導體結構及/或半導體裝置。
此外，操作可以涵蓋結合第6、7A、7B和8圖以及本文其他地方描述的參數。在一些實施方式中，操作包含在半導體基底202之上的第一鰭片結構（例如第一鰭片結構204）和半導體基底202之上且鄰近第一鰭片結構的第二鰭片結構（例如第二鰭片結構204）之間形成介電層。操作可以包含移除介電層的一部分以在第一鰭片結構和第二鰭片結構之間形成淺溝槽隔離區206並在淺溝槽隔離區206之上形成凹槽。操作可以包含在凹槽中、在第一鰭片結構的第一側壁之上、在第二鰭片結構的第二側壁之上、以及在淺溝槽隔離區206的頂表面之上形成覆層。操作可以包含從淺溝槽隔離區206的頂表面移除覆層以留下沿著第一側壁的第一覆側壁層和沿著第二側壁的第二覆側壁層。在一些實施方式中，第一覆側壁層和第二覆側壁層包含不對稱的相應長度。不對稱長度可以為不同類型的鰭片結構（例如用於p型奈米結構電晶體的鰭片結構和用於n型奈米結構電晶體的鰭片結構）提供足夠的電隔離，同時減少及/或最小化淺溝槽隔離區206上的第一覆側壁層和第二覆側壁層的基腳。減少及/或最小化的基腳可以降低半導體裝置200中電短路的可能性。
第3A和3B圖分別繪示半導體裝置200的透視圖和沿第3A圖中的線A-A的剖面圖。如第3A和3B圖所示，結合半導體基底202進行半導體裝置200的製程。在半導體基底202上形成層堆疊302。層堆疊302可以稱為超晶格。在一些實施方式中，在形成層堆疊302之前結合半導體基底202進行一或多個操作。舉例來說，可以進行抗衝穿（anti-punch through，APT）佈植操作。可以在將在其上形成通道208之半導體基底202的一或多個區域中進行抗衝穿佈植操作。舉例來說，進行抗衝穿佈植操作以減少及/或防止衝穿或不希望的擴散到半導體基底202中。
層堆疊302包含多個交替層。交替層包含多個第一層304和多個第二層306。第3A和3B圖所示之第一層304的數量和第二層306的數量是範例，並且第一層304和第二層306的其他數量也在本發明實施例的範圍內。在一些實施方式中，第一層304和第二層306形成為不同的厚度。舉例來說，第二層306的厚度可以形成為大於第一層304的厚度。在一些實施方式中，第一層304（或其子集）形成為約4奈米至約7奈米的厚度。在一些實施方式中，第二層306（或其子集）形成為約8奈米至約12奈米的厚度。然而，第一層304的厚度和第二層306的厚度的其他值在本發明實施例的範圍內。
第一層304包含第一材料組成，並且第二層306包含第二材料組成。在一些實施方式中，第一材料組成和第二材料組成是相同的材料組成。在一些實施方式中，第一材料組成和第二材料組成是不同的材料組成。作為範例，第一層304可以包含矽鍺（SiGe）且第二層306可以包含矽（Si）。在一些實施方式中，第一材料組成和第二材料組成具有不同的氧化速率及/或蝕刻選擇性。
如本文所述，可以處理第二層306以形成用於隨後形成的半導體裝置200之奈米結構電晶體的通道208。第一層304最終被移除並用於界定相鄰通道208之間的垂直距離，通道208用於隨後形成的半導體裝置200的奈米結構電晶體。因此，第一層304也可以稱為犧牲層，而第二層306可以稱為通道層。
沉積工具102在半導體基底202上沉積及/或成長交替層以包含奈米結構（例如奈米片）。舉例來說，沉積工具102藉由磊晶成長來成長交替層。然而，可以使用其他製程來形成層堆疊302的交替層。可以藉由分子束磊晶（molecular beam epitaxy，MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition，MOCVD）及/或其他合適的磊晶成長製程來進行層堆疊302的交替層的磊晶成長。在一些實施方式中，例如第二層306的磊晶成長層包含與半導體基底202的材料相同的材料。在一些實施方式中，第一層304及/或第二層306的材料包含不同於半導體基底202的材料。如上所述，在一些實施方式中，第一層304包含磊晶成長的矽鍺（SiGe）層且第二層306包含磊晶成長的矽（Si）層。或者，第一層304及/或第二層306可以包含其他材料，例如鍺（Ge）、化合物半導體材料，例如碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、合金半導體，例如矽鍺（SiGe）、砷磷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化銦鎵（InGaAs）、磷化銦鎵（GaInP）、砷磷化鎵銦（GaInAsP）及/或前述之組合。可以基於提供不同的氧化特性、不同的蝕刻選擇特性及/或其他不同的特性來選擇第一層304的材料及/或第二層306的材料。
如第3A和3B圖進一步所示，沉積工具102可以在層堆疊302上方及/或上形成一或多個額外層。舉例來說，可以在層堆疊302上方及/或上形成硬遮罩（hard mask，HM）層308（例如在層堆疊302的最頂部的第二層306上）。作為另一範例，可以在硬遮罩層308上方及/或上形成蓋層310。作為另一範例，可以在蓋層310上方及/或上形成另一硬遮罩層，包含氧化物層312和氮化物層314。一或多個硬遮罩（HM）層308、312和314可以用於形成半導體裝置200的一或多個結構。氧化物層312可以作為層堆疊302和氮化物層314之間的黏著層，並且可以作為用於蝕刻氮化物層314的蝕刻停止層。一或多個硬遮罩層308、312和314可以包含矽鍺（SiGe）、氮化矽（Si xN y）、矽氧化物（SiO x）及/或其他材料。蓋層310可以包含矽（Si）及/或其他材料。在一些實施方式中，蓋層310由與半導體基底202相同的材料形成。在一些實施方式中，熱成長、藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或使用其他沉積技術來形成一或多個額外層。
第3C和3D圖分別繪示半導體裝置200的透視圖和沿著第3C圖中的線A-A的剖面圖。如第3C和3D圖所示，在半導體裝置200的半導體基底202之上形成鰭片結構204。鰭片結構204包含層堆疊302的部分316，部分316位於形成於半導體基底202中及/或之上的部分318上方及/或上。鰭片結構204的部分318可以稱為鰭片結構204的台面（mesa）區域（例如矽台面），層堆疊302的部分316被包含在台面區上。可以藉由任何合適的半導體製程技術形成鰭片結構204。舉例來說，鰭片結構204可以使用一或多個光微影製程來圖案化，包含雙重圖案化或多重圖案化製程。通常而言，雙重圖案化或多重圖案化製程結合光微影和自對準製程，允許產生的圖案的例如節距（pitches）小於使用單一、直接光微影製程可獲得的圖案的節距。舉例來說，可以在基底上方形成犧牲層並使用光微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片結構圖案化。
隨後可以使用包含光微影和蝕刻製程的合適製程來製造鰭片結構204。在一些實施方式中，沉積工具102在包含氧化物層312和氮化物層314的硬遮罩層上方及/或上形成光阻層，曝光工具104將光阻層暴露於輻射（例如深紫外（UV）輻射、極紫外（EUV）輻射）、進行曝光後烘烤製程（例如從光阻層移除殘留溶劑）、以及顯影工具106使光阻層顯影以形成光阻層中的遮罩元件（或圖案）。在一些實施方式中，圖案化光阻層以形成遮罩元件使用電子束微影製程進行。遮罩元件然後可用於在蝕刻操作中保護半導體基底202的一部分和層堆疊302的一部分，使得半導體基底202的一部分和層堆疊302的一部分保持未蝕刻以形成鰭片結構204。蝕刻（例如藉由蝕刻工具108）基底的未保護部分和層堆疊302的未保護部分以在半導體基底202中形成溝槽。蝕刻工具可以使用乾式蝕刻技術（例如反應離子蝕刻）、濕式蝕刻技術及/或前述之組合蝕刻基底的未保護部分和層堆疊302的未保護部分。
在一些實施方式中，使用另一種鰭片形成技術以形成鰭片結構204。舉例來說，可以界定鰭片區（例如藉由遮罩或隔離區），並且部分316可以以鰭片結構204的形式磊晶成長。在一些實施方式中，形成鰭片結構204包含修整製程以降低鰭片結構204的寬度。修整製程可以包含濕式及/或乾式蝕刻製程以及其他範例。
如第3D圖中進一步所示，可以形成鰭片結構204用於半導體裝置200的不同類型的奈米結構電晶體。具體而言，可以形成鰭片結構的第一子集204a用於p型奈米結構電晶體（例如p型金屬氧化物半導體（PMOS）奈米結構電晶體），並且可以形成鰭片結構的第二子集204b用於n型奈米結構電晶體（例如n型金屬氧化物半導體（NMOS）奈米結構電晶體）。鰭片結構的第二子集204b可以摻雜p型摻質（例如硼（B）及/或鍺（Ge）以及其他範例），並且鰭片結構的第一子集204a可以摻雜n型摻質（例如磷（P）及/或砷（As）以及其他範例）。額外地或替代地，可以隨後形成p型源極/汲極區210用於包含鰭片結構的第一子集204a之p型奈米結構電晶體，並且可以隨後形成n型源極/汲極區210用於包含鰭片結構的第二子集204b之n型奈米結構電晶體。
鰭片結構的第一子集204a（例如PMOS鰭片結構）和鰭片結構的第二子集204b（例如NMOS鰭片結構）可以形成為包含相似的特性及/或不同的特性。舉例來說，鰭片結構的第一子集204a可以形成為第一高度且鰭片結構的第二子集204b可以形成為第二高度，其中第一高度和第二高度是不同的高度。作為另一範例，鰭片結構的第一子集204a可以形成為第一寬度且鰭片結構的第二子集204b可以形成為第二寬度，其中第一寬度和第二寬度是不同的寬度。在第3D圖所示之範例中，鰭片結構的第二子集204b（例如對於NMOS奈米結構電晶體）的第二寬度大於鰭片結構的第一子集204b（例如對於PMOS奈米結構電晶體）的第一寬度。然而，其他範例也在本發明實施例的範圍內。
第3E和3F圖分別繪示半導體裝置200的透視圖和沿第3E圖中的線A-A的剖面圖。如第3E和3F圖所示，襯墊320和介電層322形成於半導體基底202之上並插入鰭片結構204（例如在鰭片結構204之間）。沉積工具102可以將襯墊320和介電層322沉積在半導體基底202上方和鰭片結構204之間的溝槽中。沉積工具102可以形成介電層322，使得介電層322的頂表面的高度和氮化物層314的頂表面的高度為約略相同的高度。
或者，沉積工具102可以形成介電層322，使得介電層322的頂表面的高度大於氮化物層314的頂表面的高度，如第3E和3F圖所示。以此方式，介電層322過填充鰭片結構204之間的溝槽以確保介電層322完全填充溝槽。隨後，平坦化工具110可以進行平坦化或研磨操作（例如化學機械平坦化操作）以平坦化介電層322。硬遮罩層的氮化物層314可以在操作中作為化學機械平坦化停止層。換言之，平坦化工具110平坦化介電層322直到到達硬遮罩層的氮化物層314。因此，介電層322的頂表面的高度與氮化物層314的頂表面的高度在操作後大致相等。
沉積工具102可以使用順應性（conformal）沉積技術來沉積襯墊320。沉積工具102可以使用化學氣相沉積技術（例如可流動式化學氣相沉積（flowable CVD，FCVD）技術或其他化學氣相沉積技術）、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術來沉積介電層。在一些實施方式中，在沉積介電層322之後，將半導體裝置200退火，例如以增加介電層322的品質。
襯墊320和介電層322各自包含介電材料，例如氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、摻雜氟的矽酸鹽玻璃（FSG）、低介電常數介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層322可以包含多層結構，例如具有一或多個襯層。
第3G和3H圖分別繪示半導體裝置200的透視圖和沿第3G圖中的線A-A的剖面圖。如第3G和3H圖所示，進行回蝕刻操作以移除襯墊320的一部分和介電層322的一部分以形成淺溝槽隔離區206。蝕刻工具108可以在回蝕刻操作中蝕刻襯墊320和介電層322以形成淺溝槽隔離區206。蝕刻工具108基於硬遮罩層（例如包含氧化物層312和氮化物層314的硬遮罩層）蝕刻襯墊320和介電層322。蝕刻工具108蝕刻襯墊320和介電層322，使得淺溝槽隔離區206的高度小於或近似於層堆疊302的部分316的底部的高度。因此，層堆疊302的部分316在淺溝槽隔離區206之上延伸。在一些實施方式中，蝕刻襯墊320和介電層322使得淺溝槽隔離區206的高度小於部分318的頂表面的高度。
在一些實施方式中，蝕刻工具108使用以電漿為主的乾式蝕刻技術來蝕刻襯墊320和介電層322。可以使用氨（NH 3）、氫氟酸（HF）及/或其他蝕刻劑。以電漿為主的乾式蝕刻技術可以導致蝕刻劑與襯墊320和介電層322的材料之間的反應，包含： SiO 2+4HF→SiF 4+2H 2O 其中襯墊320和介電層322的二氧化矽（SiO 2）與氫氟酸反應形成包含四氟化矽（SiF 4）和水（H 2O）的副產物。四氟化矽進一步被氫氟酸和氨分解形成氟矽酸銨（(NH 4) 2SiF 6）副產物： SiF 4+2HF+2NH 3→(NH 4) 2SiF 6從蝕刻工具108的製程腔室移除氟矽酸銨副產物。在移除氟矽酸銨之後，使用約攝氏200度至約攝氏250度的後製程溫度將氟矽酸銨昇華成四氟化矽、氨和氫氟酸的成分。
如第3H圖進一步所示，蝕刻工具108可以蝕刻襯墊320和介電層322，使得鰭片結構204a的第一子集（例如對於PMOS奈米結構電晶體）之間的淺溝槽隔離區206的高度323a大於鰭片結構的第二子集204b（例如對於NMOS奈米結構電晶體）之間的淺溝槽隔離區206的高度323b。這可能因鰭片結構204b的寬度大於鰭片結構204a的寬度、因NMOS鰭片結構和PMOS鰭片結構之間的不同鰭片間距或前述之組合而發生。舉例來說，PMOS鰭片結構之間的鰭片間距（S1）（P-P間距）可以小於PMOS鰭片結構和NMOS鰭片結構之間的鰭片間距（S2）（P-N間距或N-P間距），並且鰭片間距（S2）可以小於NMOS鰭片結構之間的鰭片間距（S3）（N-N間距）。在一些實施方式中，鰭片間距（S1──P-P間距）可以為約15奈米至約20奈米，鰭片間距（S2──P-N間距或N-P間距）可以為約20奈米至約25奈米，並且鰭片間距（S3──N-N間距）可以為約20奈米至約30奈米。然而，這些範圍的其他值也在本發明實施例的範圍內。
此外，這導致鰭片結構204a和鰭片結構204b之間的淺溝槽隔離區206的頂表面傾斜或偏斜（例如從鰭片結構204a向下傾斜到鰭片結構204b，如第3H圖的範例所示）。由於蝕刻劑與襯墊320和介電層322的表面之間的凡得瓦力，用於蝕刻襯墊320和介電層322的蝕刻劑先經歷物理吸附（例如物理接合至襯墊320和介電層322）。蝕刻劑被偶極移動力捕捉。然後蝕刻劑附著到襯墊320和介電層322的懸鍵上，化學吸附開始。在此，蝕刻劑在襯墊320和介電層322的表面上的化學吸附導致襯墊320和介電層322的蝕刻。鰭片結構的第二子集204b之間的溝槽的較大寬度提供較大的發生化學吸附的表面區域，這使鰭片結構的第二子集204b之間的蝕刻速率更大。較大的蝕刻速率導致鰭片結構的第二子集204b之間的淺溝槽隔離區206的高度小於鰭片結構的第一子集204a之間的淺溝槽隔離區206的高度。
第3I和3J圖分別繪示半導體裝置200的透視圖和沿第3I圖中的線A-A的剖面圖。如第3I和3J圖所示，在鰭片結構204上方（例如在鰭片結構204的頂表面上方和側壁上方）以及在鰭片結構204之間的淺溝槽隔離區206上方形成覆層324。覆層324包含矽鍺（SiGe）或其他材料。覆層324可以由與第一層304相同的材料形成，以使覆側壁層（將由覆層324形成）和第一層304能夠在相同的蝕刻操作中被移除（奈米結構釋放操作），進而可以在由覆側壁層和第一層304佔據的區域中形成替換閘極（例如閘極結構212）。這使得替換閘極能夠完全環繞半導體裝置200的奈米結構電晶體的奈米結構通道。
沉積工具102可以沉積覆層324。在一些實施方式中，沉積工具102在鰭片結構204上方（例如在鰭片結構204的頂表面上方和側壁上方）以及鰭片結構204之間的淺溝槽隔離區206上方沉積晶種層（例如矽（Si）晶種層或其他類型的晶種層）。然後，沉積工具102在晶種層上沉積矽鍺以形成覆層324。晶種層促進覆層324的成長和黏著。
晶種層的沉積可以包含使用載氣向沉積工具102的製程腔室提供矽前驅物，載氣例如氮（N 2）或氫（H 2）以及其他範例。在一些實施方式中，在沉積晶種層之前進行預清潔操作以減少氧化鍺（GeO x）的形成。矽前驅物可以包含二矽烷（Si 2H 6）或其他矽前驅物。二矽烷的使用可以使晶種層能夠形成為約0.5奈米至約1.5奈米的厚度。如果厚度小於此範圍，則覆層324的形成速度可能會降低，導致覆層324的厚度不足。如果厚度大於此範圍，則覆層324的形成速率可能會增加到無法控制的量，這可能導致覆層324的厚度的廣泛分佈。然而，晶種層的厚度的其他範圍和值在本發明實施例的範圍內。
晶種層的沉積可以在約攝氏450度至約攝氏500度的溫度（或在其他範圍的溫度）、約30托至約100托的壓力（或在其他範圍的壓力）下進行及/或進行約100秒至約300秒的持續時間（或其他範圍的持續時間）以及其他範例。
覆層324的矽鍺的沉積可以包含形成覆層324以包含非晶組織以促進覆層324的順應性沉積。矽鍺可以包含約15%鍺至約25%鍺的鍺含量。然而，鍺含量的其他值在本發明實施例的範圍內。覆層324的沉積可以包含使用載氣提供矽前驅物（例如二矽烷（Si 2H 6）或四氫化矽（SiH 4）以及其他範例）和鍺前驅物（例如四氫化鍺（GeH 4）或其他鍺前驅物）至沉積工具102的製程腔室，載氣例如氮氣（N 2）或氫氣（H 2）以及其他範例。覆層324的沉積可以在約攝氏500度至約攝氏550度的溫度（或其他範圍的溫度）及/或約5托至約20托的壓力（或其他範圍的壓力）下進行。
如結合第8圖和本文其他地方更詳細描述的，與晶種層和覆層324的沉積相關的參數可以減少矽鍺從硬遮罩層的懸垂及/或突出（例如硬遮罩層包含氧化物層312和氮化物層314）。與晶種層和覆層324的沉積相關的參數也可以賦予覆層324的選擇性蝕刻，以移除在淺溝槽隔離區206附近或之上形成的基腳。
第3K和3L圖分別繪示半導體裝置200的透視圖和沿著第3K圖中的線A-A的剖面圖。如第3K和3L圖所示，進行回蝕刻操作以蝕刻覆層324以形成覆側壁層326。蝕刻工具108可以使用以電漿為主的乾式蝕刻技術或其他蝕刻技術來蝕刻覆層324。蝕刻工具108可以進行回蝕刻操作以從鰭片結構204的頂部和從淺溝槽隔離區206的頂部移除覆層324的一部分。從淺溝槽隔離區206的頂部移除覆層324確保覆側壁層326不含鰭片結構204之間的淺溝槽隔離區206上的基腳。這確保覆側壁層326不含混合鰭片結構下方的基腳，混合鰭片結構將被形成在鰭片結構204之間的淺溝槽隔離區206上方。
在一些實施方式中，蝕刻工具108使用以氟為主的蝕刻劑來蝕刻覆層324。以氟為主的蝕刻劑可以包含六氟化硫（SF 6）、氟甲烷（fluoromethane，CH 3F 3）及/或其他以氟為主的蝕刻劑。其他反應物及/或載體可用於回蝕刻操作中，例如甲烷（CH 4）、氫氣（H 2）、氬氣（Ar）及/或氦氣（He）。在一些實施方式中，回蝕刻操作的進行使用約500伏特至約2000伏特的電漿偏壓。然而，電漿偏壓的其他值也在本發明實施例的範圍內。在一些實施方式中，從淺溝槽隔離區206的頂部移除覆層324的一部分包含進行高度地方向（例如非等向性）蝕刻以選擇性地移除（例如選擇性地蝕刻）鰭片結構204之間的淺溝槽隔離區206的頂部上的覆層324，如上所述。
如更詳細地且結合第6、7A和7B圖以及本文其他地方描述，覆側壁層326可以包含相對淺溝槽隔離區206、鰭片結構204a及/或鰭片結構204b的不對稱特性（例如不同的長度、深度及/或角度）。不對稱特性為不同類型的鰭片結構（例如用於p型奈米結構電晶體的鰭片結構和用於n型奈米結構電晶體的鰭片結構）提供足夠深度的金屬閘極，同時減少及/或最小化在半導體裝置200的奈米結構電晶體的混合鰭片結構下方淺溝槽隔離區206上的覆側壁層326的基腳（並且因此減少及/或最小化在移除覆側壁層326之後形成在由覆側壁層326佔據的區域中的閘極結構212的基腳）。減少及/或最小化的基腳進一步降低電短路的可能性。不對稱特性可能是來自將淺溝槽隔離區206形成為不同的高度、可能是來自形成傾斜或不對稱的淺溝槽隔離區206、可能是來自鰭片結構204為PMOS奈米結構電晶體和NMOS奈米結構形成不同寬度、及/或可能是來自將鰭片結構204形成為與鰭片結構204之間的不同鰭片間距，如上所述。
第3M和3N圖分別繪示半導體裝置200的透視圖和沿著第3M圖中的線A-A的剖面圖。如第3M和3N圖所示，移除硬遮罩層（包含氧化物層312和氮化物層314）和蓋層310以暴露出硬遮罩層308。在一些實施方式中，使用蝕刻操作（例如由蝕刻工具108進行）、平坦化技術（例如由平坦化工具110進行）及/或其他半導體製程技術移除蓋層310、氧化物層312和氮化物層314。
第3O和3P圖分別繪示半導體裝置200的透視圖和沿著第3O圖中的線A-A的剖面圖。如第3O和3P圖所示，襯墊328和介電層330形成於半導體基底202之上並插入鰭片結構204（例如在鰭片結構204之間）。沉積工具102可以將襯墊328和介電層330沉積在半導體基底202上方以及鰭片結構204之間的溝槽中的覆側壁層326之間。沉積工具102可以形成介電層330，使得介電層330的頂表面的高度和硬遮罩層308的頂表面的高度大致相同。
或者，沉積工具102可以形成介電層330，使得介電層330的頂表面的高度大於硬遮罩層308的頂表面的高度，如第3O和3P圖所示。以此方式，介電層330過填充鰭片結構204之間的溝槽以確保介電層330完全填充溝槽。隨後，平坦化工具110可以進行平坦化或研磨操作（例如化學機械平坦化操作）以平坦化介電層330。
沉積工具102可以使用順應性沉積技術來沉積襯墊328。沉積工具102可以使用化學氣相沉積技術（例如可流動式化學氣相沉積（FCVD）技術或其他化學氣相沉積技術）、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術來沉積介電層330。在一些實施方式中，在沉積介電層330之後，將半導體裝置200退火，例如以增加介電層330的品質。
襯墊328和介電層330各自包含介電材料，例如氧化矽（SiO x）、氮化矽（Si xN y）、氮氧化矽（SiON）、氮碳化矽（SiCN）、摻雜氟化物的矽酸鹽玻璃（FSG）、低介電常數介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層330可以包含多層結構，例如具有一或多個襯墊層。
第3Q和3R圖分別繪示半導體裝置200的透視圖和沿著第3Q圖中的線A-A的剖面圖。如第3Q和3R圖所示，進行回蝕刻操作以移除介電層330的一部分。蝕刻工具108可以在回蝕刻操作中蝕刻介電層330以降低介電層330的頂表面的高度。具體而言，蝕刻工具108蝕刻介電層330，使得介電層330在鰭片結構204之間的部分的高度小於硬遮罩層308的頂表面的高度。在一些實施方式中，蝕刻工具108蝕刻介電層330，使得介電層330在鰭片結構204之間的部分的高度約等於部分316的第二層306的最頂部的頂表面的高度。
第3S和3T圖分別繪示半導體裝置200的透視圖和沿著第3S圖中的線A-A的剖面圖。如第3S和3T圖所示，在鰭片結構204之間的介電層330的部分上方沉積高介電常數（high-k）層332。沉積工具102可以使用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術及/或其他沉積技術沉積高介電常數介電材料（例如氧化鉿（HfO x）及/或其他高介電常數介電材料）以形成高介電常數層332。鰭片結構204之間的高介電常數層332和鰭片結構204之間的介電層330的部分的組合稱為混合鰭片結構334（或虛設鰭片結構）。混合鰭片結構334可以位於鰭片結構204的第二層306（例如奈米結構）和第一層304（例如犧牲奈米結構）之間，混合鰭片結構334可以包含介電層330和介電層330上方的高介電常數介電層332。在一些實施方式中，平坦化工具110可以進行平坦化操作以平坦化高介電常數層332，使得高介電常數層332的頂表面的高度和硬遮罩層308的高度大致相等。
隨後，如第3S和3T圖所示，移除硬遮罩層308。硬遮罩層308的移除可以包含使用蝕刻技術（例如電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術）或其他移除技術。
第3U圖繪示半導體裝置200的透視圖。如第3U圖所示，在鰭片結構204上方和混合鰭片結構334上方形成虛設閘極結構336（也稱為虛設閘極堆疊）。虛設閘極結構336是犧牲結構，在半導體裝置200的後續製程階段將由替換閘極結構（或替換閘極堆疊）替換。鰭片結構204在虛設閘極結構336底下的部分可以稱為通道區。虛設閘極結構336也可以界定鰭片結構204的源極/汲極（S/D）區，例如鰭片結構204的鄰近且在通道區的兩側上的區域。
虛設閘極結構336可以包含閘極電極層338、在閘極電極層338上方及/或上的硬遮罩層340、以及在閘極電極層338的兩側上和硬遮罩層340的兩側上的間隔層342。虛設閘極結構336可以形成於混合鰭片結構334和虛設閘極結構336之間以及鰭片結構204和虛設閘極結構336之間的閘極介電層344上。閘極電極層338包含多晶矽（polysilicon或PO）或其他材料。硬遮罩層340包含一或多層，例如氧化物層（例如可以包含二氧化矽（SiO 2）或其他材料的墊氧化物層）和形成在氧化物層上方的氮化物層（例如可以包含氮化矽（Si 3N 4）或其他材料的墊氮化物層）。間隔層342包含碳氧化矽（SiOC）、無氮SiOC或其他合適的材料。閘極介電層344可以包含氧化矽（例如SiO x，例如SiO 2）、氮化矽（例如Si xN y，例如Si 3N 4）、高介電常數介電材料及/或其他合適的材料。
虛設閘極結構336的層的形成可以使用各種半導體製程技術，例如沉積（例如藉由沉積工具102）、圖案化（例如藉由曝光工具104和顯影工具106）及/或蝕刻（例如藉由蝕刻工具108）以及其他範例。範例包含化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍、光微影、電子束微影、光阻塗佈（例如旋塗）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如旋轉乾燥及/或硬烘烤）、乾式蝕刻（例如反應離子蝕刻）及/或濕式蝕刻以及其他範例。
在一些實施方式中，在半導體裝置200上順應性地沉積閘極介電層344，然後從半導體裝置200的一部分（例如源極/汲極區域）選擇性地移除。然後將閘極電極層338沉積於閘極介電層344的剩餘部分上。然後將硬遮罩層340沉積於閘極電極層338上。可以用與閘極介電層344類似的方式順應性地沉積間隔層342。在一些實施方式中，間隔層342包含多種類型的間隔層。舉例來說，間隔層342可以包含形成在虛設閘極結構336的側壁上的密封間隔層和形成在密封間隔層上的塊體間隔層。密封間隔層和塊體間隔層可以由相似的材料或不同的材料形成。在一些實施方式中，在沒有用於密封間隔層的電漿表面處理之下形成塊體間隔層。在一些實施方式中，塊體間隔層形成為厚度大於密封間隔層的厚度。
第3U圖進一步繪示用於後圖（包含第4A～4D圖）的參考剖面。剖面A-A位於x-z平面中（稱為y切面），跨過半導體裝置200的源極/汲極區域中的鰭片結構204和混合鰭片結構334。剖面B-B位於y-z平面中（稱為x切面）垂直於剖面A-A，並跨過半導體裝置200的源極/汲極區域中的虛設閘極結構336。剖面C-C位於x-z平面中平行於剖面A-A且垂直於剖面B-B，並沿著虛設閘極結構336。為了清楚，後續圖式參照這些參考剖面。在一些圖式中，可以省略其中繪示的部件或組件的一些參考標號以避免混淆其他部件或組件以便於描繪圖式。
如上所述，第3A～3U圖所示之操作和裝置的數量和配置被提供為一或多個範例。實際上，相較於第3A～3U圖所示之那些，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第4A～4D圖是本文描述的例示性實施方式400的示意圖。例示性實施方式400包含在半導體裝置200的源極/汲極區域中形成源極/汲極區的範例。從第3U圖所示之多個透視視角繪示第4A～4D圖，包含第3U圖中的剖面A-A的透視視角、第3U圖中的剖面B-B的透視視角、以及第3U圖中的剖面C-C的透視視角。在一些實施方式中，在結合第3A～3U圖描述的操作之後進行結合例示性實施方式400描述的操作。
如第4A圖所示，在鰭片結構204之上形成虛設閘極結構336。如第4A圖的剖面C-C所示，在鰭片結構204之上的凹槽中形成閘極介電層344的一部分和閘極電極層338的一部分，由於移除硬遮罩層308而形成凹槽。結合第3U圖描述虛設閘極結構336的形成。
如第4B圖的剖面A-A和剖面B-B所示，在蝕刻操作中，在鰭片結構204的部分316中形成源極/汲極凹槽402。形成源極/汲極凹槽402以在虛設閘極結構336的兩側提供將形成源極/汲極區210的空間。可以由蝕刻工具108進行蝕刻操作，並且蝕刻操作可以稱為應變源極/汲極（strained source/drain，SSD）蝕刻操作。在一些實施方式中，蝕刻操作包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
如第4B圖的剖面A-A和剖面B-B進一步所示，源極/汲極凹槽402可以進一步形成到鰭片結構204的部分318中（例如形成到鰭片狀結構204的台面區中）。在這些實施方式中，源極/汲極凹槽402穿入鰭片結構204的井部分（例如p井、n井）。在半導體基底202包含具有(100)取向的矽（Si）材料的實施方式中，在源極/汲極凹槽402的底部形成(111)面，使得在源極/汲極凹槽402的底部形成V形或三角形剖面。在一些實施方式中，使用四甲基氫氧化銨（tetramethylammonium hydroxide，TMAH）的濕式蝕刻及/或使用鹽酸（HCl）的化學乾式蝕刻用於形成V形輪廓。
如第4B圖的剖面B-B和剖面C-C所示，在蝕刻操作以形成源極/汲極凹槽402之後，層堆疊302的第一層304的一部分和第二層306的一部分留在虛設閘極結構336下方。在虛設閘極結構336下方的第二層306的一部分形成半導體裝置200的奈米結構電晶體的通道208。
如第4C圖的剖面B-B進一步所示，在形成源極/汲極區210於源極/汲極凹槽402中之前，沉積工具102在通道208之間的空腔中形成內間隔（inner spacer，InSP）層404。包含內間隔層404以在閘極結構212（例如替換閘極結構）和將形成在源極/汲極凹槽402中的源極/汲極區210之間提供增加的隔離，以降低寄生電容。內間隔層404包含氮化矽（Si xN y）、氧化矽（SiO x）、氮氧化矽（SiON）、碳氧化矽（SiOC）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）及/或其他介電材料。內間隔層404和間隔層342可以由相同材料或不同材料形成。
內間隔層404的形成可以藉由蝕刻（例如藉由蝕刻工具108）第一層304的端部以在相鄰奈米結構通道208之間形成空腔。蝕刻也導致移除源極/汲極凹槽402中的覆側壁層326的剩餘部分（例如因為覆側壁層326和第一層304由相同的材料形成）。蝕刻工具108可以在蝕刻操作中橫向蝕刻（例如在約平行於第一層304的長度的方向上）第一層304，藉此在通道208的一部分之間形成空腔（或凹槽）。在第一層304是矽鍺（SiGe）且第二層306是矽（Si）的實施方式中，蝕刻工具108可以使用濕式蝕刻劑選擇性地蝕刻第一層304，濕式蝕刻劑例如包含過氧化氫（H 2O 2）、醋酸（CH 3COOH）及/或氟化氫（HF）的混合溶液，然後用水（H 2O）清洗。可以將混合溶液和晶圓提供到源極/汲極凹槽402中以從源極/汲極凹槽402蝕刻第一層304。在一些實施方式中，重複混合溶液的蝕刻和水的清洗約10次至約20次。在一些實施方式中，混合溶液的蝕刻時間為約1分鐘至約2分鐘。混合溶液可以在約攝氏60°至約攝氏90°的溫度下使用。然而，蝕刻操作的參數的其他值在本發明實施例的範圍內。然後在空腔中的第一層304的端部上形成內間隔層404。在一些實施方式中，在源極/汲極凹槽402中沉積（例如藉由沉積工具102）順形層，並且蝕刻工具108移除順形層的多餘材料以形成內間隔層404。
如第4D圖的剖面A-A和剖面B-B所示，以一層或多層填充源極/汲極凹槽402以在源極/汲極凹槽402中形成源極/汲極區210。舉例來說，沉積工具102可以在源極/汲極凹槽402的底部沉積緩衝層406，沉積工具102可以在緩衝層406上沉積源極/汲極區210，並且沉積工具102可以在源極/汲極區210上沉積蓋層408。緩衝層406可以包含矽（Si）、摻雜硼或其他摻質的矽（SiB）及/或其他材料。可以包含緩衝層406以控制源極/汲極區210的鄰近度及/或形狀。
源極/汲極區210可以包含一或多層磊晶成長材料。舉例來說，沉積工具102可以在緩衝層406上方磊晶成長源極/汲極區210的第一層（稱為L1），並且可以在第一層上方磊晶成長源極/汲極區210的第二層（稱為L2、L2-1及/或L2-2）。第一層可以包含輕摻雜的矽（例如摻雜硼（B）、磷（P）及/或其他摻質），並且可以被包含作為屏蔽層以減少半導體裝置200中的短通道效應和減少摻質擠出到通道208中。第二層可以包含高度摻雜的矽或高度摻雜的矽鍺。可以包含第二層以在源極/汲極區210中提供壓應力以減少硼損失。
蓋層408可以包含矽、矽鍺、摻雜的矽、摻雜的矽鍺及/或其他材料。可以包含蓋層408以在形成接觸件之前，在半導體裝置200的後續半導體製程操作中保護源極/汲極區210並減少摻質擴散。
如上所述，第4A～4D圖所示之操作和裝置的數量和配置作為一或多個範例提供。實際上，相較於第4A～4D圖所示之那些，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第5A～5D圖是本文描述的例示性實施方式500的示意圖。例示性實施方式500包含替換閘極製程（replacement gate process，RPG）的範例，用於用半導體裝置200的閘極結構212（例如替換閘極結構）替換虛設閘極結構336。從第3U圖所示之多個透視視角繪示第5A～5D圖，包含第3U圖中的剖面A-A的透視視角、第3U圖中的剖面B-B的透視視角、以及第3U圖中的剖面C-C的透視視角。在一些實施方式中，在結合第3A～3U圖描述的操作之後及/或結合第4A～4D圖描述的操作之後進行結合例示性實施方式500描述的操作。
如第5A圖的剖面A-A和剖面B-B所示，在源極/汲極區210上方形成介電層214。介電層214填充在虛設閘極結構336之間的區域中、在混合鰭片結構334之間、以及在源極/汲極區210上方。形成介電層214以減少及/或防止在替換閘極製程期間損壞源極/汲極區210的可能性。介電層214可稱為層間介電（ILD）零（ILD0）層或其他層間介電層。
在一些實施方式中，在形成介電層214之前，在源極/汲極區210上方、虛設閘極結構336上方和間隔層342上順應性地沉積（例如藉由沉積工具102）接觸蝕刻停止層（contact etch stop layer，CESL）。然後在接觸蝕刻停止層上形成介電層214。接觸蝕刻停止層可以提供在形成源極/汲極區210的接觸件或導孔（vias）時停止蝕刻製程的機制。接觸蝕刻停止層可以由具有與相鄰層或組件不同蝕刻選擇性的介電材料形成。接觸蝕刻停止層可以包含或可以是含氮材料、含矽材料及/或含碳材料。此外，接觸蝕刻停止層可以包含或可以是氮化矽（Si xN y）、氮碳化矽（SiCN）、氮化碳（CN）、氮氧化矽（SiON）、碳氧化矽（SiCO）或前述之組合以及其他範例。接觸蝕刻停止層的沉積可以使用沉積製程，例如原子層沉積、化學氣相沉積或其他沉積技術。
如第5B圖的剖面B-B和剖面C-C所示，進行替換閘極操作（例如藉由半導體製程工具102～112中的一或多個）以從半導體裝置200移除虛設閘極結構336。虛設閘極結構336的移除在源極/汲極區210上方的介電層214之間以及鰭片結構204上方的混合鰭片結構334之間留下開口（或凹槽）。可以在一或多個蝕刻操作中移除虛設閘極結構336。這樣的蝕刻操作可以包含電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。
如第5C圖的剖面B-B和剖面C-C所示，進行奈米結構釋放操作以移除第一層304（例如矽鍺層）。這造成通道208之間（例如通道208周圍的區域）的開口502。奈米結構釋放操作可以包含蝕刻工具108基於第一層304的材料和通道208的材料之間以及第一層304的材料和內間隔層404的材料之間的蝕刻選擇性的差異來進行蝕刻操作以移除第一層304。內間隔層404可以在蝕刻操作中作為蝕刻停止層以保護源極/汲極區210不被蝕刻。如第5C圖進一步所示，在奈米結構釋放操作中移除覆層326。這提供了對奈米結構通道208周圍區域的進接，這使得替換閘極結構（例如閘極結構212）能夠形成為完全環繞奈米結構通道208。
如第5D圖的剖面B-B和剖面C-C所示，繼續替換閘極操作，其中沉積工具102及/或鍍覆工具112在源極/汲極區210之間和混合鰭片結構334之間的開口502中形成閘極結構（例如替換閘極結構）212。具體而言，閘極結構212填充通道208之間和周圍的區域，這些區域之前被第一層304和覆側壁層326佔據，使得閘極結構212環繞通道208。閘極結構212可以包含金屬閘極結構。在形成閘極結構212之前，可以在通道208和側壁上沉積順形高介電常數介電襯墊504。閘極結構212可以包含額外層，例如界面層、功函數調整層及/或金屬電極結構以及其他範例。
如第5D圖的剖面C-C進一步所示，從淺溝槽隔離區206的頂部移除覆層324以防止覆側壁層326在相鄰鰭片結構204之間的混合鰭片結構334下方包含基腳，使得閘極結構212能夠形成為使得閘極結構212不包含混合鰭片結構334下方的基腳。換言之，由於閘極結構212形成在先前由覆側壁層326佔據的區域中，用於覆側壁層326的混合鰭片結構334下方不存在基腳也使得用於閘極結構212的混合鰭片結構334下方不存在基腳。這減少及/或防止在閘極結構212和混合鰭片結構212下方的源極/汲極區210之間的短路。此外，並且如第5D圖的剖面C-C所示，混合鰭片結構334位於相鄰結構204的奈米結構（例如通道208）之間。
如上所述，第5A～5D圖所示之操作和裝置的數量和配置作為一或多個範例提供。實際上，相較於第5A～5D圖所示之那些，可能存在額外的操作和裝置、更少的操作和裝置、不同的操作和裝置、或不同配置的操作和裝置。
第6圖是本文描述的例示性實施方式600的示意圖。例示性實施方式600包含用於鰭片結構204a（例如PMOS鰭片結構）和鰭片結構204b（例如NMOS鰭片結構）的覆側壁層配置。鰭片結構204a和鰭片結構204b的形成可以使用結合第3A～3U圖及/或本文其他地方描述的一或多個操作的組合。
從第3U圖的剖面C-C的透視視角繪示例示性實施方式600。如第6圖的剖面C-C所示，鰭片結構204a和鰭片結構204b位於半導體基底202上方。此外，鰭片結構204b鄰近鰭片結構204a。淺溝槽隔離區206介於鰭片結構204a和鰭片結構204b之間。
鰭片結構204a包含沿著鰭片結構204a的側壁之覆側壁層326a。覆側壁層326a包含底邊緣602a並面向第二鰭片結構204b。
鰭片結構204b包含沿著鰭片結構204b的側壁之覆側壁層326b。覆側壁層326b包含底邊緣602b並面向鰭片結構204a。
注意，第6圖所示之例示性實施方式600是形成半導體裝置200的中間結構。在半導體裝置200的最終結構中，用半導體裝置200的閘極結構212替換覆側壁層326a和326b。因此，雖然結合覆側壁層326a和326b繪示和描述例示性實施方式600，但針對覆側壁層326a和326b描述的尺寸和其他特性與針對替換覆側壁層326a和326b之閘極結構212描述的尺寸和其他特性相同或相似。換言之，閘極結構212的側壁的尺寸和其他特性可以被視為與第6圖中針對覆側壁層326a和326b描述的尺寸和其他特性相同或相似。
在一些實施方式中，與覆側壁層326b和覆側壁層326a相關的長度是不對稱的。舉例來說，並且如第6圖所示，底邊緣602b低於底邊緣602a。結合第3H圖描述的化學吸附及/或物理吸附，可以具體地進行結合第3A～3J圖描述的一或多個製程（例如介電層322的蝕刻、覆側壁層326的沉積、或覆層的蝕刻側壁層326以及其他範例）以使底邊緣602b低於底邊緣602a。
在一些實施方式中，覆側壁層326b的底邊緣602b的深度d在半導體基底202的台面區的頂表面614下方約8奈米至約15奈米（例如鰭片結構204a和204b的部分318的頂表面）。此外，底邊緣602a和602b位於頂表面614下方。如果深度610小於此範圍，則覆側壁層326b可能被過蝕刻並導致覆側壁層326b的長度縮短，這會導致替換覆側壁層326b的閘極結構212對半導體裝置200的下奈米結構通道的覆蓋不足。如果深度610大於此範圍，則覆側壁層326b可能被不足蝕刻並導致在淺溝槽隔離區206上方形成基腳，這增加了電短路的可能性，因為替換覆側壁層326b的閘極結構212也可能在混合鰭片結構334下方具有基腳。然而，深度610的其他範圍和值也在本發明實施例的範圍內。
在一些實施方式中，覆側壁層326a的底邊緣602a的深度612在半導體基底202的區的頂表面614下方約4奈米至約6奈米。如果深度612小於此範圍，則覆側壁層326a可能會被過蝕刻並導致覆側壁層326a的長度縮短，這會導致替換覆側壁層326a的閘極結構212對半導體裝置200的下奈米結構通道的覆蓋不足。如果深度612大於此範圍，則覆側壁層326a可能被不足蝕刻並導致在淺溝槽隔離區206上方形成基腳，這增加了電短路的可能性，因為替換覆側壁層326b的閘極結構212也可能在混合鰭片結構334下方具有基腳。然而，深度612的其他範圍和值也在本發明實施例的範圍內。
在一些實施方式中，底邊緣602b的深度610與底邊緣602a的深度612的比例為約4:3至約4:1。如果比例小於此範圍，則覆側壁層326a或326b中的一或多個可能被過蝕刻。如果比例大於此範圍，則覆側壁層326a或326b中的一或多個可能被不足蝕刻並導致在淺溝槽隔離區206上方形成基腳。然而，比例的其他範圍和值在本發明實施例的範圍內。
在一些實施方式中，並且如圖所示，鰭片結構204a包含層堆疊（例如層堆疊302）的部分316a。在一些實施方式中，並且如圖所示，鰭片結構204b包含層堆疊的部分316b。層堆疊的部分316a包含多個交替層（例如多個第一層304與多個第二層306交替）。層堆疊的部分316b也包含多個交替層（例如多個第一層304與多個第二層306交替）。如上所述，提供第6圖作為範例。其他範例可以與關於第6圖描述的不同。
第7A和7B圖是本文描述的例示性實施方式700的示意圖。例示性實施方式700包含用於鰭片結構204的不同配置之不同覆側壁層配置（例如不同長度、不同角度、不同底邊緣深度）的多個範例。從第3U圖的剖面C-C的透視視角繪示例示性實施方式700。例示性實施方式700包含鰭片結構204a1、鰭片結構204a2、鰭片結構204b1和鰭片結構204b2。可以使用結合第3A～3U圖和本文其他地方描述的一或多個操作的組合在半導體基底202上方形成鰭片結構204a1、鰭片結構204a2、鰭片結構204b1和鰭片結構204b2。
轉向第7A圖，在一些實施方式中，鰭片結構204a1包含PMOS鰭片結構。鰭片結構204a1包含沿著鰭片結構204a1的側壁的覆側壁層326c。覆側壁層326c面對鰭片結構204a1和鰭片結構204a2（例如另一個PMOS鰭片結構）之間的介電層330a。覆側壁層326c包含底邊緣604c。
鰭片結構204a1也包含沿著兩側壁的覆側壁層326d。覆側壁層326d面對鰭片結構204a1和鰭片結構204b1（例如NMOS鰭片結構）之間的介電層330b。覆側壁層326d包含底邊緣604d。如第7A圖所示，底邊緣604d的垂直位置低於底邊緣604c的垂直位置。
在一些實施方式中，與覆側壁層326c和覆側壁層326d相關的長度及/或角度是不對稱的。舉例來說，覆側壁層326c的長度702可以小於覆側壁層326d的長度704約2奈米至約5奈米。如果長度702和704之間的差小於此範圍，則覆側壁層326可能被過蝕刻。如果長度702和704之間的差大於此範圍，則可能在淺溝槽隔離區206a及/或淺溝槽隔離區206b上方留下基腳。然而，長度702和長度704之間的差的其他範圍和值也在本發明實施例的範圍內。
作為另一範例，覆側壁層326c的側壁和覆側壁層326c的底邊緣604c之間的角度706可以大於覆側壁層326d的側壁和覆側壁層326d的底邊緣604d之間的角度708。角度706可以大於角度708約6度至15度。如果角度706和708之間的差小於此範圍，則淺溝槽隔離區206a及/或淺溝槽隔離區206b可能被不足蝕刻。如果角度706和708之間的差大於此範圍，則淺溝槽隔離區206a及/或淺溝槽隔離區206b可能被過蝕刻。然而，角度706和708之間的差的其他範圍和值也在本發明實施例的範圍內。
注意，第7A圖所示之範例是形成半導體裝置200的中間結構。在半導體裝置200的最終結構中，用半導體裝置200的閘極結構212替換覆側壁層326c和326d。因此，雖然結合覆側壁層326c和326d繪示和描述第7A圖的範例，但針對覆側壁層326c和326d描述的尺寸和其他特性與針對替換覆側壁層326c和326d之閘極結構212描述的尺寸和其他特性（例如閘極結構212的側壁）相同或相似。換言之，閘極結構212的側壁的尺寸和其他特性可以被視為與第7A圖中針對覆側壁層326c和326d描述的尺寸和其他特性相同或相似。
轉向第7B圖，在一些實施方式中，鰭片結構204bl包含NMOS鰭片結構。鰭片結構204b1包含沿著鰭片結構204b1的側壁的覆側壁層326e。覆側壁層326e也包含底邊緣604e。
鰭片結構204bl也包含沿著兩側壁的覆側壁層326f。覆側壁層326f面對鰭片結構204b1和鰭片結構204a1（例如PMOS鰭片）之間的介電層330b。覆側壁層326f也包含底邊緣604f。底邊緣604f的垂直位置低於底邊緣604e的垂直位置。
在一些實施方式中，與覆側壁層326e和覆側壁層326f相關的長度及/或角度是不對稱的。舉例來說，覆側壁層326e的長度710可以小於覆側壁層326f的長度712約2奈米至約5奈米。如果長度710和712之間的差小於此範圍，則覆側壁層326可能被過蝕刻而導致覆側壁層326e及/或覆側壁層326f的長度縮短。如果長度710和712之間的差大於此範圍，則覆側壁層326可能被不足蝕刻。然而，長度710和長度712之間的差的其他範圍和值也在本發明實施例的範圍內。
注意，第7B圖所示之範例是形成半導體裝置200的中間結構。在半導體的最終結構中，用半導體裝置200的閘極結構212替換覆側壁層326e和326f。因此，雖然結合覆側壁層326e和326f繪示和描述第7B圖的範例，但針對覆側壁層326e和326f描述的尺寸和其他特性與針對替換覆側壁層326e和326f之閘極結構212描述的尺寸和其他特性（例如閘極結構212的側壁）相同或相似。換言之，閘極結構212的側壁的尺寸和其他特性可以被視為與第7B圖中針對覆側壁層326e和326f描述的尺寸和其他特性相同或相似。
如上所述，提供第7A和7B圖作為範例。其他範例可以與關於第7A和7B圖描述的不同。
第8圖是本文描述的例示性實施方式800的示意圖。從第3J圖的剖面A-A的透視視角繪示例示性實施方式800。在實施方式800中，鰭片結構204包含覆層324。鰭片結構204包含多個第一層304、多個通道208和硬遮罩層308。鰭片結構204也包含基座區804（例如靠近淺溝槽隔離區206或在淺溝槽隔離區206上方的鰭片結構204的基座的區域）。在沉積覆層324之後且在蝕刻覆層324以形成覆側壁層326之前繪示鰭片結構204。鰭片結構204也包含在鰭片結構204和覆層324的側壁之間的氧化物層806和晶種層808。在一些實施方式中，氧化物層806包含約1奈米厚的自然氧化物成長。然而，氧化物層806可以包含其他厚度的自然氧化物成長。
如範例的放大圖810所示，晶種層808可以具有厚度812。可以使用結合第3I和3J圖描述的一或多個操作或參數來沉積晶種層808。舉例來說，操作可以包含使用氮（N 2）載氣來沉積晶種層808。額外地或替代地，操作可以包含使用二矽烷（Si 2H 6）作為矽前驅物。使用二矽烷矽前驅物可以使得多個第二層306（例如Si層）側面上的晶種層808的厚度812比多個第一層304（例如SiGe層）側面上的厚度812更薄。如結合第3I和3J圖所述，厚度812的範圍可以為約0.5奈米至約1.5奈米。如範例802所示，這可能造成覆層324的「波浪」輪廓。
在一些實施方式中，並且如結合第3I和3J圖所述，晶種層808在第一壓力（例如約30托至約100托）下沉積，並且覆層324在小於第一壓力的第二壓力（例如約5托至約20托）下沉積。然而，覆層324可以包含材料及/或厚度的其他組合。此壓力差可以降低形成覆層324的突起的可能性（例如從硬遮罩層308突出的懸垂或從基座區804突出的基腳以及其他範例）。在一些實施方式中，覆層324可以包含約10奈米厚的非晶矽鍺（a-SiGe）材料。
如上所述，提供第8圖作為範例。其他範例可以與關於第8圖描述的不同。
第9圖是本文描述的例示性實施方式900的示意圖。例示性實施方式900繪示在如結合第5D圖和本文其他地方描述的替換閘極操作之後的半導體裝置200。從第3U圖中的剖面C-C的透視視角繪示例示性實施方式900。
如第9圖中的剖面C-C所示，半導體裝置200可以包含沿著垂直於基底的方向配置之多個奈米結構（例如多個通道208）。半導體裝置200包含閘極結構212包覆環繞多個奈米結構中的每一個。
如圖所示，閘極結構212包含沿著多個奈米結構的第一側的第一側壁902a。在一些實施方式中，第一側壁902a包含位於第一垂直位置的第一底邊緣（例如在第一深度904的第一底邊緣）。閘極結構更包含沿著多個奈米結構之與第一側相反的第二側之第二側壁902b。在一些實施方式中，第二側壁902b包含位於第二垂直位置的第二底邊緣（例如在第二深度906的第二底邊緣）。在一些實施方式中，並且如第9圖所示，第二垂直位置低於第一底邊緣的第一垂直位置。
在一些實施方式中，閘極結構212的側壁（例如第一側壁902a及/或第二側壁902b）可以包含對應於先前形成的覆側壁層（例如一或多個覆側壁層326A～326f）之一或多個尺寸特性。作為範例，側壁902a及/或902b的底邊緣可以包含對應於深度610及/或612的值和範圍的深度。額外地或替代地，側壁902a及/或902b的長度可以是不對稱的且長度對應於本文所述之長度702、704、710或712的值和範圍。額外地或替代地，側壁902a及/或902b的底邊緣可以包含對應於本文所述之角度706及/或708的值和範圍的角度。
如上所述，提供第9圖作為範例。其他範例可以與關於第9圖描述的不同。
第10圖是裝置1000的例示性組件的示意圖。在一些實施方式中，半導體製程裝置102～112及/或晶圓/晶粒傳輸工具114中的一或多個可以包含一或多個裝置1000及/或者裝置1000的一或多個組件。如第10圖所示，裝置1000可以包含匯流排1010、處理器1020、記憶體1030、輸入組件1040、輸出組件1050以及通訊組件1060。
匯流排1010包含使裝置1000的組件之間能夠進行有線及/或無線通訊的一或多個組件。匯流排1010可以將第10圖的兩個或更多個組件耦合在一起，例如藉由操作耦合、通訊耦合、電子耦合及/或電耦合。處理器1020包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式閘極陣列、專用積體電路及/或其他類型的處理組件。處理器1020以硬體、韌體、或硬體和軟體的組合來實施。在一些實施方式中，處理器1020包含一或多個處理器，其能夠被程式化以進行本文別處描述的一或多個操作或製程。
記憶體1030包含揮發性及/或非揮發性記憶體。舉例來說，記憶體1030可以包含隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）、硬碟機及/或其他類型的記憶體（例如快閃記憶體、磁記憶體及/或光學記憶體）。記憶體1030可以包含內記憶體（例如RAM、ROM或硬碟機）及/或可移動記憶體（例如藉由通用序列匯流排（universal serial bus）連接可移動）。記憶體1030可以是非暫態電腦可讀取媒體。記憶體1030儲存與裝置1000的操作有關的資訊、指令及/或軟體（例如一或多個軟體應用程序）。在一些實施中，記憶體1030包含耦合到一或多個處理器（例如處理器1020）的一或多個記憶體，例如藉由匯流排1010。
輸入組件1040使裝置1000能夠接收輸入，例如使用者輸入及/或感測輸入。舉例來說，輸入組件1040可以包含觸控螢幕、鍵盤、小鍵盤（keypad）、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件1050使裝置1000能夠提供輸出，例如藉由顯示器、揚聲器及/或發光二極體。通訊組件1060使裝置1000能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊組件1060可以包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。
裝置1000可以進行本文描述的一或多個操作或製程。舉例來說，非暫態電腦可讀取媒體（例如記憶體1030）可以儲存一組指令（例如一或多個指令或代碼）以供處理器1020執行。處理器1020可以進行該組指令以進行本文描述的一或多個操作或製程。在一些實施方式中，由一或多個處理器1020執行該組指令使一或多個處理器1020及/或裝置1000進行本文描述的一或多個操作或製程。在一些實施方式中，使用固線式電路（hardwired circuitry）代替該組指令或與該組指令結合以進行本文描述的一或多個操作或製程。額外地或替代地，處理器1020可以被配置為進行本文描述的一或多個操作或製程。因此，本文描述的實施方式不限於固線電路和軟體的任何特定組合。
提供第10圖所示之組件的數量和配置作為範例。相較於第10圖所示之組件，裝置1000可以包含額外的組件、更少的組件、不同的組件或不同配置的組件。額外地或替代地，裝置1000的一組組件（例如一或多個組件）可以進行一或多個功能，如由裝置1000的另一組組件進行的描述。
第11圖是與形成半導體裝置相關的例示性製程1100的流程圖。在一些實施方式中，由一或多個半導體製程工具（例如半導體製程工具102～112中的一或多個）進行第11圖的一或多個製程框。額外地或替代地，可以由裝置1000的一或多個組件進行第11圖的一或多個製程框，例如處理器1020、記憶體1030、輸入組件1040、輸出組件1050及/或通訊組件1060。
如第11圖所示，製程1100可以包含在第一鰭片結構和第二鰭片結構之間形成介電層，第一鰭片結構在半導體基底之上，第二鰭片結構在半導體基底之上且鄰近第一鰭片結構（方框1110）。舉例來說，半導體製程工具102～112中的一或多個可以在半導體基底之上的第一鰭片結構204a和在半導體基底之上且鄰近第一鰭片結構204b的第二鰭片結構204b之間形成介電層322，如上所述。
如第11圖進一步所示，製程1100可以包含移除介電層的一部分以在第一鰭片結構和第二鰭片結構之間形成淺溝槽隔離區並在淺溝槽隔離區之上形成凹槽（方框1120）。舉例來說，半導體製程工具102～112中的一或多個可以移除介電層322的一部分以在第一鰭片結構和第二鰭片結構之間形成淺溝槽隔離區206並在淺溝槽隔離區上方形成凹槽，如上所述。
如第11圖進一步所示，製程1100可以包含在凹槽中、在第一鰭片結構的第一側壁上方、在第二鰭片結構的第二側壁上方以及在淺溝槽隔離區的頂表面上方形成覆層（方框1130）。舉例來說，半導體製程工具102～112中的一或多個可以在凹槽中、在第一鰭片結構的第一側壁上方、第二鰭片結構的第二側壁上方以及在淺溝槽隔離區206的頂表面上方形成覆層324，如上所述。
如第11圖進一步所示，製程1100可以包含從淺溝槽隔離區的頂表面移除覆層以留下沿著第一側壁的第一覆側壁層和沿著第二側壁的第二覆側壁層（方框1140）。舉例來說，半導體製程工具102～112中的一或多個可以從淺溝槽隔離區206的頂表面移除覆層324以留下沿著第一側壁的第一覆側壁層326a和沿著第二側壁的第二覆側壁層326b，如上所述。在一些實施方式中，第一覆側壁層和第二覆側壁層包含不對稱的相應長度。
製程1100可以包含額外的實施方式，例如下文描述的及/或與本文別處描述的一或多個其他製程相關的任何單個實施方式或實施方式的任何組合。
在第一實施方式中，製程1100包含在形成覆層之前在第一側壁上方和第二側壁上方形成晶種層808，以及在晶種層808上形成覆層324。
在第二實施方式中，單獨或結合第一實施方式，形成晶種層808包含使用化學氣相沉積製程形成晶種層808，其中使用包含二矽烷（Si 2H 6）的蒸汽混合物來沉積晶種層808。
在第三實施方式中，單獨或結合第一和第二實施方式中的一或多個，形成晶種層808包含在第一壓力下形成晶種層808，以及在第二壓力下形成覆層。在一些實施方式中，第二壓力小於第一壓力。
在第四實施方式中，單獨或結合第一至第三實施方式中的一或多個，形成晶種層808包含將晶種層808形成為約0.5奈米至約1.5奈米的厚度812。
在第五實施方式中，單獨或結合第一至第四實施方式中的一或多個，形成晶種層808包含在多個第一層304的側面上形成晶種層808至第一厚度812，第一層304被包含在第一鰭片結構204a和第二鰭片結構204b中，以及在多個第二層306的側面上形成晶種層808至第二厚度812，第二層306被包含在第一鰭片結構204a和第二鰭片結構204b中。在一些實施方式中，第二厚度812小於第一厚度812。
在第六實施方式中，單獨或結合第一至第五實施方式中的一或多個，製程1100包含形成多個奈米結構（例如第二層306）和多個奈米結構之間的多個犧牲奈米結構（例如第一層304），移除多個犧牲奈米結構、第一覆側壁層326a和第二覆側壁層326b，並在移除多個犧牲奈米結構、第一覆側壁層326a以及第二覆側壁層326b之後，形成閘極結構212包覆環繞多個奈米結構中的每一個。
雖然第11圖繪示製程1100的範例框，但在一些實施方式中，相較於第11圖中描繪的方框，製程1100包含額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或替代地，可以並行進行製程1100的方框中的兩個或更多個。
以此方式，在形成混合鰭片結構之前移除覆側壁層基腳。當移除覆側壁層以使金屬閘極能夠在奈米結構電晶體的奈米結構通道周圍形成時，移除覆側壁層基腳防止金屬閘極基腳形成於混合鰭片結構下方。如本文所述，覆側壁層可以以不對稱方式形成以包含不同的長度及/或角度以及其他範例。不對稱覆側壁層使得能夠為p型奈米結構電晶體和n型奈米結構電晶體形成金屬閘極結構，同時防止金屬閘極基腳形成於p型奈米結構電晶體和n型奈米結構電晶體的混合鰭片結構下方。這可以降低在半導體基底上形成的奈米結構電晶體產生奈米結構電晶體內的短通道效應和漏電的可能性。
如上文更詳細描述的，本文描述的一些實施方式提供一種方法。方法包含在第一鰭片結構和第二鰭片結構之間形成介電層，第一鰭片結構在半導體基底之上，第二鰭片結構在半導體基底之上且鄰近第一鰭片結構。方法包含移除介電層的多個部分以在第一鰭片結構和第二鰭片結構之間形成淺溝槽隔離區並在淺溝槽隔離區之上形成凹槽。方法包含在凹槽中、在第一鰭片結構的第一側壁上方、在第二鰭片結構的第二側壁上方以及在淺溝槽隔離區的頂表面上方形成覆層。方法包含從淺溝槽隔離區的頂表面移除覆層以留下沿著第一側壁的第一覆側壁層和沿著第二側壁的第二覆側壁層。在一些實施方式中，第一覆側壁層和第二覆側壁層包含不對稱的相應長度。
在一些實施例中，方法更包含在形成覆層之前，在第一側壁上方和第二側壁上方形成晶種層；以及其中形成該覆層包含在晶種層上形成覆層。
在一些實施例中，形成晶種層包含使用化學氣相沉積製程形成晶種層，其中使用包含二矽烷（Si 2H 6）的蒸汽混合物來沉積晶種層。
在一些實施例中，形成晶種層包含在第一壓力下形成晶種層；以及其中形成覆層包含在第二壓力下形成覆層，其中第二壓力小於第一壓力。
在一些實施例中，形成晶種層包含將晶種層形成為約0.5奈米至約1.5奈米的厚度。
在一些實施例中，形成晶種層包含在多個第一層的側面上形成第一厚度的晶種層，第一層被包含在第一鰭片結構和第二鰭片結構中；以及在多個第二層的側面上形成第二厚度的晶種層，第二層被包含在第一鰭片結構和第二鰭片結構中，其中第二厚度小於第一厚度。
在一些實施例中，方法更包含形成多個奈米結構和在奈米結構之間的多個犧牲奈米結構；移除犧牲奈米結構、第一覆側壁層和第二覆側壁層；以及在移除犧牲奈米結構、第一覆側壁層和第二覆側壁層之後，形成閘極結構包覆環繞奈米結構中的每一個。
如上文更詳細描述的，本文描述的一些實施方式提供一種半導體裝置。半導體裝置包含在半導體基底上方的第一多個奈米結構。半導體裝置包含在半導體基底上方的第二多個奈米結構。在一些實施方式中，第一多個奈米結構和第二多個奈米結構沿著垂直於半導體基底的方向排列。半導體裝置包含包覆環繞第一多個奈米結構中的每一個的第一閘極結構，包含沿著所述方向的第一側壁。半導體裝置包含包覆環繞第二多個奈米結構中的每一個的第二閘極結構，包含沿著所述方向的第二側壁。在一些實施方式中，第一側壁的第一底邊緣低於第二側壁的第二底邊緣。
在一些實施例中，第一多個奈米結構被包含在n型金屬氧化物半導體（NMOS）鰭片結構中；以及其中第一側壁的第一底邊緣的深度在半導體基底的區域的頂表面下方約8奈米至約15奈米。
在一些實施例中，第二多個奈米結構被包含在p型金屬氧化物半導體（PMOS）鰭片結構中；以及其中第二側壁的第二底邊緣的深度在半導體基底的區域的頂表面下方約4奈米至約6奈米。
在一些實施例中，第一底邊緣的第一深度與第二底邊緣的第二深度之比為約4:3至約4:1，其中第一深度相對於半導體基底的區域的頂表面，並且其中第二深度相對於半導體基底的區域的頂表面。
在一些實施例中，半導體裝置更包含介於第一多個奈米結構和第二多個奈米結構之間的混合鰭片結構，其中混合鰭片結構包含介電層和在介電層上方的高介電常數介電層。
如上文更詳細描述的，本文描述的一些實施方式提供一種半導體裝置。半導體裝置包含在半導體基底上方的多個奈米結構。在一些實施方式中，多個奈米結構沿著垂直於半導體基底的方向排列。半導體裝置包含包覆環繞多個奈米結構中的每一個的閘極結構。閘極結構包含沿著多個奈米結構的第一側的第一側壁。在一些實施方式中，第一側壁包含在第一垂直位置的第一底邊緣。半導體裝置包含沿著多個奈米結構之與第一側相對的第二側的第二側壁。在一些實施方式中，第二側壁包含在第二垂直位置的第二底邊緣，第二垂直位置低於第一底邊緣的第一垂直位置。
在一些實施例中，多個奈米結構被包含在p型金屬氧化物半導體（PMOS）鰭片結構中；以及其中第二側壁面向在多個奈米結構和被包含在n型金屬氧化物（NMOS）鰭片結構中的另一些奈米結構之間的介電層。
在一些實施例中，多個奈米結構被包含在p型金屬氧化物半導體（PMOS）鰭片結構中；以及其中第二側壁面向在多個奈米結構和被包含在另一p型金屬氧化物鰭片結構中的另一些奈米結構之間的介電層。
在一些實施例中，多個奈米結構被包含在n型金屬氧化物半導體（NMOS）鰭片結構中；以及其中第二側壁面向在多個奈米結構和被包含在p型金屬氧化物（PMOS）鰭片結構中的另一些奈米結構之間的介電層。
在一些實施例中，第一側壁的第一長度小於第二側壁的第二長度約2奈米至約5奈米。
在一些實施例中，第一側壁和第一底邊緣之間的第一角度大於第二側壁和第二底邊緣之間的第二角度，其中第一角度大於第二角度約6度至15度。
在一些實施例中，半導體裝置更包含鄰近多個奈米結構和閘極結構的混合鰭片結構。
在一些實施例中，半導體裝置更包含晶種層，其中晶種層的第一部分介於第一側壁和多個奈米結構的第一側之間，並且其中晶種層的第二部分介於第二側壁和多個奈米結構之與第一側相對的第二側之間。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:平坦化工具 112:鍍覆工具 114:晶圓/晶粒傳輸工具 200:半導體裝置 202:半導體基底 204,204a1,204a2,204b1,204b2:鰭片結構 204a:鰭片結構的第一子集 204b:鰭片結構的第二子集 206,206a,206b:淺溝槽隔離區 208:通道 210:源極/汲極區 212:閘極結構 214,322,330,330a,330b:介電層 300,400,500,600,700,800,900:實施方式 302:層堆疊 304:第一層 306:第二層 308,340:硬遮罩層 310,408:蓋層 312,806:氧化物層 314:氮化物層 316,318:部分 316a,316b:層堆疊的部分 320,328:襯墊 323a,323b:高度 324:覆層 326a,326b,326c,326d,326e,326f:覆側壁層 332:高介電常數層 334:混合鰭片結構 336:虛設閘極結構 338:閘極電極層 342:間隔層 344:閘極介電層 402:源極/汲極凹槽 404:內間隔層 406:緩衝層 502:開口 504:順形高介電常數介電襯墊 602a,602b,604c,604d,604e,604f:底邊緣 610,612,904,906,d:深度 614:頂表面 702,704,710,712:長度 706,708:角度 802:範例 804:基座區 808:晶種層 810:範例的放大圖 812:厚度 902a,902b:側壁 1000:裝置 1010:匯流排 1020:處理器 1030:記憶體 1040:輸入組件 1050:輸出組件 1060:通訊組件 1100:製程 1110,1120,1130,1140:方框 A-A,B-B,C-C:剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是可以在其中實施本文描述的系統及/或方法之例示性環境的示意圖。 第2圖是本文描述的例示性半導體裝置的示意圖。 第3A～3U、4A～4D、5A～5D、6、7A、7B、8和9圖是本文描述的例示性實施方式的示意圖。 第10圖是本文描述的第1圖的一或多個裝置的例示性組件的示意圖。 第11圖是與形成本文所述之半導體裝置相關的例示性製程的流程圖。
202:半導體基底
204a:鰭片結構的第一子集
204b::鰭片結構的第二子集
206:淺溝槽隔離區
316a,316b:層堆疊的部分
326a,326b:覆側壁層
600:實施方式
602a,602b:底邊緣
610,612:深度
614:頂表面
C-C:剖面

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 在一第一鰭片結構和一第二鰭片結構之間形成一介電層，該第一鰭片結構在一半導體基底之上，該第二鰭片結構在該半導體基底之上且鄰近該第一鰭片結構； 移除該介電層的多個部分以在該第一鰭片結構和該第二鰭片結構之間形成一淺溝槽隔離區並在該淺溝槽隔離區之上形成一凹槽； 在該凹槽中、在該第一鰭片結構的一第一側壁上方、在該第二鰭片結構的一第二側壁上方以及在該淺溝槽隔離區的頂表面上方形成一覆層；以及 從該淺溝槽隔離區的該頂表面移除該覆層以留下沿著該第一側壁的一第一覆側壁層和沿著該第二側壁的一第二覆側壁層， 其中該第一覆側壁層和該第二覆側壁層包括不對稱的相應長度。
  2. 如請求項1之半導體裝置的形成方法，更包括： 在形成該覆層之前，在該第一側壁上方和該第二側壁上方形成一晶種層；以及 其中形成該覆層包括： 在該晶種層上形成該覆層。
  3. 如請求項2之半導體裝置的形成方法，其中形成該晶種層包括： 使用化學氣相沉積製程形成該晶種層，其中使用包括二矽烷的蒸汽混合物來沉積該晶種層。
  4. 如請求項2之半導體裝置的形成方法，其中形成該晶種層包括： 在一第一壓力下形成該晶種層；以及 其中形成該覆層包括： 在一第二壓力下形成該覆層， 其中該第二壓力小於該第一壓力。
  5. 如請求項2之半導體裝置的形成方法，其中形成該晶種層包括： 將該晶種層形成為約0.5奈米至約1.5奈米的厚度。
  6. 如請求項2之半導體裝置的形成方法，其中形成該晶種層包括： 在複數個第一層的側面上形成一第一厚度的該晶種層，該些第一層被包括在該第一鰭片結構和該第二鰭片結構中；以及 在複數個第二層的側面上形成一第二厚度的該晶種層，該些第二層被包括在該第一鰭片結構和該第二鰭片結構中， 其中該第二厚度小於該第一厚度。
  7. 如請求項1之半導體裝置的形成方法，更包括： 形成複數個奈米結構和在該些奈米結構之間的複數個犧牲奈米結構； 移除該些犧牲奈米結構、該第一覆側壁層和該第二覆側壁層；以及 在移除該些犧牲奈米結構、該第一覆側壁層和該第二覆側壁層之後，形成一閘極結構包覆環繞該些奈米結構中的每一個。
  8. 一種半導體裝置，包括： 一第一多個奈米結構，在一半導體基底上方； 一第二多個奈米結構，在該半導體基底上方，其中該第一多個奈米結構和該第二多個奈米結構沿著垂直於該半導體基底的方向排列； 一第一閘極結構，包覆環繞該第一多個奈米結構中的每一個，包含沿著該方向的一第一側壁；以及 一第二閘極結構，包覆環繞該第二多個奈米結構中的每一個，包含沿著該方向的一第二側壁， 其中該第一側壁的一第一底邊緣低於該第二側壁的一第二底邊緣。
  9. 如請求項8之半導體裝置，其中該第一多個奈米結構被包括在n型金屬氧化物半導體鰭片結構中；以及 其中該第一側壁的該第一底邊緣的深度在該半導體基底的區域的頂表面下方約8奈米至約15奈米。
  10. 如請求項8之半導體裝置，其中該第二多個奈米結構被包括在p型金屬氧化物半導體鰭片結構中；以及 其中該第二側壁的該第二底邊緣的深度在該半導體基底的區域的頂表面下方約4奈米至約6奈米。
  11. 如請求項8之半導體裝置，其中： 該第一底邊緣的一第一深度與該第二底邊緣的一第二深度之比為約4:3至約4:1， 其中該第一深度相對於該半導體基底的一區域的頂表面，並且 其中該第二深度相對於該半導體基底的該區域的該頂表面。
  12. 如請求項8之半導體裝置，更包括： 一混合鰭片結構，介於該第一多個奈米結構和該第二多個奈米結構之間， 其中該混合鰭片結構包括一介電層和在該介電層上方的一高介電常數介電層。
  13. 一種半導體裝置，包括： 複數個奈米結構，在一半導體基底上方，其中該些奈米結構沿著垂直於該半導體基底的方向排列；以及 一閘極結構，包覆環繞該些奈米結構中的每一個，包括： 一第一側壁，沿著該些奈米結構的一第一側， 其中該第一側壁包括在一第一垂直位置的一第一底邊緣；以及 一第二側壁，沿著該些奈米結構之與該第一側相對的一第二側， 其中該第二側壁包括在一第二垂直位置的一第二底邊緣，該第二垂直位置低於該第一底邊緣的該第一垂直位置。
  14. 如請求項13之半導體裝置，其中該些奈米結構被包括在p型金屬氧化物半導體鰭片結構中；以及 其中該第二側壁面向在該些奈米結構和被包括在n型金屬氧化物鰭片結構中的另一些奈米結構之間的一介電層。
  15. 如請求項13之半導體裝置，其中該些奈米結構被包括在p型金屬氧化物半導體鰭片結構中；以及 其中該第一側壁面向在該些奈米結構和被包括在另一p型金屬氧化物鰭片結構中的另一些奈米結構之間的一介電層。
  16. 如請求項13之半導體裝置，其中該些奈米結構被包括在n型金屬氧化物半導體鰭片結構中；以及 其中該第二側壁面向在該些奈米結構和被包括在p型金屬氧化物鰭片結構中的另一些奈米結構之間的一介電層。
  17. 如請求項13之半導體裝置，其中： 該第一側壁的一第一長度小於該第二側壁的一第二長度約2奈米至約5奈米。
  18. 如請求項13之半導體裝置，其中： 該第一側壁和該第一底邊緣之間的一第一角度大於該第二側壁和該第二底邊緣之間的一第二角度， 其中該第一角度大於該第二角度約6度至15度。
  19. 如請求項14之半導體裝置，更包括： 一混合鰭片結構，鄰近該些奈米結構和該閘極結構。
  20. 如請求項19之半導體裝置，其中該鰭片結構更包括： 一晶種層， 其中該晶種層的一第一部分介於該第一側壁和該些奈米結構的一第一側之間，並且 其中該晶種層的一第二部分介於該第二側壁和該些奈米結構之與該第一側相對的一第二側之間。
TW112100322A 2022-02-10 2023-01-05 半導體裝置及其形成方法 TWI841173B (zh)

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