TW202303771A - 奈米結構電晶體裝置及半導體裝置之形成方法 - Google Patents

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Abstract

本揭露的一些實施例提供了一種半導體裝置之形成方法，包括形成一凹槽部於奈米結構電晶體裝置內，用於奈米結構電晶體裝置的一源極/汲極區。上述方法也包括形成一內間隔層於凹槽部的一底部及凹槽部的複數個側壁上。上述方法更包括蝕刻內間隔層，使內間隔層從上述底部及側壁的複數個第一部去除，並使內間隔層餘留於側壁的複數個第二部上。另外，上述方法包括在蝕刻內間隔層後，形成一緩衝層於凹槽部的底部處的奈米結構電晶體裝置的一基底上。上述方法更包括形成一源極/汲極區於凹槽部內的緩衝層上。

Description

奈米結構電晶體裝置及半導體裝置之形成方法
本發明實施例係關於一種半導體技術，且特別是關於一種奈米結構電晶體裝置及一種半導體裝置之形成方法。
鰭式場效電晶體(Fin-based field effect transistor, FinFET)裝置是具有導電通道區的三維結構，此區域包括上升至基底之上的半導體材料的鰭部，做為三維結構。一閘極結構，用以控制電荷載子在導電通道區內的流動，且包圍著半導體材料的鰭部。舉例來說，在閘極全繞式(gate-all-around, GAA)的鰭式場效電晶體(FinFET)結構中，閘極結構包圍著半導體材料的鰭部的所有邊緣，因而在鰭部的所有邊緣形成導電通道區。在其他示例中，常用的場效電晶體(FET)類型之一為金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)。舉例來說，金屬氧化物半導體場效電晶體(MOSFET)可以用作電子信號的開關(例如，射頻(radio frequency, RF)開關)或做為電子信號的放大器(例如，低雜訊放大器(low-noise amplifier, LNA))。
在一些實施例中，提供一種半導體裝置之形成方法，包括：形成一凹槽部於一奈米結構電晶體裝置內，用於奈米結構電晶體裝置的一源極/汲極區；形成一內間隔層於凹槽部的一底部及凹槽部的複數個側壁上；蝕刻內間隔層，使內間隔層從底部及側壁的複數個第一部去除，並使內間隔層餘留於側壁的第二部上；在蝕刻內間隔層後，形成一緩衝層於凹槽部的底部處；以及形成一源極/汲極區於凹槽部內的緩衝層上。
在一些實施例中，提供一種奈米結構電晶體裝置，包括：一基底；複數個鰭部結構，各自包括複數個矽層，設置於基底上，其中矽層沿垂直於基底的方向排列；一閘極結構，包圍矽層中的每一者；一緩衝層，位於鰭部結構之間的基底上；以及一源極/汲極區，位於鰭部結構之間的緩衝層上。
在一些實施例中，提供一種半導體裝置之形成方法，包括：形成具有包括一第一矽基材料及一第二矽基材料交替層的一鰭部堆疊的一鰭部結構於一奈米結構電晶體裝置內；形成一凹槽部於鰭部結構內，用於奈米結構電晶體裝置的一源極/汲極區；形成一內間隔層於凹槽部內露出的第一矽基材料部分上；在形成內間隔層後，形成一緩衝層於位在凹槽部的一底部的奈米結構電晶體裝置的一基底上；以及形成一源極/汲極區於凹槽部內的緩衝層上。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、 “之下”、 “下”、“之上”、“上方”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
在一些情況下，空孔會發生在奈米結構電晶體的源極/汲極區形成期間。舉例來說，空孔的形成會發生於L1層製程(例如，基於SiGe:B(硼)的L1層製程)期間及/或之後，其中L1層直接形成於凹陷的應變源極/汲極(strained source/drain, SSD)區域。 由於矽通道及氮化矽(SiN)間隙壁區之間的生長速率差異，空孔可能會出現於間隙壁區附近。此可能導致無法在深處的內間隔層上生長出基於SiGe:B的L1層(其具有高濃度的鍺(Ge))。
本揭露的一些實施例提供了奈米結構電晶體，例如閘極全繞式(GAA)裝置及形成方法，提供無空孔(或接近無空孔)的源極/汲極區。在一些實施例中，一摻雜硼(B-doped) 薄層僅形成於奈米結構電晶體的矽(Si)通道周圍，而未形成於奈米結構電晶體的一間隙壁區(例如，氮化矽(SiN)間隙壁區)。摻雜硼(B)薄層可以控制L1 SiGe層的生長速度，並減少、最小化及/或防止在與奈米結構電晶體相關的後續製程中形成缺陷及/或硼(B)堆積(file-up)。
在一些實施例中，進行源極/汲極區的磊晶形成製程之前，先沉積一摻雜界矽(Si) 層，再使奈米結構電晶體的具有受控凸起高度的源極/汲極凹槽內具有高濃度的鍺(Ge)(或鍺(Ge)前驅物)層。如此一來，SiGe:B層反應不會形成空孔(或減少或最小化空孔的形成)，因為為了形成源極/汲極區而於源極/汲極凹槽的深層的內間隔層上發生異常生長。此處說明了包括非鍺(Ge)及具有鍺(Ge)的SiB層的L1 SiGe:B層的順序沉積方法。為了裝置效能，也可以形成具有所需摻雜物並具有不同的凸起高度及深度的源極/汲極區。如此一來，可透過在沉積高摻雜的鍺(Ge) L1層之前沉積SiB，減少或防止空孔缺陷。此可透過沉積未摻雜的矽(Si)或SiGe層來調整源極/汲極凹槽而降低或防止短通道效應，因而能夠控制(或防止)缺陷，如此可以增加奈米結構電晶體的裝置效能。
在一些實施例中，一種方法，包括形成用於奈米結構電晶體裝置的源極/汲極區的一凹槽於奈米結構電晶體裝置內。上述方法包括形成一內間隔層於凹槽的底部及凹槽的側壁上。上述方法包括蝕刻內間隔層，而從底部及側壁的複數個第一部移除內間隔層，並使內間隔層餘留餘側壁的複數個第二部。上述方法包括在蝕刻內間隔層後，形成一緩衝層於位在凹槽底部的奈米結構電晶體裝置的一基底上。上述方法包括形成源極/汲極區於凹槽內的緩衝層上。
第1圖繪示出一示例環境100，其內可以實施本揭露所述的系統及/或方法。如第1圖所示，示例環境100可以包括複數個半導體製程機台102-108及晶圓/晶粒運輸機台110。半導體製程機台102-108可包括一沉積機台102、一蝕刻機台104、一平坦化機台106、離子佈植機台108及/或其他半導體製程機台。在半導體潔淨室、半導體廠、半導體製程及/或製造設施或其他地點中可具有示例環境100中的機台可以內含於。
沉積機台102是能夠將各種類型的材料沉積至基底上的半導體製程機台。在一些實施例中，沉積機台102包括能夠在諸如晶圓的基底上沉積光阻層的旋塗機台。在一些實施例中，沉積機台102包括化學氣相沉積(chemical vapor deposition, CVD)機台、如電漿增強化學氣相沉積(plasma-enhanced CVD, PECVD)機台、高密度電漿化學氣相沉積(high-density plasma CVD, HDP-CVD)機台、次常壓化學氣相沉積(sub-atmospheric CVD, SACVD)機台、原子層沉積(atomic layer deposition, ALD)機台、電漿增強原子層沉積(plasma-enhanced atomic layer deposition, PEALD)機台或其他類型的化學氣相沉積(CVD)機台。在一些實施例中，沉積機台102包括物理氣相沉積(physical vapor deposition, PVD)機台，如濺鍍機台或其他類型的物理氣相沉積(PVD)機台。在一些實施例中，示例環境100包括複數種類型的沉積機台102。
蝕刻機台104是能夠蝕刻基底、晶圓或半導體裝置的各種類型的材料的半導體製程機台。舉例來說，蝕刻機台104可以包括濕式蝕刻機台、乾式蝕刻機台及/或其他類型的蝕刻機台。濕式蝕刻機台可包括化學蝕刻機台或另一類型的濕式蝕刻機台(其包括充滿蝕刻劑的反應室)。基底可以在反應室內放置一特定時間，以去除基底的一或多個部分的特定量。在其他示例中，乾式蝕刻機台可以包括電漿蝕刻機台、雷射蝕刻機台、反應離子蝕刻機台或氣相蝕刻機台。乾式蝕刻機台可以使用濺射技術、電漿輔助蝕刻技術(例如，電漿濺射技術或有關使用解離氣體對一或多個部分進行等向性或定向性蝕刻的另一類技術)或另一類乾式蝕刻技術來去除基底的一或多個部分。
平坦化機台106是能夠研磨或平坦化晶圓或半導體裝置的各層的半導體製程機台。舉例來說，平坦化機台106可以包括化學機械平坦化(chemical mechanical planarization, CMP)機台及/或其他類型的平坦化機台，對沉積或電鍍材料的膜層或表面進行研磨或平坦化。平坦化機台106可以用化學及機械力的組合(例如，化學蝕刻及自由研磨料研磨)來研磨或平坦化半導體裝置的表面。平坦化機台106可以利用研磨料及腐蝕性的化學研磨漿液結合研磨墊及固定環(例如，通常比半導體裝置的直徑大)。研磨墊及半導體裝置可由一動態研磨頭壓在一起，並由固定環固定。動態研磨頭可以以不同的旋轉軸進行旋轉，以去除材料，並使半導體裝置的任何不規則的形貌變得平坦，使半導體裝置成為平坦或平面的。
離子佈植機台108是能夠將離子植入基底(如，半導體晶圓)的半導體製程機台。離子佈植機台108在電弧反應室中自來源材料(如，氣體或固體)產生離子。來源材料提供於電弧反應室，電弧電壓在陰極及電極之間放電，產生含有來源材料離子的電漿。 一或多個引出(extraction)電極用於從電弧反應室的電漿中引出離子，並加速離子以形成離子束。離子束可以朝向基底，使離子植入基底表面以下，以對基底進行摻雜。
晶圓/晶粒運輸機台110包括移動機器人、機械手臂、電車或軌道車、高架吊車(overhead hoist transfer, OHT)、 自動化材料處理系統(automated material handling system, AMHS)及/或其他類型的機台，用於在半導體製程機台102-108之間運輸晶圓及/或從其他位置(如晶圓架、儲存室或其他位置)來回運輸晶圓及/或晶粒。在一些實施例中，晶圓/晶粒運輸機台110可為可編程的機台，以運行特定的路徑及/或可以半自動或自動性操作。
第2A-2F圖繪示出一示例性的半導體裝置200(也稱為奈米結構電晶體裝置200)。半導體裝置200可使用如第2A-2F圖所示的示例製程來製造。示例製程可以包括一或多個操作(例如，微影操作、對具有半導體裝置200的電子裝置的不同部分所進行的操作)及/或示例製程中所示的操作)且可以按照不同於第2A-2F圖中所示順序的順序來進行。半導體裝置200可包括一或多個未繪示於第2A-2F圖中的額外裝置、結構及/或膜層。舉例來說，半導體裝置200可以包括於第2A-2F圖所示的半導體裝置200部分之上及/或之下的膜層上所形成的額外膜層及/或晶粒。另外，又或者，一或多個額外的半導體結構及/或半導體裝置可以形成於包括具有橫向位移的半導體裝置(如第2A-2F圖所示的半導體裝置200)的電子裝置的同一膜層內。半導體裝置200可以用於具有狹窄關鍵圖形尺寸(例如，如第2A-2F圖所示的橫向尺寸)的鰭式場效電晶體(FinFET)結構，例如N3鰭式場效電晶體(FinFET)結構及/或閘極全繞式(GAA) 場效電晶體(FET)結構。
如第2A圖所示，半導體裝置200包括一基底202。基底202可以包括半導體晶粒基底、半導體晶圓或其他類型的基底，在其內及/或其上可以形成半導體裝置。在一些實施例中，基底202是由矽(Si)、含矽材料、III-V族化合物半導體材料(如，砷化鎵(GaAs))、絕緣體上覆矽(silicon on insulator, SOI)或其他類型的半導體材料形成。
半導體裝置200包括具有矽基材料(如，奈米片)交替層的一鰭部堆疊。矽基材料的交替層可以包括一矽鍺(SiGe)層204組(也稱為矽鍺奈米結構204)及一矽層206組(也稱為矽奈米結構206)。半導體裝置200可包括氧化層208(如，閘極氧化層)，設置於鰭部堆疊的上表面(如位在最上層的矽層206的上表面)上。
半導體裝置200可進一步包括設置在氧化層208的上表面上的一犧牲結構210(如，一多晶矽閘極結構、一介電結構或一硬式罩幕)。犧牲結構210可在製造半導體裝置200的後續操作中以一金屬閘極結構所取代。在一些實施例中，半導體裝置200包括設置於犧牲結構210的側壁上的鰭部側壁(in sidewall, FSW)間隙壁212。
半導體裝置200包括用於半導體裝置200的源極/汲極區(例如，應變源極/汲極)的一凹槽部，其設置於兩個鰭部堆疊之間。上述兩個鰭部堆疊可為複數個鰭部結構的一部分，其包括上述兩個鰭部堆疊及部分的基底202。在一些實施例中，一或多個半導體製程機台(如，蝕刻機台104)蝕刻上述矽鍺層204組、上述矽層206組及一部分的基底202，以形成凹槽部。一或多個半導體製程機台(如，蝕刻機台104)可以使用循環式光蝕刻(cyclic photo-etch)製程來形成凹槽部。從凹槽部的底部至鰭部堆疊的上表面的高度H1(例如，奈米片鰭部高度)可約在30奈米(nm)至10奈米(nm)的範圍。如此一來，高度H1夠高而具有足夠數量的奈米片來進行操作及/或夠低而進低或避免奈米鰭部堆疊彎曲。從凹槽部的底部至鰭部堆疊的下表面的高度H2(例如，位於第2A圖中未繪示的相關溝槽隔離結構下方)可約在10nm至30nm的範圍。如此一來，高度H2夠高而降低或消除半導體裝置200的短通道效應及/或夠低，以避免不必要的材料成本來填充凹槽部。
在最初形成凹槽部後，一或多個半導體製程機台可蝕刻露出於凹槽部的局部的矽鍺層204組(例如，如第3D圖所示)及/或可蝕刻氮化矽及/或氮氧碳化矽(SiCON)鰭部側壁材料。舉例來說，一或多個半導體製程機台可以提供甲烷(CH 4)、三氟甲烷(CHF 3)、氧氣(O 2)、溴化氫(HBr) 、四氯化矽(SiCl 4)、二氧化硫(SO 2)、六氟化硫(SF 6)、氦氣(He)及/或氫氣(H 2)，其他示例中做為氣基蝕刻劑。可以在約5毫托(mTors)至100毫托(mTors)的壓力範圍及/或在約25攝氏度至150攝氏度的溫度範圍施加氣基蝕刻劑。
在蝕刻局部的矽鍺層204組(露出於凹槽部的部分)後，一或多個半導體製程機台可形成內間隔層214於矽鍺層204與凹槽部之間，使矽鍺層204與凹槽部絕緣。一或多個半導體製程機台可以使用一或多個操作(例如，如第3E及3F圖所示)來形成內間隔層214。
如第2B圖所示，半導體裝置200可包括一緩衝層216(也稱作源極/汲極區的L0)，位於凹槽部內。在一些實施例中，一或多個機台(例如，沉積機台102)沉積緩衝層216的材料於凹槽部的底部。一或多個半導體製程機台可使用非原位(ex-situ)沉積操作(例如，基於先破除至少部分真空(其在上述一或多個蝕刻操作期間已經存在))來沉積緩衝層216的材料。一或多個半導體製程機台可以使用選擇性生長操作來沉積緩衝層216的材料。舉例來說，一或多個半導體製程機台可以在不同於上述一或多個蝕刻操作期間所使用的反應室的反應室中提供鹽酸、二氯矽烷及/或矽烷。一或多個半導體製程機台可在約10托至100托的壓力下及/或在約600攝氏度至750攝氏度的溫度下提供鹽酸、二氯矽烷及/或矽烷。在一些實施例中，取決於進行後蝕刻(post etch)操作，緩衝層的材料並未沉積在鰭部堆疊的側壁上，例如，使用原位乾式蝕刻(例如，在氫氣環境中使用鹽酸，其流量約在200標準立方釐米/分鐘(sccm)至500 sccm的範圍。
如第2B圖所示，緩衝層216可以形成為一形狀，即緩衝層216的中心處的上表面低於緩衝層216的側面處 (例如，在鰭部堆疊的側壁) 的上表面。在一些實施例中，此取決於矽沉積(例如，矽烷及/或二氯矽烷)與矽蝕刻(例如，使用鹽酸及/或二氯矽烷)之間的速率差異。緩衝層216中心處的上表面與緩衝層216側面處的上表面之間的高度H3的落差可約在0nm至10nm的範圍。緩衝層216的側面處的上表面可位在鰭部堆疊的最底部的奈米片的下表面及/或位在半導體裝置200的溝槽隔離結構的上表面。
在一些實施例中，緩衝層包括未摻雜的矽、未摻雜的矽鍺或未摻雜的漸變矽鍺(其中從緩衝層216的下表面至緩衝層216的上表面的鍺濃度約在0%至25%範圍(例如，在下表面的濃度最低，在上表面的濃度最高))。在一些實施例中，取決於沉積未摻雜層(例如，矽或矽鍺)，未摻雜層可以降低或避免短通道效應而調整源極/汲極凹槽。 在這種情況下，短通道效應可以得到控制，並且裝置效能可以得到改善。
如第2C圖所示，半導體裝置200可包括位於凹槽部內的複數個硼摻雜矽區218(也稱為第一源極/汲極材料218或源極/汲極區的L1-1 218，或源極/汲極區的第一層218)。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)可以使用，例如，選擇性蝕刻生長於凹槽部內沉積硼摻雜矽區218。舉例來說，一或多個半導體製程機台可施加前驅物氣體，包括矽烷、二氯矽烷、二硼烷(6)(B 2H 6)、氫氣及/或鹽酸。在其他示例中，一或多個半導體製程機台可進一步進行後蝕刻，包括施加鹽酸。在一些實施例中，以恒定的或漸變的硼的濃度(約在1E20/cm^(3)至5E20/cm^(3)的範圍 (例如，約在0.2%至約0.5%的範圍))來沉積硼摻雜矽區218。
在一些實施例中，硼摻雜矽區218設置於矽層206組上，而非設置於位於矽鍺層204的端部的內間隔層214上。在一些實施例中，硼摻雜矽區218包括佈置在緩衝層216的上表面的部分。硼摻雜矽區218(例如，陶瓷材料)可以使用薄膜製程進行沉積及/或塗覆。舉例來說，硼摻雜矽區218可以使用摻硼矽材料的粉末形式、矽材料的粉末形式及硼材料的粉末形式來形成，或在其他示例中使用矽或硼材料之一的粉末形式來形成。
在一些實施例中，硼摻雜矽區218從外部部分(例如，在一矽層206組的端面)至內部部分(例如，硼摻雜矽區218於凹槽部內終止處)的距離(例如，厚度)取決於越接近緩衝層216的上表面而增加。舉例來說，摻硼矽區的最上層部分可以有一距離D3，摻硼矽區的最上層的下一層部分可以具有大於距離D3的距離D2，而摻硼矽區的最上層下兩層部分(例如，最下層部分)可以有一大於距離D2及距離D3的距離D1。這些距離可約在1nm至7nm的範圍(例如，距離D3約在1-3nm，距離D2約在2-5nm，及/或距離D1約在3-7nm)。在一些實施例中，設置於矽層206組上的硼摻雜矽區218的厚度(例如，從凹槽部的底部往高度方向上)可約在3nm至8nm的範圍。在一些實施例中，設置於緩衝層216上的硼摻雜矽區218的厚度約在3nm至10nm的範圍。
如第2D圖所示，半導體裝置200可包括中間填充物區220(也稱為第二源極/汲極材料220、源極/汲極區的L1-2 220，或源極/汲極區的第二層220) ，設置於凹槽部內的硼摻雜矽區218上。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)使用，例如，選擇性蝕刻生長，沉積中間填充物區220於凹槽部內。舉例來說，一或多個半導體製程機台可以施加前驅物氣體，包括鍺烷(GeH 4)、二氯矽烷、二硼烷(6)(B 2H 6)、氫氣及/或鹽酸。在其他示例中，上述一或多個半導體製程機台可進一步進行後蝕刻，包括施加鹽酸，以形成位於硼摻雜矽區218之間的中間填充物區220的所需形狀。
在一些實施例中，中間填充物區220從外部部分(例如，在矽層206組及/或內間隔層214的端面)至內部部分(例如，中間填充物區220於凹槽部內的終止處)的距離D4大於距離D1、距離D2及距離D3。舉例來說，距離D4可約在5nm至15nm的範圍。在一些實施例中，距離D4與沉積於矽層206組上的摻硼矽區的最大距離(例如，距離D3)的比率約在1.2至1.4的範圍。在一些實施例中，沉積中間填充物區220的鍺濃度約等於矽鍺奈米結構204組中的鍺濃度。在一些實施例中，以恒定的或漸變的硼的濃度(約在1E20/cm^(3)至1E21/cm^(3)的範圍 (例如，約在0.5%至約1.5%的範圍))來沉積中間填充物區220。在一些實施例中，硼的濃度可於沉積期間調整前驅物氣體的比率而為漸變。在一些實施例中，硼的摻雜濃度在沉積的開始部分為漸變的，而在沉積的結束部分則為恒定的。
如第2E圖所示。半導體裝置200包括一磊晶材料222(也稱為第三源極/汲極材料222、源極/汲極區的L2 222或源極/汲極區的第三層222)，設置於凹槽部的中間填充物區220上。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)使用磊晶生長沉積操作來沉積磊晶材料222。舉例來說，磊晶生長沉積操作可以包括於個別的反應室中進行減壓化學氣相沉積(reduced pressure CVD, RPCVD)操作。在一些實施例中，一或多個半導體製程機台使用，例如，選擇性蝕刻生長來沉積磊晶材料222於凹槽部內。舉例來說，一或多個半導體製程機台可以施加前驅物氣體，包括鍺(GeH 4)、二氯矽烷及/或鹽酸。在其他示例中，上述一或多個半導體製程機台可進一步進行後蝕刻，包括應用鹽酸，以自犧牲結構210及/或鰭部堆疊的矽鍺材料蝕刻去除磊晶材料222的頂部部分。 如此一來，磊晶材料222不與會以金屬閘極結構所取代的閘極堆疊的任何部分接觸，可以減少或消除硼擴散於金屬閘極結構內。
在一些實施例中，磊晶材料222包括硼摻雜的矽鍺。 磊晶材料222可包括比緩衝層216、硼摻雜矽區218及中間填充物區220中任何一者更大體積及/或更高活性摻雜物濃度。舉例來說，磊晶材料222可具有一硼濃度，約在5E20/cm^(3)至1E22/cm^(3)的範圍(例如，約在1%至10%的範圍)。如此一來，磊晶材料222可以改善寄生電阻(例如，寄生電流的電阻)。
磊晶材料222可具一直徑，約在20nm至100nm範圍 (例如，與距離D1、距離D2、距離D3及/或距離D4一致)及/或可具有一高度，約在40nm至100nm範圍。磊晶材料222可以填入凹槽部(例如，完全填滿凹槽部)。
如第2E圖進一步所示，半導體裝置200可以包括一上蓋結構224，設置於磊晶材料222的上表面上。在一些實施例中，以一或多個半導體製程機台(例如，沉積機台102)沉積上蓋結構224。上蓋結構可以進一步減少硼從磊晶材料222擴散至半導體裝置200的其他結構內。上蓋結構224可在無摻雜硼情形下進行沉積。在一些實施例中，上蓋結構224(例如，位於第三源極/汲極材料222上)包括矽及磷(例如，SiP)或具有硼摻雜的矽鍺(例如，SiGe:B)。硼摻雜矽鍺(SiGe:B)可以做為源極/汲極區(例如，磊晶材料)的上蓋層。此也會有助於金屬-半導體(矽化物)合金的形成。上蓋結構(例如，位於奈米結構204或206之間)的一寬度(水平方向)可以約在20nm至60nm的範圍。一厚度(例如，垂直方向)可約在10nm至30nm的範圍。硼濃度可以約在1x10^21 atoms/cm 3至3x10^21 atoms/cm 3的範圍及/或1-6%的SiGe:B的範圍。在一些實施例中，一或多個半導體製程晶粒可以使用GeH 4+二氯矽烷(Dichlorosilane, DCS)+鹽酸(HCL)進行L3沉積(例如，上蓋結構224的沉積)。上蓋結構224(例如，源極/汲極(S/D)上蓋蓋)可以完全覆蓋磊晶材料222及/或可以接觸一或多個矽奈米結構206、內間隔層214及/或鰭部側壁間隙壁212 (例如，位於奈米結構及/或閘極側壁間隙的頂部)。在一些實施例中，上蓋結構224可以沉積或植入活性摻雜物(其可以降低裝置的接觸電阻)。在一些實施例中，上蓋結構可以具有實質上平坦的一上表面，也可以有實質上外凸的一上表面。
如第2E圖進一步所示，半導體裝置200可包括一層間介電(inter-layer dielectric)層226，設置於磊晶材料222上方(例如，位於上蓋結構224上)。在一些實施例中，以一或多個半導體製程機台(例如，沉積機台102)沉積層間介電層226。在其他示例中，層間介電層226可以包括低k值材料，例如二氧化矽、氮化矽或氧氮化矽。層間介電層226可以提供半導體裝置200結構上支援，並在半導體裝置200內的結構之間提供電性絕緣。在一些實施例中，層間介電層226可以填滿(例如，無空孔)位於鰭部側壁間隙壁s 212之間的容積。
如第2F圖所示，可以從半導體裝置200中移除犧牲結構210(例如，介電層、層間介電(ILD)零(ILD0)層或另一層間介電(ILD)層)。可以在一或多個蝕刻操作(例如，電漿蝕刻技術，可包括濕式化學蝕刻技術及/或另一種蝕刻技術)中移除犧牲結構210。
如第2G圖所示，進行一奈米結構釋出操作，以移除矽鍺層204組。此導致在矽層206組之間出現開口(例如，先前由矽鍺層204組佔據矽層206組周圍的容積)。奈米結構釋出操作可包括蝕刻機台104進行蝕刻操作，以根據矽鍺層204組的材料與矽層206組的材料之間以及矽鍺層204組的材料與內間隔層214的材料之間的蝕刻選擇性差異來移除矽鍺層204組。內間隔層214在蝕刻操作中可做為蝕刻停止層，以保護源極/汲極區(例如，硼摻雜矽區218、中間填充物區220及/或磊晶材料222)不受蝕刻。
如第2H圖所示，沉積機台102於源極/汲極區之間的開口中以及於矽層206組(例如，通道)上方的空間(之前由矽鍺層204組及犧牲結構210所佔據)內形成閘極結構230(例如，取代閘極結構)。如此一來，閘極結構230包圍每一矽層206組。 閘極結構230可以包括金屬閘極結構。一順應性高k值介電層228可沉積於矽層206組上。在其他示例中，閘極結構230可包括額外膜層，例如一界面層、一功函數調整層及/或一金屬電極結構。
如第2I圖所示，半導體裝置200可包括一連接器，提供電性路徑至磊晶材料222。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)沉積一襯層232及一導電結構234穿過層間介電層226。舉例來說，一或多個半導體製程機台可以蝕刻一部分的層間介電層226，以形成一凹槽部，然後在層間介電層226的凹槽部內沉積襯層232及導電結構234。在其他示例中，襯層232可以包括金屬矽化物，例如矽化鈦、矽化銅或矽化鎳。在其他示例中，導電結構232可以包括鎢基材料、釕基材料及/或鈷基材料。
由於使用多種沉積操作沉積源極/汲極區，如本文所述，源極/汲極區具有在源極/汲極區內形成空孔的可能性降低。 由於在源極/汲極區內形成空孔的可能性降低，可以降低源極/汲極區內的電阻，其可以降低使用源極/汲極區操作所需的電壓及/或降低源極/汲極區失效的可能性。
如上所述，第2A-2F圖提供了一示例。其他的示例可能與第2A-2F圖的相關描述不同。第2A-2F圖中所示的裝置、膜層及/或材料的數量及排置提供了一示例。實際上，可以有額外的裝置、膜層及/或材料；更少的裝置、膜層及/或材料；不同的裝置、膜層及/或材料；或與第2A-2F圖所示不同的安排的裝置、膜層及/或材料。在一些實施例中，平坦化機台106可用於對沉積或蝕刻操作後的半導體裝置200的一或多個材料進行平坦化。如此一來，半導體裝置200的上表面可適於進一步的沉積及/或蝕刻操作。
第3A-3I圖為本文的一示例性半導體裝置300的示意圖。半導體裝置300可使用如第3A-3I圖所示的示例製程來製造。示例製程可以包括一或多個操作(例如，微影操作、對具有半導體裝置300的電子裝置的不同部分所進行的操作)及/或示例製程中所示的操作)且可以按照不同於第3A-3I圖中所示順序的順序來進行。半導體裝置300可以包括一或多個未繪示於第3A-3I圖中的額外裝置、結構及/或膜層。舉例來說，半導體裝置300可以包括在第3A-3I圖所示的半導體裝置300的部分之上及/或之下的膜層上所形成的額外膜層及/或晶粒。另外，又或者，一或多個額外的半導體結構及/或半導體裝置可以形成於包括具有橫向位移的半導體裝置(如第3A-3I圖所示的半導體裝置300)的電子裝置的同一膜層內。半導體裝置300可以用於具有狹窄關鍵圖形尺寸(例如，如第3A-3I圖所示的橫向尺寸)的鰭式場效電晶體(FinFET)結構，例如N3鰭式場效電晶體(FinFET)結構及/或閘極全繞式(GAA) 場效電晶體(FET)結構。在一些型態中，半導體裝置300可包括如第2A-2F圖所示的半導體裝置200。
如第3A圖所示，半導體裝置300可包括一基底202，以及設置於基底202上且具有矽基材料(例如，奈米片)的交替層的一鰭部堆疊。矽基材料的交替層可以包括一矽鍺(SiGe)層204組及一矽層206組(例如，如第2A-2F圖的相關敘述)。半導體裝置300可包括氧化層208(例如，閘極氧化層)，設置於鰭部堆疊的上表面(例如，最上層的矽層206的上表面)上。半導體裝置300更包括一犧牲結構210，如第2A-2F圖的相關敘述。可蝕刻犧牲結構210，以在犧牲結構210的餘留部分之間形成凹槽部。
如第3B圖所示，半導體裝置300可包括一鰭部側壁間隙壁212，以襯層形式沉積於犧牲結構210的凹槽部內。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)使用化學氣相沉積法或其他技術，提供一實質上均勻的鰭部側壁隙壁212的材料層於犧牲結構210的凹槽部內。在一些實施例中，鰭部側壁間隙壁212可包括多層間隔材料。舉例來說，在其他示例中，鰭部側壁隙壁212可以包括一黏著層、一介電材料層(在其他示例中，例如，一或多個氧化層及/或氮化物層)及/或一矽基材料層(在其他示例中，例如，矽鍺、氧化矽或氮化矽層)。
如第3C圖所示，半導體裝置300可以包括複數個凹槽部，設置於鰭部堆疊之間用於半導體裝置300的源極/汲極區(例如，應變源極/汲極)。在一些實施例中，一或多個半導體製程機台(例如，蝕刻機台104)蝕刻一矽鍺層204組、一矽層206組及一部分的基底202，以形成凹槽部。上述一或多個半導體製程機台(例如，蝕刻機台104)可以使用循環式光蝕刻製程來形成凹槽部。
如第3D圖所示，半導體裝置300可以包括矽鍺層204組的複數個凹槽部。舉例來說，一或多個半導體製程機台(例如，蝕刻機台104)可以蝕刻去除露出於凹槽部的矽鍺層204組部分(例如，如第3D圖所示)及/或可以蝕刻去除氮化矽及/或氮氧碳化矽(SiCON)鰭部側壁材料。舉例來說，一或多個半導體製程機台可以提供甲烷(CH 4)、三氟甲烷(CHF 3)、氧氣(O 2)、溴化氫(HBr)、四氯化矽(SiCl 4)、二氧化硫(SO 2)、六氟化硫(SF 6)、氦氣(He)及/或氫氣(H 2)，在其他示例中，做為氣基蝕刻劑。可以在約5毫托(mTors)至100毫托的壓力範圍及/或在約25攝氏度至150攝氏度的溫度範圍施加氣基蝕刻劑。
如第3E圖所示，半導體裝置300可以包括一內間隔層214，沉積於凹槽部的表面上。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)沉積內間隔層214於矽鍺層204組的凹槽部內，以及構成凹槽部表面的其他材料上。
如第3F圖所示，可修整半導體裝置300的凹槽部，以從凹槽部的表面移除位於矽鍺層204組的凹槽部以外的內間隔層214。舉例來說，一或多個半導體製程機台(例如，蝕刻機台104)可以去除一部分的內間隔層214，使得內間隔層214填滿矽鍺層204組的凹槽部，而形成半導體裝置300的凹槽部的實質上平滑的表面。
如第3G圖所示，半導體裝置300包括一緩衝層216，沉積於半導體裝置300的凹槽部內，使得凹槽部的底部部分填入緩衝層216。舉例來說，一或多個半導體製作機台(例如，沉積機台102)可以沉積緩衝層216，如第2B圖的相關敘述。
如第3H圖所示，半導體裝置包括p型磊晶(p-type epitaxial, PEPI)材料222A。在一些實施例中，一或多個半導體製程機台沉積p型磊晶(PEPI)材料222A於一第一凹槽部內。舉例來說，一或多個半導體製程機台可沉積一光阻層於一第二凹槽部上及/或不需沉積p型磊晶(PEPI)材料222A於半導體裝置300的一或多個其他部分上，再沉積p型磊晶(PEPI)材料222A，並移除光阻層。 在一些型態中，一或多個半導體製作機台沉積p型磊晶(PEPI)材料222A，如第2A-2E圖的相關敘述。舉例來說，p型磊晶(PEPI)材料222A可包括硼摻雜矽區218、中間填充物區220及具有正摻雜物(例如，硼)的磊晶材料222。
如第3I圖所示，半導體裝置包括n型磊晶(n-type epitaxial, NEPI)材料222B。在一些實施例中，一或多個半導體製程機台沉積n型磊晶(NEPI)材料222B於第二凹槽部內。舉例來說，一或多個半導體製程機台可沉積一光阻層於第一凹槽部上及/或不需沉積n型磊晶(NEPI)材料222B於半導體裝置300的一或多個其他部分上，再沉積n型磊晶(NEPI)材料222B，並移除光阻層。在一些型態中，一或多個半導體製作機台沉積n型磊晶(NEPI)材料222B，如第2A-2E圖的相關敘述，以負摻雜物(例如，磷)取代硼摻雜。舉例來說，n型磊晶(NEPI)材料222B可以包括與硼摻雜矽區218相似但與之相反離子化(ionization)的摻雜L1-1區域；與中間填充物區220相似但與之相反離子化的中間填充物區域；以及n型磊晶(NEPI)材料222B具有負摻雜物(例如，磷)。
如上所述，第3A-3I圖提供了一示例。其他的示例可能與第3A-3I圖的相關描述不同。第3A-3I圖中所示的裝置、膜層及/或材料的數量及排置提供了一示例。實際上，可以有額外的裝置、膜層及/或材料；更少的裝置、膜層及/或材料；不同的裝置、膜層及/或材料；或與第3A-3I圖所示不同的安排的裝置、膜層及/或材料。在一些實施例中，平坦化機台106可用於對沉積或蝕刻操作後的半導體裝置300的一或多個材料進行平坦化。如此一來，半導體裝置300的上表面可適於進一步的沉積及/或蝕刻操作。
第4A-4H圖繪示出一示例性的半導體裝置400的示意圖。半導體裝置400可使用如第4A-4H圖所示的示例製程來製造。示例製程可以包括一或多個操作(例如，微影操作、對具有半導體裝置400的電子裝置的不同部分所進行的操作)及/或示例製程中所示的操作)且可以按照不同於第4A-4H圖中所示順序的順序來進行。半導體裝置400可包括一或多個未繪示於第4A-4H圖中的額外裝置、結構及/或膜層。舉例來說，半導體裝置200可以包括於第4A-4H圖所示的半導體裝置400部分之上及/或之下的膜層上所形成的額外膜層及/或晶粒。另外，又或者，一或多個額外的半導體結構及/或半導體裝置可以形成於包括具有橫向位移的半導體裝置(如第4A-4H圖所示的半導體裝置400)的電子裝置的同一膜層內。半導體裝置200可以用於具有狹窄關鍵圖形尺寸(例如，如第4A-4H圖所示的橫向尺寸)的鰭式場效電晶體(FinFET)結構，例如N3鰭式場效電晶體(FinFET)結構及/或閘極全繞式(GAA) 場效電晶體(FET)結構。在一些型態中，半導體裝置400可包括如第2A-2F圖所示的半導體裝置200及/或如第3A-3I圖所示的半導體裝置300。
如第4A圖所示，半導體裝置400包括一奈米結構(例如，超晶格生長)堆疊，沉積於基底202上。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102)沉積一鰭部堆疊，具有矽基材料(例如，奈米片) 的交替層。矽基材料的交替層可以包括矽鍺層204組及一矽層206組。半導體裝置400可包括氧化層208(例如，閘極氧化層)，設置於鰭部堆疊的上表面(例如，在最上層的矽層206組的上表面)上，如第2A圖的相關敘述。
如第4B圖所示，半導體裝置400包括一鰭部堆疊組，包括矽基材料的交替層。在一些實施例中，一或多個半導體製程機台(例如蝕刻機台104)蝕刻部分的奈米結構的交替層及部分的基底202，以形成鰭部堆疊組。一或多個半導體製程機台(例如，沉積機台102)可以在鰭部堆疊組之間沉積溝槽隔離結構402(例如，淺的溝槽隔離結構)。在其他示例中，溝槽隔離結構402可以包括氧化矽、矽鍺，並且可以用以提供電性絕緣及/或隔離於基底202與部分的鰭部(其包括鰭部堆疊組)之間。
如第4C圖所示，半導體裝置400包括複數個閘極結構，設置於鰭部堆疊組的頂部、之間及/或周圍，且設置於溝槽隔離結構402的頂部。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102及/或蝕刻機台104)形成閘極結構(例如，具有一犧牲結構210、一鰭部側壁間隙壁及/一或硬式罩幕層404)於鰭部堆疊的頂部、之間及/或周圍。舉例來說，一或多個半導體製程機台可以沉積一層具有實質上平坦上表面的犧牲結構210。一或多個半導體製程機台可蝕刻犧牲結構210，以形成閘極結構的內部結構。一或多個半導體製程機台可在閘極結構的內部結構上沉積一層鰭部側壁隙壁212。一或多個半導體製程機台可以蝕刻沉積於犧牲結構210的上表面的鰭部側壁隙壁212部分。而一或多個半導體製程機台可沉積硬式罩幕層404於犧牲結構210的上表面上。
如第4D圖所示，半導體裝置400包括鰭部堆疊的一凹槽部，凹槽部將鰭部堆疊分離成個別的鰭部堆疊。在一些實施例中，一或多個半導體製程機台(例如，蝕刻機台104)可以蝕刻鰭部堆疊以形成凹槽部，用於形成源極/汲極區。第4D圖包括第一剖面(例如，第4D圖左邊所示) 及第二剖面(例如，第4D圖的右邊所示)，第一剖面繪示出位於鰭部堆疊之間的半導體裝置400部分，第二剖面會示出位於鰭部堆疊上的半導體裝置400部分。
在一些實施例中，第4D圖可以對應於第2A及/或第3C圖(具有凹槽部設置於閘極堆疊之間)。
如第4E圖所示，半導體裝置400包括一矽鍺層204組的凹槽部。舉例來說，一或多個半導體製程機台(例如，蝕刻機台104)可以蝕刻去除露出於凹槽部的矽鍺層204組部分(例如，如第3D圖所示)及/或可以蝕刻去除氮化矽及/或氮氧碳化矽(SiCON)鰭部側壁材料。舉例來說，一或多個半導體製程機台可以提供甲烷、三氟甲烷、氧氣、溴化氫、四氯化矽、二氧化硫、六氟化硫、氦氣及/或氫氣，在其他示例中，做為氣基蝕刻劑。可以在約5毫托(mTors)至100毫托的壓力範圍及/或在約25攝氏度至150攝氏度的溫度範圍施加氣基蝕刻劑。
如第4F圖所示，半導體裝置400包括內間隔層214，沉積於矽鍺層204組的凹槽部的表面上。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102) 沉積內間隔層214於矽鍺層204組的凹槽部內，以及構成凹槽部表面的其他材料上，且一或多個半導體製程機台(例如，蝕刻機台104)去除部分的內間隔層214材料，使內間隔層214填滿矽鍺層204組的凹槽部，以形成半導體裝置400的凹槽部的實質上平滑的表面。
如第4G圖所示，半導體裝置400包括磊晶材料222，形成位於部分的鰭部堆疊之間的半導體裝置400的源極/汲極的。在一些實施例中，一或多個半導體製程機台(例如，沉積機台102) 沉積本文所述的源極/汲極材料(例如，第2A-2F圖的相關敘述及/或第3A-3H圖的相關敘述)。舉例來說，磊晶材料222可以包括硼摻雜矽區218、中間填充物區220及具有摻雜物(在其他示例中，例如，硼或磷)的磊晶材料222。
如第4H圖所示，半導體裝置包括一空孔，位於鰭部側壁間隙壁212與矽奈米結構206之間。舉例來說，一或多個半導體製程機台(例如，蝕刻機台104)可以蝕刻硬式罩幕404及犧牲結構210，以形成鰭部側壁間隙壁212與矽奈米結構206之間的空孔。舉例來說，如第2F-2H圖所示，可以自半導體裝置200中移除犧牲結構210。可以一或多個蝕刻操作(例如，電漿蝕刻技術) 移除犧牲結構210，包括濕式化學蝕刻技術及/或其他類型的蝕刻技術。可以進行一奈米結構釋出操作，以去除矽鍺層204組。此導致矽層206組之間出現開口(例如，先前由矽鍺層204組佔據矽層206組周圍的容積)。奈米結構釋出操作可包括蝕刻機台104進行蝕刻操作，以根據矽鍺層204組的材料與矽層206組的材料之間以及矽鍺層204組的材料與內間隔層214的材料之間的蝕刻選擇性差異來移除矽鍺層204組。內間隔層214在蝕刻操作中可做為蝕刻停止層，以保護源極/汲極區(例如，硼摻雜矽區218、中間填充物區220及/或磊晶材料222)不受蝕刻。
沉積機台102可在源極/汲極區之間的開口中以及矽層206組(例如，通道) 上方的空間(之前由矽鍺層204組及犧牲結構210所佔據)內形成閘極結構230(例如，取代閘極結構)。如此一來，閘極結構230包圍每一矽層206組。閘極結構230可以包括金屬閘極結構。一順應性高k值介電層228可沉積於矽層206組上。在其他示例中，閘極結構230可包括額外膜層，例如一界面層、一功函數調整層及/或一金屬電極結構。
如上所述，第4A-4H圖提供了一示例。其他的示例可能與第4A-4H圖的相關描述不同。第4A-4H圖中所示的裝置、膜層及/或材料的數量及排置提供了一示例。實際上，可以有額外的裝置、膜層及/或材料；更少的裝置、膜層及/或材料；不同的裝置、膜層及/或材料；或與第4A-4H圖所示不同的安排的裝置、膜層及/或材料。在一些實施例中，平坦化機台106可用於對沉積或蝕刻操作後的半導體裝置400的一或多個材料進行平坦化。如此一來，半導體裝置400的上表面可適於進一步的沉積及/或蝕刻操作。
第5圖繪示出一示例性的半導體裝置500的示意圖。半導體裝置500可使用如第2A-2F、3A-3I及/或4A-4H圖中所示的示例製程來製造。半導體裝置500可包括一或多個未繪示於第5圖中的額外裝置、結構及/或膜層。舉例來說，半導體裝置500可以包括於第5圖所示的半導體裝置500部分之上及/或之下的膜層上所形成的額外膜層及/或晶粒。另外，又或者，一或多個額外的半導體結構及/或半導體裝置可以形成於包括具有橫向位移的半導體裝置(如第5圖所示的半導體裝置500)的電子裝置的同一膜層內。半導體裝置500可以用於具有狹窄關鍵圖形尺寸(例如，如第5圖所示的橫向尺寸)的鰭式場效電晶體(FinFET)結構，例如N3鰭式場效電晶體(FinFET)結構及/或閘極全繞式(GAA) 場效電晶體(FET)結構。在一些型態中，半導體裝置500可包括如第2A-2F圖所示的半導體裝置200、如第3A-3I圖所示的半導體裝置300及/或如第4A-4H圖所示的半導體裝置400。
如第5圖所示，半導體裝置500包括一基底502。基底502可以包括半導體晶粒基底、半導體晶圓或其他類型的基底，，在其內及/或其上可以形成半導體裝置。在一些實施例中，基底502是由矽、含矽材料、III-V族化合物半導體材料(如，砷化鎵)、絕緣體上覆矽或其他類型的半導體材料形成。
半導體裝置500包括一通道504組，穿過金屬閘極結構508延伸於源極/汲極506之間。通道504組包括矽基奈米結構(在其他示例中，例如，奈米片或奈米線)，例如第2A-2F圖、第3A-3I圖及/或第4A-4H圖相關於矽鍺層204組或矽層206組的敘述。源極/汲極506可採用本文所述的製造製程來形成，例如第2A-2F圖、第3A-3I圖及/或第4A-4H圖相關於那些製程(具有一緩衝層216位於源極/汲極506與基底502之間)。金屬閘極結構508可由一或多種金屬材料形成，如一功函數金屬及一填充金屬。功函數金屬及/或填充金屬可包括，例如，鈦基材料，鎢基材料及/或鉭基材料。在一些實施例中，如第4H圖所示，金屬閘極結構可在移除犧牲結構(例如，虛置閘極)後，形成於通道504組周圍。
半導體裝置500也可以包括一或多個介電結構。舉例來說，半導體裝置500可包括一溝槽隔離結構510，其包括介電材料，以在第5圖所示的鰭部及相鄰的鰭部之間提供電性隔離及/或絕緣。在其他示例中，半導體裝置500也可以包括一層間介電層512，以在金屬閘極結構508及/或源極/汲極506之間提供電性隔離及/或絕緣。
如上所述，第5圖提供了一示例。其他的示例可能與第5圖的相關描述不同。第5圖中所示的裝置、膜層及/或材料的數量及排置提供了一示例。實際上，可以有額外的裝置、膜層及/或材料；更少的裝置、膜層及/或材料；不同的裝置、膜層及/或材料；或與第5圖所示不同的安排的裝置、膜層及/或材料。
第6圖繪示出裝置600的示例部件示意圖，其可對應於沉積機台102、蝕刻機台104、平坦化機台106、離子佈植機台108及/或晶圓/晶片傳輸機台110。在一些實施例中，沉積機台102、蝕刻機台104、平坦化機台106、離子佈植機台108及/或晶圓/晶片傳輸機台110可以包括一或多個裝置600及/或裝置600的一或多個部件。如第6圖所示，裝置600可包括一匯流排610、一處理器620、一記憶體630、一輸入部件640、一輸出部件650及一通訊部件660。
匯流排610包括使裝置600的部件之間進行有線及/或無線通訊的一或多個部件。匯流排610可以將第6圖的兩個或複數個部件耦接在一起，例如透過操作性耦接、通訊性耦接、電子耦接及/或電性耦接。處理器620包括中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、現場可程式化閘極陣列、特定用途積體電路及/或其他類型的處理部件。處理器620是以硬體、韌體或硬體與軟體的組合來實現。在一些實施例中，處理器620包括一或多個處理器，其能夠程式化，以進行本文所述之外的一或多個操作或製程。
記憶體630包括揮發及/或非揮發記憶體。舉例來說，記憶體630可以包括隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read only memory, ROM)、硬碟驅動器及/或其他類型的記憶體(例如，快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體630可以包括內部記憶體(例如，隨機存取記憶體RAM)、唯讀記憶體(ROM)或硬碟)及/或可抹除記憶體(例如，可透過通用序列匯流排連接來抹除)。記憶體630可為一非暫時性的計算機可讀媒體。記憶體630儲存與裝置600的操作有關的資訊、指令及/或軟體(例如，一或多個軟體應用)。在一些實施例中， 記憶體630包括與一或多個處理器(例如，處理器620)耦接的一或多個記憶體，例如透過匯流排610。
輸入部件640使裝置600能夠接收輸入，例如用戶輸入及/或感測輸入。舉例來說，輸入部件640可以包括觸控式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速度計、陀螺儀及/或致動器。輸出部件650使裝置600能夠提供輸出，例如透過顯示器、揚聲器及/或發光二極體。 通訊部件660使裝置600能夠透過有線連接及/或無線連接與其他裝置通訊。舉例來說，通訊部件660可以包括一接收器、一發射器、一收發器、一數據機、一網路介面卡及/或一天線。
裝置600可以進行本文所述的一或多個操作或製程。舉例來說，非暫時性的計算機可讀媒體(例如，記憶體630)可以儲存一組指令(例如，一或多個指令或代碼)，以便由處理器620進行。處理器620可以進行該組指令以進行本文所述的一或多個操作或製程。在一些實施例中，由一或多個處理器620進行該組指令，使一或多個處理器620及/或裝置600進行本文所述的一或多個操作或製程。在一些實施例中，硬體電路可以代替指令或與指令結合使用，以進行本文所述的一或多個操作或製程。另外外，又或者，處理器620可用以進行本文所述的一或多個操作或製程。 因此，本文所述的實施例不限於硬體電路及軟體的任何特定組合。
第6圖中所示的部件的數量及排置提供了一示例。 裝置600可包括額外的部件、更少的部件、不同的部件或不同排置的部件。另外，又或者，裝置600的一部件組(例如，一或多個部件)可以進行一或多個功能，其敘述為由裝置600的另一部件組所進行。
第7圖繪示出關於形成本文所述的半導體裝置的示例性製程700的流程圖。在一些實施例中，第7圖的一或多個製程區塊可以由一或多個半導體製程機台(例如，沉積機台102、蝕刻機台104、平坦化機台106、離子佈植機台108及/或晶圓/晶片傳輸機台110)來進行。另外，又或者，第7圖的一或多個製造區塊可由裝置600的一或多個部件來進行，例如處理器620、記憶體630、輸入部件640、輸出部件650及/或通訊部件660。
如第7圖所示，製程700可以包括形成一凹槽部於奈米結構電晶體裝置內，用於奈米結構電晶體裝置的一源極/汲極區(製程區塊710)。舉例來說，如上所述，一或多個半導體製程機台可以形成凹槽部於奈米結構電晶體裝置200內，用於奈米結構電晶體裝置200的源極/汲極區。
如第7圖進一步所繪示，製程700可以包括形成一內間隔層於凹槽部的一底部及凹槽部的複數個側壁上(製程區塊720)。舉例來說，如上所述，一或多個半導體製程機台可以形成一內間隔層214於凹槽部的底部及凹槽部的側壁上。
如第7圖進一步所繪示，製程700可以包括蝕刻內間隔層，使內間隔層從上述底部及側壁的複數個第一部去除，並使內間隔層餘留於側壁的複數個第二部上(製程區塊730)。舉例來說，如上所述，一或多個半導體製程機台可蝕刻內間隔層214，使內間隔層214從上述底部及側壁的第一部去除，且使內間隔層餘留於側壁的第二部上。
如第7圖進一步所繪示，製程700可以包括在蝕刻內間隔層後，形成一緩衝層於凹槽部的底部處的奈米結構電晶體裝置的一基底上(製程區塊740)。舉例來說，如上所述，一或多個半導體製程機台可在蝕刻內間隔層214後，形成一緩衝層216於位在凹槽部的底部的奈米結構電晶體裝置200的一基底202上。
如第7圖進一步所繪示，製程700可以包括形成一源極/汲極區於凹槽部內的緩衝層上(製程區塊750)。舉例來說，如上所述，一或多個半導體製程機台可以形成源極/汲極區於凹槽部的緩衝層216上。
製程700可以包括額外的實施例，例如任何單一的實施例或以下所述的及/或關於本文所述以外的一或多個其他製程的任何實施例組合。
在第一實施例中，形成凹槽部包括蝕刻位於凹槽部內的奈米結構電晶體裝置200的複數個膜層，同時奈米結構電晶體裝置200處於至少部分真空狀態，而其中形成緩衝層216包括在破除至少部分真空後形成緩衝層216，使得緩衝層216在非原位(ex-situ)沉積操作中形成。
在第二實施例中，獨自或結合第一實施例，形成緩衝層216包括透過選擇性生長及蝕刻技術形成緩衝層216，使得緩衝層生長於凹槽部的底部。
在第三實施例中，獨自或與第一及第二實施例中的一或多個結合，緩衝層216包括未摻雜矽或未摻雜矽鍺。
在第四實施例中，獨自或與第一至第三實施例中的一或多個結合。形成緩衝層216包括形成緩衝層216，使得緩衝層216的上表面低於奈米結構電晶體裝置200的最下層的矽鍺奈米結構204。
在第五實施例中，獨自或與第一至第四實施例中的一或多個結合。製程700包括進行選擇性生長及蝕刻技術，以形成硼摻雜矽區218於位在凹槽部內的矽奈米結構206上及位在凹槽部內的緩衝層216的上表面上，其中形成源極/汲極區包括形成源極/汲極區於硼摻雜矽區218上。
在第六實施例中，獨自或與第一至第五實施例中的一或多個結合，製程700包括沉積中間填充物區220於位在凹槽部的側壁上的硼摻雜矽區218上以及位在凹槽部的底部的硼摻雜矽區218的上表面上。
在第七實施例中，獨自或與第一至第六實施例中的一或多個結合，製程700包括沉積磊晶材料222於位在凹槽部內的中間填充物區220上。
儘管第7圖繪示出製程700的示例製程區塊，但在一些實施例中，製程700可以包括額外的製程區塊、更少的製程區塊、不同的製程區塊或與第7圖中所繪示的不同排列的製程區塊。另外，又或者，製程700的二或更多的製程區塊可以並行。
第8圖繪示出關於形成本文所述的半導體裝置的示例性製程800的流程圖。在一些實施例中，第8圖的一或多個製程區塊可以由一或多個半導體製程機台(例如，沉積機台102、蝕刻機台104、平坦化機台106、離子佈植機台108及/或晶圓/晶片傳輸機台110)來進行。另外，又或者，第8圖的一或多個製造區塊可由裝置600的一或多個部件來進行，例如處理器620、記憶體630、輸入部件640、輸出部件650及/或通訊部件660。
如第8圖所示，製程800可以包括形成具有包括第一矽基材料及第二矽基材料的交替層的一鰭部堆疊的一鰭部結構於一奈米結構電晶體裝置中(製程區塊810)。舉例來說，如上所述，一或多個半導體製程機台可以具有包括第一矽基層204及第二矽基層206的交替層的一鰭部堆疊的一鰭部結構於一奈米結構電晶體裝置200中。
如第8圖進一步所繪示，製程800可包括形成一凹槽部於鰭部結構內，用於奈米結構電晶體裝置的源極/汲極區 (製程區塊820)。舉例來說，如上所述，一或多個半導體製程機台可以形成一凹槽部於鰭部結構內，用於奈米結構電晶體裝置200的源極/汲極區。
如第8圖進一步所繪示，製程800可包括形成一內間隔層於凹槽部內露出的第一矽基材料部分上(製程區塊830)。舉例來說，如上所述，一或多個半導體製程機台可以形成一內間隔層214於凹槽部內露出的第一矽基層204部分上。
如第8圖進一步所繪示，製程800可以包括在形成內間隔層之後，形成一緩衝層於凹槽部的底部處的奈米結構電晶體裝置的一基底上 (製程區塊840)。舉例來說，如上所述，一或多個半導體製程機台可在形成內間隔層214後，形成一緩衝層216於位在凹槽部的底部的奈米結構電晶體裝置的一基底202上。
如第8圖進一步所繪示，製程800可以包括形成源極/汲極區於凹槽部內的緩衝層上(製程區塊850)。舉例來說，如上所述，一或多個半導體製程機台可以形成源極/汲極區於位在凹槽部內的緩衝層216上。
製程800可以包括額外的實施例，例如任何單一的實施例或以下所述的及/或關於本文所述以外的一或多個其他製程的任何實施例組合。
在第一實施例中，製程800包括形成一第一源極/汲極材料218於凹槽部內露出的第二矽基層206部分上。
在第二實施例中，獨自或結合第一實施例，製程800包括在形成一第二源極/汲極材料220於第一源極/汲極材料218上，並形成一第三源極/汲極材料222於第二源極/汲極材料220上。
在第三實施例中，獨自或與第一及第二實施例中的一或多個結合。第三源極/汲極材料222的摻雜劑濃度大於第一源極/汲極材料218的摻雜劑濃度及第二源極/汲極材料220的摻雜劑濃度。
儘管第8圖繪示出製程800的示例製程區塊，但在一些實施例中，製程800可以包括額外的製程區塊、更少的製程區塊、不同的製程區塊或與第8圖中所繪示的不同排列的製程區塊。另外，又或者，製程800的二或更多的製程區塊可以並行。
由於使用複數個沉積操作沉積源極/汲極區，如本文所述，對於源極/汲極區，在源極/汲極區內形成空孔的可能性降低。由於在源極/汲極區內形成空孔的可能性降低，源極/汲極區內的電阻可以降低，其可以降低在源極/汲極區操作所需的電壓及/或降低源極/汲極區失效的可能性。
如上文更詳細的描述，本文所述的一些實施例提供一種半導體裝置之形成方法。上述方法包括形成一凹槽部於奈米結構電晶體裝置內，用於奈米結構電晶體裝置的一源極/汲極區。上述方法包括形成一內間隔層於凹槽部的一底部及凹槽部的複數個側壁上。上述方法包括蝕刻內間隔層，使內間隔層從上述底部及側壁的複數個第一部去除，並使內間隔層餘留於側壁的複數個第二部上。上述方法包括在蝕刻內間隔層後，形成一緩衝層於凹槽部的底部處。上述方法包括形成一源極/汲極區於凹槽部內的緩衝層上。
如上文更詳細地描述，本文所述的一些實施例提供一種奈米結構電晶體裝置。奈米結構電晶體裝置包括一基底。奈米結構電晶體裝置包括複數個鰭部結構，各自包括複數個矽層，設置於基底上，其中矽層沿垂直於基底的方向排列。奈米結構電晶體裝置包括一閘極結構，包圍各個矽層。奈米結構電晶體裝置包括一緩衝層，位於鰭部結構之間的基底上。奈米結構電晶體裝置包括一源極/汲極區，位於鰭部結構之間的緩衝層上。
如上文更詳細地描述，本文所述的一些實施例提供了一種半導體裝置之形成方法。上述方法包括形成具有包括第一矽基材料及第二矽基材料交替層的一鰭部堆疊的一鰭部結構於奈米結構電晶體裝置內。上述方法包括形成一凹槽部於鰭部結構內，用於奈米結構電晶體裝置的一源極/汲極區。上述方法包括形成一內間隔層於凹槽部內露出的第一矽基材料部分上。上述方法包括在形成內間隔層後，形成一緩衝層於位在凹槽部的一底部的奈米結構電晶體裝置的一基底上。上述方法包括形成一源極/汲極區於凹槽部內的緩衝層上。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露做為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
100:環境 102:半導體製程機台/沉積機台 104:半導體製程機台/蝕刻機台 106:半導體製程機台/平坦化機台 108:半導體製程機台/離子佈植機台 110:晶圓/晶粒運輸機台 200:半導體裝置/奈米結構電晶體裝置 202, 502:基底 204:矽鍺層/(矽鍺)奈米結構/第一矽基層 206:矽層/(矽)奈米結構/第二矽基層 208:氧化層 210:犧牲結構 212:鰭部側壁間隙壁 214:內間隔層 216:緩衝層 218:硼摻雜矽區/第一源極/汲極材料/源極/源極/汲極區的L1-1/汲極區的第一層 220:中間填充物區/第二源極/汲極材料/源極/汲極區的L1-2/源極/汲極區的第二層 222:磊晶材料/第三源極/汲極材料/源極/汲極區的L2/源極/汲極區的第三層 222A:p型磊晶(PEPI)材料 222B:n型磊晶(NEPI)材料 224:上蓋結構 226, 512:層間介電層 228:高k值介電層 230:閘極結構 232:襯層 234:導電結構 300, 400, 500:半導體裝置 402, 510:溝槽隔離結構 404:硬式罩幕層 504:通道 506:源極/汲極 508:金屬閘極結構 600:裝置 610:匯流排 620:處理器 630:記憶體 640:輸入部件 650:輸出部件 660:通訊部件 700, 800:製程 710, 720, 730, 740, 750, 810, 820, 830, 840, 850:製程區塊 D1, D2, D3:距離 H1, H2, H3:高度
第1圖繪示出本揭露所實施的系統及/或方法的示例環境圖。 第2A-2I圖繪示出本揭露的示例實施例圖。 第3A-3I圖圖繪示出本揭露的示例實施例圖。 第4A-4H圖圖繪示出本揭露的示例實施例圖。 第5圖繪示出本揭露的一示例半導體裝置圖。 第6圖繪示出本揭露的第1圖中的一或多個裝置的示例部件圖。 第7及8圖繪示出形成有關本揭露的半導體裝置的示例製程流程圖。
無
200:半導體裝置/奈米結構電晶體裝置
202:基底
206:矽層/(矽)奈米結構/第二矽基層
212:鰭部側壁間隙壁
214:內間隔層
216:緩衝層
218:硼摻雜矽區/第一源極/汲極材料/源極/源極/汲極區的L1-1/汲極區的第一層
220:中間填充物區/第二源極/汲極材料/源極/汲極區的L1-2/源極/汲極區的第二層
222:磊晶材料/第三源極/汲極材料/源極/汲極區的L2/源極/汲極區的第三層
224:上蓋結構
226:層間介電層
228:高k值介電層
230:閘極結構
232:襯層
234:導電結構

Claims (20)

  1. 一種半導體裝置之形成方法，包括： 形成一凹槽部於一奈米結構電晶體裝置內，用於該奈米結構電晶體裝置的一源極/汲極區； 形成一內間隔層於該凹槽部的一底部及該凹槽部的複數個側壁上； 蝕刻該內間隔層，使該內間隔層從該底部及該等側壁的複數個第一部去除，並使該內間隔層餘留於該等側壁的複數個第二部上； 在蝕刻該內間隔層後，形成一緩衝層於該凹槽部的該底部處；以及 形成一源極/汲極區於該凹槽部內的該緩衝層上。
  2. 如請求項1之半導體裝置之形成方法，其中形成該凹槽部包括： 當該奈米結構電晶體裝置處於至少部分真空時，蝕刻該凹槽部內的該奈米結構電晶體裝置的複數個膜層；以及 其中形成該緩衝層包括： 在破除該至少部分真空後，形成該緩衝層，使該緩衝層在一非原位沉積操作中形成。
  3. 如請求項1之半導體裝置之形成方法，其中形成該緩衝層包括： 透過選擇性生長及蝕刻技術形成該緩衝層，使該緩衝層生長於該凹槽部的該底部處。
  4. 如請求項1之半導體裝置之形成方法，其中該緩衝層包括： 未摻雜矽或未摻雜矽鍺。
  5. 如請求項1之半導體裝置之形成方法，其中形成該緩衝層包括： 形成該緩衝層，使該緩衝層的一最上部高於該奈米結構電晶體裝置的該矽鍺奈米結構的一最下表面。
  6. 如請求項1之半導體裝置之形成方法，其中形成該源極/汲極區包括： 進行選擇性生長及蝕刻技術，以形成複數個硼摻雜矽區於該凹槽部內的複數個矽奈米結構上及該凹槽部內的該緩衝層的一表面上。
  7. 如請求項6之半導體裝置之形成方法，更包括： 沉積複數個中間填充物區於該凹槽部的該等側壁上的該硼摻雜矽區上以及該凹槽部的該底部上的該硼摻雜矽區的一上表面上。
  8. 如請求項7之半導體裝置之形成方法，更包括： 沉積一磊晶材料於該凹槽部內的該中間填充物區上。
  9. 一種奈米結構電晶體裝置，包括： 一基底； 複數個鰭部結構，各自包括複數個矽層，設置於該基底上，其中該等矽層沿垂直於該基底的方向排列； 一閘極結構，包圍該等矽層中的每一者； 一緩衝層，位於該等鰭部結構之間的該基底上；以及 一源極/汲極區，位於該等鰭部結構之間的該緩衝層上。
  10. 如請求項9之奈米結構電晶體裝置，其中該緩衝層包括： 未摻雜矽或未摻雜矽鍺。
  11. 如請求項9之奈米結構電晶體裝置，更包括： 一硼摻雜矽鍺層，設置在： 鄰近該源極/汲極區的該等鰭部結構的一第一鰭部結構的一第一鰭部堆疊的該等矽層的複數個側壁上；以及 鄰近該源極/汲極區的該等鰭部結構的一第二鰭部結構的一第二鰭部堆疊的該等矽層的複數個側壁上。
  12. 如請求項9之奈米結構電晶體裝置，更包括： 一第一組內間隔層，沿該源極/汲極區的一第一側壁延伸於該等矽層的複數個膜層之間；以及 第二組內間隔層，沿該源極/汲極區的一第二側壁延伸於該等矽層的複數個膜層之間。
  13. 如請求項12之奈米結構電晶體裝置，其中該源極/汲極區包括： 一第一層，位於該等矽層上及該緩衝層上； 一第二層，位於該第一層上及該第一組內間隔層與該第二組內間隔層上；以及 一第三層，位於該第二層上。
  14. 如請求項13之奈米結構電晶體裝置，其中該源極/汲極區延伸於該等鰭部結構的一第一鰭部結構與該等鰭部結構的一第二鰭結構之間。
  15. 如請求項13之奈米結構電晶體裝置，更包括： 一蓋層，設置於該第三層的一上表面上。
  16. 如請求項13之奈米結構電晶體裝置，其中該第三層更包括： 一硼摻雜矽鍺層或一磷摻雜矽層。
  17. 一種半導體裝置之形成方法，包括： 形成具有包括一第一矽基材料及一第二矽基材料交替層的一鰭部堆疊的一鰭部結構於一奈米結構電晶體裝置內； 形成一凹槽部於該鰭部結構內，用於該奈米結構電晶體裝置的一源極/汲極區； 形成一內間隔層於該凹槽部內露出的該第一矽基材料部分上； 在形成該內間隔層後，形成一緩衝層於位在該凹槽部的一底部的該奈米結構電晶體裝置的一基底上；以及 形成一源極/汲極區於該凹槽部內的該緩衝層上。
  18. 如請求項17之半導體裝置之形成方法，更包括： 形成一第一源極/汲極材料於露出於該凹槽部內的該第二矽基材料部分上。
  19. 如請求項18之半導體裝置之形成方法，更包括： 形成一第二源極/汲極材料於該第一源極/汲極材料上；以及 形成一第三源極/汲極材料於該第二源極/汲極材料上。
  20. 如請求項19之半導體裝置之形成方法，其中該第三源極/汲極材料的摻雜濃度大於該第一源極/汲極材料的摻雜濃度及該第二源極/汲極材料的摻雜濃度。
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