TWI845134B - 半導體裝置及其製造方法 - Google Patents

Abstract

本文所述的一些實施方式提供了在其中形成緩衝區域在裝置的源極/汲極區域下方的技術及半導體裝置。配置緩衝區域以減少、預防及/或阻擋摻質從源極/汲極區域遷移到裝置的其他區域，例如相鄰於鰭片結構的平台區域。在一些實施方式中，側壁層位於介於緩衝區域及平台區域之間。額外地或可替代地，包括介電氣體的介電區域可以在介於緩衝區域及源極/汲極區域之間。

Description

半導體裝置及其製造方法

本發明實施例是關於半導體裝置及其製造方法，特別是關於包括緩衝區域的半導體裝置及其製造方法。

諸如鰭式場效電晶體(fin field effect transistors，finFET)及奈米結構電晶體(nanostructure transistors)(例如，奈米線(nanowire)電晶體、奈米片(nanosheet)電晶體、全繞式閘極(gate-all-around，GAA)電晶體、多橋通道(multi-bridge channel)電晶體、奈米帶(nanoribbon)電晶體)的鰭片類(fin-based)電晶體是三維結構，所述三維結構包括在作為三維結構的半導體基板上方延伸的鰭片(或鰭片的一部分)中的通道區域。配置閘極結構，以控制在通道區域中的電荷載子的流動且圍繞(wraps around)半導體材料的鰭片。舉例而言，在finFET中，閘極結構圍繞鰭片的三個側面(且因此圍繞通道區域)，從而能夠增加對通道區域的控制(且因此增加finFET的切換)。作為另一範例，在奈米結構電晶體中，閘極結構圍繞在鰭片結構中的複數個通道區域，使得閘極結構環繞(surrounds)複數個通道區域中的每一個。

一實施例提供了一種半導體裝置。所述半導體裝置包括複數個奈米結構通道、平台區域、緩衝區域、源極/汲極區域及側壁層(sidewall layer)。複數個奈米結構通道在半導體基板上方。其中，複數個奈米結構通道沿著垂直於半導體基板的方向排列。平台區域在複數個奈米結構通道下方。緩衝區域相鄰於平台區域。源極/汲極區域在緩衝區域之上且相鄰於複數個奈米結構通道。側壁層介於緩衝區域及平台區域之間。

另一實施例提供了一種半導體裝置。所述半導體裝置包括複數個奈米結構通道、平台區域、緩衝區域、源極/汲極區域及介電區域。複數個奈米結構通道在半導體基板上方。其中，複數個奈米結構通道沿著垂直於半導體基板的方向排列。平台區域在複數個奈米結構通道下方。緩衝區域相鄰於平台區域。源極/汲極區域在緩衝區域之上且相鄰於複數個奈米結構通道。介電區域包括氣體，且介於緩衝區域的頂表面及源極/汲極區域的底表面之間。

又一實施例提供了一種半導體裝置的製造方法。所述方法包括形成鰭片結構。形成包括錐形區域的凹部，且所述錐形區域在介於鰭片結構的平台區域之間的鰭片結構中。形成包括側壁部分的內間隔物層，且所述側壁部分在凹部的兩側壁的一部分上。其中，兩側壁的所述部分對應於平台區域的側壁。形成包括介於側壁部分之間的一部分的第一磊晶層。形成第二磊晶層的第一部分在第一磊晶層的所述部分之上。形成第二磊晶層的第二部分在第二磊晶層的第一部分之上，使得氣隙形成在介於第二磊晶層的第一部分及第二磊晶層的第二部分之間。

以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係，而是為了簡化與明確的目的。

再者，為了便於描述，本文可以使用諸如「下方(beneath)」、「之下(below)」、「較下(lower)」、「之上(above)」、「較上(upper)」及其類似用語的空間相關用語，來描述如圖式所顯示的一個元件或一個部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或在操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。

諸如奈米結構電晶體的裝置的源極/汲極區域可以包括經摻雜的磊晶材料。在一些情況下，來自經摻雜的磊晶材料的摻質可能擴散到包括在裝置中的鰭片結構的平台區域中。摻質可增加在平台區域中的電子穿隧(electron tunneling)，以藉由增加短溝道效應(short channel effects)(例如，汲極誘導能障降低(drain-induced barrier lowering，DIBL))、增加裝置的截止電流(off-current)及增加裝置內的漏電流(leakage)來降低裝置的性能。

本文描述的一些實施方式提供了其中形成緩衝區域在裝置的源極/汲極區域下方的技術及半導體裝置。配置緩衝區域以減少、預防(prevent)及/或阻擋(block)摻質從源極/汲極區域遷移(migration)到裝置的其他區域，諸如相鄰(adjacent)鰭片結構的平台區域。在一些實施方式中，側壁層位於介於緩衝區域及平台區域之間。額外地或可替代地，包括介電氣體的介電區域可以介於緩衝區域及源極/汲極區域之間。

側壁層及/或介電區域可以進一步減少、預防及/或阻擋摻質從源極/汲極區域遷移到裝置的其他區域。結果是，可以藉由降低短通道效應(例如，DIBL)、降低裝置的截止電流及降低裝置內的漏電流來提高裝置的性能。

第1圖是範例環境100的圖，在其中可以實現本文描述的系統及/或方法。如第1圖所示，環境100可以包括複數個半導體製程工具102~112及晶圓/晶粒傳輸(wafer/die transport)工具114。複數個半導體製程工具102~112可以包括沉積(deposition)工具102、曝光(exposure)工具104、顯影(developer)工具106、蝕刻(etch)工具108、平坦化(planarization)工具110、電鍍(plating)工具112及/或其他類型的半導體製程工具。範例環境100中包括的工具可以包括在半導體無塵室(clean room)、半導體鑄造廠(foundry)、半導體加工(processing)設施(facility)及/或製造(manufacturing)設施等等(among other examples)。

沉積工具102是半導體製程工具，所述沉積工具102包括半導體製程腔(processing chamber)及能夠使各種類型的材料沉積到基板上的一或多個裝置。在一些實施方式中，沉積工具102包括能夠在諸如晶圓的基板上沉積光阻層的旋轉塗佈(spin coating)工具。在一些實施方式中，沉積工具102包括化學氣相沉積(chemical vapor deposition，CVD)工具，諸如電漿輔助CVD(plasma-enhanced CVD ，PECVD)工具、高密度電漿CVD(high-density plasma CVD，HDP-CVD)工具、次常壓CVD(sub-atmospheric CVD，SACVD)工具、低壓化學氣相沉積(low-pressure CVD，LPCVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)工具或其他類型的CVD工具。在一些實施方式中，沉積工具102包括物理氣相沉積(physical vapor deposition，PVD)工具，諸如濺鍍(sputtering)工具或另一類型的PVD工具。在一些實施方式中，沉積工具102包括磊晶工具，且配置所述磊晶工具以藉由磊晶生長形成裝置的層及/或區域。在一些實施方式中，範例環境100包括複數種類型的沉積工具102。

曝光工具104是半導體製程工具，所述曝光工具104能夠使光阻層暴露於輻射源(radiation source)，諸如紫外光(ultraviolet light，UV)源(例如，深紫外光(deep UV light)源、極紫外光(extreme UV ，EUV)源及/或其類似光源)、x光光源(x-ray source)、電子束(electron beam，e-beam)源及/或其類似物。曝光工具104可以使光阻層暴露於輻射源，以使圖案從光遮罩轉移到光阻層。圖案可以包括用於形成一或多個半導體裝置的一或多個半導體裝置層圖案，可以包括用於形成半導體裝置的一或多個結構的圖案，可以包括用於蝕刻半導體裝置的各個部分的圖案及/或其類似圖案。在一些實施方式中，曝光工具104包括掃描器(scanner)、步進器(stepper)或類似類型的曝光工具。

顯影工具106是半導體製程工具，所述顯影工具106能夠顯影已經暴露於輻射源的光阻層，以顯影從曝光工具104轉移到光阻層的圖案。在一些實施方式中，顯影工具106藉由移除光阻層的未曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由移除光阻層的曝光部分來顯影圖案。在一些實施方式中，顯影工具106藉由使用化學顯影劑(developer)溶解光阻層的曝光或未曝光部分來顯影圖案。

蝕刻工具108是半導體製程工具，所述蝕刻工具108能夠蝕刻基板、晶圓或半導體裝置的各種類型的材料。舉例而言，蝕刻工具108可以包括濕式蝕刻工具、乾式蝕刻工具及/或其類似物。在一些實施方式中，蝕刻工具108包括填充有蝕刻劑(etchant)的腔室(chamber)，且放置基板在腔室中持續特定時段，以移除基板的一或多個部分的特定量。在一些實施方式中，蝕刻工具108使用電漿蝕刻或電漿輔助蝕刻，來蝕刻基板的一或多個部分，其可涉及使用電離(ionized)氣體來等向性地(isotropically)或定向地(directionally)蝕刻一或多個部分。

平坦化工具110是半導體製程工具，所述平坦化工具110能夠研磨(polishing)或平坦化晶圓或半導體裝置的各個層。舉例而言，平坦化工具110可以包括化學機械平坦化(chemical mechanical planarization，CMP)工具及/或研磨或平坦化經沉積或經電鍍的材料的層或表面的另一類型的平坦化工具。平坦化工具110可以使用化學力及機械力的組合(例如，化學蝕刻及無砥粒研磨(free abrasive polishing))，來研磨或平坦化半導體裝置的表面。平坦化工具110可以結合研磨墊(polishing pad)及維持環(retaining ring)(例如，通常具有比半導體裝置更大的直徑)，來使用研磨及腐蝕性化學漿料。研磨墊及半導體裝置可以由動態研磨頭(dynamic polishing head)壓在一起，並藉由維持環來保持在適當位置。動態研磨頭可以以不同的旋轉軸旋轉，以移除材料甚至平整(even out)半導體裝置的任何不規則形貌(topography)，使半導體裝置平坦(flat)或為平面(planar)。

電鍍工具112是半導體製程工具，所述電鍍工具112能夠以一或多種金屬電鍍基板(例如，晶圓、半導體裝置及/或其類似物)或基板的一部分。舉例而言，電鍍工具112可以包括電鍍銅(copper electroplating)裝置、電鍍鋁(aluminum electroplating)裝置、電鍍鎳(nickel electroplating)裝置、電鍍錫(tin electroplating)裝置、複合材料(compound material)或合金(alloy )(例如，錫-銀(tin-silver)、錫-鉛(tin-lead)及/或其類似物))電鍍裝置及/或用於一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。

晶圓/晶粒傳輸工具114包括移動式機器人(mobile robot)、機器手臂(robot arm)、電車(tram)或軌道車(rail car)、高架懸吊式運輸(overhead hoist transport，OHT)系統、自動化材料搬運系統(automated materially handling system，AMHS)及/或其他類型的裝置，所述其他類型的裝置亦即被配置以在介於半導體製程工具102~112之間傳輸基板及/或半導體裝置的裝置；亦即被配置以在相同的(same)半導體製程工具的製程腔之間傳輸基板及/或半導體裝置的裝置；及/或亦即被配置以傳輸基板及/或半導體裝置往返於(to and from)其他位置的裝置，且所述其他位置諸如晶圓架(wafer rack)、儲藏室(storage room)及/或其類似位置。在一些實施方式中，晶圓/晶粒傳輸工具114包括編程(programmed)裝置，配置所述編程裝置以行進(travel)特定路徑及/或可半自動地(semi-autonomously)或自動地(autonomously)操作。在一些實施例中，環境100包括複數個晶圓/晶粒傳輸工具114。

晶圓/晶粒傳輸工具114可以包括在集群(cluster)工具或在包括複數個製程腔的其他類型的工具中，並且可以配置晶圓/晶粒傳輸工具114，以在介於複數個製程腔之間傳輸基板及/或半導體裝置，以在介於製程腔及緩衝區域之間傳輸基板及/或半導體裝置，以在介於製程腔及諸如設備前段模組(equipment front end module，EFEM)之類的介面(interface)工具之間傳輸基板及/或半導體裝置、及/或以在介於製程腔及傳輸載體(transport carrier)(例如，前開式晶圓傳輸盒(front opening unified pod，FOUP))之間傳輸基板及/或半導體的裝置等等(among other examples)。在一些實施方式中，晶圓/晶粒傳輸工具114可以包括在多腔(multi-chamber)(或集群)沉積工具102中，多腔(或集群)沉積工具102可以包括預清潔(pre-clean)製程腔(例如，用於清潔或移除氧化物(oxides)、氧化(oxidation)及/或來自基板及/或半導體裝置的其他類型的污染物或副產物)及複數種類型的沉積製程腔(例如，用於沉積不同類型材料的製程腔、用於執行不同類型沉積操作的製程腔)。在這些實施方式中，如本文所述，配置晶圓/晶粒傳輸工具114，以在介於沉積工具102的製程腔之間傳輸基板及/或半導體裝置，而不(without)破壞或移除介於製程腔之間及/或介於在沉積工具102中的製程操作之間的真空(vacuum)(或至少部分真空(at least partial vacuum))。

在一些實施方式中，且如結合第3A圖至第3U圖、第4A圖至第4E圖、第5A圖至第5D圖、第6A圖至第6C圖、第7圖、第8A圖至第8D圖、第9A圖及第9B圖以及本文其他地方所描述的，半導體製程工具102~112可以執行包括一或多個製程操作的方法，以形成奈米結構電晶體的結構及/或區域。舉例而言，所述方法可以包括形成鰭片結構、及形成延伸到鰭片結構中的錐形凹部(tapered recess)在介於鰭片結構的平台區域之間。所述方法還包括形成包括側壁部分(sidewall portions)的內間隔層(inner spacer layer)在錐形凹部的兩側壁(opposing sidewalls)的一部分上。在一些實施方式中，兩側壁的所述部分對應於平台區域的側壁。所述方法還包括形成包括介於側壁部分之間的一部分的第一磊晶層、以及形成第二磊晶層的第一部分在第一磊晶層的所述部分之上。所述方法還包括形成第二磊晶層的第二部分在第二磊晶層的第一部分之上，使得在氣隙形成在介於第二磊晶層的第一部分及第二磊晶層的第二部分之間。

第1圖中所示的工具的數量及排列提供為一或多個範例。實際上，與第1圖所示的裝置相較，可能存在更多的工具、更少的工具、不同的工具或不同排列的工具。此外，第1圖中所示的兩個或更多個工具可以在單一工具中實施，或者第1圖中所示的單一工具可以實現為多個分佈式(distributed)工具。另外地或可替代地(alternatively)，環境100的一組工具(例如，一或多個工具)可以執行被描述為由環境100的另一組工具執行的一或多個功能。

第2圖是本文描述的範例半導體裝置200的圖。半導體裝置200包括一或多個電晶體。一或多個電晶體可以包括奈米結構(nanostructure)電晶體，諸如奈米線(nanowire)電晶體、奈米片(nanosheet)電晶體、全繞式閘極(gate-all-around，GAA)電晶體、多橋通道(multi-bridge channel)電晶體、奈米帶(nanoribbon)電晶體及/或其他類型的奈米結構電晶體。半導體裝置200可以包括第2圖中未顯示出的一或多個額外裝置、結構及/或層。舉例而言，半導體裝置200可以包括形成在如第2圖所示的半導體裝置200的一部分之上及/或之下的層上的額外層及/或晶粒。額外地或可替代地，如第2圖所示的半導體裝置200，可以形成具有橫向位移(lateral displacement)的一或多個額外的半導體結構及/或半導體裝置在包括半導體裝置的電子裝置或積體電路(IC)的相同層(same layer)中。第3A圖至第3U圖是第2圖所示的半導體裝置200的各個部分的示意性剖面圖，且對應於形成半導體裝置200的奈米結構電晶體的各個製程階段。

半導體裝置200包括半導體基板202。半導體基板202包括矽(Si)基板、由包括矽的材料形成的基板、諸如砷化鎵(gallium arsenide，GaAs)的III-V族化合物半導體材料基板、絕緣體上覆矽(silicon on insulator，SOI)基板、鍺(germanium，Ge)基板、矽鍺(silicon germanium，SiGe)基板、碳化矽(silicon carbide，SiC)基板或其他類型的半導體基板。半導體基板202可以包括各種層，其包括形成在半導體基板上的導電層或絕緣層。半導體基板202可以包括化合物半導體及/或合金半導體。半導體基板202可以包括各種摻雜配置，以滿足一或多個設計參數。舉例而言，不同的摻雜輪廓(profile)(例如，可以形成n型井區(n well)、p型井區(p well))在為不同裝置類型(例如，p型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)奈米結構電晶體、n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)奈米結構電晶體)設計的區域中的半導體基板202上。合適的摻雜可以包括摻質的離子植入及/或擴散製程。此外，半導體基板202可以包括磊晶層(epitaxial layer，epi-layer)、可以受到應變(be strained)以增強性能、及/或可以具有其他合適的增強部件。半導體基板202可以包括其上形成有其他半導體裝置的半導體晶圓的一部分。

鰭片結構204包括(included)在半導體基板202之上(及/或在其之上延伸)。鰭片結構204提供在其上形成半導體裝置200的層及/或其他結構的結構，諸如磊晶區域及/或閘極結構等等。在一些實施方式中，鰭片結構204包括與半導體基板202相同的材料，且由半導體基板202形成。在一些實施方式中，鰭片結構204包括矽(Si)材料或諸如鍺(Ge)的其他元素半導體材料。在一些實施方式中，鰭片結構204包括合金半導體材料，諸如矽鍺(silicon germanium，SiGe)、砷磷化鎵(gallium arsenide phosphide GaAsP)、砷化鋁銦(aluminum indium arsenide，AlInAs)、砷化鋁鎵(aluminum gallium arsenide，AlGaAs)、砷化鎵銦(gallium indium arsenide，GaInAs)、磷化鎵銦(gallium indium phosphide，GaInP)、砷磷化鎵銦(gallium indium arsenide phosphide，GaInAsP)或其組合。

藉由合適的半導體製程技術製造鰭片結構204，諸如遮罩、光微影及/或蝕刻製程等等。作為範例，可以藉由蝕刻去掉(away)半導體基板202的一部分，以形成凹部在半導體基板202中來形成鰭片結構204。然後，可以用經凹入(recessed)或經回蝕(etched back)的隔離材料填充凹部，以形成淺溝槽隔離(shallow trench isolation，STI)區域206在半導體基板202之上及介於鰭片結構204之間。可以使用用於STI區域206及/或鰭片結構204的其他製造技術。STI區域206可以電性隔離相鄰的(adjacent)鰭片結構204，且可以提供在其上形成半導體裝置200的其他層及/或結構的層。STI區域206可以包括介電材料，諸如氧化矽(silicon oxide，SiO _x)、氮化矽(silicon nitride，Si _xN _y)、氮氧化矽(silicon oxynitride，SiON)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(低k，low dielectric constant，low-k)介電材料及/或其他合適的絕緣材料。STI區域206可以包括多層結構，舉例而言，具有一或多個襯層的多層結構。

半導體裝置200包括複數個通道208，所述多層結構208在介於源極/汲極區域210之間延伸並與源極/汲極區域210電性耦合。通道208包括矽類(silicon-based)奈米結構(例如，奈米片或奈米線等等)，所述矽類奈米結構作用為半導體裝置200的奈米結構電晶體的半導體通道。通道208可以包括矽鍺(SiGe)或其他矽類材料。源極/汲極區域210包括具有一或多種摻質的矽(Si)，諸如p型材料(例如，硼(boron，B)或鍺(germanium，Ge)等等)、n型材料(例如，磷(phosphorous，P)或砷(arsenic，As)等等)及/或其他類型的摻質。據此，半導體裝置200可以包括包括p型源極/汲極區域210的p型金屬氧化物半導體(PMOS)奈米結構電晶體、包括n型源極/汲極區域210的n型金屬氧化物半導體(NMOS)奈米結構電晶體及/或其他類型的奈米結構電晶體。

在一些實施方式中，半導體裝置200包括複數種類型的鰭片結構。舉例而言，鰭片結構204可以稱為主動極鰭片，因為通道208及源極/汲極區域210形成並包括在鰭片結構204上方。其他類型的鰭片結構包括混合鰭片結構(hybrid fin structures)。混合鰭片結構也可以稱為虛設鰭片(dummy fins)、H鰭片(H-fins)或非主動(non-active fins)鰭片等等。混合鰭片結構可以包括在介於相鄰的鰭片結構204之間(例如，在相鄰的主動鰭片結構之間)。混合鰭片結構在大約(approximately)平行於鰭片結構204的方向上延伸。

配置混合鰭片結構，以在包括在半導體裝置200中的兩個或更多個結構及/或組件之間提供電性隔離。在一些實施方式中，配置混合鰭片結構，以在介於兩個或更多個鰭片結構204(例如，兩個或更多個主動鰭片結構)之間提供電性隔離。在一些實施方式中，配置混合鰭片結構，以在介於兩個或更多個源極/汲極區域210之間提供電性隔離。在一些實施方式中，配置混合鰭片結構，以在介於兩個或更多個閘極結構或閘極結構的兩個或更多個部分之間提供電性隔離。在一些實施方式中，配置混合鰭片結構，以在介於源極/汲極區域210及閘極結構之間提供電性隔離。

混合鰭片結構可以包括複數種類型的介電材料。混合鰭片結構可以包括一或多種低介電常數(低k)介電材料(例如，氧化矽(SiO _x)及/或氮化矽(Si _xN _y)等等)及一或多種高介電常數(高k，high dielectric constant，high-k)介電材料(例如，氧化鉿(hafnium oxide，HfO _x)及/或其他高k介電材料)的組合。

通道208的至少一個子集(subset)延伸穿過(extend through)一或多個閘極結構212。閘極結構212可由一或多種金屬材料、一或多種高介電常數(高k)材料及/或一或多種其他類型的材料來形成。在一些實施方式中，形成虛設閘極結構(例如，多晶矽(polysilicon，PO)閘極結構或其他類型的閘極結構)替代(例如，在形成閘極結構212之前)閘極結構212，使得可以在形成閘極結構212之前，形成半導體裝置200的一或多個其他層及/或結構。這減少及/或預防了對於閘極結構212的損壞，否則將受到形成一或多個層及/或結構造成損壞。然後，執行替代閘極製程(replacement gate process，RGP)，以移除虛設閘極結構並用閘極結構212(例如，替代閘極結構)替代虛設閘極結構。

如第2圖進一步所示，以交替垂直排列(alternating vertical arrangement)的方式形成閘極結構212的一部分在介於通道208對(pairs of channels)之間。換句話說，如第2圖所示，半導體裝置200包括交替通道208及閘極結構212的一部分的一或多個垂直堆疊物(vertical stacks)。以這種方式，閘極結構212在通道208的所有側面(all sides)上環繞相關的通道208，這增加了對通道208的控制，增加了半導體裝置200的奈米結構電晶體的驅動電流，且降低了半導體裝置200的奈米結構電晶體的短通道效應(short channel effects，SCE)。

一些源極/汲極區域210及閘極結構212可以在介於半導體裝置200的兩個或更多個奈米級電晶體之間共享(shared)。在這些實施方式中，如第2圖中的範例所示，一或多個源極/汲極區域210及閘極結構212可以連接或耦合(coupled)到複數個通道208。這使得複數個通道208能夠由單一(single)閘極結構212及一對(pair)源極/汲極區域210控制。

半導體裝置200還可以包括在STI區域206之上的層間介電(inter-layer dielectric，ILD)層214。ILD層214可以被稱為ILD0層。ILD層214圍繞閘極結構212，以提供介於閘極結構212及/或源極/汲極區域210等等之間的電性隔離及/或絕緣。諸如接觸物(contacts)及/或互連(interconnects)的導電結構可以穿過(through)ILD層214形成至源極/汲極區域210及閘極結構212，以提供對源極/汲極區域210及閘極結構212的控制。

半導體裝置200可以包括區域及部件的不同組合。作為範例，並且如結合如第3A圖至第3U圖、第4A圖至第4E圖、第5A圖至第5D圖、第6A圖至第6C圖、第7圖、第8A圖至第8D圖、第9A圖及第9B圖以及本文其他內容所述，半導體裝置200可以包括在半導體基板202上方的複數個奈米結構通道208。在一些實施方式中，複數個奈米結構通道208沿著垂直於半導體基板202的方向排列。半導體裝置200可以包括位於複數個奈米結構通道208之下的平台區域。半導體裝置200還可以包括在緩衝區域之上且與複數個奈米結構通道相鄰的源極/汲極區域210。半導體裝置200還可以包括位於介於緩衝區域及平台區域之間的側壁層。

額外地或可替代地，半導體裝置200可以包括在半導體基板202上方的複數個奈米結構通道208。在一些實施方式中，複數個奈米結構通道208沿著垂直於半導體基板202的方向排列。半導體裝置200可以包括在複數個奈米結構通道208之下的平台區域。半導體裝置200還可以包括在緩衝區域上方並且與複數個奈米結構通道相鄰的源極/汲極區域210。半導體裝置200還可以包括位於介於緩衝區域的頂表面及源極/汲極區域210的底表面之間的介電區域，且介電區域包括氣體。

如上所述，提供第2圖作為範例。其他範例可能與關於第2圖所描述的不同。

第3A圖至第3U圖是本文描述的範例實施方式300的圖。在範例實施方式300中所示的操作可以以與在第3A圖至第3U圖中所示不同的順序來執行。範例實施方式300包括形成半導體裝置200或其的一部分的範例(例如，形成半導體裝置200的奈米結構電晶體的範例)。半導體裝置200可以包括沒有在第3A圖至第3U圖中顯示的一或多個額外裝置、結構及/或層。半導體裝置200可以包括額外層及/或晶粒，所述額外層及/或晶粒形成在第3A圖至第3U圖所示的半導體裝置200的一部分之上及/或之下的層上。額外地或可替代地，可以形成一或多個額外半導體結構及/或半導體裝置在包括半導體裝置200的電子裝置的相同層中。

第3A圖及第3B圖分別顯示出了半導體裝置200的透視圖及沿著第3A圖中的線段AA的剖面圖。如第3A圖及第3B圖所示，結合半導體基板202，執行半導體裝置200的製程。形成層疊堆疊物302在半導體基板202上。層疊堆疊物302可以稱為超晶格(superlattice)。在一些實施方式中，在形成層疊堆疊物302之前，結合半導體基板202執行一或多個操作。舉例而言，可以執行抗穿通(anti-punch through，APT)植入(implant)操作。可以在半導體基板202的一或多個區域中執行APT植入操作，且在所述一或多個區域之上將形成(to be formed)通道208。舉例而言，執行APT植入操作，以減少及/或預防穿通(punch through)或不希望的擴散到半導體基板202中。

層疊堆疊物302包括複數個交替層(alternating layers)。交替層包括複數個第一層304及複數個第二層306。如第3A圖及第3B圖所示的第一層304的數量(quantity)及第二層306的數量是範例，且第一層304及第二層306的其他數量在本揭露的範圍內。在一些實施方式中，形成第一層304及第二層306為不同的厚度。舉例而言，可以形成第二層306為相對於第一層304的厚度更大的厚度。在一些實施方式中，形成第一層304(或其子集)為在大約(approximately)4奈米到大約7奈米的範圍內的厚度。在一些實施方式中，形成第二層306(或其子集)為大約8奈米至大約12奈米的範圍內的厚度。然而，第一層304的厚度及第二層306的厚度的其他數值在本揭露的範圍內。

第一層304包括第一材料組分(composition)，且第二層306包括第二材料組分。在一些實施方式中，第一材料組分及第二材料組分是相同的材料組分。在一些實施方式中，第一材料組分及第二材料組分是不同的材料組分。作為範例，第一層304可以包括矽鍺(SiGe)，且第二層306可以包括矽(Si)。在一些實施方式中，第一材料組分及第二材料組分具有不同的氧化速率(oxidation rates)及/或蝕刻選擇比(etch selectivity)。

如本文所述，最終移除(eventually removed)第一層304，且第一層304用於定義(define)介於相鄰通道208之間的垂直距離，且所述垂直距離是用於隨後形成的半導體裝置200的奈米結構電晶體。據此，第一層304也可以稱為犧牲層(sacrificial layers)，且第二層306可稱為通道層(channel layers)或奈米結構通道(nanostructure channels)。

沉積工具102沉積及/或生長交替層，以在半導體基板202上包括奈米結構(例如，奈米片)。舉例而言，沉積工具102藉由磊晶生長來生長交替層。然而，可以使用其他製程來形成層疊堆疊物302的交替層。可以藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶生長製程，來執行層疊堆疊物302的交替層的磊晶生長。在一些實施方式中，諸如第二層306的磊晶生長層包括與半導體基板202的材料相同的材料。在一些實施方式中，第一層304及/或第二層306包括與半導體基板202的材料不同的材料。如上所述，在一些實施方式中，第一層304包括磊晶生長的矽鍺(SiGe)層，且第二層306包括磊晶生長的矽(Si)層。可替代地，第一層304及/或第二層306可以包括其他材料，諸如鍺(Ge)；化合物半導體材料，諸如碳化矽(silicon carbide，SiC)、砷化鎵(gallium arsenide，GaAs)、磷化鎵(gallium phosphide，GaP)、磷化銦(indium phosphide，InP)、砷化銦(indium arsenide，IAs)、銻化銦(indium antimonide，InSb)；合金半導體諸如矽鍺(SiGe)、磷砷化鎵(gallium arsenide phosphide，GaAsP)、砷化鋁銦(aluminum indium arsenide，AlInAs)、砷化鋁鎵(aluminum gallium arsenide，AlGaAs)、砷化銦鎵(indium gallium arsenide，InGaAs)、磷化銦鎵(gallium indium phosphide，GaInP)、磷砷化銦鎵(gallium indium arsenide phosphide，GaInAsP)及/或其組合。可以基於提供不同的氧化特性、不同的蝕刻選擇比特性及/或其他不同的特性來選擇第一層304的材料及/或第二層306的材料。

如第3A圖及第3B圖進一步所示，沉積工具102可以形成一或多個額外層在層疊堆疊物302上方(over)及/或上(on)。舉例而言，可以形成硬遮罩(hard mask，HM)層308在層疊堆疊物302上方及/或上(例如，在層疊堆疊物302的最頂的(top-most)第二層306上)。作為其他範例，可以形成覆蓋(capping)層310在硬遮罩層308上方及/或上。作為其他範例，可以形成包括氧化物層312及氮化物層314的其他硬遮罩層在覆蓋層310上方及/或上。可以使用一或多個硬遮罩(HM)層308、(氧化物層)312及(氮化物層)314，以形成半導體裝置200的一或多個結構。氧化物層312可以用作介於層疊堆疊物302及氮化物層314之間的黏著層(adhesion layer)，且可以作為用於蝕刻氮化物層314的蝕刻停止層。一或多個硬遮罩層308、(氧化物層)312及(氮化物層)314可以包括矽鍺(SiGe)、氮化矽(Si _xN _y)、氧化矽(SiO _x)及/或其他材料。覆蓋層310可以包括矽(Si)及/或其他材料。在一些實施方式中，覆蓋層310由與半導體基板202相同的材料形成。在一些實施方式中，藉由CVD、PVD、ALD熱生長、沉積一或多個額外層及/或使用其他沉積技術形成一或多個額外層。

第3C圖及第3D圖分別顯示出了半導體裝置200的透視圖及沿著第3C圖中的線段AA的剖面圖。如第3C圖及第3D圖所示，形成鰭片結構204在半導體裝置200的半導體基板202之上。鰭片結構204包括在鰭片結構204的一部分(例如，平台區域318)上方及/或上的層疊堆疊物302的一部分316，且所述鰭片結構204形成在半導體基板202中及/或在半導體基板202之上。可以藉由任何合適的半導體製程技術形成鰭片結構204。舉例而言，鰭片結構204可以使用一或多個光微影製程來圖案化，所述一或多個光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化製程或多重圖案化製程結合光微影及自對準製程，從而允許創造具有舉例而言，比使用單一且直接的光微影製程可獲得的間距(pitches)更小的間距的圖案。舉例而言，可以形成犧牲層在基板上方，並使用光微影製程使犧牲層圖案化。使用自對準製程在經圖案化的犧牲層旁邊(alongside)形成間隔物。然後，移除犧牲層，之後可以使用剩餘的間隔物使鰭片結構圖案化。

隨後可以使用包括光微影及蝕刻製程的合適製程來製造鰭片結構204。在一些實施方式中，沉積工具102形成光阻層在包括氧化物層312及氮化物層314的硬遮罩層上方及/或上，曝光工具104使光阻層暴露於輻射源(例如，深紫外線(deep ultraviolet，UV)輻射、極紫外線(extreme UV，EUV)輻射)，執行曝光後烘烤(post-exposure bake)製程(例如，從光阻層移除殘留溶劑)，顯影工具106對光阻層進行顯影，以形成遮罩元件(或圖案)在光阻層中。在一些實施方式中，使光阻層圖案化以形成遮罩元件是使用電子束(electron beam，e-beam)光微影製程來執行。然後，可以使用遮罩元件在蝕刻操作中保護半導體基板202的一部分及層疊堆疊物302的一部分，使得半導體基板202的一部分及層疊堆疊物302的一部分保留(remain)未蝕刻(non-etched)，以形成鰭片結構204。蝕刻(例如，藉由蝕刻工具108)基板的未保護(unprotected)部分及層疊堆疊物302的未保護部分，以在半導體基板202中形成溝槽(trenches)。蝕刻工具可以使用乾式蝕刻技術(例如，反應性離子蝕刻)、濕式蝕刻技術及/或其組合，來蝕刻基板的未保護部分及層疊堆疊物302的未保護部分。

在一些實施方式中，使用其他鰭片形成技術來形成鰭片結構204。舉例而言，可以定義(例如，藉由遮罩或隔離區域)鰭片區域，並且可以磊晶生長所述部分316為鰭片結構204。在一些實施方式中，形成鰭片結構204包括修整(trim)製程，以減少鰭片結構204的寬度。修整製程可以包括濕式及/或乾式蝕刻製程等等。

如第3D圖進一步所示，可以形成鰭片結構204以用於半導體裝置200的不同類型的奈米結構電晶體。特別地，可以形成鰭片結構204a的第一子集，以用於p型奈米結構電晶體(例如，p-型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)奈米結構電晶體)，且可以形成鰭片結構204b的第二子集，以用於n型奈米結構電晶體(例如，n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)奈米結構電晶體)。鰭片結構204a的第一子集的底部可以摻雜有與p型奈米結構電晶體的摻質相反的(opposite)n型摻質(例如，磷(phosphorous，P)及/或砷(arsenic，As)等等)。鰭片結構204b的第二子集的底部可以摻雜有與n型奈米結構電晶體的摻質相反的p型摻質(例如，硼(boron，B)及/或鍺(germanium，Ge)等等)。額外地或可替代地，對於包括鰭片結構204a的第一子集的p型奈米結構電晶體，可以隨後形成p型源極/汲極區域210，且對於包括鰭片結構204b的第二子集的n型奈米結構電晶體，可以隨後形成n型源極/汲極區域210。

可以形成鰭片結構204a的第一子集(例如，PMOS鰭片結構)及鰭片結構204b的第二子集(例如，NMOS鰭片結構)，以包括相似的特性及/或不同的特性。舉例而言，可以形成鰭片結構204a的第一子集為第一高度，可以形成鰭片結構204b的第二子集為第二高度，其中第一高度及第二高度是不同的高度。作為其他範例，可以形成鰭片結構204a的第一子集為第一寬度，且可以形成鰭片結構204b的第二子集為第二寬度，其中第一寬度及第二寬度是不同的寬度。在第3D圖所示的範例中，鰭片結構204b的第二子集(例如，對於NMOS奈米結構電晶體)的第二寬度相對於鰭片結構204a的第一子集(例如，對於PMOS奈米結構電晶體)的第一寬度更大。然而，其他範例也在本揭露的範圍內。

第3E圖及第3F圖分別顯示出了半導體裝置200的透視圖及沿著第3E圖中的線段AA的剖面圖。如第3E圖及第3F圖所示，形成襯層(liner)320及介電層322在半導體基板202之上，且插入(interposing)(例如，在其之間(in between))鰭片結構204。沉積工具102可以沉積襯層320及介電層322在半導體基板202上方且在介於鰭片結構204之間的溝槽中。沉積工具102可以形成介電層322，使得介電層322的頂表面的高度及氮化物層314的頂表面的高度為大約相同高度。

可替代地，如第3E圖及第3F圖所示，沉積工具102可形成介電層322，使得介電層322的頂表面的高度相對於氮化物層314的頂表面的高度更大。以此方式，介於鰭片結構204之間的溝槽以介電層322過度填充(overfilled)，以確保以介電層322完全填充溝槽。隨後，平坦化工具110可以執行平坦化或研磨(polishing)操作(例如，化學機械研磨(chemical mechanical polishing，CMP)操作)，以使介電層322平坦化。硬遮罩層的氮化物層314可在操作中用作CMP停止層。換句話說，平坦化工具110使介電層322平坦化，直到到達硬遮罩層的氮化物層314。據此，介電層322的頂表面的高度與氮化物層314的頂表面的高度在操作後大約相等。

沉積工具102可以使用共形(conformal)沉積技術來沉積襯層320。沉積工具102可以使用CVD技術(例如，流動式CVD(flowable CVD，FCVD)技術或其他CVD技術)、PVD技術、ALD技術及/或其他沉積技術來沉積介電層。在一些實施方式中，在介電層322的沉積之後，使半導體裝置200退火，舉例而言以增加介電層322的品質(quality)。

襯層320及介電層322各自包括介電材料，諸如氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)、氟摻雜矽酸鹽玻璃(FSG)、低k介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層322可以包括多層結構，舉例而言，具有一或多個襯層的多層結構。

第3G圖及第3H圖分別顯示出了半導體裝置200的透視圖及沿著第3G圖中的線段AA的剖面圖。如第3G圖及第3H圖所示，執行回蝕操作，以移除襯層320的一部分及介電層322的一部分，以形成STI區域206。蝕刻工具108可以在回蝕操作中蝕刻襯層320及介電層322，以形成STI區域206。蝕刻工具108基於硬遮罩層(例如，包括氧化物層312及氮化物層314的硬遮罩層)來蝕刻襯層320及介電層322。蝕刻工具108蝕刻襯層320及介電層322，使得STI區域206的高度小於或大約相等於層疊堆疊物302的一部分316的底部的高度。據此，層疊堆疊物302的一部分316在STI區域206之上延伸。在一些實施方式中，蝕刻襯層320及介電層322，使得STI區域206的高度小於平台區域318的頂表面的高度。

在一些實施方式中，蝕刻工具108使用電漿類(plasma-based)乾式蝕刻技術來蝕刻襯層320及介電層322。可以使用氨(ammonia，NH ₃)、氫氟酸(hydrofluoric acid，HF)及/或其他蝕刻劑。電漿類乾式蝕刻技術可導致介於蝕刻劑與襯層320及介電層322的材料之間的反應，包括： 其中，襯層320及介電層322的二氧化矽(silicon dioxide，SiO ₂)與氫氟酸反應，以形成包括四氟化矽(silicon tetrafluoride，SiF ₄)及水(H ₂O)的副產物。四氟化矽進一步被氫氟酸及氨分解(broken down)，而形成氟矽酸銨(ammonium fluorosilicate，(NH ₄) ₂SiF ₆)副產物： 從蝕刻工具108的製程腔移除氟矽酸銨副產物。在移除氟矽酸銨之後，使用大約200攝氏度(degrees Celsius)至大約250攝氏度的範圍內的製程後溫度(post-process temperature)，以使氟矽酸銨昇華(sublimate)成四氟化矽氨(silicon tetrafluoride ammonia)及氫氟酸的成分(constituents of)。

如第3H圖進一步所示，蝕刻工具108可以蝕刻襯層320及介電層322，使得介於鰭片結構204a的第一子集(例如，對於PMOS奈米結構電晶體)之間的STI區域206的高度相對於介於鰭片結構204b的第二子集(例如，對於NMOS奈米結構電晶體)之間的STI區域206的高度更大。這主要是因為鰭片結構204b的寬度相對於鰭片結構204a的寬度更大而造成。此外，這導致介於鰭片結構204a及鰭片結構204b之間的STI區域206的頂表面傾斜(sloped)或歪斜(slanted)(例如，如第3H圖中的範例所示，從鰭片結構204a向下傾斜(downward sloped)到鰭片結構204b)。由於介於蝕刻劑及襯層320及介電層322的表面之間的凡得瓦力，用於蝕刻襯層320及介電層322的蝕刻劑會先經歷物理吸附(physisorption)(例如，物理上地結合(physical bonding)到襯層320及介電層322)。蝕刻劑受到偶極移動力(dipole movement force)捕獲(trapped)。然後，蝕刻劑附著(attach)到襯層320及介電層322的懸鍵(dangling bond)上，開始化學吸附(chemisorption)。在此，蝕刻劑在襯層320及介電層322的表面上的化學吸附導致襯層320及介電層322受到蝕刻。介於鰭片結構204b的第二子集之間的溝槽的更大寬度提供用於發生化學吸附的更大表面積，這導致介於鰭片結構204b的第二子集之間的蝕刻速率更大。較大的蝕刻速率導致介於鰭片結構204b的第二子集之間的STI區域206的高度相對於介於鰭片結構204a的第一子集之間的STI區域206的高度更小。

第3I圖及第3J圖分別顯示出了半導體裝置200的透視圖及沿著第3I圖中的線段AA的剖面圖。如第3I圖及第3J圖所示，形成包覆(cladding)層324在鰭片結構204上方(例如，在鰭片結構204的頂表面上方及側壁上方)以及在介於鰭片結構204之間的STI區域206上方。包覆層324包括矽鍺(SiGe)或其他材料。沉積工具102可以沉積包覆層324。在一些實施方式中，沉積工具102沉積種晶層(例如，矽(Si)種晶層或其他類型的種晶層)在鰭片結構204上方(例如，在鰭片結構204的頂表面上方及側壁上方)以及在介於鰭片結構204之間的STI區域206上方。然後，沉積工具102沉積矽鍺在種晶層上，以形成包覆層324。種晶層促進包覆層324的生長及的黏著力。

種晶層的沉積可以包括使用諸如氮氣(nitrogen，N ₂)或氫氣(hydrogen，H ₂)等等的載氣，向沉積工具102的製程腔提供矽前驅物。在一些實施方式中，在沉積種晶層之前，執行預清潔操作，以減少氧化鍺(germanium oxide，GeO _x)的形成。矽前驅物可以包括乙矽烷(disilane，Si ₂H ₆)或其他矽前驅物。乙矽烷的使用可以使得能夠形成厚度在大約0.5奈米至大約1.5奈米範圍內的種晶層。

可以在大約450攝氏度到大約500攝氏度的範圍內的溫度(或在其他範圍內的溫度)，在大約30托(torr)到大約100托的範圍內的壓力(或在其他範圍內的壓力)及/或在大約100秒到大約300秒的範圍內的持續時間(或在其他範圍內的持續時間)等等，執行種晶層的沉積。

包覆層324的矽鍺的沉積可以包括形成包覆層324，以包括非晶紋理(amorphous texture)，以促進包覆層324的共形沉積。矽鍺可以包括在大約15%鍺到大約25%鍺的範圍內的鍺含量。然而，鍺含量的其他數值也在本揭露的範圍內。包覆層324的沉積可以包括使用諸如氮氣(N ₂)或氫氣(H ₂)等等的載氣，向沉積工具102的製程腔提供矽前驅物(例如，乙矽烷(Si ₂H ₆)或四氫化矽(silicon tetrahydride，SiH ₄)等等)及鍺前驅物(例如，四氫化鍺(germanium tetrahydride，GeH ₄)或其他鍺前驅物)。可以在大約500攝氏度到大約550攝氏度的範圍內的溫度(或在其他範圍內的溫度)及/或在大約5托到大約20托的範圍內的壓力(或在其他範圍內的壓力)，執行包覆層324的沉積。

第3K圖及第3L圖分別顯示出了半導體裝置200的透視圖及沿著第3K圖中的線段AA的剖面圖。如第3K圖及第3L圖所示，執行回蝕操作以蝕刻包覆層324，而形成包覆側壁層(cladding sidewall layers)326。蝕刻工具108可使用電漿類乾式蝕刻技術或其他蝕刻技術來蝕刻包覆層324。蝕刻工具108可以執行回蝕操作，以從鰭片結構204的頂部(tops)及從STI區域206的頂部移除包覆層324的一部分。

在一些實施方式中，蝕刻工具108使用氟類(fluorine-based)蝕刻劑來蝕刻包覆層324。氟類蝕刻劑可以包括六氟化硫(sulfur hexafluoride，SF ₆)、氟甲烷(fluoromethane，CH ₃F ₃)及/或其他氟類蝕刻劑。可以在回蝕操作中使用其他反應物及/或載體，諸如甲烷(methane，CH ₄)、氫氣(hydrogen，H ₂)、氬氣(argon，Ar)及/或氦氣(helium，He)。在一些實施方式中，使用大約500伏(volts)至大約2000伏的範圍內的電漿偏壓(plasma bias)來執行回蝕操作。然而，電漿偏壓的其他數值也在本揭露的範圍內。

在一些實施方式中，從STI區域206的頂部移除包覆層324的一部分包括移除(例如，選擇性地(selectively)蝕刻)一或多個接腳(footings)。在一些實施方式中，由於在STI區域206內的襯層320的品質(quality)，從(from)包覆層324形成一或多個接腳在STI區域206上方。在一些實施方式中，在共形地沉積包覆層324的期間中，形成一或多個接腳在STI區域206上方。

第3M圖及第3N圖分別顯示出了半導體裝置200的透視圖及沿著第3M圖中的線段AA的剖面圖。如第3M圖及第3N圖所示，移除硬遮罩層(包括氧化物層312及氮化物層314)及覆蓋層310，以暴露硬遮罩層308。在一些實施方式中，使用蝕刻操作(例如，藉由蝕刻工具108執行)、平坦化技術(例如，藉由平坦化工具110執行)及/或其他半導體製程技術來移除覆蓋層310、氧化物層312及氮化物層314。

第3O圖及第3P圖分別顯示出了半導體裝置200的透視圖及沿著第3O圖中的線段AA的剖面圖。如第3O圖及第3P圖所示，形成襯層328及介電層330在半導體基板202上方並且插入(例如，在其之間)鰭片結構204。沉積工具102可以沉積襯層328及介電層330在半導體基板202上方且在介於包覆側壁層326之間，且所述包覆側壁層326在介於鰭片結構204之間的溝槽中。沉積工具102可以形成介電層330，使得介電層330的頂表面的高度及硬遮罩層308的頂表面的高度大約相同。

可替代地，如第3O圖及第3P圖所示，沉積工具102可以形成介電層330，使得介電層330的頂表面的高度相對於硬遮罩層308的頂表面的高度更大。以此方式，介於鰭片結構204之間的溝槽受到介電層330過度填充，以確保介電層330完全填充溝槽。隨後，平坦化工具110可以執行平坦化或研磨操作(例如，CMP操作)，以平坦化介電層330。

沉積工具102可以使用共形沉積技術來沉積襯層328。沉積工具102可以使用CVD技術(例如，流動式CVD(FCVD)技術或其他CVD技術)、PVD技術、ALD技術及/或其他沉積技術來沉積介電層330。在一些實施方式中，在沉積介電層330之後，使半導體裝置200退火，舉例而言，以增加介電層330的品質。

襯層328及介電層330各自包括介電材料，諸如氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)、碳氮化矽(SiCN)、氟摻雜矽酸鹽玻璃(FSG)、低k介電材料及/或其他合適的絕緣材料。在一些實施方式中，介電層330可以包括多層結構，舉例而言，具有一或多個襯層的多層結構。

第3Q圖及第3R圖分別顯示出了半導體裝置200的透視圖及沿著第3Q圖中的線段AA的剖面圖。如第3Q圖及第3R圖所示，執行回蝕操作，以移除介電層330的一部分。蝕刻工具108可以在回蝕操作中蝕刻介電層330，以減少介電層330的頂表面的高度。特別是，蝕刻工具108蝕刻介電層330，使得介於鰭片結構204之間的介電層330的一部分的高度小於硬遮罩層308的頂表面的高度。在一些實施方式中，蝕刻工具108蝕刻介電層330，使得介於鰭片結構204之間的介電層330的一部分的高度大約等於所述部分316的最頂第二層(top-most of the second layers)306的頂表面的高度。

第3S圖及第3T圖分別顯示出了半導體裝置200的透視圖及沿著第3S圖中的線段AA的剖面圖。如第3S圖及第3T圖所示，沉積高介電常數(高k)層332在介於鰭片結構204之間的介電層330的一部分上方。沉積工具102可以使用CVD技術、PVD技術、ALD技術及/或其他沉積技術，沉積諸如氧化鉿(hafnium oxide，HfO _x)的高k材料及/或其他高k介電材料，以形成高k層332。介於鰭片結構204之間的介電層330的一部分及介於鰭片結構204之間的高k層332的組合(combination)稱為混合鰭片結構(hybrid fin structure)334(或虛設鰭片結構)。在一些實施方式中，平坦化工具110可執行平坦化操作，以使高k層332平坦化，使得高k層332的頂表面的高度與硬遮罩層308的高度大約相等。

隨後，如第3S圖及第3T圖所示，移除硬遮罩層308。移除硬遮罩層308可以包括使用蝕刻技術(例如，電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術)或其他移除技術。

第3U圖顯示出了半導體裝置200的透視圖。如第3U圖所示，形成虛設閘極結構336(也稱為虛設閘極堆疊物)在鰭片結構204上方及混合鰭片結構334上方。虛設閘極結構336是在半導體裝置200的後續製程階段處，將藉由替代閘極結構(或者，替代閘極堆疊物)替代的犧牲結構。虛設閘極結構336下層的(underlying)鰭片結構204的一部分可以被稱為通道區域。虛設閘極結構336還可以定義鰭片結構204的源極/汲極(source/drain，S/D)區域，諸如相鄰(adjacent)通道區域且在通道區域的兩側(opposing sides)上的鰭片結構204的區域。

虛設閘極結構336可以包括閘極電極層338、在閘極電極層338上方及/或上的硬遮罩層340、以及在閘極電極層338的兩側及硬遮罩層340的兩側上的間隔物層342。可以形成虛設閘極結構336在介於鰭片結構204及虛設閘極結構336之間以及在介於混合鰭片結構334及虛設閘極結構336之間的閘極介電層344上。閘極電極層338包括多晶矽(polycrystalline silicon、polysilicon或PO)或其他材料。硬遮罩層340包括一或多個層，諸如氧化物層(例如，可以包括二氧化矽(SiO ₂)或其他材料的墊片氧化物(pad oxide)層)及形成在氧化物層上方的氮化物層(例如，可以包括諸如Si ₃N ₄的氮化矽或其他材料的墊片氮化物(pad nitride)層)。間隔物層342包括碳氧化矽(SiOC)、無氮SiOC(nitrogen free SiOC)或其他合適的材料。閘極介電層344可以包括氧化矽(例如，諸如SiO ₂的SiO _x)、氮化矽(例如，諸如Si ₃N ₄的Si _xN _y)、高k介電材料及/或其他合適的材料。

虛設閘極結構336的層可以使用各種半導體製程技術來形成，所述半導體製程技術諸如沉積(例如，藉由沉積工具102)、圖案化(例如，藉由曝光工具104及顯影工具106)及/或蝕刻(例如，藉由蝕刻工具108)等等。範例包括CVD、PVD、ALD、熱氧化、電子束蒸發、光微影、電子束光微影、光阻塗佈(例如，旋轉塗佈(spin-on coating))、軟烤(soft baking)、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗(rinsing)、乾燥(例如，旋轉乾燥(spin-drying)及/或硬烤(hard baking))、乾式蝕刻(例如，反應性離子蝕刻)及/或濕式蝕刻等等。

在一些實施方式中，共形地沉積閘極介電層344在半導體裝置200上，然後選擇性地從半導體裝置200的一部分(例如，源極/汲極區域)移除。然後，沉積閘極電極層338在閘極介電層344的剩餘部分上。然後，沉積硬遮罩層340在閘極電極層338上。可以以與閘極介電層344類似的方式(in a similar manner as)共形地沉積間隔物層342。在一些實施方式中，間隔物層342包括複數種類型的間隔物層。舉例而言，間隔物層342可以包括形成在虛設閘極結構336的側壁上的密封間隔物層(seal spacer layer)及形成在密封間隔物層上的塊材間隔物層(bulk spacer layer)。密封間隔物層及塊材間隔物層可以由相似的材料或不同的材料形成。在一些實施方式中，在沒有(without)使用用於密封間隔物層的電漿表面處理的情況下形成塊材間隔物層。在一些實施方式中，形成塊材間隔物層為相對於密封間隔物層的厚度更大的厚度。

第3U圖進一步說明了在後面使用的圖式中的參考剖面，所述後面使用的圖式包括第4A圖至第4D圖。剖面AA是在越過(across)在半導體裝置200的源極/汲極區域中的鰭片結構204及混合鰭片結構334的x-z平面(稱為y切面(y-cut))中。剖面BB是在垂直於剖面AA的y-z平面(稱為x切面)中，且剖面BB越過在半導體裝置200的源極/汲極區域中的虛設閘極結構336。剖面CC是在平行於剖面AA且垂直於剖面BB的x-z平面中，且剖面CC沿著虛設閘極結構336。為了清楚起見，隨後的圖式參考這些參考剖面。在一些圖式中，為了便於描繪圖式，可以省略其中顯示出的組件或部件的一些元件符號，以避免與其他組件或部件混淆。

如上所述，提供第3A圖至第3U圖中所示的操作及裝置的數量及排列作為一或多個範例。實際上，與第3A圖至第3U所示的操作及裝置相較，可能存在額外的操作及裝置、更少的操作及裝置、不同的操作及裝置、或不同排列的操作及裝置。

第4A圖至第4E圖是本文描述的範例實施方式400的圖。第4A圖至第4E圖是從第3U圖中的剖面BB的透視圖及第3U圖中的剖面CC的透視圖顯示出的。在範例實施方式400中所示的操作可以以與在第4A圖至第4E圖中所示不同的順序來執行。範例實施方式400包括形成半導體裝置200或其的一部分的範例(例如，形成包括用於半導體裝置200的源極/汲極區域210的內間隔物層(inner spacer layers)的凹部(recess)的範例)。

如第4A圖所示，形成虛設閘極結構336在鰭片結構204上方。如第4A圖中的剖面CC所示，形成閘極介電層344的一部分及閘極電極層338的一部分在鰭片結構204上方的凹部中，且所述凹部是由於移除硬遮罩層308而形成的。結合第3U圖描述虛設閘極結構336的形成。

如在第4B圖中的剖面AA及剖面BB所示，在蝕刻操作中，形成源極/汲極凹部402在鰭片結構204的一部分316中。形成源極/汲極凹部402以提供空間，在所述空間中，將形成源極/汲極區域210在虛設閘極結構336的兩側上。蝕刻操作可以由蝕刻工具108執行，且可以稱為應變源極/汲極(strained source/drain，SSD)蝕刻操作。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。

如在第4B圖中的剖面AA及剖面BB進一步所示，可以進一步形成源極/汲極凹部402在鰭片結構204的平台區域318附近(adjacent)。在這些實施方式中，源極/汲極凹部402穿入(penetrate into)鰭片結構204的井區部分(well portion)(例如，p型井(p-well)、n型井(n-well))。在半導體基板202包括具有＜100＞方向(orientation)的矽(Si)材料的實施方式中，形成＜111＞面(faces)在源極/汲極凹部402的底部處。在一些實施方式中，採用使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)的濕式蝕刻及/或使用鹽酸(hydrochloric acid，HCl)的化學乾式蝕刻形成源極/汲極凹部402。

如在第4B圖中的剖面BB及剖面CC所示，在蝕刻操作之後，保留層疊堆疊物302的第一層304的一部分及第二層306的一部分在虛設閘極結構336下方(under)，以形成源極/汲極凹部402。在虛設閘極結構336下方的第二層306的一部分形成半導體裝置200的奈米結構電晶體的通道208。

第4C圖顯示出了源極/汲極凹部402的範例實施方式。如在第4C圖中的剖面BB所示，源極/汲極凹部402的底部(bottom portion)包括錐形(tapered)區域，且所述錐形區域延伸到介於鰭片結構204的平台區域(例如，平台區域318a及平台區域318b)之間的鰭片結構204。作為範例，使用包括特定流量分佈(flow profile)及/或蝕刻劑的濃度等等的配方(recipe)，蝕刻工具108可以形成包括錐形區域的源極/汲極凹部402。可以配置配方，使得相較於與源極/汲極凹部402的上部區域(upper regions)處(at)或附近(near)的表面，蝕刻劑與源極/汲極凹部402的下部區域(lower regions)處或附近的表面接觸更長的持續時間，這導致相對於源極/汲極凹部402的頂部，在源極/汲極凹部402的底部處進行更多的蝕刻，而造成錐形區域。

錐形區域可以在平台區域318的頂表面下方延伸。錐形區域的寬度可以在底部處較寬而在頂部處較窄。錐形區域可以在介於最頂奈米結構通道208的頂表面之間及在介於源極/汲極凹部402的側壁之間的過渡(transition)處延伸。在一些實施方式中，錐形區域的角度(例如，相對於源極/汲極凹部的垂直側壁的角度、或相對於介於源極/汲極凹部402的側壁之間的過渡的角度)可以是對稱的(symmetrical)。

如在第4D圖中的剖面BB所示，沉積內間隔物層404在源極/汲極凹部402中。作為範例，沉積工具102可以沉積內間隔物層404，以在介於通道208之間的第一層304中的空腔(cavities)中形成內間隔物，以在介於閘極結構212(例如，替代閘極結構)及將形成在源極/汲極凹部402中的源極/汲極區域210之間提供經增加的隔離，以減少寄生電容(parasitic capacitance)。內間隔物層404包括氮化矽(Si _xN _y)、氧化矽(SiO _x)、氮氧化矽(SiON)、碳氧化矽(silicon oxycarbide，SiOC)、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxycarbonnitride，SiOCN)及/或其他介電材料。內間隔物層404及間隔物層342可以由相同材料或不同材料形成。

在一些實施方式中，且如第4E圖的剖面BB所示，移除內間隔物層404的一部分。作為範例，蝕刻工具108可以執行濕式蝕刻或乾式蝕刻操作，其沿著內間隔物層404的＜100＞晶格平面(lattice plane)(例如，沿著SiGe材料的＜100＞晶格平面)移除材料，並且沿著內間隔物層404的＜110＞晶格平面(例如，沿著SiGe材料的＜110＞晶格平面)保留材料。

在第一層304是矽鍺(SiGe)且奈米結構通道208是矽(Si)的實施方式中，蝕刻工具108可以使用濕蝕刻劑來選擇性地蝕刻第一層304，所述濕蝕刻劑諸如包括過氧化氫(hydrogen peroxide，H ₂O ₂)、乙酸(acetic acid，CH ₃COOH)及/或氫氟酸(hydrogen fluoride，HF)的混合溶液，然後用水(H ₂O)清洗。可以提供混合溶液及水到源極/汲極凹部402中，以從源極/汲極凹部402蝕刻第一層304。在一些實施方式中，重複以混合溶液蝕刻且以水清洗大約10次(times)至大約20次。在一些實施方式中，使用混合溶液的蝕刻時間在從大約1分鐘至大約2分鐘的範圍內。可以在大約60攝氏度至大約90攝氏度的範圍內的溫度下使用混合溶液。然而，蝕刻操作的參數的其他數值也在本揭露的範圍內。橫向蝕刻(laterally etched)第一層304，以在第一層304的端部(ends)形成空腔。然後，形成內間隔物層404在空腔中的第一層304的端部上。在一些實施方式中，沉積(例如，藉由沉積工具102)共形層(conformal layer)在源極/汲極凹部402中，且蝕刻工具108移除共形層的多餘材料，以形成內間隔物層404。

結果是，可以保留內間隔物404a(例如，內間隔物層404的一部分)在第一層304的端部上，且可以保留側壁層404b(例如，內間隔物層404的其他部分，或深的內間隔物側壁(deep inner spacer sidewalls))在與鰭片結構204的相對(opposing)平台區域318的側壁對應的源極/汲極凹部402的兩側壁的一部分上。此外，因為源極/汲極凹部402的錐形形狀，所以可以保留側壁層404b在源極/汲極凹部402的兩側壁的一部分上。特別地，由於相對於在源極/汲極凹部402的頂部處的源極/汲極凹部402的寬度，在源極/汲極凹部402的底部處的源極/汲極凹部402的寬度更大，所以蝕刻的方向性(directionally)可能導致的是，相較於在源極/汲極凹部402的底部處的源極/汲極凹部402的側壁上的內間隔物層404，更快地蝕刻在源極/汲極凹部402的頂部處的源極/汲極凹部402的側壁上的內間隔物層404。此外，蝕刻的方向性可能導致的是，相較於在源極/汲極凹部402的底部處的源極/汲極凹部402的側壁上的內間隔物層404，更快地蝕刻在源極/汲極凹部402的底表面上的內間隔物層404，而有效地形成側壁層404b。

源極/汲極凹部402、內間隔物404a、側壁層404b及鰭片結構204可以包括一或多個尺寸特性(dimensional properties)。舉例而言，側壁層404b可以形成至深度406，使得沒有任何(no portion)相鄰平台區域318的部分暴露在介於側壁層404b的頂部及緊鄰(next)側壁層404b的最底(bottom-most)內間隔物404a之間。這降低了介於側壁層404b及最底內間隔物404a之間的摻質漏電流/遷移(dopant leakage/migration)的可能性。在一些實施方式中，側壁層404b的深度406(例如，從最底內間隔物404a的底部到沿著相鄰平台區域318的側壁的側壁層404b的底部)包括在大約2奈米(nanometers)至大約20奈米的範圍內。在一些實施方式中，深度406對應於低於淺溝槽隔離區域206的最頂部分(top-most portion)的深度。如果深度406小於大約2奈米，則側壁層404b在降低源極/汲極區域210的摻質(例如，來自在源極/汲極凹部402中的磊晶材料的後續沉積的摻質)遷移到平台區域318中的可能性方面可能無效。如果深度大於大約20奈米，則內間隔物層404的殘留材料可能保留在奈米結構通道208的端部，這可能降低半導體裝置200的裝置性能。然而，深度406的其他數值及範圍在本揭露的範圍內。

額外地或可替代地，鰭片結構204可以延伸到平台區域318之上的高度408(例如，在最底內間隔物404a的底表面之上及/或在最底第一層304的底表面之上)。高度408可以包括在大約30奈米到大約80奈米的範圍內。如果高度408小於大約30奈米，則由於半導體裝置200中的奈米片的數量減少，半導體裝置200的驅動電流可能低於目標驅動電流。如果高度大於大約80奈米，鰭片結構204可能會遇到機械彎曲(mechanical bending)問題並增加製造缺陷量(amount of manufacturing defects)。然而，高度408的其他數值及範圍也在本揭露的範圍內。

額外地或可替代地，在鰭片結構204下方(例如，在最底內間隔物404a的底表面的下方)的源極/汲極凹部402的深度410可以包括在大約5奈米到大約50奈米的範圍內。如果深度410小於大約5奈米，則在源極/汲極凹部402的底部中的緩衝區域(buffer region)可能無法有效降低源極/汲極區域210的摻質遷移到平台區域318中的可能性。如果深度410大於大約50奈米，則將增加在源極/汲極凹部402中的一或多層磊晶材料的沉積成本。然而，深度410的其他數值及範圍也在本揭露的範圍內。

額外地或可替代地，深度406(例如，第二深度)可以相對於深度410(例如，第一深度)以距離412更小。距離412可以包括在大約5奈米到大約15奈米的範圍內。如果距離412小於大約5奈米，則源極/汲極凹部402的底表面可能是平坦的(flat)，且引入缺陷至半導體裝置200中。如果距離412大於15奈米，則在源極/汲極凹部402內的磊晶材料可能延伸超出(beyond)或低於(beneath)側壁層404b，且可能發生摻質(例如，來自在源極/汲極凹部402內的磊晶材料的摻質)遷移到平台區域318。然而，距離412的其他數值及範圍也在本揭露的範圍內。

如上所述，提供第4A圖至第4E圖中所示的操作及裝置的數量及排列作為一或多個範例。實際上，與第4A圖至第4E所示的操作及裝置相較，可能存在額外的操作及裝置、更少的操作及裝置、不同的操作及裝置、或不同排列的操作及裝置。

第5A圖至第5D圖是本文描述的範例實施方式500的圖。第5A圖至第5D圖是從第3U圖中的剖面BB的透視圖顯示出的。在範例實施方式500中所示的操作可以以與在第5A圖至第5D圖中所示不同的順序來執行。範例實施方式500包括形成半導體裝置200或其的一部分的範例(例如，形成介電區域在介於在源極/汲極區域210中的磊晶層與半導體裝置200的緩衝區域之間的範例)。

如在第5A圖中的剖面BB所示，沉積磊晶層502在源極/汲極凹部402的底部處。作為範例，第1圖的沉積工具102可以使用CVD或PVD製程等等來沉積磊晶層502。磊晶層502(例如，緩衝層(buffer layer))可以包括未摻雜的材料，諸如矽(Si)材料、矽鍺(SiGe)材料、氮化矽(SiN)材料或高介電常數(高k)介電材料(例如，氧化鉿(HfO _x)及/或其他高k介電材料)等等。

磊晶層502可以包括凹入(concave)頂表面504。凹入頂表面504(例如，凹入頂表面504的最底部分)可以在相對於側壁層404b的頂表面、最底內間隔物404a的底表面及/或平台區域318的頂表面的深度506處。深度506可以包括在大約5奈米到大約20奈米的範圍內。如果深度506小於大約5奈米，則凹入頂表面504的平坦度(flatness)將減少在源極/汲極區域210中的磊晶層的數量(例如，隨後沉積在磊晶層502上方的額外磊晶層，以作為源極/汲極區域210的一部分)。如果深度大於大約20奈米，則源極/汲極區域210的磊晶層可以延伸到側壁層404b下方的深度，並導致摻質遷移到平台區域318中。然而，如在第5A圖中的範例中所示，深度506的其他數值及範圍在本揭露的範圍內。凹入頂表面504的側面(sides)的高度可以大約等於側壁層404b的頂表面的高度，或者可以小於側壁層404b的頂表面的高度。

第5B圖的剖面BB顯示沉積在源極/汲極凹部402中的磊晶層508(例如，包括一或多個部分508a及部分508b的磊晶層508)。舉例而言，第1圖的沉積工具102可以使用CVD技術、ALD技術、PVD技術及/或其他沉積技術來沉積磊晶層508。

對於PMOS奈米結構電晶體，磊晶層508可以包括硼摻雜的矽鍺材料(silicon germanium material doped with boron，SiGeB)。在磊晶層508中的鍺(Ge)濃度可以在大約20%鍺到大約40%鍺的範圍內。硼的摻雜濃度可以在大約每立方公分1x10 ²⁰原子(atoms per cubic centimeter)至大約每立方公分8x10 ²⁰原子的範圍內。然而，PMOS奈米結構電晶體的磊晶層508的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

對於NMOS奈米結構電晶體，磊晶層508可以包括砷摻雜的矽材料(silicon material doped with arsenic，SiAs)。在這種情況下，砷的摻雜濃度可以在大約每立方公分5x10 ²⁰原子至大約每立方公分1x10 ²¹原子的範圍內。額外地或可替代地，磊晶層508可以包括磷摻雜的矽材料(silicon material doped with phosphorous，SiP)。在這種情況下，磷的摻雜濃度可以包括在大約每立方公分1x10 ²⁰原子至大約每立方公分8x10 ²¹原子的範圍內。然而，用於NMOS奈米結構電晶體的磊晶層508的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

如第5B圖所示，可以形成磊晶層508的一部分508a在鰭片結構204的奈米結構通道208的端部上方及/或上，且在內間隔物404a上方及/或上。磊晶層的一部分508a可以合併越過(merge across)(例如，可以連續越過(continuous across))內間隔物404a，以降低摻質漏電流到奈米結構通道208中的可能性。此外，可以形成部分508a，以完全覆蓋(fully cover)每個奈米結構通道208的端部，而減少摻質漏電流到奈米結構通道208中的可能性。

再者，如第5B圖所示，可以形成磊晶層508的一部分508b在磊晶層502上方及/或上且在介於側壁層404b之間。在一些實施方式中，磊晶層508的生長速率可以取決於下層的材料或結構。舉例而言，且如圖所示，相較於在奈米結構通道208(例如，矽材料)及/或內間隔物404a(例如，矽鍺(SiGe)材料)上方的部分508a的生長速率，在磊晶層502(例如，介電材料)上方的部分508b的生長速率可以更小。在這種情況下，相對於所述部分508b的厚度512，所述部分508a的寬度510可以更大。舉例而言，寬度510可以在大約5奈米到大約10奈米的範圍內，且厚度512可以在大約3奈米到大約10奈米的範圍內。

如果寬度510小於大約5奈米，則可能會降低半導體裝置200的性能(例如，由經增加的摻質漏電流的可能性引起的在鰭片結構204中的短通道效應)。如果寬度510大於大約10奈米，則可能會減少用於相鄰於所述部分508b的其他磊晶材料的空間可用性(availability)(例如，可能使得在源極/汲極凹部402的兩側上的所述部分508a變成連接的(become connected)，這可能會阻擋形成介於所述部分508a之間的其他更高摻雜的磊晶材料)。然而，寬度510的其他數值及範圍也在本揭露的範圍內。

如果所述部分508b的厚度512小於大約3奈米，則所述部分508a的對應寬度510可能尺寸過小(undersized)(例如，小於5奈米)，並導致半導體裝置200的性能降低(例如，可能增加在鰭片結構204中的短通道效應的可能性)。如果厚度512大於大約10奈米，則可能會降低所述部分508b之上的其他磊晶層的空間可用性。然而，厚度512的其他數值及範圍也在本揭露的範圍內。

第5C圖的剖面BB顯示出了沉積在源極/汲極凹部402中的磊晶層514(例如，部分514a及部分514b)。舉例而言，第1圖的沉積工具102可以使用CVD技術、ALD技術、PVD技術及/或其他沉積技術來沉積磊晶層514。

可以結合所述部分508a及所述部分514a，以形成源極/汲極區域210。可以結合磊晶層502、部分508b及部分514b，以形成相鄰於平台區域318的緩衝區域516。

對於PMOS奈米結構電晶體，磊晶層514可以包括硼摻雜的矽鍺材料(SiGeB)。在這種情況下，在磊晶層514中的鍺(Ge)濃度可以在大約40%鍺到大約60%鍺的範圍內。硼的摻雜濃度可以在大約每立方公分8x10 ²⁰原子至大約每立方公分3x10 ²¹原子的範圍內。然而，PMOS奈米結構電晶體的磊晶層514的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

對於NMOS奈米結構電晶體，磊晶層514可以包括磷摻雜的矽材料(SiP)。在這種情況下，磷的摻雜濃度可以在大約每立方公分8×10 ²⁰原子至大約每立方公分3×10 ²¹原子的範圍內。然而，用於NMOS奈米結構電晶體的磊晶層514的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

相鄰於所述部分508a的所述部分514a的寬度518可以包括在大約5奈米至大約15奈米的範圍內。如果寬度518小於大約5奈米，則磊晶層514(例如，部分514a)的量(amount)的減少可能會降低源極/汲極區域210的性能。如果寬度518大於大約15奈米，所述部分508a的對應寬度510可能尺寸過小(例如，小於5奈米)，導致半導體裝置200的性能降低(例如，在鰭片結構204中的短通道效應)。

在所述部分508b上方的所述部分514b的厚度520可包括在大約1奈米至大約10奈米的範圍內。如果厚度520小於大約1奈米，則所述部分514a的對應寬度(例如，寬度518)可能尺寸過小，並降低源極/汲極區域210的性能。如果厚度520大於大約10奈米，可能減少介於源極/汲極區域210與緩衝區域516之間的介電區域的可用空間。然而，厚度520的其他數值及範圍也在本揭露的範圍內。在一些實施方式中，從半導體裝置200中省略部分514b。

在一些實施方式中，寬度510與源極/汲極區域的寬度522(例如，源極/汲極凹部402的頂部處的寬度522)的比例(ratio)包括在大約1：10至大約2：5的範圍內。如果比例小於大約1：10(例如，小於10%)，則在半導體裝置(例如，奈米結構電晶體)內的短通道效應可能增加。如果比例大於大約2：5(例如，大於40%)，則可以減少所述部分514a的體積，而降低源極/汲極區域210的性能。然而，比例的其他數值及範圍在本揭露的範圍。

如第5C圖所示，形成磊晶層514，以創造在介於緩衝區域516的頂表面(例如，所述部分514b的頂表面)及源極/汲極區域210的底表面(例如，所述部分508a的底表面及所述部分514a的底表面)之間的介電區域524(例如，氣隙(air gap)或包括介電氣體的區域等等)。介電區域524可以預防摻質從源極/汲極區域210(例如，諸如硼、鍺、砷或磷等等的摻質)穿過(through)緩衝區域516遷移到平台區域318中。藉由預防摻質的遷移，降低在平台區域318內的電子穿隧(electron tunneling)的可能性(例如，降低在半導體裝置200內的漏電流的可能性)。在一些實施方式中，介電區域524的底表面在平台區域318的頂表面下方延伸。在一些實施方式中，介電區域的頂表面在平台區域的頂表面上方延伸。

介電區域524可以包括厚度526。厚度526可以包括在大約3奈米到大約10奈米的範圍內。如果厚度526小於大約3奈米，則所述部分514b可能與所述部分514a及/或所述部分508a合併，這可能增加摻質漏電流的可能性。如果厚度526大於大約10奈米，則可以減少所述部分514a的體積，而降低源極/汲極區域210的性能。然而，厚度526的其他數值及範圍也在本揭露的範圍內。

第5D圖的剖面BB顯示出了沉積在所述部分514a上方的覆蓋層528。舉例而言，第1圖的沉積工具102可以使用CVD製程或PVD製程來沉積覆蓋層528。

對於PMOS奈米結構電晶體，覆蓋層528可以包括硼摻雜的矽鍺材料(SiGeB)。在這種情況下，在覆蓋層528中的鍺(Ge)濃度可以在大約45%鍺到大約55%鍺的範圍內。硼的摻雜濃度可以在大約每立方公分1x10 ²¹原子至大約每立方公分2x10 ²¹原子的範圍內。然而，用於PMOS電晶體的覆蓋層528的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

對於NMOS奈米結構電晶體，覆蓋層528可以包括磷摻雜的矽材料(SiP)。在這種情況下，磷的摻雜濃度可以在大約每立方公分1×10 ²¹原子至大約每立方公分2×10 ²¹原子的範圍內。然而，NMOS奈米結構電晶體的覆蓋層528的材料、摻質及摻雜濃度範圍的其他組合也在本揭露的範圍內。

覆蓋層528可以包括厚度530。厚度530可以包括在大約2奈米到大約15奈米的範圍內。如果厚度530小於大約2奈米，則覆蓋層528將不會保護源極/汲極區域210免受額外的半導體製造製程的影響。如果厚度530大於大約15奈米，則可能出現與後續結構(例如，接觸導孔(contact vias))的合併問題。然而，厚度530的其他數值及範圍也在本揭露的範圍內。

如上所述，提供第5A圖至第5D圖中所示的操作及裝置的數量及排列作為一或多個範例。實際上，與第5A圖至第5D所示的操作及裝置相較，可能存在額外的操作及裝置、更少的操作及裝置、不同的操作及裝置、或不同排列的操作及裝置。

第6A圖至第6C圖是本文描述的範例實施方式600的圖。第6A圖至第6C圖是從第3U圖中的剖面BB的透視圖顯示出的。在範例實施方式600中所示的操作可以以與在第6A圖至第6C圖中所示不同的順序來執行。範例實施方式600包括形成半導體裝置200或其的一部分的範例(例如，形成介電區域在介於在源極/汲極區域210中的磊晶層與半導體裝置200的緩衝區域之間的範例)。

範例實施方式600是範例實施方式500的替代實施方式。具體地，在範例實施方式600中省略形成磊晶層502。這降低了形成半導體裝置200的製程複雜性。形成所述部分508b，以與側壁層404b結合而提供足夠的摻質漏電流/遷移保護。

如第6A圖的剖面BB所示，沉積磊晶層508(例如，包括所述部分508a及所述部分508b)在源極/汲極凹部402中。作為一範例，第1圖的沉積工具102可以使用CVD或PVD製程等等來沉積磊晶層508。在一些實施方式中，磊晶層508對應於第一磊晶層，且所述部分508a對應於第一磊晶層的第一部分。

如第6A圖所示，形成磊晶層508的一部分508b在源極/汲極凹部402的底表面上(例如，在源極/汲極凹部402的錐形區域的最底表面上)且在介於側壁層404b之間。所述部分508b可以包括凹入頂表面。在一些實施方式中，所述部分508b包括厚度602以消除(eliminate)介於所述部分508b與側壁層404b之間的間隙(gap)(否則將提供摻質漏電流路徑)。厚度602可以包括在大約5奈米到大約20奈米的範圍內。如果厚度602小於大約5奈米，則所述部分508a的對應寬度可能會尺寸過小，這可能導致摻質漏電流。如果厚度602大於大約20奈米，則可能會為所述部分508a沉積過多的材料(例如，在源極/汲極凹部402的兩側上的所述部分508a可能變成連接的，這可能會阻擋形成介於所述部分508a之間的其他更高摻雜的磊晶材料)。然而，厚度602的其他數值及範圍也在本揭露的範圍內。

第6B圖的剖面BB顯示出了沉積在源極/汲極凹部402中的磊晶層514(例如，所述部分514a及所述部分514b)。舉例而言，第1圖的沉積工具102可以使用CVD技術、ALD技術、PVD技術及/或其他沉積技術來沉積磊晶層514。可以組合所述部分508a及所述部分514a，以形成源極/汲極區域210。可以組合所述部分508b及所述部分514b，以形成相鄰於平台區域318的緩衝區域516。

所述部分514a可以包括厚度604。厚度604可以包括在大約30奈米到大約50奈米的範圍內。如果厚度604小於約30奈米，則部分514a的體積可能過小，並導致源極/汲極區域210的性能降低。如果厚度604大於大約50奈米，則可能提高發生介於源極/汲極區域210及閘極結構212之間的短路的可能性。然而，厚度604的其他數值及範圍也在本揭露的範圍內。

所述部分514a可以延伸到鰭片結構上方的高度606。高度606可以包括在大約1奈米到大約5奈米的範圍內。如果高度606小於約1奈米，則部分514a的體積可能過小，並導致源極/汲極區域210的性能降低。如果高度606大於大約5奈米，則可能提高發生介於源極/汲極區域210及閘極結構212之間的短路的可能性。然而，高度606的其他數值及範圍在本揭露的範圍內。

所述部分514b可以具有厚度608。厚度608可以包括在大約5奈米到大約20奈米的範圍內。如果厚度608小於大約5奈米，則所述部分514a的對應厚度及/或體積可能過小，這可能導致源極/汲極區域210的性能降低。如果厚度608大於大約20奈米，所述部分514b可能與所述部分514a及/或所述部分508a合併。然而，厚度608的其他數值及範圍也在本揭露的範圍內。

如第6B圖所示，磊晶層514的形成創造了在介於緩衝區域516的頂表面(例如，所述部分514b的頂表面)及源極/汲極區域210的底表面(例如，所述部分508a的底表面及所述部分514a的底表面)之間的介電區域524(例如，氣隙或填充有介電氣體的區域等等)。

介電區域524可以包括厚度610。厚度610可以包括在大約5奈米到大約30奈米的範圍內。如果厚度604小於大約5奈米，則所述部分514b可能與所述部分514a及/或所述部分508a合併。如果厚度大於大約30奈米，則可能減少所述部分514a的體積(這會降低源極/汲極區域210的性能)。然而，厚度610的其他數值及範圍也在本揭露的範圍內。

第6C圖的剖面BB顯示出了沉積在所述部分514a上的覆蓋層528。舉例而言，第1圖的沉積工具102可以使用CVD製程或PVD製程來沉積覆蓋層528。如關於第5D圖所描述的，覆蓋層528可以包括材料及厚度。

如上所述，提供第6A圖至第6C圖中所示的操作及裝置的數量及排列作為一或多個範例。實際上，與第6A圖至第6C所示的操作及裝置相較，可能存在額外的操作及裝置、更少的操作及裝置、不同的操作及裝置、或不同排列的操作及裝置。

第7圖是本文描述的範例實施方式700的圖。實施方式700包括處於部分完成狀態的半導體裝置200的透視圖(例如，在形成結合第3A圖至第3U圖、第4A圖至第4E圖、第5A圖至第5D圖及第6A圖至第6C圖的一或多個操作所描述的部件之後)。

如第7圖所示，一或多個鰭片結構204包括在平台區域318上方的奈米片(例如，第一層304及奈米結構通道208)。第7圖進一步顯示出了源極/汲極區域210及緩衝區域516。介電區域524位於介於源極/汲極區域210的底表面與緩衝區域516的頂表面之間。

第7圖進一步顯示出了延伸到平台區域318中的側壁層404b。側壁層404b延伸到平台部分318中且相鄰於緩衝區域516。

如上所述，提供第7圖中所示的裝置的數量及排列作為一或多個範例。實際上，與第7圖所示的裝置相較，可能存在額外的裝置、更少的裝置、不同的裝置、或不同排列的裝置。

第8A圖至第8D圖是本文描述的範例實施方式800的圖。實施方式800包括替代閘極製程(replacement gate process，RPG)的範例，所述替代閘極製程用於以半導體裝置200的閘極結構212(例如，替代閘極結構)替代虛設閘極結構336。第8A圖至第8D圖是從第3U圖中所示的複數個透視圖顯示出的，所述複數個透視圖包括在第3U圖中的剖面AA的透視圖、在第3U圖中的剖面BB的透視圖以及在第3U圖中的剖面CC的透視圖。在一些實施方式中，在結合第3A圖至第3U圖、第4A圖至的4E圖、第5A圖至第5D圖及第6A圖至第6C圖所描述的操作之後，執行結合範例實施方式800所描述的操作。

如在第8A圖中的剖面AA及剖面BB所示，形成介電層214在源極/汲極區域210及緩衝區域516上方。填充介電層214在介於虛設閘極結構336之間、介於混合鰭片結構334之間以及在源極/汲極區域210上方的區域中。形成介電層214，以在替代閘極製程期間中，減少損壞源極/汲極區域210的可能性及/或預防損壞源極/汲極區域210。介電層214可稱為層間介電零(ILD zero，ILD0)層或其他ILD層。剖面BB顯示介電區域524。

第8A圖的剖面BB顯示出了介電區域524。第8A圖的剖面BB還顯示出了內間隔物404a及延伸到平台區域318中的側壁層404b。

在一些實施方式中，在形成介電層214之前，共形地沉積(例如，藉由沉積工具102)接觸蝕刻停止層(contact etch stop layer，CESL)在源極/汲極區域210上方、虛設閘極結構336上方及在間隔物層342上。然後，形成介電層214在CESL上。當形成用於源極/汲極區域210的接觸物或導孔時，CESL可以提供停止蝕刻製程的機制。CESL可以由具有與相鄰層或組件不同的蝕刻選擇比的介電材料形成。CESL可以包括或可以是含氮(nitrogen containing)材料、含矽(silicon containing)材料及/或含碳(carbon containing)材料。再者，CESL可以包括或可以是氮化矽(Si _xN _y)、碳氮化矽(SiCN)、氮化碳(carbon nitride，CN)、氮氧化矽(SiON)、碳氧化矽(SiCO)或其組合等等。可以使用諸如ALD、CVD或其他沉積技術的沉積製程來沉積CESL。

如第8B圖中的剖面BB及剖面CC所示，執行替代閘極操作(例如，藉由半導體製程工具102~112中的一或多個)，以從半導體裝置200移除虛設閘極結構336。虛設閘極結構336的移除留下(eaves behind)開口(或凹部)在介於源極/汲極區域210上方的介電層214之間以及在介於鰭片結構204上方的混合鰭片結構334之間。可以在一或多個蝕刻操作中移除虛設閘極結構336。這樣的蝕刻操作可以包括電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。

如第8C圖中的剖面BB及剖面CC所示，執行奈米結構釋放(nanostructure release)操作，以移除第一層304(例如，矽鍺層)。這導致在介於通道208(例如，通道208周圍的區域)之間的開口802。奈米結構釋放操作可以包括蝕刻工具108基於介於第一層304的材料及通道208的材料之間以及介於第一層304的材料及內間隔物層404的材料之間的蝕刻選擇比的差異，來執行蝕刻操作，以移除第一層304。在蝕刻操作中，內間隔物層404可以用作蝕刻停止層，以保護源極/汲極區域210不受到蝕刻。如第8C圖進一步所示，在奈米結構釋放操作中，移除包覆側壁層326。這提供了對奈米結構通道208周圍區域的通路(access)，而使得替代閘極結構(例如，閘極結構212)能夠完全圍繞奈米結構通道208來形成。

如第8D圖中的剖面BB及剖面CC所示，當(where)沉積工具102及/或電鍍工具112形成閘極結構(例如，替代閘極結構)212在介於源極/汲極區域210之間及介於混合鰭片結構334之間的開口802中，繼續進行替代閘極操作。特別地，閘極結構212填充介於通道208之間及且在通道208周圍的區域，所述區域之前受到第一層304及包覆側壁層326佔據，使得閘極結構212圍繞通道208。閘極結構212可以包括金屬閘極結構。在形成閘極結構212之前，可以沉積共形高k介電襯層804至通道208上及側壁上。閘極結構212可包括額外層，諸如界面(interfacial)層、功函數調整(work function tuning)層及/或金屬電極結構等等。

如第8D圖中的剖面CC進一步所示，從STI區域206的頂部移除包覆層324，以預防包覆側壁層326包括在介於相鄰的鰭片結構204之間的混合鰭片結構334下方的接腳，使得閘極結構212能夠形成為使得閘極結構212不包括在混合鰭片結構334下方的接腳。換句話說，由於閘極結構212形成在先前由包覆側壁層326佔據的區域中，在用於包覆側壁層326的混合鰭片結構334下方不存在(absence)接腳，還導致閘極結構212在混合鰭片結構334下方不存在接腳。這減少及/或預防了介於閘極結構212及混合鰭片結構334下方的源極/汲極區域210之間的短路。

在第8D圖中的剖面CC進一步顯示出了延伸到平台區域318中的內間隔物404a及側壁層404b。側壁層404b相鄰於緩衝區域516。介電區域524也顯示在第8D圖中，且在介於緩衝區域516及源極/汲極區域210之間。

如上所述，提供第8A圖至第8D圖中所示的操作及裝置的數量及排列作為一或多個範例。實際上，與第8A圖至第8D所示的操作及裝置相較，可能存在額外的操作及裝置、更少的操作及裝置、不同的操作及裝置、或不同排列的操作及裝置。

第9A圖及第9B圖是本文描述的範例實施方式900的圖。第9A圖及第9B圖從第3U圖中的剖面BB的透視圖顯示出，且顯示出了在結合第8A圖至第8D圖描述的替代閘極製程之後，與半導體裝置200的其他結構及/或層相關的側壁層404b及介電區域524(例如，氣隙)。

第9A圖包括其中半導體裝置200包括磊晶層502的範例實施方式。如第9A圖的剖面BB所示，半導體裝置200包括鰭片結構204。鰭片結構204包括平台區域318及在平台區域318之上的複數個奈米結構通道(例如，由第二層306形成的通道208)。在第9A圖中，緩衝區域516與平台區域318相鄰。源極/汲極區域210在緩衝區域516上方，且與複數個奈米結構通道相鄰。

在第9A圖中，緩衝區域516包括磊晶層502(例如，第一磊晶層)、位於磊晶層502上方的一部分508b(例如，第二磊晶層的第一部分)以及部分514b(例如，第三磊晶層的第一部分)。介電區域524位於介於緩衝區域516的頂表面及源極/汲極區域210的底表面之間。配置介電區域524，以降低源極/汲極區域210的摻質遷移到平台區域318中的可能性，以降低在半導體裝置200中的漏電流的可能性。

源極/汲極區域210包括在內間隔物404a上方的一部分508a(例如，第二磊晶層的第二部分)及與所述部分508a相鄰的一部分514a(例如，第三磊晶層的第二部分)。

第9A圖進一步顯示出了閘極結構212、介電層214(例如，在替代閘極操作期間中，形成在源極/汲極區域210上方)以及在移除虛設閘極結構336之後剩餘的間隔物層342。

在第9A圖中，形成源極/汲極接觸物902(稱為MD)以穿過(through)介電層214到源極/汲極區域210。為了形成源極/汲極接觸物902，形成穿過介電層214且到源極/汲極區域210的凹部。在一些實施方式中，如第9A圖所示的範例，形成凹部在源極/汲極區域210的一部分中，使得源極/汲極接觸物902延伸到源極/汲極區域210的一部分中。

在一些實施方式中，使用在光阻層中的圖案來形成開口。在這些實施方式中，沉積工具102形成光阻層在介電層214及閘極結構212上。曝光工具104使光阻層暴露於輻射源，以使光阻層圖案化。顯影工具106顯影並移除光阻層的一步分，以暴露圖案。蝕刻工具108蝕刻到介電層214中，以形成凹部。在一些實施方式中，蝕刻操作包括電漿蝕刻技術、濕式化學蝕刻技術及/或其他類型的蝕刻技術。在一些實施方式中，光阻移除工具移除光阻層的剩餘部分(例如，使用化學剝離劑(chemical stripper)、電漿灰化(plasma ashing)及/或其他技術)。在一些實施方式中，硬遮罩層用作用於基於圖案形成凹部的替代技術。

在形成源極/汲極接觸物902之前，形成金屬矽化物(metal silicide)層904在凹部中的源極/汲極區域210上。沉積工具102可以形成金屬矽化物層904，以降低介於源極/汲極區域210及源極/汲極接觸物902之間的接觸電阻(contact resistance)。此外，金屬矽化物層904可以保護源極/汲極區域210免受氧化及/或其他污染。金屬矽化物層904包括鈦矽化物(titanium silicide，TiSi _x)層或其他類型的金屬矽化物層。

然後，形成源極/汲極接觸物902在凹部中且在源極/汲極區域210上方的金屬矽化物層904上。沉積工具102及/或電鍍工具112使用CVD技術、PVD技術、ALD技術、電鍍技術、上述結合第1圖的其他沉積技術及/或除了上述結合第1圖的沉積技術來沉積源極/汲極接觸物902。源極/汲極接觸物902包括釕(ruthenium，Ru)、鎢(tungsten，W)、鈷(cobalt，Co)及/或其他金屬。

第9B圖顯示出了從半導體裝置200中省略磊晶層502的替代實施方式。如第9B圖的剖面BB所示，緩衝區域516包括一部分508b(例如，第一磊晶層的一部分)及在所述部分508b上方的一部分514b(例如，第二磊晶層的一部分)。介電區域524位於介於緩衝區域516的頂表面及源極/汲極區域210的底表面之間。配置介電區域524，以降低源極/汲極區域210的摻質遷移到平台區域318中的可能性，以減少半導體裝置200內的漏電流的可能性。源極/汲極區域210包括位於內間隔物404a上方的一部分508a(例如，第一磊晶層的第二部分)及相鄰於所述部分508a的一部分514a(例如，第二磊晶層的第二部分)。

如上所述，提供第9A圖及第9A圖中所示的材料及/或層的數量及排列作為一或多個範例。實際上，與第9A圖及第9A圖中所示的裝置相較，可能存在額外的裝置、更少的裝置、不同的裝置或不同排列的裝置。

第10圖是本文所述的一或多個裝置1000的範例組件(components)的圖。在一些實施方式中，半導體製程工具102~112及/或晶圓/晶粒傳輸工具114中的一或多個可以包括一或多個裝置1000及/或裝置1000的一或多個組件。如第10圖所示，裝置1000可以包括匯流排(bus)1010、處理器(processor)1020、記憶體(memory)1030、輸入組件(input component)1040、輸出組件(output component)1050及通訊組件(communication component)1060。

匯流排1010包括使在裝置1000中(among)的組件之間能夠進行有線(wired)及/或無線(wireless)通訊的一或多個組件。匯流排1010可以將第10圖的兩個或更多個組件耦合(couple)在一起，諸如藉由(via)製程耦合(operative coupling)、通訊耦合(communicative coupling)、電子耦合(electronic coupling)及/或電性耦合(electric coupling)。處理器1020包括中央處理單元(central processing unit)、圖形處理單元(graphics processing unit)、微處理器(microprocessor)、控制器(controller)、微控制器(microcontroller)、數位訊號處理器(digital signal processor)、現場可程式化邏輯閘陣列(field-programmable gate array)、特殊應用積體電路(application-specific integrated circuit)及/或其他類型的處理組件。以硬體(hardware)、韌體(firmware)、或硬體及軟體(software)的組合來實現處理器1020。在一些實施方式中，處理器1020包括一或多個處理器，且能夠程式化(programmed)所述一或多個處理器以執行本文別處描述的一或多個操作或製程。

記憶體1030包括揮發性(volatile)及/或非揮發性(nonvolatile)記憶體。舉例而言，記憶體1030可以包括隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟驅動器(hard disk drive)及/或其他類型的記憶體(例如，快閃記憶體(flash memory)、磁記憶體(magnetic memory)及/或光學記憶體(optical memory))。記憶體1030可以包括內部記憶體(internal memory)(例如，RAM、ROM或硬碟驅動器)及/或可移動式(removable)記憶體(例如，藉由通用串行匯流排(universal serial bus)連接而可移動)。記憶體1030可以是非暫態計算機可讀介質(non-transitory computer-readable medium)。記憶體1030儲存與裝置1000的操作相關的資訊、指令及/或軟體(例如，一或多個軟體應用程序(software applications))。在一些實施方式中，記憶體1030包括一或多個記憶體，且諸如藉由(via)匯流排1010，所述一或多個記憶體耦合到一或多個處理器(例如，處理器1020)。

輸入組件1040使裝置1000能夠接收輸入，諸如使用者輸入(user input)及/或感測輸入(sensed input)。舉例而言，輸入組件1040可以包括觸控螢幕(touch screen)、鍵盤(keyboard)、小鍵盤(keypad)、滑鼠(mouse)、按鈕(button)、麥克風(microphone)、開關(switch)、感測器(sensor)、全球定位系統感測器(global positioning system sensor)、加速度計(accelerometer)、陀螺儀(gyroscope)及/或致動器(actuator)。輸出組件1050使裝置1000能夠提供輸出，諸如藉由顯示器(display)、喇叭(speaker)及/或發光二極體(light-emitting diode)。通訊組件1060使裝置1000能夠藉由有線連接及/或無線連接與其他裝置通訊。舉例而言，通訊組件1060可以包括接收器(receiver)、發射器(transmitter)、收發器(transceiver)、調製解調器(modem)、網絡介面卡(network interface card)及/或天線(antenna)。

裝置1000可以執行本文所述的一或多個操作或製程。舉例而言，非暫態計算機可讀取介質(例如，記憶體1030)可以儲存指令集(set of instructions)(例如，一或多個指令或代碼(code))以供處理器1020執行。處理器1020可以執行指令集，以執行本文描述的一或更多操作或製程。在一些實施方式中，藉由一或多個處理器1020，執行指令集導致一或多個處理器1020及/或裝置1000執行本文描述的一或多個操作或製程。在一些實施方式中，硬連線電路(hardwired circuitry)用於取代指令或與指令組合，來執行本文所述的一或多個操作或製程。額外地或可替代地，可以配置處理器1020以執行本文所述的一或多個操作或製程。因此，本文所述的實施不限於硬體電路(hardware circuitry)及軟體的任何特定組合。

提供第10圖中所示的組件的數量及排列作為範例。與第10圖中所示的組件相較，裝置1000可以包括額外的組件、更少的組件、不同的組件或不同排列的組件。額外地或可替代地，裝置1000的一組組件(例如，一或多個組件)可以執行一或多個被描述為由裝置1000的另一組組件執行的功能。

第11圖是與形成本文所述的半導體裝置相關的範例製程1100的流程圖。在一些實施方式中，可以藉由半導體製程工具中的一或多個(例如，半導體製程工具102~112中的一或多個)，來執行第11圖的一或多個製程方框。額外地或可替代地，可以藉由裝置1000中的一或多個組件，諸如處理器1020、記憶體1030、輸入組件1040、輸出組件1050及/或通訊組件1060，來執行第11圖的一或多個製程方框。

如第11圖所示，製程1100可以包括形成鰭片結構(方框1110)。舉例而言，如上所述，半導體製程工具102~112中的一或多個可以形成鰭片結構204。

如第11圖進一步所示，製程1100可以包括形成包括錐形區域的凹部，且所述錐形區域在介於鰭片結構的平台區域之間的鰭片結構中(方框1120)。舉例而言，如上所述，半導體製程工具102~112中的一或多個可以形成凹部(例如，源極/汲極凹部402)，且凹部包括在介於鰭片結構204的平台區域318之間的鰭片結構204中的錐形區域。

如第11圖進一步所示，製程1100可以包括形成包括側壁部分的內間隔物層，且所述側壁部分在凹部的兩側壁的一部分上(方框1130)。舉例而言，如上所述，半導體製程工具102~112中的一或多個可以形成內間隔物層404，內間隔物層404包括位於凹部(例如，源極/汲極凹部402)的兩側壁的一部分上的側壁層404b部分(sidewall layer 404b portions)。在一些實施方式中，兩側壁的一部分對應於平台區域318的側壁。

如第11圖進一步所示，製程1100可以包括形成包括介於側壁層部分之間的一部分的第一磊晶層(方框1140)。舉例而言，如上所述，半導體製程工具102~112中的一或多個可以形成包括在介於側壁層404b部分之間的一部分508b的第一磊晶層。

如第11圖進一步所示，製程1100可以包括形成第二磊晶層的第一部分在第一磊晶層的所述部分之上(方框1150)。舉例而言，如上所述，半導體製程工具102~112中的一或多個可以形成的第二磊晶層的第一部分514b在第一磊晶層的所述部分508b上方。

如第11圖進一步所示，製程1100可以包括形成第二磊晶層的第二部分在第二磊晶層的第一部分之上，使得氣隙形成在介於第二磊晶層的第一部分及第二磊晶層的第二部分之間(方框1160)。舉例而言，如上所述，半導體製程工具110~112中的一或多個可以形成第二磊晶層的第二部分514a在第二磊晶層的第一部分514b上方，使得氣隙(例如，包括氣體的介電區域524)形成在介於第二磊晶層的第一部分514b及第二磊晶層的第二部分514a之間。

製程1100可以包括額外的實施方式，諸如下文描述的及/或結合本文別處描述的一或多個其他製程的任何單一實施方式或實施方式的任何組合。

在第一實施方式中，形成包括錐形區域的凹部包括形成凹部至淺溝槽隔離區域206的頂表面下方的第一深度410。在一些實施方式中，形成側壁層404b包括形成側壁層的端部404b至淺溝槽隔離區域206的頂表面下方的第二深度406，且相對於第一深度410，第二深度406更小。在一些實施方式中，介於第二深度406及第一深度410之間的距離包括在(included in)大約5奈米至約15奈米的範圍內。

在第二實施方式中，單獨或與第一實施方式組合，製程1100包括在鰭片結構204中，形成複數個奈米結構通道208及介於複數個奈米結構通道208之間的複數個犧牲層(例如，第一層304)；形成源極/汲極區域210；在形成源極/汲極區域210之後，移除複數個犧牲層；以及在移除複數個犧牲層之後，形成圍繞複數個奈米結構通道208中的每一個的閘極結構212。

雖然第11圖顯示出製程1100的範例方框，但在一些實現方式中，與第11圖中所描繪的方框相較，製程1100可以包括額外的方框、更少的方框、不同的方框或不同排列的方框。額外地或可替代地，製程1100的方框中的兩個或更多方框可以並行(in parallel)執行。

本文描述的一些實施方式提供了其中形成緩衝區域在裝置的源極/汲極區域下方的技術及半導體裝置。配置緩衝區域，以減少、預防及/或阻擋摻質從源極/汲極區域遷移到裝置的其他區域，諸如裝置的鰭片結構的相鄰平台區域。在一些實施方式中，側壁層位於介於緩衝區域及平台區域之間。額外地或可替代地，包括介電氣體的介電區域可以介於緩衝區域及源極/汲極區域之間。

如此一來，側壁層及/或介電區域進一步減少、預防及/或阻擋摻質從源極/汲極區域遷移到裝置的其他區域。結果是，可以藉由降低短通道效應(例如，DIBL)、降低裝置的截止電流及降低裝置內的漏電流，來提高裝置的性能。

如上文更詳細描述的，本文描述的一些實施方式提供了一種半導體裝置。半導體裝置包括鰭片結構，所述鰭片結構包括平台(mesa)區域及在平台區域之上(above)的一或多個奈米結構通道。半導體裝置包括相鄰於平台區域的緩衝(buffer)區域。半導體裝置包括在緩衝區域之上且相鄰於(adjacent)一或多個奈米結構通道的源極/汲極區域。半導體裝置包括介於緩衝區域及平台區域之間的側壁層(sidewall layer)。在一些實施方式中，半導體裝置包括在半導體基板上方的複數個奈米結構通道，其中，複數個奈米結構通道沿著垂直於半導體基板的方向排列。在一些實施方式中，平台區域在複數個奈米結構通道下方。

在一些實施例中，半導體裝置更包括在緩衝區域之上的介電區域。其中，介電區域的頂表面在平台區域的頂表面之上延伸(extends above)。在一些實施例中，在相鄰於緩衝區域的淺溝槽隔離區域(shallow trench isolation region)的最頂部分(top-most portion)下方的側壁層的深度包括在(included)大約2奈米(nanometers)到大約20奈米的範圍內。在一些實施例中，複數個奈米結構通道包括在鰭片結構中。其中，在包括在鰭片結構中的複數個內間隔物(inner spacers)的最底(bottom-most)內間隔物的底表面之上的鰭片結構的高度包括在大約30奈米到大約80奈米的範圍內。在一些實施例中，源極/汲極區域包括相鄰於鰭片結構且在包括在鰭片結構中的複數個內間隔物上方的磊晶層的一部分。其中，磊晶層的所述部分連續地越過(continuous across)複數個內間隔物。在一些實施例中，磊晶層的所述部分包括寬度，且所述寬度包括在大約5奈米到大約10奈米的範圍內。在一些實施例中，磊晶層的所述部分的寬度與源極/汲極區域的寬度的比例(ratio)包括在大約1:10到大約2:5的範圍內。在一些實施例中，磊晶層的所述部分對應於第一磊晶層的一部分。其中，源極/汲極區域進一步包括相鄰於第一磊晶層的所述部分的第二磊晶層的一部分。

如上文更詳細描述的，本文描述的一些實施方式提供了一種半導體裝置。半導體裝置包括鰭片結構，所述鰭片結構包括平台區域及在平台區域之上的複數個奈米結構通道。半導體裝置包括相鄰於平台區域的緩衝區域。半導體裝置包括在緩衝區域之上且相鄰於複數個奈米結構通道的源極/汲極區域。半導體裝置包括介電區域，所述介電區域包括氣體，且介於緩衝區域的頂表面及源極/汲極區域的底表面之間。在一些實施例中，複數個奈米結構通道在半導體基板上方。其中，複數個奈米結構通道沿著垂直於半導體基板的方向排列。在一些實施例中，平台區域在複數個奈米結構通道下方。

在一些實施例中，介電區域的底表面在平台區域的頂表面下方延伸(extends below)。在一些實施例中，緩衝區域包括第一磊晶層、在第一磊晶層上方的第二磊晶層的第一部分、以及在第二磊晶層的第一部分上方的第三磊晶層的第一部分。在一些實施例中，介電區域的厚度包括在大約3奈米到大約10奈米的範圍內。在一些實施例中，第一磊晶層包括凹入(concave)頂表面，且其中凹入頂表面的深度包括在大約5奈米到大約20奈米的範圍內。在一些實施例中，源極/汲極區域包括在內間隔物上方的第二磊晶層的第二部分、以及相鄰於第二磊晶層的第二部分的第三磊晶層的第二部分。在一些實施例中，源極/汲極區域的底表面包括第二磊晶層的第二部分的底表面及第三磊晶層的第二部分的底表面。在一些實施例中，緩衝區域包括第一磊晶層的一部分、及在第一磊晶層的所述部分上方的第二磊晶層的一部分。在一些實施例中，介電區域的厚度包括在大約5奈米到大約30奈米的範圍內。

如上文更詳細描述的，本文描述的一些實施方式提供了一種半導體裝置的製造方法。所述方法包括形成鰭片結構。所述方法包括形成包括錐形區域(tapered region)的凹部(recess)，所述錐形區域在介於鰭片結構的平台區域之間的鰭片結構中。所述方法包括形成包括側壁層部分(sidewall layer portions)(或者，側壁部分(sidewall portions))的內間隔物層，且所述側壁層部分)(或者，側壁部分)在凹部的兩側壁(opposing sidewalls)的一部分上。其中，兩側壁的所述部分對應於平台區域的側壁。所述方法包括形成包括介於側壁部分之間的一部分的第一磊晶層。所述方法包括形成第二磊晶層的第一部分在第一磊晶層的所述部分之上。所述方法包括形成第二磊晶層的第二部分在第二磊晶層的第一部分之上，使得氣隙(air gap)形成在介於第二磊晶層的第一部分及第二磊晶層的第二部分之間。

在一些實施例中，形成包括錐形區域的凹部包括形成凹部至在淺溝槽隔離區域的頂表面下方的第一深度，以及其中，形成側壁部分包括形成側壁部分的端部(ends)至在淺溝槽隔離區域的頂表面下方的第二深度，且第二深度小於第一深度，其中，介於第二深度及第一深度之間的距離包括在大約5奈米到大約15奈米的範圍內。在一些實施例中，所述方法更包括在鰭片結構中，形成複數個奈米結構通道及在介於複數個奈米結構通道之間的複數個犧牲層。所述方法更包括形成源極/汲極區域。所述方法更包括在形成源極/汲極區域之後，移除複數個犧牲層。所述方法更包括在移除複數個犧牲層之後，形成閘極結構，且閘極結構圍繞(wraps around)複數個奈米結構通道中的每一個。

前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。

100:環境 102,104,106,108,110,112,114:工具 200,1000:裝置 202:半導體基板 204,204a,204b:鰭片結構 206:淺溝槽隔離區域 208:通道 210:源極/汲極區域 212:閘極結構 214:層間介電層 300,400,500,600,700,800,900:實施方式 302:層疊堆疊物 304:第一層 306:第二層 308,340:硬遮罩層 310,582:覆蓋層 312:氧化物層 314:氮化物層 316,508a,508b,514a,514b:部分 318,318a,318b:平台區域 320,328,804:襯層 322,330:介電層 324:包覆層 326:包覆側壁層 332:高介電常數層 334:混合鰭片結構 336:虛設閘極結構 338:閘極電極層 342:間隔物層 344:閘極介電層 402:源極/汲極凹部 404:內間隔物層 404a:內間隔物 404b:側壁層 406,410,506:深度 408,606:高度 412:距離 502,508,514:磊晶層 504:凹入頂表面 510,518,522:寬度 512,520,526,530,602,604,608,610:厚度 516:緩衝區域 524:介電區域 802:開口 902:源極/汲極接觸物 904:金屬矽化物層 1010:匯流排 1020:處理器 1030:記憶體 1040:輸入組件 1050:輸出組件 1060:通訊組件 1100:製程 1110,1120,1130,1140,1150,1160:方框

根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。須提醒的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是可以在其中實施本文描述的系統及/或方法的範例環境圖。 第2圖是本文描述的範例半導體結構圖。 第3A圖至第3U圖、第4A圖至第4E圖、第5A圖至第5D圖、第6A圖至第6C圖、第7圖、第8A圖至第8D圖、第9A圖及第9B圖是本文描述的範例實施方式的圖。 第10圖是本文描述的一或多個裝置的範例組件圖。 第11圖是與形成本文所述的半導體裝置相關的範例製程的流程圖。

204:鰭片結構

206:淺溝槽隔離區域

208:通道

304:第一層

318:平台區域

400:實施方式

402:源極/汲極凹部

404a:內間隔物

404b:側壁層

406,410:深度

408:高度

412:距離

Claims (9)

1. 一種半導體裝置，包括：複數個奈米結構通道，在一半導體基板上方，其中，該複數個奈米結構通道沿著垂直於該半導體基板的一方向排列；一平台區域，在該複數個奈米結構通道下方；一緩衝區域，相鄰於該平台區域；一源極/汲極區域，在該緩衝區域之上且相鄰於該複數個奈米結構通道；以及一側壁層，介於該緩衝區域及該平台區域之間，其中在相鄰於該緩衝區域的一淺溝槽隔離區域的一最頂部分下方的該側壁層的一深度包括在大約2奈米到大約20奈米的範圍內。
2. 如請求項1所述的半導體裝置，更包括：一介電區域，在該緩衝區域之上，其中，該介電區域的一頂表面在該平台區域的一頂表面之上延伸。
3. 如請求項1所述的半導體裝置，其中該複數個奈米結構通道包括在一鰭片結構中，且其中，在包括在該鰭片結構中的複數個內間隔物的一最底內間隔物的一底表面之上的該鰭片結構的一高度包括在大約30奈米到大約80奈米的範圍內。
4. 如請求項3所述的半導體裝置，其中該源極/汲極區 域包括：一磊晶層的一部分，相鄰於該鰭片結構且在包括在該鰭片結構中的該複數個內間隔物上方，其中，該磊晶層的該部分連續地越過(continuous across)該複數個內間隔物。
5. 一種半導體裝置，包括：複數個奈米結構通道，在一半導體基板上方；其中，該複數個奈米結構通道沿著垂直於該半導體基板的一方向排列；一平台區域，在該複數個奈米結構通道下方；一緩衝區域，相鄰於該平台區域；一源極/汲極區域，在該緩衝區域之上且相鄰於該複數個奈米結構通道；以及一介電區域，包括一氣體，且介於該緩衝區域的一頂表面及該源極/汲極區域的一底表面之間。
6. 如請求項5所述的半導體裝置，其中該介電區域的一底表面在該平台區域的一頂表面下方延伸。
7. 如請求項5所述的半導體裝置，其中該緩衝區域包括：一第一磊晶層；一第二磊晶層的一第一部分，在該第一磊晶層上方；以及一第三磊晶層的一第一部分，在該第二磊晶層的該第一部分上 方。
8. 如請求項5所述的半導體裝置，其中該緩衝區域包括：一第一磊晶層的一部分；及一第二磊晶層的一部分，在該第一磊晶層的該部分上方。
9. 一種半導體裝置的製造方法，包括：形成一鰭片結構；形成包括一錐形區域的一凹部，且該錐形區域在介於該鰭片結構的一平台區域之間的該鰭片結構中；形成包括一側壁部分的一內間隔物層，且該側壁部分在該凹部的兩側壁的一部分上，其中，該兩側壁的該部分對應於該平台區域的側壁；形成包括介於該側壁部分之間的一部分的一第一磊晶層；形成一第二磊晶層的一第一部分在該第一磊晶層的該部分之上；以及形成該第二磊晶層的一第二部分在該第二磊晶層的該第一部分之上，使得一氣隙形成在介於該第二磊晶層的該第一部分及該第二磊晶層的該第二部分之間。

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