TW202209561A - 半導體元件的形成方法 - Google Patents

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逸群 陳
李汝諒
蔡嘉雄
江振豪
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Abstract

一種形成半導體元件的方法包括：在基底之上形成蝕刻停止層；在所述蝕刻停止層之上形成第一擴散障壁層；在所述第一擴散障壁層之上形成半導體元件層，所述半導體元件層包括電晶體；在所述半導體元件層的前側處在所述半導體元件層之上形成第一內連線結構，所述第一內連線結構電性耦合至所述電晶體；將所述第一內連線結構貼合至載板；在所述貼合之後，移除所述基底、所述蝕刻停止層及所述第一擴散障壁層；以及在所述移除之後，在所述半導體元件層的背側處形成第二內連線結構。

Description

使用具有蝕刻停止層及擴散障壁層的基底的薄膜轉移
半導體元件用於各種電子應用，例如（舉例而言）個人電腦、手機、數位照相機及其他電子設備。半導體元件通常藉由以下方式製作而成：在半導體基底之上依序沈積絕緣或介電層、導電層及半導體材料層，並使用微影將各種材料層圖案化以在基底上形成電路部件及組件。
半導體行業藉由不斷減小最小特徵尺寸（minimum feature size）來不斷提高各種電子部件（例如，電晶體、二極體、電阻器、電容器等）的積集度，此使得更多的部件整合至給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的附加問題。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。
此外，為易於說明，本文中可使用例如「在…之下（beneath）」、「在…下方（below）」、「下部的（lower）」、「在…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個組件或特徵與另一（其他）組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。在整個討論中，不同圖中相同或相似的參考編號指代使用相同或相似的材料藉由相同或相似的形成方法形成的相同或相似的組件。另外，具有相同參考編號但字母不同的圖（例如，圖9A、圖9B及圖9C）示出同一結構在同一製造階段處、但沿著不同橫截面的各種圖。
在一些實施例中，多層式基底（multi-layered substrate）包括犧牲基底、位於犧牲基底之上的蝕刻停止層、位於蝕刻停止層之上的擴散障壁層及位於擴散障壁層之上的半導體層。蝕刻停止層由高摻雜半導體材料形成，以在擴散障壁層之上提供極佳的蝕刻選擇性。擴散障壁層包括矽與氧插入部分單層（oxygen-inserted partial monolayer）的交替層，且減少蝕刻停止層的摻雜劑向外擴散至基底的半導體層中。因此，在擴散障壁層之上形成有適於形成高效能半導體元件的薄（例如，＜ 100奈米）的高品質半導體層。半導體層可藉由接合製程及隨後的背側薄化製程、使用由基底的結構所促進的選擇性蝕刻製程而容易地轉移至工件（例如，晶圓、載板或類似物）。
本文中所論述的一些實施例是在包括奈米FET的晶粒的背景下闡述。然而，各種實施例可應用於包括其他類型的電晶體（例如，鰭式場效電晶體（fin field-effect transistor，FinFET）、平面電晶體或類似物）來代替奈米FET或與奈米FET進行組合的整個晶圓或晶粒。
圖1示出根據一些實施例，在三維視圖中的奈米FET（例如，奈米線FET（nanowire FET）、奈米片FET（nanosheet FET）或類似物）的實例。奈米FET包括位於基底50（例如，半導體基底）上的鰭66之上的奈米結構55（例如，奈米片、奈米線或類似物），其中奈米結構55充當奈米FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。在相鄰的鰭66之間設置有淺溝渠隔離（Shallow trench isolation，STI）區68，鰭66可在鄰近的STI區68之間自所述STI區68突出於所述STI區68上方。儘管將鰭66的底部部分示為與基底50是單一的、連續的材料，然而鰭66及/或基底50的底部部分可包含單一材料或多種材料。在此上下文中，鰭66指代在鄰近的STI區68之間延伸的部分。
閘極介電層100位於鰭66的頂表面之上且沿著奈米結構55的頂表面、側壁及底表面。閘極電極102位於閘極介電層100之上。在位於閘極介電層100及閘極電極102的相對兩側上的鰭66上設置有磊晶源極/汲極區92。
圖1進一步示出在後面的圖中使用的參考橫截面。橫截面A-A’沿著閘極電極102的縱軸，且在例如垂直於奈米FET的磊晶源極/汲極區92之間的電流（current flow）方向的方向上。橫截面B-B’平行於橫截面A-A’，且延伸穿過多個奈米FET的磊晶源極/汲極區92。橫截面C-C’垂直於橫截面A-A’，且平行於奈米FET的鰭66的縱軸，且在例如奈米FET的磊晶源極/汲極區92之間的電流方向上。為清晰起見，隨後的圖指代該些參考橫截面。
本文中所論述的一些實施例是在使用閘極後製製程（gate-last process）形成的奈米FET的背景下論述。在其他實施例中，可使用閘極優先製程（gate-first process）。此外，一些實施例設想平面元件（例如平面FET）或鰭式場效電晶體（FinFET）中所使用的態樣。
圖2A及圖2B示出根據實施例，具有蝕刻停止層及擴散障壁層的基底50A的剖視圖。圖3中的基底50A、基底50B及圖4中的基底50C是基底50的不同實施例，且可用作例如圖1中的基底50或圖5至圖34C中的基底50。
參照圖2A，基底50A具有包括犧牲基底11（亦可稱作基底11）的多層式結構。多層式結構更包括依次形成於基底11之上的蝕刻停止層17、蓋層19、擴散障壁層21及半導體層23（例如，磊晶半導體材料層）。
在一些實施例中，基底11是半導體基底，例如是經摻雜（例如，利用p型或n型摻雜劑摻雜）或未經摻雜的塊狀半導體。舉例而言，基底11可為p-基底或p+基底。作為另一實例，基底11可包括為p+基底的下部部分（例如，位於圖2A中虛線11P下方的部分）且包括為p-磊晶矽層的上部部分（例如，位於圖2A中虛線11P上方的部分）。基底11可為晶圓，例如矽晶圓。在一些實施例中，基底11的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽；合金半導體，包括矽鍺；或者其組合。
在一些實施例中，蝕刻停止層17是摻雜有摻雜劑的半導體材料。所述半導體材料可為例如矽或矽鍺，且所述摻雜劑可為例如硼、磷、砷、銦或銻。舉例而言，蝕刻停止層17可為摻雜硼的矽鍺（SiGe）層，或者摻雜硼的矽層。蝕刻停止層17可藉由例如化學氣相沈積（chemical vapor deposition，CVD）等適合的形成方法形成。在一些實施例中，蝕刻停止層17中的摻雜劑（例如，硼）的濃度在約2E19原子/立方釐米（atoms/cm3 ）至約5E21原子/立方釐米之間。舉例而言，在蝕刻停止層17是摻雜硼的矽（亦稱為Si:B層）的實施例中，蝕刻停止層17中的硼的濃度可為約4E20原子/立方釐米。作為另一實例，在蝕刻停止層17是摻雜硼的矽鍺（亦稱為SiGe:B層）的實施例中，蝕刻停止層17中的硼的濃度可為約2E20原子/立方釐米。作為實例，蝕刻停止層17的厚度T1可在約5奈米至約100奈米之間。在隨後的處理中，犧牲基底11、蝕刻停止層17、蓋層19及擴散障壁層21被一或多次蝕刻（有時結合機械薄化製程）移除，且當基底11的緊鄰於層17的部分被選擇性蝕刻製程移除時，蝕刻停止層17用作蝕刻停止層。
應注意，經摻雜半導體層（例如，SiGe:B）已被用於增強元件效能，例如改善通道遷移率（channel mobility）。因此，在常規設計中，經摻雜半導體層可為最終產品的一部分，以改善所形成的半導體元件的效能。然而，在本揭露中，蝕刻停止層17的經摻雜半導體材料（例如，Si:B）用作蝕刻停止層，且被自最終產品移除。本揭露的蝕刻停止層17中的摻雜劑（例如，硼）的濃度可較常規設計的經摻雜半導體層中所使用的摻雜劑的濃度高若干數量級（例如，大數百倍）。此種高摻雜劑濃度會達成對蝕刻停止層17的極佳蝕刻選擇性。舉例而言，當基底11（例如，矽基底）在隨後的蝕刻製程中被移除時，在基底11與蝕刻停止層17之間達成50或大於50的蝕刻選擇性。換言之，基底11被以為蝕刻停止層17的蝕刻速率的50倍或大於50倍的蝕刻速率蝕刻。此種高蝕刻選擇性對於半導體層23轉移至不同結構的應用而言是有利的。在沒有由所揭露的蝕刻停止層17提供的高蝕刻選擇性的條件下，半導體層23的轉移可能太耗時而在經濟上不可行。另外，當所轉移層的厚度均勻性對於維持緊密的元件效能分佈而言是重要的時，高蝕刻選擇性是有利的。然而，蝕刻停止層17中的高摻雜濃度若不被解決，則將導致摻雜劑向外擴散至相鄰的層中。隨後形成的擴散障壁層21提供保護來防止蝕刻停止層17的摻雜劑向外擴散。
在一些實施例中，所沈積的蓋層19是磊晶半導體層（例如，未經摻雜的磊晶矽層），且可藉由例如CVD等適合的形成方法來形成。蓋層19可用作蝕刻停止層17與擴散障壁層21之間的緩衝層，以防止或減少擴散障壁層21的磊晶材料中的缺陷。在一些實施例中，蓋層19的厚度在約1奈米至約30奈米之間。在一些實施例中，儘管所沈積的蓋層19是未經摻雜層，然而蝕刻停止層17中的摻雜劑擴散至蓋層19中，且將蓋層19變成經摻雜半導體層，在此種情形中，經摻雜的蓋層19中的摻雜劑濃度中可能存在梯度，隨著經摻雜的蓋層19遠離蝕刻停止層17延伸，摻雜劑濃度降低。
根據一些實施例，擴散障壁層21是包括交錯的矽層12與氧插入部分單層14（參見圖2B）的層堆疊。換言之，擴散障壁層21包括矽層12與氧插入部分單層14（亦可稱為氧部分單層（partial monolayers of oxygen）或不連續氧層）的交替層。圖2B示出圖2A所示區域10中的擴散障壁層21的放大圖。
如圖2B中所示，擴散障壁層21包括第一數目的矽層12，其中矽層12中的每一者是用於半導體材料的磊晶生長的未經摻雜的磊晶矽層，且藉由例如CVD製程形成。矽層12可使用例如矽烷（SiH4 ）、二氯矽烷（dichlorosilane，DCS）或類似物等包含矽的前驅物（precursor）形成。作為實例，矽層12中的每一者可具有約1奈米至約30奈米之間的厚度。應注意，如本領域技術人員所容易理解的，各矽層12不必為相同的厚度，且矽層12中的每一者可為任何適合的厚度。
仍參照圖2B，擴散障壁層21更包括第二數目的氧插入部分單層14。在所示實例中，第二數目比第一數目小一。舉例而言，圖2B示出六個矽層12及五個氧插入部分單層14作為非限制性實例。如本領域技術人員所容易理解，矽層12及氧插入部分單層14的數目可為任何適合的數目。氧插入部分單層14中的每一者的厚度可小於約0.5奈米。在一些實施例中，第二數目的氧插入部分單層14中的每一者中的氧濃度比背景氧濃度水準高若干數量級（例如，100倍、1000倍或大於1000倍），其中背景氧濃度水準指代由於無意地摻入可能來自處理腔室、源材料（source material）或晶圓表面的氧而導致的氧水準。如本領域技術人員所理解，背景氧濃度水準可相依於例如每一製造製程或產品的最佳實踐、能力及/或要求。
在一些實施例中，氧插入部分單層14中的每一者是已將氧包含在內的磊晶矽層。氧插入部分單層14中的每一者可藉由用於矽磊晶層12的磊晶生長的相同CVD工具形成。在一些實施例中，用於形成擴散障壁層21的CVD製程的溫度在約400℃至約800℃之間。舉例而言，包含氧的前驅物（例如，含氧氣體）被供應至CVD磊晶工具腔室，以用於形成第一氧插入部分單層14。前驅物可藉由載氣（例如H2 、N2 或另一種適合的惰性氣體）載送至CVD磊晶工具腔室。在一些實施例中，氧原子佔據矽晶格中的間隙位點（interstitial site），以形成氧插入部分單層14。上述形成矽與氧插入部分單層的交替層的製程重複進行，直至形成目標數目的矽層12及氧插入部分單層14為止。在一些實施例中，蝕刻停止層17的摻雜劑（例如，硼）向相鄰的矽層（例如，23）中的擴散是藉由間隙介導機制（interstitial-mediated mechanism）發生，因此在氧插入部分單層14的間隙位點中存在氧原子會阻止或減少摻雜劑的擴散。
在一些實施例中，若氧插入部分單層14中的氧的劑量過低，則擴散障壁層21可能無法提供足夠的保護來防止蝕刻停止層17的摻雜劑（例如，硼）例如在隨後的熱處理製程期間向外擴散，所述熱處理製程例如是用於激活蝕刻停止層17中的摻雜劑的退火製程（anneal process）、用於激活隨後形成的源極/汲極區中的摻雜劑的退火製程或隨後的沈積製程中的熱處理。如下文所更詳細論述，若氧插入部分單層14中的氧的劑量過高，則隨後形成的矽磊晶層12可能變得有缺陷，且可能無法形成用於形成高效能元件的高品質磊晶材料（例如，23）。
在一些實施例中，選擇氧插入矽層14中的氧的劑量及/或濃度，以使得能夠形成氧部分單層。此處，用語「部分單層」意指氧插入矽層14中的氧的濃度非常高（例如，相較於現有設計中所使用的典型含氧磊晶矽層的氧的濃度而言大若干數量級或數百倍）以有效地減少蝕刻停止層17的摻雜劑（例如，硼）的擴散，但不會過高（例如，不會與整層的氧單層（full monolayer of oxygen）一樣高）而導致矽晶格被破壞。換言之，氧插入矽層14中的每一者中的氧部分單層允許在上覆矽層12與下伏矽層12之間達成晶格對準。在沒有晶格對準的條件下，每對矽層12及氧插入部分單層14可能形成位錯（dislocation）缺陷，且可能無法在擴散障壁層21之上形成用於高效能元件的高品質結晶半導體層23。氧插入矽層14的實施例不限於以上所論述的實例，且其他修改或變化亦是可能的，且完全旨在包括於本揭露的範圍內。
返回參照圖2A，半導體層23形成於擴散障壁層21之上。半導體層23是藉由例如CVD磊晶製程等適合的形成方法形成的磊晶半導體材料（例如，磊晶矽材料）。在隨後的處理中，在半導體層23中/上形成例如電晶體等電性部件以形成元件層，且然後將元件層轉移至另一半導體結構。在示例性實施例中，半導體層23的厚度T2小於約100奈米。在沒有擴散障壁層21的條件下，可能無法達成此種小的厚度（例如，小於100奈米），此乃因半導體層23的接近於蝕刻停止層17的下部部分可能被蝕刻停止層17的摻雜劑（例如，硼）的向外擴散污染，且電性部件可能必須形成於半導體層23的遠離蝕刻停止層17的上部部分中。因此，所揭露的擴散障壁層21使得能夠形成薄的半導體層23，且使得半導體層23能夠用於形成半導體元件。薄的半導體層23（外加在製造期間可能需要較少地蝕刻半導體層23的因素）會達成半導體層23的較小的總厚度變化（total thickness variation，TTV）。另外，薄的半導體層23導致較少的材料成本及較少的製造時間。
在一些實施例中，蝕刻停止層17與擴散障壁層21是在不同的處理腔室中形成。在一些實施例中，蝕刻停止層17、擴散障壁層21及半導體層23是在同一處理腔室中形成。這些及其他變型完全旨在包括於本揭露的範圍內。
圖3示出根據另一實施例，具有蝕刻停止層及擴散障壁層的基底50B的剖視圖。基底50B與基底50A相似，但在蝕刻停止層17下方形成有蓋層15及擴散障壁層13。蓋層15及擴散障壁層13可分別與蓋層19及擴散障壁層21相同或相似，且可使用相同或相似的材料由相同或相似的形成方法形成，因此不再對其予以贅述。在一些實施例中，可在基底50B中省略蓋層15。
已進行實驗來確認擴散障壁層21的有效性。舉例而言，在尖峰快速熱退火（rapid thermal anneal，RTA）製程中在1090℃下將與基底50B相似的基底加熱達約1.8秒，所述基底具有由摻雜硼的矽（Si:B）形成且硼濃度為4.5E20原子/立方釐米的蝕刻停止層17。相較於沒有擴散障壁層21的參考基底，藉由具有擴散障壁層21的基底50B，硼向半導體層23中的擴散深度減少了約40%。
圖4示出根據又一實施例，具有蝕刻停止層及擴散障壁層的基底50C的剖視圖。基底50C與圖3中的基底50B相似，但具有例如蝕刻停止層29、蓋層31、擴散障壁層27及33以及未經摻雜半導體層25（例如，未經摻雜磊晶矽層）等附加層。另外，在圖4所示實例中省略了圖3中的蓋層15。蝕刻停止層29可與蝕刻停止層17相同或相似，蓋層31可與蓋層19相同或相似，且擴散障壁層27及33可與擴散障壁層21及13相同或相似，因此不再對其予以贅述。在一些實施例中，與蓋層19相同或相似的蓋層形成於蝕刻停止層29及17中的每一者下方（例如，形成於蝕刻停止層29及17中的每一者下方且物理接觸蝕刻停止層29及17中的每一者）。在示例性實施例中，蝕刻停止層17及29是摻雜硼的矽（例如，Si:B），蓋層31及19是摻雜硼的矽（例如，Si:B），且未經摻雜半導體層25是未經摻雜磊晶矽層。
圖5至圖34C是根據實施例，製造奈米FET的中間階段的剖視圖。圖5至圖8、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A、圖23A、圖24A、圖25A、圖26A、圖27A、圖28A、圖29A、圖30A、圖31A、圖32A、圖33A及圖34A示出圖1中所示的參考橫截面A-A’。圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖15D、圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B、圖23B、圖24B、圖25B、圖26B、圖27B、圖28B、圖29B、圖30B、圖31B、圖32B、圖33B及圖34B示出圖1中所示的參考橫截面B-B’。圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖14D、圖15C、圖15E、圖16C、圖17C、圖18C、圖19C、圖20C、圖21C、圖22C、圖23C、圖24C、圖25C、圖26C、圖27C、圖28C、圖29C、圖30C、圖31C、圖32C、圖33C、圖33D及圖34C示出圖1中所示的參考橫截面C-C’。
在圖5中，提供基底50。基底50可為所揭露實施例中的任一者，例如基底50A、基底50B或基底50C。為簡單起見，可不在隨後的圖中示出基底50的細節。
另外在圖5中，在基底50之上形成多層式堆疊64。多層式堆疊64包括第一半導體層51A-51C（統稱為第一半導體層51）與第二半導體層53A-53C（統稱為第二半導體層53）的交替層。出於例示目的，且如下文所更詳細論述，將移除第一半導體層51且將對第二半導體層53進行圖案化以在n型區50N及p型區50P中形成奈米FET的通道區。然而，在一些實施例中，可移除第一半導體層51且可對第二半導體層53進行圖案化以在n型區50N中形成奈米FET的通道區，並且可移除第二半導體層53且可對第一半導體層51進行圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，可移除第二半導體層53且可對第一半導體層51進行圖案化以在n型區50N中形成奈米FET的通道區，並且可移除第一半導體層51且可對第二半導體層53進行圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，可移除第二半導體層53且可對第一半導體層51進行圖案化以在n型區50N及p型區50P二者中形成奈米FET的通道區。
出於例示目的將多層式堆疊64示為第一半導體層51及第二半導體層53中的每一者包括三個層。在一些實施例中，多層式堆疊64可包括任意數目的第一半導體層51及第二半導體層53。可使用例如化學氣相沈積（CVD）、原子層沈積（atomic layer deposition，ALD）、氣相相位磊晶（vapor phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE）或類似製程等製程來磊晶生長多層式堆疊64的層中的每一者。在各種實施例中，第一半導體層51可由例如矽鍺或類似物等適合於p型奈米FET的第一半導體材料形成，且第二半導體層53可由例如矽、矽碳或類似物等適合於n型奈米FET的第二半導體材料形成。出於例示目的將多層式堆疊64示為具有適合於p型奈米FET的最底部半導體層。在一些實施例中，可將多層式堆疊64形成為使得最底部層是適合於n型奈米FET的半導體層。
第一半導體材料與第二半導體材料可為彼此具有高蝕刻選擇性的材料。因此，可移除由第一半導體材料構成的第一半導體層51，而不顯著地移除由第二半導體材料構成的第二半導體層53，藉此使得能夠對第二半導體層53進行圖案化以形成奈米FET的通道區。類似地，在移除第二半導體層53且對第一半導體層51進行圖案化以形成通道區的實施例中，可移除由第二半導體材料構成的第二半導體層53而不顯著地移除由第一半導體材料構成的第一半導體層51，藉此使得能夠對第一半導體層51進行圖案化以形成奈米FET的通道區。
現在參照圖6，根據一些實施例，在基底50中形成鰭66，且在多層式堆疊64中形成奈米結構55。在一些實施例中，可藉由在多層式堆疊64及基底50中蝕刻溝渠而分別在多層式堆疊64及基底50中形成奈米結構55及鰭66。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似物或其組合。蝕刻可為非等向性的。藉由蝕刻多層式堆疊64來形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A-52C（統稱為第一奈米結構52）且自第二半導體層53界定第二奈米結構54A-54C（統稱為第二奈米結構54）。第一奈米結構52與第二奈米結構54可統稱為奈米結構55。在所示實施例中，在基底50的半導體層23（參見例如圖2A）中形成鰭66。在一些實施例中，用於形成鰭66的蝕刻製程在到達基底50的擴散障壁層（例如，21或33）之前停止，且因此，基底50的連接至鰭66的部分可對應於半導體層23在蝕刻製程之後的餘留部分。
可藉由任何適合的方法對鰭66及奈米結構55進行圖案化。舉例而言，可使用包括雙重圖案化製程（double-patterning process）或多重圖案化製程（multi-patterning process）在內的一或多種微影製程（photolithography process）對鰭66及奈米結構55進行圖案化。一般而言，雙重圖案化製程或多重圖案化製程將微影製程與自對準製程（self-aligned process）加以組合，從而使得能夠形成具有例如較使用單一直接微影製程可獲得的節距（pitch）更小的節距的圖案。舉例而言，在一個實施例中，在基底之上形成犧牲層，且使用微影製程對犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔件（spacer）。然後移除犧牲層，且然後可使用餘留的間隔件對鰭66進行圖案化。
出於例示目的，圖6示出n型區50N中的鰭66與p型區50P中的鰭66具有實質上相等的寬度。在一些實施例中，n型區50N中的鰭66的寬度可大於或薄於p型區50P中的鰭66。此外，儘管將鰭66及奈米結構55中的每一者示為自始至終具有一致的寬度，然而在其他實施例中，鰭66及/或奈米結構55可具有錐形（tapered）側壁，進而使得鰭66及/或奈米結構55中的每一者的寬度在朝向基底50的方向上連續地增加。在此種實施例中，奈米結構55中的每一者可具有不同的寬度且形狀為梯形。
在圖7中，與鰭66相鄰地形成淺溝渠隔離（STI）區68。可藉由在基底50、鰭66及奈米結構55之上以及相鄰的鰭66之間沈積絕緣材料來形成STI區68。所述絕緣材料可為氧化物（例如氧化矽、氮化物、類似物或其組合），且可藉由高密度電漿化學氣相沈積（high-density plasma CVD，HDP-CVD）、可流動化學氣相沈積（flowable CVD，FCVD）、類似方法或其組合來形成所述絕緣材料。可使用藉由任何可接受的製程形成的其他絕緣材料。在所示實施例中，所述絕緣材料是藉由FCVD製程形成的氧化矽。一旦絕緣材料被形成，便可執行退火製程。在實施例中，將絕緣材料形成為使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料示為單一層，然而一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿著基底50、鰭66及奈米結構55的表面形成襯墊（liner）（未單獨示出）。此後，可在襯墊之上形成填充材料（例如以上所論述者）。
然後對絕緣材料施加移除製程，以移除位於奈米結構55之上的過量絕緣材料。在一些實施例中，可利用平坦化製程，例如化學機械研磨（CMP）、回蝕製程（etch-back process）、其組合或類似製程。平坦化製程暴露出奈米結構55，進而使得在平坦化製程完成之後，奈米結構55的頂表面與絕緣材料的頂表面齊平。
然後使絕緣材料凹陷以形成STI區68。使絕緣材料凹陷成使得n型區50N及p型區50P中的鰭66的上部部分在鄰近的STI區68之間突出於STI區68。此外，STI區68的頂表面可具有如所示的平的表面、凸的（convex）表面、凹的（concave）表面（例如下陷（dishing））或其組合。可藉由適當的蝕刻將STI區68的頂表面形成為平的、凸的及/或凹的。可使用例如對絕緣材料的材料有選擇性的蝕刻製程（例如，以較移除鰭66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料）等可接受的蝕刻製程來使STI區68凹陷。舉例而言，可使用氧化物移除製程。所述氧化物移除製程使用例如稀氫氟酸（dilute hydrofluoric，dHF）。
以上參照圖5至圖7闡述的製程僅為可如何形成鰭66及奈米結構55的一個實例。在一些實施例中，可使用罩幕及磊晶生長製程來形成鰭66及/或奈米結構55。舉例而言，可在基底50的頂表面之上形成介電層，且可蝕刻穿過介電層形成溝渠以暴露出下伏的基底50。可在溝渠中磊晶生長磊晶結構，且可使介電層凹陷成使得所述磊晶結構突出於所述介電層以形成鰭66及/或奈米結構55。磊晶結構可包括以上所論述的交替的半導體材料，例如第一半導體材料與第二半導體材料。在磊晶結構是磊晶生長的一些實施例中，可在生長期間對磊晶生長的材料進行原位摻雜，此可避免事先進行植入及/或隨後進行植入，但也可一起使用原位摻雜與植入摻雜。
另外，僅出於例示目的在本文中將第一半導體層51（及所得的第一奈米結構52）及第二半導體層53（及所得的第二奈米結構54）示出及論述為在p型區50P與n型區50N中包含相同的材料。因此，在一些實施例中，在p型區50P及n型區50N中的第一半導體層51及第二半導體層53中的一者或兩者可為不同的材料，或者以不同的次序形成。
另外，在圖7中，可在鰭66、奈米結構55及/或STI區68中形成適當的阱（未單獨示出）。在具有不同阱類型的實施例中，可使用光阻或其他罩幕（未單獨示出）來達成n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N及p型區50P中的鰭66及STI區68之上形成光阻。對光阻進行圖案化以暴露出p型區50P。可使用旋轉塗佈（spin-on）技術形成光阻，且可使用可接受的微影技術對所述光阻進行圖案化。一旦光阻被圖案化，便在p型區50P中執行n型雜質植入，且光阻可充當罩幕以實質上防止n型雜質被植入至n型區50N中。n型雜質可為在所述區中被植入至具有範圍介於約1013 原子/立方釐米至約1014 原子/立方釐米的濃度的磷、砷、銻或類似物。在植入之後，例如藉由可接受的灰化製程移除光阻。
在對p型區50P的植入之後或之前，在p型區50P及n型區50N中的鰭66、奈米結構55及STI區68之上形成光阻或其他罩幕（未單獨示出）。對光阻進行圖案化以暴露出n型區50N。可使用旋轉塗佈技術形成光阻，且可使用可接受的微影技術對所述光阻進行圖案化。一旦光阻被圖案化，可在n型區50N中執行p型雜質植入，且光阻可充當罩幕以實質上防止p型雜質被植入至p型區50P中。p型雜質可為在所述區中被植入至具有範圍介於約1013 原子/立方釐米至約1014 原子/立方釐米的濃度的硼、氟化硼、銦或類似物。在植入之後，可例如藉由可接受的灰化製程移除光阻。
在對n型區50N及p型區50P的植入之後，可執行退火以修復植入損傷以及激活所植入的p型及/或n型雜質。在一些實施例中，可在生長期間對磊晶鰭的生長材料進行原位摻雜，此可避免進行植入，但也可一起使用原位摻雜與植入摻雜。
在圖8中，在鰭66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為例如氧化矽、氮化矽、其組合或類似物，且可根據可接受的技術來沈積或熱生長虛設介電層70。在虛設介電層70之上形成虛設閘極層72，且在虛設閘極層72之上形成罩幕層74。可在虛設介電層70之上沈積虛設閘極層72，且然後例如藉由CMP對虛設閘極層72進行平坦化。可在虛設閘極層72之上沈積罩幕層74。虛設閘極層72可為導電或非導電材料，且可選自包括非晶矽、多晶矽（polycrystalline-silicon/polysilicon）、多晶矽鍺（多晶SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沈積（physical vapor deposition，PVD）、CVD、濺鍍沈積或用於沈積所選擇材料的其他技術來沈積虛設閘極層72。虛設閘極層72可由相對於隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。罩幕層74可包含例如氮化矽、氮氧化矽或類似物。在此實例中，跨越n型區50N及p型區50P形成單一虛設閘極層72及單一罩幕層74。應注意，僅出於例示目的將虛設介電層70示為僅覆蓋鰭66及奈米結構55。在一些實施例中，可將虛設介電層70沈積成使得虛設介電層70覆蓋STI區68，進而使得虛設介電層70在虛設閘極層72與STI區68之間延伸。
圖9A至圖21C示出實施例元件製造中的各種附加步驟。圖9A至圖21C示出n型區50N或p型區50P中的特徵。在圖9A至圖9C中，可使用可接受的微影及蝕刻技術對罩幕層74（參見圖8）進行圖案化，以形成罩幕78。然後可將罩幕78的圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭66的相應通道區。可使用罩幕78的圖案將虛設閘極76中的每一者與相鄰的虛設閘極76物理分離。虛設閘極76亦可具有實質上垂直於相應鰭66的長度方向（lengthwise direction）的長度方向。
在圖10A至圖10C中，在圖9A至圖9C中所示的結構之上形成第一間隔件層80及第二間隔件層82。隨後將對第一間隔件層80及第二間隔件層82進行圖案化以充當用於形成自對準源極/汲極區的間隔件。在圖10A至圖10C中，在STI區68的頂表面、鰭66、奈米結構55及罩幕78的頂表面及側壁、以及虛設閘極76及虛設閘極介電質71的側壁上形成第一間隔件層80。在第一間隔件層80之上沈積第二間隔件層82。第一間隔件層80可由氧化矽、氮化矽、氮氧化矽或類似物形成，且使用例如熱氧化等技術形成或者可藉由CVD、ALD或類似方法沈積形成。第二間隔件層82可由具有與第一間隔件層80的材料（例如氧化矽、氮化矽、氮氧化矽或類似物）有不同蝕刻速率的材料形成，且可藉由CVD、ALD或類似方法沈積第二間隔件層82。
在形成第一間隔件層80之後且在形成第二間隔件層82之前，可執行用於輕摻雜源極/汲極（lightly doped source/drain，LDD）區（未單獨示出）的植入。在具有不同元件類型的實施例中，與以上在圖7中論述的植入相似，可在n型區50N之上形成罩幕（例如光阻），同時暴露出p型區50P，且可將適當類型（例如，p型）的雜質植入至p型區50P中被暴露出的鰭66及奈米結構55中。然後可移除罩幕。隨後，可在p型區50P之上形成罩幕（例如光阻），同時暴露出n型區50N，且可將適當類型（例如，n型）的雜質植入至n型區50N中被暴露出的鰭66及奈米結構55中。然後可移除罩幕。n型雜質可為先前所論述的n型雜質中的任一者，且p型雜質可為先前所論述的p型雜質中的任一者。輕摻雜源極/汲極區可具有範圍介於約1x1015 原子/立方釐米至約1x1019 原子/立方釐米的雜質濃度。可使用退火來修復植入損傷以及激活所植入的雜質。
在圖11A至圖11C中，蝕刻第一間隔件層80及第二間隔件層82以形成第一間隔件81及第二間隔件83。如下文將更詳細論述，第一間隔件81及第二間隔件83用於使隨後形成的源極汲極區自對準以及在隨後的處理期間保護鰭66及/或奈米結構55的側壁。可使用例如等向性蝕刻製程（例如，濕法蝕刻製程）、非等向性蝕刻製程（例如，乾法蝕刻製程）或類似製程等適合的蝕刻製程來蝕刻第一間隔件層80及第二間隔件層82。在一些實施例中，第二間隔件層82的材料具有與第一間隔件層80的材料不同的蝕刻速率，進而使得第一間隔件層80可在對第二間隔件層82進行圖案化時充當蝕刻停止層，且使得第二間隔件層82可在對第一間隔件層80進行圖案化時充當罩幕。舉例而言，可使用非等向性蝕刻製程來蝕刻第二間隔件層82，其中第一間隔件層80充當蝕刻停止層，其中第二間隔件層82的餘留部分形成如圖11B中所示的第二間隔件83。此後，第二間隔件83在蝕刻第一間隔件層80的被暴露出的部分的同時充當罩幕，藉此形成如圖11B及圖11C中所示的第一間隔件81。
如圖11B中所示，在鰭66及/或奈米結構55的側壁上設置第一間隔件81及第二間隔件83。如圖11C中所示，在一些實施例中，可自與罩幕78、虛設閘極76及虛設閘極介電質71相鄰的第一間隔件層80之上移除第二間隔件層82，且在罩幕78、虛設閘極76及虛設閘極介電質60的側壁上設置第一間隔件81。在其他實施例中，第二間隔件層82的一部分可保留於與罩幕78、虛設閘極76及虛設閘極介電質71相鄰的第一間隔件層80之上。
應注意，以上揭露內容大體闡述形成間隔件及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或附加的間隔件，可利用不同的步驟順序（例如，可在沈積第二間隔件層82之前對第一間隔件81進行圖案化），可形成及移除附加的間隔件，及/或進行類似操作。此外，可使用不同的結構及步驟來形成n型及p型元件。
在圖12A至圖12C中，根據一些實施例，在鰭66、奈米結構55及基底50中形成第一凹陷86及第二凹陷87。隨後將在第一凹陷86中形成磊晶源極/汲極區，且隨後將在第二凹陷87中形成第一磊晶材料及磊晶源極/汲極區。第一凹陷86及第二凹陷87可延伸穿過第一奈米結構52及第二奈米結構54，並延伸基底50中。如圖12B中所示，STI區68的頂表面可與第一凹陷86的底表面齊平。在各種實施例中，可蝕刻鰭66以使得第一凹陷86的底表面設置於STI區68或類似物的頂表面下方。第二凹陷87的底表面可設置於第一凹陷86的底表面及STI區68的頂表面下方。可藉由使用非等向性蝕刻製程（例如RIE、NBE或類似製程）蝕刻鰭66、奈米結構55及基底50來形成第一凹陷86及第二凹陷87。在用於形成第一凹陷86及第二凹陷87的蝕刻製程期間，第一間隔件81、第二間隔件83及罩幕78遮罩鰭66、奈米結構55及基底50的一些部分。可使用單一蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭66的每一層。在第一凹陷86及第二凹陷87達到所期望的深度之後，可使用定時蝕刻製程來停止蝕刻。可藉由用於蝕刻第一凹陷86的相同製程以及在蝕刻第一凹陷86之前或之後的附加蝕刻製程來蝕刻第二凹陷87。在一些實施例中，在執行用於第二凹陷87的附加蝕刻製程的同時，可遮罩對應於第一凹陷86的區。
在圖13A至圖13C中，對多層式堆疊64的由第一半導體材料（例如，第一奈米結構52）形成的層的側壁的被第一凹陷86及第二凹陷87暴露出的部分進行蝕刻，以形成側壁凹陷88。儘管在圖13C中將第一奈米結構52的與側壁凹陷88相鄰的側壁示為直的，然而所述側壁可為凹的或凸的。可使用等向性蝕刻製程（例如濕法蝕刻或類似製程）蝕刻所述側壁。在第一奈米結構52包含例如SiGe且第二奈米結構54包含例如Si或SiC的實施例中，可使用利用四甲基氫氧化銨（tetramethylammonium hydroxide，TMAH）、氫氧化銨（ammonium hydroxide，NH4 OH）或類似物的乾法蝕刻製程來蝕刻第一奈米結構52的側壁。
在圖14A至圖14D中，在側壁凹陷88中形成第一內部間隔件90。可藉由在圖13A至圖13C中所示的結構之上沈積內部間隔件層（未單獨示出）來形成第一內部間隔件90。第一內部間隔件90充當隨後形成的源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細論述，將在第一凹陷86及第二凹陷87中形成源極/汲極區及磊晶材料，同時第一奈米結構52將被對應的閘極結構替換。
可藉由例如CVD、ALD或類似製程等共形沈積製程來沈積內部間隔件層。內部間隔件層可包含例如氮化矽或氮氧化矽等材料，但也可利用任何適合的材料，例如具有小於約3.5的k值的低介電常數（低k）材料。然後，可非等向性地蝕刻內部間隔件層，以形成第一內部間隔件90。儘管將第一內部間隔件90的外側壁示為與第二奈米結構54的側壁對齊，然而第一內部間隔件90的外側壁可延伸超過第二奈米結構54的側壁或者自第二奈米結構54的側壁凹陷。
此外，儘管在圖14C中將第一內部間隔件90的外側壁示為直的，然而第一內部間隔件90的外側壁可為凹的或凸的。作為實例，圖14D示出其中第一奈米結構52的側壁是凹的、第一內部間隔件90的外側壁是凹的、且第一內部間隔件90自第二奈米結構54的側壁凹陷的實施例。可藉由非等向性蝕刻製程（例如RIE、NBE或類似製程）來蝕刻內部間隔件層。可使用第一內部間隔件90來防止隨後的蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區（例如下文參照圖12A至圖12E論述的磊晶源極/汲極區92）造成損傷。
在圖15A至圖15E中，在第二凹陷87中形成第一磊晶材料91，且在第一凹陷86及第二凹陷87中形成磊晶源極/汲極區92。在一些實施例中，第一磊晶材料91可為犧牲材料，其隨後將被移除以形成背側通孔（例如下文參照圖32A至圖32C論述的背側通孔130）。如圖15B至圖15E中所示，第一磊晶材料91的頂表面可與第一凹陷86的底表面齊平。然而，在一些實施例中，第一磊晶材料91的頂表面可設置於第一凹陷86的底表面上方或下方。可使用例如化學氣相沈積（CVD）、原子層沈積（ALD）、氣相相位磊晶（VPE）、分子束磊晶（MBE）或類似製程等製程在第二凹陷87中磊晶生長第一磊晶材料91。第一磊晶材料91可包括例如矽鍺或類似物等任何可接受的材料。第一磊晶材料91可由對磊晶源極/汲極區92、基底50及介電層（例如下文參照圖24A至圖24C論述的STI區68及第二介電層125）的材料具有高蝕刻選擇性的材料形成。因此，可移除並以背側通孔替換第一磊晶材料91，而不會顯著地移除磊晶源極/汲極區92及介電層。
然後在第一凹陷86中以及在第二凹陷87中的第一磊晶材料91之上形成磊晶源極/汲極區92。在一些實施例中，磊晶源極/汲極區92可在第二奈米結構54上施加應力，藉此提高效能。如圖15C中所示，在第一凹陷86及第二凹陷87中形成磊晶源極/汲極區92，進而使得在每一虛設閘極76設置在相應鄰近的一對磊晶源極/汲極區92之間。在一些實施例中，使用第一間隔件81將磊晶源極/汲極區92與虛設閘極76分離，且使用第一內部間隔件90將磊晶源極/汲極區92與奈米結構55分離開適當的側向距離，以使得磊晶源極/汲極區92不與所得奈米FET的隨後形成的閘極短路。
可藉由遮罩p型區50P（例如，PMOS區）來形成n型區50N（例如，NMOS區）中的磊晶源極/汲極區92。然後，在n型區50N中的第一凹陷86及第二凹陷87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包含對於n型奈米FET而言適當的任何可接受的材料。舉例而言，若第二奈米結構54是矽，則磊晶源極/汲極區92可包含在第二奈米結構54上施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似物。磊晶源極/汲極區92可具有自奈米結構55的相應上表面隆起的表面，且可具有刻面（facet）。
可藉由遮罩n型區50N（例如，NMOS區）來形成p型區50P（例如，PMOS區）中的磊晶源極/汲極區92。然後，在p型區50P中的第一凹陷86及第二凹陷87中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括對於p型奈米FET而言適當的任何可接受的材料。舉例而言，若第一奈米結構52是矽鍺，則磊晶源極/汲極區92可包括在第一奈米結構52上施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似物。磊晶源極/汲極區92亦可具有自多層式堆疊56的相應表面隆起的表面，且可具有刻面。
與先前論述的用於形成輕摻雜源極/汲極區的製程相似，可利用摻雜劑對磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54及/或基底50進行植入以形成源極/汲極區，隨後進行退火。源極/汲極區可具有在約1x1019 原子/立方釐米至約1x1021 原子/立方釐米之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為先前論述的雜質中的任一者。在一些實施例中，可在生長期間對磊晶源極/汲極區92進行原位摻雜。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程的結果，磊晶源極/汲極區92的上表面具有在側向上向外擴展超過奈米結構55的側壁的刻面。在一些實施例中，如由圖15B所示，該些刻面導致同一奈米FET的相鄰磊晶源極/汲極區92合併。在其他實施例中，如由圖15D所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區92保持分離。在圖15B及圖15D中所示的實施例中，可將第一間隔件81形成至STI區68的頂表面，藉此阻止磊晶生長。在一些其他實施例中，第一間隔件81可覆蓋奈米結構55的側壁的一些部分，從而進一步阻止磊晶生長。在一些其他實施例中，可調整用於形成第一間隔件81的間隔件蝕刻以移除間隔件材料，以使得磊晶生長區能夠延伸至STI區68的表面。
磊晶源極/汲極區92可包括一或多個半導體材料層。舉例而言，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。磊晶源極/汲極區92可使用任意數目的半導體材料層。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中的每一者可由不同的半導體材料形成，且可被摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可沈積第一半導體材料層92A，可在第一半導體材料層92A之上沈積第二半導體材料層92B，且可在第二半導體材料層92B之上沈積第三半導體材料層92C。
圖15E示出其中第一奈米結構52的側壁是凹的、第一內部間隔件90的外側壁是凹的、且第一內部間隔件90自第二奈米結構54的側壁凹陷的實施例。如圖15E中所示，磊晶源極/汲極區92可被形成為與第一內部間隔件90接觸，且可延伸超過第二奈米結構54的側壁。
在圖16A至圖16C中，在圖15A至圖15C中所示的結構之上沈積第一層間介電質（interlayer dielectric，ILD）96。第一ILD 96可由介電材料形成，且可藉由例如CVD、電漿增強型化學氣相沈積（plasma-enhanced CVD，PECVD）或FCVD等任何適合的方法沈積第一ILD 96。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）或類似物。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，在第一ILD 96與磊晶源極/汲極區92、罩幕78及第一間隔件81之間設置接觸件蝕刻停止層（contact etch stop layer，CESL）94。CESL 94可包含介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，所述介電材料具有與上覆的第一ILD 96的材料不同的蝕刻速率。
在圖17A至圖17C中，可執行平坦化製程（例如CMP），以使第一ILD 96的頂表面與虛設閘極76的頂面或罩幕78的頂表面齊平。平坦化製程亦可移除位於虛設閘極76上的罩幕78以及第一間隔件81的沿著罩幕78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔件81及第一ILD 96的頂表面在製程變化內齊平。因此，虛設閘極76的頂表面被第一ILD 96暴露出。在一些實施例中，罩幕78可保留下來，在此種情形中，平坦化製程使第一ILD 96的頂表面與罩幕78及第一間隔件81的頂表面齊平。
在圖18A至圖18C中，在一或多個蝕刻步驟中移除虛設閘極76及罩幕78（若存在），以使得形成第三凹陷98。亦移除虛設閘極介電質60的位於第三凹陷98中的部分。在一些實施例中，藉由非等向性乾法蝕刻製程移除虛設閘極76及虛設閘極介電質60。舉例而言，蝕刻製程可包括使用反應氣體的乾法蝕刻製程，所述反應氣體以較移除第一ILD 96或第一間隔件81更快的速率選擇性地蝕刻虛設閘極76。第三凹陷98中的每一者暴露出奈米結構55的部分及/或上覆於奈米結構55的所述部分之上，奈米結構55的所述部分在隨後完成的奈米FET中充當通道區。奈米結構55的充當通道區的部分設置於相鄰一對磊晶源極/汲極區92之間。在移除期間，當蝕刻虛設閘極76時，可使用虛設閘極介電質60作為蝕刻停止層。在移除虛設閘極76之後，可接著移除虛設閘極介電質60。
在圖19A至圖19C中，移除第一奈米結構52，從而使第三凹陷98延伸。可藉由使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行等向性蝕刻製程（例如濕法蝕刻或類似製程）來移除第一奈米結構52，而第二奈米結構54、基底50、STI區68相較於第一奈米結構52而言保持相對未被蝕刻。在第一奈米結構52包含例如SiGe且第二奈米結構54A-54C包含例如Si或SiC的實施例中，可使用四甲基氫氧化銨（TMAH）、氫氧化銨（NH4 OH）或類似物來移除第一奈米結構52。
在圖20A至圖20C中，形成用於替換閘極的閘極介電層100及閘極電極102。在第三凹陷98中共形地沈積閘極介電層100。可在基底50的頂表面及側壁上以及第二奈米結構54的頂表面、側壁及底表面上形成閘極介電層100。亦可在第一ILD 96、CESL 94、第一間隔件81及STI區68的頂表面上以及第一間隔件81及第一內部間隔件90的側壁上沈積閘極介電層100。
根據一些實施例，閘極介電層100包括例如氧化物、金屬氧化物、類似物或其組合等一或多個介電層。舉例而言，在一些實施例中，閘極介電質可包括氧化矽層及位於所述氧化矽層之上的金屬氧化物層。在一些實施例中，閘極介電層100包含高k介電材料，且在該些實施例中，閘極介電層100可具有大於約7.0的k值，且可包含鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。在n型區50N與p型區50P中，閘極介電層100的結構可相同或不同。閘極介電層100的形成方法可包括分子束沈積（molecular-beam deposition，MBD）、ALD、PECVD及類似方法。
分別在閘極介電層100之上沈積閘極電極102，且閘極電極102填充第三凹陷98的剩餘部分。閘極電極102可包括包含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例而言，儘管在圖17A及17C中示出單層閘極電極102，然而閘極電極102可包括任意數目的襯墊層、任意數目的功函數調諧層及填充材料。可在n型區50N中、相鄰的第二奈米結構54之間及第二奈米結構54A與基底50之間沈積構成閘極電極102的層的任何組合，且可在p型區50P中、相鄰的第一奈米結構52之間沈積構成閘極電極102的層的任何組合。
閘極介電層100在n型區50N與p型區50P中的形成可同時發生，進而使得每一區中的閘極介電層100由相同的材料形成，且閘極電極102的形成可同時發生，進而使得每一區中的閘極電極102由相同的材料形成。在一些實施例中，可藉由不同的製程形成每一區中的閘極介電層100，進而使得這些閘極介電層100可為不同的材料及/或具有不同數目的層，及/或可藉由不同的製程形成每一區中的閘極電極102，進而使得閘極電極102可為不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮罩步驟來遮罩及暴露出適當的區。
在填充第三凹陷98之後，可執行平坦化製程（例如CMP），以移除閘極介電層100及閘極電極102的材料的過量部分，所述過量部分位於第一ILD 96的頂表面之上。閘極電極102及閘極介電層100的材料的餘留部分因此形成所得奈米FET的替換閘極結構。閘極電極102及閘極介電層100可統稱為「閘極結構」。
在圖21A至圖21C中，使閘極結構（包括閘極介電層100及對應的上覆閘極電極102）凹陷，以使得在閘極結構之正上方及第一間隔件81的相對部分之間形成凹陷。在凹陷中填充包括一或多層介電材料（例如氮化矽、氮氧化矽或類似物）的閘極罩幕104，隨後進行平坦化製程以移除在第一ILD 96之上延伸的介電材料的過量部分。隨後形成的閘極接觸件（例如下文參照圖20A至圖20C論述的閘極接觸件114）穿過閘極罩幕104，以接觸凹陷的閘極電極102的頂表面。
如由圖21A至圖21C進一步所示，在第一ILD 96之上及閘極罩幕104之上沈積第二ILD 106。在一些實施例中，第二ILD 106是由FCVD形成的可流動膜（flowable film）。在一些實施例中，第二ILD 106由例如PSG、BSG、BPSG、USG或類似物等介電材料形成，且可藉由例如CVD、PECVD或類似方法等任何適合的方法沈積第二ILD 106。
在圖22A至圖22C中，對第二ILD 106、第一ILD 96、CESL 94及閘極罩幕104進行蝕刻，以形成暴露出磊晶源極/汲極區92及/或閘極結構的表面的第四凹陷108。可藉由使用非等向性蝕刻製程（例如RIE、NBE或類似製程）的蝕刻來形成第四凹陷108。在一些實施例中，第四凹陷108可藉由以下蝕刻來形成：可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程蝕刻穿過閘極罩幕104；然後可使用第三蝕刻製程蝕刻穿過CESL 94。可在第二ILD 106之上形成罩幕（例如光阻）並對所述罩幕進行圖案化，以遮罩第二ILD 106的部分免於經歷第一蝕刻製程及第二蝕刻製程。在一些實施例中，蝕刻製程可能過度蝕刻，且因此，第四凹陷108延伸至磊晶源極/汲極區92及/或閘極結構中，且第四凹陷108的底部可與磊晶源極/汲極區92及/或閘極結構齊平（例如，處於相同的水平高度處，或距基底50的距離相同）或低於磊晶源極/汲極區92及/或閘極結構（例如，更靠近基底50）。儘管圖22C將第四凹陷108示為在相同的橫截面中暴露出磊晶源極/汲極區92及閘極結構，然而在各種實施例中，可在不同的橫截面中暴露出磊晶源極/汲極區92及閘極結構，藉此降低使隨後形成的接觸件短路的風險。
在形成第四凹陷108之後，在磊晶源極/汲極區92之上形成第一矽化物區110。在一些實施例中，藉由以下方式形成第一矽化物區110：首先沈積能夠與下伏的磊晶源極/汲極區92的半導體材料（例如，矽、矽鍺、鍺）反應的金屬（未單獨示出）（例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬（refractory metal）、稀土金屬或其合金），以在磊晶源極/汲極區92的被暴露出的部分之上形成矽化物或鍺化物區，然後執行熱退火製程以形成第一矽化物區110。然後例如藉由蝕刻製程移除所沈積金屬的未反應部分。儘管第一矽化物區110被稱為矽化物區，然而第一矽化物區110亦可為鍺化物區或鍺化矽區（例如，包含矽化物及鍺化物的區）。在實施例中，第一矽化物區110包含TiSi，且具有範圍介於約2奈米至約10奈米之間的厚度。
在圖23A至圖23C中，在第四凹陷108中形成源極/汲極接觸件112及閘極接觸件114（亦稱為接觸插塞（contact plug））。源極/汲極接觸件112及閘極接觸件114可各自包括一或多個層，例如障壁層、擴散層及填充材料。舉例而言，在一些實施例中，源極/汲極接觸件112及閘極接觸件114各自包括障壁層及導電材料，且各自電性耦合至下伏的導電特徵（例如，閘極電極102及/或第一矽化物區110）。閘極接觸件114電性耦合至閘極電極102，且源極/汲極接觸件112電性耦合至第一矽化物區110。障壁層可包括鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可執行平坦化製程（例如CMP），以自第二ILD 106的表面移除過量的材料。磊晶源極/汲極區92、第二奈米結構54及閘極結構（包括閘極介電層100及閘極電極102）可統稱為電晶體結構109。電晶體結構109可形成於元件層中，其中電晶體結構109的前側之上形成有第一內連線結構（例如下文參照圖24A至圖24C論述的前側內連線結構120），且電晶體結構109的背側之上形成有第二內連線結構（例如下文參照圖34A至圖34C論述的背側內連線結構136）。儘管將元件層闡述為具有奈米FET，然而其他實施例可包括具有不同類型的電晶體（例如，平面FET、鰭式FET、薄膜電晶體（TFT）或類似物）的元件層。
儘管圖23A至圖23C示出延伸至磊晶源極/汲極區92中的每一者的源極/汲極接觸件112，然而可自磊晶源極/汲極區92中的某些磊晶源極/汲極區92省略源極/汲極接觸件112。舉例而言，如下文所更詳細闡釋，可隨後藉由磊晶源極/汲極區92中的一或多者的背側貼合導電特徵（例如，背側通孔或電源軌條（power rail））。對於該些特定的磊晶源極/汲極區92，源極/汲極接觸件112可被省略或者可為不電性連接至任何上覆的導線（例如下文參照圖24A至圖24C論述的第一導電特徵122）的虛設接觸件。
圖24A至圖34C示出在電晶體結構109上形成前側內連線結構及背側內連線結構的中間步驟。前側內連線結構及背側內連線結構可各自包括電性連接至形成於基底50上的奈米FET的導電特徵。圖24A至圖34C中闡述的製程步驟可應用於n型區50N與p型區50P二者。如上所述，可將背側導電特徵（例如，背側通孔或電源軌條）連接至磊晶源極/汲極區92中的一或多者。因此，可選擇性地自磊晶源極/汲極區92省略源極/汲極接觸件112。
在圖24A至圖24C中，在第二ILD 106上形成前側內連線結構120。前側內連線結構120可稱為前側內連線結構是因為其形成於電晶體結構109的前側（例如，電晶體結構109的其上形成有主動元件的一側）上。
前側內連線結構120可包括形成於一或多個堆疊的第一介電層124中的一或多層第一導電特徵122。堆疊的第一介電層124中的每一者可包含介電材料，例如低k介電材料、超低k（extra low-k，ELK）介電材料或類似物。可使用例如CVD、ALD、PVD、PECVD或類似製程等適當的製程來沈積第一介電層124。
第一導電特徵122可包括導線及對由導線構成的層進行內連的導通孔。導通孔可延伸穿過相應的第一介電層124，以在由導線構成的層之間提供垂直連接。可藉由例如鑲嵌製程、雙鑲嵌製程（dual damascene process）或類似製程等任何可接受的製程形成第一導電特徵122。
在一些實施例中，可使用鑲嵌製程來形成第一導電特徵122，其中利用微影與蝕刻技術的組合對相應的第一介電層124進行圖案化，以形成對應於第一導電特徵122的所期望圖案的溝渠。可沈積可選的（optional）擴散障壁及/或可選的黏合層，且然後可利用導電材料填充溝渠。障壁層的適合材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、其組合或類似物，且導電材料的適合材料包括銅、銀、金、鎢、鋁、其組合或類似物。在實施例中，可藉由沈積銅或銅合金的晶種層並藉由電鍍填充溝渠來形成第一導電特徵122。可使用化學機械平坦化（CMP）製程或類似製程自相應的第一介電層124的表面移除過量的導電材料，並對第一介電層124及第一導電特徵122的表面進行平坦化以用於隨後的處理。
圖24A至圖24C示出前側內連線結構120中的五層第一導電特徵122及第一介電層124。然而，應理解，前側內連線結構120可包括設置於任意數目的第一介電層124中的任意數目的第一導電特徵122。前側內連線結構120可電性連接至閘極接觸件114及源極/汲極接觸件112，以形成功能性電路。在一些實施例中，由前側內連線結構120形成的功能性電路可包括邏輯電路、記憶體電路、影像感測器電路或類似物。
在圖25A至圖25C中，藉由第一接合層152A及第二接合層152B（統稱為接合層152）將載板基底150（亦可稱為載板）接合至前側內連線結構120的頂表面。載板基底150可為玻璃載板基底、陶瓷載板基底、晶圓（例如，矽晶圓）或類似物。載板基底150可在隨後的處理步驟期間以及在完成的元件中提供結構性支撐。
在各種實施例中，可使用例如介電質對介電質接合（dielectric-to-dielectric bonding）或類似技術等適合的技術將載板基底150接合至前側內連線結構120。介電質對介電質接合可包括在前側內連線結構120上沈積第一接合層152A。在一些實施例中，第一接合層152A包含藉由CVD、ALD、PVD或類似方法沈積的氧化矽（例如，高密度電漿（high density plasma，HDP）氧化物或類似物）。第二接合層152B同樣可為在接合之前使用例如CVD、ALD、PVD、熱氧化或類似方法在載板基底150的表面上形成的氧化物層。其他適合的材料也可用於第一接合層152A及第二接合層152B。
介電質對介電質接合製程可更包括對第一接合層152A及第二接合層152B中的一或多者施加表面處理。表面處理可包括電漿處理。電漿處理可在真空環境中執行。在電漿處理之後，表面處理可更包括可對接合層152中的一或多者施加的清潔製程（例如，利用去離子水或類似物進行洗滌）。然後將載板基底150與前側內連線結構120對準，且使所述二者彼此壓靠，以開始載板基底150至前側內連線結構120的預接合。
進一步在圖25A至圖25C中，在將載板基底150接合至前側內連線結構120之後，可翻轉元件，進而使得電晶體結構109的背側面朝上。電晶體結構109的背側可指代與電晶體結構109的其上形成有主動元件的前側相對的一側。應注意，作為非限制性實例，在圖25A至圖25C中示出與圖3所示基底50B相同的基底50的詳細結構。本領域技術人員將容易地理解，亦可使用基底50的其他實施例（例如，50A、50C）。
在圖26A至圖26C中，藉由使用對基底11、擴散障壁層13及蓋層15的材料具有選擇性的蝕刻劑的蝕刻製程選擇性地移除基底50的遠離載板基底150的部分，例如基底11（例如，矽基底）、擴散障壁層13及蓋層15。舉例而言，可執行機械晶圓薄化製程（mechanical wafer thinning process）與使用氫氟酸（HF）、硝酸（HNO3 ）、乙酸（CH3 COOH）及TMAH的混合物作為蝕刻劑的蝕刻製程的組合，以選擇性地移除基底11、擴散障壁層13及蓋層15，並暴露出蝕刻停止層17。
在圖27A至圖27C中，藉由使用對蝕刻停止層17的材料具有選擇性的蝕刻劑的蝕刻製程選擇性地移除蝕刻停止層17。舉例而言，對於包含矽鍺（例如，SiGe:B）的蝕刻停止層17，可執行使用氫氟酸（HF）、過氧化氫（H2 O2 ）及乙酸（CH3 COOH）的混合物的蝕刻製程，以選擇性地移除蝕刻停止層17。在對蝕刻停止層17的選擇性蝕刻之後，蓋層19被暴露出。
在圖28A至圖28C中，執行平坦化製程（例如CMP），以移除蓋層19及擴散障壁層21。在平坦化製程之後，半導體層23被暴露出。圖25A至圖28C中所示的處理步驟示出元件層（其包括半導體層23及形成於半導體層23上的例如電晶體等電性部件）及前側內連線結構120至載板基底150的轉移。
應注意，基底50B被用作圖25A至圖28C的處理步驟中的實例。本領域具有通常知識者在閱讀本揭露內容之後，將能夠使處理步驟適用於其他類型的基底（例如，50A及50C）。舉例而言，考量其中基底50具有圖4所示基底50C的結構的實例。具體而言，考量其中蝕刻停止層17/29及蓋層19/31是摻雜硼的矽（Si:B）且未經摻雜半導體層25是未經摻雜磊晶矽的實例。可遵循以下處理步驟來將元件層及前側內連線結構120轉移至載板基底150：可藉由磨削製程（grinding process）移除基底11的遠離載板基底150的第一部分。接下來，可藉由使用氫氟酸（HF）、硝酸（HNO3 ）及乙酸（CH3 COOH）的混合物進行蝕刻來移除基底11的在磨削製程之後暴露出的第二部分。接下來，執行使用TMAH的蝕刻製程，以選擇性地移除基底11及擴散障壁層13的剩餘部分。接下來，執行使用氫氟酸（HF）、過氧化氫（H2 O2 ）及乙酸（CH3 COOH）的混合物的蝕刻製程，以選擇性地移除蝕刻停止層17及蓋層19。接下來，執行使用TMAH的蝕刻製程，以選擇性地移除擴散障壁層21、未經摻雜半導體層25及擴散障壁層27。接下來，執行使用氫氟酸（HF）、過氧化氫（H2 O2 ）及乙酸（CH3 COOH）的混合物的蝕刻製程，以選擇性地移除蝕刻停止層29及蓋層31。接下來，可執行CMP製程以移除擴散障壁層33並暴露出半導體層23。
在圖29A至圖29C中，可對基底50的半導體層23施加薄化製程。薄化製程可包括平坦化製程（例如，CMP）、回蝕製程、其組合或類似製程。薄化製程可暴露出第一磊晶材料91的與前側內連線結構120相對的表面。此外，在薄化製程之後，基底50的半導體層23的一部分可保留於閘極結構（例如，閘極電極102及閘極介電層100）及奈米結構55之上。如圖29A至圖29C中所示，在薄化製程之後，基底50、第一磊晶材料91、STI區68及鰭66的背側表面可彼此齊平。
在圖30A至圖30C中，移除並以第二介電層125替換鰭66及基底50的其餘部分。可使用例如等向性蝕刻製程（例如，濕法蝕刻製程）、非等向性蝕刻製程（例如，乾法蝕刻製程）或類似製程等適合的蝕刻製程來蝕刻鰭66及基底50。蝕刻製程可為對鰭66及基底50的材料具有選擇性（例如，以較蝕刻STI區68、閘極介電層100、磊晶源極/汲極區92及第一磊晶材料91的材料更快的速率蝕刻鰭66及基底50的材料）的製程。在蝕刻鰭66及基底50之後，可暴露出STI區68、閘極介電層100、磊晶源極/汲極區92及第一磊晶材料91的表面。
然後，在電晶體結構109的背側上藉由移除鰭66及基底50所形成的凹陷中沈積第二介電層125。可在STI區68、閘極介電層100及磊晶源極/汲極區92之上沈積第二介電層125。第二介電層125可物理接觸STI區68、閘極介電層100、磊晶源極/汲極區92及第一磊晶材料91的表面。第二介電層125可實質上相似於以上參照圖21A至圖21C闡述的第二ILD 106。舉例而言，第二介電層125可使用與第二ILD 106類似的製程由與第二ILD 106類似的材料形成。如圖30A至圖30C中所示，可使用CMP製程或類似製程來移除第二介電層125的材料，進而使得第二介電層125的頂表面與STI區68及第一磊晶材料91的頂表面齊平。
在圖31A至圖31C中，移除第一磊晶材料91以形成第五凹陷128，且在第五凹陷128中形成第二矽化物區129。可藉由適合的蝕刻製程移除第一磊晶材料91，所述適合的蝕刻製程可為等向性蝕刻製程（例如濕法蝕刻製程）。所述蝕刻製程可對第一磊晶材料91的材料具有高蝕刻選擇性。因此，可移除第一磊晶材料91，而不顯著移除第二介電層125、STI區68或磊晶源極/汲極區92的材料。第五凹陷128可暴露出STI區68的側壁、磊晶源極/汲極區92的背側表面及第二介電層125的側壁。
然後，可在磊晶源極/汲極區92的背側上的第五凹陷128中形成第二矽化物區129。第二矽化物區129可相似於以上參照圖22A至圖22C闡述的第一矽化物區110。舉例而言，第二矽化物區129可使用與第一矽化物區110類似的製程由與第一矽化物區110類似的材料形成。
在圖32A至圖32C中，在第五凹陷128中形成背側通孔130。背側通孔130可延伸穿過第二介電層125及STI區68，且背側通孔130可藉由第二矽化物區129電性耦合至磊晶源極/汲極區92。背側通孔130可相似於以上參照圖23A至圖23C闡述的源極/汲極接觸件112。舉例而言，背側通孔130可使用與源極/汲極接觸件112類似的製程由與源極/汲極接觸件112類似的材料形成。
在圖33A至圖33D中，在第二介電層125、STI區68及背側通孔130之上形成導線134及第三介電層132。第三介電層132可相似於第二介電層125。舉例而言，第三介電層132可使用與第二介電層125類似的製程由與第二介電層125類似的材料形成。
在第三介電層132中形成導線134。形成導線134可包括例如使用微影與蝕刻製程的組合在第三介電層132中圖案化出凹陷。第三介電層132中的凹陷的圖案可對應於導線134的圖案。然後，藉由在凹陷中沈積導電材料來形成導線134。在一些實施例中，導線134包括金屬層，所述金屬層可為單一層或者包括由不同材料形成的多個子層的複合層。在一些實施例中，導線134包含銅、鋁、鈷、鎢、鈦、鉭、釕或類似物。在利用導電材料填充凹陷之前，可沈積可選的擴散障壁及/或可選的黏合層。障壁層/黏合層的適合的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭或類似物。可使用例如CVD、ALD、PVD、鍍覆或類似方法來形成導線134。導線134藉由背側通孔130及第二矽化物區129物理耦合至及電性耦合至磊晶源極/汲極區92。可執行平坦化製程（例如，CMP、磨削、回蝕或類似製程）以移除導線134的形成於第三介電層132之上的過量部分。
在一些實施例中，導線134是電源軌條，其是將磊晶源極/汲極區92電性連接至參考電壓、供應電壓或類似電壓的導線。藉由將電源軌條放置於所得半導體晶粒的背側上而不是半導體晶粒的前側上，可達成一些優點。舉例而言，可增加奈米FET的閘極密度及/或前側內連線結構120的內連線密度。此外，半導體晶粒的背側可容納更寬的電源軌條，從而降低電阻並提高至奈米FET的功率傳送（power delivery）的效率。舉例而言，導線134的寬度可為前側內連線結構120的第一層導線（例如，第一導電特徵122）的寬度的至少兩倍。
圖33D示出其中與背側通孔130電性耦合的磊晶源極/汲極區92所具有的高度大於不電性耦合至背側通孔130的磊晶源極/汲極區92的實施例。可藉由控制第一凹陷86及第二凹陷87的深度及/或控制第一磊晶材料91的厚度來選擇磊晶源極/汲極區92的高度。形成不電性耦合至背側通孔130且高度小於電性耦合至背側通孔130的磊晶源極/汲極區92的磊晶源極/汲極區92會導致不電性耦合至背側通孔130的磊晶源極/汲極區92與導線134分離開第二介電層125的更大厚度。此提供對不電性耦合至背側通孔130的磊晶源極/汲極區92與導線134的更佳隔離，並改善元件效能。
在圖34A至圖34C中，在第三介電層132及導線134之上形成背側內連線結構136的其餘部分。背側內連線結構136可稱為背側內連線結構是因為其形成於電晶體結構109的背側（例如，電晶體結構109的與電晶體結構109的其上形成有主動元件的一側相對的一側）上。背側內連線結構136可包括第二介電層125、第三介電層132、背側通孔130及導線134。背側內連線結構136可更包括形成於第四介電層138A-138F（統稱為第四介電層138）中的導線140A-140C（統稱為導線140）及導通孔139A-139C（統稱為導通孔139）。導通孔139可延伸穿過第四介電層138中相應的第四介電層138，以在導線140的層之間提供垂直連接。可使用與前側內連線結構120中的對應結構相同或相似的製程及材料來形成背側內連線結構136的導線140、導通孔139及第四介電層138，因此不再對其予以贅述。圖34A至圖34C中所示的第四介電層138的數目是非限制性實例，在背側內連線結構136中可使用任何適合數目的第四介電層138。
仍然參照圖34A至圖34C，在背側內連線結構136之上形成鈍化層144、凸塊下金屬結構（under-bump metallurgy structure，UBM）146及外部連接件148。鈍化層144可包含例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺、苯並環丁烯（benzocyclobutene，BCB）或類似物等聚合物。作為另一選擇，鈍化層144可包含例如氧化矽、氮化矽、碳化矽、氮氧化矽或類似物等非有機介電材料。可藉由例如CVD、PVD、ALD或類似方法沈積鈍化層144。
UBM 146被形成為穿過鈍化層144至背側內連線結構136中的導線140，且在UBM 146上形成外部連接件148。UBM 146可包含藉由鍍覆製程或類似製程形成的一或多層銅、鎳、金或類似物。在UBM 146上形成外部連接件148（例如，焊球）。所述形成外部連接件148可包括：將焊球放置於UBM 146的被暴露出的部分上，且對所述焊球進行回焊。在一些實施例中，所述形成外部連接件148包括：執行鍍覆步驟以在最頂部的導線140C之上形成焊料區，且然後對所述焊料區進行回焊。可使用UBM 146及外部連接件148來提供與其他電性部件（例如，其他元件晶粒、重佈線結構、印刷電路板（printed circuit board，PCB）、母板或類似物）的輸入/輸出連接。UBM 146及外部連接件148亦可稱為背側輸入/輸出接墊，其可向上述奈米FET提供訊號、供應電壓及/或接地連接。
圖35、圖36A、圖36B及圖37示出根據實施例，半導體封裝在各種製造階段處的剖視圖。圖35、圖36A、圖36B及圖37示出使用具有蝕刻停止層及擴散障壁層的基底將半導體晶粒216轉移至晶圓218。晶圓218亦可稱為工件。在本文中，用語工件可用作一般用語以指代例如晶圓、載板基底或類似物。
參照圖35，將基底202接合至晶圓218。基底202相似於圖3所示基底50B。基底202包括犧牲基底203、蝕刻停止層207、位於蝕刻停止層207的上表面及下表面處的擴散障壁層205及209以及半導體層211。犧牲基底203、蝕刻停止層207、擴散障壁層205及209以及半導體層211分別對應於圖3所示犧牲基底11、蝕刻停止層17、擴散障壁層13及21以及半導體層23。在示例性實施例中，犧牲基底203是矽基底，蝕刻停止層207是摻雜硼的矽層（例如，Si:B）或摻雜硼的矽鍺層（例如，SiGe:B），擴散障壁層205及209是包括矽與氧插入部分單層的交替層的層堆疊，且半導體層211是矽層。
如圖35中所示，在半導體層211中/上形成半導體晶粒216。半導體晶粒216具有形成於其前側處的晶粒連接件215，且具有圍繞晶粒連接件215的鈍化層213。晶圓218包括基底221、導電接墊219及在基底221的上表面之上圍繞導電接墊219的鈍化層217。晶圓218可具有電性耦合至導電接墊219的導線及導通孔。在圖35所示的實例中，基底202藉由混合接合而接合至晶圓218，但亦可使用任何其他適合的接合技術（例如使用微凸塊的接合）。
在圖36A中，使用例如蝕刻、磨製、其組合或類似方法自背側對基底202進行薄化。背側薄化製程可包括與以上參照圖25A至圖28C論述的處理步驟相同或相似的處理步驟，因此不再對其予以贅述。在背側薄化製程之後，移除犧牲基底203、蝕刻停止層207及擴散障壁層205及209，且半導體晶粒216保持接合至晶圓218。在一些實施例中，半導體晶粒216的厚度T3小於約100奈米。半導體晶粒216的此種小的厚度（例如，＜ 100奈米）是使用具有蝕刻停止層207及擴散障壁層205/209的基底202來達成。如以上所論述，小的厚度的優點是減小了半導體晶粒216的總厚度變化（TTV）（例如，更平的上表面），此會當如下文參照圖37所討論在半導體晶粒216之上堆疊半導體晶粒的附加層時促進晶粒堆疊。
在圖36A所示的實例中，轉移至晶圓218的半導體晶粒216具有單層式基底（例如半導體層211），所述單層式基底（例如半導體層211）是具有減小的TTV的薄層（例如，≤100奈米）。在一些實施例中，例如圖36B中所示，可使用基底202來轉移具有例如包括形成於基底212上的半導體層211（例如，具有減小的TTV且厚度小於100奈米的薄層）的基底結構等堆疊式或多層式基底結構的半導體晶粒216，此基底212可厚於半導體層211。本領域技術人員將容易理解，與將具有擁有減小的TTV的薄半導體層211的晶粒轉移至晶圓218相關聯的優點（例如對於形成三維積體電路（three-dimensional integrated circuit，3DIC）封裝的優點）對於圖36A及圖36B中所示的兩種晶粒結構均適用。
在圖37中，在晶圓218的上表面之上形成圍繞半導體晶粒216的介電材料223（例如，模製材料或間隙填充氧化物）。可執行平坦化製程（例如CMP），以自半導體晶粒216的上表面移除介電材料223的過量部分，並達成半導體晶粒216與介電材料223之間的共面上表面。因此，圖35、圖36A、圖36B及圖37示出藉由將半導體晶粒接合至晶圓並執行背側薄化製程來形成3DIC封裝的處理步驟，其中所述背側薄化製程是藉由具有蝕刻停止層及擴散障壁層的實施例基底來促進。如本領域技術人員所容易理解，可重複進行圖35至圖37所示處理步驟，以將半導體晶粒的附加層貼合至圖37所示的結構。
圖38、圖39A、圖39B、圖40及圖41示出根據實施例，半導體封裝在各種製造階段處的剖視圖。圖38、圖39A、圖39B、圖40及圖41示出藉由晶圓對晶圓接合（wafer-to-wafer bonding）及背側薄化來形成3DIC封裝的處理步驟，其中所述背側薄化製程是藉由具有蝕刻停止層及擴散障壁層的各種實施例基底來促進。
在圖38中，將晶圓230A接合至晶圓218。晶圓218與圖35所示晶圓218相同或相似。晶圓230A包括犧牲基底231、蝕刻停止層235、擴散障壁層233/237及半導體層239。犧牲基底231、蝕刻停止層235、擴散障壁層233/237及半導體層239分別對應於圖3所示犧牲基底11、蝕刻停止層17、擴散障壁層13及21以及半導體層23。在半導體層239中/上形成多個半導體晶粒，其中在晶圓230A的前側上形成晶粒連接件243及鈍化層241。在一些實施例中，藉由混合接合製程將晶圓230A接合至晶圓218。亦可使用其他適合的接合方法（例如藉由微凸塊的接合）將晶圓230A接合至晶圓218。
在圖39A中，執行背側薄化製程以移除犧牲基底231、蝕刻停止層235及擴散障壁層233/237。包括所述多個半導體晶粒的晶圓230A的半導體層239保持接合至晶圓218。背側薄化製程可包括與以上參照圖25A至圖28C論述的製程步驟相同或相似的製程步驟，因此不再對其予以贅述。在一些實施例中，在背側薄化製程之後，半導體層239的厚度小於約100奈米。
在圖39A所示的實例中，晶圓230A的轉移至晶圓218的部分（例如，半導體層239）具有單層式結構。在其他實施例中，例如圖39B中所示，所轉移的晶圓230A具有例如包括形成於另一半導體層238上的具有減小的TTV的薄半導體層239（例如，厚度小於100奈米）的結構等堆疊式或多層式結構，此半導體層238可厚於半導體層239。本領域技術人員將容易理解，與轉移具有擁有減小的TTV的薄半導體層239的晶圓230A相關聯的優點（例如對於形成3DIC封裝的優點）對於圖39A及圖39B中所示的兩種所轉移晶圓結構均適用。
在圖40中，重複進行圖38及圖39A所示的處理步驟以將附加晶圓（例如，230B、230C、230D、230E及230F）貼合至圖39A所示結構。應注意，附加晶圓中的每一者可具有與圖38中的晶圓230A相同或相似的結構，且在被貼合（例如，接合）至下伏的晶圓之後，附加晶圓中的每一者經歷背側薄化製程，進而使得只有包括半導體晶粒的半導體層保持貼合至下伏的晶圓。儘管未示出，然而晶圓（例如，230A至230F）中的每一者可具有用於與上覆及/或下伏的晶圓的電性連接的基底穿孔（through-substrate via，TSV）。作為非限制性實例，在圖40中將所轉移晶圓（例如，230A至230F）示為具有與圖39A中的晶圓230A相同的結構。熟習此項技術者將容易理解，圖40中的所轉移晶圓可具有與圖39B中的晶圓230A相同的結構。
在貼合所期望數目的晶圓之後，例如沿著切割區229執行單體化製程（singulation process）以將圖40所示結構分離成多個單獨的3DIC封裝。圖41示出單體化製程之後的單獨的3DIC封裝。圖41所示3DIC封裝包括對應於晶圓218的一部分的半導體晶粒228，且包括多個半導體晶粒240A、240B、240C、240D、240E及240F，其中所述多個半導體晶粒240A、240B、240C、240D、240E及240F中的每一者對應於相應晶圓（例如，230A、230B、230C、230D、230E或230F）的一部分。具有蝕刻停止層及擴散障壁層的所揭露實施例基底藉由使得能夠藉由背側薄化製程轉移薄半導體層來促進所述多個晶圓的堆疊。
實施例可達成一些優點。舉例而言，藉由具有蝕刻停止層與擴散障壁層二者，所揭露實施例基底達成極佳的蝕刻選擇性，同時減少蝕刻停止層中摻雜劑的向外擴散。因此，在所揭露基底中可形成有適合於形成高效能元件的薄（例如，＜ 100奈米）的高品質半導體層（例如，磊晶半導體材料）。在半導體層中形成電性元件（例如，電晶體）之後，可藉由背側薄化製程將半導體層容易地轉移至工件（例如，載板、晶圓、基底）。所揭露結構及方法非常適合於需要轉移半導體元件層的應用，例如超級電源軌條（super power rail，SPR）應用。在SPR應用中，可使用絕緣體上矽（silicon-on-insulator，SOI）基底來轉移元件層。然而，SOI基底是昂貴的。當前揭露內容提供昂貴SOI基底的低成本替代物。附加的優點包括所轉移薄層的減小的TTV，此會促進多個元件層的堆疊以形成3DIC元件或封裝，從而改善積體密度。
圖42示出根據一些實施例，製作半導體結構的方法1000的流程圖。應理解，圖42中所示的實施例方法僅為諸多可能的實施例方法的實例。此項技術中具有通常知識者將認識到諸多變型、替代形式及潤飾。舉例而言，如圖42中所示的各種步驟可被添加、移除、替換、重新排列或重複進行。
參照圖42，在方塊1010處，在基底之上形成蝕刻停止層。在方塊1020處，在蝕刻停止層之上形成第一擴散障壁層。在方塊1030處，在第一擴散障壁層之上形成半導體元件層，所述半導體元件層包括電晶體。在方塊1040處，在半導體元件層的前側處在所述半導體元件層之上形成第一內連線結構，所述第一內連線結構電性耦合至電晶體。在方塊1050處，將第一內連線結構貼合至載板。在方塊1060處，在貼合之後，移除基底、蝕刻停止層及第一擴散障壁層。在方塊1070處，在移除之後，在半導體元件層的背側處形成第二內連線結構。
根據實施例，一種形成半導體元件的方法包括：在基底之上形成蝕刻停止層；在所述蝕刻停止層之上形成第一擴散障壁層；在所述第一擴散障壁層之上形成半導體元件層，所述半導體元件層包括電晶體；在所述半導體元件層的前側處在所述半導體元件層之上形成第一內連線結構，所述第一內連線結構電性耦合至所述電晶體；將所述第一內連線結構貼合至載板；在所述貼合之後，移除所述基底、所述蝕刻停止層及所述第一擴散障壁層；以及在所述移除之後，在所述半導體元件層的背側處形成第二內連線結構。在實施例中，形成所述蝕刻停止層包括形成被第一摻雜劑摻雜的第一半導體材料。在實施例中，所述第一半導體材料是矽或矽鍺，且所述第一摻雜劑是硼、磷、砷、銦或銻。在實施例中，所述第一半導體材料中的所述第一摻雜劑的濃度在約2E19原子/立方釐米至約5E21原子/立方釐米之間。在實施例中，形成所述第一擴散障壁層包括：在所述蝕刻停止層之上形成第一數目的磊晶矽層；以及形成第二數目的氧插入部分單層，其中所述第二數目的氧插入部分單層與所述第一數目的磊晶矽層交錯。在實施例中，所述第二數目比所述第一數目小一。在實施例中，所述第二數目的氧插入部分單層中的每一者是矽層，其中氧被包含於所述矽層中。在實施例中，所述第二數目的氧插入部分單層中的每一者中的氧濃度比背景氧濃度水準高若干數量級。在實施例中，形成所述半導體元件層包括：在所述第一擴散障壁層之上形成磊晶半導體材料；以及在所述磊晶半導體材料中形成所述電晶體。在實施例中，形成所述第二內連線結構包括：在所述半導體元件層的所述背側處形成介電層；以及在所述介電層中形成電源線。在實施例中，所述方法更包括在形成所述蝕刻停止層之前在所述基底之上形成第二擴散障壁層，其中所述第二擴散障壁層形成於所述基底與所述蝕刻停止層之間。在實施例中，所述方法更包括：在所述第二擴散障壁層與所述蝕刻停止層之間形成第一矽蓋層；以及在所述蝕刻停止層與所述第一擴散障壁層之間形成第二矽蓋層。
根據實施例，一種形成半導體元件的方法包括：在基底之上形成蝕刻停止層，所述蝕刻停止層包含被第一摻雜劑摻雜的第一半導體材料；在所述蝕刻停止層之上形成第一擴散障壁層，所述第一擴散障壁層包括與不連續的氧層交錯的矽層；在所述第一擴散障壁層之上磊晶形成第二半導體材料；在所述第二半導體材料中形成電晶體；在所述第二半導體材料之上形成第一內連線結構；將所述第一內連線結構貼合至載板；以及在所述貼合之後，移除所述基底、所述蝕刻停止層及所述第一擴散障壁層。在實施例中，所述方法更包括在形成所述蝕刻停止層之前，在所述基底之上形成第二擴散障壁層，進而使得所述第二擴散障壁層位於所述基底與所述蝕刻停止層之間，其中所述第二擴散障壁層包括與不連續的氧層交錯的矽層。在實施例中，所述方法更包括在所述蝕刻停止層與所述第一擴散障壁層之間形成矽蓋層。在實施例中，所述第一內連線結構電性耦合至所述電晶體的源極/汲極區的第一表面，其中所述方法更包括：在所述移除之後，在所述電晶體的背側處形成第二內連線結構，其中所述第二內連線結構電性耦合至所述源極/汲極區的與所述第一表面相對的第二表面。在實施例中，所述方法更包括在所述蝕刻停止層與所述第一擴散障壁層之間形成矽蓋層。
根據實施例，一種形成半導體元件的方法包括：在基底之上形成經摻雜半導體層；在所述經摻雜半導體層之上形成擴散障壁層，所述擴散障壁層包括交替的磊晶矽層與氧部分單層；在所述擴散障壁層之上形成包括電晶體的元件層；以及將所述元件層轉移至工件，其中所述轉移包括：將所述元件層接合至所述工件；以及在所述接合之後，移除所述基底、所述經摻雜半導體層及所述擴散障壁層。在實施例中，所述方法更包括在所述轉移之前在所述元件層之上形成第一內連線結構，其中所述元件層藉由所述第一內連線結構接合至所述工件。在實施例中，移除所述基底、所述經摻雜半導體層及所述擴散障壁層包括：使用第一蝕刻製程選擇性地移除所述基底及所述經摻雜半導體層；以及在所述第一蝕刻製程之後，使用不同於所述第一蝕刻製程的第二蝕刻製程選擇性地移除所述擴散障壁層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:區域 11:基底/犧牲基底 11P:虛線 12:矽層/矽磊晶層 13、21、27、33、205、209、233、237:擴散障壁層 14:氧插入部分單層/第一氧插入部分單層/氧插入矽層 15、19、31:蓋層 17:層/蝕刻停止層 23:半導體層/高品質結晶半導體層 25:未經摻雜半導體層 29、207、235:蝕刻停止層 50、50A、50B、50C、202、212、221:基底 50N:n型區 50P:p型區 51A、51B、51C:第一半導體層 52A、52B、52C:第一奈米結構 53A、53B、53C:第二半導體層 54A、54B、54C:第二奈米結構 55:奈米結構 64:多層式堆疊 66:鰭 68:淺溝渠隔離（STI）區 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:罩幕層 76:虛設閘極 78:罩幕 80:第一間隔件層 81:第一間隔件 82:第二間隔件層 83:第二間隔件 86:第一凹陷 87:第二凹陷 88:側壁凹陷 90:第一內部間隔件 91:第一磊晶材料 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻停止層（CESL） 96:第一層間介電質（ILD） 98:第三凹陷 100:閘極介電層 102:閘極電極 104:閘極罩幕 106:第二ILD 108:第四凹陷 109:電晶體結構 110:第一矽化物區 112:源極/汲極接觸件 114:閘極接觸件 120:前側內連線結構 122:第一導電特徵 124:第一介電層 125:第二介電層 128:第五凹陷 129:第二矽化物區 130:背側通孔 132:第三介電層 134、140A、140B、140C:導線 136:背側內連線結構 138A、138B、138C、138D、138E、138F:第四介電層 139A、139B、139C:導通孔 144:鈍化層 146:凸塊下金屬結構（UBM） 148:外部連接件 150:載板基底 152:接合層 152A:第一接合層 152B:第二接合層 203、231:犧牲基底 211、239:半導體層/薄半導體層 213、217、241:鈍化層 215、243:晶粒連接件 216、228、240A、240B、240C、240D、240E、240F:半導體晶粒 218、230A、230B、230C、230D、230E、230F:晶圓 219:導電接墊 223:介電材料 229:切割區 238:半導體層 1000:方法 1010、1020、1030、1040、1050、1060、1070:步驟 A-A’、B-B’、C-C’:橫截面/參考橫截面 T1、T2、T3:厚度
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例，在三維視圖中的奈米結構場效電晶體（nanostructure field-effect transistor，nano-FET）的實例。 圖2A及圖2B示出根據實施例，具有蝕刻停止層及擴散障壁層的基底的剖視圖。 圖3示出根據另一實施例，具有蝕刻停止層及擴散障壁層的基底的剖視圖。 圖4示出根據又一實施例，具有蝕刻停止層及擴散障壁層的基底的剖視圖。 圖5、圖6、圖7、圖8、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖12C、圖13A、圖13B、圖13C、圖14A、圖14B、圖14C、圖14D、圖15A、圖15B、圖15C、圖15D、圖15E、圖16A、圖16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B、圖20C、圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B、圖25C、圖26A、圖26B、圖26C、圖27A、圖27B、圖27C、圖28A、圖28B、圖28C、圖29A、圖29B、圖29C、圖30A、圖30B、圖30C、圖31A、圖31B、圖31C、圖32A、圖32B、圖32C、圖33A、圖33B、圖33C、圖33D、圖34A、圖34B及圖34C是根據實施例，製造奈米FET的中間階段的剖視圖。 圖35、圖36A、圖36B及圖37示出根據實施例，半導體封裝在各種製造階段處的剖視圖。 圖38、圖39A、圖39B、圖40及圖41示出根據實施例，半導體封裝在各種製造階段處的剖視圖。 圖42示出根據一些實施例，形成半導體元件的方法的流程圖。
1000:方法
1010、1020、1030、1040、1050、1060、1070:步驟

Claims (20)

  1. 一種形成半導體元件的方法，所述方法包括： 在基底之上形成蝕刻停止層； 在所述蝕刻停止層之上形成第一擴散障壁層； 在所述第一擴散障壁層之上形成半導體元件層，所述半導體元件層包括電晶體； 在所述半導體元件層的前側處在所述半導體元件層之上形成第一內連線結構，所述第一內連線結構電性耦合至所述電晶體； 將所述第一內連線結構貼合至載板； 在所述貼合之後，移除所述基底、所述蝕刻停止層及所述第一擴散障壁層；以及 在所述移除之後，在所述半導體元件層的背側處形成第二內連線結構。
  2. 如請求項1所述的方法，其中形成所述蝕刻停止層包括形成被第一摻雜劑摻雜的第一半導體材料。
  3. 如請求項2所述的方法，其中所述第一半導體材料是矽或矽鍺，且所述第一摻雜劑是硼、磷、砷、銦或銻。
  4. 如請求項2所述的方法，其中所述第一半導體材料中的所述第一摻雜劑的濃度在約2E19原子/立方釐米至約5E21原子/立方釐米之間。
  5. 如請求項2所述的方法，其中形成所述第一擴散障壁層包括： 在所述蝕刻停止層之上形成第一數目的磊晶矽層；以及 形成第二數目的氧插入部分單層，其中所述第二數目的氧插入部分單層與所述第一數目的磊晶矽層交錯。
  6. 如請求項5所述的方法，其中所述第二數目比所述第一數目小一。
  7. 如請求項5所述的方法，其中所述第二數目的氧插入部分單層中的每一者是矽層，其中氧被包含於所述矽層中。
  8. 如請求項7所述的方法，其中所述第二數目的氧插入部分單層中的每一者中的氧濃度比背景氧濃度水準高若干數量級。
  9. 如請求項1所述的方法，其中形成所述半導體元件層包括： 在所述第一擴散障壁層之上形成磊晶半導體材料；以及 在所述磊晶半導體材料中形成所述電晶體。
  10. 如請求項1所述的方法，其中形成所述第二內連線結構包括： 在所述半導體元件層的所述背側處形成介電層；以及 在所述介電層中形成電源線。
  11. 如請求項1所述的方法，更包括在形成所述蝕刻停止層之前在所述基底之上形成第二擴散障壁層，其中所述第二擴散障壁層形成於所述基底與所述蝕刻停止層之間。
  12. 如請求項11所述的方法，更包括： 在所述第二擴散障壁層與所述蝕刻停止層之間形成第一矽蓋層；以及 在所述蝕刻停止層與所述第一擴散障壁層之間形成第二矽蓋層。
  13. 一種形成半導體元件的方法，所述方法包括： 在基底之上形成蝕刻停止層，所述蝕刻停止層包含被第一摻雜劑摻雜的第一半導體材料； 在所述蝕刻停止層之上形成第一擴散障壁層，所述第一擴散障壁層包括與不連續的氧層交錯的矽層； 在所述第一擴散障壁層之上磊晶形成第二半導體材料； 在所述第二半導體材料中形成電晶體； 在所述第二半導體材料之上形成第一內連線結構； 將所述第一內連線結構貼合至載板；以及 在所述貼合之後，移除所述基底、所述蝕刻停止層及所述第一擴散障壁層。
  14. 如請求項13所述的方法，更包括在形成所述蝕刻停止層之前，在所述基底之上形成第二擴散障壁層，進而使得所述第二擴散障壁層位於所述基底與所述蝕刻停止層之間，其中所述第二擴散障壁層包括與不連續的氧層交錯的矽層。
  15. 如請求項13所述的方法，更包括在所述蝕刻停止層與所述第一擴散障壁層之間形成矽蓋層。
  16. 如請求項13所述的方法，其中所述第一內連線結構電性耦合至所述電晶體的源極/汲極區的第一表面，其中所述方法更包括： 在所述移除之後，在所述電晶體的背側處形成第二內連線結構，其中所述第二內連線結構電性耦合至所述源極/汲極區的與所述第一表面相對的第二表面。
  17. 如請求項13所述的方法，更包括在所述蝕刻停止層與所述第一擴散障壁層之間形成矽蓋層。
  18. 一種形成半導體元件的方法，所述方法包括： 在基底之上形成經摻雜半導體層； 在所述經摻雜半導體層之上形成擴散障壁層，所述擴散障壁層包括交替的磊晶矽層與氧部分單層； 在所述擴散障壁層之上形成包括電晶體的元件層；以及 將所述元件層轉移至工件，其中所述轉移包括： 將所述元件層接合至所述工件；以及 在所述接合之後，移除所述基底、所述經摻雜半導體層及所述擴散障壁層。
  19. 如請求項18所述的方法，更包括在所述轉移之前在所述元件層之上形成第一內連線結構，其中所述元件層藉由所述第一內連線結構接合至所述工件。
  20. 如請求項18所述的方法，其中移除所述基底、所述經摻雜半導體層及所述擴散障壁層包括： 使用第一蝕刻製程選擇性地移除所述基底及所述經摻雜半導體層；以及 在所述第一蝕刻製程之後，使用不同於所述第一蝕刻製程的第二蝕刻製程選擇性地移除所述擴散障壁層。
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