JP2022022194A - エッチストップ層と拡散バリア層を有する基板を用いた薄膜転写 - Google Patents
エッチストップ層と拡散バリア層を有する基板を用いた薄膜転写 Download PDFInfo
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Abstract
【課題】最小寸法の縮小の継続化が可能な、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、犠牲基板１１上にエッチストップ層１７を形成する工程と、エッチストップ層上に第１の拡散バリア層２１を形成する工程と、第１の拡散バリア層上にトランジスタを含む半導体層２３を形成する工程と、を含む。方法はさらに、半導体層の表面側において、半導体層上にトランジスタと電気的に接続された第１の配線構造を形成する工程と、第１の配線構造をキャリアに貼り付ける工程と、貼り付け後に、犠牲基板、エッチストップ層及び第１の拡散バリア層を除去する工程と、除去後に、半導体層の裏面に第２の配線構造を形成する工程と、を含む。
【選択図】図２Ａ
【解決手段】半導体装置の製造方法は、犠牲基板１１上にエッチストップ層１７を形成する工程と、エッチストップ層上に第１の拡散バリア層２１を形成する工程と、第１の拡散バリア層上にトランジスタを含む半導体層２３を形成する工程と、を含む。方法はさらに、半導体層の表面側において、半導体層上にトランジスタと電気的に接続された第１の配線構造を形成する工程と、第１の配線構造をキャリアに貼り付ける工程と、貼り付け後に、犠牲基板、エッチストップ層及び第１の拡散バリア層を除去する工程と、除去後に、半導体層の裏面に第２の配線構造を形成する工程と、を含む。
【選択図】図２Ａ
Description
優先権および相互参照
［１］２０２０年７月２３日に出願された米国仮アプリケーションＮｏ．６３／０５５３８３の優先権を要求し、これを本願明細書に引用する。
［１］２０２０年７月２３日に出願された米国仮アプリケーションＮｏ．６３／０５５３８３の優先権を要求し、これを本願明細書に引用する。
［２］半導体装置は、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、その他の電子機器など、様々な電子用途に使用されている。半導体装置は、典型的には、半導体基板上に絶縁層や誘電体層、導電層、半導体層を順次積層し、リソグラフィー技術を用いて各種材料層をパターニングして回路部品や素子を形成することにより作製される。
［３］半導体産業は、各種電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度を向上させ続ける。最小加工寸法の縮小を継続することにより、より多くの部品を所定の領域に集積することが可能となる。しかし、最小加工寸法が小さくなると、それに対応すべき更なる問題が生じる。
［３］半導体産業は、各種電子部品（例えば、トランジスタ、ダイオード、抵抗、コンデンサ等）の集積度を向上させ続ける。最小加工寸法の縮小を継続することにより、より多くの部品を所定の領域に集積することが可能となる。しかし、最小加工寸法が小さくなると、それに対応すべき更なる問題が生じる。
［４］本発明の態様は、添付の図面を参照して、以下の詳細な説明から最適に理解されるべきである。なお、業界での標準的な実用に応じて、様々な特徴は一定の縮尺で絵描かれていないことに留意すべきである。実際には、説明を明確にするために、各構成要素の寸法を任意に増減させることができる。［５］
ナノ構造電界効果トランジスタ（ｎａｎｏＦＥＴ）の一例を立体視した図である。［６］
エッチングストップ層及び拡散バリア層を有する基板の断面図である。
エッチングストップ層及び拡散バリア層を有する基板の断面図である。［７］
他の実施形態に係るエッチングストップ層及び拡散バリア層を有する基板の断面図を示す。
エッチングストップ層及び拡散バリア層を有する基板の断面図である。［９］
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
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いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
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いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
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いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
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いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。
いくつかの実施形態に係るナノＦＥＴの製造の中間段階の断面図。［１０］
本発明の一実施形態に係る半導体パッケージの各製造段階における断面図を示している。
本発明の一実施形態に係る半導体パッケージの各製造段階における断面図を示している。
本発明の一実施形態に係る半導体パッケージの各製造段階における断面図を示している。
本発明の一実施形態に係る半導体パッケージの各製造段階における断面図を示している。［１１］
実施の形態に係る半導体パッケージの各製造段階における断面図である。
実施の形態に係る半導体パッケージの各製造段階における断面図である。
実施の形態に係る半導体パッケージの各製造段階における断面図である。
実施の形態に係る半導体パッケージの各製造段階における断面図である。
実施の形態に係る半導体パッケージの各製造段階における断面図である。［１２］
半導体装置の製造方法のフローチャートを示す。
［１３］以下の開示は、本発明の異なる特徴を実現するための様々な異なる実施の形態、実施例を提供する。以下、本発明を簡略化するために具体的な構成例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第１の特徴と第２の特徴とを重ねて又は重ねて形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的な特徴が形成されている態様を含んでもよい。
［１４］また、本明細書では、説明の便宜上、「下」、「下」、「上」、「上」等の空間的な相対的な用語を用いて、図に示すように、ある要素又は特徴と他の要素又は特徴との関係を説明する場合がある。なお、空間的な相対的な用語とは、図に示した向きの他、使用時や動作時における機器の向きも含むものとする。他の方向（９０度回転等）であってもよく、空間的な相対的な記述子についても同様に解釈することができる。なお、本明細書及び図面において、同一又は類似の要素には、同一又は類似の材料を用いて同一又は類似の形成方法により形成された同一又は類似の符号を付している。また、符号が同じでアルファベットが異なる図（例えば、図９Ａ、図９Ｂ、図９Ｃ）は、製造段階は同じであるが断面が異なる様々な構造の図を示している。
［１５］多層基板は、犠牲基板と、犠牲基板上のエッチストップ層と、エッチストップ層上の拡散バリアと、拡散バリア層上の半導体層とを有する。エッチストップ層は、高濃度の半導体材料で形成されており、拡散バリア層に対するエッチング選択性に優れている。拡散バリア層は、シリコンと酸素挿入部分単層の交互層からなり、エッチストップ層のドーパントの基板の半導体層への外方拡散を抑制する。その結果、拡散バリア層上に、高性能の半導体装置を形成するのに適した、薄い（例えば、＜１００ｎｍ）高品質の半導体層が形成される。半導体層は、基板の構造上容易な選択エッチングプロセスを用いた貼り合わせ工程及びその後の裏面薄化工程により、被処理体（例えば、ウエハ、キャリア等）に容易に転写することができる。
［１６］本明細書では、ナノＦＥＴを用いたダイについて説明する。しかしながら、ナノＦＥＴに代えて、あるいは、ナノＦＥＴと組み合わせて、他の種類のトランジスタ（例えば、フィンＦＥＴ（フィン型電界効果トランジスタ）、プレーナ型トランジスタ等）を含むウェハやダイ全般に対して、種々の実施形態を適用することができる。
［１７］図１は、ナノＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴ等）を立体視した例を示している。ナノＦＥＴは、基板５０（例えば、半導体基板）上のフィン６６上に、ナノＦＥＴのチャネル領域として機能するナノ構造体５５（例えば、ナノシート、ナノワイヤ等）を備えている。ナノ構造体５５は、ｐ型ナノ構造体、ｎ型ナノ構造体、又はこれらの組み合わせを含んでいてもよい。隣り合うＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）領域６８は、隣り合うＳＴＩ領域６８の間に配置されており、隣り合うＳＴＩ領域６８の間から上方に突出していてもよい。なお、フィン６６の底部は、基板５０と連続した１つの材料で示されているが、フィン６６及び／又は基板５０の底部は、単一の材料で構成されていてもよいし、複数の材料で構成されていてもよい。ここで、フィン６６とは、隣り合うＳＴＩ領域６８の間に延在する部分をいう。
［１８］ゲート絶縁膜Ｓ１００は、フィン６６の上面上であって、ナノ構造体５５の上面、側壁及び底面に沿って形成されている。ゲート電極Ｓ１０２は、ゲート絶縁膜Ｓ１００上に形成されている。ゲート絶縁膜Ｓ１００およびゲート電極Ｓ１０２の両側のフィン６６上には、エピタキシャルソース・ドレイン領域９２が配置されている。
［１９］図１は、後の図で用いられる基準断面をさらに示している。断面Ａ－Ａ’は、ゲート電極１０２の長手軸に沿っており、例えば、ナノＦＥＴのエピタキシャルソース・ドレイン領域９２間の電流の流れる方向に垂直な方向である。断面Ｂ－Ｂ’は、断面Ａ－Ａ’と平行であり、複数のナノＦＥＴのエピタキシャルソース・ドレイン領域９２を貫通している。断面Ｃ－Ｃ’は、断面Ａ－Ａ’に垂直であり、ナノＦＥＴのフィン６６の長手軸に平行であり、例えば、ナノＦＥＴのエピタキシャルソース・ドレイン領域９２間に電流が流れる方向である。
［２０］本実施形態では、ゲートラストプロセスを用いて形成されるナノＦＥＴについて説明する。他の実施形態では、ゲートファーストプロセスが用いられてもよい。また、プレーナ型ＦＥＴやフィン型電界効果トランジスタ（フィンＦＥＴ）等のプレーナ型デバイスにも適用可能である。
［２１］Ａ図２Ａ及び図２Ｂは、エッチングストップ層及び拡散バリア層を有する基板５０ａの断面図である。図３の基板５０ａ、図３の基板５０ｂ、図４の基板５０ｃは、基板５０の異なる実施形態であり、例えば、図１の基板５０や、図５～図３４の基板５０として用いることができる。
［２２］Ａ図２Ａを参照して、基板５０ａは、犠牲基板１１（基板１１と称してもよい）を含む多層構造を有する。この多層構造は、さらに、基板１１上に順次形成されたエッチストップ層１７、キャップ層１９、拡散バリア層２１、及び半導体層２３（例えば、エピタキシャル半導体材料の層）を含む。
［２３］基板１１は、バルク半導体等の半導体基板であり、ドーピング（例えば、ｐ型またはｎ型のドーパント）されていてもよいし、アンドープであってもよい。例えば、基板１１は、ｐ型基板であってもよいし、ｐ＋型基板であってもよい。他の例として、基板１１は、下部（例えば、Ａ図２Ａの破線１１ｐよりも下側の部分）がｐ＋基板であり、上部（例えば、Ａ図２Ａの破線１１ｐよりも上側の部分）がｐエピタキシャルシリコン層であってもよい。基板１１は、シリコンウェハ等のウェハであってもよい。いくつかの実施形態において、基板１１の半導体材料は、シリコン、ゲルマニウム、炭化シリコンを含む化合物半導体、シリコンゲルマニウムを含む合金半導体、またはこれらの組み合わせを含んでいてもよい。
［２４］エッチストップ層１７は、ドーパントがドープされた半導体材料であることが好ましい。半導体材料としては、シリコン、シリコンゲルマニウム等を用いることができ、ドーパントとしては、ボロン、リン、ヒ素、インジウム、アンチモン等を用いることができる。例えば、エッチストップ層１７は、ボロンがドープされたシリコンゲルマニウム（ＳｉＧｅ）の層であってもよいし、ボロンがドープされたシリコンの層であってもよい。エッチストップ層１７は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ、化学蒸着）法等の適宜の形成方法により形成することができる。エッチストップ層１７におけるドーパント（例えば、ホウ素）の濃度は、２Ｅ１９ａｔｏｍｓ／ｃｍ３以上５Ｅ２１ａｔｏｍｓ／ｃｍ３以下であることが好ましい。例えば、エッチストップ層１７がボロンがドープされたシリコン（Ｓｉ：Ｂ層ともいう）である場合、エッチストップ層１７中のボロンの濃度は、４Ｅ２０ａｔｏｍｓ／ｃｍ３程度であってもよい。他の例として、エッチストップ層１７がボロンがドープされたシリコンゲルマニウム（ＳｉＧｅ：Ｂ層ともいう）である場合、エッチストップ層１７中のボロンの濃度は、２Ｅ２０ａｔｏｍｓ／ｃｍ３程度であってもよい。エッチストップ層１７の厚さｔ１は、一例として５ｎｍ～１００ｎｍ程度とすることができる。その後の処理において、犠牲基板１１、エッチストップ層１７、キャップ層１９及び拡散バリア層２１は、機械的な薄膜化処理と組み合わせて１回以上のエッチングにより除去され、エッチストップ層１７は、基板１１の層１７に隣接する部分を選択的なエッチング処理により除去する際のエッチストップ層として機能する。
［２５］なお、ドープされた半導体層（例えば、ＳｉＧｅ：Ｂ）は、チャネル移動度を向上させるなど、素子性能を向上させるために用いられている。このため、従来の設計では、形成される半導体装置の性能を向上させるために、ドープされた半導体層が最終製品の一部となることがある。しかし、本発明におけるエッチストップ層１７のドープされた半導体材料（例えば、Ｓｉ：Ｂ）は、エッチストップ層として用いられ、最終製品から除去される。本発明のエッチストップ層１７におけるドーパント（例えば、ボロン）の濃度は、従来のドープ半導体層に比べて一桁高い程度（例えば、数百倍）であってもよい。このように高いドーパント濃度であれば、エッチングストップ層１７のエッチング選択比に優れる。例えば、後のエッチング工程で基板１１（例えばシリコン基板）を除去する際に、基板１１とエッチストップ層１７との間で５０以上のエッチング選択比が得られる。すなわち、基板１１は、エッチストップ層１７のエッチングレートの５０倍以上のエッチングレートでエッチングされる。このような高いエッチング選択比は、半導体層２３を別の構造に転写する用途に有利である。また、開示のエッチストップ層１７による高いエッチング選択比が得られない場合には、半導体層２３の転写に時間を要し、経済的に実現できない場合がある。また、高いエッチング選択比は、高いデバイス性能分布を維持するために、被転写層の膜厚均一性を重視する場合に有利である。しかし、エッチストップ層１７のドーピング濃度が高いと、ドーパントが隣接する層に外方拡散してしまう。この後、拡散バリア層２１を形成することにより、エッチストップ層１７のドーパントの外方拡散を防止することができる。
［２６］キャップ層１９は、エピタキシー半導体層（例えば、アンドープエピタキシャルシリコン層）であり、ＣＶＤ等の適宜の形成方法により形成することができる。キャップ層１９は、エッチストップ層１７と拡散バリア層２１との間のバッファ層として機能し、拡散バリア層２１のエピタキシャル材料の欠陥を防止または低減することができる。キャップ層１９の厚さは、１ｎｍ以上３０ｎｍ以下であることが好ましい。ここで、キャップ層１９はアンドープ層であるが、エッチストップ層１７中のドーパントがキャップ層１９中に拡散して、キャップ層１９がドープされた半導体層となる場合、ドープされたキャップ層１９中のドーパント濃度に勾配が生じ、ドープされたキャップ層１９がエッチストップ層１７から離れるにつれてドーパント濃度が低下する場合がある。
［２７］拡散バリア層２１は、シリコン層１２（図２Ｂ参照）に酸素が挿入された部分単分子層１４が積層された積層体であることが好ましい。すなわち、拡散バリア層２１は、シリコン層１２と酸素挿入部分単層１４とが交互に積層されて構成されている（酸素の部分単層、不連続な酸素層ともいう）。図２Ｂは、Ａ図２Ａの領域１０における拡散バリア層２１の拡大図である。
［２８］図２Ｂに示すように、拡散バリア層２１は、第１の数のシリコン層１２を含み、各シリコン層１２は、例えば、半導体材料のエピタキシャル成長に用いられるＣＶＤ法により形成されたアンドープエピタキシャルシリコン層である。シリコン層１２は、シラン（ＳｉＨ４）、ジクロロシラン（ＤＣＳ）等のシリコンを含む前駆体を用いて形成することができる。シリコン層１２の厚さは、一例として、１ｎｍ～３０ｎｍ程度とすることができる。なお、シリコン層１２の厚さは、必ずしも同じである必要はなく、当業者には容易に理解できるように、シリコン層１２の厚さは任意に設定することができる。
［２９］図２Ｂを参照して、拡散バリア層２１は、酸素が挿入された第２の数の部分単層１４をさらに含む。図示した例では、第２の数は、第１の数よりも１つ少ない。例えば、図２Ｂには、非限定的な一例として、６層のシリコン層１２と５層の酸素挿入部分単層１４が示されている。シリコン層１２および酸素挿入部分単層１４の数は、当業者が容易に理解できるように、任意の適切な数とすることができる。酸素挿入部分単層１４の厚さは、０．５ｎｍ未満であってもよい。幾つかの実施形態では、第２の数の酸素挿入部分単層１４の各々における酸素濃度は、処理室や原料、ウェハ表面からの意図しないオフォキシゲンの混入による酸素濃度であるバックグラウンド酸素濃度レベルよりも数桁（例えば、１００倍、１０００倍以上）高い。バックグラウンド酸素濃度レベルは、当業者の理解に基づいて、例えば、製造工程や製品毎の最良の実施形態、性能、要求条件等に依存し得る。
［３０］幾つかの実施形態では、酸素挿入部分単層１４は、酸素が取り込まれたエピタキシャルシリコン層である。酸素挿入部分単層１４は、シリコンエピタキシャル層１２のエピタキシャル成長に用いるＳＡＭＥＣＶＤツールを用いて形成することができる。拡散バリア層２１を形成するためのＣＶＤプロセスの温度は、４００～８００℃程度であることが好ましい。例えば、酸素を含む前駆体（例えば、酸素含有ガス）をＣＶＤエピタキシーツール室に供給して、第１の酸素が挿入された部分単分子膜１４を形成する。前駆体は、Ｈ２、Ｎ２、その他の適切な不活性ガス等のキャリアガスによりＣＶＤエピタキシーツール室内に搬入されてもよい。酸素原子は、シリコン格子の格子間サイトを占め、酸素挿入部分単層１４を形成することが好ましい。シリコンと部分酸素挿入単層の交互層を形成する工程は、目標数のシリコン層１２と部分酸素挿入単層１４が形成されるまで繰り返される。エッチストップ層１７のドーパント（例えば、ボロン）の隣接するシリコン層（例えば、２３）への拡散は、間隙を介した機構を介して起こるため、酸素挿入部分単層１４の格子間サイトに酸素原子が存在することにより、ドーパントの拡散が阻害又は低減される。
［３１］酸素導入部分単層膜１４中の酸素量が少なすぎると、拡散バリア層２１が、エッチングストップ層１７中のドーパントを活性化させるためのアニール処理、後に形成されるソース・ドレイン領域のドーパントを活性化させるためのアニール処理、後に形成される堆積処理の際の熱処理等の後の熱処理において、エッチングストップ層１７のドーパント（例えば、ホウ素）の外部拡散を十分に防止することができない場合がある。酸素挿入部分単層膜１４中の酸素量が多すぎると、後に形成されるシリコンエピタキシャル層１２が不良となり、後述するように、高性能デバイスを形成するための高品質なエピタキシャル材料（例えば、２３）を形成することができない場合がある。
［３２］幾つかの実施形態では、酸素挿入シリコン層１４における酸素の添加量及び／又は濃度は、酸素の単層の一部が形成されるように選択される。ここで、「部分単層」とは、酸素が導入されたシリコン層１４中の酸素濃度が非常に高く（例えば、従来の一般的な酸素含有エピタキシャルシリコン層に比べて数百倍程度）、エッチストップ層１７のドーパント（例えば、ホウ素）の拡散を効果的に抑制することができるが、シリコン格子が破壊される程度の高さ（例えば、酸素の単層程度の高さ）ではないことを意味する。すなわち、酸素挿入シリコン層１４中の酸素の単層は、上層のシリコン層１２と下層のシリコン層１２とを格子整合させることができる。格子配列がないと、シリコン層１２と酸素挿入部分単層膜１４とで転位欠陥が形成され、拡散バリア層２１上に高性能デバイス用の高品質な結晶性半導体層２３が形成されない場合がある。なお、酸素挿入シリコン層１４の実施形態は、上述した例に限定されるものではなく、他の変形例や変形例も可能であり、本発明の範囲に含まれる。
［３３］Ａ図２Ａに戻り、拡散バリア層２１上に半導体層２３を形成する。半導体層２３は、ＣＶＤエピタキシャル法等の適宜の形成方法により形成されたエピタキシャル半導体材料、例えばエピタキシャルシリコン材料である。その後の工程では、半導体層２３にトランジスタ等の電気部品を形成してデバイス層を形成し、このデバイス層を他の半導体構造に転写する。一実施形態においては、半導体層２３の厚さｔ２は、約１００ｎｍ未満である。拡散バリア層２１を設けない場合、エッチストップ層１７に近い半導体層２３の下部がエッチストップ層１７のドーパント（例えばボロン）の外方拡散により汚染され、エッチストップ層１７から遠い半導体層２３の上部に電気部品を形成する必要があるため、このような薄い厚さ（例えば１００ｎｍ未満）を実現することができない場合がある。従って、本発明の拡散バリア層２１によれば、半導体層２３を薄く形成することができ、半導体装置の形成に用いることができる。半導体層２３を薄くすることで、製造時に半導体層２３のエッチングを少なくすることができる要因と相俟って、半導体層２３の総膜厚ばらつき（ＴＴＶ）を小さくすることができる。また、半導体層２３の厚さを薄くすることにより、材料コストを低減することができ、製造時間を短縮することができる。
［３４］エッチングストップ層１７と拡散バリア層２１とは、異なる処理室内に形成されることが好ましい。エッチストップ層１７、拡散バリア層２１及び半導体層２３は、同一の処理室内に形成されることが好ましい。これら実施形態やその変形は、発明の範囲に含まれることを意図している。
［３５］図３は、他の実施形態に係るエッチングストップ層及び拡散バリア層を有する基板５０Ｂの断面図を示す。基板５０ｂは、基板５０ａと同様であるが、エッチストップ層１７の下にキャップ層１５及び拡散バリア層１３が形成されている。キャップ層１５及び拡散バリア層１３は、それぞれキャップ層１９及び拡散バリア層２１と同一又は同様であり、同一又は同様の材料を用いた同一又は同様の形成方法により形成することができるので、詳細な説明は省略する。いくつかの実施形態では、基板５０ｂにおいて、キャップ層１５が省略されてもよい。
［３６］拡散バリア層２１の有効性を確認するための実験を行った。例えば、ボロン（Ｓｉ：Ｂ）がドープされたシリコンからなり、ボロン濃度が４．５Ｅ２０ａｔｏｍｓ／ｃｍ３のエッチストッパ層１７が形成された基板５０Ｂと同様の基板を、１．８秒程度、１０９０ＣのスパイクＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）工程で加熱する。拡散バリア層２１を有する基板５０Ｂは、拡散バリア層２１を有しない基準基板と比較して、半導体層２３へのボロンの拡散深さが約４０％低減されている。
［３７］図４は、エッチングストップ層及び拡散バリア層を有する基板５０Ｃの断面図である。基板５０ｃは、図３の基板５０ｂと同様であるが、エッチングストップ層２９、キャップ層３１、拡散バリア層２７、３３、アンドープ半導体層２５（例えば、アンドープエピタキシャルシリコン層）等の層が追加されている。なお、図４の例では、図３におけるキャップ層１５を省略している。エッチングストップ層２９は、エッチングストップ層１７と同一または同様であり、キャップ層３１は、キャップ層１９と同一または同様であり、拡散バリア層２７、３３は、拡散バリア層Ｓ２１、１３と同一または同様であるため、詳細な説明は省略する。エッチストップ層２９、１７の下には、キャップ層１９と同様のキャップ層が形成されている。一実施形態においては、エッチストップ層１７及び２９は、ボロンがドープされたシリコン（例えば、Ｓｉ：Ｂ）であり、キャップ層３１及び１９は、ボロンがドープされたシリコン（例えば、Ｓｉ：Ｂ）であり、アンドープ半導体層２５は、アンドープエピタキシャルシリコンの層である。
［３８］図５～図３４Ｃは、ナノＦＥＴの製造途中段階の断面図である。図５～８、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａ、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ、２６Ａ、２７Ａ、２８Ａ、２９Ａ、３０Ａ、３１Ａ、３２Ａ、３３Ａ、３４Ａは、図１に示す基準断面Ａ－Ａを示す。図９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ、１５Ｄ、１６Ｂ、１７Ｂ、１８Ｂ、１９Ｂ、２０Ｂ、２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂ、２７Ｂ、２８Ｂ、２９Ｂ、３０Ｂ、３１Ｂ、３２Ｂ、３３Ｂ、３４Ｂは、図１に示す基準Ｂ－Ｂ’断面を示す。図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１４（ｄ）、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃ、図２３Ｃ、図２４Ｃ、図２５Ｃ、図２６Ｃ、図２７Ｃ、図２８Ｃ、図２９Ｃ、図３０Ｃ、図３１Ｃ、図３２Ｃ、３３Ｄ、３４Ｃは、図１に示す基準Ｃ－Ｃ’断面を示す。
［３９］図５では、基板５０が設けられている。基板５０は、基板５０Ａ、基板５０Ｂ、基板５０Ｃ等、本開示のいずれの実施形態であってもよい。なお、以下の図では、簡単のため、基板５０の詳細については図示を省略する場合がある。
［４０］また、図５では、基板５０上に複層積層体６４が形成されている。複層積層体６４は、第１半導体層５１Ａ～５１Ｃ（総称して第１半導体層５１と称する）と、第２半導体層５３ＡＡ～～５３Ｃ（総称して第２半導体層５３と称する）と、を交互に含む。説明の便宜上、以下に詳述するように、第１半導体層５１を除去し、第２半導体層５３をパターニングして、ｎ型領域５０ｎ及びｐ型領域５０ｐに、ナノＦＥＴのチャネル領域を形成する。しかし、第１半導体層５１を除去し、第２半導体層５３をパターニングしてｎ型領域５０ｎにナノＦＥＴのチャネル領域を形成し、第２半導体層５３を除去し、第１半導体層５１をパターニングしてｐ型領域５０ｐにナノＦＥＴのチャネル領域を形成してもよい。なお、第２半導体層５３を除去し、第１半導体層５１をパターニングしてｎ型領域５０ｎにナノＦＥＴのチャネル領域を形成し、第１半導体層５１を除去し、第２半導体層５３をパターニングしてｐ型領域５０ｐにナノＦＥＴのチャネル領域を形成してもよい。なお、第２半導体層５３を除去し、第１半導体層５１をパターニングして、ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に、ナノＦＥＴのチャネル領域を形成してもよい。
［４１］複層積層体６４は、説明の便宜上、第１の半導体層５１及び第２の半導体層５３をそれぞれ３層ずつ含むものとして図示されている。幾つかの実施形態において、複層積層体６４は、任意の数の第１の半導体層５１及び第２の半導体層５３を含んでも良い。複層積層体６４の各層は、ＣＶＤ（ＣｈｅｍｉＣＡｌＶＡｐｏｒＤｅｐｏｓｉｔｉｏｎ、化学気相蒸着）、ＡＬＤ（ＡｔｏｍｉＣＬＡｙｅｒＤｅｐｏｓｉｔｉｏｎ、原子層堆積法）、ＨＶＰＥ（ＶＡｐｏｒＰｈＡｓｅＥｐｉｔＡｘｙ、ハライド気相成長法）、ＭＢＥ（ＭｏｌｅＣｕｌＡｒＢｅＡｍＥｐｉｔＡｘｙ、分子線結晶成長法）等のプロセスを用いてエピタキシャル成長させることができる。種々の実施形態において、第１の半導体層５１は、シリコンゲルマニウム等のｐ型ナノＦＥＴに適した第１の半導体材料で形成され、第２の半導体層５３は、シリコン、シリコンカーボン等のｎ型ナノＦＥＴに適した第２の半導体材料で形成されてもよい。複層積層体６４は、例示的に、ｐ型のナノＦＥＴＳＳに適した最下層の半導体層を有するものとして図示されている。なお、複層積層体６４は、最下層がｎ型ナノＦＥＴに適した半導体層となるように形成されていてもよい。
［４２］第１の半導体材料と第２の半導体材料とは、互いにエッチング選択比が高い材料であってもよい。これにより、第２の半導体材料の第２の半導体層５３を大きく除去することなく、第１の半導体材料の第１の半導体層５１を除去することができ、第２の半導体層５３をパターニングして、ナノＦＥＴのチャネル領域を形成することができる。同様に、第２の半導体層５３を除去し、第１の半導体層５１をパターニングしてチャネル領域を形成する場合には、第１の半導体材料の第１の半導体層５１を大きく除去することなく、第２の半導体材料の第２の半導体層５３を除去することにより、第１の半導体層５１をパターニングしてナノＦＥＴのチャネル領域を形成することができる。
［４３］図６に示すように、基板５０にはフィン６６が形成され、複層積層体６４にはナノ構造体５５が形成されている。ナノ構造体５５及びフィン６６は、複層積層体６４及び基板５０に形成されたトレンチをエッチングすることにより、複層積層体６４及び基板５０に形成されてもよい。エッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）、中性ビームエッチング（ＮＢＥ：ＮｅｕｔｒａｌＢｅａｍＥｔｃｈ）等の任意のエッチングプロセス、またはこれらの組み合わせであってもよい。エッチングは異方性であってもよい。複層積層体６４をエッチングしてナノ構造体５５を形成することにより、第１半導体層５１から第１ナノ構造体５２ａ～５２ｃ（総称して第１ナノ構造体５２という）を形成し、第２半導体層５３から第２ナノ構造体５４ａ～５４ｃ（総称して第２ナノ構造体５４という）を形成することができる。第１ナノ構造体５２及び第２ナノ構造体５４をまとめて、ナノ構造体５５と呼ぶことがある。本実施形態では、フィン６６は、基板５０の半導体層２３（Ａ図２Ａ参照）に形成されている。フィン６６を形成するためのエッチング処理は、基板５０の拡散バリア層（例えば、２１または３３）に到達する前に停止するため、基板５０のフィン６６に接続された部分は、エッチング処理後の半導体層２３の残りの部分に対応することが好ましい。
［４４］フィン６６およびナノ構造体５５は、任意の適切な方法でパターニングされてもよい。例えば、フィン６６及びナノ構造体５５は、ダブルパターニング又はマルチパターニングを含む１以上のフォトリソグラフィ工程を用いてパターニングされてもよい。一般に、ダブルパターニング法やマルチパターニング法は、フォトリソグラフィ法とセルフアライン法とを組み合わせることで、例えば、１回の直接フォトリソグラフィ法よりもピッチの小さいパターンを作成することができる。例えば、一実施形態においては、基板上に犠牲層を形成し、フォトリソグラフィ工程を用いて犠牲層をパターニングする。パターニングされた犠牲層に沿ってスペーサを自己整合的に形成する。その後、犠牲層を除去し、残ったスペーサを用いてフィン６６をパターニングしてもよい。
［４５］図６では、説明の便宜上、ｎ型領域５０ｎとｐ型領域５０ｐのフィン６６の幅を略等しくして示している。ｎ型領域５０ｎにおけるフィン６６の幅は、ｐ型領域５０ｐにおけるフィン６６の幅よりも大きくてもよいし、小さくてもよい。また、フィン６６及びナノ構造体５５は、全体に亘って一定の幅を有するように図示されているが、他の実施形態においては、フィン６６及び／又はナノ構造体５５の幅が基板５０に近づくにつれて連続的に大きくなるように、フィン６６及び／又はナノ構造体５５の側壁がテーパ状に形成されていてもよい。このような実施形態において、各ナノ構造体５５は、異なる幅を有し、台形状であってもよい。
［４６］図７において、フィン６６に隣接してＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、シャロートレンチアイソレーション）領域６８が形成されている。ＳＴＩ領域６８は、基板５０、フィン６６、及びナノ構造体５５上、並びに隣接するフィン６６間に絶縁材料を堆積させることにより形成することができる。絶縁材料は、酸化シリコン等の酸化物であってもよいし、窒化物であってもよいし、これらの組み合わせであってもよく、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）法、流動性ＣＶＤ（ＦＣＶＤ）法等であってもよいし、これらの組み合わせであってもよい。他の絶縁材料は、どのような方法で形成されたものであってもよい。本実施形態では、絶縁材料は、ＦＣＶＤ法により形成された酸化シリコンである。絶縁材料を形成した後にアニール処理を行ってもよい。一実施形態においては、余剰の絶縁材料がナノ構造体５５を覆うように、絶縁材料が形成される。絶縁材料は単層であるが、複数層であってもよい。例えば、いくつかの実施形態においては、まず、基板５０の表面、フィン６６及びナノ構造体５５に沿ってライナー（別途図示せず）を形成してもよい。その後、ライナー上に上述したようなフィル材を形成してもよい。
［４７］次に、絶縁材料の除去処理を行い、ナノ構造体５５上の余分な絶縁材料を除去する。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理、エッチバック処理、あるいはこれらの組み合わせ等を利用してもよい。平坦化工程は、平坦化工程が完了した後に、ナノ構造体５５及び絶縁材料の上面が面一となるようにナノ構造体５５を露出させる工程である。
［４８］その後、絶縁材料をリセスしてＳＴＩ領域６８を形成する。絶縁材料は、ｎ型領域５０ｎおよびｐ型領域５０ｐのフィン６６の上部が、隣り合うＳＴＩ領域６８の間から突出するように窪んでいる。また、ＳＴＩ領域６８の上面は、図示するように平坦面であってもよいし、凸面であってもよいし、凹面（ディッシング等）であってもよいし、これらの組み合わせであってもよい。ＳＴＩ領域６８の上面は、適宜のエッチングにより、平坦、凸、及び／又は、凹状に形成されてもよい。ＳＴＩ領域６８は、例えば、絶縁材料の材料に対して選択的なエッチング（例えば、フィン６６及びナノ構造体５５の材料よりも速い速度で絶縁材料の材料をエッチング）を用いてリセスしてもよい。例えば、ＤＨＦ（希フッ酸）を用いた酸化物除去を用いてもよい。
［４９］図５～図７に関して前述した工程は、フィン６６及びナノ構造体５５の形成方法の一例に過ぎない。フィン６６及び／又はナノ構造体５５は、マスク及びエピタキシャル成長法を用いて形成されてもよい。例えば、基板５０の上面に誘電体層を形成し、この誘電体層を介してトレンチをエッチングして下地基板５０を露出させることができる。トレンチ内にエピタキシャル構造をエピタキシャル成長させ、エピタキシャル構造が誘電体層から突出するように誘電体層を後退させてフィン６６及び／又はナノ構造体５５を形成することができる。エピタキシャル構造は、上述した第１半導体材料及び第２半導体材料のような交互半導体材料を含んでいてもよい。また、エピタキシャル構造をエピタキシャル成長させる場合には、成長時にＩｎ－ｓｉｔｕドーピングを行ってもよいが、Ｉｎ－ｓｉｔｕドーピングとインプラドーピングを併用してもよい。
［５０］また、第１半導体層５１（及び第１ナノ構造体５２）と第２半導体層５３（及び第２ナノ構造体５４）とは、ｐ型領域５０ｐ及びｎ型領域５０ｎにおいて同一の材料で構成されているが、これに限定されるものではない。このように、第１半導体層５１及び第２半導体層５３の一方又は両方は、ｐ形領域５０ｐ及びｎ形領域５０ｎにおいて、異なる材料であってもよいし、異なる順序で形成されていてもよい。
［５１］また、図７において、フィン６６、ナノ構造体５５及び／又はＳＴＩ領域６８には、適宜のウェル（図示せず）が形成されていてもよい。なお、ウェルの種類が異なる実施形態では、ｎ型領域５０ｎとｐ型領域５０ｐとの注入工程を、フォトレジスト等のマスク（図示せず）を用いて異なる工程で行ってもよい。例えば、ｎ型領域５０ｎ及びｐ型領域５０ｐのフィン６６及びＳＴＩ領域６８上にフォトレジストを形成し、このフォトレジストをパターニングしてｐ型領域５０ｐを露出させる。フォトレジストをパターニングした後、ｐ型領域５０ｐにｎ型不純物注入を行い、このフォトレジストをマスクとしてｎ型領域５０ｎにｎ型不純物が実質的に注入されないようにしてもよい。ｎ型不純物は、リン、ヒ素、アンチモン等であってもよく、約１０１３ａｔｏｍｓ／ｃｍ３～約１０１４ａｔｏｍｓ／ｃｍ３の範囲の濃度に注入される。インプラント後、フォトレジストは、例えば、許容されるアッシング処理により除去される。
［５２］ｐ型領域５０ｐの注入後又は注入前に、ｐ型領域５０ｐ及びｎ型領域５０ｎのフィン６６、ナノ構造体５５、及びＳＴＩ領域６８上に、フォトレジスト等のマスク（図示せず）を形成し、フォトレジストをパターニングしてｎ型領域５０ｎを露出させる。フォトレジストをパターニングした後、ｎ型領域５０ｎにｐ型不純物注入を行い、フォトレジストをマスクとしてｐ型領域５０ｐにｐ型不純物が実質的に注入されないようにしてもよい。ｐ型不純物は、その領域に約１０１３原子／ｃｍ３から約１０１４原子／ｃｍ３の範囲の濃度で埋め込まれたホウ素、フッ化ホウ素、インジウムなどであってもよい。インプラント後、フォトレジストは、例えば、許容されるアッシング処理により除去されてもよい。
［５３］ｎ型領域５０ｎ及びｐ型領域５０ｐの注入後、注入ダメージを修復し、注入されたｐ型及び／又はｎ型不純物を活性化するためのアニールを行ってもよい。また、本実施形態では、成長時にエピタキシャル層の成長材料をＩｎ－ｓｉｔｕドーピングしてもよいが、Ｉｎ－ｓｉｔｕドーピングと注入ドーピングを併用してもよい。
［５４］図８において、フィン６６及び／又はナノ構造体５５上には、ダミー絶縁層７０が形成されている。ダミー絶縁層７０は、例えば、シリコン酸化物、シリコン窒化物、又はこれらの組み合わせ等であってもよく、許容される手法に従って堆積又は熱成長されてもよい。ダミー絶縁層７０上にはダミーゲート層７２が形成され、ダミーゲート層７２上にはマスク層７４が形成されている。ダミーゲート層７２は、ダミー絶縁層７０上に堆積された後、ＣＭＰ等により平坦化されてもよい。マスク層７４は、ダミーゲート層７２上に堆積されてもよい。ダミーゲート層７２は、導電性または非導電性の材料であればよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物、および金属からなる群から選択することができる。ダミーゲート層７２は、選択された材料を堆積するための物理的気相成長法（ＰＶＤ）、ＣＶＤ法、スパッタ法等により堆積することができる。ダミーゲート層７２は、素子分離領域のエッチングに対してエッチング選択比が高い他の材料で構成されていてもよい。マスク層７４は、例えば、シリコン窒化物またはシリコン酸窒化物などを含んでも良い。なお、ここでは、ｎ型領域５０ｎとｐ型領域５０ｐとに跨って、１つのダミーゲート層７２と１つのマスク層７４とが形成されている。なお、ダミー絶縁層７０は、ＳＴＩ領域６８を覆うように、ダミーゲート層７２とＳＴＩ領域６８との間に延在するように形成されていてもよい。
［５５］図９Ａ～図２１Ｃは、本実施の形態のデバイスの製造における各工程の追加を示す。図９Ａ～図９Ｃにおいて、マスク層７４（図８参照）は、適宜のフォトリソグラフィ技術およびエッチング技術を用いてパターニングされ、マスク７８が形成されてもよい。そして、マスク７８のパターンをダミーゲート層７２及びダミー絶縁層７０に転写することにより、それぞれダミーゲート７６及びダミーゲート絶縁層７１を形成することができる。ダミーゲート７６は、フィン６６のチャネル領域を覆っている。マスク７８のパターンは、各ダミーゲート７６を隣接するダミーゲート７６から物理的に分離するために用いられてもよい。また、ダミーゲート７６は、フィン６６の長手方向と略直交する長手方向を有していてもよい。
［５６］図１０Ａ～図１０Ｃにおいて、図９Ａ～図９Ｃに示す構造上に、第１のスペーサ層８０及び第２のスペーサ層８２を形成した後、第１のスペーサ層８０及び第２のスペーサ層８２をパターニングして、自己整合的なソース・ドレイン領域を形成するためのスペーサとして機能させる。図１０Ａ～図１０Ｃにおいて、第１のスペーサ層８０は、ＳＴＩ領域６８の上面、フィン６６、ナノ構造体５５及びマスク７８の上面及び側壁、並びにダミーゲート７６及びダミーゲート絶縁膜７１の側壁に形成されている。第２スペーサ層８２は、第１スペーサ層８０の上に堆積される。第１スペーサ層８０は、熱酸化等の手法を用いて、酸化シリコン、窒化シリコン、酸窒化シリコン等で形成してもよいし、ＣＶＤ、ＡＬＤ等で堆積してもよい。第２のスペーサ層８２は、酸化シリコン、窒化シリコン、酸窒化シリコン等、第１のスペーサ層８０の材料とエッチングレートの異なる材料で形成してもよく、ＣＶＤ、ＡＬＤ等により堆積してもよい。
［５７］第１スペーサ層８０を形成した後、第２スペーサ層８２を形成する前に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＳｏｕｒｃｅ／Ｄｒａｉｎ）領域（図示せず）の注入を行ってもよい。また、デバイスの種類が異なる場合には、図７で説明したインプラントと同様に、ｐ型領域５０ｐを露出させた状態で、ｎ型領域５０ｎ上にフォトレジスト等のマスクを形成し、露出したフィン６６及びｐ型領域５０ｐ内のナノ構造体５５に適切な種類（例えば、ｐ型）の不純物を注入した後、マスクを除去してもよい。続いて、ｎ型領域５０ｎを露出させた状態で、ｐ型領域５０ｐ上にフォトレジスト等のマスクを形成し、露出したｎ型領域５０ｎのフィン６６及びナノ構造体５５に適切な種類の不純物（例えば、ｎ型）を注入した後、マスクを除去する。ｎ型不純物は、前述したｎ型不純物であってもよく、ｐ型不純物は、前述したｐ型不純物であってもよい。低濃度ソース・ドレイン領域の不純物濃度は、１ｘ１０１５ａｔｏｍｓ／ｃｍ３～１ｘ１０１９ａｔｏｍｓ／ｃｍ３程度であってもよい。また、注入ダメージの修復や注入された不純物の活性化のためにアニールを用いてもよい。
［５８］図１１Ａ～Ｃにおいて、第１スペーサ層８０及び第２スペーサ層８２をエッチングして、第１スペーサ８１及び第２スペーサ８３を形成する。詳細は後述するが、第１スペーサ８１および第２スペーサ８３は、後に形成される自己整合的に形成されるソース・ドレイン領域に作用するとともに、後の加工時にフィン６６および／またはナノ構造体５５の側壁を保護する。第１スペーサ層８０及び第２スペーサ層８２のエッチングは、例えば、等方性エッチング（例えば、ウェットエッチング）や異方性エッチング（例えば、ドライエッチング）等の適宜のエッチング方法を用いて行うことができる。幾つかの実施形態では、第２スペーサ層８２の材料は、第１スペーサ層８０の材料とエッチングレートが異なり、第２スペーサ層８２をパターニングする際に第１スペーサ層８０がエッチングストップ層として機能し、第１スペーサ層８０をパターニングする際に第２スペーサ層８２がマスクとして機能する。例えば、第１のスペーサ層８０をエッチストップ層として、第２のスペーサ層８２を異方性エッチングによりエッチングし、図１１Ｂに示すように、第２のスペーサ層８２の残りの部分を第２のスペーサ８３とした後、第２のスペーサ８３をマスクとして、第１のスペーサ層８０の露出部分をエッチングすることにより、図８Ｂ及び図８Ｃに示すように、第１のスペーサ８１を形成してもよい。
［５９］図１１Ｂに示すように、第１スペーサ８１及び第２スペーサ８３は、フィン６６及び／又はナノ構造体５５の側壁に配置されている。図１１Ｃに示すように、幾つかの実施形態では、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜６０に隣接する第１スペーサ層８０上から第２スペーサ層８２を除去し、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜６０の側壁に第１スペーサ８１を配置してもよい。他の実施形態では、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜７１に隣接する第１スペーサ層８０上に、第２スペーサ層８２の一部が残存していてもよい。
［６０］上記実施の形態では、スペーサ及びＬＤＤ領域を形成する工程を概略的に説明した。その他の処理やシーケンスが用いられてもよい。例えば、スペーサの数を少なくしてもよいし、スペーサを追加してもよいし、第１スペーサ８１をパターニングしてから第２スペーサ層８２を形成してもよいし、スペーサを追加して形成して除去してもよい。また、ｎ型デバイスとｐ型デバイスとは、異なる構造及び工程を用いて形成されてもよい。
［６１］図１２Ａ～Ｃにおいて、フィン６６、ナノ構造体５５及び基板５０には、第１凹部８６及び第２凹部８７が形成されている。続いて、第１の凹部８６にエピタキシャルソース・ドレイン領域を形成し、第２の凹部８７に第１のエピタキシャル材料及びエピタキシャルソース・ドレイン領域を形成する。第１凹部８６及び第２凹部８７は、第１ナノ構造体５２及び第２ナノ構造体５４を貫通し、基板５０内に延在していてもよい。図１２Ｂに示すように、ＳＴＩ領域６８の上面は、第１の凹部８６の底面と面一であってもよい。種々の実施形態において、第１凹部８６の底面がＳＴＩ領域６８の上面等よりも下方に位置するように、フィン６６をエッチングしてもよい。第２凹部８７の底面は、第１凹部８６の底面およびＳＴＩ領域６８の上面よりも下方に位置していてもよい。第１の凹部８６及び第２の凹部８７は、例えば、ＲＩＥ、ＮＢＥ等の異方性エッチング法を用いて、フィン６６、ナノ構造体５５及び基板５０をエッチングすることにより形成することができる。第１スペーサ８１、第２スペーサ８３及びマスク７８は、第１凹部８６及び第２凹部８７を形成する際のエッチング工程において、フィン６６、ナノ構造体５５及び基板５０の一部をマスクする。ナノ構造体５５及び／又はフィン６６の各層のエッチングには、１回のエッチング処理を用いてもよいし、複数回のエッチング処理を用いてもよい。なお、第１の凹部８６及び第２の凹部８７が所望の深さに達した後にエッチングを停止するために、タイミングを合わせてエッチングを行ってもよい。なお、第２凹部８７のエッチングは、第１凹部８６のエッチングと同一の工程と、第１凹部８６のエッチングの前又は後の工程とによって行うことができる。なお、第２の凹部８７のエッチング工程を追加しながら、第１の凹部８６に対応する領域をマスクしてもよい。
［６２］図１３Ａ～図１３Ｃにおいて、第１の凹部８６及び第２の凹部８７によって露出された第１の半導体材料（例えば、第１のナノ構造体５２）からなる複層積層体６４の層の側壁の一部がエッチングされ、側壁凹部８８が形成される。なお、図１３Ｃでは、第１のナノ構造体５２の側壁凹部８８に隣接する側壁が直線状に描かれているが、側壁は凹部であっても凸部であってもよい。サイドウォールのエッチングは、ウェットエッチング等の等方性エッチングを用いて行うことができる。第１のナノ構造体５２が例えばＳｉＧｅを含み、第２のナノ構造体５４が例えばＳｉ又はＳｉＣを含む実施形態では、第１のナノ構造体５２の側壁をエッチングするために、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウム（ＮＨ４ＯＨ）等を用いたドライエッチングを用いることができる。
〔６３〕図１４Ａ～図１４Ｄにおいて、側壁凹部８８には、第１の内部スペーサ９０が形成されている。第１の内部スペーサ９０は、図１３Ａ～図１３Ｃに示す構造上に、内部スペーサ層（図示せず）を堆積することにより形成することができる。詳細は後述するが、第１の凹部８６及び第２の凹部８７には、ソース・ドレイン領域及びエピタキシャル材料が形成され、第１のナノ構造体５２は、ゲート構造に置換される。
［６４］内部スペーサ層は、ＣＶＤ法、ＡＬＤ法等のコンフォーマル成膜法により成膜してもよい。内部スペーサ層としては、窒化シリコン、酸窒化シリコン等の材料を用いることができるが、ｋ値が３．５未満の低誘電率（Ｌｏｗ－ｋ）材料等を用いることができる。次に、内部スペーサ層を異方性エッチングして、第１内部スペーサ９０を形成してもよい。なお、第１の内部スペーサ９０の外側の側壁は、第２のナノ構造体５４の側壁と面一に図示されているが、第１の内部スペーサ９０の外側の側壁は、第２のナノ構造体５４の側壁よりも突出していてもよいし、凹んでいてもよい。
［６５］また、図１４Ｃでは、第１内部スペーサ９０の外側の側壁が直線状に描かれているが、第１内部スペーサ９０の外側の側壁は、凹状であってもよいし、凸状であってもよい。一例として、図１４（ｄ）は、第１のナノ構造体５２の側壁が凹であり、第１の内部スペーサ９０の外側の側壁が凹であり、第１の内部スペーサ９０が第２のナノ構造体５４の側壁よりも凹である実施形態を示している。内部スペーサ層のエッチングは、ＲＩＥ、ＮＢＥ等の異方性エッチングにより行うことができる。第１の内部スペーサ９０は、ゲート構造を形成する際のエッチング等の後のエッチングにより、後に形成されるソース・ドレイン領域（例えば、図１２Ａ～図１２Ｅに関して後述するエピタキシャル型ソース・ドレイン領域９２）がダメージを受けることを防止するために用いられる。
［６６］図１５Ａ～図１５Ｅにおいて、第２の凹部８７には第１のエピタキシャル材料９１が形成され、第１の凹部８６及び第２の凹部８７にはエピタキシャルソース・ドレイン領域９２が形成されている。第１エピタキシャル材料９１は、犠牲材料であり、その後、除去されてバックサイドビア（例えば、図３２Ａ～図３２Ｃにおいて後述するバックサイドビア１３０）が形成されてもよい。図１５Ｂ～図１５Ｅに示すように、第１エピタキシャル材料９１の上面は、第１凹部８６の底面と面一であってもよい。しかし、第１エピタキシャル材料９１の上面は、第１凹部８６の底面よりも上方に配置されていてもよいし、下方に配置されていてもよい。第１エピタキシャル材料９１は、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、気相成長（ＶＰＥ）、分子線エピタキシー（ＭＢＥ）等のプロセスを用いて、第２凹部８７内にエピタキシャル成長させることができる。第１エピタキシャル材料９１は、シリコンゲルマニウム等の任意の材料を含んでいてもよい。第１エピタキシャル材料９１は、エピタキシャルソース・ドレイン領域９２、基板５０、誘電体層（例えば、図２４Ａ～Ｃで後述するＳＴＩ領域６８、第２誘電体層１２５）の材料とエッチング選択比が高い材料で形成されてもよい。このように、エピタキシャルソース・ドレイン領域９２及び誘電体層を大きく除去することなく、第１エピタキシャル材料９１を除去し、バックサイドビアに置換することができる。
［６７］次に、第１凹部８６内及び第２凹部８７内の第１エピタキシャル材料９１上に、エピタキシャルソース・ドレイン領域９２を形成する。いくつかの実施形態では、エピタキシャルソース・ドレイン領域９２は、第２ナノ構造体５４に応力を作用させることができ、性能を向上させることができる。図１５Ｃに示すように、第１の凹部８６及び第２の凹部８７には、隣接するエピタキシャルソース・ドレイン領域９２の間にダミーゲート７６が配置されるように、エピタキシャルソース・ドレイン領域９２が形成されている。第１スペーサ８１は、エピタキシャルソース・ドレイン領域９２とダミーゲート７６とを分離するためのものであり、第１内部スペーサ９０は、エピタキシャルソース・ドレイン領域９２とナノＦＥＴのゲートとがショートしないように、エピタキシャルソース・ドレイン領域９２とナノ構造体５５とを適切な横方向距離だけ分離するためのものである。
［６８］Ｎ型領域５０Ｎ、例えばＮＭＯＳ領域のエピタキシャルソース・ドレイン領域９２は、Ｐ型領域５０Ｐ、例えばＰＭＯＳ領域をマスクして形成してもよい。次に、ｎ型領域５０ｎの第１凹部８６及び第２凹部８７に、エピタキシャルソース・ドレイン領域９２をエピタキシャル成長させる。例えば、第２のナノ構造体５４がシリコンである場合、エピタキシャルソース・ドレイン領域９２は、シリコン、炭化シリコン、リンがドープされた炭化シリコン、リンがドープされたシリコンなど、第２のナノ構造体５４に引っ張り歪みを与える材料を含んでいてもよい。エピタキシャルソース・ドレイン領域９２は、ナノ構造体５５の上面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
［６９］Ｐ型領域５０Ｐ、例えば、ＰＭＯＳ領域のエピタキシャルソース・ドレイン領域９２は、Ｎ型領域５０Ｎ、例えば、ＮＭＯＳ領域をマスクして形成してもよい。次に、ｐ型領域５０ｐの第１の凹部８６及び第２の凹部８７内に、ｐ型ナノＦＥＴの形成に必要な材料を用いて、エピタキシャルソース・ドレイン領域９２をエピタキシャル成長させる。例えば、第１のナノ構造体５２がシリコンゲルマニウムである場合、エピタキシャルソースドレイン領域９２は、シリコンゲルマニウム、ボロンドープドシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズ等、第１のナノ構造体５２に圧縮歪を与える材料を含んでいてもよい。また、エピタキシャルソース・ドレイン領域９２は、積層体５６の表面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
［７０］エピタキシャル型ソース・ドレイン領域９２、第１のナノ構造体５２、第２のナノ構造体５４、及び／又は基板５０に、前述した低濃度ソース・ドレイン領域の形成方法と同様に、不純物を注入してソース・ドレイン領域を形成した後、アニールを行ってもよい。ソース・ドレイン領域の不純物濃度は、１ｘ１０１９ａｔｏｍｓ／ｃｍ３～１ｘ１０２１ａｔｏｍｓ／ｃｍ３程度であってもよい。ソース・ドレイン領域のｎ型不純物及び／又はｐ型不純物は、先に説明した不純物のいずれであってもよい。いくつかの実施形態では、エピタキシャル成長時に、エピタキシャル成長領域９２をＩｎ－ｓｉｔｕドーピングを行ってもよい。
［７１］Ｎ型領域５０ＮおよびＰ型領域５０Ｐにエピタキシャルソース・ドレイン領域９２を形成するためのエピタキシー工程の結果、エピタキシャルソース・ドレイン領域９２の上面は、ナノ構造体５５の側壁よりも外側方に広がるファセットを有する。これらのファセットは、図１５Ｂに示すように、同一のナノＦＥＴの隣接するエピタキシャルソース・ドレイン領域９２同士を結合させるものであるが、図１５Ｄに示すように、エピタキシー工程が終了した後は、隣接するエピタキシャルソース・ドレイン領域９２同士が分離されたままである。他の幾つかの実施形態では、第１スペーサ８１は、ナノ構造体５５の側壁の一部をさらに覆っていてもよい。他の幾つかの実施形態では、第１のスペーサ８１を形成する際のスペーサエッチを調整してスペーサ材料を除去し、エピタキシャル成長領域をＳＴＩ領域６８の表面まで延在させてもよい。
［７２］エピタキシャルソース・ドレイン領域９２は、１層以上の半導体材料層を含んでいてもよい。例えば、エピタキシャルソース・ドレイン領域９２は、第１の半導体材料層９２ａ、第２の半導体材料層９２ｂ、及び第３の半導体材料層９２ｃを有していてもよく、エピタキシャルソース・ドレイン領域９２には、任意の数の半導体材料層を用いることができる。第１半導体材料層９２ａ、第２半導体材料層９２ｂ及び第３半導体材料層９２ｃのそれぞれは、異なる半導体材料で形成され、異なるドーパント濃度にドープされてもよい。いくつかの実施形態では、第１の半導体材料層９２Ａは、第２の半導体材料層９２Ｂよりも低く、第３の半導体材料層９２Ｃよりも大きいドーパント濃度を有することができ、エピタキシャルソース・ドレイン領域９２が３つの半導体材料層からなる実施形態では、第１の半導体材料層９２Ａを堆積し、第２の半導体材料層９２Ｂを第１の半導体材料層９２Ａの上に堆積してもよい。また、第３の半導体材料層９２Ｃは、第２の半導体材料層９２Ｂ上に堆積されていてもよい。
［７３］図１５Ｅは、第１のナノ構造体５２の側壁が凹面であり、第１の内部スペーサ９０の外側の側壁が凹面であり、第１の内部スペーサ９０が第２のナノ構造体５４の側壁よりも凹んでいる実施形態を示している。図１５（ｅ）に示すように、エピタキシャルソース・ドレイン領域９２は、第１の内部スペーサ９０に接して形成され、第２のナノ構造体５４の側壁を越えて延在していてもよい。
［７４］図１６Ａ～Ｃにおいて、第１の層間絶縁膜（ＩＬＤ）９６は、図１５Ａ～Ｃに示す構造上に堆積されている。第１のＩＬＤ９６は誘電体材料で形成することができ、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、またはＦＣＶＤなどの任意の適切な方法で堆積することができます。他の絶縁材料は、どのような方法で形成されたものであってもよい。幾つかの実施形態では、第１のＩＬＤ９６と、エピタキシャルソース・ドレイン領域９２、マスク７８及び第１のスペーサ８１との間には、コンタクトエッチストップ層（ＣＥＳＬ）９４が配置されている。ＣＥＳＬ９４は、上層の第１のＩＬＤ９６の材料とは異なるエッチングレートを有するシリコン窒化物、シリコン酸化物、シリコン酸窒化物等の誘電体材料を含んでいてもよい。
［７５］図１７Ａ～Ｃにおいて、第１のＩＬＤ９６の上面をダミーゲート７６又はマスク７８の上面で平坦化するために、ＣＭＰ等の平坦化処理を行ってもよい。また、ダミーゲート７６上のマスク７８、及びマスク７８の側壁に沿った第１スペーサ８１の一部を除去してもよい。平坦化処理後、ダミーゲート７６、第１のスペーサ８１及び第１のＩＬＤ９６の上面は、プロセスばらつきの範囲内で平坦化される。これにより、ダミーゲート７６の上面が第１のＩＬＤ９６から露出する。マスク７８が残存している場合には、平坦化処理により、第１のＩＬＤ９６の上面と、マスク７８の上面および第１のスペーサ８１とが平坦化される。
［７６］図１８Ａ～Ｃにおいて、ダミーゲート７６及びマスク７８が存在する場合には、１回以上のエッチング工程で除去され、第３の凹部９８が形成される。また、第３の凹部９８内のダミーゲート絶縁膜６０も除去される。ダミーゲート７６及びダミーゲート絶縁膜６０は、異方性ドライエッチングにより除去される。例えば、エッチング工程は、第１のＩＬＤ９６や第１のスペーサ８１よりも速い速度でダミーゲート７６を選択的にエッチングする反応ガスを用いたドライエッチング工程を含んでいてもよい。第３の凹部９８は、後に形成されるナノＦＥＴにおいてチャネル領域となるナノ構造体５５の一部を露出させる。ナノ構造体５５のチャネル領域となる部分は、隣接するエピタキシャルソース・ドレイン領域９２の間に配置されている。このとき、ダミーゲート絶縁膜６０は、ダミーゲート７６をエッチングする際のエッチストップ層として用いることができる。そして、ダミーゲート７６を除去した後に、ダミーゲート絶縁膜６０を除去してもよい。
［７７］図１９Ａ～図１９Ｃにおいて、第１ナノ構造体５２は、第３凹部９８を延長して除去されている。第１のナノ構造体５２の除去は、第１のナノ構造体５２の材料に選択的なエッチング液を用いたウェットエッチング等の等方性エッチングにより行うことができ、第２のナノ構造体５４、基板５０、ＳＴＩ領域６８は、第１のナノ構造体５２と比較して相対的にエッチングされずに残る。第１ナノ構造体５２が、例えば、ＳｉＧｅを含み、第２ナノ構造体５４ａ～５４ｃが、例えば、Ｓｉ又はＳｉＣを含む実施形態においては、第１ナノ構造体５２を除去するために、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウム（ＮＨ４ＯＨ）等を用いてもよい。
［７８］図２０Ａ～Ｃにおいて、ゲート絶縁膜１００及びゲート電極１０２は、置換ゲートのために形成されている。ゲート絶縁膜１００は、第３の凹部９８内にコンフォーマルに堆積される。ゲート絶縁膜１００は、基板５０の上面及び側壁、並びに、第２ナノ構造体５４の上面、側壁及び底面に形成されていてもよい。ゲート絶縁膜１００は、第１のＩＬＤ９６、ＣＥＳＬ９４、第１のスペーサ８１及びＳＴＩ領域６８の上面、並びに、第１のスペーサ８１及び第１の内部スペーサ９０の側壁にも堆積され得る。
［７９］ゲート絶縁層１００は、酸化物、金属酸化物等の絶縁層、又はこれらの組み合わせから構成されることが好ましい。例えば、ゲート絶縁膜は、シリコン酸化膜と、シリコン酸化膜上の金属酸化膜とから構成されていてもよい。幾つかの実施形態では、ゲート絶縁層１００は、高誘電体材料を含み、これらの実施形態では、ゲート絶縁層１００は、ｋ値が７．０よりも大きく、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛及びこれらの組み合わせの金属酸化物又はシリケートを含んでいてもよい。ゲート誘電体層１００の構造は、ｎ型領域５０Ｎおよびｐ型領域５０Ｐにおいて同じであっても異なっていてもよく、ゲート絶縁膜１００の形成方法としては、分子線堆積法（ＭＢＤ）、ＡＬＤ法、ＰＥＣＶＤ法等が挙げられる。
［８０］ゲート電極１０２は、ゲート絶縁膜１００上に堆積され、第３の凹部９８の残りの部分を埋め込む。ゲート電極１０２は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、またはこれらの組み合わせ、またはこれらの多層などの金属含有材料を含んでいてもよい。例えば、図１７Ａ及び図１７Ｃには、単層のゲート電極１０２が示されているが、ゲート電極１０２は、任意の層数のライナー層、任意の層数の仕事関数調整層、及びフィル材を含んでいてもよい。ゲート電極１０２を構成する層の任意の組み合わせは、隣り合う第２ナノ構造体５４の間のｎ型領域５０ｎ及び第２ナノ構造体５４ａと基板５０との間に堆積されてもよいし、隣り合う第１ナノ構造体５２の間のｐ型領域５０ｐに堆積されてもよい。
［８１］ｎ型領域５０ｎ及びｐ型領域５０ｐにおけるゲート絶縁層１００の形成と、各領域におけるゲート絶縁層１００の形成と、各領域におけるゲート電極１０２の形成と、が同時に行われ、各領域におけるゲート電極１０２の形成が同時に行われてもよい。また、各領域のゲート絶縁層１００を別々の工程で形成してもよく、ゲート絶縁層１００を異なる材料及び／又は異なる層数で形成してもよく、各領域のゲート電極１０２を別々の工程で形成してもよく、ゲート電極１０２を異なる材料及び／又は異なる層数で形成してもよい。また、異なる工程を用いる場合には、マスク工程を種々変更して適切な領域をマスクして露光してもよい。
［８２］第３の凹部９８を充填した後、ＣＭＰ等の平坦化処理を行い、第１のＩＬＤ９６の上面上の余分なゲート絶縁膜１００及びゲート電極１０２の材料を除去してもよい。このようにして、ゲート電極１０２及びゲート絶縁膜１００の材料の残りの部分が、形成されたナノＦＥＴの置換ゲート構造となる。ゲート電極１０２及びゲート絶縁膜１００を総称して「ゲート構造」と呼ぶことがある。
［８３］図２１Ａ～Ｃに示すように、ゲート構造（ゲート絶縁膜１００及びその上のゲート電極１０２を含む）をリセスすることにより、ゲート構造の直上及び第１スペーサ８１の対向部間にリセスを形成する。この凹部に、窒化シリコン、酸窒化シリコン等の誘電体材料からなるゲートマスク１０４を１層以上充填した後、平坦化処理を行い、第１のＩＬＤ９６上に延在する余分な誘電体材料を除去する。続いて、ゲートマスク１０４を貫通して、リセスされたゲート電極１０２の上面に接触するゲートコンタクト（例えば、図２０Ａ～Ｃに関して後述するゲートコンタクト１１４）が形成される。
［８４］さらに図２１Ａ～Ｃに示すように、第１のＩＬＤ９６上およびゲートマスク１０４上に、第２のＩＬＤ１０６を堆積する。いくつかの実施形態では、第２のＩＬＤ１０６は、ＦＣＶＤによって形成された流動性膜であり、いくつかの実施形態では、第２のＩＬＤ１０６は、例えば、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の方法で成膜することができる。
［８５］図２２Ａ～Ｃに示すように、第２のＩＬＤ１０６、第１のＩＬＤ９６、ＣＥＳＬ９４、及びゲートマスク１０４をエッチングして、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造の表面を露出する第４の凹部１０８を形成する。第４の凹部１０８は、ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスを用いたエッチングにより形成することができる。第４の凹部１０８は、第１のエッチング工程により第２のＩＬＤ１０６及び第１のＩＬＤ９６を介してエッチングされ、第２のエッチング工程によりゲートマスク１０４を介してエッチングされ、第３のエッチング工程によりＣＥＳＬ９４を介してエッチングされてもよい。第１のエッチング工程および第２のエッチング工程により、第２のＩＬＤ１０６上にフォトレジスト等のマスクを形成し、パターニングすることにより、第２のＩＬＤ１０６の一部をマスクしてもよい。本実施形態では、エッチング工程がオーバーエッチングされるため、第４の凹部１０８は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造内にまで延びており、第４の凹部１０８の底部は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造よりも下側（基板５０側）に位置している。また、図２２Ｃでは、第４の凹部１０８が、エピタキシャルソース・ドレイン領域９２とゲート構造とを同一の断面で露出させているが、種々の実施形態において、エピタキシャルソース・ドレイン領域９２とゲート構造とを異なる断面で露出させることにより、その後に形成されるコンタクト同士がショートするおそれを低減することができる。
［８６］第４の凹部１０８を形成した後、エピタキシャルソース・ドレイン領域９２上に第１のシリサイド領域１１０を形成する。第１のシリサイド領域１１０は、例えば、下地のエピタキシャルソースドレイン領域９２の半導体材料（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム等）と反応し得る金属（図示せず）を、例えば、ニッケル、コバルト、チタン、タンタル、白金、タングステン、その他の貴金属、その他の高融点金属、希土類金属、又はこれらの合金等のシリサイド領域又はジャーマニド領域として、エピタキシャルソースドレイン領域９２の露出部分に堆積した後、熱アニール処理を行うことにより形成される。その後、堆積した金属の未反応部分を、例えばエッチング処理により除去する。第１のシリサイド領域１１０をシリサイド領域と呼ぶが、第１のシリサイド領域１１０は、ジャーマニド領域であってもよいし、シリコンジャーマニド領域（例えば、シリサイドとジャーマニドとからなる領域）であってもよい。一実施形態では、第１のシリサイド領域１１０は、ＴｉＳｉからなり、約２ｎｍ～約１０ｎｍの範囲の厚さを有する。
［８７］図２３Ａ～Ｃにおいて、第４の凹部１０８内には、ソース・ドレインコンタクト１１２及びゲートコンタクト１１４（コンタクトプラグともいう）が形成されている。ソース・ドレインコンタクト１１２及びゲートコンタクト１１４は、バリア層、拡散層、充填材等の層を１層以上有していてもよい。例えば、ソース・ドレインコンタクト１１２及びゲートコンタクト１１４は、バリア層及び導電性材料を含み、下地の導電性材料（例えば、ゲート電極１０２及び／又は第１シリサイド領域１１０）と電気的に接続されている。ゲートコンタクト１１４はゲート電極１０２に電気的に接続され、ソース・ドレインコンタクト１１２は第１シリサイド領域１１０に電気的に接続されている。バリア層は、チタン、窒化チタン、タンタル、窒化タンタル等を含んでいてもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。なお、第２のＩＬＤ１０６の表面から余分な材料を除去するために、ＣＭＰ等の平坦化処理を行ってもよい。エピタキシャルソース・ドレイン領域９２、第２のナノ構造体５４、及びゲート構造体（ゲート絶縁層１００及びゲート電極１０２を含む）をまとめてトランジスタ構造体１０９と呼ぶことがある。トランジスタ構造１０９は、デバイス層に形成され、表面側に第１の配線構造（例えば、図２４Ａ～図２４Ｃに関して後述する表面側配線構造１２０）が形成され、裏面側に第２の配線構造（例えば、図３４Ａ～図３４Ｃに関して後述する裏面側配線構造１３６）が形成されていてもよい。デバイス層は、ナノＦＥＴであるとして説明したが、他の実施形態では、異なる種類のトランジスタ（例えば、プレーナＦＥＴ、フィンＦＥＴ、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等）を有するデバイス層であってもよい。
［８８］図２３Ａ～Ｃでは、各エピタキシャルソース・ドレイン領域９２に延在するソース・ドレインコンタクト１１２を示しているが、一部のエピタキシャルソース・ドレイン領域９２からソース・ドレインコンタクト１１２を省略してもよい。例えば、後に詳述するように、一つ以上のエピタキシャルソースドレイン領域９２の裏面から導電性部材（例えば、バックサイドビアやパワーレール）を貼り付けてもよい。これらの特定のエピタキシャルソース・ドレイン領域９２については、ソース・ドレインコンタクト１１２が省略されてもよいし、上層の導電線（例えば、図２４Ａ～図２４Ｃで後述する第１導電パターン１２２）と電気的に接続されないダミーコンタクトであってもよい。
［８９］図２４Ａ～図３４Ｃは、トランジスタ構造１０９上に表面側配線構造及び裏面側配線構造を形成する途中工程を示している。表面側配線構造及び裏面側配線構造は、基板５０上に形成されたナノＦＥＴと電気的に接続された導電性を有していてもよい。図２４Ａ～図３４Ｃで説明した工程は、ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に適用してもよい。上述したように、１つ以上のエピタキシャルソースドレイン領域９２には、裏面導電型（例えば、裏面ビアやパワーレール）が接続されていてもよい。このように、ソース・ドレインコンタクト１１２は、任意に、エピタキシャルソース・ドレイン領域９２から省略されてもよい。
［９０］図２４Ａ～図２４Ｃでは、第２のＩＬＤ１０６上に表面配線構造１２０が形成されている。表面側配線構造１２０は、トランジスタ構造１０９の表面側（例えば、アクティブデバイスが形成されたトランジスタ構造１０９の側）に形成されているため、表面側配線構造と呼ぶことができる。
［９１］表面側配線構造１２０は、積層された１以上の第１誘電体層１２４に形成された１以上の層の第１導電性パターン１２２を含んでいてもよい。積層された第１の誘電体層１２４は、例えば、Ｌｏｗ－ｋ誘電体、ＥＬＫ（ＥｘｔｒａＬｏｗ－ｋ）誘電体等の誘電体材料で構成されていてもよい。第１の誘電体層１２４は、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法、ＰＥＣＶＤ法等の適宜の方法を用いて成膜することができる。
［９２］第１導電パターン１２２は、複数の導電線と、複数の導電線の層間を接続する複数の導電ビアとを含んでもよい。導電性ビアは、第１の誘電体層１２４を貫通しており、導電線の層間を上下に接続している。第１の導電性パターン１２２は、ダマシン法、デュアルダマシン法等の任意のプロセスを用いて形成することができる。
［９３］第１の導電性パターン１２２は、フォトリソグラフィ技術とエッチング技術とを組み合わせて第１の誘電体層１２４をパターニングし、所望の第１の導電性パターン１２２に対応するトレンチを形成するダマシンプロセスを用いて形成されてもよい。また、任意の拡散バリア及び／又は密着層を堆積した後、トレンチ内に導電性材料を充填してもよい。バリア層の材料としては、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化チタン、又はこれらの組み合わせ等が挙げられ、導電性材料としては、銅、銀、金、タングステン、アルミニウム、又はこれらの組み合わせ等が挙げられる。一実施形態において、第１導電部１２２は、銅又は銅合金からなるシード層を堆積し、電解めっきにより溝を埋め込むことにより形成され得る。なお、第１の誘電体層１２４の表面から余分な導電材料を除去したり、第１の誘電体層１２４および第１の導電性パターン１２２の表面を平坦化したりするために、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）処理等を用いてもよい。
［９４］図２４Ａ～図２４Ｃは、表面側配線構造１２０における５層の第１導電パターン１２２及び第１誘電体層１２４を示している。ただし、表面側配線構造１２０は、任意の数の第１誘電体層１２４に配置された任意の数の第１導電性パターン１２２を含んでいてもよい。表面配線構造１２０は、ゲートコンタクト１１４及びソース・ドレインコンタクト１１２と電気的に接続され、機能回路を形成してもよい。表面配線構造１２０によって形成される機能回路は、ロジック回路、メモリ回路、イメージセンサ回路等を含んでいてもよい。
［９５］図２５Ａ～図２５Ｃにおいて、表面側配線構造１２０の上面には、第１接合層１５２ａ及び第２接合層１５２ｂ（総称して接合層１５２ともいう）によって、キャリア基板１５０（キャリアともいう）が接合されている。キャリア基板１５０は、ガラスキャリア基板、セラミックキャリア基板、ウエハ（例えば、シリコンウエハ）等であってもよい。キャリア基板１５０は、後の工程や完成した装置において、構造支持体を提供してもよい。
［９６］種々の実施形態において、キャリア基板１５０は、誘電体－誘電体接合等の適宜の手法を用いて表面側配線構造１２０に接合されてもよい。誘電体－誘電体接合は、表面側配線構造１２０上に第１接合層１５２ａを堆積させることを含んでいてもよい。幾つかの実施形態では、第１接合層１５２ａは、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法等により堆積された酸化シリコン（例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物等）により構成されている。第２接合層１５２ｂも同様に、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、熱酸化等を用いて接合する前にキャリア基板１５０の表面に形成された酸化物層であってもよい。第１接合層１５２ａ及び第２接合層１５２ｂには、他の材料が用いられてもよい。
［９７］誘電体誘電体接合工程は、第１接合層１５２ａ及び第２接合層１５２ｂの少なくとも一方に表面処理を施してもよい。表面処理は、プラズマ処理を含んでいてもよい。プラズマ処理は、真空環境下で行ってもよい。プラズマ処理の後、表面処理は、さらに、接合層１５２の１つ以上に施す洗浄処理（例えば、脱イオン水によるリンス処理等）を含んでいてもよい。そして、キャリア基板１５０と表面側配線構造１２０とを位置合わせし、両者を押圧してキャリア基板１５０と表面側配線構造１２０との仮接合を開始する。
［９８］また、図２５Ａ～図２５Ｃにおいて、表面側配線構造１２０にキャリア基板１５０を接合した後、トランジスタ構造１０９の裏面が上方を向くようにフリップさせてもよい。トランジスタ構造１０９の裏面とは、能動素子が形成されたトランジスタ構造１０９の表面とは反対側の面である。なお、図２５Ａ～図２５Ｃには、図３の基板５０Ｂと同様の基板５０の詳細な構造が例示されているが、これに限定されるものではない。基板５０の他の実施形態（例えば、５０ａ、５０ｃ）が用いられてもよいことは、当業者には容易に理解できるであろう。
［９９］図２６Ａ～図２６Ｃにおいて、基板１１（例えば、シリコン基板）、拡散バリア層１３、キャップ層１５等のキャリア基板１５０から離れた部分の基板５０を、基板１１、拡散バリア層１３、キャップ層１５の材料に選択されたエッチャントを用いたエッチング処理により選択的に除去する。例えば、エッチング液としてフッ酸（ＨＦ）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及びＴＭＡＨの混合液を用いたメカニカルウエハの薄膜化処理とエッチング処理とを組み合わせて、基板１１、拡散バリア層１３及びキャップ層１５を選択的に除去し、エッチングストップ層１７を露出させるようにしてもよい。
［１００］図２７Ａ～図２７Ｃに示すように、エッチストップ層１７の材料に選択的なエッチング液を用いたエッチング処理により、エッチストップ層１７を選択的に除去する。例えば、シリコンゲルマニウム（例えば、ＳｉＧｅ：Ｂ）からなるエッチングストップ層１７に対して、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行うことにより、エッチングストップ層１７を選択的に除去することができる。エッチングストップ層１７を選択的にエッチングした後、キャップ層１９を露出させる。
［１０１］図２８Ａ～Ｃにおいて、ＣＭＰ等の平坦化処理を行い、キャップ層１９及び拡散バリア層２１を除去する。平坦化処理後、半導体層２３を露出させる。図２５Ａ～図２８Ｃに示す工程は、キャリア基板１５０へのデバイス層（半導体層２３及びその上に形成されたトランジスタ等の電気部品を含む）及び表面配線構造１２０の転写を示している。
［１０２］なお、図２５Ａ～図２８Ｃの処理工程では、一例として基板５０Ｂが用いられる。当業者であれば、本開示を読むと、他の種類の基板（例えば、５０ａ、５０ｃ）に対する処理工程を適応することができる。例えば、基板５０が図４の基板５０Ｃの構造を有する場合を考える。具体的には、エッチストップ層１７、２９及びキャップ層１９、３１がボロン（Ｓｉ：Ｂ）によりドープされたシリコンであり、アンドープ半導体層２５がアンドープのエピタキシャルシリコンである場合を考える。次に、デバイス層及び表面配線構造１２０をキャリア基板１５０に転写する工程として、基板１１のキャリア基板１５０から離れた第１の部分を研削加工により除去してもよい。次に、フッ酸（ＨＦ）、硝酸（ＨＮＯ３）および酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチングにより、研削工程後に露出した基板１１の第２の部分を除去する。次に、ＴＭＡＨを用いたエッチング処理を行い、基板１１及び拡散バリア層１３の残部を選択的に除去する。次に、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行い、エッチストップ層１７及びキャップ層１９を選択的に除去する。次に、ＴＭＡＨを用いたエッチング処理を行い、拡散バリア層２１、アンドープ半導体層２５及び拡散バリア層２７を選択的に除去する。次に、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行い、エッチングストップ層２９及びキャップ層３１を選択的に除去する。次に、拡散バリア層３３を除去し、半導体層２３を露出させるＣＭＰ工程を行ってもよい。
［１０３］図２９Ａ～Ｃにおいて、基板５０の半導体層２３に薄膜化処理を施してもよい。薄膜化工程は、平坦化工程（例えば、ＣＭＰ）、エッチバック工程、又はこれらの組み合わせ等を含んでいてもよい。薄化工程は、第１エピタキシャル材料９１の表面配線構造１２０とは反対側の面を露出させてもよい。また、基板５０の半導体層２３の一部は、薄膜化工程後に、ゲート構造体（例えば、ゲート電極１０２及びゲート絶縁層１００）及びナノ構造体５５上に残存していてもよい。図２９Ａ～Ｃに示すように、基板５０、第１エピタキシャル材料９１、ＳＴＩ領域６８、及びフィン６６の裏面は、薄膜化工程後において、互いに面一となっていてもよい。
［１０４］図３０Ａ～図３０Ｃでは、フィン６６及び基板５０の残部が除去され、第２誘電体層１２５に置換されている。フィン６６及び基板５０のエッチングは、例えば、等方性エッチング（例えば、ウェットエッチング）又は異方性エッチング（例えば、ドライエッチング）等の適宜のエッチング方法を用いて行うことができる。エッチング工程は、フィン６６及び基板５０の材料に対して選択的なものであってもよい（例えば、フィン６６及び基板５０の材料を、ＳＴＩ領域６８、ゲート絶縁膜１００、エピタキシャルソース・ドレイン領域９２及び第１エピタキシャル材料９１の材料よりも速い速度でエッチングする）。フィン６６及び基板５０をエッチングした後、ＳＴＩ領域６８、ゲート絶縁膜１００、エピタキシャルソース・ドレイン領域９２及び第１エピタキシャル材料９１の表面を露出させてもよい。
［１０５］その後、フィン６６及び基板５０を除去して形成された凹部内のトランジスタ構造１０９の裏面に第２の誘電体層１２５を堆積する。第２の絶縁膜１２５は、ＳＴＩ領域６８、ゲート絶縁膜１００、及びエピタキシャルソース・ドレイン領域９２上に堆積されていてもよい。第２の絶縁層１２５は、ＳＴＩ領域６８、ゲート絶縁層１００、エピタキシャルソース・ドレイン領域９２及び第１のエピタキシャル材料９１の表面に物理的に接していてもよい。第２の誘電体層１２５は、図２１Ａ～図２１Ｃに関して前述した第２のＩＬＤ１０６と実質的に同様であってよい。例えば、第２の誘電体層１２５は、第２のＩＬＤ１０６と同様の材料及びプロセスを用いて形成することができる。図３０Ａ～Ｃに示すように、ＣＭＰ法等を用いて、第２の絶縁層１２５の上面がＳＴＩ領域６８及び第１のエピタキシャル材料９１の上面と面一となるように、第２の絶縁層１２５の材料を除去してもよい。
［１０６］図３１Ａ～Ｃにおいて、第１エピタキシャル材料９１を除去して第５の凹部１２８を形成し、第５の凹部１２８内に第２シリサイド領域１２９を形成する。第１エピタキシャル材料９１の除去は、例えばウェットエッチング等の等方性エッチングにより行うことができる。このエッチング処理は、第１エピタキシャル材料９１の材料に対して高いエッチング選択比を有することができる。このように、第２の誘電体層１２５、ＳＴＩ領域６８、及びエピタキシャルソース・ドレイン領域９２の材料を大きく除去することなく、第１のエピタキシャル材料９１を除去することができる。第５の凹部１２８は、ＳＴＩ領域６８の側壁、エピタキシャルソース・ドレイン領域９２の裏面、及び第２の誘電体層１２５の側壁を露出していてもよい。
［１０７］次いで、第５の凹部１２８のうち、エピタキシャルソース・ドレイン領域９２の裏面側に、第２のシリサイド領域１２９を形成してもよい。第２のシリサイド領域１２９は、図２２Ａ～Ｃに関して前述した第１のシリサイド領域１１０と同様であってよい。例えば、第２のシリサイド領域１２９は、第１のシリサイド領域１１０と同様の材料で同様のプロセスを用いて形成することができる。
［１０８］図３２Ａ～図３２Ｃでは、第５の凹部１２８に裏面ビア１３０が形成されている。裏面ビア１３０は、第２の誘電体層１２５及びＳＴＩ領域６８を貫通し、第２のシリサイド領域１２９を介してエピタキシャルソース・ドレイン領域９２に電気的に接続されている。裏面ビア１３０は、図２３Ａ～図２３Ｃに関して前述したソース・ドレインコンタクト１１２と同様であってよい。例えば、裏面ビア１３０を同様の材料で形成し、ソース・ドレインコンタクト１１２として同様のプロセスを用いてもよい。
［１０９］図３３Ａ～３３Ｄでは、第２の誘電体層１２５、ＳＴＩ領域６８、及び裏面ビア１３０上に、導電線１３４及び第３の誘電体層１３２が形成されている。第３誘電体層１３２は、第２誘電体層１２５と同様であってもよい。例えば、第３誘電体層１３２を同様の材料で形成し、第２誘電体層１２５として同様のプロセスを用いてもよい。
［１１０］３層目の誘電体層１３２には、導電線１３４が形成されている。導電線１３４の形成は、例えば、フォトリソグラフィ法とエッチング法とを組み合わせて、第３誘電体層１３２に凹部をパターニングすることにより行うことができる。第３誘電体層１３２の凹部のパターンは、導電線１３４のパターンに対応していてもよい。そして、凹部に導電材料を堆積させることにより、導電線１３４を形成する。導電線１３４は、金属層からなり、単層であってもよいし、異なる材料からなる複数の副層からなる複合層であってもよい。いくつかの実施形態では、導電線１３４は、銅、アルミニウム、コバルト、タングステン、チタン、タンタル、ルテニウム等であることが好ましい。凹部に導電材料を充填する前に、任意の拡散バリア層及び／又は任意の密着層を堆積してもよい。バリア層／密着層の材料としては、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化チタン等が好適である。導電線１３４は、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、めっき等を用いて形成することができる。導電線１３４は、裏面ビア１３０及び第２シリサイド領域１２９を介して、エピタキシャルソース・ドレイン領域９２に物理的且つ電気的に接続されている。また、第３の誘電体層１３２上に形成された余分な導電線１３４を除去するために、平坦化処理（例えば、ＣＭＰ、研削、エッチバック等）を行ってもよい。
［１１１］幾つかの実施形態では、導電線１３４は、パワーレールであり、エピタキシャルソース・ドレイン領域９２を基準電圧や電源電圧等に電気的に接続する導電線である。このようにして得られた半導体ダイの表面ではなく裏面にパワーレールを配置することにより、利点を得ることができる。例えば、ナノＦＥＴのゲート密度及び／又は表面配線構造１２０の配線密度を高くしてもよい。また、半導体ダイの裏面側にパワーレールを広く配置することができるため、抵抗を低減することができ、ナノＦＥＴへの電力供給効率を向上させることができる。例えば、導電線１３４の幅は、表面側配線構造１２０の第１層の導電線（例えば、第１導電パターン１２２）の幅の２倍以上であってもよい。
［１１２］図３３Ｄは、裏面ビア１３０が電気的に接続されているエピタキシャルソース・ドレイン領域９２の高さが、裏面ビア１３０が電気的に接続されていないエピタキシャルソース・ドレイン領域９２の高さよりも高い実施形態を示している。エピタキシャルソース・ドレイン領域９２の高さは、第１の凹部８６及び第２の凹部８７の深さ、及び／又は、第１のエピタキシャル材料９１の厚さを制御することにより選択することができる。また、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２の高さを、裏面ビア１３０と電気的に接続されているエピタキシャルソース・ドレイン領域９２の高さよりも低く形成することにより、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２を、導電ライン１３４から第２の誘電体層１２５の厚さ分だけ離間させることができる。これにより、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２を導電線１３４からより良好に分離することができ、デバイス性能を向上させることができる。
［１１３］図３４Ａ～図３４Ｃでは、第３の誘電体層１３２及び導電線１３４上に、裏面配線構造１３６の残りの部分が形成されている。裏面配線構造１３６は、トランジスタ構造１０９の裏面（例えば、トランジスタ構造１０９の能動素子が形成される側とは反対側）に形成されているため、裏面配線構造と呼ぶことができる。裏面配線構造１３６は、第２の誘電体層１２５と、第３の誘電体層１３２と、裏面ビア１３０と、導電線１３４とを備えている。裏面配線構造１３６は、さらに、４層目の誘電体層１３８ａ～１３８ｆ（４層目の誘電体層１３８と総称する）に形成された導電性配線１４０ａ～１４０ｃ（導電性配線１４０と総称する）と、導電性ビア１３９ａ～１３９ｃ（導電性ビア１３９と総称する）とを備えていてもよい。導電体１３９は、４層目の誘電体層１３８を貫通しており、導電線１４０の層間を上下に接続している。なお、裏面配線構造１３６の導電線１４０、導電ビア１３９及び第４誘電体層１３８は、表面配線構造１２０の対応する構造と同一又は同様のプロセス及び材料を用いて形成することができるので、詳細な説明は省略する。図３４Ａ～図３４Ｃに示した第４誘電体層１３８の層数は一例であり、裏面配線構造１３６に用いる第４誘電体層１３８の層数は任意である。
［１１４］図３４Ａ～図３４Ｃを参照して、裏面配線構造１３６上には、パッシベーション層１４４と、ＵＢＭ（ＵｎｄｅｒＢｕｍｐ冶金構造）１４６と、外部接続部１４８とが形成されている。パッシベーション層１４４は、ＰＢＯ、ポリイミド、ＢＣＢ等のポリマーを含んでいてもよい。あるいは、パッシベーション層１４４は、酸化シリコン、窒化シリコン、炭化シリコン、酸窒化シリコンなどの非有機誘電体材料を含んでいてもよい。パッシベーション層１４４は、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法等により成膜することができる。
［１１５］ＵＢＭ１４６は、パッシベーション層１４４を介して裏面配線１３６の導電線１４０に形成され、ＵＢＭ１４６には外部接続部１４８が形成されている。ＵＢＭ１４６は、めっき処理等により形成された銅、ニッケル、金等の１層又は２層以上を含んでいてもよい。ＵＢＭ１４６には、外部コネクタ１４８（例えば、半田ボール）が形成されている。外部接続部１４８の形成は、ＵＢＭ１４６の露出部分に半田ボールを載置し、半田ボールをリフローすることを含んでもよい。外部接続部１４８の形成は、めっき工程を経て最上層の導電線１４０Ｃ上に半田領域を形成した後、半田領域をリフローすることを含む。ＵＢＭ１４６及び外部コネクタ１４８は、他のデバイス、再配線構造、ＰＣＢ（ｐｒｉｎｔｅ ｄｃｉｒｃｕｉｔ ｂｏａｒｄ）、マザーボード等の他の電気部品との入出力接続に用いられてもよい。ＵＢＭ１４６及び外部コネクタ１４８は、上述したナノＦＥＴに信号、電源電圧、及び／又はグランド接続を行うための裏面入出力パッドとも呼ばれる。
［１１６］図３５、図３６Ａ、図３６Ｂ、図３７は、実施の形態に係る半導体パッケージの各製造段階における断面図である。図３５、図３６Ａ、図３６Ｂ、図３７は、エッチングストップ層及び拡散バリア層を有する基板を用いた半導体ダイ２１６のウェハ２１８への転写を示している。ウェハ２１８は、被加工物とも称され得る。なお、本明細書において被処理体という言葉を用いた場合は、ウエハやキャリア基板等を意味する場合がある。
［１１７］図３５を参照して、ウェハ２１８に基板２０２が接合される。基板２０２は、図３の基板５０Ｂと同様である。基板２０２は、犠牲基板２０３と、エッチストップ層２０７と、エッチストップ層２０７の上面及び下面の拡散バリア層２０５、２０９と、半導体層２１１とを有する。犠牲基板２０３、エッチストッパ層２０７、拡散バリア層２０５、２０９および半導体層２１１は、それぞれ、図３の犠牲基板１１、エッチストッパ層１７、拡散バリア層１３、２１および半導体層２３に対応する。一実施形態においては、犠牲基板２０３はシリコン基板であり、エッチストップ層２０７は、ボロン（例えばＳｉ：Ｂ）がドープされたシリコン層又はボロン（例えばＳｉＧｅ：Ｂ）がドープされたシリコンゲルマニウム層であり、拡散バリア層２０５及び２０９は、シリコンと酸素挿入部分単層とが交互に積層された積層体であり、半導体層２１１は、シリコン層である。
［１１８］図３５に示すように、半導体層２１１に半導体ダイ２１６を形成する。半導体ダイ２１６は、表面にダイコネクタ２１５が形成され、ダイコネクタ２１５の周囲にパッシベーション層２１３が形成されている。ウエハ２１８は、基板２２１と、導電パッド２１９と、導電パッド２１９の周囲の基板２２１の上面に形成されたパッシベーション層２１７とを含む。ウエハ２１８は、導電パッド２１９と電気的に接続された導電線及びビアを有していてもよい。図３５の例では、基板２０２とウェハ２１８とをハイブリッド接合により接合しているが、マイクロバンプを用いた接合等、他の接合手法を用いてもよい。
［１１９］図３６Ａにおいて、基板２０２は、例えば、エッチング、研削、またはこれらの組み合わせ等を用いて、裏面から薄膜化されている。なお、裏面薄化処理は、図２５Ａ～図２８Ｃを参照して説明した処理と同一または同様の処理を含んでよいので、詳細な説明は省略する。裏面薄化工程後、犠牲基板２０３、エッチストップ層２０７、拡散バリア層２０５、２０９は除去され、半導体ダイ２１６はウエハ２１８に接合されたままである。いくつかの実施形態では、半導体ダイ２１６の厚さＴ３は、１００ｎｍ未満であることが好ましい。このような薄い半導体ダイ２１６の厚さ（例えば＜１００ｎｍ）は、エッチングストップ層２０７及び拡散バリア層２０５／２０９を有する基板２０２を用いることにより実現される。このように、半導体ダイ２１６の総厚ばらつき（ＴＴＶ）（例えば平坦な上面）を小さくすることで、図３７を参照して後述するように、半導体ダイ２１６上に半導体ダイを積層する際に、ダイ積層が容易になるという利点がある。
［１２０］図３６Ａの例では、ウエハ２１８に転写される半導体ダイ２１６は、ＴＴＶが低減された薄層（例えば、≦１００ｎｍ）である半導体層２１１等の単層基板を有する。図３６Ｂに示すように、基板２０２は、半導体層２１１よりも厚い基板２１２上に半導体層２１１（例えば、ＴＴＶを薄くした１００ｎｍ未満の厚さの薄い層）を形成した基板構造のような、積層または多層の基板構造を有する半導体ダイ２１６を搬送するために用いられてもよい。当業者であれば、図３６Ａ及び図３６Ｂに示すダイ構造のいずれにおいても、ＴＴＶが低減された薄い半導体層２１１を有するダイをウエハ２１８に転写することに伴う、３ＤＩＣパッケージを形成することができるという利点があることは容易に理解されるであろう。
［１２１］図３７において、半導体ダイ２１６の周囲のウエハ２１８の上面には、誘電体材料２２３（例えば、モールド材やギャップフィルオキサイド）が形成されている。なお、半導体ダイ２１６の上面から余分な誘電体２２３を除去し、半導体ダイ２１６と誘電体２２３との上面を面一にするために、ＣＭＰ等の平坦化処理を行ってもよい。したがって、図３５、図３６Ａ、図３６Ｂ、図３７は、半導体ダイをウエハに貼り合わせて裏面薄化処理を行って３ＤＩＣパッケージを形成する工程を示しており、エッチングストップ層と拡散バリア層を有する本実施の形態の基板により、裏面薄化処理が容易になる。なお、図３５～図３７の処理を繰り返すことにより、図３７の構造に半導体ダイを追加してもよく、当業者であれば容易に理解できる。
［１２２］図３８、３９Ａ、３９Ｂ、４０、４１は、実施の形態に係る半導体パッケージの各製造段階における断面図である。図３８、３９ａ、３９ｂ、４０、４１は、３ＤＩＣパッケージをウェハ・トゥ・ウェハ接合と裏面薄化により形成する工程を示しており、エッチングストップ層と拡散バリア層を有する種々の実施形態の基板により、裏面薄化プロセスが容易になる。
［１２３］図３８では、ウエハ２１８にウエハ２３０ａが接合されている。ウェハ２１８は、図３５のウェハ２１８と同一または同様である。ウエハ２３０ａは、犠牲基板２３１と、エッチストップ層２３５と、拡散バリア層２３３、２３７と、半導体層２３９とを有する。犠牲基板２３１、エッチストップ層２３５、拡散バリア層２３３／２３７、及び半導体層２３９は、それぞれ、図３の犠牲基板１１、エッチストップ層１７、拡散バリア層１３、２１、及び半導体層２３に対応する。半導体層２３９には、複数の半導体ダイが形成されており、ウェハ２３０ａの表面には、ダイコネクタ２４３及びパッシベーション層２４１が形成されている。ウエハ２３０ａとウエハ２１８とは、ハイブリッド接合により接合されている。なお、ウエハ２３０ａとウエハ２１８との接合には、マイクロバンプを介した接合等の他の接合方法を用いてもよい。
［１２４］図３９Ａにおいて、犠牲基板２３１、エッチストップ層２３５、拡散バリア層２３３、２３７を除去するための裏面薄化工程を行う。複数の半導体ダイからなるウエハ２３０ａの半導体層２３９は、ウエハ２１８に接合されたままである。なお、裏面薄化処理は、図２５Ａ～図２８Ｃを参照して説明した処理と同一または同様の処理を含んでよいので、詳細な説明は省略する。裏面薄化工程後の半導体層２３９の厚さは、１００ｎｍよりも薄いことが好ましい。
［１２５］図３９Ａの例では、ウエハ２１８に転写されるウエハ２３０ａ（例えば、半導体層２３９）は、単層構造である。他の実施形態では、図３９Ｂに示すように、搬送されるウェハ２３０ａは、半導体層２３９よりも厚い半導体層２３８の上に、ＴＴＶが低減された薄い半導体層２３９（例えば、厚さ１００ｎｍ未満）が形成された構造などの積層構造を有する。当業者であれば、図３９Ａ及び図３９Ｂに示す搬送されたウエハ構造のいずれにおいても、ＴＴＶが低減されたシフィン半導体層２３９を用いてウエハ２３０ａを搬送することに伴う３ＤＩＣパッケージを形成することができるという利点があることは容易に理解されるべきである。
［１２６］図４０において、図３８及び図３９Ａの処理を繰り返すことにより、図３９Ａの構造体にウェハ（例えば、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅ、２３０ｆ）を追加する。なお、各付加ウェハは、図３８のウェハ２３０ａと同一又は類似の構造を有しており、下地ウェハに貼り付けられた後（例えば、貼り付けられた後）、半導体ダイを構成する半導体層のみが下地ウェハに貼り付けられたままとなるように、裏面薄化処理が行われる。なお、図示しないが、各ウエハ（例えば２３０ａ～２３０ｆ）には、上下のウエハと電気的に接続するための貫通電極（ＴＳＶ）が形成されていてもよい。図４０において、搬送されるウエハ（例えば２３０ａ～２３０ｆ）は、図３９Ａのウエハ２３０ａと同様の構造を有するように図示されているが、これに限定されるものではない。なお、図４０の搬送されるウエハは、図３９のウエハ２３０ａと同様の構造を有していてもよいことは、当業者には容易に理解できるであろう。
［１２７］所望の枚数のウエハを貼り付けた後、例えばダイシング領域２２９に沿って個片化処理を行い、図４０の構造体を複数の個片３ＤＩＣパッケージに分離する。図４１は、個片化工程後の個片３ＤＩＣパッケージを示している。図４１の３ＤＩＣパッケージは、ウエハ２１８の一部に対応する半導体ダイ２２８を有し、複数の半導体ダイ２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆを有し、複数の半導体ダイ２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆのそれぞれは、ウエハ（例えば２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅ、２３０ｆ）の一部に対応する。開示された実施形態によれば、エッチストップ層と拡散バリア層とを有する基板において、裏面薄化工程により薄い半導体層を転写することにより、複数枚のウエハの積層を容易に行うことができる。
［１２８］実施形態によれば、以下の効果が得られる。例えば、本発明の基板は、エッチストップ層と拡散バリア層の両方を有することにより、エッチストップ層におけるドーパントの外方拡散を抑制しつつ、優れたエッチング選択比を実現することができる。その結果、高性能なデバイスを形成するのに適した、薄い（例えば＜１００ｎｍ）高品質な半導体層（例えばエピタキシャル半導体材料）を、開示の基板に形成することができる。半導体層に電気素子（例えば、トランジスタ）を形成した後、半導体層を裏面薄化処理により被加工物（例えば、キャリア、ウエハ、基板）に容易に転写することができる。開示された構造及び方法は、ＳＰＲ（Ｓｕｐｅｒ Ｐｏｗｅｒ Ｒａｉｌ）用途など、半導体デバイス層の転写が必要な用途に好適である。ＳＰＲ用途では、デバイス層の転写にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。しかし、ＳＯＩ基板は高価である。本発明によれば、高価なＳＯＩ基板に安価に代替することができる。また、転写される薄層のＴＴＶを小さくすることができるため、複数のデバイス層を積層して３ＤＩＣデバイスやパッケージを形成することが容易となり、集積度を向上させることができる。
［１２９］図４２は、半導体構造体の製造方法１０００のフローチャートを示す。なお、図４２に示す実施方法は、可能な多くの実施方法の一例に過ぎない。当業者であれば、多くの変形例、代替例及び修正例を認識するであろう。例えば、図４２に示すような種々のステップを追加、削除、置き換え、再配置、繰り返してもよい。
［１３０］図４２を参照して、ブロック１０１０では、基板上にエッチストップ層が形成される。ブロック１０２０では、エッチストップ層上に第１の拡散バリア層が形成される。ブロック１０３０では、第１の拡散バリア層上にトランジスタを含む半導体素子層が形成される。ブロック１０４０では、半導体素子層の表面側の半導体素子層上に、トランジスタと電気的に接続された第１の配線構造が形成される。ブロック１０５０では、第１の配線構造をキャリアに貼り付ける。ブロック１０６０では、貼り付けた後に、基板、エッチストップ層、第１の拡散バリア層を除去する。ブロック１０７０では、除去後の半導体素子層の裏面に第２の配線構造を形成する。
［１３１］実施形態に係る半導体装置の形成方法は、基板上にエッチングストップ層を形成する工程と、前記エッチングストップ層上に第１の拡散バリア層を形成する工程と、前記第１の拡散バリア層上にトランジスタを含む半導体素子層を形成する工程と、前記半導体素子層の表面側の前記半導体素子層上に前記トランジスタと電気的に接続された第１の配線構造を形成する工程と、前記第１の配線構造をキャリアに貼り付ける工程と、前記貼り付けの後、前記基板、前記エッチングストップ層及び前記第１の拡散バリア層を除去する工程と、前記除去の後、前記半導体素子層の裏面に第２の配線構造を形成する工程と、を備える。一態様では、前記エッチストップ層を形成する工程は、第１ドーパントがドープされた第１半導体材料を形成する工程を含む。本発明の好ましい態様は、前記第１の半導体材料は、シリコンまたはシリコンゲルマニウムであり、前記第１のドーパントは、ボロン、リン、ヒ素、インジウムまたはアンチモンであることを特徴とする。一態様では、第１半導体材料における第１ドーパントの濃度は、約２Ｅ１９ａｔｏｍｓ／ｃｍ３以上約５Ｅ２１ａｔｏｍｓ／ｃｍ３以下である。本発明の好ましい態様は、前記第１の拡散バリア層を形成する工程は、前記エッチストップ層上に第１の数のエピタキシャルシリコン層を形成する工程と、前記第１の数のエピタキシャルシリコン層とインターリーブされた第２の数の酸素挿入部分単層を形成する工程とを含むことを特徴とする。一実施形態では、第２の数は、第１の数よりも１つ少ない。本発明の好ましい態様は、前記第２の酸素挿入部分単層の各々は、前記シリコン層に酸素が取り込まれたシリコン層であることを特徴とする。本発明の好ましい態様は、前記第２の酸素挿入部分単層の酸素濃度は、バックグラウンド酸素濃度レベルよりも数桁高いことを特徴とする。本発明の好ましい態様は、前記半導体デバイス層を形成する工程は、前記第１の拡散バリア層上にエピタキシャル半導体材料を形成する工程と、前記エピタキシャル半導体材料中に前記トランジスタを形成する工程とを含むことを特徴とする。本発明の好ましい態様は、前記第２の配線構造を形成する工程は、前記半導体素子層の裏面に誘電体層を形成する工程と、前記誘電体層に電源線を形成する工程とを含むことを特徴とする。本発明の好ましい態様は、前記エッチストップ層を形成する前に、前記基板上に第２の拡散バリア層を形成する工程をさらに含み、前記第２の拡散バリア層は、前記基板と前記エッチストップ層との間に形成されていることを特徴とする。本発明の好ましい態様は、前記第２の拡散バリア層と前記エッチストップ層との間に第１のシリコンキャップ層を形成する工程と、前記エッチストップ層と前記第１の拡散バリア層との間に第２のシリコンキャップ層を形成する工程とをさらに含むことを特徴とする。
［１３２］実施形態に係る半導体装置の形成方法は、基板上に、第１のドーパントがドープされた第１の半導体材料からなるエッチストップ層を形成する工程と、前記エッチストップ層上に、不連続な酸素層でインターリーブされたシリコン層からなる第１の拡散バリア層を形成する工程と、前記第１の拡散バリア層上に、第２の半導体材料をエピタキシャル成長させる工程と、前記第２の半導体材料にトランジスタを形成する工程と、前記第２の半導体材料上に、第１の配線構造を形成する工程と、前記第１の配線構造をキャリアに貼り付ける工程と、前記貼り付けの後、前記基板、前記エッチストップ層及び前記第１の拡散バリア層を除去する工程と、を含む。本発明の好ましい態様は、前記エッチストップ層を形成する前に、前記基板上に、前記基板と前記エッチストップ層との間に第２の拡散バリア層を形成する工程をさらに含み、前記第２の拡散バリア層は、不連続な酸素層が介在したシリコン層からなることを特徴とする。本発明の好ましい態様は、前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成することを特徴とする。本発明の好ましい態様は、前記第１の配線構造は、前記トランジスタのソース・ドレイン領域の第１の面に電気的に接続されており、前記除去工程の後、前記トランジスタの裏面に第２の配線構造を形成する工程をさらに含み、前記第２の配線構造は、前記ソース・ドレイン領域の前記第１の面に対向する第２の面に電気的に接続されていることを特徴とする。本発明の好ましい態様は、前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成することを特徴とする。
［１３３］実施形態に係る半導体装置の形成方法は、基板上にドープ半導体層を形成する工程と、前記ドープ半導体層上に、エピタキシャルシリコン層と酸素の一部単層とを交互に含む拡散バリア層を形成する工程と、前記拡散バリア層上にトランジスタを含むデバイス層を形成する工程と、前記デバイス層を被加工物に転写する工程と、を含み、前記転写工程は、前記デバイス層を前記被加工物に接合する工程と、前記接合後に、前記基板、前記ドープ半導体層及び前記拡散バリア層を除去する工程と、を含む。本発明の好ましい態様は、前記転写前に、前記デバイス層上に第１の配線構造を形成する工程をさらに含み、前記デバイス層は、前記第１の配線構造を介して前記被加工物に接合されていることを特徴とする。本発明の好ましい態様は、前記基板、前記ドープ半導体層および前記拡散バリア層を除去する工程は、第１のエッチング工程を用いて前記基板および前記ドープ半導体層を選択的に除去する工程と、前記第１のエッチング工程の後に、前記第１のエッチング工程とは異なる第２のエッチング工程を用いて前記拡散バリア層を選択的に除去する工程とを含むことを特徴とする。
［１３４］上述したいくつかの実施形態の概要は、当業者が本開示の態様をよりよく理解するために詳細に説明したものである。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他の工程や構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。
［１４］また、本明細書では、説明の便宜上、「下」、「下」、「上」、「上」等の空間的な相対的な用語を用いて、図に示すように、ある要素又は特徴と他の要素又は特徴との関係を説明する場合がある。なお、空間的な相対的な用語とは、図に示した向きの他、使用時や動作時における機器の向きも含むものとする。他の方向（９０度回転等）であってもよく、空間的な相対的な記述子についても同様に解釈することができる。なお、本明細書及び図面において、同一又は類似の要素には、同一又は類似の材料を用いて同一又は類似の形成方法により形成された同一又は類似の符号を付している。また、符号が同じでアルファベットが異なる図（例えば、図９Ａ、図９Ｂ、図９Ｃ）は、製造段階は同じであるが断面が異なる様々な構造の図を示している。
［１５］多層基板は、犠牲基板と、犠牲基板上のエッチストップ層と、エッチストップ層上の拡散バリアと、拡散バリア層上の半導体層とを有する。エッチストップ層は、高濃度の半導体材料で形成されており、拡散バリア層に対するエッチング選択性に優れている。拡散バリア層は、シリコンと酸素挿入部分単層の交互層からなり、エッチストップ層のドーパントの基板の半導体層への外方拡散を抑制する。その結果、拡散バリア層上に、高性能の半導体装置を形成するのに適した、薄い（例えば、＜１００ｎｍ）高品質の半導体層が形成される。半導体層は、基板の構造上容易な選択エッチングプロセスを用いた貼り合わせ工程及びその後の裏面薄化工程により、被処理体（例えば、ウエハ、キャリア等）に容易に転写することができる。
［１６］本明細書では、ナノＦＥＴを用いたダイについて説明する。しかしながら、ナノＦＥＴに代えて、あるいは、ナノＦＥＴと組み合わせて、他の種類のトランジスタ（例えば、フィンＦＥＴ（フィン型電界効果トランジスタ）、プレーナ型トランジスタ等）を含むウェハやダイ全般に対して、種々の実施形態を適用することができる。
［１７］図１は、ナノＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴ等）を立体視した例を示している。ナノＦＥＴは、基板５０（例えば、半導体基板）上のフィン６６上に、ナノＦＥＴのチャネル領域として機能するナノ構造体５５（例えば、ナノシート、ナノワイヤ等）を備えている。ナノ構造体５５は、ｐ型ナノ構造体、ｎ型ナノ構造体、又はこれらの組み合わせを含んでいてもよい。隣り合うＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）領域６８は、隣り合うＳＴＩ領域６８の間に配置されており、隣り合うＳＴＩ領域６８の間から上方に突出していてもよい。なお、フィン６６の底部は、基板５０と連続した１つの材料で示されているが、フィン６６及び／又は基板５０の底部は、単一の材料で構成されていてもよいし、複数の材料で構成されていてもよい。ここで、フィン６６とは、隣り合うＳＴＩ領域６８の間に延在する部分をいう。
［１８］ゲート絶縁膜Ｓ１００は、フィン６６の上面上であって、ナノ構造体５５の上面、側壁及び底面に沿って形成されている。ゲート電極Ｓ１０２は、ゲート絶縁膜Ｓ１００上に形成されている。ゲート絶縁膜Ｓ１００およびゲート電極Ｓ１０２の両側のフィン６６上には、エピタキシャルソース・ドレイン領域９２が配置されている。
［１９］図１は、後の図で用いられる基準断面をさらに示している。断面Ａ－Ａ’は、ゲート電極１０２の長手軸に沿っており、例えば、ナノＦＥＴのエピタキシャルソース・ドレイン領域９２間の電流の流れる方向に垂直な方向である。断面Ｂ－Ｂ’は、断面Ａ－Ａ’と平行であり、複数のナノＦＥＴのエピタキシャルソース・ドレイン領域９２を貫通している。断面Ｃ－Ｃ’は、断面Ａ－Ａ’に垂直であり、ナノＦＥＴのフィン６６の長手軸に平行であり、例えば、ナノＦＥＴのエピタキシャルソース・ドレイン領域９２間に電流が流れる方向である。
［２０］本実施形態では、ゲートラストプロセスを用いて形成されるナノＦＥＴについて説明する。他の実施形態では、ゲートファーストプロセスが用いられてもよい。また、プレーナ型ＦＥＴやフィン型電界効果トランジスタ（フィンＦＥＴ）等のプレーナ型デバイスにも適用可能である。
［２１］Ａ図２Ａ及び図２Ｂは、エッチングストップ層及び拡散バリア層を有する基板５０ａの断面図である。図３の基板５０ａ、図３の基板５０ｂ、図４の基板５０ｃは、基板５０の異なる実施形態であり、例えば、図１の基板５０や、図５～図３４の基板５０として用いることができる。
［２２］Ａ図２Ａを参照して、基板５０ａは、犠牲基板１１（基板１１と称してもよい）を含む多層構造を有する。この多層構造は、さらに、基板１１上に順次形成されたエッチストップ層１７、キャップ層１９、拡散バリア層２１、及び半導体層２３（例えば、エピタキシャル半導体材料の層）を含む。
［２３］基板１１は、バルク半導体等の半導体基板であり、ドーピング（例えば、ｐ型またはｎ型のドーパント）されていてもよいし、アンドープであってもよい。例えば、基板１１は、ｐ型基板であってもよいし、ｐ＋型基板であってもよい。他の例として、基板１１は、下部（例えば、Ａ図２Ａの破線１１ｐよりも下側の部分）がｐ＋基板であり、上部（例えば、Ａ図２Ａの破線１１ｐよりも上側の部分）がｐエピタキシャルシリコン層であってもよい。基板１１は、シリコンウェハ等のウェハであってもよい。いくつかの実施形態において、基板１１の半導体材料は、シリコン、ゲルマニウム、炭化シリコンを含む化合物半導体、シリコンゲルマニウムを含む合金半導体、またはこれらの組み合わせを含んでいてもよい。
［２４］エッチストップ層１７は、ドーパントがドープされた半導体材料であることが好ましい。半導体材料としては、シリコン、シリコンゲルマニウム等を用いることができ、ドーパントとしては、ボロン、リン、ヒ素、インジウム、アンチモン等を用いることができる。例えば、エッチストップ層１７は、ボロンがドープされたシリコンゲルマニウム（ＳｉＧｅ）の層であってもよいし、ボロンがドープされたシリコンの層であってもよい。エッチストップ層１７は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ、化学蒸着）法等の適宜の形成方法により形成することができる。エッチストップ層１７におけるドーパント（例えば、ホウ素）の濃度は、２Ｅ１９ａｔｏｍｓ／ｃｍ３以上５Ｅ２１ａｔｏｍｓ／ｃｍ３以下であることが好ましい。例えば、エッチストップ層１７がボロンがドープされたシリコン（Ｓｉ：Ｂ層ともいう）である場合、エッチストップ層１７中のボロンの濃度は、４Ｅ２０ａｔｏｍｓ／ｃｍ３程度であってもよい。他の例として、エッチストップ層１７がボロンがドープされたシリコンゲルマニウム（ＳｉＧｅ：Ｂ層ともいう）である場合、エッチストップ層１７中のボロンの濃度は、２Ｅ２０ａｔｏｍｓ／ｃｍ３程度であってもよい。エッチストップ層１７の厚さｔ１は、一例として５ｎｍ～１００ｎｍ程度とすることができる。その後の処理において、犠牲基板１１、エッチストップ層１７、キャップ層１９及び拡散バリア層２１は、機械的な薄膜化処理と組み合わせて１回以上のエッチングにより除去され、エッチストップ層１７は、基板１１の層１７に隣接する部分を選択的なエッチング処理により除去する際のエッチストップ層として機能する。
［２５］なお、ドープされた半導体層（例えば、ＳｉＧｅ：Ｂ）は、チャネル移動度を向上させるなど、素子性能を向上させるために用いられている。このため、従来の設計では、形成される半導体装置の性能を向上させるために、ドープされた半導体層が最終製品の一部となることがある。しかし、本発明におけるエッチストップ層１７のドープされた半導体材料（例えば、Ｓｉ：Ｂ）は、エッチストップ層として用いられ、最終製品から除去される。本発明のエッチストップ層１７におけるドーパント（例えば、ボロン）の濃度は、従来のドープ半導体層に比べて一桁高い程度（例えば、数百倍）であってもよい。このように高いドーパント濃度であれば、エッチングストップ層１７のエッチング選択比に優れる。例えば、後のエッチング工程で基板１１（例えばシリコン基板）を除去する際に、基板１１とエッチストップ層１７との間で５０以上のエッチング選択比が得られる。すなわち、基板１１は、エッチストップ層１７のエッチングレートの５０倍以上のエッチングレートでエッチングされる。このような高いエッチング選択比は、半導体層２３を別の構造に転写する用途に有利である。また、開示のエッチストップ層１７による高いエッチング選択比が得られない場合には、半導体層２３の転写に時間を要し、経済的に実現できない場合がある。また、高いエッチング選択比は、高いデバイス性能分布を維持するために、被転写層の膜厚均一性を重視する場合に有利である。しかし、エッチストップ層１７のドーピング濃度が高いと、ドーパントが隣接する層に外方拡散してしまう。この後、拡散バリア層２１を形成することにより、エッチストップ層１７のドーパントの外方拡散を防止することができる。
［２６］キャップ層１９は、エピタキシー半導体層（例えば、アンドープエピタキシャルシリコン層）であり、ＣＶＤ等の適宜の形成方法により形成することができる。キャップ層１９は、エッチストップ層１７と拡散バリア層２１との間のバッファ層として機能し、拡散バリア層２１のエピタキシャル材料の欠陥を防止または低減することができる。キャップ層１９の厚さは、１ｎｍ以上３０ｎｍ以下であることが好ましい。ここで、キャップ層１９はアンドープ層であるが、エッチストップ層１７中のドーパントがキャップ層１９中に拡散して、キャップ層１９がドープされた半導体層となる場合、ドープされたキャップ層１９中のドーパント濃度に勾配が生じ、ドープされたキャップ層１９がエッチストップ層１７から離れるにつれてドーパント濃度が低下する場合がある。
［２７］拡散バリア層２１は、シリコン層１２（図２Ｂ参照）に酸素が挿入された部分単分子層１４が積層された積層体であることが好ましい。すなわち、拡散バリア層２１は、シリコン層１２と酸素挿入部分単層１４とが交互に積層されて構成されている（酸素の部分単層、不連続な酸素層ともいう）。図２Ｂは、Ａ図２Ａの領域１０における拡散バリア層２１の拡大図である。
［２８］図２Ｂに示すように、拡散バリア層２１は、第１の数のシリコン層１２を含み、各シリコン層１２は、例えば、半導体材料のエピタキシャル成長に用いられるＣＶＤ法により形成されたアンドープエピタキシャルシリコン層である。シリコン層１２は、シラン（ＳｉＨ４）、ジクロロシラン（ＤＣＳ）等のシリコンを含む前駆体を用いて形成することができる。シリコン層１２の厚さは、一例として、１ｎｍ～３０ｎｍ程度とすることができる。なお、シリコン層１２の厚さは、必ずしも同じである必要はなく、当業者には容易に理解できるように、シリコン層１２の厚さは任意に設定することができる。
［２９］図２Ｂを参照して、拡散バリア層２１は、酸素が挿入された第２の数の部分単層１４をさらに含む。図示した例では、第２の数は、第１の数よりも１つ少ない。例えば、図２Ｂには、非限定的な一例として、６層のシリコン層１２と５層の酸素挿入部分単層１４が示されている。シリコン層１２および酸素挿入部分単層１４の数は、当業者が容易に理解できるように、任意の適切な数とすることができる。酸素挿入部分単層１４の厚さは、０．５ｎｍ未満であってもよい。幾つかの実施形態では、第２の数の酸素挿入部分単層１４の各々における酸素濃度は、処理室や原料、ウェハ表面からの意図しないオフォキシゲンの混入による酸素濃度であるバックグラウンド酸素濃度レベルよりも数桁（例えば、１００倍、１０００倍以上）高い。バックグラウンド酸素濃度レベルは、当業者の理解に基づいて、例えば、製造工程や製品毎の最良の実施形態、性能、要求条件等に依存し得る。
［３０］幾つかの実施形態では、酸素挿入部分単層１４は、酸素が取り込まれたエピタキシャルシリコン層である。酸素挿入部分単層１４は、シリコンエピタキシャル層１２のエピタキシャル成長に用いるＳＡＭＥＣＶＤツールを用いて形成することができる。拡散バリア層２１を形成するためのＣＶＤプロセスの温度は、４００～８００℃程度であることが好ましい。例えば、酸素を含む前駆体（例えば、酸素含有ガス）をＣＶＤエピタキシーツール室に供給して、第１の酸素が挿入された部分単分子膜１４を形成する。前駆体は、Ｈ２、Ｎ２、その他の適切な不活性ガス等のキャリアガスによりＣＶＤエピタキシーツール室内に搬入されてもよい。酸素原子は、シリコン格子の格子間サイトを占め、酸素挿入部分単層１４を形成することが好ましい。シリコンと部分酸素挿入単層の交互層を形成する工程は、目標数のシリコン層１２と部分酸素挿入単層１４が形成されるまで繰り返される。エッチストップ層１７のドーパント（例えば、ボロン）の隣接するシリコン層（例えば、２３）への拡散は、間隙を介した機構を介して起こるため、酸素挿入部分単層１４の格子間サイトに酸素原子が存在することにより、ドーパントの拡散が阻害又は低減される。
［３１］酸素導入部分単層膜１４中の酸素量が少なすぎると、拡散バリア層２１が、エッチングストップ層１７中のドーパントを活性化させるためのアニール処理、後に形成されるソース・ドレイン領域のドーパントを活性化させるためのアニール処理、後に形成される堆積処理の際の熱処理等の後の熱処理において、エッチングストップ層１７のドーパント（例えば、ホウ素）の外部拡散を十分に防止することができない場合がある。酸素挿入部分単層膜１４中の酸素量が多すぎると、後に形成されるシリコンエピタキシャル層１２が不良となり、後述するように、高性能デバイスを形成するための高品質なエピタキシャル材料（例えば、２３）を形成することができない場合がある。
［３２］幾つかの実施形態では、酸素挿入シリコン層１４における酸素の添加量及び／又は濃度は、酸素の単層の一部が形成されるように選択される。ここで、「部分単層」とは、酸素が導入されたシリコン層１４中の酸素濃度が非常に高く（例えば、従来の一般的な酸素含有エピタキシャルシリコン層に比べて数百倍程度）、エッチストップ層１７のドーパント（例えば、ホウ素）の拡散を効果的に抑制することができるが、シリコン格子が破壊される程度の高さ（例えば、酸素の単層程度の高さ）ではないことを意味する。すなわち、酸素挿入シリコン層１４中の酸素の単層は、上層のシリコン層１２と下層のシリコン層１２とを格子整合させることができる。格子配列がないと、シリコン層１２と酸素挿入部分単層膜１４とで転位欠陥が形成され、拡散バリア層２１上に高性能デバイス用の高品質な結晶性半導体層２３が形成されない場合がある。なお、酸素挿入シリコン層１４の実施形態は、上述した例に限定されるものではなく、他の変形例や変形例も可能であり、本発明の範囲に含まれる。
［３３］Ａ図２Ａに戻り、拡散バリア層２１上に半導体層２３を形成する。半導体層２３は、ＣＶＤエピタキシャル法等の適宜の形成方法により形成されたエピタキシャル半導体材料、例えばエピタキシャルシリコン材料である。その後の工程では、半導体層２３にトランジスタ等の電気部品を形成してデバイス層を形成し、このデバイス層を他の半導体構造に転写する。一実施形態においては、半導体層２３の厚さｔ２は、約１００ｎｍ未満である。拡散バリア層２１を設けない場合、エッチストップ層１７に近い半導体層２３の下部がエッチストップ層１７のドーパント（例えばボロン）の外方拡散により汚染され、エッチストップ層１７から遠い半導体層２３の上部に電気部品を形成する必要があるため、このような薄い厚さ（例えば１００ｎｍ未満）を実現することができない場合がある。従って、本発明の拡散バリア層２１によれば、半導体層２３を薄く形成することができ、半導体装置の形成に用いることができる。半導体層２３を薄くすることで、製造時に半導体層２３のエッチングを少なくすることができる要因と相俟って、半導体層２３の総膜厚ばらつき（ＴＴＶ）を小さくすることができる。また、半導体層２３の厚さを薄くすることにより、材料コストを低減することができ、製造時間を短縮することができる。
［３４］エッチングストップ層１７と拡散バリア層２１とは、異なる処理室内に形成されることが好ましい。エッチストップ層１７、拡散バリア層２１及び半導体層２３は、同一の処理室内に形成されることが好ましい。これら実施形態やその変形は、発明の範囲に含まれることを意図している。
［３５］図３は、他の実施形態に係るエッチングストップ層及び拡散バリア層を有する基板５０Ｂの断面図を示す。基板５０ｂは、基板５０ａと同様であるが、エッチストップ層１７の下にキャップ層１５及び拡散バリア層１３が形成されている。キャップ層１５及び拡散バリア層１３は、それぞれキャップ層１９及び拡散バリア層２１と同一又は同様であり、同一又は同様の材料を用いた同一又は同様の形成方法により形成することができるので、詳細な説明は省略する。いくつかの実施形態では、基板５０ｂにおいて、キャップ層１５が省略されてもよい。
［３６］拡散バリア層２１の有効性を確認するための実験を行った。例えば、ボロン（Ｓｉ：Ｂ）がドープされたシリコンからなり、ボロン濃度が４．５Ｅ２０ａｔｏｍｓ／ｃｍ３のエッチストッパ層１７が形成された基板５０Ｂと同様の基板を、１．８秒程度、１０９０ＣのスパイクＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）工程で加熱する。拡散バリア層２１を有する基板５０Ｂは、拡散バリア層２１を有しない基準基板と比較して、半導体層２３へのボロンの拡散深さが約４０％低減されている。
［３７］図４は、エッチングストップ層及び拡散バリア層を有する基板５０Ｃの断面図である。基板５０ｃは、図３の基板５０ｂと同様であるが、エッチングストップ層２９、キャップ層３１、拡散バリア層２７、３３、アンドープ半導体層２５（例えば、アンドープエピタキシャルシリコン層）等の層が追加されている。なお、図４の例では、図３におけるキャップ層１５を省略している。エッチングストップ層２９は、エッチングストップ層１７と同一または同様であり、キャップ層３１は、キャップ層１９と同一または同様であり、拡散バリア層２７、３３は、拡散バリア層Ｓ２１、１３と同一または同様であるため、詳細な説明は省略する。エッチストップ層２９、１７の下には、キャップ層１９と同様のキャップ層が形成されている。一実施形態においては、エッチストップ層１７及び２９は、ボロンがドープされたシリコン（例えば、Ｓｉ：Ｂ）であり、キャップ層３１及び１９は、ボロンがドープされたシリコン（例えば、Ｓｉ：Ｂ）であり、アンドープ半導体層２５は、アンドープエピタキシャルシリコンの層である。
［３８］図５～図３４Ｃは、ナノＦＥＴの製造途中段階の断面図である。図５～８、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａ、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ、２６Ａ、２７Ａ、２８Ａ、２９Ａ、３０Ａ、３１Ａ、３２Ａ、３３Ａ、３４Ａは、図１に示す基準断面Ａ－Ａを示す。図９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ、１５Ｄ、１６Ｂ、１７Ｂ、１８Ｂ、１９Ｂ、２０Ｂ、２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂ、２７Ｂ、２８Ｂ、２９Ｂ、３０Ｂ、３１Ｂ、３２Ｂ、３３Ｂ、３４Ｂは、図１に示す基準Ｂ－Ｂ’断面を示す。図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１４（ｄ）、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃ、図２３Ｃ、図２４Ｃ、図２５Ｃ、図２６Ｃ、図２７Ｃ、図２８Ｃ、図２９Ｃ、図３０Ｃ、図３１Ｃ、図３２Ｃ、３３Ｄ、３４Ｃは、図１に示す基準Ｃ－Ｃ’断面を示す。
［３９］図５では、基板５０が設けられている。基板５０は、基板５０Ａ、基板５０Ｂ、基板５０Ｃ等、本開示のいずれの実施形態であってもよい。なお、以下の図では、簡単のため、基板５０の詳細については図示を省略する場合がある。
［４０］また、図５では、基板５０上に複層積層体６４が形成されている。複層積層体６４は、第１半導体層５１Ａ～５１Ｃ（総称して第１半導体層５１と称する）と、第２半導体層５３ＡＡ～～５３Ｃ（総称して第２半導体層５３と称する）と、を交互に含む。説明の便宜上、以下に詳述するように、第１半導体層５１を除去し、第２半導体層５３をパターニングして、ｎ型領域５０ｎ及びｐ型領域５０ｐに、ナノＦＥＴのチャネル領域を形成する。しかし、第１半導体層５１を除去し、第２半導体層５３をパターニングしてｎ型領域５０ｎにナノＦＥＴのチャネル領域を形成し、第２半導体層５３を除去し、第１半導体層５１をパターニングしてｐ型領域５０ｐにナノＦＥＴのチャネル領域を形成してもよい。なお、第２半導体層５３を除去し、第１半導体層５１をパターニングしてｎ型領域５０ｎにナノＦＥＴのチャネル領域を形成し、第１半導体層５１を除去し、第２半導体層５３をパターニングしてｐ型領域５０ｐにナノＦＥＴのチャネル領域を形成してもよい。なお、第２半導体層５３を除去し、第１半導体層５１をパターニングして、ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に、ナノＦＥＴのチャネル領域を形成してもよい。
［４１］複層積層体６４は、説明の便宜上、第１の半導体層５１及び第２の半導体層５３をそれぞれ３層ずつ含むものとして図示されている。幾つかの実施形態において、複層積層体６４は、任意の数の第１の半導体層５１及び第２の半導体層５３を含んでも良い。複層積層体６４の各層は、ＣＶＤ（ＣｈｅｍｉＣＡｌＶＡｐｏｒＤｅｐｏｓｉｔｉｏｎ、化学気相蒸着）、ＡＬＤ（ＡｔｏｍｉＣＬＡｙｅｒＤｅｐｏｓｉｔｉｏｎ、原子層堆積法）、ＨＶＰＥ（ＶＡｐｏｒＰｈＡｓｅＥｐｉｔＡｘｙ、ハライド気相成長法）、ＭＢＥ（ＭｏｌｅＣｕｌＡｒＢｅＡｍＥｐｉｔＡｘｙ、分子線結晶成長法）等のプロセスを用いてエピタキシャル成長させることができる。種々の実施形態において、第１の半導体層５１は、シリコンゲルマニウム等のｐ型ナノＦＥＴに適した第１の半導体材料で形成され、第２の半導体層５３は、シリコン、シリコンカーボン等のｎ型ナノＦＥＴに適した第２の半導体材料で形成されてもよい。複層積層体６４は、例示的に、ｐ型のナノＦＥＴＳＳに適した最下層の半導体層を有するものとして図示されている。なお、複層積層体６４は、最下層がｎ型ナノＦＥＴに適した半導体層となるように形成されていてもよい。
［４２］第１の半導体材料と第２の半導体材料とは、互いにエッチング選択比が高い材料であってもよい。これにより、第２の半導体材料の第２の半導体層５３を大きく除去することなく、第１の半導体材料の第１の半導体層５１を除去することができ、第２の半導体層５３をパターニングして、ナノＦＥＴのチャネル領域を形成することができる。同様に、第２の半導体層５３を除去し、第１の半導体層５１をパターニングしてチャネル領域を形成する場合には、第１の半導体材料の第１の半導体層５１を大きく除去することなく、第２の半導体材料の第２の半導体層５３を除去することにより、第１の半導体層５１をパターニングしてナノＦＥＴのチャネル領域を形成することができる。
［４３］図６に示すように、基板５０にはフィン６６が形成され、複層積層体６４にはナノ構造体５５が形成されている。ナノ構造体５５及びフィン６６は、複層積層体６４及び基板５０に形成されたトレンチをエッチングすることにより、複層積層体６４及び基板５０に形成されてもよい。エッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）、中性ビームエッチング（ＮＢＥ：ＮｅｕｔｒａｌＢｅａｍＥｔｃｈ）等の任意のエッチングプロセス、またはこれらの組み合わせであってもよい。エッチングは異方性であってもよい。複層積層体６４をエッチングしてナノ構造体５５を形成することにより、第１半導体層５１から第１ナノ構造体５２ａ～５２ｃ（総称して第１ナノ構造体５２という）を形成し、第２半導体層５３から第２ナノ構造体５４ａ～５４ｃ（総称して第２ナノ構造体５４という）を形成することができる。第１ナノ構造体５２及び第２ナノ構造体５４をまとめて、ナノ構造体５５と呼ぶことがある。本実施形態では、フィン６６は、基板５０の半導体層２３（Ａ図２Ａ参照）に形成されている。フィン６６を形成するためのエッチング処理は、基板５０の拡散バリア層（例えば、２１または３３）に到達する前に停止するため、基板５０のフィン６６に接続された部分は、エッチング処理後の半導体層２３の残りの部分に対応することが好ましい。
［４４］フィン６６およびナノ構造体５５は、任意の適切な方法でパターニングされてもよい。例えば、フィン６６及びナノ構造体５５は、ダブルパターニング又はマルチパターニングを含む１以上のフォトリソグラフィ工程を用いてパターニングされてもよい。一般に、ダブルパターニング法やマルチパターニング法は、フォトリソグラフィ法とセルフアライン法とを組み合わせることで、例えば、１回の直接フォトリソグラフィ法よりもピッチの小さいパターンを作成することができる。例えば、一実施形態においては、基板上に犠牲層を形成し、フォトリソグラフィ工程を用いて犠牲層をパターニングする。パターニングされた犠牲層に沿ってスペーサを自己整合的に形成する。その後、犠牲層を除去し、残ったスペーサを用いてフィン６６をパターニングしてもよい。
［４５］図６では、説明の便宜上、ｎ型領域５０ｎとｐ型領域５０ｐのフィン６６の幅を略等しくして示している。ｎ型領域５０ｎにおけるフィン６６の幅は、ｐ型領域５０ｐにおけるフィン６６の幅よりも大きくてもよいし、小さくてもよい。また、フィン６６及びナノ構造体５５は、全体に亘って一定の幅を有するように図示されているが、他の実施形態においては、フィン６６及び／又はナノ構造体５５の幅が基板５０に近づくにつれて連続的に大きくなるように、フィン６６及び／又はナノ構造体５５の側壁がテーパ状に形成されていてもよい。このような実施形態において、各ナノ構造体５５は、異なる幅を有し、台形状であってもよい。
［４６］図７において、フィン６６に隣接してＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、シャロートレンチアイソレーション）領域６８が形成されている。ＳＴＩ領域６８は、基板５０、フィン６６、及びナノ構造体５５上、並びに隣接するフィン６６間に絶縁材料を堆積させることにより形成することができる。絶縁材料は、酸化シリコン等の酸化物であってもよいし、窒化物であってもよいし、これらの組み合わせであってもよく、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）法、流動性ＣＶＤ（ＦＣＶＤ）法等であってもよいし、これらの組み合わせであってもよい。他の絶縁材料は、どのような方法で形成されたものであってもよい。本実施形態では、絶縁材料は、ＦＣＶＤ法により形成された酸化シリコンである。絶縁材料を形成した後にアニール処理を行ってもよい。一実施形態においては、余剰の絶縁材料がナノ構造体５５を覆うように、絶縁材料が形成される。絶縁材料は単層であるが、複数層であってもよい。例えば、いくつかの実施形態においては、まず、基板５０の表面、フィン６６及びナノ構造体５５に沿ってライナー（別途図示せず）を形成してもよい。その後、ライナー上に上述したようなフィル材を形成してもよい。
［４７］次に、絶縁材料の除去処理を行い、ナノ構造体５５上の余分な絶縁材料を除去する。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理、エッチバック処理、あるいはこれらの組み合わせ等を利用してもよい。平坦化工程は、平坦化工程が完了した後に、ナノ構造体５５及び絶縁材料の上面が面一となるようにナノ構造体５５を露出させる工程である。
［４８］その後、絶縁材料をリセスしてＳＴＩ領域６８を形成する。絶縁材料は、ｎ型領域５０ｎおよびｐ型領域５０ｐのフィン６６の上部が、隣り合うＳＴＩ領域６８の間から突出するように窪んでいる。また、ＳＴＩ領域６８の上面は、図示するように平坦面であってもよいし、凸面であってもよいし、凹面（ディッシング等）であってもよいし、これらの組み合わせであってもよい。ＳＴＩ領域６８の上面は、適宜のエッチングにより、平坦、凸、及び／又は、凹状に形成されてもよい。ＳＴＩ領域６８は、例えば、絶縁材料の材料に対して選択的なエッチング（例えば、フィン６６及びナノ構造体５５の材料よりも速い速度で絶縁材料の材料をエッチング）を用いてリセスしてもよい。例えば、ＤＨＦ（希フッ酸）を用いた酸化物除去を用いてもよい。
［４９］図５～図７に関して前述した工程は、フィン６６及びナノ構造体５５の形成方法の一例に過ぎない。フィン６６及び／又はナノ構造体５５は、マスク及びエピタキシャル成長法を用いて形成されてもよい。例えば、基板５０の上面に誘電体層を形成し、この誘電体層を介してトレンチをエッチングして下地基板５０を露出させることができる。トレンチ内にエピタキシャル構造をエピタキシャル成長させ、エピタキシャル構造が誘電体層から突出するように誘電体層を後退させてフィン６６及び／又はナノ構造体５５を形成することができる。エピタキシャル構造は、上述した第１半導体材料及び第２半導体材料のような交互半導体材料を含んでいてもよい。また、エピタキシャル構造をエピタキシャル成長させる場合には、成長時にＩｎ－ｓｉｔｕドーピングを行ってもよいが、Ｉｎ－ｓｉｔｕドーピングとインプラドーピングを併用してもよい。
［５０］また、第１半導体層５１（及び第１ナノ構造体５２）と第２半導体層５３（及び第２ナノ構造体５４）とは、ｐ型領域５０ｐ及びｎ型領域５０ｎにおいて同一の材料で構成されているが、これに限定されるものではない。このように、第１半導体層５１及び第２半導体層５３の一方又は両方は、ｐ形領域５０ｐ及びｎ形領域５０ｎにおいて、異なる材料であってもよいし、異なる順序で形成されていてもよい。
［５１］また、図７において、フィン６６、ナノ構造体５５及び／又はＳＴＩ領域６８には、適宜のウェル（図示せず）が形成されていてもよい。なお、ウェルの種類が異なる実施形態では、ｎ型領域５０ｎとｐ型領域５０ｐとの注入工程を、フォトレジスト等のマスク（図示せず）を用いて異なる工程で行ってもよい。例えば、ｎ型領域５０ｎ及びｐ型領域５０ｐのフィン６６及びＳＴＩ領域６８上にフォトレジストを形成し、このフォトレジストをパターニングしてｐ型領域５０ｐを露出させる。フォトレジストをパターニングした後、ｐ型領域５０ｐにｎ型不純物注入を行い、このフォトレジストをマスクとしてｎ型領域５０ｎにｎ型不純物が実質的に注入されないようにしてもよい。ｎ型不純物は、リン、ヒ素、アンチモン等であってもよく、約１０１３ａｔｏｍｓ／ｃｍ３～約１０１４ａｔｏｍｓ／ｃｍ３の範囲の濃度に注入される。インプラント後、フォトレジストは、例えば、許容されるアッシング処理により除去される。
［５２］ｐ型領域５０ｐの注入後又は注入前に、ｐ型領域５０ｐ及びｎ型領域５０ｎのフィン６６、ナノ構造体５５、及びＳＴＩ領域６８上に、フォトレジスト等のマスク（図示せず）を形成し、フォトレジストをパターニングしてｎ型領域５０ｎを露出させる。フォトレジストをパターニングした後、ｎ型領域５０ｎにｐ型不純物注入を行い、フォトレジストをマスクとしてｐ型領域５０ｐにｐ型不純物が実質的に注入されないようにしてもよい。ｐ型不純物は、その領域に約１０１３原子／ｃｍ３から約１０１４原子／ｃｍ３の範囲の濃度で埋め込まれたホウ素、フッ化ホウ素、インジウムなどであってもよい。インプラント後、フォトレジストは、例えば、許容されるアッシング処理により除去されてもよい。
［５３］ｎ型領域５０ｎ及びｐ型領域５０ｐの注入後、注入ダメージを修復し、注入されたｐ型及び／又はｎ型不純物を活性化するためのアニールを行ってもよい。また、本実施形態では、成長時にエピタキシャル層の成長材料をＩｎ－ｓｉｔｕドーピングしてもよいが、Ｉｎ－ｓｉｔｕドーピングと注入ドーピングを併用してもよい。
［５４］図８において、フィン６６及び／又はナノ構造体５５上には、ダミー絶縁層７０が形成されている。ダミー絶縁層７０は、例えば、シリコン酸化物、シリコン窒化物、又はこれらの組み合わせ等であってもよく、許容される手法に従って堆積又は熱成長されてもよい。ダミー絶縁層７０上にはダミーゲート層７２が形成され、ダミーゲート層７２上にはマスク層７４が形成されている。ダミーゲート層７２は、ダミー絶縁層７０上に堆積された後、ＣＭＰ等により平坦化されてもよい。マスク層７４は、ダミーゲート層７２上に堆積されてもよい。ダミーゲート層７２は、導電性または非導電性の材料であればよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物、および金属からなる群から選択することができる。ダミーゲート層７２は、選択された材料を堆積するための物理的気相成長法（ＰＶＤ）、ＣＶＤ法、スパッタ法等により堆積することができる。ダミーゲート層７２は、素子分離領域のエッチングに対してエッチング選択比が高い他の材料で構成されていてもよい。マスク層７４は、例えば、シリコン窒化物またはシリコン酸窒化物などを含んでも良い。なお、ここでは、ｎ型領域５０ｎとｐ型領域５０ｐとに跨って、１つのダミーゲート層７２と１つのマスク層７４とが形成されている。なお、ダミー絶縁層７０は、ＳＴＩ領域６８を覆うように、ダミーゲート層７２とＳＴＩ領域６８との間に延在するように形成されていてもよい。
［５５］図９Ａ～図２１Ｃは、本実施の形態のデバイスの製造における各工程の追加を示す。図９Ａ～図９Ｃにおいて、マスク層７４（図８参照）は、適宜のフォトリソグラフィ技術およびエッチング技術を用いてパターニングされ、マスク７８が形成されてもよい。そして、マスク７８のパターンをダミーゲート層７２及びダミー絶縁層７０に転写することにより、それぞれダミーゲート７６及びダミーゲート絶縁層７１を形成することができる。ダミーゲート７６は、フィン６６のチャネル領域を覆っている。マスク７８のパターンは、各ダミーゲート７６を隣接するダミーゲート７６から物理的に分離するために用いられてもよい。また、ダミーゲート７６は、フィン６６の長手方向と略直交する長手方向を有していてもよい。
［５６］図１０Ａ～図１０Ｃにおいて、図９Ａ～図９Ｃに示す構造上に、第１のスペーサ層８０及び第２のスペーサ層８２を形成した後、第１のスペーサ層８０及び第２のスペーサ層８２をパターニングして、自己整合的なソース・ドレイン領域を形成するためのスペーサとして機能させる。図１０Ａ～図１０Ｃにおいて、第１のスペーサ層８０は、ＳＴＩ領域６８の上面、フィン６６、ナノ構造体５５及びマスク７８の上面及び側壁、並びにダミーゲート７６及びダミーゲート絶縁膜７１の側壁に形成されている。第２スペーサ層８２は、第１スペーサ層８０の上に堆積される。第１スペーサ層８０は、熱酸化等の手法を用いて、酸化シリコン、窒化シリコン、酸窒化シリコン等で形成してもよいし、ＣＶＤ、ＡＬＤ等で堆積してもよい。第２のスペーサ層８２は、酸化シリコン、窒化シリコン、酸窒化シリコン等、第１のスペーサ層８０の材料とエッチングレートの異なる材料で形成してもよく、ＣＶＤ、ＡＬＤ等により堆積してもよい。
［５７］第１スペーサ層８０を形成した後、第２スペーサ層８２を形成する前に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＳｏｕｒｃｅ／Ｄｒａｉｎ）領域（図示せず）の注入を行ってもよい。また、デバイスの種類が異なる場合には、図７で説明したインプラントと同様に、ｐ型領域５０ｐを露出させた状態で、ｎ型領域５０ｎ上にフォトレジスト等のマスクを形成し、露出したフィン６６及びｐ型領域５０ｐ内のナノ構造体５５に適切な種類（例えば、ｐ型）の不純物を注入した後、マスクを除去してもよい。続いて、ｎ型領域５０ｎを露出させた状態で、ｐ型領域５０ｐ上にフォトレジスト等のマスクを形成し、露出したｎ型領域５０ｎのフィン６６及びナノ構造体５５に適切な種類の不純物（例えば、ｎ型）を注入した後、マスクを除去する。ｎ型不純物は、前述したｎ型不純物であってもよく、ｐ型不純物は、前述したｐ型不純物であってもよい。低濃度ソース・ドレイン領域の不純物濃度は、１ｘ１０１５ａｔｏｍｓ／ｃｍ３～１ｘ１０１９ａｔｏｍｓ／ｃｍ３程度であってもよい。また、注入ダメージの修復や注入された不純物の活性化のためにアニールを用いてもよい。
［５８］図１１Ａ～Ｃにおいて、第１スペーサ層８０及び第２スペーサ層８２をエッチングして、第１スペーサ８１及び第２スペーサ８３を形成する。詳細は後述するが、第１スペーサ８１および第２スペーサ８３は、後に形成される自己整合的に形成されるソース・ドレイン領域に作用するとともに、後の加工時にフィン６６および／またはナノ構造体５５の側壁を保護する。第１スペーサ層８０及び第２スペーサ層８２のエッチングは、例えば、等方性エッチング（例えば、ウェットエッチング）や異方性エッチング（例えば、ドライエッチング）等の適宜のエッチング方法を用いて行うことができる。幾つかの実施形態では、第２スペーサ層８２の材料は、第１スペーサ層８０の材料とエッチングレートが異なり、第２スペーサ層８２をパターニングする際に第１スペーサ層８０がエッチングストップ層として機能し、第１スペーサ層８０をパターニングする際に第２スペーサ層８２がマスクとして機能する。例えば、第１のスペーサ層８０をエッチストップ層として、第２のスペーサ層８２を異方性エッチングによりエッチングし、図１１Ｂに示すように、第２のスペーサ層８２の残りの部分を第２のスペーサ８３とした後、第２のスペーサ８３をマスクとして、第１のスペーサ層８０の露出部分をエッチングすることにより、図８Ｂ及び図８Ｃに示すように、第１のスペーサ８１を形成してもよい。
［５９］図１１Ｂに示すように、第１スペーサ８１及び第２スペーサ８３は、フィン６６及び／又はナノ構造体５５の側壁に配置されている。図１１Ｃに示すように、幾つかの実施形態では、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜６０に隣接する第１スペーサ層８０上から第２スペーサ層８２を除去し、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜６０の側壁に第１スペーサ８１を配置してもよい。他の実施形態では、マスク７８、ダミーゲート７６及びダミーゲート絶縁膜７１に隣接する第１スペーサ層８０上に、第２スペーサ層８２の一部が残存していてもよい。
［６０］上記実施の形態では、スペーサ及びＬＤＤ領域を形成する工程を概略的に説明した。その他の処理やシーケンスが用いられてもよい。例えば、スペーサの数を少なくしてもよいし、スペーサを追加してもよいし、第１スペーサ８１をパターニングしてから第２スペーサ層８２を形成してもよいし、スペーサを追加して形成して除去してもよい。また、ｎ型デバイスとｐ型デバイスとは、異なる構造及び工程を用いて形成されてもよい。
［６１］図１２Ａ～Ｃにおいて、フィン６６、ナノ構造体５５及び基板５０には、第１凹部８６及び第２凹部８７が形成されている。続いて、第１の凹部８６にエピタキシャルソース・ドレイン領域を形成し、第２の凹部８７に第１のエピタキシャル材料及びエピタキシャルソース・ドレイン領域を形成する。第１凹部８６及び第２凹部８７は、第１ナノ構造体５２及び第２ナノ構造体５４を貫通し、基板５０内に延在していてもよい。図１２Ｂに示すように、ＳＴＩ領域６８の上面は、第１の凹部８６の底面と面一であってもよい。種々の実施形態において、第１凹部８６の底面がＳＴＩ領域６８の上面等よりも下方に位置するように、フィン６６をエッチングしてもよい。第２凹部８７の底面は、第１凹部８６の底面およびＳＴＩ領域６８の上面よりも下方に位置していてもよい。第１の凹部８６及び第２の凹部８７は、例えば、ＲＩＥ、ＮＢＥ等の異方性エッチング法を用いて、フィン６６、ナノ構造体５５及び基板５０をエッチングすることにより形成することができる。第１スペーサ８１、第２スペーサ８３及びマスク７８は、第１凹部８６及び第２凹部８７を形成する際のエッチング工程において、フィン６６、ナノ構造体５５及び基板５０の一部をマスクする。ナノ構造体５５及び／又はフィン６６の各層のエッチングには、１回のエッチング処理を用いてもよいし、複数回のエッチング処理を用いてもよい。なお、第１の凹部８６及び第２の凹部８７が所望の深さに達した後にエッチングを停止するために、タイミングを合わせてエッチングを行ってもよい。なお、第２凹部８７のエッチングは、第１凹部８６のエッチングと同一の工程と、第１凹部８６のエッチングの前又は後の工程とによって行うことができる。なお、第２の凹部８７のエッチング工程を追加しながら、第１の凹部８６に対応する領域をマスクしてもよい。
［６２］図１３Ａ～図１３Ｃにおいて、第１の凹部８６及び第２の凹部８７によって露出された第１の半導体材料（例えば、第１のナノ構造体５２）からなる複層積層体６４の層の側壁の一部がエッチングされ、側壁凹部８８が形成される。なお、図１３Ｃでは、第１のナノ構造体５２の側壁凹部８８に隣接する側壁が直線状に描かれているが、側壁は凹部であっても凸部であってもよい。サイドウォールのエッチングは、ウェットエッチング等の等方性エッチングを用いて行うことができる。第１のナノ構造体５２が例えばＳｉＧｅを含み、第２のナノ構造体５４が例えばＳｉ又はＳｉＣを含む実施形態では、第１のナノ構造体５２の側壁をエッチングするために、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウム（ＮＨ４ＯＨ）等を用いたドライエッチングを用いることができる。
〔６３〕図１４Ａ～図１４Ｄにおいて、側壁凹部８８には、第１の内部スペーサ９０が形成されている。第１の内部スペーサ９０は、図１３Ａ～図１３Ｃに示す構造上に、内部スペーサ層（図示せず）を堆積することにより形成することができる。詳細は後述するが、第１の凹部８６及び第２の凹部８７には、ソース・ドレイン領域及びエピタキシャル材料が形成され、第１のナノ構造体５２は、ゲート構造に置換される。
［６４］内部スペーサ層は、ＣＶＤ法、ＡＬＤ法等のコンフォーマル成膜法により成膜してもよい。内部スペーサ層としては、窒化シリコン、酸窒化シリコン等の材料を用いることができるが、ｋ値が３．５未満の低誘電率（Ｌｏｗ－ｋ）材料等を用いることができる。次に、内部スペーサ層を異方性エッチングして、第１内部スペーサ９０を形成してもよい。なお、第１の内部スペーサ９０の外側の側壁は、第２のナノ構造体５４の側壁と面一に図示されているが、第１の内部スペーサ９０の外側の側壁は、第２のナノ構造体５４の側壁よりも突出していてもよいし、凹んでいてもよい。
［６５］また、図１４Ｃでは、第１内部スペーサ９０の外側の側壁が直線状に描かれているが、第１内部スペーサ９０の外側の側壁は、凹状であってもよいし、凸状であってもよい。一例として、図１４（ｄ）は、第１のナノ構造体５２の側壁が凹であり、第１の内部スペーサ９０の外側の側壁が凹であり、第１の内部スペーサ９０が第２のナノ構造体５４の側壁よりも凹である実施形態を示している。内部スペーサ層のエッチングは、ＲＩＥ、ＮＢＥ等の異方性エッチングにより行うことができる。第１の内部スペーサ９０は、ゲート構造を形成する際のエッチング等の後のエッチングにより、後に形成されるソース・ドレイン領域（例えば、図１２Ａ～図１２Ｅに関して後述するエピタキシャル型ソース・ドレイン領域９２）がダメージを受けることを防止するために用いられる。
［６６］図１５Ａ～図１５Ｅにおいて、第２の凹部８７には第１のエピタキシャル材料９１が形成され、第１の凹部８６及び第２の凹部８７にはエピタキシャルソース・ドレイン領域９２が形成されている。第１エピタキシャル材料９１は、犠牲材料であり、その後、除去されてバックサイドビア（例えば、図３２Ａ～図３２Ｃにおいて後述するバックサイドビア１３０）が形成されてもよい。図１５Ｂ～図１５Ｅに示すように、第１エピタキシャル材料９１の上面は、第１凹部８６の底面と面一であってもよい。しかし、第１エピタキシャル材料９１の上面は、第１凹部８６の底面よりも上方に配置されていてもよいし、下方に配置されていてもよい。第１エピタキシャル材料９１は、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、気相成長（ＶＰＥ）、分子線エピタキシー（ＭＢＥ）等のプロセスを用いて、第２凹部８７内にエピタキシャル成長させることができる。第１エピタキシャル材料９１は、シリコンゲルマニウム等の任意の材料を含んでいてもよい。第１エピタキシャル材料９１は、エピタキシャルソース・ドレイン領域９２、基板５０、誘電体層（例えば、図２４Ａ～Ｃで後述するＳＴＩ領域６８、第２誘電体層１２５）の材料とエッチング選択比が高い材料で形成されてもよい。このように、エピタキシャルソース・ドレイン領域９２及び誘電体層を大きく除去することなく、第１エピタキシャル材料９１を除去し、バックサイドビアに置換することができる。
［６７］次に、第１凹部８６内及び第２凹部８７内の第１エピタキシャル材料９１上に、エピタキシャルソース・ドレイン領域９２を形成する。いくつかの実施形態では、エピタキシャルソース・ドレイン領域９２は、第２ナノ構造体５４に応力を作用させることができ、性能を向上させることができる。図１５Ｃに示すように、第１の凹部８６及び第２の凹部８７には、隣接するエピタキシャルソース・ドレイン領域９２の間にダミーゲート７６が配置されるように、エピタキシャルソース・ドレイン領域９２が形成されている。第１スペーサ８１は、エピタキシャルソース・ドレイン領域９２とダミーゲート７６とを分離するためのものであり、第１内部スペーサ９０は、エピタキシャルソース・ドレイン領域９２とナノＦＥＴのゲートとがショートしないように、エピタキシャルソース・ドレイン領域９２とナノ構造体５５とを適切な横方向距離だけ分離するためのものである。
［６８］Ｎ型領域５０Ｎ、例えばＮＭＯＳ領域のエピタキシャルソース・ドレイン領域９２は、Ｐ型領域５０Ｐ、例えばＰＭＯＳ領域をマスクして形成してもよい。次に、ｎ型領域５０ｎの第１凹部８６及び第２凹部８７に、エピタキシャルソース・ドレイン領域９２をエピタキシャル成長させる。例えば、第２のナノ構造体５４がシリコンである場合、エピタキシャルソース・ドレイン領域９２は、シリコン、炭化シリコン、リンがドープされた炭化シリコン、リンがドープされたシリコンなど、第２のナノ構造体５４に引っ張り歪みを与える材料を含んでいてもよい。エピタキシャルソース・ドレイン領域９２は、ナノ構造体５５の上面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
［６９］Ｐ型領域５０Ｐ、例えば、ＰＭＯＳ領域のエピタキシャルソース・ドレイン領域９２は、Ｎ型領域５０Ｎ、例えば、ＮＭＯＳ領域をマスクして形成してもよい。次に、ｐ型領域５０ｐの第１の凹部８６及び第２の凹部８７内に、ｐ型ナノＦＥＴの形成に必要な材料を用いて、エピタキシャルソース・ドレイン領域９２をエピタキシャル成長させる。例えば、第１のナノ構造体５２がシリコンゲルマニウムである場合、エピタキシャルソースドレイン領域９２は、シリコンゲルマニウム、ボロンドープドシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズ等、第１のナノ構造体５２に圧縮歪を与える材料を含んでいてもよい。また、エピタキシャルソース・ドレイン領域９２は、積層体５６の表面から隆起した表面を有していてもよいし、ファセットを有していてもよい。
［７０］エピタキシャル型ソース・ドレイン領域９２、第１のナノ構造体５２、第２のナノ構造体５４、及び／又は基板５０に、前述した低濃度ソース・ドレイン領域の形成方法と同様に、不純物を注入してソース・ドレイン領域を形成した後、アニールを行ってもよい。ソース・ドレイン領域の不純物濃度は、１ｘ１０１９ａｔｏｍｓ／ｃｍ３～１ｘ１０２１ａｔｏｍｓ／ｃｍ３程度であってもよい。ソース・ドレイン領域のｎ型不純物及び／又はｐ型不純物は、先に説明した不純物のいずれであってもよい。いくつかの実施形態では、エピタキシャル成長時に、エピタキシャル成長領域９２をＩｎ－ｓｉｔｕドーピングを行ってもよい。
［７１］Ｎ型領域５０ＮおよびＰ型領域５０Ｐにエピタキシャルソース・ドレイン領域９２を形成するためのエピタキシー工程の結果、エピタキシャルソース・ドレイン領域９２の上面は、ナノ構造体５５の側壁よりも外側方に広がるファセットを有する。これらのファセットは、図１５Ｂに示すように、同一のナノＦＥＴの隣接するエピタキシャルソース・ドレイン領域９２同士を結合させるものであるが、図１５Ｄに示すように、エピタキシー工程が終了した後は、隣接するエピタキシャルソース・ドレイン領域９２同士が分離されたままである。他の幾つかの実施形態では、第１スペーサ８１は、ナノ構造体５５の側壁の一部をさらに覆っていてもよい。他の幾つかの実施形態では、第１のスペーサ８１を形成する際のスペーサエッチを調整してスペーサ材料を除去し、エピタキシャル成長領域をＳＴＩ領域６８の表面まで延在させてもよい。
［７２］エピタキシャルソース・ドレイン領域９２は、１層以上の半導体材料層を含んでいてもよい。例えば、エピタキシャルソース・ドレイン領域９２は、第１の半導体材料層９２ａ、第２の半導体材料層９２ｂ、及び第３の半導体材料層９２ｃを有していてもよく、エピタキシャルソース・ドレイン領域９２には、任意の数の半導体材料層を用いることができる。第１半導体材料層９２ａ、第２半導体材料層９２ｂ及び第３半導体材料層９２ｃのそれぞれは、異なる半導体材料で形成され、異なるドーパント濃度にドープされてもよい。いくつかの実施形態では、第１の半導体材料層９２Ａは、第２の半導体材料層９２Ｂよりも低く、第３の半導体材料層９２Ｃよりも大きいドーパント濃度を有することができ、エピタキシャルソース・ドレイン領域９２が３つの半導体材料層からなる実施形態では、第１の半導体材料層９２Ａを堆積し、第２の半導体材料層９２Ｂを第１の半導体材料層９２Ａの上に堆積してもよい。また、第３の半導体材料層９２Ｃは、第２の半導体材料層９２Ｂ上に堆積されていてもよい。
［７３］図１５Ｅは、第１のナノ構造体５２の側壁が凹面であり、第１の内部スペーサ９０の外側の側壁が凹面であり、第１の内部スペーサ９０が第２のナノ構造体５４の側壁よりも凹んでいる実施形態を示している。図１５（ｅ）に示すように、エピタキシャルソース・ドレイン領域９２は、第１の内部スペーサ９０に接して形成され、第２のナノ構造体５４の側壁を越えて延在していてもよい。
［７４］図１６Ａ～Ｃにおいて、第１の層間絶縁膜（ＩＬＤ）９６は、図１５Ａ～Ｃに示す構造上に堆積されている。第１のＩＬＤ９６は誘電体材料で形成することができ、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、またはＦＣＶＤなどの任意の適切な方法で堆積することができます。他の絶縁材料は、どのような方法で形成されたものであってもよい。幾つかの実施形態では、第１のＩＬＤ９６と、エピタキシャルソース・ドレイン領域９２、マスク７８及び第１のスペーサ８１との間には、コンタクトエッチストップ層（ＣＥＳＬ）９４が配置されている。ＣＥＳＬ９４は、上層の第１のＩＬＤ９６の材料とは異なるエッチングレートを有するシリコン窒化物、シリコン酸化物、シリコン酸窒化物等の誘電体材料を含んでいてもよい。
［７５］図１７Ａ～Ｃにおいて、第１のＩＬＤ９６の上面をダミーゲート７６又はマスク７８の上面で平坦化するために、ＣＭＰ等の平坦化処理を行ってもよい。また、ダミーゲート７６上のマスク７８、及びマスク７８の側壁に沿った第１スペーサ８１の一部を除去してもよい。平坦化処理後、ダミーゲート７６、第１のスペーサ８１及び第１のＩＬＤ９６の上面は、プロセスばらつきの範囲内で平坦化される。これにより、ダミーゲート７６の上面が第１のＩＬＤ９６から露出する。マスク７８が残存している場合には、平坦化処理により、第１のＩＬＤ９６の上面と、マスク７８の上面および第１のスペーサ８１とが平坦化される。
［７６］図１８Ａ～Ｃにおいて、ダミーゲート７６及びマスク７８が存在する場合には、１回以上のエッチング工程で除去され、第３の凹部９８が形成される。また、第３の凹部９８内のダミーゲート絶縁膜６０も除去される。ダミーゲート７６及びダミーゲート絶縁膜６０は、異方性ドライエッチングにより除去される。例えば、エッチング工程は、第１のＩＬＤ９６や第１のスペーサ８１よりも速い速度でダミーゲート７６を選択的にエッチングする反応ガスを用いたドライエッチング工程を含んでいてもよい。第３の凹部９８は、後に形成されるナノＦＥＴにおいてチャネル領域となるナノ構造体５５の一部を露出させる。ナノ構造体５５のチャネル領域となる部分は、隣接するエピタキシャルソース・ドレイン領域９２の間に配置されている。このとき、ダミーゲート絶縁膜６０は、ダミーゲート７６をエッチングする際のエッチストップ層として用いることができる。そして、ダミーゲート７６を除去した後に、ダミーゲート絶縁膜６０を除去してもよい。
［７７］図１９Ａ～図１９Ｃにおいて、第１ナノ構造体５２は、第３凹部９８を延長して除去されている。第１のナノ構造体５２の除去は、第１のナノ構造体５２の材料に選択的なエッチング液を用いたウェットエッチング等の等方性エッチングにより行うことができ、第２のナノ構造体５４、基板５０、ＳＴＩ領域６８は、第１のナノ構造体５２と比較して相対的にエッチングされずに残る。第１ナノ構造体５２が、例えば、ＳｉＧｅを含み、第２ナノ構造体５４ａ～５４ｃが、例えば、Ｓｉ又はＳｉＣを含む実施形態においては、第１ナノ構造体５２を除去するために、水酸化テトラメチルアンモニウム（ＴＭＡＨ）又は水酸化アンモニウム（ＮＨ４ＯＨ）等を用いてもよい。
［７８］図２０Ａ～Ｃにおいて、ゲート絶縁膜１００及びゲート電極１０２は、置換ゲートのために形成されている。ゲート絶縁膜１００は、第３の凹部９８内にコンフォーマルに堆積される。ゲート絶縁膜１００は、基板５０の上面及び側壁、並びに、第２ナノ構造体５４の上面、側壁及び底面に形成されていてもよい。ゲート絶縁膜１００は、第１のＩＬＤ９６、ＣＥＳＬ９４、第１のスペーサ８１及びＳＴＩ領域６８の上面、並びに、第１のスペーサ８１及び第１の内部スペーサ９０の側壁にも堆積され得る。
［７９］ゲート絶縁層１００は、酸化物、金属酸化物等の絶縁層、又はこれらの組み合わせから構成されることが好ましい。例えば、ゲート絶縁膜は、シリコン酸化膜と、シリコン酸化膜上の金属酸化膜とから構成されていてもよい。幾つかの実施形態では、ゲート絶縁層１００は、高誘電体材料を含み、これらの実施形態では、ゲート絶縁層１００は、ｋ値が７．０よりも大きく、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛及びこれらの組み合わせの金属酸化物又はシリケートを含んでいてもよい。ゲート誘電体層１００の構造は、ｎ型領域５０Ｎおよびｐ型領域５０Ｐにおいて同じであっても異なっていてもよく、ゲート絶縁膜１００の形成方法としては、分子線堆積法（ＭＢＤ）、ＡＬＤ法、ＰＥＣＶＤ法等が挙げられる。
［８０］ゲート電極１０２は、ゲート絶縁膜１００上に堆積され、第３の凹部９８の残りの部分を埋め込む。ゲート電極１０２は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、またはこれらの組み合わせ、またはこれらの多層などの金属含有材料を含んでいてもよい。例えば、図１７Ａ及び図１７Ｃには、単層のゲート電極１０２が示されているが、ゲート電極１０２は、任意の層数のライナー層、任意の層数の仕事関数調整層、及びフィル材を含んでいてもよい。ゲート電極１０２を構成する層の任意の組み合わせは、隣り合う第２ナノ構造体５４の間のｎ型領域５０ｎ及び第２ナノ構造体５４ａと基板５０との間に堆積されてもよいし、隣り合う第１ナノ構造体５２の間のｐ型領域５０ｐに堆積されてもよい。
［８１］ｎ型領域５０ｎ及びｐ型領域５０ｐにおけるゲート絶縁層１００の形成と、各領域におけるゲート絶縁層１００の形成と、各領域におけるゲート電極１０２の形成と、が同時に行われ、各領域におけるゲート電極１０２の形成が同時に行われてもよい。また、各領域のゲート絶縁層１００を別々の工程で形成してもよく、ゲート絶縁層１００を異なる材料及び／又は異なる層数で形成してもよく、各領域のゲート電極１０２を別々の工程で形成してもよく、ゲート電極１０２を異なる材料及び／又は異なる層数で形成してもよい。また、異なる工程を用いる場合には、マスク工程を種々変更して適切な領域をマスクして露光してもよい。
［８２］第３の凹部９８を充填した後、ＣＭＰ等の平坦化処理を行い、第１のＩＬＤ９６の上面上の余分なゲート絶縁膜１００及びゲート電極１０２の材料を除去してもよい。このようにして、ゲート電極１０２及びゲート絶縁膜１００の材料の残りの部分が、形成されたナノＦＥＴの置換ゲート構造となる。ゲート電極１０２及びゲート絶縁膜１００を総称して「ゲート構造」と呼ぶことがある。
［８３］図２１Ａ～Ｃに示すように、ゲート構造（ゲート絶縁膜１００及びその上のゲート電極１０２を含む）をリセスすることにより、ゲート構造の直上及び第１スペーサ８１の対向部間にリセスを形成する。この凹部に、窒化シリコン、酸窒化シリコン等の誘電体材料からなるゲートマスク１０４を１層以上充填した後、平坦化処理を行い、第１のＩＬＤ９６上に延在する余分な誘電体材料を除去する。続いて、ゲートマスク１０４を貫通して、リセスされたゲート電極１０２の上面に接触するゲートコンタクト（例えば、図２０Ａ～Ｃに関して後述するゲートコンタクト１１４）が形成される。
［８４］さらに図２１Ａ～Ｃに示すように、第１のＩＬＤ９６上およびゲートマスク１０４上に、第２のＩＬＤ１０６を堆積する。いくつかの実施形態では、第２のＩＬＤ１０６は、ＦＣＶＤによって形成された流動性膜であり、いくつかの実施形態では、第２のＩＬＤ１０６は、例えば、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の方法で成膜することができる。
［８５］図２２Ａ～Ｃに示すように、第２のＩＬＤ１０６、第１のＩＬＤ９６、ＣＥＳＬ９４、及びゲートマスク１０４をエッチングして、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造の表面を露出する第４の凹部１０８を形成する。第４の凹部１０８は、ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスを用いたエッチングにより形成することができる。第４の凹部１０８は、第１のエッチング工程により第２のＩＬＤ１０６及び第１のＩＬＤ９６を介してエッチングされ、第２のエッチング工程によりゲートマスク１０４を介してエッチングされ、第３のエッチング工程によりＣＥＳＬ９４を介してエッチングされてもよい。第１のエッチング工程および第２のエッチング工程により、第２のＩＬＤ１０６上にフォトレジスト等のマスクを形成し、パターニングすることにより、第２のＩＬＤ１０６の一部をマスクしてもよい。本実施形態では、エッチング工程がオーバーエッチングされるため、第４の凹部１０８は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造内にまで延びており、第４の凹部１０８の底部は、エピタキシャルソース・ドレイン領域９２及び／又はゲート構造よりも下側（基板５０側）に位置している。また、図２２Ｃでは、第４の凹部１０８が、エピタキシャルソース・ドレイン領域９２とゲート構造とを同一の断面で露出させているが、種々の実施形態において、エピタキシャルソース・ドレイン領域９２とゲート構造とを異なる断面で露出させることにより、その後に形成されるコンタクト同士がショートするおそれを低減することができる。
［８６］第４の凹部１０８を形成した後、エピタキシャルソース・ドレイン領域９２上に第１のシリサイド領域１１０を形成する。第１のシリサイド領域１１０は、例えば、下地のエピタキシャルソースドレイン領域９２の半導体材料（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム等）と反応し得る金属（図示せず）を、例えば、ニッケル、コバルト、チタン、タンタル、白金、タングステン、その他の貴金属、その他の高融点金属、希土類金属、又はこれらの合金等のシリサイド領域又はジャーマニド領域として、エピタキシャルソースドレイン領域９２の露出部分に堆積した後、熱アニール処理を行うことにより形成される。その後、堆積した金属の未反応部分を、例えばエッチング処理により除去する。第１のシリサイド領域１１０をシリサイド領域と呼ぶが、第１のシリサイド領域１１０は、ジャーマニド領域であってもよいし、シリコンジャーマニド領域（例えば、シリサイドとジャーマニドとからなる領域）であってもよい。一実施形態では、第１のシリサイド領域１１０は、ＴｉＳｉからなり、約２ｎｍ～約１０ｎｍの範囲の厚さを有する。
［８７］図２３Ａ～Ｃにおいて、第４の凹部１０８内には、ソース・ドレインコンタクト１１２及びゲートコンタクト１１４（コンタクトプラグともいう）が形成されている。ソース・ドレインコンタクト１１２及びゲートコンタクト１１４は、バリア層、拡散層、充填材等の層を１層以上有していてもよい。例えば、ソース・ドレインコンタクト１１２及びゲートコンタクト１１４は、バリア層及び導電性材料を含み、下地の導電性材料（例えば、ゲート電極１０２及び／又は第１シリサイド領域１１０）と電気的に接続されている。ゲートコンタクト１１４はゲート電極１０２に電気的に接続され、ソース・ドレインコンタクト１１２は第１シリサイド領域１１０に電気的に接続されている。バリア層は、チタン、窒化チタン、タンタル、窒化タンタル等を含んでいてもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。なお、第２のＩＬＤ１０６の表面から余分な材料を除去するために、ＣＭＰ等の平坦化処理を行ってもよい。エピタキシャルソース・ドレイン領域９２、第２のナノ構造体５４、及びゲート構造体（ゲート絶縁層１００及びゲート電極１０２を含む）をまとめてトランジスタ構造体１０９と呼ぶことがある。トランジスタ構造１０９は、デバイス層に形成され、表面側に第１の配線構造（例えば、図２４Ａ～図２４Ｃに関して後述する表面側配線構造１２０）が形成され、裏面側に第２の配線構造（例えば、図３４Ａ～図３４Ｃに関して後述する裏面側配線構造１３６）が形成されていてもよい。デバイス層は、ナノＦＥＴであるとして説明したが、他の実施形態では、異なる種類のトランジスタ（例えば、プレーナＦＥＴ、フィンＦＥＴ、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等）を有するデバイス層であってもよい。
［８８］図２３Ａ～Ｃでは、各エピタキシャルソース・ドレイン領域９２に延在するソース・ドレインコンタクト１１２を示しているが、一部のエピタキシャルソース・ドレイン領域９２からソース・ドレインコンタクト１１２を省略してもよい。例えば、後に詳述するように、一つ以上のエピタキシャルソースドレイン領域９２の裏面から導電性部材（例えば、バックサイドビアやパワーレール）を貼り付けてもよい。これらの特定のエピタキシャルソース・ドレイン領域９２については、ソース・ドレインコンタクト１１２が省略されてもよいし、上層の導電線（例えば、図２４Ａ～図２４Ｃで後述する第１導電パターン１２２）と電気的に接続されないダミーコンタクトであってもよい。
［８９］図２４Ａ～図３４Ｃは、トランジスタ構造１０９上に表面側配線構造及び裏面側配線構造を形成する途中工程を示している。表面側配線構造及び裏面側配線構造は、基板５０上に形成されたナノＦＥＴと電気的に接続された導電性を有していてもよい。図２４Ａ～図３４Ｃで説明した工程は、ｎ型領域５０ｎ及びｐ型領域５０ｐの両方に適用してもよい。上述したように、１つ以上のエピタキシャルソースドレイン領域９２には、裏面導電型（例えば、裏面ビアやパワーレール）が接続されていてもよい。このように、ソース・ドレインコンタクト１１２は、任意に、エピタキシャルソース・ドレイン領域９２から省略されてもよい。
［９０］図２４Ａ～図２４Ｃでは、第２のＩＬＤ１０６上に表面配線構造１２０が形成されている。表面側配線構造１２０は、トランジスタ構造１０９の表面側（例えば、アクティブデバイスが形成されたトランジスタ構造１０９の側）に形成されているため、表面側配線構造と呼ぶことができる。
［９１］表面側配線構造１２０は、積層された１以上の第１誘電体層１２４に形成された１以上の層の第１導電性パターン１２２を含んでいてもよい。積層された第１の誘電体層１２４は、例えば、Ｌｏｗ－ｋ誘電体、ＥＬＫ（ＥｘｔｒａＬｏｗ－ｋ）誘電体等の誘電体材料で構成されていてもよい。第１の誘電体層１２４は、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法、ＰＥＣＶＤ法等の適宜の方法を用いて成膜することができる。
［９２］第１導電パターン１２２は、複数の導電線と、複数の導電線の層間を接続する複数の導電ビアとを含んでもよい。導電性ビアは、第１の誘電体層１２４を貫通しており、導電線の層間を上下に接続している。第１の導電性パターン１２２は、ダマシン法、デュアルダマシン法等の任意のプロセスを用いて形成することができる。
［９３］第１の導電性パターン１２２は、フォトリソグラフィ技術とエッチング技術とを組み合わせて第１の誘電体層１２４をパターニングし、所望の第１の導電性パターン１２２に対応するトレンチを形成するダマシンプロセスを用いて形成されてもよい。また、任意の拡散バリア及び／又は密着層を堆積した後、トレンチ内に導電性材料を充填してもよい。バリア層の材料としては、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化チタン、又はこれらの組み合わせ等が挙げられ、導電性材料としては、銅、銀、金、タングステン、アルミニウム、又はこれらの組み合わせ等が挙げられる。一実施形態において、第１導電部１２２は、銅又は銅合金からなるシード層を堆積し、電解めっきにより溝を埋め込むことにより形成され得る。なお、第１の誘電体層１２４の表面から余分な導電材料を除去したり、第１の誘電体層１２４および第１の導電性パターン１２２の表面を平坦化したりするために、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）処理等を用いてもよい。
［９４］図２４Ａ～図２４Ｃは、表面側配線構造１２０における５層の第１導電パターン１２２及び第１誘電体層１２４を示している。ただし、表面側配線構造１２０は、任意の数の第１誘電体層１２４に配置された任意の数の第１導電性パターン１２２を含んでいてもよい。表面配線構造１２０は、ゲートコンタクト１１４及びソース・ドレインコンタクト１１２と電気的に接続され、機能回路を形成してもよい。表面配線構造１２０によって形成される機能回路は、ロジック回路、メモリ回路、イメージセンサ回路等を含んでいてもよい。
［９５］図２５Ａ～図２５Ｃにおいて、表面側配線構造１２０の上面には、第１接合層１５２ａ及び第２接合層１５２ｂ（総称して接合層１５２ともいう）によって、キャリア基板１５０（キャリアともいう）が接合されている。キャリア基板１５０は、ガラスキャリア基板、セラミックキャリア基板、ウエハ（例えば、シリコンウエハ）等であってもよい。キャリア基板１５０は、後の工程や完成した装置において、構造支持体を提供してもよい。
［９６］種々の実施形態において、キャリア基板１５０は、誘電体－誘電体接合等の適宜の手法を用いて表面側配線構造１２０に接合されてもよい。誘電体－誘電体接合は、表面側配線構造１２０上に第１接合層１５２ａを堆積させることを含んでいてもよい。幾つかの実施形態では、第１接合層１５２ａは、ＣＶＤ法、ＡＬＤ法、ＰＶＤ法等により堆積された酸化シリコン（例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物等）により構成されている。第２接合層１５２ｂも同様に、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、熱酸化等を用いて接合する前にキャリア基板１５０の表面に形成された酸化物層であってもよい。第１接合層１５２ａ及び第２接合層１５２ｂには、他の材料が用いられてもよい。
［９７］誘電体誘電体接合工程は、第１接合層１５２ａ及び第２接合層１５２ｂの少なくとも一方に表面処理を施してもよい。表面処理は、プラズマ処理を含んでいてもよい。プラズマ処理は、真空環境下で行ってもよい。プラズマ処理の後、表面処理は、さらに、接合層１５２の１つ以上に施す洗浄処理（例えば、脱イオン水によるリンス処理等）を含んでいてもよい。そして、キャリア基板１５０と表面側配線構造１２０とを位置合わせし、両者を押圧してキャリア基板１５０と表面側配線構造１２０との仮接合を開始する。
［９８］また、図２５Ａ～図２５Ｃにおいて、表面側配線構造１２０にキャリア基板１５０を接合した後、トランジスタ構造１０９の裏面が上方を向くようにフリップさせてもよい。トランジスタ構造１０９の裏面とは、能動素子が形成されたトランジスタ構造１０９の表面とは反対側の面である。なお、図２５Ａ～図２５Ｃには、図３の基板５０Ｂと同様の基板５０の詳細な構造が例示されているが、これに限定されるものではない。基板５０の他の実施形態（例えば、５０ａ、５０ｃ）が用いられてもよいことは、当業者には容易に理解できるであろう。
［９９］図２６Ａ～図２６Ｃにおいて、基板１１（例えば、シリコン基板）、拡散バリア層１３、キャップ層１５等のキャリア基板１５０から離れた部分の基板５０を、基板１１、拡散バリア層１３、キャップ層１５の材料に選択されたエッチャントを用いたエッチング処理により選択的に除去する。例えば、エッチング液としてフッ酸（ＨＦ）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及びＴＭＡＨの混合液を用いたメカニカルウエハの薄膜化処理とエッチング処理とを組み合わせて、基板１１、拡散バリア層１３及びキャップ層１５を選択的に除去し、エッチングストップ層１７を露出させるようにしてもよい。
［１００］図２７Ａ～図２７Ｃに示すように、エッチストップ層１７の材料に選択的なエッチング液を用いたエッチング処理により、エッチストップ層１７を選択的に除去する。例えば、シリコンゲルマニウム（例えば、ＳｉＧｅ：Ｂ）からなるエッチングストップ層１７に対して、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行うことにより、エッチングストップ層１７を選択的に除去することができる。エッチングストップ層１７を選択的にエッチングした後、キャップ層１９を露出させる。
［１０１］図２８Ａ～Ｃにおいて、ＣＭＰ等の平坦化処理を行い、キャップ層１９及び拡散バリア層２１を除去する。平坦化処理後、半導体層２３を露出させる。図２５Ａ～図２８Ｃに示す工程は、キャリア基板１５０へのデバイス層（半導体層２３及びその上に形成されたトランジスタ等の電気部品を含む）及び表面配線構造１２０の転写を示している。
［１０２］なお、図２５Ａ～図２８Ｃの処理工程では、一例として基板５０Ｂが用いられる。当業者であれば、本開示を読むと、他の種類の基板（例えば、５０ａ、５０ｃ）に対する処理工程を適応することができる。例えば、基板５０が図４の基板５０Ｃの構造を有する場合を考える。具体的には、エッチストップ層１７、２９及びキャップ層１９、３１がボロン（Ｓｉ：Ｂ）によりドープされたシリコンであり、アンドープ半導体層２５がアンドープのエピタキシャルシリコンである場合を考える。次に、デバイス層及び表面配線構造１２０をキャリア基板１５０に転写する工程として、基板１１のキャリア基板１５０から離れた第１の部分を研削加工により除去してもよい。次に、フッ酸（ＨＦ）、硝酸（ＨＮＯ３）および酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチングにより、研削工程後に露出した基板１１の第２の部分を除去する。次に、ＴＭＡＨを用いたエッチング処理を行い、基板１１及び拡散バリア層１３の残部を選択的に除去する。次に、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行い、エッチストップ層１７及びキャップ層１９を選択的に除去する。次に、ＴＭＡＨを用いたエッチング処理を行い、拡散バリア層２１、アンドープ半導体層２５及び拡散バリア層２７を選択的に除去する。次に、フッ酸（ＨＦ）、過酸化水素（Ｈ２Ｏ２）及び酢酸（ＣＨ３ＣＯＯＨ）の混合液を用いたエッチング処理を行い、エッチングストップ層２９及びキャップ層３１を選択的に除去する。次に、拡散バリア層３３を除去し、半導体層２３を露出させるＣＭＰ工程を行ってもよい。
［１０３］図２９Ａ～Ｃにおいて、基板５０の半導体層２３に薄膜化処理を施してもよい。薄膜化工程は、平坦化工程（例えば、ＣＭＰ）、エッチバック工程、又はこれらの組み合わせ等を含んでいてもよい。薄化工程は、第１エピタキシャル材料９１の表面配線構造１２０とは反対側の面を露出させてもよい。また、基板５０の半導体層２３の一部は、薄膜化工程後に、ゲート構造体（例えば、ゲート電極１０２及びゲート絶縁層１００）及びナノ構造体５５上に残存していてもよい。図２９Ａ～Ｃに示すように、基板５０、第１エピタキシャル材料９１、ＳＴＩ領域６８、及びフィン６６の裏面は、薄膜化工程後において、互いに面一となっていてもよい。
［１０４］図３０Ａ～図３０Ｃでは、フィン６６及び基板５０の残部が除去され、第２誘電体層１２５に置換されている。フィン６６及び基板５０のエッチングは、例えば、等方性エッチング（例えば、ウェットエッチング）又は異方性エッチング（例えば、ドライエッチング）等の適宜のエッチング方法を用いて行うことができる。エッチング工程は、フィン６６及び基板５０の材料に対して選択的なものであってもよい（例えば、フィン６６及び基板５０の材料を、ＳＴＩ領域６８、ゲート絶縁膜１００、エピタキシャルソース・ドレイン領域９２及び第１エピタキシャル材料９１の材料よりも速い速度でエッチングする）。フィン６６及び基板５０をエッチングした後、ＳＴＩ領域６８、ゲート絶縁膜１００、エピタキシャルソース・ドレイン領域９２及び第１エピタキシャル材料９１の表面を露出させてもよい。
［１０５］その後、フィン６６及び基板５０を除去して形成された凹部内のトランジスタ構造１０９の裏面に第２の誘電体層１２５を堆積する。第２の絶縁膜１２５は、ＳＴＩ領域６８、ゲート絶縁膜１００、及びエピタキシャルソース・ドレイン領域９２上に堆積されていてもよい。第２の絶縁層１２５は、ＳＴＩ領域６８、ゲート絶縁層１００、エピタキシャルソース・ドレイン領域９２及び第１のエピタキシャル材料９１の表面に物理的に接していてもよい。第２の誘電体層１２５は、図２１Ａ～図２１Ｃに関して前述した第２のＩＬＤ１０６と実質的に同様であってよい。例えば、第２の誘電体層１２５は、第２のＩＬＤ１０６と同様の材料及びプロセスを用いて形成することができる。図３０Ａ～Ｃに示すように、ＣＭＰ法等を用いて、第２の絶縁層１２５の上面がＳＴＩ領域６８及び第１のエピタキシャル材料９１の上面と面一となるように、第２の絶縁層１２５の材料を除去してもよい。
［１０６］図３１Ａ～Ｃにおいて、第１エピタキシャル材料９１を除去して第５の凹部１２８を形成し、第５の凹部１２８内に第２シリサイド領域１２９を形成する。第１エピタキシャル材料９１の除去は、例えばウェットエッチング等の等方性エッチングにより行うことができる。このエッチング処理は、第１エピタキシャル材料９１の材料に対して高いエッチング選択比を有することができる。このように、第２の誘電体層１２５、ＳＴＩ領域６８、及びエピタキシャルソース・ドレイン領域９２の材料を大きく除去することなく、第１のエピタキシャル材料９１を除去することができる。第５の凹部１２８は、ＳＴＩ領域６８の側壁、エピタキシャルソース・ドレイン領域９２の裏面、及び第２の誘電体層１２５の側壁を露出していてもよい。
［１０７］次いで、第５の凹部１２８のうち、エピタキシャルソース・ドレイン領域９２の裏面側に、第２のシリサイド領域１２９を形成してもよい。第２のシリサイド領域１２９は、図２２Ａ～Ｃに関して前述した第１のシリサイド領域１１０と同様であってよい。例えば、第２のシリサイド領域１２９は、第１のシリサイド領域１１０と同様の材料で同様のプロセスを用いて形成することができる。
［１０８］図３２Ａ～図３２Ｃでは、第５の凹部１２８に裏面ビア１３０が形成されている。裏面ビア１３０は、第２の誘電体層１２５及びＳＴＩ領域６８を貫通し、第２のシリサイド領域１２９を介してエピタキシャルソース・ドレイン領域９２に電気的に接続されている。裏面ビア１３０は、図２３Ａ～図２３Ｃに関して前述したソース・ドレインコンタクト１１２と同様であってよい。例えば、裏面ビア１３０を同様の材料で形成し、ソース・ドレインコンタクト１１２として同様のプロセスを用いてもよい。
［１０９］図３３Ａ～３３Ｄでは、第２の誘電体層１２５、ＳＴＩ領域６８、及び裏面ビア１３０上に、導電線１３４及び第３の誘電体層１３２が形成されている。第３誘電体層１３２は、第２誘電体層１２５と同様であってもよい。例えば、第３誘電体層１３２を同様の材料で形成し、第２誘電体層１２５として同様のプロセスを用いてもよい。
［１１０］３層目の誘電体層１３２には、導電線１３４が形成されている。導電線１３４の形成は、例えば、フォトリソグラフィ法とエッチング法とを組み合わせて、第３誘電体層１３２に凹部をパターニングすることにより行うことができる。第３誘電体層１３２の凹部のパターンは、導電線１３４のパターンに対応していてもよい。そして、凹部に導電材料を堆積させることにより、導電線１３４を形成する。導電線１３４は、金属層からなり、単層であってもよいし、異なる材料からなる複数の副層からなる複合層であってもよい。いくつかの実施形態では、導電線１３４は、銅、アルミニウム、コバルト、タングステン、チタン、タンタル、ルテニウム等であることが好ましい。凹部に導電材料を充填する前に、任意の拡散バリア層及び／又は任意の密着層を堆積してもよい。バリア層／密着層の材料としては、チタン、窒化チタン、酸化チタン、タンタル、窒化タンタル、酸化チタン等が好適である。導電線１３４は、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、めっき等を用いて形成することができる。導電線１３４は、裏面ビア１３０及び第２シリサイド領域１２９を介して、エピタキシャルソース・ドレイン領域９２に物理的且つ電気的に接続されている。また、第３の誘電体層１３２上に形成された余分な導電線１３４を除去するために、平坦化処理（例えば、ＣＭＰ、研削、エッチバック等）を行ってもよい。
［１１１］幾つかの実施形態では、導電線１３４は、パワーレールであり、エピタキシャルソース・ドレイン領域９２を基準電圧や電源電圧等に電気的に接続する導電線である。このようにして得られた半導体ダイの表面ではなく裏面にパワーレールを配置することにより、利点を得ることができる。例えば、ナノＦＥＴのゲート密度及び／又は表面配線構造１２０の配線密度を高くしてもよい。また、半導体ダイの裏面側にパワーレールを広く配置することができるため、抵抗を低減することができ、ナノＦＥＴへの電力供給効率を向上させることができる。例えば、導電線１３４の幅は、表面側配線構造１２０の第１層の導電線（例えば、第１導電パターン１２２）の幅の２倍以上であってもよい。
［１１２］図３３Ｄは、裏面ビア１３０が電気的に接続されているエピタキシャルソース・ドレイン領域９２の高さが、裏面ビア１３０が電気的に接続されていないエピタキシャルソース・ドレイン領域９２の高さよりも高い実施形態を示している。エピタキシャルソース・ドレイン領域９２の高さは、第１の凹部８６及び第２の凹部８７の深さ、及び／又は、第１のエピタキシャル材料９１の厚さを制御することにより選択することができる。また、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２の高さを、裏面ビア１３０と電気的に接続されているエピタキシャルソース・ドレイン領域９２の高さよりも低く形成することにより、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２を、導電ライン１３４から第２の誘電体層１２５の厚さ分だけ離間させることができる。これにより、裏面ビア１３０と電気的に接続されていないエピタキシャルソース・ドレイン領域９２を導電線１３４からより良好に分離することができ、デバイス性能を向上させることができる。
［１１３］図３４Ａ～図３４Ｃでは、第３の誘電体層１３２及び導電線１３４上に、裏面配線構造１３６の残りの部分が形成されている。裏面配線構造１３６は、トランジスタ構造１０９の裏面（例えば、トランジスタ構造１０９の能動素子が形成される側とは反対側）に形成されているため、裏面配線構造と呼ぶことができる。裏面配線構造１３６は、第２の誘電体層１２５と、第３の誘電体層１３２と、裏面ビア１３０と、導電線１３４とを備えている。裏面配線構造１３６は、さらに、４層目の誘電体層１３８ａ～１３８ｆ（４層目の誘電体層１３８と総称する）に形成された導電性配線１４０ａ～１４０ｃ（導電性配線１４０と総称する）と、導電性ビア１３９ａ～１３９ｃ（導電性ビア１３９と総称する）とを備えていてもよい。導電体１３９は、４層目の誘電体層１３８を貫通しており、導電線１４０の層間を上下に接続している。なお、裏面配線構造１３６の導電線１４０、導電ビア１３９及び第４誘電体層１３８は、表面配線構造１２０の対応する構造と同一又は同様のプロセス及び材料を用いて形成することができるので、詳細な説明は省略する。図３４Ａ～図３４Ｃに示した第４誘電体層１３８の層数は一例であり、裏面配線構造１３６に用いる第４誘電体層１３８の層数は任意である。
［１１４］図３４Ａ～図３４Ｃを参照して、裏面配線構造１３６上には、パッシベーション層１４４と、ＵＢＭ（ＵｎｄｅｒＢｕｍｐ冶金構造）１４６と、外部接続部１４８とが形成されている。パッシベーション層１４４は、ＰＢＯ、ポリイミド、ＢＣＢ等のポリマーを含んでいてもよい。あるいは、パッシベーション層１４４は、酸化シリコン、窒化シリコン、炭化シリコン、酸窒化シリコンなどの非有機誘電体材料を含んでいてもよい。パッシベーション層１４４は、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法等により成膜することができる。
［１１５］ＵＢＭ１４６は、パッシベーション層１４４を介して裏面配線１３６の導電線１４０に形成され、ＵＢＭ１４６には外部接続部１４８が形成されている。ＵＢＭ１４６は、めっき処理等により形成された銅、ニッケル、金等の１層又は２層以上を含んでいてもよい。ＵＢＭ１４６には、外部コネクタ１４８（例えば、半田ボール）が形成されている。外部接続部１４８の形成は、ＵＢＭ１４６の露出部分に半田ボールを載置し、半田ボールをリフローすることを含んでもよい。外部接続部１４８の形成は、めっき工程を経て最上層の導電線１４０Ｃ上に半田領域を形成した後、半田領域をリフローすることを含む。ＵＢＭ１４６及び外部コネクタ１４８は、他のデバイス、再配線構造、ＰＣＢ（ｐｒｉｎｔｅ ｄｃｉｒｃｕｉｔ ｂｏａｒｄ）、マザーボード等の他の電気部品との入出力接続に用いられてもよい。ＵＢＭ１４６及び外部コネクタ１４８は、上述したナノＦＥＴに信号、電源電圧、及び／又はグランド接続を行うための裏面入出力パッドとも呼ばれる。
［１１６］図３５、図３６Ａ、図３６Ｂ、図３７は、実施の形態に係る半導体パッケージの各製造段階における断面図である。図３５、図３６Ａ、図３６Ｂ、図３７は、エッチングストップ層及び拡散バリア層を有する基板を用いた半導体ダイ２１６のウェハ２１８への転写を示している。ウェハ２１８は、被加工物とも称され得る。なお、本明細書において被処理体という言葉を用いた場合は、ウエハやキャリア基板等を意味する場合がある。
［１１７］図３５を参照して、ウェハ２１８に基板２０２が接合される。基板２０２は、図３の基板５０Ｂと同様である。基板２０２は、犠牲基板２０３と、エッチストップ層２０７と、エッチストップ層２０７の上面及び下面の拡散バリア層２０５、２０９と、半導体層２１１とを有する。犠牲基板２０３、エッチストッパ層２０７、拡散バリア層２０５、２０９および半導体層２１１は、それぞれ、図３の犠牲基板１１、エッチストッパ層１７、拡散バリア層１３、２１および半導体層２３に対応する。一実施形態においては、犠牲基板２０３はシリコン基板であり、エッチストップ層２０７は、ボロン（例えばＳｉ：Ｂ）がドープされたシリコン層又はボロン（例えばＳｉＧｅ：Ｂ）がドープされたシリコンゲルマニウム層であり、拡散バリア層２０５及び２０９は、シリコンと酸素挿入部分単層とが交互に積層された積層体であり、半導体層２１１は、シリコン層である。
［１１８］図３５に示すように、半導体層２１１に半導体ダイ２１６を形成する。半導体ダイ２１６は、表面にダイコネクタ２１５が形成され、ダイコネクタ２１５の周囲にパッシベーション層２１３が形成されている。ウエハ２１８は、基板２２１と、導電パッド２１９と、導電パッド２１９の周囲の基板２２１の上面に形成されたパッシベーション層２１７とを含む。ウエハ２１８は、導電パッド２１９と電気的に接続された導電線及びビアを有していてもよい。図３５の例では、基板２０２とウェハ２１８とをハイブリッド接合により接合しているが、マイクロバンプを用いた接合等、他の接合手法を用いてもよい。
［１１９］図３６Ａにおいて、基板２０２は、例えば、エッチング、研削、またはこれらの組み合わせ等を用いて、裏面から薄膜化されている。なお、裏面薄化処理は、図２５Ａ～図２８Ｃを参照して説明した処理と同一または同様の処理を含んでよいので、詳細な説明は省略する。裏面薄化工程後、犠牲基板２０３、エッチストップ層２０７、拡散バリア層２０５、２０９は除去され、半導体ダイ２１６はウエハ２１８に接合されたままである。いくつかの実施形態では、半導体ダイ２１６の厚さＴ３は、１００ｎｍ未満であることが好ましい。このような薄い半導体ダイ２１６の厚さ（例えば＜１００ｎｍ）は、エッチングストップ層２０７及び拡散バリア層２０５／２０９を有する基板２０２を用いることにより実現される。このように、半導体ダイ２１６の総厚ばらつき（ＴＴＶ）（例えば平坦な上面）を小さくすることで、図３７を参照して後述するように、半導体ダイ２１６上に半導体ダイを積層する際に、ダイ積層が容易になるという利点がある。
［１２０］図３６Ａの例では、ウエハ２１８に転写される半導体ダイ２１６は、ＴＴＶが低減された薄層（例えば、≦１００ｎｍ）である半導体層２１１等の単層基板を有する。図３６Ｂに示すように、基板２０２は、半導体層２１１よりも厚い基板２１２上に半導体層２１１（例えば、ＴＴＶを薄くした１００ｎｍ未満の厚さの薄い層）を形成した基板構造のような、積層または多層の基板構造を有する半導体ダイ２１６を搬送するために用いられてもよい。当業者であれば、図３６Ａ及び図３６Ｂに示すダイ構造のいずれにおいても、ＴＴＶが低減された薄い半導体層２１１を有するダイをウエハ２１８に転写することに伴う、３ＤＩＣパッケージを形成することができるという利点があることは容易に理解されるであろう。
［１２１］図３７において、半導体ダイ２１６の周囲のウエハ２１８の上面には、誘電体材料２２３（例えば、モールド材やギャップフィルオキサイド）が形成されている。なお、半導体ダイ２１６の上面から余分な誘電体２２３を除去し、半導体ダイ２１６と誘電体２２３との上面を面一にするために、ＣＭＰ等の平坦化処理を行ってもよい。したがって、図３５、図３６Ａ、図３６Ｂ、図３７は、半導体ダイをウエハに貼り合わせて裏面薄化処理を行って３ＤＩＣパッケージを形成する工程を示しており、エッチングストップ層と拡散バリア層を有する本実施の形態の基板により、裏面薄化処理が容易になる。なお、図３５～図３７の処理を繰り返すことにより、図３７の構造に半導体ダイを追加してもよく、当業者であれば容易に理解できる。
［１２２］図３８、３９Ａ、３９Ｂ、４０、４１は、実施の形態に係る半導体パッケージの各製造段階における断面図である。図３８、３９ａ、３９ｂ、４０、４１は、３ＤＩＣパッケージをウェハ・トゥ・ウェハ接合と裏面薄化により形成する工程を示しており、エッチングストップ層と拡散バリア層を有する種々の実施形態の基板により、裏面薄化プロセスが容易になる。
［１２３］図３８では、ウエハ２１８にウエハ２３０ａが接合されている。ウェハ２１８は、図３５のウェハ２１８と同一または同様である。ウエハ２３０ａは、犠牲基板２３１と、エッチストップ層２３５と、拡散バリア層２３３、２３７と、半導体層２３９とを有する。犠牲基板２３１、エッチストップ層２３５、拡散バリア層２３３／２３７、及び半導体層２３９は、それぞれ、図３の犠牲基板１１、エッチストップ層１７、拡散バリア層１３、２１、及び半導体層２３に対応する。半導体層２３９には、複数の半導体ダイが形成されており、ウェハ２３０ａの表面には、ダイコネクタ２４３及びパッシベーション層２４１が形成されている。ウエハ２３０ａとウエハ２１８とは、ハイブリッド接合により接合されている。なお、ウエハ２３０ａとウエハ２１８との接合には、マイクロバンプを介した接合等の他の接合方法を用いてもよい。
［１２４］図３９Ａにおいて、犠牲基板２３１、エッチストップ層２３５、拡散バリア層２３３、２３７を除去するための裏面薄化工程を行う。複数の半導体ダイからなるウエハ２３０ａの半導体層２３９は、ウエハ２１８に接合されたままである。なお、裏面薄化処理は、図２５Ａ～図２８Ｃを参照して説明した処理と同一または同様の処理を含んでよいので、詳細な説明は省略する。裏面薄化工程後の半導体層２３９の厚さは、１００ｎｍよりも薄いことが好ましい。
［１２５］図３９Ａの例では、ウエハ２１８に転写されるウエハ２３０ａ（例えば、半導体層２３９）は、単層構造である。他の実施形態では、図３９Ｂに示すように、搬送されるウェハ２３０ａは、半導体層２３９よりも厚い半導体層２３８の上に、ＴＴＶが低減された薄い半導体層２３９（例えば、厚さ１００ｎｍ未満）が形成された構造などの積層構造を有する。当業者であれば、図３９Ａ及び図３９Ｂに示す搬送されたウエハ構造のいずれにおいても、ＴＴＶが低減されたシフィン半導体層２３９を用いてウエハ２３０ａを搬送することに伴う３ＤＩＣパッケージを形成することができるという利点があることは容易に理解されるべきである。
［１２６］図４０において、図３８及び図３９Ａの処理を繰り返すことにより、図３９Ａの構造体にウェハ（例えば、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅ、２３０ｆ）を追加する。なお、各付加ウェハは、図３８のウェハ２３０ａと同一又は類似の構造を有しており、下地ウェハに貼り付けられた後（例えば、貼り付けられた後）、半導体ダイを構成する半導体層のみが下地ウェハに貼り付けられたままとなるように、裏面薄化処理が行われる。なお、図示しないが、各ウエハ（例えば２３０ａ～２３０ｆ）には、上下のウエハと電気的に接続するための貫通電極（ＴＳＶ）が形成されていてもよい。図４０において、搬送されるウエハ（例えば２３０ａ～２３０ｆ）は、図３９Ａのウエハ２３０ａと同様の構造を有するように図示されているが、これに限定されるものではない。なお、図４０の搬送されるウエハは、図３９のウエハ２３０ａと同様の構造を有していてもよいことは、当業者には容易に理解できるであろう。
［１２７］所望の枚数のウエハを貼り付けた後、例えばダイシング領域２２９に沿って個片化処理を行い、図４０の構造体を複数の個片３ＤＩＣパッケージに分離する。図４１は、個片化工程後の個片３ＤＩＣパッケージを示している。図４１の３ＤＩＣパッケージは、ウエハ２１８の一部に対応する半導体ダイ２２８を有し、複数の半導体ダイ２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆを有し、複数の半導体ダイ２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ、２４０ｅ、２４０ｆのそれぞれは、ウエハ（例えば２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ、２３０ｅ、２３０ｆ）の一部に対応する。開示された実施形態によれば、エッチストップ層と拡散バリア層とを有する基板において、裏面薄化工程により薄い半導体層を転写することにより、複数枚のウエハの積層を容易に行うことができる。
［１２８］実施形態によれば、以下の効果が得られる。例えば、本発明の基板は、エッチストップ層と拡散バリア層の両方を有することにより、エッチストップ層におけるドーパントの外方拡散を抑制しつつ、優れたエッチング選択比を実現することができる。その結果、高性能なデバイスを形成するのに適した、薄い（例えば＜１００ｎｍ）高品質な半導体層（例えばエピタキシャル半導体材料）を、開示の基板に形成することができる。半導体層に電気素子（例えば、トランジスタ）を形成した後、半導体層を裏面薄化処理により被加工物（例えば、キャリア、ウエハ、基板）に容易に転写することができる。開示された構造及び方法は、ＳＰＲ（Ｓｕｐｅｒ Ｐｏｗｅｒ Ｒａｉｌ）用途など、半導体デバイス層の転写が必要な用途に好適である。ＳＰＲ用途では、デバイス層の転写にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。しかし、ＳＯＩ基板は高価である。本発明によれば、高価なＳＯＩ基板に安価に代替することができる。また、転写される薄層のＴＴＶを小さくすることができるため、複数のデバイス層を積層して３ＤＩＣデバイスやパッケージを形成することが容易となり、集積度を向上させることができる。
［１２９］図４２は、半導体構造体の製造方法１０００のフローチャートを示す。なお、図４２に示す実施方法は、可能な多くの実施方法の一例に過ぎない。当業者であれば、多くの変形例、代替例及び修正例を認識するであろう。例えば、図４２に示すような種々のステップを追加、削除、置き換え、再配置、繰り返してもよい。
［１３０］図４２を参照して、ブロック１０１０では、基板上にエッチストップ層が形成される。ブロック１０２０では、エッチストップ層上に第１の拡散バリア層が形成される。ブロック１０３０では、第１の拡散バリア層上にトランジスタを含む半導体素子層が形成される。ブロック１０４０では、半導体素子層の表面側の半導体素子層上に、トランジスタと電気的に接続された第１の配線構造が形成される。ブロック１０５０では、第１の配線構造をキャリアに貼り付ける。ブロック１０６０では、貼り付けた後に、基板、エッチストップ層、第１の拡散バリア層を除去する。ブロック１０７０では、除去後の半導体素子層の裏面に第２の配線構造を形成する。
［１３１］実施形態に係る半導体装置の形成方法は、基板上にエッチングストップ層を形成する工程と、前記エッチングストップ層上に第１の拡散バリア層を形成する工程と、前記第１の拡散バリア層上にトランジスタを含む半導体素子層を形成する工程と、前記半導体素子層の表面側の前記半導体素子層上に前記トランジスタと電気的に接続された第１の配線構造を形成する工程と、前記第１の配線構造をキャリアに貼り付ける工程と、前記貼り付けの後、前記基板、前記エッチングストップ層及び前記第１の拡散バリア層を除去する工程と、前記除去の後、前記半導体素子層の裏面に第２の配線構造を形成する工程と、を備える。一態様では、前記エッチストップ層を形成する工程は、第１ドーパントがドープされた第１半導体材料を形成する工程を含む。本発明の好ましい態様は、前記第１の半導体材料は、シリコンまたはシリコンゲルマニウムであり、前記第１のドーパントは、ボロン、リン、ヒ素、インジウムまたはアンチモンであることを特徴とする。一態様では、第１半導体材料における第１ドーパントの濃度は、約２Ｅ１９ａｔｏｍｓ／ｃｍ３以上約５Ｅ２１ａｔｏｍｓ／ｃｍ３以下である。本発明の好ましい態様は、前記第１の拡散バリア層を形成する工程は、前記エッチストップ層上に第１の数のエピタキシャルシリコン層を形成する工程と、前記第１の数のエピタキシャルシリコン層とインターリーブされた第２の数の酸素挿入部分単層を形成する工程とを含むことを特徴とする。一実施形態では、第２の数は、第１の数よりも１つ少ない。本発明の好ましい態様は、前記第２の酸素挿入部分単層の各々は、前記シリコン層に酸素が取り込まれたシリコン層であることを特徴とする。本発明の好ましい態様は、前記第２の酸素挿入部分単層の酸素濃度は、バックグラウンド酸素濃度レベルよりも数桁高いことを特徴とする。本発明の好ましい態様は、前記半導体デバイス層を形成する工程は、前記第１の拡散バリア層上にエピタキシャル半導体材料を形成する工程と、前記エピタキシャル半導体材料中に前記トランジスタを形成する工程とを含むことを特徴とする。本発明の好ましい態様は、前記第２の配線構造を形成する工程は、前記半導体素子層の裏面に誘電体層を形成する工程と、前記誘電体層に電源線を形成する工程とを含むことを特徴とする。本発明の好ましい態様は、前記エッチストップ層を形成する前に、前記基板上に第２の拡散バリア層を形成する工程をさらに含み、前記第２の拡散バリア層は、前記基板と前記エッチストップ層との間に形成されていることを特徴とする。本発明の好ましい態様は、前記第２の拡散バリア層と前記エッチストップ層との間に第１のシリコンキャップ層を形成する工程と、前記エッチストップ層と前記第１の拡散バリア層との間に第２のシリコンキャップ層を形成する工程とをさらに含むことを特徴とする。
［１３２］実施形態に係る半導体装置の形成方法は、基板上に、第１のドーパントがドープされた第１の半導体材料からなるエッチストップ層を形成する工程と、前記エッチストップ層上に、不連続な酸素層でインターリーブされたシリコン層からなる第１の拡散バリア層を形成する工程と、前記第１の拡散バリア層上に、第２の半導体材料をエピタキシャル成長させる工程と、前記第２の半導体材料にトランジスタを形成する工程と、前記第２の半導体材料上に、第１の配線構造を形成する工程と、前記第１の配線構造をキャリアに貼り付ける工程と、前記貼り付けの後、前記基板、前記エッチストップ層及び前記第１の拡散バリア層を除去する工程と、を含む。本発明の好ましい態様は、前記エッチストップ層を形成する前に、前記基板上に、前記基板と前記エッチストップ層との間に第２の拡散バリア層を形成する工程をさらに含み、前記第２の拡散バリア層は、不連続な酸素層が介在したシリコン層からなることを特徴とする。本発明の好ましい態様は、前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成することを特徴とする。本発明の好ましい態様は、前記第１の配線構造は、前記トランジスタのソース・ドレイン領域の第１の面に電気的に接続されており、前記除去工程の後、前記トランジスタの裏面に第２の配線構造を形成する工程をさらに含み、前記第２の配線構造は、前記ソース・ドレイン領域の前記第１の面に対向する第２の面に電気的に接続されていることを特徴とする。本発明の好ましい態様は、前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成することを特徴とする。
［１３３］実施形態に係る半導体装置の形成方法は、基板上にドープ半導体層を形成する工程と、前記ドープ半導体層上に、エピタキシャルシリコン層と酸素の一部単層とを交互に含む拡散バリア層を形成する工程と、前記拡散バリア層上にトランジスタを含むデバイス層を形成する工程と、前記デバイス層を被加工物に転写する工程と、を含み、前記転写工程は、前記デバイス層を前記被加工物に接合する工程と、前記接合後に、前記基板、前記ドープ半導体層及び前記拡散バリア層を除去する工程と、を含む。本発明の好ましい態様は、前記転写前に、前記デバイス層上に第１の配線構造を形成する工程をさらに含み、前記デバイス層は、前記第１の配線構造を介して前記被加工物に接合されていることを特徴とする。本発明の好ましい態様は、前記基板、前記ドープ半導体層および前記拡散バリア層を除去する工程は、第１のエッチング工程を用いて前記基板および前記ドープ半導体層を選択的に除去する工程と、前記第１のエッチング工程の後に、前記第１のエッチング工程とは異なる第２のエッチング工程を用いて前記拡散バリア層を選択的に除去する工程とを含むことを特徴とする。
［１３４］上述したいくつかの実施形態の概要は、当業者が本開示の態様をよりよく理解するために詳細に説明したものである。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他の工程や構造を設計、変更すること、および／または同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。
Claims (20)
- 半導体装置の形成方法であって、
基板上にエッチストップ層を形成する工程と、
前記エッチストップ層上に第１の拡散バリア層を形成する工程と、
前記第１の拡散バリア層上に、トランジスタを含む半導体素子層を形成する工程と、
前記半導体素子層の表面側において、前記半導体素子層上に、前記トランジスタと電気的に接続された第１の配線構造を形成する工程と、
前記第１の配線構造をキャリアに取り付ける工程と、
前記取り付けを行った後に、前記基板、前記エッチストップ層及び前記第１の拡散バリア層を除去する工程と、
前記除去後の前記半導体素子層の裏面に第２の配線構造を形成する工程と、
を含む半導体装置の製造方法。 - 前記エッチストップ層を形成する工程は、第１のドーパントがドープされた第１の半導体材料を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の半導体材料がシリコンまたはシリコンゲルマニウムであり、
前記第１のドーパントは、ホウ素、リン、ヒ素、インジウム、またはアンチモンである請求項２に記載の半導体装置の製造方法。 - 前記第１の半導体材料における前記第１のドーパントの濃度は、２Ｅ１９ａｔｏｍｓ／ｃｍ３～５Ｅ２１ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第１の拡散バリア層を形成する工程は、
前記エッチストップ層上に、第１の数のエピタキシャルシリコン層を形成する工程と、
前記第１の数のエピタキシャルシリコン層とインターリーブされた第２の数の酸素挿入部分単層を形成する工程と、
含む請求項２に記載の半導体装置の製造方法。 - 前記第２の数は、前記第１の数よりも１つ少ない数である
ことを特徴とする請求項５に記載の半導体装置の製造方法。 - 前記第２の数の酸素挿入部分単層は、前記シリコン層に酸素が取り込まれたシリコン層であることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第２の数の酸素挿入部分単層の酸素濃度は、バックグラウンド酸素濃度レベルよりも数桁高い
ことを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記半導体素子層を形成する工程は、
前記第１の拡散バリア層上にエピタキシャル半導体材料を形成する工程と、
前記エピタキシャル半導体材料に前記トランジスタを形成する工程と、
含む請求項１に記載の半導体装置の製造方法。 - 前記第２の配線構造を形成する工程は、
前記半導体素子層の裏面に誘電体層を形成する工程と、
前記誘電体層に電源線を形成する工程と、
含む請求項１に記載の半導体装置の製造方法。 - 前記エッチングストップ層を形成する前に、前記基板上に第２の拡散バリア層を形成する工程をさらに含み、前記第２の拡散バリア層は、前記基板と前記エッチングストップ層との間に形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２の拡散バリア層と前記エッチストップ層との間に第１のシリコンキャップ層を形成する工程と、
前記エッチストップ層と前記第１の拡散バリア層との間に第２のシリコンキャップ層を形成する工程と、
をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。 - 半導体装置の形成方法であって、
基板上に、第１のドーパントがドープされた第１の半導体材料を含むエッチストップ層を形成する工程と、
前記エッチストップ層上に、不連続な酸素層でインターリーブされたシリコン層からなる第１の拡散バリア層を形成する工程と、
前記第１の拡散バリア層上に第２の半導体材料をエピタキシャル成長させる工程と、
前記第２の半導体材料にトランジスタを形成する工程と、
前記第２の半導体材料上に第１の配線構造を形成する工程と、
前記第１の配線構造をキャリアに取り付ける工程と、
貼り付けた後、基板、エッチストップ層及び第１の拡散バリア層を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記エッチストップ層を形成する前に、前記基板上に、前記基板と前記エッチストップ層との間にあるように、第２の拡散バリア層を形成する工程をさらに含み、
第２の拡散バリア層は、不連続な酸素層がインターリーブされたシリコン層を含む
ことを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成する工程をさらに含む、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記第１の配線構造は、前記トランジスタのソース・ドレイン領域の第１の面に電気的に接続され、
前記除去後、前記トランジスタの裏面に、前記第１の面に対向する前記ソース・ドレイン領域の第２の面に電気的に接続されている第２の配線構造を形成する工程を含む、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記エッチストップ層と前記第１の拡散バリア層との間にシリコンキャップ層を形成する工程をさらに含む、
ことを特徴とする請求項１３に記載の半導体装置の製造方法。 - 半導体装置の形成方法であって、
基板上にドープされた半導体層を形成する工程と、
前記ドープされた半導体層上に、交互したエピタキシャルシリコン層と酸素の部分単層を含む拡散バリア層を形成する工程と、
前記拡散バリア層上にトランジスタを含むデバイス層を形成する工程と、
前記デバイス層を被加工物に転写する工程と、とを含み、
前記転写は、
前記デバイス層を前記被加工物に接合する工程と、
前記接合後、前記基板、前記ドープ半導体層及び前記拡散バリア層を除去する工程と、を含む、
ことを特徴とする半導体装置の製造方法。 - 前記転写工程の前に、前記デバイス層上に第１の配線構造を形成する工程をさらに含み、
前記デバイス層は、前記第１の配線構造を介して前記被加工物に接合される
ことを特徴とする請求項１８に記載の半導体装置の製造方法。 - 前記基板、前記ドープ半導体層及び前記拡散バリア層を除去する工程は、
第１のエッチングプロセスを用いて、前記基板及び前記ドープされた半導体層を選択的に除去する工程と、
前記第１のエッチングプロセスの後に、前記第１のエッチングプロセスとは異なる第２のエッチングプロセスを用いて、前記拡散バリア層を選択的に除去する工程と、
を含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
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