CN109643742A - 集成电路器件结构和双侧制造技术 - Google Patents

集成电路器件结构和双侧制造技术 Download PDF

Info

Publication number
CN109643742A
CN109643742A CN201780046264.2A CN201780046264A CN109643742A CN 109643742 A CN109643742 A CN 109643742A CN 201780046264 A CN201780046264 A CN 201780046264A CN 109643742 A CN109643742 A CN 109643742A
Authority
CN
China
Prior art keywords
layer
back side
transistor
semiconductor
front side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780046264.2A
Other languages
English (en)
Other versions
CN109643742B (zh
Inventor
B·布洛克
V·R·拉奥
R·米恩德鲁
D·因格利
K·俊
K·奥布莱恩
P·莫罗
P·菲舍尔
S·S·廖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/US2016/068564 external-priority patent/WO2018106267A1/en
Priority claimed from PCT/US2017/048475 external-priority patent/WO2019040071A1/en
Application filed by Intel Corp filed Critical Intel Corp
Priority claimed from PCT/US2017/048752 external-priority patent/WO2018039645A1/en
Publication of CN109643742A publication Critical patent/CN109643742A/zh
Application granted granted Critical
Publication of CN109643742B publication Critical patent/CN109643742B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/0516—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05673—Rhodium [Rh] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05678—Iridium [Ir] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electromagnetism (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Hall/Mr Elements (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Recrystallisation Techniques (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

集成电路单元架构包括前侧和背侧结构二者。背侧注入、半导体沉积、电介质沉积、金属化、膜图案化和晶片层级层转移中的一种或多种与前侧处理集成。这种双侧处理可能需要显露从衬底的前侧制造的结构的背侧。可以构建宿主‑施主衬底组件以在背侧处理期间支撑并保护前侧结构。可以在背侧处理期间修改和/或互连前侧器件，例如FET。可以将诸如FET的背侧器件与前侧器件集成以扩展器件功能、改善性能或增大器件密度。

Description

集成电路器件结构和双侧制造技术
优先权要求
本申请要求享有2016年8月26日提交的题为“Integrated Circuit DeviceStructures and Fabrication Techniques with a Back-side Reveal of Front-SideStructures”的美国临时申请62/380,316的优先权。
相关申请
本申请涉及如下国际专利申请：2015年10月1日提交的题为“Methods of FormingBackside Self-Aligned Vias and Structures Formed Thereby”的US2015/052033；2015年9月25日提交的题为“Backside Contact Structures and Fabrication For Metal onBoth Sides of Devices”的US2015/052440；以及2015年9月25日提交的题为“BacksideFin Recess Control With Multi-Hsi Option”的US2015/052288；2016年4月1日提交的题为“Layer Transferred Ferroelectric Memory Devices”的US2016/025576；2016年4月1日提交的题为“Semiconductor Diodes Employing Back-Side Semiconductor or Metal”的US2016/025579；2016年4月1日提交的题为“Transistor structures Including a DeepVia Lined With A Dielectric Material”的US2016/025593。
背景技术
集成电路(IC)中的器件密度已经遵循摩尔定律增长了几十年。不过，由于器件结构的横向尺寸随着每一代技术而缩小，越来越难以进一步减小结构尺寸。
三维(3D)缩放现在是相当令人感兴趣的，因为z高度(器件厚度)的减小提供了增加总体器件密度和IC性能的另一收益。例如，3D缩放的形式可以是芯片堆叠或封装IC堆叠。已知的3D集成技术成本高昂，并可能仅提供z高度和器件密度的渐进改善。例如，芯片厚度的大部分可能是无源衬底材料。这种芯片的堆叠体可以采用贯穿衬底过孔(TSV)技术作为将芯片堆叠体竖直互连的手段。TSV典型地延伸通过衬底材料的20-50μm或更多，因此一般受限于微米尺度的过孔直径。这样一来，TSV密度被限制到远低于大部分器件(例如，晶体管、存储器)单元的密度。而且，采用TSV技术的芯片堆叠体的最终z高度可能比堆叠器件采用的实际器件层厚几百微米。
3D缩放也可以是竖直取向器件的形式，例如其中，对于更常见的横向取向的晶体管，晶体管沟道长度基本与芯片表面正交，而不是平行于该表面。很多竖直取向器件架构面临的一个问题是如何在器件的相对端上制造端子，这在横向取向器件中可能更容易实现。
附图说明
在附图中，本文描述的材料是通过举例而不是限制的方式加以例示的。为了例示简单清晰起见，图中例示的元件未必是按比例绘制的。例如，为了清晰起见，一些元件的尺寸可能相对于其它元件被放大。而且，为了论述清晰起见，可以采用其简化“理想”形式和几何形状表示各种物理特征，尽管如此，要理解的是，实际实施方式可能仅近似图示的理想情况。例如，可能绘示出平滑表面和正方形横断面，而无视纳米制造技术所形成的结构的有限粗糙度、角部抹圆和不完美的有角度的横断面特性。因此，对于被绘示为在参考坐标系的平面中具有矩形截面的特征，实际制造出的特征可能反而是在所述特征的一个或多个底部被抹圆或倾斜的截面，这可能导致非矩形(例如，沙漏形、梯形等)的截面轮廓。此外，在认为适当的情况下，在各图之间重复附图标记以指示对应或类似的元件。在附图中：
图1是根据一些实施例的示出了双侧器件处理方法的流程图；
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是根据一些实施例的利用双侧器件处理方法处理的衬底的平面图；
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I和图3J是根据一些实施例的利用双侧器件处理方法处理的衬底的截面图；
图4A、图4B、图4C是根据一些实施例的进一步示出包括III-N半导体和电介质材料两者的中间层的等距视图；
图4D是根据一些实施例的进一步示出包括III-V半导体和电介质材料两者的中间层的截面图；
图5是根据一些实施例的示出了背侧显露方法的流程图；
图6是根据一些实施例的衬底的平面图，以及衬底上的IC管芯和IC管芯上的晶体管结构的展开图；
图7是根据一些实施例的示出了包括晶体管半导体主体的电隔离的背侧处理方法的流程图；
图8A、图8B、图8C示出了根据一些实施例的在执行图7中所示方法中的一些操作时的晶体管结构的截面图；
图9A、图9B、图9C示出了根据一些实施例的在执行图7中所示方法中的一些操作时的晶体管结构的截面图；
图10A、图10B、图10C示出了根据一些实施例的在执行图7中所示方法中的一些操作时的晶体管结构的截面图；
图11A、图11B、图11C示出了根据一些实施例的在执行图7中所示方法中的一些操作时的晶体管结构的截面图；
图11D、图11E、图11F示出了根据一些实施例的在执行图7中所示方法中的一些操作时的晶体管结构的截面图；
图12是根据一些实施例的示出了包括背侧晶体管源极/漏极接触金属化的背侧处理方法的流程图；
图13是根据一些实施例的适合于形成背侧晶体管源极/漏极接触金属化的晶体管结构的平面图；
图14A、图14B、图14C示出了根据一些实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图14D、图14E、图14F示出了根据一些替代实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图15A、图15B、图15C示出了根据一些实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图15D、图15E、图15F示出了根据一些替代实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图16A、图16B、图16C示出了根据一些实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图16D、图16E、图16F示出了根据一些替代实施例的在执行图12中所示方法中的一些操作时的晶体管结构的截面图；
图17是根据一些实施例的示出了包括背侧晶体管栅极金属化的背侧处理方法的流程图；
图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A示出了根据一些实施例的在执行一些前侧制造操作时的晶体管结构的截面图；
图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B示出了根据一些实施例的在执行一些前侧制造操作时的晶体管结构的截面图；
图26A、图26B、图26C示出了根据一些实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图27A、图27B、图27C示出了根据一些实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图28A、图28B、图28C示出了根据一些实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图28D、图28E、图28F示出了根据一些替代实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图29A、图29B、图29C示出了根据一些替代实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图30A、图30B、图30C示出了根据一些替代实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图31A、图31B、图31C示出了根据一些替代实施例的在执行图17中所示方法中的一些操作时的晶体管结构的截面图；
图32是根据一些实施例的示出了包括电介质间隔体替换的背侧处理方法的流程图；
图33A、图33B、图33C示出了根据一些替代实施例的在执行图32中所示方法中的一些操作时的晶体管结构的截面图；
图34A、图34B、图34C示出了根据一些替代实施例的在执行图32中所示方法中的一些操作时的晶体管结构的截面图；
图35A、图35B、图35C示出了根据一些替代实施例的在执行图32中所示方法中的一些操作时的晶体管结构的截面图；
图36A、图36B、图36C示出了根据一些替代实施例的在执行图32中所示方法中的一些操作时的晶体管结构的截面图；
图37A、图37B、图37C示出了根据一些替代实施例的在执行图32中所示方法中的一些操作时的晶体管结构的截面图；
图38A示出了根据一些实施例的背侧显露方法；
图38B是根据一些实施例的示出了用于相对于平面晶体管选择性地形成非平面晶体管背侧源极/漏极半导体和接触金属化的方法的流程图；
图38C是根据一些实施例的示出了用于相对于其它非平面晶体管选择性地形成非平面晶体管背侧源极/漏极半导体和接触金属化的方法的流程图；
图39是根据一些实施例的没有一个源极/漏极接触金属化的非平面晶体管结构和具有源极/漏极金属化两者的平面晶体管结构的平面图；
图40A、图40B、图40C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的非平面晶体管结构的截面图；
图41A、图41B、图41C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的平面晶体管结构的截面图；
图42A、图42B、图42C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的非平面晶体管结构的截面图；
图43A、图43B、图43C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的平面晶体管结构的截面图；
图44A、图44B、图44C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的非平面晶体管结构的截面图；
图45A、图45B、图45C示出了根据一些实施例的在执行图38B中所示方法中的一些操作时的平面晶体管结构的截面图；
图46是根据一些实施例的没有一个源极/漏极接触金属化的非平面晶体管结构和具有源极/漏极金属化两者的非平面晶体管结构的平面图；
图47A、图47B、图47C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图48A、图48B、图48C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图49A、图49B、图49C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图50A、图50B、图50C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图51A、图51B、图51C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图52A、图52B、图52C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图53A、图53B、图53C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图54A、图54B、图54C示出了根据一些实施例的在执行图38C中所示方法中的一些操作时的非平面晶体管结构的截面图；
图55是根据一些实施例的示出了包括背侧杂质注入的背侧处理方法的流程图；
图56A、图56B、图56C示出了根据一些实施例的在执行图55中所示方法中的一些操作时的晶体管结构的截面图；
图57A、图57B和图57C示出了根据一些实施例的具有背侧注入物的晶体管结构的截面图；
图58是根据一些实施例的示出了包括半导体的外延生长的背侧处理方法的流程图；
图59A、图59B、图59C示出了根据一些实施例的在执行图58中所示方法中的一些操作时的III-N半导体器件构层(stratum)的截面图；
图60A、图60B、图60C示出了根据一些实施例的在执行图58中所示方法中的一些操作时的半导体器件层的截面图；
图61A、图61B、图62A和图62B示出了根据一些实施例的堆叠半导体器件层的截面图；
图63A、图63B、图64A和图64B示出了根据一些实施例的堆叠半导体器件层的截面图；
图65示出了根据一些实施例的竖直取向器件的平面图；
图66示出了根据一些实施例的图65中所示竖直取向器件的截面图；
图67A示出了根据一些实施例的堆叠1T1R存储单元的截面图；
图67B示出了根据一些实施例的堆叠1T1R存储单元的截面图；
图68A示出了根据一些实施例的堆叠1T1R存储单元的截面图；
图68B示出了根据一些实施例的堆叠1T1R存储单元的截面图；
图69示出了根据一些实施例的具有中间热导管的堆叠器件构层的截面图；
图70是根据一些实施例的经由背侧对测试管芯进行测试的电测试设备的等距视图；
图71是根据一些实施例的同时经由背侧和前侧对测试管芯进行测试的电测试设备的等距视图；
图72是根据一些实施例的示出了电测试处理方法的流程图；
图73是根据一些实施例的使用同时背侧接触和前侧接触进行电测试的非平面晶体管结构的平面图；
图74A、图74B、图74C示出了根据一些实施例的被用于电测试的导电引脚接触的非平面晶体管结构的截面图；
图75A、图75B、图75C示出了根据一些实施例的被用于电测试的导电引脚接触的非平面晶体管结构的截面图；
图76A、图76B、图76C示出了根据一些实施例的被用于电测试的导电引脚接触的非平面晶体管结构的截面图；
图77是根据一些实施例的使用同时背侧接触和前侧接触进行电测试的逻辑晶体管结构的平面图；
图78A、图78B、图78C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构的截面图；
图79A、图79B、图79C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构的截面图；
图80A、图80B、图80C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构的截面图；
图81示出了根据实施例的移动计算平台和数据服务器机器，其采用了具有多个包括双侧互连的FET的SoC；以及
图82是根据一些实施例的电子计算装置的功能框图。
具体实施方式
参考附图描述一个或多个实施例。尽管详细绘示并论述了具体配置和布置，但应当理解，这仅仅是为了例示性目的而做的。相关领域的技术人员将认识到，其它配置和布置是可能的，而不脱离本说明书的精神和范围。对于相关领域的技术人员而言显而易见的是，可以在除了本文详细描述的那些之外的各种其它系统和应用中采用本文所述的技术和/或布置。
在以下具体实施方式中参考了附图，附图形成具体实施方式的部分并示出了示例性实施例。此外，应当理解，可以利用其它实施例并且可以做出结构和/或逻辑变更，而不脱离要求保护的主题的范围。还应该指出的是，可以使用方向和参考，例如，向上、向下、顶部、底部等，仅仅为了方便附图中特征的描述。因此，以下具体实施方式不应该被理解为限制性的意义，并且要求保护的主题的范围仅由所附权利要求及其等同物界定。
在以下描述中，阐述了众多细节。不过，对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践实施例。在一些实例中，公知的方法和装置以框图形式示出而非详细示出，以避免使实施例难以理解。整个本说明书中所提到的“实施例”或“一个实施例”或“一些实施例”是指结合实施例所描述的特定特征、结构、功能或特性包括在至少一个实施例中。因此，整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指同一个实施例。此外，特定特征、结构、功能或特性可以以任何适当的方式结合在一个或多个实施例中。例如，只要与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不是相互排斥的，就可以将第一实施例与第二实施例组合。
如说明书和所附权利要求中所使用的，单数形式的“一”和“所述”旨在也涵盖复数形式，除非上下文另外做出清楚的指示。还应当理解，本文中所使用的术语“和/或”是指并且涵盖相关联的所列项目中的一个或多个项目的任何和全部可能的组合。
可以在本文中使用术语“耦合”和“连接”描述部件之间的功能或结构关系。应当理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，可以使用“连接”指示两个或更多元件彼此直接物理、光学或电接触。可以使用“耦合”指示两个或更多元件彼此直接或间接(它们之间有其它中间元件)物理或电接触，和/或两个或更多元件彼此合作或相互作用(例如，如在因果关系中那样)。
本文使用的术语“之上”、“之下”、“之间”和“上”是指一种部件或材料相对于其它部件或材料的相对位置，其中需要指出这种物理关系。例如，在材料语境中，设置于一种材料之上或之下的另一种材料可以直接接触或可以具有一种或多种中间材料。此外，设置于两种材料之间的一种材料可以与这两层直接接触或者可以具有一个或多个中间层。相反，第二材料或材料“上”的第一材料或材料与该第二材料/材料直接接触。在部件组件语境中进行类似的区分。
如整个本说明书和权利要求中所用，由术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列项目的任何组合。例如，短语“A、B或C中的至少一个”可以表示：A；B；C；A和B；A和C；B和C；或者A、B和C。
本文描述了采用器件结构双侧处理的IC器件结构和制造技术。除了制造IC器件结构时典型采用的前侧处理之外，双侧处理还包括IC器件结构的背侧处理。双侧处理还可能需要被设计成促进背侧处理的非典型前侧处理。在一些示例性实施例中，双侧处理包括显露前侧器件结构的背侧。在一些示例性实施例中，显露器件结构的背侧(本文也称为“背侧显露”或“BSR”)需要晶片层级的背侧处理，其或者在晶片区域之上全局性地去除衬底材料体块，或者在例如由蚀刻掩模限定的晶片区域的部分内局部地去除衬底材料体块。与仅通过衬底材料的厚度提供电布线的常规TSV型技术相反，本文所述的背侧显露用于促进在IC的器件层内进一步制造器件结构。可以在个体器件(例如，晶体管)的密度下，甚至在单个器件的子区(例如，单个晶体管的端子)内执行这种背侧器件层制造。此外，可以执行这种背侧显露以去除在前侧器件处理期间设置器件层的施主衬底的仅部分或基本全部。这样一来，微米深度的TSV可能变得不必要，因为从背侧访问的器件结构的半导体材料的厚度可能仅为数十或数百纳米。要指出的是，尽管在根据本文的实施例执行更密切的背侧处理的情况下，微米深的导电TSV可能变得不必要，但仍然可能利用TSV型技术作为例如显露器件层的背侧的手段。
如下文进一步针对一些示例性实施例所述，对器件结构的显露的背侧的处理可能需要以下一项或多项：去除牺牲器件结构和/或前侧处理的人工制品；沉积接触金属化，例如，以增大器件布线密度和/或容许背侧电探查，和/或增大器件端子接触面积；沉积电介质，例如，以增大器件隔离，增大栅极电极耦合和/或减小寄生电容；沉积半导体，例如以减小寄生电阻和/或改善晶体质量、带隙设计、在器件半导体区中赋予应变、和/或形成竖直取向器件；和/或制造彼此耦合或紧密接触的堆叠器件。
本文描述的背侧显露技术可以使得范式从“自底向上”器件制造转移到“从中心向外”制造，其中“中心”是在前侧制造中采用、从背侧被显露并且在背侧制造中再次采用的任何层。从以下论述应当变得显而易见的是，对器件结构的前侧和显露的背侧两者的处理可以解决与仅通过前侧处理制造3D IC相关联的很多挑战。
可以以足够的准确度执行本文描述的技术以在晶体管层级(例如，在5-10nm量级)显露器件层的背侧。这样一来，就可以从器件丢弃集成器件未采用的几乎所有材料。部分地通过衬底(例如，晶片)材料均质控制和材料质量处理的发展，这种准确度是可能的。到目前为止，基于TSV的背侧电连接技术尚未能够在尺寸低至器件(例如，晶体管)层级的特定位置处实现互连，因为TSV技术典型涉及在衬底背侧仅向下研磨到保留剩余衬底材料的至少20-50μm的程度，通过这种方式仅能够形成较大(例如，2-5μm)直径的导电过孔。
通过去除更大量的衬底材料，纳米级电连接成为可能。如针对以下一些示例性实施例进一步所述，可以采用载体(“柄部”)的永久接合，而像贯穿衬底过孔的技术则采用暂时接合，其相对更有顺应性，并且刚度不足以实现充分的厚度均匀性控制。例如，诸如氧化物融合接合的永久接合可以实现机械刚度，其有利于制造本文进一步所述的结构。氧化物可以非常硬且机械强度大，并且本质上不会压缩。
如下文针对一些示例性实施例进一步所述，可以有利地采用对氧化物材料非常有选择性的CMP工艺，以通过平面方式减小材料厚度，并且对厚度的控制足以去除甚至数微米的材料，并且在衬底的表面区域之上的任何地方停止到目标厚度的10nm内。利用这种平面性，也可以在衬底的背侧上采用典型仅限于衬底的前侧的处理，例如高分辨率光刻，例如，以制造与那些典型前侧金属化(例如，器件接触部)具有相同量级尺寸的电接触部。这种平面处理可以被单独利用或结合其它衬底去除技术利用，所述衬底去除技术包括但不限于纳米尺度的TSV型衬底处理，例如，以促进形成横向尺寸足够小的开口，从而可以暴露个体器件和/或个体器件的个体端子。
图1是示出了根据一些实施例的双侧器件处理方法101的流程图。可以在晶片层级实践方法101。在一些示例性实施例中，可以通过方法101处理大幅面衬底(例如，直径300或450mm)晶片。在操作105处，方法101开始于包括器件层的施主衬底。在某些实施例中，器件层可以包含有源器件或无源器件。在一些实施例中，器件层是IC器件所采用的半导体材料。在具体的实施例中，器件层是单晶半导体材料，因为这种材料相对于多晶或非晶的薄膜半导体材料常常提供器件性能优势。作为一个示例，在诸如场效应晶体管(FET)的晶体管器件中，晶体管沟道由半导体器件层形成。作为另一个示例，对于诸如光电二极管的光器件而言，漂移和/或增益半导体由器件层形成。器件层也可以用于具有IC器件的无源结构中。例如，光波导可以采用从器件层进行图案化的半导体。
在一些实施例中，施主衬底包括材料层的堆叠体。这种材料堆叠体可以促进接下来形成IC器件构层。如本文所用，术语“器件构层”是指至少器件层，并且没有IC器件功能不需要并且因此仅有非功能质量“开销”的施主衬底的其它层。例如，“器件构层”可以包括仅一个器件层、多个器件层或具有一个或多个中间层的器件层。在某些实施例中，“器件构层”还可以包括已经沉积于器件层上或下方的其它一个或多个非原生材料层，如下文进一步所述。在图1中所示的示例性实施例中，方法101提供了施主衬底，其包括由一个或多个中间材料层与器件层分开的载体层。载体层可以在器件层的前侧处理期间提供机械支撑。载体还可以为半导体器件层中的结晶度提供基础。尽管不需要存在中间层，但包括一个或多个这种材料层可以促进从器件层去除载体层，或以其它方式促进显露器件层的背侧。
方法101在操作110处继续，在此，在施主衬底上执行前侧制造操作，以形成在器件层中包括一个或多个区域的器件结构。在操作110处可以采用任何适当的前侧处理技术以形成任何适当的IC器件，并且本文别处进一步描述了示例性实施例。这种IC器件可以包括采用器件层材料和形成于器件层的前侧之上的互连金属化的一个或多个层级的器件(例如，晶体管)。在操作115处，可以将施主衬底的前侧连结到宿主衬底，以形成器件-宿主组件。宿主衬底可以用于在器件层的背侧处理期间提供前侧机械支撑。宿主衬底还可以包括集成电路，可以将施主衬底上制造的IC器件互连到该集成电路。对于这种实施例，宿主和施主衬底的连结可能进一步需要通过混合(电介质/金属)接合来形成3D互连结构。在操作115处可以采用任何适当的宿主衬底和晶片层级连结技术，并且本文别处进一步描述了一些示例性实施例。
方法101在操作120处继续，在此，通过去除载体层的至少一部分而显露器件构层的背侧。在一些其它实施例中，在显露操作120期间还可以去除器件层下方的任何中间层的部分。在一些其它实施例中，在显露操作120期间还可以去除器件层的前侧之上沉积的前侧材料。如本文别处在一些示例性实施例的语境中所述，中间层可以促进高度均匀地暴露器件构层背侧，例如，充当晶片层级背侧显露工艺中采用的蚀刻标记或蚀刻停止部中的一个或多个。
在操作125处，处理从背侧暴露的器件构层表面，以形成双侧器件构层。在某些实施例中，在操作125处，可以利用一种或多种非原生材料替换原生材料，例如施主衬底中接触器件层的任何区域的那些材料中的任何材料。例如，可以利用一种或多种其它半导体、金属或电介质材料替换半导体器件层或中间层的一部分。在一些其它实施例中，可以在器件构层的背侧的至少一部分之上或上沉积非原生材料。在一些其它实施例中，在操作125处，还可以替换在显露操作120期间去除的前侧材料的部分。例如，可以在前侧器件的背侧逆向处理/再处理期间，利用一种或多种其它半导体、金属或电介质材料替换在前侧器件制造期间形成的半导体主体、电介质间隔体、栅极堆叠体或接触金属化的一部分。在其它实施例中，第二器件构层或金属内插器接合到显露的背侧。
在操作130处，方法101完成输出器件构层-宿主衬底组件。然后可以进一步处理器件构层-宿主组件。例如，可以采用任何适当技术对器件构层-宿主衬底组件进行单一化和封装。在宿主衬底整个被牺牲的情况下，器件构层-宿主衬底的封装可能需要将宿主衬底从器件构层分离。在宿主衬底不被完全牺牲的情况下(例如，在宿主衬底还包括器件构层的情况下)，可以将在操作130输出的器件构层-宿主组件返馈，作为在方法101的后续迭代期间(图1中的虚线)输入到操作115的宿主衬底。作为宿主衬底，可以将器件构层-宿主组件与另一施主衬底连结，并且方法101迭代进行。由此，方法101的迭代可以形成具有任何数量的双侧器件构层的晶片层级组件，每个器件构层仅有例如数十或数百纳米的厚度。在一些实施例中，如本文别处进一步所述，在操作130处对器件构层内的一个或多个器件(例如，晶体管)或器件单元(例如，1T-1R存储单元)进行电测试，例如，作为双侧器件构层的晶片层级组件的制造中的产量控制点。在下文进一步描述的一些实施例中，电测试需要进行背侧器件探查。
图2A、图2B、图2C、图2D、图2E、图2F和图2G是根据一些实施例的利用诸如方法101的双侧器件处理方法处理的衬底的平面图。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H和图3I是根据一些实施例的利用双侧器件处理方法处理的衬底的对应截面图。如图2A和图3A所示，施主衬底201包括前侧晶片表面之上的采用任意空间布局的多个IC管芯211。可以在用于形成任何器件结构的任何技术之后执行IC管芯211的前侧处理。在示例性实施例中，管芯211包括器件层215内的一个或多个半导体区。管芯211还包括处于器件层215的前侧之上的一个或多个前侧互连金属化层级(未示出)。中间层210将器件层215的背侧与载体层205分开。在示例性实施例中，中间层210与载体层205和器件层215二者直接接触。替代地，一个或多个间隔体层可以设置在中间层210和器件层215和/或载体层205之间。施主衬底201还可以包括例如处于器件层215之上和/或载体层205下方的其它层。
器件层215可以包括已知适合于特定IC器件(例如，但不限于晶体管、二极管和电阻器)的任何器件材料组分的一个或多个层。在一些示例性实施例中，器件层215包括一个或多个IV族(即，IUPAC族14)半导体材料层(例如，Si、Ge、SiGe)、III-V族半导体材料层(例如，GaAs、InGaAs、InAs、InP)或III族-N半导体材料层(例如，GaN、AlGaN、InGaN)。器件层215还可以包括一个或多个II-VI族半导体材料层或半导体过渡金属硫族化物(TMD或TMDC)层。在其它实施例中，器件层215包括一个或多个石墨烯层或具有半导体性质的石墨烯材料层。在其它实施例中，器件层215包括一个或多个氧化物半导体层。示例性氧化物半导体包括过渡金属(例如，IUPAC族4-10)或后过渡金属(例如，IUPAC族11-14)的氧化物。在有利实施例中，氧化物半导体包括Cu、Zn、Sn、Ti、Ni、Ga、In、Sr、Cr、Co、V或Mo中的至少一种。金属氧化物可以是低价氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。在其它实施例中，器件层215包括一个或多个磁、铁磁、铁电材料层。例如，器件层215可以包括已知适合于例如但不限于磁性隧穿结(MTJ)器件的隧穿结器件的任何材料的一个或多个层。
在一些实施例中，器件层215基本是单晶。尽管是单晶，但仍可能存在显著数量的晶体缺陷。在其它实施例中，器件层215为非晶的或多晶的(例如，微米晶体或纳米晶体)。器件层215可以是任何厚度(例如，图3A中的z维度)。在一些示例性实施例中，器件层215具有的厚度大于用作管芯211的功能半导体区的半导体区中的至少一些的z厚度。构建于器件层215上和/或嵌入器件层215内的功能区不需要延伸通过器件层215的整个厚度。在一些实施例中，管芯211的半导体区仅设置于图3A中由虚线212划分的器件层215的顶侧厚度内。例如，管芯211的半导体区可以具有200-300nm或更小的z厚度，而器件层可以具有700-1000nm或更大的z厚度。这样一来，大约600nm的器件层厚度可以将管芯211的半导体区从中间层210分开。更大的器件层厚度也是可能的，例如在从1000nm到10μm的范围内。
载体层205可以具有与器件层215相同的材料组分，或者可以具有与器件层215不同的材料组分。对于载体层205和器件层215具有相同组分的实施例，可以通过其相对于中间层210的位置来标识两个层。在器件层215是晶体IV族、III-V族或III族-N半导体的一些实施例中，载体层205是与器件层215相同的晶体IV族、III-V族或III族-N半导体。在器件层215是晶体IV族、III-V族或III族-N半导体的替代实施例中，载体层205是与器件层215不同的晶体IV族、III-V族或III族-N半导体。在其它实施例中，载体层205可以包括或者可以是器件层215被转移到其上或生长于其上的材料。例如，载体层205可以包括一个或多个非晶氧化物层(例如，玻璃)或晶体氧化物层(例如，蓝宝石)、聚合物片、或者构建或层压成已知在IC器件处理期间适合作为载体的结构支撑的任何材料。根据载体材料性质和衬底直径，载体层205可以是任何厚度(例如，图3A中的z维度)。例如，在载体层205是大幅面(例如，300-450mm)半导体衬底时，载体层厚度可以是700-1000μm或更大。
在一些实施例中，一个或多个中间层210设置于载体层205和器件层215之间。在一些示例性实施例中，中间层210在组分上与载体层205不同，使得其可以在接下来的去除载体层205期间充当可检测的标记。在一些这种实施例中，中间层210具有的组分在暴露于载体层205的蚀刻剂时将以比载体层205显著更慢的速率蚀刻(即，中间层210充当载体层蚀刻工艺的蚀刻停止层)。在其它实施例中，中间层210具有与器件层215不同的组分。例如，中间层210可以是金属、半导体或电介质材料。
在载体层205和器件层215中的至少一个为晶体半导体的一些示例性实施例中，中间层210也是晶体半导体层。中间层210还可以具有与载体层205和/或器件层215相同的结晶度和晶体学取向。这种实施例相对于替代实施例可以具有施主衬底成本降低的优点，在替代实施例中，中间层210的材料使得必须要形成非晶绝缘体，或将中间层210接合(例如，热压接合)到器件层215和/或载体层205。
对于中间层210为半导体的实施例，主要半导体晶格元素、合金构成成分或杂质浓度中的一者或多者可以在至少载体层205和中间层210之间变化。在至少载体层205为IV族半导体的一些实施例中，中间层210也可以是IV族半导体，但具有不同的IV族元素或合金，和/或中间层210被利用杂质物质掺杂到与载体层205不同的杂质水平。例如，中间层210可以是外延生长于硅载体上的硅-锗合金。对于这种实施例，可以将赝晶中间层异质外延到低于临界厚度的任何厚度，在该临界厚度，中间层变为异型的。替代地，中间层210可以是具有的厚度大于临界厚度的驰豫缓冲层。
在至少载体层205为III-V族半导体的其它实施例中，中间层210也可以是III-V族半导体，但具有不同的III-V族合金，和/或中间层210被利用杂质物质掺杂到与载体层205不同的杂质水平。例如，中间层210可以是外延生长于GaAs载体上的AlGaAs合金。在载体层205和器件层215都是晶体半导体的一些其它实施例中，中间层210也是晶体半导体层，其可以进一步具有与载体层205和/或器件层215相同的结晶度和晶体学取向。
在载体层205和中间层210都是相同或不同主要半导体晶格元素的实施例中，杂质掺杂剂可以区分载体层和中间层。例如，中间层210和载体层205都可以是硅晶体，并且中间层210没有载体层205中存在的杂质，或者掺杂了载体层205中没有的杂质，或者被利用载体层205中存在的杂质掺杂到不同水平。杂质区分可以在载体层和中间层之间赋予蚀刻选择性，或者仅仅引入可检测物质，其能够充当可以预测背侧处理的标记。
中间层210可以被掺杂以电活性(即，使中间层210为n型或p型半导体)或非电活性的杂质，因为在接下来的载体层去除期间，例如如操作120中所述，杂质可以为检测中间层210提供任何基础。用于一些半导体材料的示例性电活性杂质包括III族元素(例如，B)、IV族元素(例如，P)。可以采用任何其它元素作为非电活性物质。中间层210内的杂质掺杂剂浓度仅需要从载体层205的浓度变化足以检测到的量，这个量可以根据检测技术和检测器灵敏度而被预先确定。
如本文别处进一步所述，中间层210可以具有与器件层215不同的组分。在一些这种实施例中，中间层210可以具有与器件层215不同的带隙。例如，中间层210可以具有比器件层215更宽的带隙。
在中间层210包括电介质材料的实施例中，电介质材料可以是无机材料(例如，SiO、SiN、SiON、SiOC、含氢倍半硅氧烷、甲基倍半硅氧烷)或有机材料(聚酰亚胺、聚降冰片烯、苯并环丁烯)。对于一些电介质实施例，中间层210可以被形成为嵌入层(例如，通过向硅器件和/或载体层中注入氧而形成的SiOx)。电介质中间层的其它实施例可能需要将载体层205接合(例如，热压接合)到器件层215。例如，在施主衬底201为氧化物上半导体(SOI)衬底时，载体层205和器件层215中的任一个或两者可以被氧化并接合在一起以形成SiO中间层210。可以为其它无机或有机电介质材料采用类似的接合技术。
在一些其它实施例中，中间层210包括在该层内横向(即，图3A中的x方向)间隔开的两种或更多种材料。两种或更多种材料可以包括电介质和半导体、电介质和金属、半导体和金属、电介质和半导体、两种不同的电介质、两种不同的半导体或两种不同的金属。在这种中间层内，第一材料可以围绕延伸通过中间层的厚度的第二材料岛。例如，中间层可以包括围绕半导体岛的场隔离电介质，半导体岛延伸通过中间层的厚度。半导体可以外延生长在图案化电介质的开口内，或者电介质材料可以沉积在图案化半导体的开口内。
在一些示例性实施例中，诸如鳍状物或台面的半导体特征被蚀刻到半导体器件层的前侧表面中。例如，在任何已知的浅沟槽隔离(STI)工艺之后，接下来可以利用隔离电介质回填围绕这些特征的沟槽。可以采用半导体特征或隔离电介质中的一个或多个来终止背侧载体层去除工艺，例如，作为背侧显露蚀刻停止部。在一些实施例中，沟槽隔离电介质的显露可以停止、显著减慢背侧载体抛光，或产生用于使背侧载体抛光终止的可检测信号。例如，在围绕包括器件层的半导体特征的沟槽隔离电介质的(底)表面暴露时，采用相对于去除隔离电介质(例如，SiO)具有有利于去除载体半导体(例如，Si)的高选择性的浆料对载体半导体的CMP抛光可能会显著减慢。因为器件层设置于中间层的前侧上，所以器件层不需要直接暴露于背侧显露工艺。
作为另一个示例，半导体岛可以从延伸通过设置于载体层之上的电介质层的厚度的引脚孔内的晶体载体表面生长。对于这种实施例，中间层是嵌入电介质层内的半导体岛的复合物。施主衬底的制造可以利用晶体载体层(例如硅、另一种IV族半导体或替代材料)继续进行。电介质层(例如，SiO)可以沉积于载体层之上，被掩蔽并蚀刻以形成通过电介质层的高密度开口阵列。这种开口可以是沟槽或引脚孔。这种开口的临界尺寸(CD)可以在几十纳米到几微米的量级上。在一些实施例中，开口的深宽比足够大(例如，4:1或更大)，以在开口中生长的半导体内实施晶体缺陷的深宽比捕获(ART)。载体层的晶体表面暴露于每个开口内。从暴露的载体表面进行的异质外延或同质外延生长利用晶体半导体回填了开口阵列。例如，在一些实施例中，在非硅晶种表面上的ART图案内生长硅。在一些其它实施例中，在III-V族或IV族晶种表面上的ART图案内生长III-V材料。在一些其它实施例中，在元素或合金化IV族晶种表面上的ART图案内生长III-N材料。在一些其它实施例中，接下来使用任何已知技术执行晶体半导体的横向外延过生长(LEO)，以桥接晶体半导体岛，并形成在有引脚孔的中间层210之上延伸的连续器件层215。
图4A、图4B和图4C是进一步示出一些示例性实施例的等距视图，其中生成III-N半导体作为中间层210的一部分并作为器件层215。在一些这种异质外延实施例中，中间层半导体可以是生长于IV族(例如，硅)载体层上的III族-N材料(例如，GaN)。每个III-N外延岛可以被驰豫，并且六边形/六方晶系c轴基本正交于载体生长表面。如图4A所示，施主衬底201包括沉积于载体层205(例如，晶体硅)之上的场隔离电介质层480(例如，SiO)。半导体410是从载体层205的表面异质外延生长的III-N材料(例如，GaN)，其回填场隔离电介质层480中的开口。图4B中进一步绘示了III-N半导体的LEO。对于可以为图4A-图4C中所示的生长工艺采用的外延生长参数的额外描述，感兴趣的读者参考2014年9月19日提交且共同所有或转让的国际申请PCT/US2014/56299(US申请15504634)。如图4B所示，对于具有图示取向的六边形晶体，晶体缺陷440将在横向过生长期间横向滑动，随着器件层215在场隔离电介质层480之上生长而变得更平行于III-N半导体的c平面。在合并III-N半导体岛时，如图4C所示，形成连续的III-N半导体器件层215。可以生长额外的材料层，例如极化层(未示出)作为器件层215的其它部件。极化层可以在器件层215内的材料界面处促成2D电子气(2DEG)。
有利地，可以在无需对独立衬底进行任何接合和/或转移器件层215的情况下制造图4C中所示的施主衬底201。在本文别处描述的任何方法之后，可以进一步处理施主衬底201。在一些III-N器件层实施例中，在III-N器件层215中制造高电子迁移率晶体管(HEMT)。例如，如本文别处所述，可以从器件层215去除载体层205和/或中间层210。有利的是，有引脚孔的场隔离电介质层480还可以在接下来的去除载体层205期间提供优异的蚀刻停止。在蚀刻停止之后，背侧显露工艺可以进一步去除中间层210，以暴露器件层215的背侧。
中间层内的包括半导体和电介质两者的半导体材料也可以是异质外延生长的III-V材料。如本文所用，异质外延生长是指从一种材料组分的晶体的表面生长另一种材料组分的另一种晶体。作为一个示例，可以通过设置于晶体IV族(例如，Si、Ge、SiGe)或III-V族(例如，GaAs)载体层之上的有引脚孔的电介质生长III-V族外延器件层(例如，InAlAs、InGaAs等)。对于一些这种实施例，施主衬底201可以基本如图4D所示，其中中间层210包括有引脚孔或沟槽的场隔离电介质层480，并且半导体410是在引脚孔和/或沟槽的基础部分内生长的III-V化合物(例如，InAlAs)。器件层215可以进一步生长于半导体410之上，引脚孔和/或沟槽的顶部部分内。在一些示例性实施例中，器件层215是与作为中间层210的部分生长的材料不同的合金组分(例如，InGaAs)的第二III-V族材料。接下来的处理然后可以在器件层215内形成器件(例如，晶体管)。例如，如本文别处所述，器件层215可以被制造成鳍状物或其它非平面结构。
值得注意的是，对于中间层包括半导体和电介质两者的实施例，中间层的厚度可以显著大于临界厚度，在临界厚度下，由于中间层和载体之间的晶格失配会发生驰豫。而低于临界厚度的中间层可能厚度不足以容纳晶片层级背侧显露工艺的不均匀性，具有更大厚度的实施例可以有利地增大背侧显露工艺窗口。具有有引脚孔的电介质的实施例还可以促进接下来从器件构层分离载体层以及改善器件构层内(例如，器件层215内)的晶体质量。
中间层内包括半导体和电介质两者的半导体材料也可以是同质外延的。如本文所用，同质外延生长是指从一种材料组分的晶体的表面生长同一种材料组分的另一种晶体。在一些示例性实施例中，通过设置于硅载体层之上的有引脚孔的电介质生长硅外延器件层。对于这种实施例，施主衬底结构也可以基本如图4D中所示，其中有引脚孔的电介质可以促进接下来分离载体层和器件层。
包括半导体和电介质两者的中间层还可以包括蚀刻到载体层(例如，但不限于硅层)的前侧中的半导体特征。这些特征在利用电介质材料(例如，STI)围绕时则可以与生长到有引脚孔的电介质中的同质外延结构具有基本相同的架构。对于这种实施例，施主衬底结构可以再次类似于图4D所示的结构，器件层215和中间层210内的半导体与载体层205是相同材料。在这种实施例中，电介质材料480可以再次促进接下来分离载体层和器件层。
继续图2A和图3A的描述，中间层210也可以是金属。对于这种实施例，金属可以是已知适于接合到载体层205或器件层215的任何组分。例如，载体层205和器件层215中任一个或两者可以利用例如但不限于Au或Pt的金属进行表面处理(finish)，并接下来接合在一起，例如，以形成Au或Pt中间层210。这种金属也可以是还包括围绕金属特征的图案化电介质的中间层的部分。
中间层210可以是任何厚度(例如，图3A中的z高度)。中间层210应当充分厚，以确保在暴露器件区和/或器件层215之前可靠地终止载体去除操作。中间层210的示例性厚度在从几百纳米到几微米的范围内。该厚度可以根据例如要去除的载体材料的量、载体去除工艺的均匀性和载体去除工艺的选择性而变化。对于中间层210与载体层205具有相同结晶度和晶体学取向的实施例，载体层厚度可以减去中间层210的厚度。换言之，中间层210可以是也用作载体层205的700-1000μm厚的IV族晶体半导体衬底的顶部部分。在赝晶异质外延实施例中，中间层厚度可以被限于临界厚度。对于采用ART或另一种完全驰豫缓冲架构的异质外延中间层，中间层210可以具有任何厚度。
如图2B和图3B中进一步所示，对于背侧处理要去除晶片区域的大部分之上(例如，晶片整体之上)的载体衬底材料的实施例，可以首先将施主衬底201连结到宿主衬底202以形成施主-宿主衬底组件203。在降至亚微米厚度的背侧处理被限制于充分小的区域(例如，与IC中的晶体管的子集重合)的替代实施例中，可以避免这种宿主衬底连结。不过，在例示的实施例中，施主衬底201的前侧表面连结到宿主衬底202的表面，使得器件层215接近宿主衬底202，并且载体层205远离宿主衬底202。宿主衬底202可以是已知适于连结到器件层215和/或器件层215之上制造的前侧堆叠体的任何衬底。在一些实施例中，宿主衬底202包括一个或多个额外的器件构层。例如，宿主衬底202还可以包括一个或多个器件层(未示出)。宿主衬底202可以包括与宿主衬底202的器件层中制造的IC器件互连的集成电路，在该情况下，将器件层215连结到宿主衬底202可能进一步需要通过晶片层级接合来形成3D互连结构。
尽管图3B中未详细示出，但在器件层215和宿主衬底202之间可以有任何数量的前侧层，例如互连金属化层级和层间电介质(ILD)层。宿主衬底202和施主衬底201的厚度可以从基本相同的厚度变化到一者显著厚于另一者(例如，5-10倍)。对于一些实施例，宿主衬底202的厚度为很多个微米(例如，20-25μm)，并且还包括集成电路。在一些实施例中，施主和宿主衬底可以背对面地接合(例如，宿主衬底202的背面接合到施主衬底201的正面)。对于这种实施例，宿主衬底201上的电路可以包括延伸通过几微米的宿主衬底厚度的TSV。这些TSV可以根据任何已知技术接合到施主衬底201上的特征。通过这种方式，几十微米厚的宿主衬底202可以充当IC的永久特征，并且更大的厚度使施主衬底201的后续背侧处理自行展开，其并未通过宿主衬底202提供的机械支撑而受到约束。替代地，施主和宿主衬底可以面对面地接合。对于这种实施例，宿主衬底201上的电路不必包括延伸通过几微米的宿主衬底厚度的TSV。相反，施主衬底201正面上的特征可以根据任何已知技术接合到宿主衬底202的正面上的特征。几十微米厚的宿主衬底202可以再次用于自行展开施主衬底201的后续背侧处理，由于宿主衬底202提供的机械支撑，施主衬底201的厚度没有最小厚度约束。在宿主衬底202的背侧暴露的情况下，在宿主衬底厚度所提供的刚度不再有利之后，宿主衬底202可以最终在例如制造流程结束时被减薄。
可以采用任何技术连结宿主衬底202和施主衬底201。在本文别处进一步描述的一些示例性实施例中，施主衬底201到宿主衬底202的连结通过金属-金属、氧化物-氧化物、或混合(金属/氧化物-金属/氧化物)热压接合。这种永久接合技术能够提供有利的高刚度。
在宿主衬底202在与载体层205相反一侧上面对器件层215的情况下，可以去除载体层205的至少一部分，如图2C和图3C中进一步所示。在去除整个载体层205的情况下，施主-宿主衬底组件203与平面背侧和前侧表面维持高度均匀的厚度。替代地，载体层205和中间层210可以被选择性去除(例如，载体层205被掩蔽，并且中间层210仅在未掩蔽的子区中被暴露或去除)以形成非平面背侧表面。在图2C、图3C所示的示例性实施例中，从施主-宿主衬底组件203的整个背侧表面去除载体层205。例如，可以通过经载体层的厚度劈开、研磨和/或抛光(例如，化学机械抛光)、和/或湿法化学蚀刻、和/或等离子体蚀刻来去除载体层205，以暴露中间层210。可以采用一个或多个操作来去除载体层205。有利的是，可以基于中间层210的暴露的持续时间或对中间层210的暴露敏感的终点信号来终止去除操作。
在其它实施例中，例如，如图2D和图3D所示，还至少部分地蚀刻中间层210以暴露器件层215的背侧。在将中间层210用作载体层蚀刻停止部和/或载体层蚀刻终点触发器之后，可以去除中间层210的至少一部分。在(例如，利用高度选择性CMP)去除整个中间层210的情况下，施主-宿主衬底组件203保持与中间层所提供的平面背侧和前侧表面的高度均匀的器件层厚度，该厚度比载体层薄得多。替代地，中间层210可以被掩蔽，并且器件层215仅在未掩蔽的子区中被暴露，由此形成非平面背侧表面。在图2D、图3D所示的示例性实施例中，从施主-宿主衬底组件203的整个背侧表面去除中间层210。例如，可以通过经中间层的厚度抛光(例如，化学机械抛光)和/或均厚湿法化学蚀刻和/或均厚等离子体蚀刻来去除中间层210，以暴露器件层215。可以采用一个或多个操作来去除中间层210。有利的是，可以基于器件层215的暴露的持续时间或对器件层215的暴露敏感的终点信号来终止去除操作。
在一些其它实施例中，例如如图2E和图3E所示，对器件层215进行部分蚀刻以暴露先前在前侧处理期间形成的器件结构的背侧。可以在将器件层215的至少一部分制造在器件半导体区中的一个或多个中和/或将器件层215的至少一部分用作中间层蚀刻停止部或终点触发器之后，去除器件层215的至少一部分。在整个衬底区域之上减薄器件层215的情况下，施主-宿主衬底组件203与平面背表面和前表面维持高度均匀的减小厚度。替代地，可以掩蔽器件层215，并且仅在未掩蔽子区中选择性显露器件结构(例如，器件半导体区)，由此形成非平面背侧表面。下文进一步描述一些这种实施例。不过，在图2E和图3E所示的示例性实施例中，在施主-宿主衬底组件203的整个背侧表面之上减薄器件层215。例如，可以通过经器件层的厚度进行抛光(例如，化学机械抛光)和/或湿法化学蚀刻和/或等离子体蚀刻来减薄器件层215，以暴露先前在器件层215的前侧处理期间形成的一个或多个器件半导体区和/或一个或多个其它器件结构(例如，前侧器件端子接触金属化、栅极电极间隔体电介质等)。可以采用一个或多个操作来减薄器件层215。有利的是，可以基于器件层215内的图案化特征的暴露的持续时间或对该图案化特征的暴露敏感的终点信号来终止器件层减薄。例如，在前侧处理形成器件隔离特征(例如，浅沟槽隔离)的情况下，可以在暴露隔离电介质材料时终止器件层215的背侧减薄。
可以在中间层、器件层和/或器件层215内的特定器件区之上和/或一个或多个其它器件结构(例如，前侧器件端子接触金属化、间隔体电介质等)之上沉积非原生材料层。可以利用非原生材料层覆盖或利用这种材料替换从背侧暴露(显露)的一种或多种材料。在一些实施例中，如图2F、图3F所示，在器件层215上沉积非原生材料层220。非原生材料层220可以是所具有的组分和/或微结构与被去除以显露器件构层的背侧的材料的组分和/或微结构不同的任何材料。例如，在去除中间层210以暴露器件层215的情况下，非原生材料层220可以是组分或微结构与中间层210不同的另一种半导体。在器件层215是III-N半导体的一些这种实施例中，非原生材料层220也可以是在III-N器件区的被显露的背侧表面上重新生长的相同或不同组分的III-N半导体。可以从被显露的III-N器件区重新外延生长该材料，例如以具有比被去除的材料更好的晶体质量，和/或在器件层和/或器件层内的器件区内产生应变，和/或形成适于制造堆叠(多层)器件的器件区的竖直(例如，z维度)堆叠体。
在器件层215是III-V半导体的一些其它实施例中，非原生材料层220也可以是在III-V器件区的被显露的背侧上重新生长的相同或不同组分的III-V半导体。可以从被显露的III-V器件区重新外延生长该材料，例如以具有比被去除的材料相对更好的晶体质量，和/或在器件层或在器件层内的特定器件区内产生应变，和/或形成适于堆叠(多层)器件的器件半导体区的竖直堆叠体。
在器件层215是IV族半导体的一些其它实施例中，非原生材料层220也可以是在IV族器件区的被显露的背侧上重新生长的相同或不同组分的IV族半导体。可以从被显露的IV族器件区重新外延生长该材料，例如以具有比被去除的材料相对更好的晶体质量，和/或在器件区内产生应变，和/或形成适于堆叠(多层)器件的器件半导体区的堆叠体。
在一些其它实施例中，非原生材料层220是电介质材料，例如但不限于SiO、SiON、SiOC、含氢倍半硅氧烷、甲基倍半硅氧烷、聚酰亚胺、聚降冰片烯、苯并环丁烯等。沉积这种电介质可以用于电隔离先前在施主衬底201的前侧处理期间形成的各种器件结构，例如半导体器件区。这种电介质材料层可以是背侧材料堆叠体的第一层，该堆叠体还包括互连金属化层或层级。
在一些其它实施例中，非原生材料层220是导电材料，例如已知适合接触从背侧显露的器件区的一个或多个表面的任何元素金属或金属合金。在一些实施例中，非原生材料层220是适于接触从背侧显露的器件区(例如晶体管源极/漏极(即，源极或漏极)区)的金属化。
在一些实施例中，非原生材料层220是材料堆叠体，例如FET栅极堆叠体，其包括栅极电介质层和栅极电极层。作为一个示例，非原生材料层220可以是适于接触从背侧显露的半导体器件区(例如晶体管沟道区)的栅极堆叠体。还可以在器件层215背侧之上沉积被描述为器件层215的选项的任何其它材料。例如，非原生材料层220可以是上述的氧化物半导体、TMDC或隧穿材料中的任何材料，其可以沉积于背侧上，例如，以递增地制造竖直堆叠的器件构层。
背侧晶片层级处理可以通过已知适合前侧处理的任何方式继续。例如，非原生材料层220可以使用任何已知光刻和蚀刻技术被图案化成有源器件区、器件隔离区、器件接触金属化或器件互连。背侧晶片层级处理还可以制造将不同器件的端子耦合到IC中的一个或多个互连金属化层级。在本文别处进一步描述的一些实施例中，可以采用背侧处理以将电源总线互连到IC内的各种器件端子。
在一些实施例中，背侧处理包括接合到辅助宿主衬底。这种接合可以采用任何层转移工艺，以将背侧(例如，非原生)材料层连结到另一衬底。在这种连结之后，可以将前一宿主衬底作为牺牲施主而去除，以重新暴露器件层的前侧堆叠体和/或前侧。这种实施例可以实现器件构层的迭代面对面层压，并且第一器件层充当组件的核心。在图2G和图3G中所示的一些实施例中，连结到非原生材料层220的辅助宿主衬底240在去除宿主衬底202时至少提供机械支撑。
可以采用任何接合，例如但不限于热压接合或类似烧结工艺，以将辅助宿主衬底240连结到非原生材料层220。在一些实施例中，辅助宿主衬底240和非原生材料层220的表面层都是热压接合的连续电介质层(例如，SiO)。在一些其它实施例中，辅助宿主衬底240和非原生材料层220的表面层都包括热压接合的金属层(例如，Au、Pt等)。在其它实施例中，辅助宿主衬底240和非原生材料层220的表面层中的至少一个被图案化，包括被热压接合以形成混合(例如，金属/氧化物)连结部的图案化金属表面(即，迹线)和周围的电介质(例如，隔离)。对于这种实施例，辅助宿主衬底240和图案化非原生材料层220中的结构特征可以在接合工艺期间被(例如，光学)对准。在一些实施例中，非原生材料层220包括耦合到在器件层215中制造的晶体管的端子的一个或多个导电背侧迹线。导电背侧迹线例如可以接合到辅助宿主衬底240上的金属化。
在替代实施例中，辅助施主衬底被接合到非原生材料层220。图3G中所示的组件也适用于这种实施例，不过，不去除宿主衬底202，至少在完成辅助施主衬底的背侧处理之前不去除宿主衬底202，例如，其方式与上文针对施主衬底201所述基本相同。通过这种方式，依赖于宿主衬底202提供的支撑，可以堆叠并减薄任何数量的施主衬底。在不再需要这种支撑之后，可以减薄宿主衬底202(例如，在宿主衬底202与施主衬底201面对面接合的情况下)。
将器件构层接合到宿主(或辅助施主)衬底可以在已经完成器件层的前侧处理之前或之后，从器件层的前侧和/或背侧进行。可以在基本完成施主衬底上的器件(例如，晶体管)的前侧制造之后执行接合工艺。替代地，在施主衬底上的器件(例如，晶体管)的前侧制造完成之前，可以执行宿主(或辅助施主)衬底的接合，在这种情况下，施主衬底上器件层的前侧可以在背侧接合到宿主(或辅助施主)衬底之后接收额外的处理。例如，如图2H和图3H进一步所示，前侧处理包括去除宿主衬底202以重新暴露器件层215的前侧。此时，施主-宿主衬底组件203包括通过非原生材料层220连结到器件层215的辅助宿主衬底240。
图3I示出了根据一些实施例的器件层215的放大视图，其进一步示出了前侧和背侧金属化。在图3I中，未示出宿主衬底，例如，其已经在器件封装工艺期间被去除。器件层215包括被隔离电介质480围绕的多个半导体主体310。半导体主体310中的每个可以是例如一个或多个finFET的部件。前侧互连金属化333包括嵌入在层间电介质(ILD)内的多个互连金属化层级320。背侧互连金属化334包括嵌入在层间电介质(ILD)内的多个互连金属化层级321。前侧互连金属化333和背侧互连金属化334可以具有不同的材料组分和/或尺寸，例如，如下文进一步所述。互连金属化333和334中的每个可以具有任何数量的层级，并且更高层级典型具有比那些更低层级宽松的尺寸。器件层215由于完全与前侧互连金属化333和背侧互连金属化334互连而是一个IC构层350。IC构层可以包括前侧互连金属化和背侧互连金属化中的仅一个或两者。可以根据任何适当技术封装单个IC构层。替代地，如上所述，IC构层可以与包括另一个器件构层的辅助宿主或施主衬底连结。
图3J进一步示出了根据一些实施例的连结到3D IC 360中的多个IC构层350。每个IC构层350包括器件层215，其例如具有本文别处所述的任何性质。如所示，3D IC 360没有与体晶体衬底材料相关联的任何厚度开销。在没有这种材料的情况下，3D IC 360没有微米厚度的TSV结构。相反，IC构层350通过接合390彼此界面连接，接合390可以是任何适当的接合技术，例如但不限于热压接合或焊接接合。接合390在两个互连金属化层之间，互连金属化层具有的几何形状足以实现单独IC构层的互连金属化特征之间的充分对准。例如，根据本文所述技术中的一种或多种，可以接合任何数量的IC构层350。在一些实施例中，将IC构层对面对面地(前侧对前侧)连结。在一些实施例中，将IC构层对背对背地(背侧对背侧)连结。在一些实施例中，将IC构层对面对背地(前侧对背侧)连结，并且前侧和背侧之间的区分取决于实施方式。在具有至少四个IC构层的一些实施例中，第一(内)IC构层对被面对面连结，而第一对中的个体IC构层与第二(外)IC构层对中的个体IC构层被背对背连结。
图5是根据一些实施例的示出了背侧显露方法501的流程图。例如可以采用方法501来去除施主-宿主衬底组件的载体层和中间层的至少一部分，例如，作为操作120(图1)的部分并且如图2C-图2E和3C-图3E中所示。在操作505处，方法501开始于施主-宿主衬底组件的输入。在一些实施例中，在操作505处接收的施主-宿主衬底组件是如图3B所示的施主-宿主衬底组件203。在操作510处，利用湿法或干法(例如，等离子体)蚀刻工艺将施主-宿主衬底中的载体层的厚度抛光掉(例如，CMP)和/或蚀刻穿过该载体层的厚度。在操作510处，可以采用已知适合于载体层组分的任何研磨、抛光和/或掩蔽或不掩蔽的湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以在操作510处采用已知适合于减薄半导体的CMP浆料。作为另一个示例，在操作510处也可以采用已知适合于向IV族半导体中蚀刻特征的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在操作510之前，沿基本平行于中间层的断裂平面劈开载体层。可以利用劈开或断裂工艺去除作为体块的载体层的显著部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层厚度为400-900μm的情况下，可以劈掉100-700μm。在操作510处可以采用已知促成晶片层级断裂的任何均厚注入。在一些示例性实施例中，在载体层内的希望有断裂平面的地方将轻元素(例如，H、He或Li)注入到均匀目标深度。在这种劈开工艺之后，然后可以对施主-宿主衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以加入研磨、抛光和/或蚀刻操作510以去除更大厚度的载体层。
在操作515处，检测到中间层的暴露。检测操作515用于在暴露器件层之前识别施主衬底的背侧表面何时被推进到中间层。可以在操作515处实践已知适合于检测用于载体层和中间层的材料之间的过渡的任何终点检测技术。在一些实施例中，一个或多个终点标准基于检测在操作510处的抛光和/或蚀刻期间施主衬底的背侧表面的光吸收或发射的改变。在一些其它实施例中，终点标准与在抛光或蚀刻施主衬底背侧表面期间副产品的光吸收或发射的改变相关联。例如，与载体层蚀刻副产品相关联的吸收或发射波长可以根据载体层和中间层的不同组分而改变。在其它实施例中，终点标准与抛光或蚀刻施主衬底的背侧表面的副产品中的物质质量的改变相关联。例如，可以通过四极子质量分析仪对操作510的副产品进行采样，并且可以使物质质量的改变与载体层和中间层的不同组分相关。在另一示例性实施例中，终点标准与施主衬底的背侧表面和与施主衬底的背侧表面接触的抛光表面之间的摩擦力的改变相关联。
可以增强中间层的检测，其中，去除工艺相对于中间层对载体层具有选择性，因为可以通过载体层和中间层之间的蚀刻速率增量缓解载体去除工艺的不均匀性。如果研磨、抛光和/或蚀刻操作510以充分低于去除载体层的速率的速率去除了中间层，则甚至可以跳过检测操作515。如果在操作515处不采用终点标准，如果中间层的厚度对于蚀刻的选择性而言是足够的，则预先确定的固定持续时间的研磨、抛光和/或蚀刻操作510可以停止于中间层材料上。在载体是半导体并且中间层是电介质的一些示例中，载体蚀刻速率：中间层蚀刻速率可以是3:1-10:1或更大。在操作510处采用的CMP工艺例如可以采用在半导体(例如，硅)和电介质材料(例如，SiO)之间提供非常高选择性(例如，100:1-300:1或更大)的浆料，该电介质材料围绕器件层并嵌入在中间层内，例如，作为相邻器件区之间的电隔离。
在暴露中间层时，可以在操作520处去除中间层的至少一部分。例如，可以去除中间层的一个或多个部件层。然而，操作520是任选的。可以通过例如抛光均匀地去除中间层的厚度。替代地，可以利用掩蔽或均厚蚀刻工艺去除中间层的厚度。操作520可以采用与在操作515处用于减薄载体的工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止部的情况下，操作520可以采用相对于去除器件层有利于去除中间层的不同抛光或蚀刻工艺。在要去除少于几百纳米的中间层厚度时，去除工艺可以相对较慢，被优化以实现整个晶片的均匀性，并受到比用于去除载体层的工艺更精确的控制。在操作520处采用的CMP工艺例如可以采用在半导体(例如，硅)和电介质材料(例如，SiO)之间提供非常高选择性(例如，100:1-300:1或更大)的浆料，该电介质材料围绕器件层并嵌入在中间层内，例如，作为相邻器件区之间的电隔离。
对于通过完全去除中间层而显露器件层的实施例，背侧处理可以开始于器件层的暴露的背侧上或器件层内的特定器件区上。在一些实施例中，背侧器件层处理包括通过设置于中间层和先前在器件层中制造的器件区(例如源极/漏极区)之间的器件层的厚度进行的进一步抛光或湿法/干法蚀刻。
在利用湿法和/或等离子体蚀刻使载体层、中间层或器件层背侧凹陷的一些实施例中，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其向器件层背侧表面中赋予显著的非平面性或形貌。如本文别处进一步所述，图案化可以在单个器件结构内(即，“单元内”图案化)或者可以跨越多个(例如，全部)器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用中间层的至少部分厚度作为用于背侧器件层图案化的硬掩模。因此，操作520处的掩蔽蚀刻可以作为对应的掩蔽器件层蚀刻的前序。
方法501的输出为施主-宿主衬底组件，其包括IC器件，该IC器件具有中间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区的背侧、和/或在已经向形成到器件层中/通过器件层形成的拓扑中沉积了前侧金属化的地方显露的前侧金属化。然后可以在方法501的下游执行这些显露区域中的任何区域的额外背侧处理。在一些示例性实施例中，在方法501的下游执行的背侧处理包括在被显露的区域之上沉积非原生材料，例如，如本文别处进一步所述。
图6是根据一些实施例的施主衬底201的平面图，其具有IC管芯211的展开图以及设置于IC管芯211内的逻辑晶体管结构604的另一展开图。如上所述，施主衬底201可以是例如方法101的输入(图1)。进一步参考图6，多个逻辑晶体管结构604布置在IC管芯211内的器件层的区域之上。额外的器件单元602可以是例如存储单元、功率晶体管结构、RF晶体管结构、光学器件单元等中的任何单元。根据一些例示性实施例，晶体管结构604包括具有源极端子、漏极端子和栅极端子的场效应FET。在一些实施例中，源极和漏极端子包括具有相同导电类型的半导体。在其它实施例中，源极和漏极端子包括具有互补导电类型的半导体(例如，隧穿FET或TFET)。FET还可以包括异质结(即，HFET)，并且在沟道包括III-V或III-N材料时，还可以有资格充当高电子迁移率晶体管(HEMT)。在图6中，晶体管结构604内的实线表示在晶体管结构构层内的虚线所表示的其它材料或结构特征上面形成的突出材料。图6中的粗点划线表示平面A-A’、B-B’和C-C’，如图8A、图8B、图8C、图9A、图9B、图9C和图11A、图11B、图11C沿平面A-A’、B-B’和C-C’进一步提供了截面图，其中图号中的字母对应于同一字母所指定的截面平面。
如图6进一步所示，晶体管结构604由背侧衬底605支撑，该衬底605具有嵌入在前侧场隔离电介质材料680内的半导体主体610。在一些实施例中，背侧衬底605包括载体层(例如，图3A的载体层205)。在一些实施例中，中间层(未示出)将背侧衬底605与晶体管结构604分开。在一些其它实施例中，背侧衬底605包括载体层(例如，图3A的载体层205)和中间层(例如，图3A的中间层210)。在一个示例中，在施主衬底201(图3A)上制造晶体管结构604。在某些实施例中，晶体管单元604包含非平面FET，例如finFET、三栅极、omega栅极等。进一步参考图6，晶体管结构604包括横跨第一和第二半导体主体610中的每个的沟道区的栅极电极673。尽管图6中示出了两个半导体主体610，但非平面FET可以包括一个或多个这种半导体主体。在一些示例性实施例中，半导体主体610包括源自施主衬底201的器件层的至少一个半导体区。例如，半导体主体610内的晶体管沟道区可以从图3A的半导体器件层215导出。这样一来，半导体主体610可以包括一个或多个半导体区，该半导体区具有上文针对适合于场效应晶体管的施主衬底器件层(例如，图3A中所示的器件层215)描述的任何组分。示例性材料包括但不限于IV族半导体(例如，Si、Ge、SiGe)、III-V族半导体(例如，GaAs、InGaAs、InAs、InP)、III族-N半导体(例如，GaN、AlGaN、InGaN)、氧化物半导体、TMDC、石墨烯等。在一些有利实施例中，半导体主体610是单晶。
如图6进一步所示，源极/漏极金属化650与栅极电极673相邻设置并且还跨越半导体主体610延伸。在例示的实施例中，源极/漏极金属化650设置于重新生长或升高的源极/漏极半导体640上，其进一步被设置成接触半导体主体610。源极/漏极半导体640可以掺杂有赋予n型或p型导电性的电活性杂质。对于一些示例性实施例，源极和漏极半导体640都被掺杂到相同导电类型(例如，NMOS的n型和PMOS的p型)。在替代实施例中(例如，对于隧穿FET)，源极和漏极半导体640被掺杂成具有互补导电性(例如，n型源极和p型漏极)。源极/漏极半导体640可以是与半导体主体610兼容的任何半导体材料，例如但不限于IV族半导体(例如，Si、Ge、SiGe)和/或III-V族半导体(例如，InGaAs、InAs)和/或III族-N半导体(例如，InGaN)和/或(金属)氧化物半导体。
电绝缘间隔体电介质671将栅极电极673与源极/漏极金属化650和/或源极/漏极半导体640横向分离。源极/漏极金属化650可以包括一种或多种金属(例如Ti、W、Pt、其合金和氮化物)，它们与掺杂源极/漏极半导体640形成欧姆或隧穿结。间隔体电介质671可以是任何电介质，例如但不限于二氧化硅、氮化硅或氮氧化硅、或具有低于4.0的相对电容率的任何已知低k材料。尽管仅一个栅极电极673以实线被例示为单个逻辑晶体管结构的部分，示例性第二栅极电极673以虚线被绘示为与相邻晶体管结构相关联。第二栅极电极也被间隔体电介质671与金属化650和/或源极/漏极半导体640横向分离。
图7是根据一些实施例的示出了用于晶体管的背侧隔离的方法701的流程图。方法701进一步举例说明了晶体管结构构层的形成，该晶体管结构构层的厚度可以不超过几百纳米。方法701还示出了上文在图1-图5的语境中引入的技术可以如何应用于向器件构层提供背侧隔离结构。如本文别处所述，这种构层可被处理成竖直堆叠成具有可能极高的竖直单元密度(例如，高构层数/微米厚度)的3D IC。方法701还可以通过例如减小相邻器件之间的贯穿衬底泄漏而改善晶体管的电隔离。方法701开始于施主衬底，施主衬底包括采用输入705处的施主衬底的器件层的晶体管结构。晶体管结构在从前侧制造时可以是完全可操作的，例如，其包括如图6所示的三个端子。替代地，可以没有一个或多个端子，使得直到完成背侧处理，晶体管结构都将是不可操作的。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法701不需要载体层和/或中间层。在操作710处，例如，如本文别处所述(例如，以下方法101)，形成施主-宿主衬底组件。在操作715处，通过去除施主衬底的至少一部分来显露晶体管结构的背侧，以形成晶体管构层-宿主衬底组件。然后可以在被显露的背侧表面之上沉积隔离电介质，在示例性实施例中，被显露的背侧表面是半导体或金属的表面。在操作720处，背侧隔离晶体管构层-宿主衬底组件被从方法710输出，并且准备好例如在方法101(图1)的后续迭代之后进行进一步处理。
图8A、图9A、图10A和图11A示出了根据一些实施例的在执行方法701中的操作时，晶体管结构604沿图6中所示的A-A’平面的截面图。图8B、图9B、图10B和图11B示出了根据一些实施例的在执行方法701中的操作时，晶体管结构604沿图6中所示的B-B’平面的截面图。图8C、图9C、图10C和图11C示出了根据一些实施例的在执行方法701中的操作时，晶体管结构604沿图6中所示的C-C’平面的截面图。需要指出的是，尽管晶体管结构604示出了具有耦合到半导体主体的多个表面的栅极电极的非平面晶体管结构，但方法701也可以通过类似方式应用于平面晶体管结构。
图8A-图8C示出了在施主衬底的前侧处理之后的示例性晶体管结构中存在的结构。半导体主体610为竖直(例如，z维度)延伸鳍状物高度Hf的鳍状物结构。半导体主体610包括具有沟道高度Hc的沟道部分。在一些示例性实施例中，沟道高度Hc包括器件层215。在图8A-图8C中所示的实施例中，半导体主体610还包括具有子鳍状物高度Hsf的子鳍状物部分，该子鳍状物高度也包括器件层215。例如，可能已经利用器件层215的图案化前侧凹陷蚀刻形成了晶体管半导体主体610。如本文别处进一步所述，半导体鳍状物主体可以替代地包括与沟道部分不同组分的子鳍状物半导体，在这种情况下，器件层215可以仅仅是沟道部分，而子鳍状物半导体可以是中间层210(图3A)的部件。替代地，可以将子鳍状物半导体视为器件层215和背侧衬底605之间的间隔体，背侧衬底605还可以包括子鳍状物半导体和载体层之间的中间层。围绕半导体主体610的一个或多个侧壁的是场隔离电介质680。场隔离电介质680可以是适于在横向(例如，x或y维度)相邻晶体管之间提供电隔离的一种或多种材料。在一些示例性实施例中，场隔离电介质680包括二氧化硅。例如但不限于SiN、SiON、SiOC、聚酰亚胺、HSQ或MSQ的其它材料也是可能的。在一些实施例中，场隔离电介质680和半导体主体610的子鳍状物部分构成中间层，载体去除工艺在中间层停止。
图8A和图8B中进一步示出了包括栅极电极673的栅极堆叠体，栅极电极673设置于与晶体管半导体主体610的沟道部分相交的栅极电介质845之上。图8C中进一步示出了源极/漏极金属化与源极/漏极半导体640的相交。半导体主体沟道部分耦合到栅极堆叠体并具有侧壁高度Hc，低于该高度是具有子鳍状物z高度Hsf的子鳍状物。尽管可以利用已知适合于半导体主体610的任何栅极堆叠体材料，但在一些示例性实施例中，栅极堆叠体包括高k电介质材料(体相对电容率大于9)和具有适合于半导体主体610的功函数的金属栅极电极。示例性高k材料包括金属氧化物，例如但不限于Al2O3、HfO2、HfAlOx。例如但不限于HfSiOx或TaSiOx的硅酸盐也可能适合于一些半导体主体组分(例如，Si、Ge、SiGe、III-V)。栅极电极673可以有利地具有低于5eV的功函数，并且可以包括元素金属层、金属合金层或任一者或两者的层压结构。在一些实施例中，栅极电极是诸如TiN(例如，4.0-4.7eV)的金属氮化物。栅极电极还可以包括Al(例如，TiAlN)。在栅极电极673中还可以采用其它合金组成，例如但不限于C、Ta、W、Pt和Sn。
图8A-图8C还示出了设置在前侧表面之上的前侧堆叠体690。前侧堆叠体690被以虚线示出为晶体管结构构层的一部分，该构层可以无限制地变化，并且可以例如包括任何数量的后端互连金属化层级。这种层级可以由一个或多个层间电介质(ILD)层与半导体主体610和/或与彼此分离。还可以包括中间层和/或载体层的背侧衬底605设置在背侧表面之上。
图9A-图9C示出了在施主衬底连结到宿主衬底202之后的晶体管结构604。宿主衬底202可以具有本文别处描述的任何性质。如所示，宿主衬底202例如通过热压接合而连结到前侧堆叠体690的前侧表面。如图9A-图9C进一步所示，背侧衬底605已经被去除，从而暴露出中间层210的背侧表面911。可以通过例如但不限于方法501(图5)的任何技术去除背侧衬底605。中间层210内可能已经存在例如标记或蚀刻停止部，从而在显露场隔离电介质680的背侧之前终止载体去除操作。
图10A-图10C示出了在半导体主体610的背侧1012显露之后的晶体管结构604。为了显露晶体管半导体主体610的背侧，可以利用例如如上文针对操作520(图5)所述的湿法和/或干法蚀刻工艺对晶体管半导体主体610被锚定到的体半导体的部分进行往回抛光和/或凹陷蚀刻。在采用对器件层半导体(例如，Si)的蚀刻速率高于对电介质(例如，SiO2)的蚀刻速率的高度选择性(例如，200-300:1)CMP浆料的一些示例性实施例中，对中间层210的背侧抛光可以停止于场隔离电介质680暴露时。可以执行任何量的过蚀刻(过抛光)，以通过进一步减薄包括半导体主体610的子鳍状物部分和相邻场隔离电介质680的中间层而减小子鳍状物高度Hsf。在一些实施例中，可以在背侧显露操作期间去除晶体管结构内的一个或多个半导体主体的整个子鳍状物。
图11A-图11C描绘了在晶体管半导体主体610的被显露的背侧之上的背侧隔离电介质1120的沉积之后的晶体管结构604。背侧隔离电介质1120是替换被去除以暴露晶体管半导体区的中间层部分的非原生材料的一个示例。背侧隔离电介质1120可以是适合于晶体管的电隔离的任何电介质材料。在一些示例性实施例中，背侧隔离电介质1120为二氧化硅。不过要指出的是，因为背侧隔离电介质1120是在背侧显露之后沉积的而非先前已经并入施主衬底中的，所以，可能比在例如SOI衬底中有更宽的材料选择，在SOI衬底中，在上游提供绝缘体层作为衬底的嵌入层。因此，在一些有利实施例中，背侧隔离电介质1120具有低的相对电容率(例如，针对体状态中的材料测量的)。这种材料常常不能维持与很多前侧制造工艺(例如，源极/漏极形成)相关联的高温处理。背侧隔离电介质可以是低k电介质材料，例如已知适合作为后端互连堆叠体中的前侧ILD的那些材料中的任何材料。在一些实施例中，背侧隔离电介质1120具有的相对电容率不大于场隔离电介质680的相对电容率、并且更有利地小于场隔离电介质680的相对电容率。在一些实施例中，背侧隔离电介质1120具有的相对电容率小于3.9，并且更有利地，小于3.5。在一些实施例中，背侧隔离电介质1120与前侧堆叠体690中的一个或多个ILD层具有相同的组分。示例性背侧隔离电介质材料包括SiOC、SiOCH、HSQ或MSQ。其它低k电介质也是可能的。类似地，具有高于3.9的相对电容率的其它电介质材料(例如，SiN、SiON)也是可能的。
图11D-图11F示出了在利用背侧隔离电介质1120替换半导体主体610的至少一部分之后的晶体管结构604。图11D提供了根据一些实施例的沿图6中所示A-A’平面的晶体管结构604的视图。图11E示出了沿图6所示的B-B’平面的晶体管结构604的截面图，并且图11F示出了沿图6中所示的B-B’平面的晶体管结构604的截面图。在一些例示性实施例中，例如，利用相对于场隔离680对子鳍状物半导体有选择性的任何蚀刻工艺从背侧蚀刻半导体主体610的子鳍状物部分。背侧子鳍状物凹陷可以显露或不显露器件层215的背侧(例如，包括沟道半导体)。然后向所得的凹陷中回填背侧隔离电介质1120。在替代实施例中，器件层下方的中间层的一部分被转换成隔离电介质。例如，可以将半导体主体610的子鳍状物部分转换成背侧隔离电介质1120。在一些有利实施例中，使用任何已知的热和/或湿法化学和/或等离子体增强化学氧化工艺将器件层215下方的半导体主体610(例如，硅)的至少部分厚度转换成SiO2，以形成背侧隔离电介质1120。
图12是示出了根据一些实施例的用于形成背侧晶体管源极/漏极接触金属化的方法1201的流程图。方法1201进一步举例说明了厚度可以不超过几百纳米的晶体管结构构层的形成。方法1201开始于包括晶体管结构的施主-宿主衬底组件作为输入1205。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法1201不需要载体层和/或中间层。方法1201的输入处的晶体管结构可以是完全可操作的，例如，其包括如图6所示的三个端子。替代地，可以没有一个或多个端子，使得直到完成背侧处理，晶体管结构都将是不可操作的。
图13是缺少一个源极/漏极金属化650的晶体管结构1304的平面图。粗点划线表示平面，如图14A-图14C、图15A-图15C和图16A-图16C进一步提供了沿该平面的截面图。在没有源极或漏极金属化650的情况下，可以有利地放宽对源极/漏极金属化650和/或其它前侧金属化层级(例如，栅极电极673或更高金属化层级)的间距和/或临界尺寸约束。没有源极或漏极金属化650可以使晶体管结构1304不可操作，直到例如利用背侧晶体管源极/漏极接触金属化方法1201(图12)制造出第三端子连接为止。这种背侧晶体管源极/漏极接触金属化可以将电源轨(例如Vcc)耦合到晶体管结构中，有利地将电源和信号(栅极电极电压)布线放置在晶体管结构构层的相对侧上。对于诸如SRAM或其它存储单元的存储单元，类似优点也是可能的。例如，位线、源极线和/或字线金属化可以在一个存储单元构层的相对侧上。要指出的是，也可以在从前侧制造时完全起作用的晶体管结构(例如，包括所有器件端子)上实践背侧晶体管源极/漏极接触金属化方法1201。对于这种实施例，可以实践背侧晶体管源极/漏极接触金属化方法1201以将源极/漏极晶体管端子连接到设置于晶体管构层的两侧上的互连迹线中，这样可以有利地减小源极/漏极接触电阻和/或使得晶体管源极/漏极半导体区能够成为直接扇出到至少两个其它电路节点的电路节点。
在操作1210处，显露至少一个晶体管源极/漏极区的背侧。在一些实施例中，在操作1210处执行图案化背侧凹陷蚀刻以相对于晶体管结构的其它区域有选择性地显露源极/漏极区。替代地，在源极/漏极半导体(或源极/漏极位置处的任何牺牲材料)从前侧延伸到大于其它晶体管区的深度的情况下，操作1210可能需要未图案化的背侧凹陷蚀刻或抛光，在暴露诸如沟道半导体的其它器件区之前，该蚀刻或抛光在暴露源极/漏极半导体(或其它牺牲材料)时暂停。一旦被显露，方法1201就在操作1215处结束，在此，在源极/漏极半导体的背侧之上沉积源极/漏极半导体和/或接触金属化。源极/漏极半导体和/或接触金属化是可以被沉积的非原生材料的其它示例，例如如上文在图1中的操作125的语境中所述的。
图14A、图15A和图16A示出了根据一些实施例的在执行方法1201中的操作时的沿图13中所示的A-A’平面的晶体管结构1304截面图。图14B、图15B和图16B示出了根据一些实施例的在执行方法1201中的操作时的沿
图13中所示的B-B’平面的晶体管结构1304的截面图。图14C、图15C和图16C示出了根据一些实施例的在执行方法1201中的操作时的沿图13中所示的C-C’平面的晶体管结构1304的截面图。
图14A-图14C示出了在施主衬底的前侧处理和连结到宿主衬底202之后的示例性晶体管结构中存在的结构。如图14A-图14C中进一步所示，已经通过例如但不限于方法501(图5)的任何技术去除了背侧衬底。图14A-图14C中示出的结构特征可以具有上文(例如，图8A-图8C和图9A-图9C)针对类似附图标记所描述的任何性质。蚀刻掩模1410被对准到在去除背侧衬底时可见的前侧晶体管特征。相对于源极/漏极半导体640的对准不需要是严密的，并且使与栅极电极673的重叠最小化或避免该重叠。蚀刻掩模1410用于保护仅中间层210的一部分。蚀刻掩模1410可以是例如背侧衬底的另一个中间层。替代地，蚀刻掩模1410可以是在载体层去除期间暴露中间层210之后沉积的电介质(例如，SiO、SiN等)。在其它实施例中，蚀刻掩模1410是施加于器件层215的背侧表面之上的软掩模(例如，光敏抗蚀剂)。然后利用已知适合于该材料组分的任何湿法和/或等离子体蚀刻工艺对未受保护的半导体区1411进行凹陷蚀刻。例如，可以采用相对于蚀刻掩模对硅具有选择性的干法蚀刻和/或湿法蚀刻来选择性地去除硅半导体子鳍状物的一部分并显露晶体管源极/漏极。
图14D-图14F示出了在施主衬底的前侧处理和连结到宿主衬底202之后的示例性晶体管结构中存在的结构。如图14D图14F中进一步所示，已经通过例如但不限于方法501(图5)的任何技术去除了背侧衬底。图14D-
图14F中示出的结构特征可以具有上文(例如，图8A-图8C和图9A-图9C)针对类似附图标记所描述的任何性质。对于该实施例，未采用蚀刻掩模来选择性地显露一个源极或漏极半导体640。相反，前侧处理已经在沟道的相对侧上的源极和漏极半导体640的两个区域之间区分了z深度。在示例性实施例中，源极半导体640具有的深度基本等于半导体主体610的高度，但其可以具有比图示的深度更小或更大的深度。
图15A-图15C是图14A-图14C中所示结构的延续。如图15A-图15C中所示，在选择性显露凹陷1540内去除晶体管半导体主体610的大部分，而在由蚀刻掩模1410保护的晶体管结构区中维持子鳍状物高度Hsf。选择性显露凹陷1540可以是任何深度和横向尺寸。例如，选择性显露凹陷1540可以完全去除半导体主体610的子鳍状物部分(即，中间层210的半导体部分)并暴露源极/漏极半导体640。在其它实施例中，选择性显露凹陷1504可以被用作背侧鳍状物切割，其将鳍状物分成两个独立的鳍状物，例如，以使鳍状物中的第一个实施PMOSFET，而鳍状物中的第二个实施NMOS FET。而在限于前侧处理时，鳍状物分叉典型地在鳍状物图案化期间的过程中的早期，对于背侧鳍状物分叉，根本不需要通过前侧处理界定任何鳍状物端部。这样一来，前侧鳍状物处理可以将1D光栅图案与甚至在单个鳍状物中一起制造的NMOS FET和PMOS FET更好地匹配。在背侧显露时，可以通过背侧鳍状物切割勾划出个体晶体管。
图15D-图15F是图14D-图14F中所示结构的延续。例如，已经利用均厚抛光或蚀刻工艺去除了中间层210，以相对于浅源极/漏极有选择性地显露深的晶体管源极/漏极。如图15D-图15F所示，暴露了深源极/漏极半导体640，同时在晶体管结构1304的其它区域中维持了子鳍状物高度Hsf。
图16A-图16C是图15A-图15C中所示结构的延续。图16A-图16C示出了在外延生长或沉积p型或n型杂质掺杂的背侧源极/漏极半导体1640并且接下来沉积背侧源极/漏极金属化1650之后的晶体管结构1304。可以采用任何外延生长或沉积工艺来形成背侧源极/漏极半导体1640。例如，可以采用用于形成源极/漏极半导体640的相同外延或沉积工艺来形成背侧源极/漏极半导体1640。同样，可以采用任何金属沉积工艺来形成背侧源极/漏极金属化1650。例如，可以采用用于形成源极/漏极金属化650的相同沉积工艺来形成背侧源极/漏极金属化1650。背侧源极/漏极半导体1640具有的纵向长度L1小于半导体主体610的纵向长度Lf，并且背侧源极/漏极半导体1640具有的横向长度L2基本等于半导体主体610的横向长度。因此，在例示性实施例中，源极/漏极半导体640比背侧源极/漏极半导体1640具有更大的横向长度L3。同样，前侧和背侧源极/漏极半导体的纵向长度可以不同。例如，在背侧源极/漏极半导体1640可作为晶体管的源极进行操作的一些实施例中，可以包括尖端区(例如，轻掺杂源极半导体)，其在可作为晶体管的漏极进行操作的源极/漏极半导体640中不存在。例如，可以在外延生长杂质掺杂的背侧源极/漏极半导体1640期间形成这种选择性源极尖端区。无尖端晶体管漏极可以呈现出例如更少的漏极产生的势垒降低(DIBL)，而最低的源极电阻可以依赖于有尖端的掺杂源极半导体。不过，常常难以仅仅通过前侧处理来在FET源极/漏极架构中引入不对称性。因此，将漏极半导体的制造与源极半导体的制造分离成为分立的前侧/背侧工艺，可以促进形成不对称的源极/漏极架构。
在图16A-图16C所示的一些其它实施例中，通过抛光(例如，CMP)去除了背侧金属化过载，从而重新暴露蚀刻掩模1410和/或中间层210，并且源极/漏极接触金属化然后被限制于回填选择性显露凹陷1540。接下来的背侧处理还可以包括制造电耦合到至少源极/漏极金属化1650的一个或多个背侧互连金属化层级(未示出)。在一些这种实施例中，这种背侧互连金属化与前侧互连金属化层级具有不同的组分。例如，在前侧互连金属化主要为铜的情况下(例如，富Cu合金)的情况下，背侧金属化是贫铜的(例如，富Al合金)。在前侧互连金属化为贫铜(例如，富Al合金)的另一示例中，背侧金属化主要是铜(例如，富Cu合金)。背侧互连金属化也可以在尺寸上与前侧互连金属化的对应层级不同(例如，更大)。例如，在背侧互连金属化向晶体管结构供电的一些实施例中，背侧金属化包括横向宽度和/或竖直高度(例如，z维度)更大的线路。对于电源轨被限制于背侧金属化并且信号线被限制于前侧金属化的架构而言，具有更大尺寸的背侧金属化可能是有利的。对于在器件构层的背侧上提供长总线线路或时钟分布线路的架构而言，具有更大尺寸的背侧金属化也可能是有利的。
图16D-图16F是图15D-图15F中所示结构的延续。在图16D-图16F中，示出了在沉积与深源极/漏极半导体1650的背侧源极/漏极金属化1650之后的晶体管结构1304。可以采用任何金属沉积工艺来形成背侧源极/漏极金属化1650。例如，可以采用用于形成源极/漏极金属化650的相同沉积工艺来形成背侧源极/漏极金属化1650。形成背侧源极/漏极金属化1650还可能需要例如在任何已知的镶嵌互连金属化技术之后形成背侧电介质1410。
尽管以上论述已经提供了背侧金属化结构的一些例示性示例，但可以使用基本相同的技术制造其它结构。通常，在器件构层中制造的器件的任何端子都可以包括背侧金属化结构。例如，可以由背侧金属化来互连晶体管的其它端子，而非由上文例示的背侧源极和/或漏极接触金属化来互连晶体管的其它端子(或除了上文例示的背侧源极和/或漏极接触金属化之外，还由背侧金属化来互连晶体管的其它端子)。例如，在三端子器件中，第三端子(例如，FET中的栅极电极或双极结型晶体管中的基极)可以包括背侧金属化结构。类似地，在四端子器件中，第四端子(例如，浮置体抽头或场板)可以包括背侧金属化结构。
因此，晶体管结构的背侧显露还可以包括暴露晶体管栅极电极和/或沟道半导体。在一些实施例中，采用背侧栅极电极处理以利用栅极电极完全围绕晶体管沟道，由此形成具有环绕式栅极电极的纳米线晶体管。此外，或在替代方式中，暴露的栅极电极可以耦合到在包含晶体管结构的构层的背侧上进一步制造的背侧互连。在一些其它实施例中，背侧栅极电极处理替换了在前侧处理期间制造的牺牲栅极芯轴或占位体。图17是根据一些实施例的示出了用于形成背侧晶体管栅极电极的方法1701的流程图。方法1701进一步举例说明了厚度可以不超过几百纳米的晶体管结构构层的背侧处理。方法1701开始于包括晶体管结构的施主-宿主衬底组件作为输入1705。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法1701不需要载体层和/或中间层。
晶体管结构在输入1705处被接收时可以是完全可操作的，例如，其包括如图6所示的三个端子。替代地，可以没有一个或多个端子(例如，栅极电极)，使得直到完成背侧处理，晶体管结构都将是不可操作的。在操作1710处，在背侧显露工艺期间，暴露晶体管栅极电极、牺牲栅极芯轴和/或晶体管沟道半导体的背侧。在一些实施例中，在操作1710处执行的背侧显露工艺包括方法501(图5)的操作中的一个或多个。背侧显露工艺例如可以通过去除施主衬底的至少部分(例如，载体层)而显露半导体沟道区。在操作1715处，从器件构层的背侧形成栅极堆叠体。栅极堆叠体可以形成于半导体沟道的背侧上，并且也可以形成于半导体沟道的前侧上，这取决于在操作1710处显露出多少沟道半导体。方法1701以输出晶体管结构构层而结束，该构层包括设置于晶体管沟道半导体的背侧之上的栅极电极材料。
在一些实施例中，通过一个或多个前侧处理操作而促进方法1701。例如，在前侧处理期间，使晶体管栅极电极或栅极芯轴的深度(例如，z维度位置)大于一个或多个晶体管源极/漏极区的深度，以促进从背侧显露栅极电极或栅极芯轴，而不会显露一个或多个源极/漏极区。为了例示前侧处理和背侧处理之间的这种协同效应，图18A-图26A提供了根据一些示例性实施例的沿示例性晶体管结构604(图6)的平面图中由粗点划线所表示的A-A’平面的截面图。图18B-图26B示出了根据一些示例性实施例的在执行前侧晶体管处理时的沿示例性晶体管结构604的平面图中的粗点划线所表示的B-B’平面的截面图。例如，可以在本文别处所述的背侧处理实施例的上游执行图示的前侧晶体管处理。在例示的示例中，半导体器件层是利用加法工艺形成的晶体管鳍状物。替代地，半导体层可以是通过任何减法工艺(例如，连续半导体器件层的图案化)形成的晶体管鳍状物。
在图18A和图18B中所示的实施例中，向场隔离电介质680中各向异性地蚀刻出沟槽1809，从而暴露沟槽1809的底部处的背侧衬底605的一部分。在一些实施例中，如所示，对背侧衬底605的暴露部分进行凹陷蚀刻。在一些实施例中，沟槽1809具有的CD介于10nm和200nm之间。不过，可以根据需要缩放沟槽材料的z厚度和CD，以维持用于针对期望的晶体管载流宽度而选择的预先确定的鳍状物高度的可行的深宽比。如图19A、图19B中进一步所示，相对于衬底晶种表面选择性地外延生长子鳍状物半导体1810，以部分回填沟槽1809。在一些示例性实施例中，子鳍状物半导体1810进一步充当在接下来去除背侧衬底605时采用的中间层(例如，图3A中的210)。进一步从子鳍状物晶种表面外延生长半导体器件层215，因为从子鳍状物表面延伸的半导体主体610仍然包含在沟槽内。器件层215和子鳍状物半导体1810可以具有相同或不同组分。例如，器件层215和子鳍状物半导体1810都可以是硅。替代地，器件层215可以是第一半导体合金，并且子鳍状物半导体1810是第二半导体合金。
在外延鳍状物生长之后，可以将周围的场隔离电介质680选择性凹陷到器件层215下方的期望水平，如图20A进一步所示。在示例性实施例中，场隔离电介质680被充分凹陷以完全暴露器件层215，为重新生长升高的源极/漏极做准备。在前侧处理中的此时，在场隔离电介质680内嵌入子鳍状物高度Hsf,1的子鳍状物半导体1810。要指出的是，向背侧衬底605中蚀刻鳍状物图案的减法图案化工艺可以实现与图20A中所示的基本相同的鳍状物结构。对于这种实施例，器件层215和子鳍状物半导体1810可以是相同的半导体材料(例如，都是硅)或不同的半导体材料。
如图21A和图21B所示，使用任何常规技术在器件层215之上形成包括牺牲栅极材料2173(例如，多晶硅)的栅极堆叠体芯轴。牺牲栅极材料2173可以形成于器件层215的至少两个侧壁上，着陆于场隔离电介质680上。也可以使用任何常规技术形成间隔体电介质671。对于图21A中所示的实施例，牺牲栅极材料2173不覆盖子鳍状物材料110的任何部分，但其可以根据隔离电介质凹陷。在形成栅极芯轴之后，在半导体器件层215的源极/漏极端部处形成掺杂半导体(或任何牺牲材料)。在一些实施例中，通过沉积适于半导体器件层215的任何组分的重掺杂半导体而形成升高的源极/漏极区。在图22A、图22B中所示的示例性实施例中，采用外延工艺形成单晶升高的源极/漏极半导体640。额外的场隔离电介质680然后沉积在升高的源极/漏极半导体640之上并利用栅极芯轴被平坦化，如图23A、图23B进一步所示。
在图24A、图24B中，相对于周围的场隔离电介质680选择性去除牺牲栅极材料2173，从而暴露半导体器件层215。可以使用任何常规技术去除牺牲栅极芯轴。在去除栅极芯轴之后，可以相对于其它区域有选择性地进一步使暴露的场隔离电介质680凹陷，由此进一步暴露凹陷2470内的子鳍状物半导体1810的至少一部分。如所示，在使场隔离电介质680凹陷之后，将场隔离电介质680内嵌入的子鳍状物半导体1810的部分减小到晶体管半导体沟道的区域内的Hsf,2。如图25A、图25B进一步所示，向凹陷2470中沉积包括栅极电介质845和栅极电极673的栅极堆叠体。可以执行已知适合于替换栅极应用的任何栅极堆叠体回填工艺。
对于栅极电极深度延伸到器件层深度以下的晶体管，可以如图26A-图26C、图27A-图27C和图28A-图28C中进一步所示的从背侧(例如，在实践方法1101期间)显露栅极电极，这些图描绘了沿示例性晶体管结构604(图6)的平面图中的粗点划线所表示的A-A’、B-B’和C-C’平面的截面图。可以将这种技术进一步与例如本文别处所述的一个或多个源极/漏极区的显露相结合。
图26A-图26C还示出了前侧单元表面之上设置的前侧堆叠体690。前侧堆叠体690以虚线示出为晶体管结构构层的一部分，该构层可以无限制地变化，并可以例如包括任何数量的后端互连金属化层级。例如，宿主衬底202可以具有本文别处描述的任何性质。如所示，例如通过热压接合将宿主衬底202连结到前侧堆叠体690的前侧表面。如图26A-图26C中进一步所示，已经去除了施主衬底的至少一部分，从而暴露了子鳍状物半导体1810的背侧表面2611。可以通过例如但不限于方法501(图5)的任何技术来减薄和/或去除施主衬底。在方法501中，例如，中间层可以是子鳍状物半导体1810和场隔离电介质680中的一者或多者。替代地，方法501中获得的中间层可以是背侧衬底605的最上层。
图27A-图27C描绘了在栅极电极673的背侧2712显露之后的晶体管结构604。为了显露栅极电极673的背侧，可以利用湿法和/或干法蚀刻工艺(例如，如上文针对操作525(图5)所示的那些)对子鳍状物半导体1810的部分进行往回抛光(例如，CMP)和/或凹陷蚀刻。这种蚀刻工艺可以被掩蔽或不被掩蔽。在采用对半导体(例如，Si)的蚀刻速率高于对电介质的蚀刻速率的高度选择性(例如，200-300:1)CMP浆料的一些示例性实施例中，对器件层215的背侧抛光可以停止于栅极电介质845暴露时。可以执行任何量的过蚀刻(过抛光)。在一些实施例中，可以在背侧显露操作期间去除晶体管结构内的一个或多个半导体主体的整个子鳍状物。在图27A-图27C中所示的示例性实施例中，在显露源极/漏极半导体640之前显露栅极电极673，并且在暴露源极/漏极半导体640之前停止显露工艺。
对于一些实施例，在栅极电极673的背侧表面之上沉积背侧金属化。例如，可以通过接触栅极电极673的背侧金属化将低功率逻辑状态信号从IC的其它晶体管结构传递到晶体管结构604。因此，背侧金属化可以提供晶体管结构之间的源极/漏极和栅极电极中的任一者或两者的互连。在一些其它实施例中，栅极电极673被从背侧增强，以形成纳米线或栅极全包围(GAA)晶体管，其中栅极电极在所有侧面上围绕半导体主体。对于这种实施例，显露半导体器件层215的背侧，背侧栅极堆叠体沉积于半导体器件层215的背侧之上并与栅极电极673互连。
图28A-图28C进一步描绘了在沉积包括背侧栅极电介质2845和背侧栅极电极2873的背侧栅极堆叠体之后的晶体管结构604。如该示例性实施例中所示，直接在半导体器件层215的显露的表面上沉积背侧栅极堆叠体。为了显露器件层215，可以选择性地蚀刻(例如，利用湿法或干法化学蚀刻)子鳍状物半导体1810的任何剩余部分，相对于栅极电极673和/或场隔离电介质680的背侧表面使半导体鳍状物的背侧表面凹陷，如图28A-图28C所示。对于子鳍状物半导体1810具有与器件层215不同的组分的实施例，凹陷蚀刻可以进一步对器件层215具有选择性，从而有效地停止于暴露器件层215时。对于子鳍状物半导体1810具有与器件层215相同的组分(例如，都是从器件层图案化的鳍状物的硅)的实施例，凹陷蚀刻可以是预先确定的固定持续时间，或者可以停止于杂质掺杂剂界面处。
在显露的器件层215之上或上沉积背侧栅极电介质2845。背侧栅极电介质2845是晶体管半导体区的背侧之上沉积的非原生材料的另一示例。背侧栅极电介质2845可以是已知适合场效应晶体管的任何电介质材料。在一些示例性实施例中，背侧栅极电介质是本文别处针对栅极电介质845所述的任何材料，并且可以是相同的材料。
可以沉积于背侧栅极电介质2845之上和/或直接沉积于栅极电极673的显露表面上的背侧栅极电极2873是沉积在晶体管半导体区的背侧之上的非原生材料的另一示例。背侧栅极电极2873可以是已知适合门控场效应晶体管的任何掺杂半导体或金属。在一些示例性实施例中，背侧栅极电极2873是本文别处针对栅极电极673所述的任何材料，并且可以是相同的材料。对于一些纳米线晶体管实施例，背侧栅极电极2873可以沉积于背侧栅极电介质2845之上并利用栅极电极673的周围背侧表面被平坦化(例如，通过CMP)。在一些实施例中，沉积与栅极电极673和背侧栅极电极2873直接接触的后续背侧金属化层(未示出)，作为栅极电极673和背侧栅极电极2873和/或位于其它晶体管结构内的其它IC节点之间的互连。在栅极电极2873和673一起连接到同一电势的情况下，可以完全耗尽FET的沟道区。
在替代实施例中，前侧栅极电极在电气上与背侧栅极电极无关。可以将这种独立背侧栅极电极控制到多个预先确定的电压电平中的一个，每个电压电平与预先确定的晶体管阈值电压(Vt)相关联。利用设置不同阈值电压的能力，晶体管变成多状态器件(即，具有除开/关之外的更多状态)。在一些这种实施例中，通过也不接触(前侧)栅极电极的背侧互连金属化来控制背侧栅极电极的电势。同样，可以通过例如设置于前侧堆叠体内的前侧互连金属化来控制前侧栅极电极，由此实施四端子器件。
根据方法1701可以容易地制造出这种双栅极晶体管结构架构。例如，进一步参考图18A-图24A中所示的前侧处理，可以跳过在图24A所示的栅极芯轴去除之后对暴露的场隔离电介质680的凹陷，由此避免子鳍状物半导体1810在凹陷2470内的任何暴露。对于这种实施例，栅极电极673然后将不会以图25A中所示的方式沿子鳍状物半导体1810的侧壁延伸。相反，栅极电极673的深度将与器件层215和子鳍状物半导体1810的界面基本成平面。然后可以将子鳍状物半导体1810选择性凹陷或往回抛光预先确定的量，而不暴露栅极电极673的背侧。如图28D、图28E和图28F中进一步所示，例如，已经从场隔离电介质680的背侧选择性地使子鳍状物半导体1810凹陷。已经利用背侧栅极堆叠体(栅极电介质2845和栅极电极2873)回填所得的背侧凹陷。然后将使所沉积的与背侧栅极电极2873直接接触的后续背侧金属化层(未示出)与栅极电极673电隔离。
在一些实施例中，显露晶体管栅极芯轴的背侧。对于这种实施例，可以例如使用任何已知的技术利用前侧晶体管处理来制造栅极芯轴。接下来则可以暴露芯轴并在背侧处理期间利用永久栅极电极替换芯轴。因此，可以相对于前侧处理操作来安排背侧处理的执行，以使一个或多个晶体管器件区的形成延迟，例如，直到已经形成前侧互连金属化层级和层间电介质(ILD)之后。因此可以在温度敏感处理之前安排高温处理，从而可能增大晶体管结构的热预算。
对于栅极芯轴深度延伸到器件层的深度以下的晶体管，可以如图29A-图29C、图30A-图31C和图32A-图32C中进一步所示的从背侧(例如，在实践方法1101期间)显露栅极芯轴，这些图描绘了沿示例性晶体管结构604(图6)的平面图中的粗点划线所表示的A-A’、B-B’和C-C’平面的截面图。图29A-图29C中所示的晶体管结构与图27A-图27C中所示的那些基本相同。因此，可以利用基本如针对图18A-图25A所描述的前侧处理来制造图29A-图29C中所示的晶体管结构，只是接下来要将栅极电极673和/或栅极电介质845替换为辅助芯轴。这样一来，栅极电极673和/或栅极电介质845可以具有被选择为优先蚀刻半导体器件层215的组分。例如，栅极电极673可以具有与牺牲栅极材料2173(例如，多晶硅)相同的组分，其中半导体器件层215不是硅(例如，SiGe、III-V或III-N)。替代地，在半导体器件层215是硅的情况下，栅极电极673可以是另一种多晶半导体，例如但不限于SiGe或Ge。栅极电介质845如果也是牺牲的，则可以是例如二氧化硅。栅极电介质845如果并非也是牺牲的，则可以是高k材料，例如上文所述那些材料中的任何一种。
图29A-图29C描绘了在(牺牲)栅极电极673的背侧2912显露之后的晶体管结构604。可以利用湿法和/或干法蚀刻工艺(例如，如上文针对操作525(图5)所描述的)对子鳍状物半导体1810的部分进行往回抛光(例如，CMP)和/或凹陷蚀刻。在采用对半导体(例如，Si)的蚀刻速率高于对电介质的蚀刻速率的高度选择性(例如，200-300:1)CMP浆料的一些示例性实施例中，背侧抛光可以停止于(牺牲)栅极电介质845暴露时。在执行干法或湿法半导体蚀刻的一些替代实施例中，可以在暴露栅极电介质845时停止蚀刻。可以执行任何量的过蚀刻(过抛光)。在一些实施例中，在背侧显露操作期间去除晶体管结构内的一个或多个半导体主体的整个子鳍状物。在所示的示例性实施例中，在显露源极/漏极半导体640之前显露栅极电极673，并且可以在暴露源极/漏极半导体640之前停止显露工艺。
然后利用选择性蚀刻工艺去除栅极电极673，以形成图30A-图30C中所示的空隙3040。可以采用已知用于蚀刻(牺牲)栅极电极673的任何蚀刻工艺。例如，可以采用多晶硅蚀刻剂、SiGe蚀刻剂或Ge蚀刻剂来各向同性地去除栅极电极673。在去除之后，然后可以利用永久栅极电极堆叠体覆盖半导体器件层215的暴露表面。如图31A-图31C中进一步所示，直接在半导体器件层215的显露的表面上沉积背侧栅极堆叠体。为了完全显露器件层215，可以选择性地蚀刻(例如，利用湿法或干法化学蚀刻)子鳍状物半导体1810的任何剩余部分，以使半导体鳍状物的背侧表面相对于场隔离电介质680的背侧表面凹陷。对于子鳍状物半导体1810具有与器件层215不同的组分的实施例，凹陷蚀刻可以进一步对器件层215具有选择性，以有效地停止于器件层215暴露时。对于子鳍状物半导体1810具有与器件层215相同的组分(例如，都是从器件层图案化的鳍状物的硅)的实施例，凹陷蚀刻可以是预先确定的固定持续时间。然后在显露的器件层215之上或上沉积背侧栅极电介质2845和背侧栅极电极2873，基本如上文所述。
要注意的是，根据本文的一些实施例，即使在为前侧和背侧栅极堆叠体采用相同栅极堆叠体材料的情况下，各种结构特征也可以对仅仅从前侧制造的纳米线晶体管结构和利用背侧处理制造的那些晶体管结构进行区分。例如，在器件层215的延伸超过被前侧栅极电介质845接触的沟道区的部分之上存在背侧栅极电介质2845，指示被自对准到除了用于栅极堆叠体的前侧图案化的那些结构之外的结构的背侧栅极堆叠体沉积和图案化工艺。同样，背侧栅极电极2873相对于前侧栅极电极673的范围或位置的差异指示背侧制造过程。例如，如图28A和图31A所示，背侧栅极电极2873延伸了大于栅极电极673的纵向长度的背侧表面半导体器件层215的纵向长度，但该纵向长度近似等于或恰好稍小于半导体器件层215的纵向长度鳍状物长度Lf，因为凹陷被自对准到半导体主体。
器件构层的显露部分的背侧处理可以包括在前侧制造过程期间形成的其它晶体管结构的逆向处理和/或替换。在这种逆向处理期间，在前侧处理期间沉积的一种或多种材料或形成的结构，在器件制造中不再需要这种材料和/或临时结构或芯轴、和/或保留其作为器件部件对于器件操作并非最优之后，可以在背侧处理期间被去除。例如，在前侧晶体管处理期间常常采用侧壁间隔体电介质以促进晶体管特征的自对准和/或防止相邻特征之间的电短路。不过，这种侧壁间隔体电介质可能对于器件操作并非最优的，例如，其对寄生电容有贡献。因此，背侧逆向处理接下来可以从器件结构去除这种间隔体电介质并改善器件操作。一旦被去除，可以利用更有利于器件操作的另一种材料替换间隔体电介质，或者可以保留在去除了间隔体电介质的地方的空隙作为晶体管构层内的人工制品。在一些有利实施例中，在背侧处理期间利用具有比间隔体电介质的相对电容率低的相对电容率的另一种电介质替换前侧处理中采用的间隔体电介质。低k材料常常容易在暴露于诸如等离子体蚀刻的后续处理时受损伤。这样一来，在前侧制造期间，较高k的材料作为间隔体电介质可以是有利的。不过，该高k材料如果保留在晶体管构层中，将增大器件在操作期间的寄生电容。在根据一些实施例的背侧显露之后，利用低k材料替换较高k的材料。回填的低k材料则免于与暴露于前端处理相关联的任何损伤。
图32是根据一些实施例的示出了包括去除侧壁间隔体电介质的背侧处理方法3201的流程图。方法3201进一步举例说明了厚度可以不超过几百纳米的器件(例如，晶体管结构)构层的背侧处理。方法3201开始于包括器件层3205的施主-宿主衬底组件作为输入3205。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法3201不需要载体层和/或中间层。在操作3210处，在背侧显露工艺期间暴露器件层或中间层的背侧。在一些实施例中，在操作3210处执行的背侧显露工艺包括方法501(图5)的操作中的一个或多个。背侧显露工艺例如可以通过去除施主衬底的至少部分(例如，载体层)而显露器件层或中间层。
图33A-图33C、图34A-图34C、图35A-图35C和图36A-图36C示出了沿示例性晶体管结构604(图6)的平面图中的由粗点划线表示的A-A’、B-B’和C-C’平面的截面图。在暴露半导体主体610的背侧1012的背侧显露工艺之后，图33A-图33C中所示的晶体管结构与图10A-图10C中所示的那些基本相同。在一些实施例中，可以利用已知适合制造finFET的任何前侧处理来制造图33A-图33C中所示的晶体管结构。在一些实施例中，一旦通过任何已知技术形成了半导体主体610，前侧处理就继续进行，如上文在图20A-图25A的语境中所述的。
图33A-图33C进一步描绘了针对一些例示性实施例的可以找到电介质侧壁间隔体的位置。在图33A中，间隔体电介质671设置于栅极电极673的横向端部处。在已经对(牺牲)栅极电极完全图案化之后沉积间隔体电介质的实施例中，可以形成这种侧壁间隔体。例如，在已经对牺牲栅极材料2173中的端部进行图案化之后沉积间隔体电介质的情况下(图21A、图21B)。替代地，在这种图案化之前沉积侧壁间隔体电介质的情况下，间隔体电介质671可以仅存在于图33B中所示的栅极电极673的纵向侧壁上。可能已经沉积了间隔体电介质，以用于沿栅极电极的侧壁形成自对准间隔体的目的，该自对准间隔体对晶体管沟道和源极/漏极区之间的边界进行分界。不过，因为半导体主体中的非平坦性，自对准间隔体也可以沿半导体主体的一个或多个侧壁形成，作为前侧处理的人工制品。作为一个示例，
图33C示出了进一步沿半导体主体610的侧壁设置的间隔体电介质671。
图34A-图34C进一步示出了背侧显露工艺可以如何继续完全去除中间层并暴露半导体主体610的背侧。要指出的是，这种去除可以利用掩蔽工艺和/或其它选择性技术，从而显露背侧的仅部分。为了实现图34A-图34C中所示的结构，例如，通过半导体主体610的(子鳍状物)部分的背侧蚀刻或CMP抛光可以在预先确定时间内执行，或在检测到源极/漏极半导体640、间隔体电介质671、栅极电介质845、栅极电极673中的一个或多个时终止。如图34A-图34C中所示，器件层的显露还显露了设置于栅极电极673和源极/漏极半导体640和/或源极/漏极金属化650之间的间隔体电介质671。
返回图32，在操作3220处，方法3201继续蚀刻掉暴露的间隔体电介质的至少一部分。理想地，间隔体电介质蚀刻对于目标电介质材料是高度选择性的，不会显著影响同样暴露于背侧的周围半导体、电介质和/或金属化。在一些实施例中，利用各向同性蚀刻(例如，湿法化学蚀刻或等离子体蚀刻)去除电介质间隔体。例如，湿法化学蚀刻可以各向同性地去除间隔体电介质，包括氮化硅(SiN)、掺碳硅(SiC)或掺碳氮化硅(SiCN)中的一种或多种。在图35A-图35C中所示的示例中，间隔体电介质671的去除对包括栅极电极673和栅极电介质845的栅极堆叠体有选择性，从而形成间隔体凹陷3512。
继续图32，在操作3220处，可以利用另一种材料(例如，低k电介质)回填由于逆向处理电介质间隔体而形成的凹陷，或者替代地，利用任何适当的电介质材料堵塞所述凹陷以向晶体管构层中并入一个或多个空气隙或空隙。在一些有利实施例中，在操作3230处沉积的电介质材料比在操作3220处去除的材料具有更低的相对电容率。在一些这种实施例中，在操作3230处沉积的电介质材料具有低于4.5、有利地低于3.9、并且更有利地低于3.5的相对电容率。对于要堵塞空隙的一些实施例，可以利用任何非共形沉积技术来沉积电介质材料，所述沉积技术例如但不限于物理气相沉积(溅射沉积)或一些化学气相沉积。然后将通过非共形电介质材料密封具有充分高的深宽比的空隙。
在图36A-图36C中所示的示例中，背侧电介质3671回填间隔体凹陷3512(图35A-图35C)。背侧电介质3671可以是已知具有低相对电容率(例如，小于4.5)的任何材料。示例性材料包括SiOC、SiOCH、HSQ或MSQ。沉积技术可以是已知适合利用选定材料回填凹陷的任何技术，例如但不限于化学气相沉积(CVD)和旋涂工艺。在图35A-图35C中所示的示例中，背侧电介质3671还覆盖半导体主体610和源极/漏极半导体640的背侧表面。如果需要，可以接下来利用半导体主体610的背侧表面对背侧电介质3671进行平坦化。
在图37A-图37C中所示的另一个示例中，背侧电介质3671具有的共形性不足以回填高深宽比的间隔体凹陷3512(图35A-图35C)，但背侧电介质3671堵塞凹陷的开口以形成空隙3771。然后可以永久保留空隙3771作为晶体管结构604的结构特征。然后，利用输出3240基本完成方法3201(图32)，该输出3240包括具有低k间隔体和/或围绕一个或多个晶体管结构(例如栅极电极和/或半导体主体)的空气隙的器件结构。
可以去除任何前侧器件结构和/或基本如上文在电介质间隔体替换的语境中所述的那样替换任何前侧器件结构。取决于在器件制造流程中的何处执行背侧处理，用于器件层(例如，晶体管沟道区)或端子(例如，晶体管栅极电极或晶体管源极/漏极半导体和/或金属化)的任何部分的牺牲占位体可以在背侧处理期间被暴露，以被选择性地至少部分从周围结构去除，并利用适当的替换材料回填。在一些实施例中，例如，可以在前侧处理期间形成牺牲器件端子材料(例如，任何适当的电介质)，以促进其在背侧处理期间的后续选择性去除。一旦被去除，端子半导体(例如，晶体管源极/漏极半导体)和/或金属化(例如，晶体管源极/漏极接触金属化)就可以沉积在所得的凹陷中。前侧器件处理然后可以遵循这种范式：其中，制造各种结构以促进其在背侧处理期间的后续暴露。例如，在前侧处理期间，可以使要从背侧去除的牺牲结构的深度(z高度)比不会通过背侧被去除的非牺牲结构的深度更深，以使得牺牲结构在背侧显露工艺期间被更早地暴露，并且然后可以被选择性替换。
因此，本文别处所述的任何前侧结构(例如，晶体管栅极电极、源极/漏极接触金属化等)可以是牺牲的，并且最终在背侧处理期间被替换。不过，在前侧处理期间制造以促进其在背侧处理期间的后续暴露的各种结构不需要是牺牲的。在前侧处理期间，可以使要通过背侧电接触的非牺牲结构(例如，源极或漏极半导体、栅极电极或源极/漏极接触金属化)的深度(z高度)比不会通过背侧进行接触的另一非牺牲结构(例如，源极或漏极半导体、栅极电极或源极/漏极接触金属化)的深度更深。在背侧显露工艺期间，深结构在较浅结构之前被暴露。因此，本文别处所述的任何前侧结构(例如，晶体管栅极电极、源极/漏极半导体或接触金属化等)可以是牺牲的，并且最终在背侧处理期间被替换，或者可以是非牺牲的并且最终在背侧处理期间被接触。
要指出的是，可以在整个晶片区域之上全局性地、或对晶片上的区域的子集有选择性地实施上文所述的任何背侧显露技术和器件架构。在一些实施例中，可以采用掩蔽显露技术，以对非平面逻辑晶体管结构的区域有选择性地显露非平面功率晶体管结构的区域，反之亦然。此外，选择性显露处理可以在单个器件结构(例如，在单元间的基础上)内，可以跨越多个器件结构(例如，在单元内的基础上)，或者可以以任意区域为基础。例如，如上所述，通过宿主-施主衬底架构的永久接合和刚性促进了背侧显露工艺的器件层级选择性。还通过采用高度选择性显露技术(例如，同样如上文所述)促进背侧显露工艺的器件层级选择性。这种选择性显露处理可以在逻辑晶体管和功率晶体管之间、或在任何其它种类的晶体管(例如，RF和逻辑、存储器访问晶体管和逻辑、平面晶体管和非平面晶体管等)之间提供区分。下文在上文介绍的一些双侧晶体管架构的语境中描述了进一步示出选择性显露技术的示例性实施例。可以类似地将这些相同的技术应用于在对制造衬底(例如，晶片)的其它区域有选择性的一些区域内制造堆叠的前侧/背侧器件。
图38A是根据一些实施例的示出了背侧显露方法3801的流程图。例如，可以采用方法3801来去除施主-宿主衬底组件的载体层的至少一部分、中间层(如果有的话)和/或器件层的一部分，以选择性地显露器件层或器件区以用于背侧处理。器件区可以是任何适当材料，例如半导体、金属或电介质。如本文别处所述，器件区的显露可以提供对器件区的背侧接触，以进行背侧访问，以去除器件区或其部分等。
如图38A所示，在操作3805处，方法3801开始于施主-宿主衬底组件的输入。在一些实施例中，在操作3805处接收的施主-宿主衬底组件是施主-宿主衬底组件203(参考图3B)。不过，在操作3805处接收的施主-宿主衬底组件可以是本文论述的任何适当的施主-宿主衬底组件。
施主-宿主衬底组件可以包括任何适当的结构。在实施例中，方法3801提供了一种用于制造集成电路的技术，并且施主-宿主衬底组件包括具有处于背侧层之上的前侧器件层(例如，半导体器件层)的衬底。器件层包括第一器件的第一器件区和第二器件的第二器件区。第一和/或第二器件区可以是任何半导体、金属或电介质材料或结构，例如沟道半导体、源极/漏极半导体、源极/漏极金属、栅极金属、电介质层或材料等。第一器件和第二器件可以是相同类型的器件或者它们可以不同。第一和第二器件之间的这种不同可以是功能的、结构的或这两者。例如，第一和/或第二器件可以是逻辑晶体管、存储器晶体管、功率晶体管、n型晶体管、p型晶体管、平面晶体管、非平面晶体管等的任何组合。此外，第一器件和第二器件可以在集成电路的相同架构单元中(例如，使得单元内背侧显露区分对于很多相同单元中的每个是相同的)，或者它们可以在集成电路的不同单元中(例如，使得单元间背侧显露区分发生于不同单元之间)。而且，第一器件的第一器件区和第二器件的第二器件区可以是相同的，或者它们可以是不同的。例如，第一和/或第二器件区可以是沟道半导体、源极/漏极半导体、源极/漏极金属、栅极金属、电介质层或材料等的任何组合。
在方法3801中，通过去除前述背侧层的至少部分厚度而相对于第二器件区有选择性地显露第一器件区的背侧。这种选择性显露可以有利地提供经由背侧对第一器件区的访问，而不会显露第二器件区(即，保护第二器件区)以使其不受到进一步处理。例如，由此可以向第一器件区而不向第二器件区选择性施加进一步处理。可以使用诸如掩蔽显露技术、均厚显露技术或这两者的任何一种或多种适当技术来提供对第一器件的背侧的选择性背侧显露。
在实施例中，在背侧层之上形成图案化掩模，使得图案化掩模保护第二器件区的背侧。在背侧层的未掩蔽部分中蚀刻出凹陷，以暴露第一器件区，同时由图案化掩模保护第二器件区。背侧层的被去除部分可以是中间层和/或器件层的一部分。在本文中相对于图38B和图39-图45进一步论述了这种技术。
在实施例中，执行背侧层的完全背侧去除以显露前侧半导体器件层的背侧。在前侧半导体器件层的背侧之上形成图案化电介质硬掩模层，使得图案化电介质硬掩模层保护第二器件区的背侧。在前侧半导体器件层的未掩蔽部分中在前侧半导体器件层的至少部分厚度中蚀刻出凹陷，以暴露第一器件区，同时由图案化电介质硬掩模层保护第二器件区。在这种技术中，图案化电介质硬掩模层可以在处理之后保留，以提供器件之间的隔离电介质。例如，图案化电介质硬掩模层可以是氧化物或氮化物等。在本文中相对于图38C和图46-图54论述了这种技术。
在实施例中，跨越第一器件的第一器件区和第二器件的第二器件区两者去除背侧层的部分厚度，以显露第一器件区的背侧。例如，前侧半导体器件层的第一器件的第一器件区和第二器件的第二器件区可以具有结构差异，使得在为集成电路提供均厚显露时，相对于第二器件区有选择性地显露第一器件区。这种技术可以包括本文论述的任何操作或结构。可以采用例如上文相对于图17和图24-图34所述的栅极电极的结构特征区分来从器件构层的背侧有选择性地显露栅极电极的子集。例如，第一非平面器件的第一栅极电极(例如，第一器件区)可以比第二非平面器件的栅极电极(例如，第二器件区)向器件构层中延伸更深或延伸穿过器件构层，使得在均厚显露(例如，平面处理)时，暴露第一栅极电极而不暴露第二栅极电极。
如图38A所示，方法3801提供了多种处理分支，以用于提供背侧显露和用于所接收的施主-宿主衬底组件的相关技术。例如，操作3820、3850、3825和3855被示为通过给定层级(例如，L2)内的虚线被耦合，并通过两个层级(例如，L2和L3)之间的实线被耦合，以例示各种可能的排列。选择这种处理分支可以至少部分地基于所接收的施主-宿主衬底组件、要显露的期望结构、和/或要在背侧显露的结构上执行的期望处理。如所示，方法3801的第一层级(例如，L1)(例如，操作3810和/或3815)可以包括晶片层级完全背侧显露、部分背侧显露、或这两者。第一层级可以提供背侧显露技术。方法3801的第二层级(例如，L2)(例如，操作3820和/或3850)可以包括由所实施的显露技术提供的单元层级区分。第二层级可以提供以单元间、单元内或这两者(都由虚线表示)为基础的显露。方法3801的第三层级(例如，L3)(例如，操作3825和/或3858)可以包括用于部分背侧显露的显露类型。第三层级可以将显露类型提供为掩蔽显露、均厚显露或这两者。可以采用所有这些显露类型来实现单元间区分或单元内区分，如L2和L3之间的交叉实线连接所示。此外，第三层级可以提供显露的区分依据。例如，显露可以基于被选择性显露的器件的功能、被选择性显露的器件的结构或这两者。方法3801的第四层级(例如，L4)(例如，操作3830、3835和/或3840)可以提供通过操作3825和/或3858显露的器件的功能和/或结构区分选项。例如，可以基于器件为逻辑器件、存储器还是功率器件、基于器件为n型还是p型、基于器件为非平面还是平面、或它们的任何组合，来选择性地执行器件的显露。
如所示，方法3801包括从操作3805通过操作3810到操作130的分支，其提供器件构层-宿主衬底组件的输出。操作3810提供所接收的施主-宿主衬底组件的晶片层级完全背侧显露，以在操作130处提供器件构层-宿主衬底组件。已经相对于图5并在本文别处论述了这种晶片层级完全背侧显露技术。例如，晶片层级完全背侧显露可以包括穿过载体层的厚度进行抛光和/或蚀刻、检测中间层、以及穿过中间层的厚度进行抛光和/或蚀刻。顾名思义，这种处理是在所接收的施主-宿主衬底组件的整体上执行的，而没有掩蔽等。在实施例中，执行晶片层级完全背侧显露以显露中间层。在实施例中，执行晶片层级完全背侧显露以显露器件层的背侧。在实施例中，所接收的施主-宿主衬底组件不包括载体层，并且晶片层级完全背侧显露去除中间层的一定厚度或整体。在实施例中，晶片层级完全背侧显露暴露了中间层和/或器件层，从而执行进一步的处理(例如，掩蔽或均厚显露处理)，以相对于第二器件的第二器件区有选择性地显露第一器件的第一器件区。在实施例中，如上所述，晶片层级完全背侧显露相对于第二器件的第二器件区有选择性地显露第一器件的第一器件区。例如，用于选择性器件区显露的这种晶片层级完全背侧显露可以基于第一器件和第二器件之间的结构差异，使得第一器件区在晶片层级完全背侧显露处理时被显露，而第二器件的第二器件区在这种处理之后不被显露。
同样如连接操作3810和3815的阴影线所示，在一些实施例中，由操作3810提供的晶片层级完全背侧显露之后可以是操作3815处的部分背侧显露。例如，操作3810处对所接收的施主-宿主衬底组件的晶片层级完全背侧显露可以显露中间层和/或器件层(例如，但不显露要显露的器件区)，并且经由与其一起示出的任何分支，操作3815处的部分背侧显露可以提供器件层或其部分的显露(例如，要相对于另一器件区有选择性地显露的器件区)。相对于图38并在本文中别处例示了这种晶片层级完全背侧显露、接着是部分背侧显露的示例。
方法3801还包括开始于操作3815的来自操作3805(或如上所述操作3810)的各种分支。在操作3815处，提供或发起部分背侧显露。这种部分背侧显露可以提供一定范围的背侧显露选项。在实施例中，背侧显露基于施主-宿主衬底组件的区域的布局。例如，背侧显露可以基于操作3820处的单元间显露、操作3850处的单元内显露、基于区域的显露(未示出)等来提供选择性显露。在该语境中，单元是器件构层内的最小功能单元。例如，晶体管单元包括一个晶体管，1T-1R存储器单元包括一个晶体管和一个电阻器，1T-1C存储器单元包括一个晶体管和一个电容器。对于包括诸如电阻器或电容器的无源器件的单元，操作3820处的单元间显露可以例如根据其在单元内的相对位置而仅显露有源器件(例如，晶体管)，仅显露无源器件或既显露有源器件又显露无源器件。
在操作3820处提供的单元间背侧显露区分提供了对特定单元内的器件区的背侧显露，同时保持其它单元内的器件区被覆盖(或不被显露)。单元内的被显露的器件区可以是任何适当的一个或多个区，诸如沟道半导体、源极/漏极半导体、源极/漏极金属、栅极金属、电介质层或材料等。在一些实施例中，如在操作3825处所示，使用掩蔽显露技术提供这种单元间背侧显露区分。在其它实施例中，如在操作3858处所示，使用均厚显露技术提供这种单元间背侧显露区分。
继续操作3825，这种单元间掩蔽显露技术可以提供基于功能和/或基于结构的区分，使得对应于被显露的器件区的器件相对于具有未被显露的器件区的器件具有不同的功能和/或不同的结构。如相对于操作3830、3835和3840所示，这种基于功能和/或结构的区分可以对应于仅显露各种语境中的晶体管或其它器件的器件区。如相对于操作3830所示，单元间基于功能和/或结构的区分可以对应于相对于存储器和/或功率晶体管的器件区有选择性地仅显露逻辑晶体管的器件区，相对于逻辑和/或功率晶体管的器件区有选择性地仅显露存储器晶体管的器件区，相对于逻辑和/或存储器晶体管的器件区有选择性地仅显露功率晶体管的器件区等。在一些实施例中，这种区分可以基于器件设计规则、器件临界尺寸等。如相对于操作3835所示，单元间基于功能和/或结构的区分可以对应于相对于p型晶体管的器件区有选择性地仅显露n型晶体管的器件区，反之亦然。如相对于操作3840所示，单元间基于功能和/或结构的区分可以对应于相对于平面晶体管的器件区有选择性地仅显露非平面晶体管(例如，鳍状物晶体管)的器件区，反之亦然。
此外，如相对于连接操作3830、3835和3840的阴影线所示，在这种逻辑/存储器/功率显露、n型/p型显露、以及非平面/平面显露的组合之间的区分是可用的。例如，可以相对于存储器/功率n型平面器件、逻辑p型平面器件、逻辑n型非平面器件、存储器/功率p型平面器件、存储器/功率p型非平面器件等有选择性地显露逻辑n型平面器件的器件区。为了例示仅一个其它示例，可以相对于逻辑/存储器p型平面器件、功率n型平面器件、功率p型非平面器件、逻辑/存储器n型平面器件或逻辑/存储器n型非平面器件有选择性地显露功率p型平面器件的器件区。例如，可以在器件功能类型(例如，从逻辑/存储器/功率选择)、极性(例如，从n型/p型选择)和/或器件结构(例如，从平面/非平面选择)之间通过任何排列的方式提供这种选择性。此外，额外的选项是可用的，例如，器件类型(例如，晶体管、电阻器、二极管等)和/或其它结构之间的区分。例如，可以基于功能、类型、结构或其它适当特性的任何适当组合来有选择性地显露器件区。
返回方法3801的第三层级，如操作3855处所示，可以使用均厚显露技术提供单元间背侧显露区分，其中显露的选择性是通过前侧处理生成的器件特征中的结构差异的函数。这种均厚显露技术可以包括穿过一个或多个中间层的厚度和/或器件层的厚度进行抛光和/或蚀刻，以显露第一器件区而不显露第二器件区。在中间层和/或器件层的整体上无掩蔽地执行这种均厚显露处理。在实施例中，基于第一器件区位于要被这种均厚显露处理暴露的地方并且第二器件区位于不被这种均厚显露处理暴露的地方，均厚显露处理相对于第二器件的第二器件区有选择性地显露第一器件的第一器件区。例如，第一器件区或其部分可以在第二器件区下方延伸(例如，在朝向背侧的方向上)，使得在平面操作或蚀刻操作中，在暴露第二器件区之前暴露第一器件区。可以在暴露第一器件区并且不暴露第二器件区时，(例如，基于定时或标记等)停止均厚显露处理。
如在操作3855处所示，选择性均厚显露处理可以依赖于第一器件和第二器件相对于第一器件区和第二器件区之间的结构区分。结构差异可以是如上所述的第一器件区在第二器件区下方延伸、第一和第二器件区之间的材料差异等。除了针对背侧显露的结构差异(例如，背侧显露结构差异)之外，第一和第二器件可以具有任何适当的功能和/或其它结构差异，以提供单元间区分。例如，可以在不同功能的晶体管之间提供这种背侧显露结构差异，使得第一器件(例如，具有要被背侧显露的第一器件区)是逻辑晶体管，并且第二器件(例如，具有不被显露的第二器件区)为存储器或功率晶体管。在实施例中，可以在不同极性的晶体管之间提供背侧显露结构差异，使得第一器件(例如，具有要被背侧显露的第一器件区)是n型晶体管，并且第二器件(例如，具有不被显露的第二器件区)是p型晶体管，反之亦然。在实施例中，可以在不同器件结构的晶体管之间提供背侧显露结构差异，使得第一器件(例如，具有要被背侧显露的第一器件区)是非平面晶体管，并且第二器件(例如，具有不被显露的第二器件区)是平面晶体管，反之亦然。在实施例中，可以在在其它情况下具有相同功能、极性和/或结构的器件中提供背侧显露结构差异。
例如，如相对于操作3830、3835和3840所示，可以跨越器件功能类型(例如，从逻辑/存储器/功率选择)、极性(例如，从n型/p型选择)和/或器件结构(例如，从平面/非平面选择)通过任何排列地方式提供背侧显露结构差异。此外，额外的选项是可用地，例如，在器件类型(例如，晶体管、电阻器、二极管等)和/或其它结构之间的区分。例如，可以基于功能、类型、结构或其它适当特性的任何适当组合而有选择性地显露器件区。
现在转向操作3850处提供的单元内背侧显露区分，这种单元内显露提供了一个或多个特定器件的一个或多个器件区的背侧显露，而不显露相同单元内地其它器件的其它器件区(例如，保持从背侧覆盖)。被显露的器件区可以是任何适当区域，例如沟道半导体、源极/漏极半导体、源极/漏极金属、栅极金属、电介质层或材料等。而且，如相对于连接操作3820和3850的阴影线所示，可以通过各种组合一起使用这种单元间和单元内显露区分。例如，可以提供区分，使得不显露第一单元的器件区，同时显露第二单元的特定器件区。这种区分提供了第一单元和第二单元之间的单元间区分。此外，在第二单元内，显露第一器件的特定器件区，而不显露第二器件的器件区。在第二单元内地第一器件和第二器件之间地这种区分在第二单元的第一和第二器件之间提供了单元内区分。尽管相对于一个单元具有两种器件类型的两个单元之间的区分进行论述，但可以在任何数量的单元类型之间的单元间层级上、以及在单元内基础上以不同方式显露不同被显露单元间的单元内层级上提供这种区分。例如，在三种单元类型中，一种可以根本不被显露，并且可以显露第二种和第三种，使得第二单元类型的所有器件具有被显露的器件区，而在第三单元内提供单元内区分(第三单元中的一些器件不被显露，而其它器件具有被显露的器件区)。
在一些实施例中，如在操作3825处所示，掩蔽显露技术促进了背侧显露区分。此外，这种掩蔽显露技术可以提供基于功能和/或基于结构的区分，使得对应于被显露区域的器件相对于具有未被显露的区域的器件具有不同的功能。例如，如相对于操作3830所示，单元内基于功能和/或基于结构的区分可以对应于相对于存储器和/或功率晶体管的器件区有选择性地仅显露逻辑晶体管的器件区，相对于逻辑和/或功率晶体管的器件区有选择性地仅显露存储器晶体管的器件区，相对于逻辑和/或存储器晶体管的器件区有选择性地仅显露功率晶体管的器件区等。在一些实施例中，这种区分可以基于器件设计规则、器件临界尺寸等。如相对于操作3835所示，单元内基于功能和/或基于结构的区分可以对应于相对于p型晶体管的器件区有选择性地仅显露n型晶体管的器件区，反之亦然。如相对于操作3840所示，单元内基于功能和/或基于结构的区分可以对应于相对于平面晶体管的器件区有选择性地仅显露非平面晶体管(例如，鳍状物晶体管)的器件区，反之亦然。
此外，如相对于单元间区分所述并且如相对于连接操作3830、3835和3840的阴影线所示，在单元内基础上，这种逻辑/存储器/功率显露、n型/p型显露和非平面/平面显露的组合之间的区分是可用的。例如，可以在器件功能类型(例如，从逻辑/存储器/功率选择)、极性(例如，从n型/p型选择)和/或器件结构(例如，从平面/非平面选择)之间通过任何排列的方式提供这种选择性。此外，额外的选项是可用的，例如，器件类型(例如，晶体管、电阻器、二极管等)和/或其它结构之间的区分。例如，可以基于功能、类型、结构或其它适当的特性的任何适当组合有选择性地显露器件区。
再次参考方法3801的第三层级，如在操作3855处所示，可以使用均厚显露技术提供单元内背侧显露区分。如上所述，这种均厚显露技术可以包括穿过一个或多个中间层的厚度和/或器件层的厚度进行抛光和/或蚀刻，以显露第一器件区而不显露第二器件区。基于第一器件区位于要被这种均厚显露处理暴露的地方并且第二器件区位于避免被这种均厚显露处理暴露的地方，均厚显露处理可以相对于第二器件的第二器件区有选择性地显露第一器件的第一器件区。例如，第一器件区或其部分可以在第二器件区下方延伸(例如，在朝向背侧的方向上)，使得在平坦化操作或蚀刻操作时，在暴露第二器件区之前暴露第一器件区。在暴露第一器件区并且不暴露第二器件区时，可以(例如，基于定时或标记等)停止均厚显露处理。
对于单元内区分，这种均厚显露处理可以依赖于第一器件和第二器件相对于第一器件区和第二器件区之间的结构区分。例如，结构差异可以是如上所述的第一器件区在第二器件区下方延伸，或者可以是第一和第二器件区之间的材料差异。除了针对背侧显露的结构差异(例如，背侧显露结构差异)之外，第一和第二器件可以具有任何适当的功能和/或其它结构差异，以提供单元内区分。例如，可以在不同功能的晶体管之间提供这种背侧显露结构差异，使得第一器件(例如，具有要被背侧显露的第一器件区)是逻辑晶体管，并且第二器件(例如，具有不被显露的第二器件区)是存储器或功率晶体管。在实施例中，可以在不同极性的晶体管之间提供背侧显露结构差异，使得第一器件(例如，具有要被背侧显露的第一器件区)是n型晶体管，并且第二器件(例如，具有不被显露的第二器件区)是p型晶体管，反之亦然。在实施例中，可以在不同器件结构的晶体管之间提供背侧显露结构差异，使得第一器件(例如，具有被背侧显露的第一器件区)是非平面晶体管，并且第二器件(例如，具有不被显露的第二器件区)是平面晶体管，反之亦然。在实施例中，可以在在其它情况下是相同功能、极性和/或结构的器件中提供背侧显露结构差异。
例如，如相对于操作3830、3835和3840所示，可以跨越器件功能类型(例如，从逻辑/存储器/功率选择)、极性(例如，从n型/p型选择)和/或器件结构(例如，从平面/非平面选择)通过任何排列来提供结构差异。此外，额外的选项是可用的，例如，器件类型(例如，晶体管、电阻器、二极管等)和/或其它结构之间的区分。例如，可以基于功能、类型、结构或其它适当特性的任何适当组合有选择性地显露器件区。
如上所述，在一些实施例中，背侧显露基于处于这种区域内、界定这种区域、或散布在整个施主-宿主衬底组件内的器件功能和/或结构。例如，背侧显露可以基于器件功能、器件临界尺寸等(例如，在操作3830处)在逻辑器件和存储器件之间、在逻辑器件和功率器件之间、在存储器件和功率器件之间、或以其它方式提供选择性显露。在其它示例中，背侧显露在n型器件和p型器件之间(例如，在操作3835处)、在基于鳍状物或非平面的器件和平面器件之间(例如，在操作3840处)等提供选择性显露。此外，基于其它器件类型的背侧显露选项是可用的。
如相对于操作3815所述，在一些实施例中，基于掩蔽显露提供部分背侧显露。例如，这种技术可以包括掩蔽不被显露的面积、区域、IC单元、子单元等，以及从未掩蔽的面积、区域、单元、子单元等(例如，经由蚀刻等)选择性地去除材料。这种技术可以在单元之间(例如，单元间)、在单元之中(例如，单元内)、在不同功能的器件之间、在具有不同结构的器件之间等提供选择性背侧显露。
此外，如相对于操作3855所示，在一些实施例中，通过均厚显露工艺提供部分背侧显露。在这种实施例中，不需要提供掩蔽，并可以基于具有被显露区域的器件(例如，背侧显露结构差异)和没有被显露区域的那些器件之间的结构差异来提供背侧显露。例如，均厚显露可以基于被显露的器件和未被显露的器件之间的结构差异来提供选择性背侧显露。这种结构差异可以在不同单元、子单元等中的器件之间，并且它们可以提供于相同或不同的器件之间。除了背侧显露结构差异之外，这种不同器件可以在功能、结构等方面不同。
可以实施由操作3815、3820、3850、3825、3855、3830、3858、3836、3835和3840提供的方法3801的各种分支以生成要在操作130处输出的器件构层-宿主衬底组件的范围。例如，操作3805、3815、3820、3825、3830和130提供了所接收的施主-宿主衬底组件(例如，在操作3805处接收)的部分背侧显露(例如，在操作3815处)，以在逻辑晶体管和存储器和/或功率晶体管之间、在存储器和逻辑和/或功率晶体管之间、或在功率和逻辑和/或存储器晶体管之间(例如，在操作3830处)提供单元间背侧显露区分(例如，在操作3820处)。操作3805、3815、3850、3825、3835和130提供了所接收的施主-宿主衬底组件(例如，在操作3805处接收)的部分背侧显露(例如，在操作3815处)，以在n型晶体管和p型晶体管之间(例如，在操作3830处)提供单元内背侧显露区分(例如，在操作3825处)。如图所示，宽范围的其它操作是可用的。
例如，可以阅读示出方法3801的图38A，以提供以下选项，以为所接收的施主-宿主衬底组件(例如，在操作3805处接收)提供选择性背侧显露(例如，相对于一个器件区有选择性地显露另一个器件区)。可以(例如，在L1操作3810和3815处)执行晶片层级完全背侧显露和部分背侧显露中的任一种或两种。可以(例如，在L2操作3820和3850处)提供单元间和/或单元内背侧显露区分。可以通过掩蔽和/或均厚显露(例如，在L3操作3825和3855处)提供这种单元间或单元内区分。掩蔽显露可以在背侧显露中提供基于功能和/或基于结构的区分。选择性背侧显露(例如，使用掩蔽显露或均厚显露)提供的区分(例如，单元间或单元内)可以在逻辑/存储器/功率晶体管之中、在n型和p型晶体管之间、在平面和非平面晶体管之间或其任何组合中提供区分。如所示，在操作130处提供具有选择性背侧显露和/或额外处理的器件构层-宿主衬底组件输出。
论述现在将转向进一步示出方法3801的特定示例性技术。相对于图38B和图39-图45提供第一实施例，并且相对于图38C和图46-图54提供第二实施例。可以将相对于这种实施例描述的示例性技术扩展到任何特定方法或方法3801的分支。
图38B为根据一些实施例的示出了用于相对于平面晶体管有选择性地形成非平面晶体管背侧晶体管源极/漏极半导体和接触金属化的方法3802的流程图。方法3802开始于包括平面晶体管结构和非平面晶体管结构的施主-宿主衬底组件作为输入3806。施主衬底可以具有本文所述特征中的一个或多个，例如但不限于中间层和载体层。不过，执行方法3802不需要载体层。例如，方法3802的输入处的非平面和/或平面晶体管结构可以是完全可操作的。替代地，可以没有一个或多个端子，使得直到完成背侧处理，非平面晶体管结构都将是不可操作的。
图39是根据一些实施例的缺少一个源极/漏极金属化650的非平面晶体管结构1304和具有源极/漏极金属化650两者的平面晶体管结构3904的平面图。相对于非平面晶体管结构1304示出的粗点划线表示平面，如图40A-图40C、图42A-图42C和图44A-图44C进一步提供了沿该平面的截面图。类似地，相对于平面晶体管结构3904示出的粗点划线表示平面，如图41A-图41C、图43A-图43C和图45A-图45C进一步提供了沿该平面的截面图。使用本文所述并相对于方法3802所示的技术，可以为非平面晶体管结构1304提供选择性背侧处理而无需为平面晶体管结构3904提供背侧处理。
返回图38B，方法3802提供的选择性背侧处理提供了非平面晶体管结构1304(例如，第一器件)的源极/漏极半导体640(例如，第一器件区)的背侧显露。此外，方法3802提供的选择性背侧处理相对于平面晶体管结构3904(例如，第二器件)有选择性地、并且由此相对于平面晶体管结构3904的每个器件区有选择性地显露了非平面晶体管结构1304的源极/漏极半导体640的背侧。例如，非平面晶体管结构1304的源极/漏极半导体640的选择性背侧显露相对于源极/漏极半导体640、源极/漏极金属化650、将栅极电极673与源极/漏极金属化650和/或源极/漏极半导体640分开的间隔体电介质671、场隔离电介质680、以及平面晶体管结构3904的器件层215是有选择性的。尽管关于相对于平面晶体管结构3904有选择性的非平面晶体管结构1304的源极/漏极半导体640的选择性背侧显露进行了论述，但方法3802可以相对于非平面晶体管结构1304的任何一个或多个器件区有选择性地提供对平面晶体管结构3904的任何一个或多个器件区的选择性背侧显露。此外，方法3802可以提供相对于平面晶体管结构3904的任何一个或多个器件区有选择性的非平面晶体管结构1304的任何一个或多个器件区的选择性背侧显露。
此外，方法3802可以提供在显露的源极/漏极半导体640(例如，显露的第一器件区)之上(例如，通过沉积等)设置一种或多种非原生材料。在方法3802的示例中，背侧源极/漏极半导体1640和背侧源极/漏极金属化1650设置于显露(例如，背侧显露)的源极/漏极半导体640之上。尽管相对于在源极/漏极半导体640之上设置背侧源极/漏极半导体1640和背侧源极/漏极金属化1650进行了论述，但可以在任何暴露的器件区之上设置任何适当的非原生材料。例如，一种或多种非原生材料可以包括半导体材料、金属材料或电介质材料。
如图39所示，在一些实施例中，非平面晶体管和平面晶体管可以集成于同一集成电路中。例如，非平面晶体管结构1304和平面晶体管结构3904可以集成于IC管芯601上。在平面晶体管结构3904中，关于非平面晶体管结构1304的类似附图标记指示类似结构。例如，平面晶体管结构3904包括栅极电极673、源极/漏极半导体640、源极/漏极金属化650、将栅极电极673与源极/漏极金属化650和/或源极/漏极半导体640分开的间隔体电介质671、场隔离电介质680、以及器件层215。将要认识到，与非平面晶体管结构1304相反，栅极电极673(和图41中的栅极电介质845)不包裹晶体管沟道的沟道区。
相对于非平面晶体管结构1304而言，在没有源极或漏极金属化650的情况下，可以有利地放宽对源极/漏极金属化650和/或其它前侧金属化层级(例如，栅极电极673或更高金属化层级)的间距和/或临界尺寸约束。没有源极或漏极金属化650可以使非平面晶体管结构1304不可操作，直到例如利用背侧晶体管源极/漏极接触金属化方法3802(图38B)制造出第三端子连接为止。这种背侧晶体管源极/漏极接触金属化可以将电源轨(例如Vcc)耦合到晶体管结构中，有利地将电源(源极)和信号(栅极电极电压)布线放置在晶体管结构构层的相对侧上。要指出的是，也可以在从前侧制造时完全起作用的晶体管结构(例如，包括所有器件端子)上实践选择性背侧晶体管源极/漏极接触金属化方法3802。对于这种实施例，可以实践背侧晶体管源极/漏极接触金属化方法3802以将源极/漏极晶体管端子连接到设置于晶体管构层的两侧上的互连迹线中，这样可以有利地减小源极/漏极接触电阻和/或使得晶体管源极/漏极区能够成为直接扇出到至少两个其它电路节点的电路节点。
如本文进一步所述并且相对于图40-图45所示，在非平面晶体管结构1304的这种背侧晶体管源极/漏极接触金属化期间，掩蔽并选择性地不显露平面晶体管结构3904(例如，在非平面晶体管结构1304的源极/漏极半导体640的背侧显露期间不显露平面晶体管结构3904的器件区)。例如，可以在平面晶体管结构3904上执行选择性背侧晶体管源极/漏极接触金属化方法3802，使得在从前侧(例如，包括全部器件端子)制造时，平面晶体管结构是完全起作用的，并且非平面晶体管结构1304的背侧处理不影响平面晶体管结构3904的功能。
返回图38B，在操作3808处，通过去除载体层显露器件构层(例如，一个或多个中间层)的背侧。在一些其它实施例中，在显露操作3808期间还可以去除沉积于器件层之上的任何中间层和/或前侧材料的部分。如本文别处在一些示例性实施例的语境中所述，中间层可以促进高度均匀地暴露器件构层背侧，例如，以充当晶片层级背侧显露工艺中采用的蚀刻标记或蚀刻停止部中的一个或多个。例如，中间层可以将器件层与去除的载体层分开，使得在去除之前，中间层与载体层和器件层二者直接接触。如上所述，在一些实施例中，在操作3806处接收的包括平面晶体管结构和非平面晶体管结构的施主-宿主衬底组件不包括载体层，并且在这种实施例中，可以跳过操作3808。
方法3802在操作3812处继续，其中，掩蔽平面晶体管结构的背侧。对平面晶体管结构的背侧的这种选择性掩蔽提供了对非平面晶体管结构的背侧的选择性暴露或访问(例如，对非平面晶体管结构的选择性器件区的背侧的访问)。此外，在操作3812处，还可以掩蔽非平面晶体管的背侧的部分，以提供对非平面晶体管的特定结构(例如，源极/漏极半导体区)的选择性访问。在操作3812处提供的掩模可以包括使用任何一种或多种适当技术施加的任何适当掩模。
方法3802在操作3818处继续，其中，显露非平面晶体管结构内的至少一个非平面晶体管源极/漏极区的背侧。在一些实施例中，在操作3818处执行背侧凹陷蚀刻，使得背侧凹陷蚀刻具有由在操作3812处施加的掩模提供的图案。背侧凹陷蚀刻可以相对于非平面晶体管结构(例如，第一器件)的其它区域(例如，并非要显露的那些器件区)有选择性地、并且相对于平面晶体管结构(例如，第二器件)的器件区(例如，一个或多个第二区域)有选择性地显露非平面晶体管结构的源极/漏极半导体区(例如，第一器件区)。如上所述，对平面晶体管结构的器件区的选择性可以提供对平面晶体管结构的整体(例如，所有器件区)的选择性。
一旦显露了非平面晶体管结构的选择性源极/漏极半导体区，方法3802就在操作3826处完成，其中，从背侧并在非平面晶体管的显露的源极/漏极区上或之上沉积非原生源极/漏极半导体，和/或在从背侧施加的源极/漏极半导体之上沉积接触金属化。源极/漏极半导体和/或接触金属化是可以在背侧显露的半导体区之上设置的非原生材料的示例。如所示，操作3826输出与尚未被通过这种背侧处理有选择性地显露的平面晶体管结构集成在一起的在背侧源极/漏极半导体之上具有接触金属化的非平面晶体管结构。
图40A、图42A和图44A示出了根据一些实施例的在执行方法3802中的操作时的沿图39中所示的A-A’平面的非平面晶体管结构1304的截面图。图41A、图43A和图45A示出了根据一些实施例的在执行方法3802中的操作时的沿图39中所示的A-A’平面的平面晶体管结构3904的截面图。图40B、图42B和图44B示出了根据一些实施例的在执行方法3802中的操作时的沿图39中所示的B-B’平面的非平面晶体管结构1304的截面图。图41B、图43B和图45B示出了根据一些实施例的在执行方法3802中的操作时的沿图39中所示的B-B’平面的平面晶体管结构3904的截面图。图40C、图42C和图44C示出了根据一些实施例的在执行方法3802中的操作时的沿
图39中所示的C-C’平面的非平面晶体管结构1304的截面图。图41C、图43C和图45C示出了根据一些实施例的在执行方法3802中的操作时的沿图39中所示的C-C’平面的平面晶体管结构3904的截面图。
图40A-图40C示出了根据一些实施例的在前侧处理和/或任选的载体去除之后的示例性非平面晶体管结构1304中存在的结构的截面图。图40A-图40C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。此外，图41A-图41C示出了在前侧处理和/或任选的载体去除之后的示例性平面晶体管结构3904中存在的结构。图41A-图41C中示出的结构特征也可以具有本文针对类似附图标记所描述的任何性质。例如，图40A-图40C和图41A-图41C示出了在执行方法3802的操作3806之后(参考图38B)的非平面晶体管结构1304和平面晶体管结构3904的截面图。
如图42A-图42C和图43A-图43C所示，将蚀刻掩模1410(例如，图案化掩模)对准到非平面晶体管结构1304和平面晶体管结构3904的背侧结构。此外，去除中间层210和晶体管半导体主体610的大部分(例如，器件层215的一部分)，以在蚀刻掩模1410所界定的未掩蔽部分内提供选择性显露凹陷1540。在源极/漏极区之间存在结构差异(例如，深度差异)的替代实施例中，可以限制蚀刻掩模1410以便仅保护结构3904，对结构1304的处理如在图14D、图15D和图16D的语境中别处所述那样继续进行。
如所示，蚀刻掩模1410掩蔽平面晶体管结构3904的背侧的整体(参考图43A-图43C)。此外，蚀刻掩模1410显露了非平面晶体管结构1304的允许通过选择性显露凹陷1540访问或显露源极/漏极半导体640的背侧部分(参考图42A-图42C)。相对于源极/漏极半导体640的对准不需要是严密的，以使得与栅极电极673的重叠被最小化或避免。如上所述，蚀刻掩模1410可以是在暴露中间层210之后沉积的背侧衬底的另一中间层、在中间层210的背侧表面之上施加的软掩模(例如，光敏抗蚀剂)等。如上所述，然后利用已知适合于可应用材料组分的任何湿法和/或等离子体蚀刻工艺对未受保护的器件区(例如，未掩蔽或暴露的区域)进行凹陷蚀刻。
此外，在去除中间层210和晶体管半导体主体610的大部分时，在蚀刻掩模1410保护的非平面晶体管结构1304的区域中维持子鳍状物高度Hsf。选择性显露凹陷1540可以是任何深度和横向尺寸。例如，选择性显露凹陷1540可以完全去除半导体主体610的子鳍状物部分(例如，中间层210的半导体部分)并暴露源极/漏极半导体640。如所示，蚀刻掩模1410掩蔽平面晶体管结构3904的背侧的整体(参考图43A-图43C)。例如，图42A-图42C和图43A-图43C分别示出了在执行操作3812和操作3818(参考图38B)之后的非平面晶体管结构1304和平面晶体管结构3904的截面图。
图44A-图44C和图45A-图45C示出了在外延生长或沉积p型或n型杂质掺杂的背侧源极/漏极半导体1640并且接下来沉积背侧源极/漏极金属化1650之后的非平面晶体管结构1304和平面晶体管结构3904。如所示，与源极/漏极半导体640相邻地或在源极/漏极半导体640之上设置背侧源极/漏极半导体1640。可以使用诸如外延生长工艺、沉积工艺等的任何一种或多种适当技术在源极/漏极半导体640之上设置背侧源极/漏极半导体1640。例如，可以采用用于形成源极/漏极半导体640的相同外延或沉积工艺来形成背侧源极/漏极半导体1640。背侧源极/漏极半导体1640可以是任何适当材料，例如但不限于IV族半导体(例如，Si、Ge、SiGe)和/或III-V族半导体(例如，InGaAs、InAs)和/或III族-N半导体(例如，InGaN)。
同样如所示，与背侧源极/漏极半导体1640相邻地或在背侧源极/漏极半导体1640之上设置背侧源极/漏极金属化1650。可以使用诸如金属沉积工艺的任何一种或多种适当技术在源极/漏极半导体1640之上设置背侧源极/漏极金属化1650。例如，可以采用用于形成背侧源极/漏极金属化650的相同沉积工艺来形成背侧源极/漏极金属化1650。背侧源极/漏极金属化650可以包括任何适当材料，例如Ti、W、Pt、其合金等。同样如图45A-图45C所示，可以由蚀刻掩模1410继续掩蔽平面晶体管结构3904，使得不为平面晶体管结构3904提供背侧源极/漏极半导体或背侧源极/漏极接触金属化。例如，非原生材料背侧源极/漏极半导体1640和背侧源极/漏极金属化1650可以被有选择性地提供到非平面晶体管结构1304，而不被施加到平面晶体管结构3904。例如，图42A-图42C和图43A-图43C分别示出了在执行操作3826之后(参考图38B)的非平面晶体管结构1304和平面晶体管结构3904的截面图。
在图44A-图44C和图45A-图45C所示的一些其它实施例中，通过抛光(例如，CMP)、重新暴露蚀刻掩模1410和/或中间层210、并且源极/漏极接触金属化然后被限制于回填选择性显露凹陷1540，来去除装载过多的背侧金属化。接下来的背侧处理还可以包括制造电耦合到至少源极/漏极金属化1650的一个或多个背侧互连金属化层级(未描绘)。在一些这种实施例中，这种背侧互连金属化具有与前侧互连金属化层级不同的组分和/或背侧互连金属化具有比前侧互连金属化的对应层级更大的横向尺寸或厚度。例如，相对于背侧互连金属化而言，前侧互连金属化可以具有更高比例的Cu，并且可以主要是铜(例如，大部分Cu或富Cu合金)。背侧互连金属化相反可以主要是铜之外的材料(例如，大部分不是Cu、贫Cu合金或无Cu的合金)。前侧互连金属化可以类似地主要是铜之外的材料，而背侧互连金属化可以主要是铜。在互连金属化不是基于铜的情况下，背侧互连金属化可以是任何其它适当的金属/金属合金，包括Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一种或多种。在器件构层的前侧和背侧之间使金属化组分分开可以有利地在前侧(例如，Ru)和背侧处理(例如，Cu)之间分割对不相似材料体系和互连技术的使用。
针对给定层级(例如，金属1、金属2等)的横向互连尺寸和/或厚度在器件构层的前侧和背侧之间也可以不同。例如，经由背侧互连金属化耦合到晶体管源极端子的电源线可以比经由前侧互连金属化耦合到晶体管栅极端子和/或漏极端子的前侧互连金属化具有更大的横向尺寸(例如，线宽)和/或厚度。在前侧和背侧互连金属化之间分割尺寸和厚度可以有利地增加互连制造工艺的自由度。在背侧互连金属化具有更大横向尺寸和/或厚度的一些实施例中，背侧互连金属化是基于铜的，而较小横向尺寸和/或厚度的前侧互连金属化是铜之外的材料(例如，基于Ru)。
使用所述的技术，非平面晶体管结构1304的源极/漏极半导体640的背侧显露对于平面晶体管结构3904的器件区是有选择性的。可以扩展这种掩蔽显露技术以相对于平面晶体管结构3904的任何器件区有选择性地显露非平面晶体管结构1304的任何器件区(例如，沟道、栅极电介质、栅极电极等)，反之亦然。此外，这种选择性显露处理可以以单元间为基础(如所示)、以单元内为基础、以区域为基础等。这种选择性显露处理在非平面晶体管和平面晶体管之间提供了区分。这种非平面和平面晶体管还可以具有如本文所述的基于功能和/或极性的区分。在实施例中，非平面晶体管是逻辑晶体管，并且平面晶体管是存储器和/或功率晶体管。
图38C是根据一些实施例的示出了用于相对于其它非平面晶体管有选择性地形成非平面晶体管背侧晶体管源极/漏极半导体和接触金属化的方法3803的流程图。方法3803开始于包括第一和第二(例如，功率和逻辑)非平面晶体管结构的施主-宿主衬底组件作为输入3807。施主衬底可以具有本文所述特征中的一个或多个，例如但不限于中间层和载体层。不过，执行方法3803不需要载体层和/或中间层。方法3803的输入处的非平面功率和/或非平面逻辑晶体管结构可以是完全可操作的，或者可以没有一个或多个端子，使得直到完成背侧处理，非平面晶体管结构都将是不可操作的。
图46是根据一些实施例的缺少一个源极/漏极金属化650的非平面(例如，功率)晶体管结构1304和具有源极/漏极金属化650两者的非平面(例如，逻辑)晶体管结构604的平面图。相对于非平面(例如，功率)晶体管结构1304示出的粗点划线表示平面，如图48A-图48C、图50A-图50C、图52A-图52C和图54A-图54C进一步提供了沿该平面的截面图。类似地，相对于非平面(例如，逻辑)晶体管结构604示出的粗点划线表示平面，如图47A-图47C、图49A-图49C、图51A-图51C和图53A-图53C进一步提供了沿该平面的截面图。使用本文参考方法3802所述的技术，可以为非平面晶体管结构1304提供选择性背侧处理而无需为非平面晶体管结构1304提供背侧处理。
返回图38C，方法3803提供的背侧处理提供了非平面晶体管结构1304(例如，第一器件)的源极/漏极半导体640(例如，第一器件区)的背侧显露，使得背侧处理相对于非平面晶体管结构604(例如，第二器件)有选择性地、并且由此相对于非平面晶体管结构604的每个器件区有选择性地显露非平面晶体管结构1304的源极/漏极半导体640的背侧。非平面晶体管结构1304的源极/漏极半导体640的背侧显露相对于源极/漏极半导体640、源极/漏极金属化650、将栅极电极673与源极/漏极金属化650、和/或源极/漏极半导体640分开的间隔体电介质671、场隔离电介质680、以及非平面晶体管结构604的器件层215是有选择性的。方法3803可以替代地提供相对于非平面晶体管结构1304的任何一个或多个器件区有选择性的对非平面晶体管结构604的任何一个或多个器件区的选择性背侧显露。此外，方法3803可以提供相对于非平面(例如，逻辑)晶体管结构604的任何一个或多个器件区有选择性的对非平面(例如，功率)晶体管结构1304的任何一个或多个器件区的选择性背侧显露。
同样如相对于操作3834所示，方法3803可以在显露的源极/漏极半导体640(例如，显露的第一器件区)之上(例如，通过沉积等)形成一种或多种非原生材料。在方法3803的示例中，背侧源极/漏极半导体1640和背侧源极/漏极金属化1650设置于显露(例如，背侧显露)的源极/漏极半导体640之上。可以使用方法3803在任何暴露的器件区之上设置任何适当的非原生材料。例如，一种或多种非原生材料可以包括半导体材料、金属材料或电介质材料。
如图46所示，在一些实施例中，非平面功率晶体管和非平面逻辑晶体管可以集成于同一集成电路中。例如，非平面晶体管结构1304和非平面晶体管结构604可以分别作为功率晶体管和逻辑晶体管集成于IC管芯601上。在图46中，相对于非平面晶体管结构1304和非平面晶体管结构604的类似附图标记指示相对于本文中其它论述的相似结构。
如相对于图39所述，在非平面晶体管结构1304中没有源极或漏极金属化650的情况下，可以放宽对源极/漏极金属化650和/或其它前侧金属化层级的间距和/或临界尺寸约束，并且没有源极或漏极金属化650可以使非平面(例如，功率)晶体管结构1304是不可操作的，直到制造第三端子连接为止。这种背侧晶体管源极/漏极接触金属化可以将电源轨耦合到功率晶体管结构中，将电源和信号(栅极电极电压)布线放置在晶体管结构构层的相对侧上。替代地，还可以在从前侧制造时完全起作用的晶体管结构上实践选择性背侧晶体管源极/漏极接触金属化方法3803，使得可以实践背侧晶体管源极/漏极接触金属化方法3802以将源极或漏极晶体管端子连接到设置于晶体管构层的两侧上的互连迹线中。
而且，如本文进一步论述的并且如相对于图47-图54所示，在非平面(例如，功率)晶体管结构1304的这种背侧晶体管源极/漏极接触金属化期间，非平面(例如，逻辑)晶体管结构604被掩蔽并保持未显露。例如，可以在非平面晶体管结构604上执行选择性背侧晶体管源极/漏极接触金属化方法3803，使得非平面功率晶体管结构在从前侧制造时是完全起作用的，并且非平面晶体管结构1304的背侧处理不影响非平面晶体管结构604的功能。
返回图38C，在操作3809处，通过去除载体层而显露器件构层(例如，一个或多个中间层)的背侧。在一些实施例中，在操作3809期间还可以去除沉积于器件层之上的任何中间层和/或前侧材料的部分。中间层可以如本文所述的促进高度均匀地暴露器件构层背侧。例如，中间层可以将器件层与去除的载体层分开，使得在去除之前，中间层与载体层和器件层都直接接触。如上所述，在一些实施例中，在操作3807处接收的包括非平面逻辑晶体管结构和非平面功率晶体管结构的施主-宿主衬底组件不包括载体层，并且可以跳过操作3808。
方法3802在操作3813处继续，其中，去除被显露的中间层的至少一定厚度。在方法3802的示例中，通过抛光操作去除被显露的中间层的厚度。不过，可以使用任何一种或多种适当技术去除被显露的中间层的厚度。例如，可以去除一个或多个中间层的一个或多个部件层。在实施例中，通过抛光操作均匀地去除中间层的厚度。在实施例中，利用掩蔽或均厚蚀刻工艺去除中间层的厚度。操作3813可以采用与在操作3809处去除载体层所采用的相同的抛光和/或蚀刻工艺，或者操作3813可以是具有不同工艺参数的不同工艺。例如，在中间层为载体去除工艺提供蚀刻停止部的情况下，操作3813可以采用不同的抛光或蚀刻工艺。
方法3802在操作3819处继续，其中，在非平面逻辑晶体管结构和非平面功率晶体管结构的背侧上设置背侧隔离电介质。可以使用诸如电介质沉积技术的任何一种或多种适当技术在非平面逻辑晶体管结构和非平面功率晶体管结构的背侧上设置背侧隔离电介质。此外，背侧隔离电介质可以是任何适当材料，例如二氧化硅、氮化硅、SiOC、SiOCH、HSQ、MSQ、SiON等。
方法3802在操作3825处继续，其中，相对于非平面逻辑晶体管结构有选择性地显露非平面功率晶体管结构内的至少一个源极/漏极区的背侧。在一些实施例中，对背侧隔离电介质进行图案化以形成蚀刻掩模，并且在操作3825处执行背侧凹陷蚀刻，使得背侧凹陷蚀刻具有由蚀刻掩模界定的图案。可以使用诸如光刻技术的任何适当的图案化技术执行背侧隔离电介质的图案化以生成蚀刻掩模。此外，可以使用诸如湿法或干法蚀刻技术的任何适当技术来执行背侧凹陷蚀刻。背侧凹陷蚀刻可以相对于非平面功率晶体管结构(例如，第一器件)的其它区域(例如，并非要显露的那些器件区)有选择性地、并且相对于非平面逻辑晶体管结构(例如，第二器件)的器件区(例如，一个或多个第二区域)有选择性地显露非平面功率晶体管结构的源极/漏极半导体区(例如，第一器件区)。如上所述，对非平面逻辑晶体管结构的器件区的选择性可以提供对非平面逻辑晶体管结构的整体(例如，所有器件区)的选择性。
一旦显露了非平面功率晶体管结构的选择性源极/漏极半导体区，方法3803就在操作3834处完成，其中，从背侧并在非平面功率晶体管的显露的源极/漏极区上或之上沉积非原生源极/漏极半导体和/或在从背侧施加的源极/漏极半导体之上沉积接触金属化。源极/漏极半导体和/或接触金属化是可以在背侧显露的半导体区之上设置的非原生材料的示例。如所示，操作3834输出与尚未被通过这种背侧处理有选择性地显露的非平面逻辑晶体管结构集成在一起的在背侧源极/漏极半导体之上具有背侧端子金属化的非平面功率晶体管结构。
图47A、图49A、图51A和图53A示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的A-A’平面的非平面晶体管结构1304的截面图。图48A、图50A、图52A和图54A示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的A-A’平面的非平面晶体管结构604的截面图。图47B、图49B、图51B和图53B示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的B-B’平面的非平面晶体管结构1304的截面图。图48B、图50B、图52B和图54B示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的B-B’平面的非平面晶体管结构604的截面图。图47C、图49C、图51C和图53C示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的C-C’平面的非平面晶体管结构1304的截面图。图48C、图50C、图52C和图54C示出了根据一些实施例的在执行方法3803中的操作时的沿图46中所示的C-C’平面的非平面晶体管结构604的截面图。
图47A-图47C示出了根据一些实施例的在前侧处理和/或任选的载体去除之后的示例性非平面晶体管结构1304中存在的结构的截面图。在一些实施例中，非平面晶体管结构1304为功率晶体管。图47A-图47C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。图48A-图48C示出了前侧处理和/或任选的载体去除之后的示例性非平面晶体管结构604中存在的结构。在非平面晶体管结构1304为功率晶体管的一些实施例中，非平面晶体管结构604为逻辑晶体管。图41A-图41C中示出的结构特征也可以具有本文针对类似附图标记所描述的任何性质。例如，图47A-图47C和图48A-图48C示出了在执行操作3809(参考图38C)之后的非平面晶体管结构1304和604的截面图。
如图49A-图49C和图50A-图50C所示，通过去除中间层210显露非平面晶体管结构1304和非平面晶体管结构604的半导体主体610和/或其它结构(例如场隔离电介质680)的背侧1012。可以使用任何一种或多种适当技术执行这种显露。例如，为了显露晶体管半导体主体610的背侧，可以利用例如本文针对操作510(参考图5)所述的湿法和/或干法蚀刻工艺来对晶体管半导体主体610被锚定到的体半导体的部分进行抛光和/或凹陷蚀刻。在一些实施例中，可以在对场隔离电介质680的抛光暴露时停止中间层210的背侧抛光。可以执行任何量的过蚀刻(或过抛光)以通过进一步减薄包括半导体主体610的子鳍状物部分和相邻场隔离电介质680的器件层来减小子鳍状物高度Hsf。例如，图49A-图49C和图50A-图50C示出了在执行方法3803的操作3813(参考图38C)之后的非平面晶体管结构1304和非平面晶体管结构604的截面图。
如图51A-图51C和图52A-图52C所示，将蚀刻掩模1410(例如，图案化掩模)对准到非平面晶体管结构1304和非平面晶体管结构604的背侧结构。此外，去除晶体管半导体主体610的大部分(例如，器件层215的一部分)，以在由蚀刻掩模1410提供的未掩蔽部分内提供有选择性显露凹陷1540。
在图51A-图51C和图52A-图52C的语境中，蚀刻掩模1410是将保留以提供隔离的硬掩模层和电介质层。可以使用任何一种或多种适当技术来提供蚀刻掩模1410。在实施例中，在显露的背侧之上沉积背侧隔离电介质(例如，背侧隔离电介质1120)。背侧隔离电介质是替换被去除以暴露晶体管半导体区的中间层的一部分的非原生材料的示例，并且背侧隔离电介质可以是适于晶体管的电隔离的任何电介质材料，例如二氧化硅、低相对电容率材料、相对电容率低于场隔离电介质680的相对电容率的材料、相对电容率低于3.9或低于3.5的材料、SiOC、SiOCH、HSQ、MSQ、SiN、SiON等。然后对背侧隔离电介质进行图案化以提供蚀刻掩模1410。
如所示，蚀刻掩模1410掩蔽非平面晶体管结构604的整体(参考图51A-51C)。此外，蚀刻掩模1410显露非平面晶体管结构1304的允许通过选择性显露凹陷1540(参考图52A-52C)访问或显露源极/漏极半导体640的背侧部分。相对于源极/漏极半导体640的对准不需要是严密的，以使得与栅极电极673的重叠被最小化或避免。如上所述，蚀刻掩模1410可以是在显露背侧1012之后沉积的隔离电介质。同样如上所述，然后利用已知适合于可应用材料组分的任何湿法和/或等离子体蚀刻工艺对未受保护的器件区(例如，未掩蔽或暴露的区域)进行凹陷蚀刻。
在去除晶体管半导体主体610的大部分时，在由蚀刻掩模1410保护的非平面晶体管结构1304的区域中维持子鳍状物高度Hsf。选择性显露凹陷1540可以是任何深度和横向尺寸。例如，选择性显露凹陷1540可以完全去除半导体主体610的子鳍状物部分(例如，中间层210的半导体部分)并暴露源极/漏极半导体640。如所示，蚀刻掩模1410掩蔽非平面晶体管结构604的背侧的整体(参考图52A-52C)。例如，图51A-51C和图52A-52C示出了在执行操作3819(参考图38C)之后的非平面晶体管结构1304和非平面晶体管结构604的截面图。
图53A-53C和图54A-54C示出了在外延生长或沉积p型或n型杂质掺杂的背侧源极/漏极半导体1640并且接下来沉积背侧源极/漏极金属化1650之后的非平面晶体管结构1304和非平面晶体管结构604。如所示，与源极/漏极半导体640相邻地或在源极/漏极半导体640之上设置背侧源极/漏极半导体1640。可以使用诸如外延生长工艺、沉积工艺等的任何一种或多种适当技术来在源极/漏极半导体640之上设置背侧源极/漏极半导体1640。例如，可以采用用于形成源极/漏极半导体640的相同外延或沉积工艺来形成背侧源极/漏极半导体1640。背侧源极/漏极半导体1640可以是任何半导体材料，例如但不限于IV族半导体(例如，Si、Ge、SiGe)和/或III-V族半导体(例如，InGaAs、InAs)和/或III族-N半导体(例如，InGaN)。
同样如所示，与背侧源极/漏极半导体1640相邻地或在背侧源极/漏极半导体1640之上设置背侧源极/漏极金属化1650。可以使用诸如金属沉积工艺的任何一种或多种适当技术在源极/漏极半导体1640之上设置背侧源极/漏极金属化1650。例如，可以采用用于形成背侧源极/漏极金属化650的相同沉积工艺来形成背侧源极/漏极金属化1650。背侧源极/漏极金属化650可以包括任何适当材料，例如Ti、W、Pt、其合金等。同样如所示，在图53A-53C中，非平面晶体管结构604可以继续由蚀刻掩模1410掩蔽，从而不为平面晶体管结构604提供背侧源极/漏极半导体或背侧源极/漏极接触金属化。例如，非原生材料背侧源极/漏极半导体1640和背侧源极/漏极金属化1650可以被选择性地提供到非平面晶体管结构1304，而不施加到非平面晶体管结构604。例如，图52A-52C、图53A-53C和图54A-54C示出了在执行操作3834(参考图38B)之后的非平面晶体管结构1304和平面晶体管结构3904的截面图。
在图53A-53C和图54A-54C所示的一些其它实施例中，通过抛光(例如，CMP)、重新暴露蚀刻掩模1410、并且源极/漏极接触金属化然后被限制于回填选择性显露凹陷1540，来去除装载过多的背侧金属化。接下来的背侧处理还可以包括制造电耦合到至少源极/漏极金属化1650的一个或多个背侧互连金属化层级(未描绘)。在一些这种实施例中，这种背侧互连金属化与前侧互连金属化层级的组分不同和/或背侧互连金属化具有比前侧互连金属化的对应层级更大的横向尺寸和/或更大厚度。
以上论述描述了可以用于完成和/或修改前侧晶体管结构的各种背侧处理操作。例如，可以采用这种工艺来制备器件构层，以用于单一化和封装或用于与针对堆叠3D器件构层实施例的另一器件构层接合。还要指出的是，可以扩展背侧处理以在器件构层的显露的背侧上制造第二器件(例如，FET、TFET、TFT、STTM)。可以将这种双侧构层制造视为对晶片层级构层接合的补充或替代，其中将显露的背侧接合到另一预先制造的器件构层。如果接下来将这种双侧构层接合到另一构层，则接合界面将堆叠器件对与另一器件或另一堆叠器件对分开。
根据堆叠器件所需的处理条件和/或材料之间的兼容水平，给定器件堆叠体可以更好地适合于双侧递增器件制造或预先制造的器件构层接合之一或另一种。例如，需要高温激活退火(例如，杂质掺杂剂注入后的退火)或高温半导体生长(例如，外延生长)的背侧器件可能不是很适合于通过背侧处理进行递增制造，因为背侧处理条件可能对于前侧器件是有害的，在这种情况下优选晶片层级背侧接合。相反，诸如很多TFT、氧化物半导体TFET或STTM器件的低温兼容器件可以很适合于利用背侧处理进行递增制造。
要指出的是，可以在完成所有前侧处理之后、在执行任何前侧处理之前、或插入于前侧处理的阶段之间，连续地执行背侧处理。尽管可以构想同时的双侧处理，但支持(例如，施主或宿主)衬底的实践益处有利于在第二侧上模仿处理之前在第一侧上执行基本上所有处理。因此，在一些实施例中，可以在显露背侧之前执行基本上所有前侧处理(例如，经过了很多层级的后端金属化)。在显露背侧时，可以执行基本上全部背侧处理(例如，经过了一个或多个层级的后端金属化)。可以利用这种完全串行化的前侧和背侧处理阶段来实施不同的前侧和背侧金属化，所述阶段一旦开始均被完整地完成。也可以通过这种方式实施不同的前侧和背侧器件。在交织进行前侧和背侧处理操作的替代实施方式中，可能需要施主和宿主衬底之间的额外转移，为制造工艺增加了复杂性和成本。例如，在前侧器件单元制造和前侧后端互连金属化之间插入所有背侧处理的情况下，可以执行从前侧宿主衬底到背侧宿主衬底的一次额外转移。
如上所述，可以有意识地将背侧处理与前侧处理区分开。可以为背侧处理采用与用于前侧处理的不同的材料集和/或处理条件。例如，前侧金属化可以采用第一金属，例如基于Cu的金属(例如，主要为Cu或超过50％为Cu的金属合金)，并且背侧金属化采用除基于Cu的金属之外的第二金属(即，主要为除Cu之外的金属或超过50％为除Cu之外的金属的金属合金)。前侧器件可以采用第一材料体系(例如，半导体组分)，而背侧器件采用第二不同的材料体系。在该同一脉络中，可以将背侧显露和接下来的背侧处理相对于各种前侧处理或操作定位在制造工艺内，以便通过在器件集成中增加另一自由度的方式来分割双侧制造工艺。例如，可以将背侧处理用作将平面FET与非平面FET集成的手段，或者用作集成具有不同热预算的器件的手段。例如，在高温处理(例如，>350℃)降级到前侧处理的情况下，背侧处理限于低温(例如，<350℃)。
器件构层的显露部分的背侧处理可以包括向在前侧制造过程期间形成的结构中注入物质。注入是可能需要高温处理(例如，用于激活退火)的工艺的一个示例，在该情况下，它可以在形成前侧后端互连之前的某点处与前侧处理集成。在一些实施例中，可以从器件层和/或中间层的被显露的背侧向器件层或中间层中注入掺杂剂物质。背侧注入技术可以利用背侧显露工艺作为修改器件结构或周围结构的一个或多个非半导体区的组分的手段。例如，电介质(栅极间隔体、栅极电介质等)或金属(例如，栅极金属、源极/漏极接触金属等)的部分可以在其通过前侧处理被制造之后进行修改。通过背侧注入进行材料修改可以采取微结构修改(例如，非晶化)和/或组分修改的形式。例如，可以将这种材料修改用作后续选择性材料去除或生长的基础。
注入技术还可以利用背侧显露工艺作为修改在前侧处理期间形成的半导体结构的电性质的手段。背侧显露之后的注入可以有效地延迟向一个或多个半导体结构中引入掺杂剂、为给定器件增加热预算、和/或使掺杂剂扩散曲线锐利。背侧显露之后的注入操作还可以使得能够对在(例如，通过衬底减薄或去除)显露要掺杂的半导体区背侧之前无法从器件的前侧访问也无法从器件的背侧访问的半导体区进行掺杂。背侧显露之后的注入操作可以修改有源器件区(例如，FET的沟道、源极、漏极)，使得背侧能够耦合到有源器件区，或者增强有源器件区的背侧隔离。可以在与激活退火温度兼容的前端器件处理与限于低温工艺的处理(例如前侧互连金属化)之间，执行需要激活退火的背侧显露之后的注入操作。也可以在完成所有前端器件处理之后执行需要激活退火的背侧显露之后的注入操作，前端器件处理包括前侧互连金属化，其中激活退火需要跨越施主-宿主组件的厚度维持大温度梯度的热工艺。例如，在向器件层的被显露的背侧表面快速施加热量时，宿主衬底可以维持在远低于400℃的第一温度。
图55是根据一些实施例的示出了包括向半导体器件结构中背侧注入掺杂剂的背侧处理方法5501的流程图。方法5501进一步举例说明了器件(例如，晶体管)单元构层的背侧处理，其厚度可以不超过几百纳米。方法5501开始于包括器件层5505的施主-宿主衬底组件作为输入5505。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法5501不需要载体层和/或中间层。在操作5510处，在背侧显露工艺期间暴露器件层或中间层的背侧。在一些实施例中，在操作5510处执行的背侧显露工艺包括方法501(图5)的操作中的一个或多个。背侧显露工艺例如可以通过去除施主衬底的至少部分(例如，载体层)而显露器件层或中间层。然后向显露的器件层和/或中间层中注入一种或多种掺杂剂。输出5515包括具有背侧掺杂层的器件单元，可以预期背侧掺杂层具有指示从器件结构的背侧引入掺杂剂物质和/或指示在前侧结构制造之后引入掺杂剂物质的掺杂剂分布。掺杂剂分布例如可以表明在接近器件结构的背侧处比在接近器件结构的前侧处有更高的物质浓度。从背侧引入的掺杂剂物质可以存在于围绕在背侧注入工艺之前的前侧处理期间形成的半导体结构的材料中。考虑到周围的前侧结构，包含掺杂剂物质的材料和/或这些材料内的掺杂剂物质的分布的组合可以指示根据方法5501的实施例的背侧显露之后的注入工艺。
图56A和图57A示出了根据一些实施例的在执行方法5501中的操作时的沿图6中所示的A-A’平面的晶体管结构604的截面图。图56B和图57B示出了根据一些实施例的在执行方法5501中的操作时的沿图6中所示的B-B’平面的晶体管结构604的截面图。图56C和图57C示出了根据一些实施例的在执行方法5501中的操作时的沿图6中所示的C-C’平面的晶体管结构604的截面图。
图56A-图56C示出了在施主衬底的前侧处理之后的示例性晶体管结构中存在的结构。半导体主体610为竖直(例如，z维度)延伸的鳍状物结构。半导体主体610包括沟道部分，该沟道部分包括器件层215。在图56A-56C中所示的实施例中，半导体主体610还包括与器件层215具有相同半导体组分(例如，Si)的子鳍状物部分。例如，可能已经利用器件层215的图案化前侧凹陷蚀刻形成了半导体主体610。如本文别处进一步所述，半导体鳍状物主体可以替代地包括与沟道部分组分不同的子鳍状物半导体，在这种情况下，器件层215可以仅存在于器件沟道内，而子鳍状物半导体可以是中间层210的部件(图3A)。替代地，可以将子鳍状物半导体视为器件层215和背侧衬底之间的间隔体，其还可以包括子鳍状物半导体和载体层之间的中间层。场隔离电介质680围绕半导体主体610的一个或多个侧壁。图56A和图56B中进一步示出了包括栅极电极673的栅极堆叠体，栅极电极673设置于与晶体管半导体主体610的沟道部分相交的栅极电介质845之上，而图56C中示出了源极/漏极金属化与源极/漏极半导体640相交。
在图56A-56C中，已经通过例如但不限于方法501(图5)的任何技术显露了中间层210的背侧表面3911。第一中间层210内可能已经存在例如标记或蚀刻停止部，其在显露场隔离电介质680的背侧之前使载体去除操作终止。尽管未示出，但可以通过进一步去除晶体管半导体主体610要被锚定到的体半导体的部分来显露晶体管半导体主体610的背侧，例如，基本上如上文针对操作520(图5)所述。在显露中间层210(或主体610)的背侧表面的情况下，执行背侧注入5610。背侧注入5610可以是均厚注入，并且掺杂剂物质被注入到半导体主体610中以及诸如场隔离电介质680的周围材料中。均厚注入利用了主体610的前侧图案化，所有显露的部分都接收掺杂剂。如果少于全部的主体610要接收注入，则背侧注入5610可以是选择性(掩蔽)注入。背侧注入可以利用已知适合于半导体主体610的组分的任何掺杂剂物质、掺杂剂水平和注入能量水平。在一些实施例中，背侧注入需要注入能够通过在高于环境的任何温度(例如，400-800℃)下的后续热退火而被电激活的杂质物质，以向掺杂的半导体赋予n型或p型导电性。
图57A-57C示出了包括已经通过一次或多次背侧注入进行掺杂的半导体区的晶体管结构。如所示，已经利用掺杂剂物质对半导体主体610的中间层210和子鳍状物部分进行了掺杂，由此将每个半导体主体610的中间层210与器件层215区分开。例如，可以采用这种背侧杂质掺杂来形成阱结构，例如但不限于适于制造具有p型源极/漏极半导体640的PMOSFET的n阱。这种背侧杂质掺杂还可以被用作穿透停止部。在一些替代实施例中，仅中间层210由背侧注入进行掺杂，并且半导体主体610的子鳍状物部分不被掺杂。在其它替代实施例中，仅子鳍状物区域的一部分由背侧注入进行掺杂。在其它实施例中，执行多次背侧注入以在半导体主体610和中间层210内或之间实现掺杂剂梯度和/或互补掺杂的半导体结。例如，可以通过背侧注入形成p型和n型结，其中将半导体主体610的背侧部分掺杂到轻度到中度“p”掺杂，而对源极/漏极半导体640进行n型重掺杂。例如，可以通过背侧注入形成p型和n型结，其中将半导体主体610的背侧部分掺杂到轻度到中度“n”掺杂，而对源极/漏极半导体640进行p型重掺杂。半导体主体610的这种互补背侧掺杂可以用于减少鳍状物之间通过中间层210的导通状态泄漏。对于中间层210被去除且较少关注鳍状物到鳍状物泄漏的实施例而言，半导体主体610的背侧掺杂可以提供一种将二极管制造到不对晶体管的前侧处理与p/n二极管的前侧处理进行区分的制造流程中的手段。
在一些实施例中，背侧注入处理需要多次选择性注入操作。例如，第一背侧注入可以将第一半导体(例如，图57A-57C的第一主体610和中间层210)掺杂为第一导电类型(例如，p型)。第二背侧注入可以将第二相邻半导体区(例如，图57A-57C的第二主体610和中间层210)掺杂为第二互补导电类型(例如，n型)。两个互补掺杂的半导体区可以例如在中间层210内形成p/n结。通往结的互补端部的端子可以穿过前侧和/或背侧金属化。在一个前侧金属化实施例中，对具有p型掺杂源极/漏极半导体640的第一晶体管结构(例如，PMOS FET)进行背侧注入，以具有p型子鳍状物和围绕p型子鳍状物的p型中间层(例如，图57A-57C的第一主体610和中间层210的部分)。背侧p型掺杂可以通过p型掺杂的源极/漏极半导体640电耦合至前侧金属化。在该情况下，栅极电极673可以变成二极管语境中的残余结构。对具有n型掺杂源极/漏极半导体640的第二晶体管结构(例如，NMOS FET)进行背侧注入，以具有n型子鳍状物和围绕n型子鳍状物的n型中间层(例如，图57A-57C的第二主体610和中间层210的部分)。背侧n型掺杂可以通过n型掺杂的源极/漏极半导体640电耦合至前侧金属化。p型中间层区和n型中间层区之间的界面界定了二极管的p/n结。替代地，可以由中间层的本征(未掺杂)部分将p型中间层区与n型中间层区分开，以界定p-i-n二极管。
在一些实施例中，器件构层的显露部分的背侧处理包括在半导体器件层的背侧之上外延生长半导体材料。外延生长是可能需要高处理温度的背侧处理的另一个示例，并且因此可以相对于前侧处理被分阶段，以与器件构层上的所有材料兼容。在一些这种实施例中，可以结合背侧接触部和/或互连金属化的制造在器件层的背侧上外延生长掺杂的源极/漏极半导体。在其它实施例中，背侧处理包括外延生长半导体材料，该半导体材料替换在背侧显露工艺期间被去除的其它半导体材料。外延生长的半导体可以与在背侧显露工艺期间去除的半导体具有不同组分和/或更好的晶体质量。为了执行高温处理，背侧显露和背侧外延生长可以在例如前侧金属化之前分阶段发生。要指出的是，可以在各种背侧器件结构的后续递增背侧制造中进一步利用在前侧器件层的背侧上的半导体的外延生长，例如，如本文别处进一步所述。
替代地，可以采用低温沉积形成多晶(例如微晶或纳米晶)或非晶半导体层，例如但不限于被显露的器件层背侧之上的氧化物半导体层(例如，IGZO)。任何薄膜晶体管(TFT)制造工艺然后可以利用该背侧薄膜半导体来形成背侧TFT电路。
图58是根据一些实施例的示出了包括基本上单晶的背侧半导体层的外延生长或接合的背侧处理方法5801的流程图。例如，也可以在较低温度(例如，100-400℃)下形成多晶或非晶半导体。方法5801进一步举例说明了器件(例如，晶体管)单元构层的背侧处理，其厚度可以不超过几百纳米。方法5801开始于包括器件层的施主-宿主衬底组件作为输入5805。施主衬底可以具有上述特征中的一个或多个，例如但不限于中间层和载体层。不过，要指出的是，执行方法5801不需要载体层和/或中间层。在操作5810处，在背侧显露工艺期间暴露器件层或中间层的背侧。在一些实施例中，在操作5810处执行的背侧显露工艺包括方法501(图5)的操作中的一个或多个。背侧显露工艺例如可以通过去除施主衬底的至少部分(例如，载体层)而显露器件层或中间层。然后在显露的器件层上生长或沉积一个或多个半导体层。替代地，例如，利用半导体氧化物接合界面将一个或多个半导体层接合到显露的器件层。输出5815包括具有设置于器件层215的背侧之上的单晶半导体材料的器件单元。替代地，如果采用低温沉积，则方法5801的输出是具有设置于器件层215的背侧之上的多晶或非晶半导体材料的器件。
图59A、图59B、图59C示出了根据一些实施例的在施主-宿主组件203上执行方法5801中的一些操作时的III-N半导体器件构层的截面图。如图59A所示，包括施主衬底201(例如基本上如上文针对图4A-4C所述)的施主-宿主组件203被连结到宿主衬底202，其间设置有任何前侧堆叠体690。前侧堆叠体690以虚线示出为器件单元构层的一部分，该构层可以无限制地变化，并且可以例如包括任何数量的后端互连金属化层级。例如，宿主衬底202可以具有本文别处描述的任何性质。如所示，例如通过热压接合将宿主衬底202连结到前侧堆叠体690的前侧表面。在进一步示出了背侧器件层处理可以如何在大部分前侧器件层处理之前进行的实施例中，器件端子尚未形成在器件层215中或尚未耦合到器件层215。
如图59B中进一步所示，已经去除了施主衬底201，暴露了中间层210的背侧表面，其包括被隔离电介质480围绕的半导体岛。可以通过例如但不限于方法501(图5)的任何技术来减薄和/或去除施主衬底201。半导体的暴露表面可以具有例如在异质外延生长期间会传播的大量缺陷440。然后可以从器件层215去除中间层210，以暴露器件层215的背侧。可以通过CMP去除中间层210，在这种情况下，可以去除半导体和隔离电介质480两者。替代地，可以利用对半导体有选择性的蚀刻工艺去除中间层210，在这种情况下，可以保留隔离电介质480。对于一些实施例而言，器件层215(例如，其中器件层215为GaN)的背侧表面具有比作为中间层210的部分被去除的半导体显著更低的缺陷密度(即，更好的晶体质量)。
然后，例如使用已知适合于选定的半导体材料的任何外延生长或沉积技术在器件层215的背侧表面上沉积或生长半导体层5915。半导体层5915也可以生长或沉积于隔离电介质480(如果其被保留的话)中的开口内。因为器件层215提供了高质量的晶种表面，所以重新生长的半导体层5915也是高质量的，其具有很少的晶体缺陷440。在可能是高温处理(例如，对于III-V实施例，超过900℃)的背侧外延生长之后，背侧处理和/或前侧处理可以继续进行更低温度工艺，以在器件层215中和/或在外延生长的半导体层5915中制造器件(例如，HFET)。要指出的是，半导体层5915不需要与器件层215具有相同组分。器件层215和半导体层5915之间的组分差异可以被利用，以例如通过晶格失配设计在层215或5915中赋予应变。在器件层215为GaN的一些实施例中，半导体层5915为与器件层215具有不同晶格常数的III-N合金。在器件层215为Si的一些实施例中，半导体层5915为与器件层215具有不同晶格常数的III-V或IV族合金。对于这种实施例而言，半导体层5915可以有利地在器件层215中赋予单轴和/或双轴应变，反之亦然。
在器件层215为III-N合金的其它实施例中，外延生长的半导体层5915是过渡金属二硫族化物(TMD或TMDC)。类似于石墨烯，TMDC将半导体性质显示为MX2的单层片，其中M是过渡金属原子(例如，Mo、W)，并且X是硫族元素原子(S、Se或Te)。在单层的晶体片中，一层M原子被设置于两层X原子之间。在生长TMDC片之后，背侧处理还可以包括制造具有任何已知架构的TMDC沟道晶体管。
在一些实施例中，在制造竖直堆叠器件或竖直取向器件期间，以多晶或非晶的形式外延生长或沉积背侧半导体。对于一些示例性架构而言，在施主衬底上外延生长前侧器件层，并且然后在去除施主衬底时，背侧显露可以暴露具有有利于重新生长第二背侧器件层的结晶度的半导体层。然后器件构层内的前侧和背侧器件层可以用于竖直取向晶体管的单独的功能区，或者可以用于两个竖直堆叠的横向取向的晶体管。很多竖直取向器件架构所面临的一个挑战是在器件的相对端上制造器件端子，这在仅依赖于前侧处理时可能是困难的。不过，本文描述的背侧显露技术实现了从“从下到上”器件制造到“从中心到外部”器件制造的范式转移，其中从前侧外延生长器件的第一部分，并且从背侧(一旦被显露)外延生长器件的第二部分。这样一来，可以通过首先在提供晶体管沟道的器件层的前侧上形成源极(或漏极)半导体来制造示例性竖直FET。在背侧显露工艺之后，可以形成于器件层的背侧上的漏极(或源极)半导体然后耦合到背侧金属化。可以通过如下方式类似地制造双极型晶体管：例如，首先在要提供该晶体管基极的器件层的前侧上形成发射极(或集电极)半导体。然后在背侧显露工艺之后，在器件层的背侧上形成集电极(或发射极)半导体。
图60A、图60B、图60C示出了根据一些堆叠器件层实施例的在执行方法5801中的一些操作时的半导体器件层的截面图。方法5801开始于接收施主-宿主组件203，该组件203包括宿主衬底202和施主衬底201，例如，基本上如上文针对图59A所述。不过，在图60A所示的实施例中，施主-宿主组件203包括核心半导体器件层215A之上的前侧器件层215B。核心器件层215A的半导体材料已经被图案化成被场隔离电介质6080围绕的特征(例如，鳍状物、柱、点等)。前侧器件层215B的半导体特征在核心器件层特征之上。前侧堆叠体690在前侧器件层215B之上。在前侧器件层特征是杂质掺杂的源极/漏极半导体的一些实施例中，前侧堆叠体690可以包括前侧源极/漏极接触金属。前侧堆叠体690还可以包括耦合到核心半导体层特征的栅极电极。在背侧处理期间，显露核心器件层215A的背侧。例如，如图60B中进一步所示，已经在背侧显露操作期间去除了施主衬底205和中间层210，从而暴露了核心器件层215A和场隔离电介质6080。如图60C所示，然后在核心器件层215A的背侧表面上外延生长(例如，选择性地)或沉积背侧半导体层5915。可以生长或沉积半导体层5915以形成独立于前侧器件层215B或依赖于前侧器件层215B的横向取向或竖直取向的器件。然后制造背侧堆叠体6090和/或将背侧堆叠体6090接合到双侧构层，从而将背侧半导体层5915中的特征互连。例如，背侧堆叠体6090可以包括背侧源极/漏极接触金属。
在一些实施例中，核心器件层215A在前侧器件层215B和背侧半导体层5915之间提供了电隔离。例如，核心器件层215A可以具有导带和价带之一或两者中更宽的带隙和/或带隙偏移，使得电荷载流子被分别限制于前侧和背侧器件层215B、5915内。同质半导体实施例还可以依赖于核心器件层215A以在前侧器件层215B和背侧半导体层5915之间提供掺杂剂结隔离。对于这种架构而言，前侧堆叠体690可以提供采用前侧器件层215B的前侧横向取向器件(例如，FET)的所有端子(例如，栅极、源极和漏极)。等价的背侧堆叠体可以进一步向采用背侧半导体层5915的背侧横向取向器件(例如，FET)提供所有端子(例如，栅极、源极和漏极)。
作为背侧外延生长或非晶/多晶膜沉积的替代方案，通过例如通过使围绕前侧鳍状物的场隔离电介质的背侧有选择性地凹陷而暴露前侧鳍状物结构的子鳍状物部分，将背侧半导体结构制造为鳍状物。替代地，可以从在背侧显露期间暴露的中间半导体层对背侧半导体主体进行图案化。对于这种实施例而言，也可以使用背侧外延和/或背侧注入来形成包括背侧源极/漏极半导体区的背侧半导体层5915。
图61A示出了根据一些堆叠FET实施例的与平面背侧晶体管结构6104堆叠在一起的晶体管结构604的沿图6中所示A-A’平面的截面图。图61B示出了根据一些堆叠FET实施例的与平面背侧晶体管结构6104堆叠在一起的晶体管结构604的沿图6中所示B-B’平面的截面图。在一些实施例中，从晶体管结构604的显露的背侧开始递增地制造背侧晶体管结构6104。对于这种实施例而言，背侧显露不仅将前侧制造与背侧制造分割，而且将非平面FET制造工艺与平面FET制造工艺分割。在替代实施例中，预先制造背侧晶体管结构6104并将其作为第二器件构层进行转移，第二器件构层在例如接合界面6199处被接合到晶体管结构604的被显露的背侧。
要注意的是，尽管平面FET对于若干应用(例如，高电流功率FET)是有利的，但平面FET制造常常不与finFET制造兼容，使得难以在衬底的不同区域中并入两种晶体管架构。利用背侧显露技术(例如如本文别处所述)实现的双侧处理，可以将平面FET制造与finFET制造串行集成。
如图61A所示，前侧器件层215A设置于具有在A-A’平面中延伸的横向长度的半导体主体610上。半导体主体610和任何中间层210的子鳍状物部分充当核心器件层215B(例如，硅或适当匹配的化合物半导体)。可以在核心器件层215B的显露的背侧表面上外延生长背侧半导体层5915。半导体层5915可以是任何组分，例如为器件层215A提供的那些组分中的任何组分。在一些实施例中，半导体层5915具有与器件层215A不同的组分。在一些实施例中，半导体层3915具有与器件层215A相同的组分。在一些实施例中，半导体层5915具有与器件层215A的导电类型互补的导电类型(例如，半导体层5915为p型而器件层215A为n型，反之亦然)。在一些实施例中，半导体层5915是单晶III-V材料，而器件层215A是单晶硅。在其它实施例中，器件层215A是单晶III-V材料，而半导体层5915是单晶硅。在一些实施例中，器件层215A是硅，并且半导体层5915是单晶III-N材料(例如，GaN)。替代接合或背侧外延生长半导体层5915(例如，利用氧化物接合界面)，中间层210可以充当背侧器件层的基础，例如，FET沟道区6110设置于中间层210内。
包括背侧栅极电介质6145和背侧栅极电极6173的背侧栅极堆叠体设置于沟道区6110上。背侧源极/漏极半导体6140外延生长、沉积或以其它方式形成于沟道区6110的相对端部处，并通过居间的背侧电介质间隔体6171与背侧栅极电极6173电隔离。背侧源极/漏极半导体6140可以是任何组分，例如为源极/漏极半导体640提供的那些组分中的任何组分。在一些实施例中，源极/漏极半导体6140具有与源极/漏极半导体640相同的组分。在一些实施例中，源极/漏极半导体6140是与源极/漏极半导体640互补的导电类型(例如，6140是p型，而640是n型，反之亦然)。在一些实施例中，源极/漏极半导体6140是与源极/漏极半导体640相同的导电类型。背侧场隔离电介质6180以与场隔离电介质680相同的方式围绕有源器件结构。
要指出的是，尽管用于前侧晶体管结构604的栅极长度在A-A’平面中延伸，但如图61B所示，背侧平面晶体管结构6104具有在B-B’平面中延伸的沟道长度，如图61A中所示。这样一来，流经堆叠沟道区的电流不平行且有利地是正交的。尽管堆叠FET单元的图示的相对取向可以提供优点，例如减小的寄生效应(电感性、电容性串扰)，但产生平行沟道电流的FET取向也是可能的。类似地，尽管在图61A、图61B中所示的示例示出平面晶体管结构6104具有基本上等于采用两个半导体主体610的晶体管结构604的占地面积，但前侧finFET和背侧平面FET的相对尺寸可以变化。此外，尽管图61A、图61B中所示的示例示出平面晶体管结构6104与晶体管结构604竖直对准，但堆叠晶体管实施例可以在前侧和背侧晶体管结构之间包含任何量的横向偏移。
图62A示出了根据一些堆叠FET实施例的在背侧晶体管结构6204上堆叠的晶体管结构604的沿图6中所示A-A’平面的截面图。图62B示出了根据一些堆叠FET实施例的在背侧晶体管结构6204上堆叠的晶体管结构604的沿图6中所示B-B’平面的截面图。在一些实施例中，从晶体管结构604的显露的背侧开始递增地制造背侧晶体管结构6204。在替代实施例中，预先制造背侧晶体管结构6104并将其作为第二器件构层进行转移，第二器件构层在例如接合界面处被接合到晶体管结构604的显露的背侧。
可以采用背侧显露、半导体层图案化、接合和/或后续外延器件层生长或沉积以增大给定占用面积内的晶体管栅极的密度(例如，针对给定面积使finFET单元数量加倍)。如图62A所示，前侧器件层215A设置于具有在A-A’平面中延伸的横向长度的半导体主体610上。半导体主体610的子鳍状物部分和任何中间层210充当核心器件层215B(例如，硅或适当匹配的化合物半导体)。可以在核心器件层215B的显露的背侧表面上将背侧半导体层5915外延生长或沉积为多晶或非晶薄膜。可以限制膜的生长或沉积(或使其有选择性)以形成非平面背侧半导体主体6210，或者可以采用背侧图案化工艺以从外延生长或非外延沉积的半导体层界定非平面背侧半导体主体6210。在一些替代实施例中，中间层210反而可以作为被图案化到背侧鳍状物主体中的背侧器件层进行操作。
包括背侧栅极电介质6145和背侧栅极电极6173的背侧栅极堆叠体设置于背侧半导体主体6210的沟道区上。背侧源极/漏极半导体6140外延生长、非外延沉积和/或被杂质掺杂于沟道区6110的相对端部处，并通过居间的背侧电介质间隔体6171与背侧栅极电极6173电隔离。背侧场隔离电介质6180以与场隔离电介质680相同的方式围绕有源器件结构。
要指出的是，尽管用于前侧晶体管结构604的栅极长度在A-A’平面中延伸，但如图62B所示，背侧晶体管结构6204具有在B-B’平面中延伸的沟道长度，如图62A中所示。这样一来，流经堆叠沟道区的电流不平行且有利地是正交的。尽管堆叠FET单元的图示的相对取向可以提供优点，例如减小的寄生效应(电感性、电容性串扰)，但产生平行沟道电流的堆叠FET取向也是可能的。类似地，尽管在图62A、图62B中所示的示例示出了晶体管结构6204具有基本上等于晶体管结构604的占地面积，但前侧和背侧finFET的相对尺寸可以变化。此外，尽管图62A、图62B中所示的示例示出晶体管结构6204与晶体管结构604竖直对准，但堆叠晶体管实施例可以再次在前侧和背侧晶体管结构之间包含任何量的横向偏移。
图63A示出了根据一些堆叠FET实施例的沿图6中所示A-A’平面的晶体管结构604的截面图、以及背侧晶体管结构6304。图63B示出了根据一些堆叠FET实施例的沿图6中所示B-B’平面的晶体管结构604的截面图、以及背侧晶体管结构6304。对于这些实施例而言，从晶体管结构604的显露的背侧开始递增地制造背侧晶体管结构6304。这种背侧处理可以利用自对准技术在前侧制造的半导体主体中制造额外的FET结构。因此，前侧FET和背侧FET具有分别设置于半导体主体的前侧和背侧中的沟道区。与图62A、图62B中所示的示例相反，背侧FET单元6304中的沟道电流基本平行于前侧晶体管结构604中的沟道电流。对于这种实施例而言，通过例如通过使围绕主体的场隔离电介质680的背侧有选择性地凹陷而暴露主体610的子鳍状物部分，可以将背侧半导体主体6210制造为鳍状物。
替代地，进一步参考图62A和图62B，可以从在背侧显露期间暴露的中间半导体层对背侧半导体主体6210进行图案化。在其它实施例中，可以在背侧外延工艺期间从主体610的背侧晶种表面外延生长半导体主体6210。也可以使用背侧外延或半导体沉积工艺形成背侧源极/漏极半导体6140。替代地，可以采用背侧杂质注入来形成背侧源极/漏极半导体6140。在其它实施例中，可以从在背侧TFT沉积工艺期间沉积于主体610的背侧表面上的非晶或多晶薄膜半导体(例如，氧化物半导体)制造半导体主体6210。对于这种实施例而言，可以在例如根据方法701制造的背侧隔离电介质层之上沉积非晶或多晶半导体的薄膜。
在图63A、图63B进一步所示的一些实施例中，背侧源极/漏极半导体6140直接接触前侧源极/漏极半导体640。在例示的示例中，源极/漏极半导体6140延伸超过半导体主体610的显露的背侧(例如，如上文在制造背侧源极端子的语境中所述)，以接触前侧源极/漏极半导体640。例如，可以通过掩蔽背侧注入(例如，根据方法4901)或通过背侧半导体沉积或外延生长(例如，根据方法5801)来形成源极/漏极半导体6140。在背侧晶体管结构6304是TFET的一些实施例中，互补掺杂的源极和漏极的独立形成进一步允许源极或漏极之一被制作得比另一个更深，从而可以仅直接接触前侧源极/漏极半导体区之一。在背侧晶体管结构6304是TFT的一些实施例中，可以使用任何已知技术从半导体薄膜(例如，氧化物半导体)的一部分形成源极/漏极半导体6140。
图64A示出了根据一些堆叠FET实施例的沿图6中所示A-A’平面的晶体管结构604的截面图、以及背侧晶体管结构6404。图64B示出了根据一些堆叠FET实施例的晶体管结构604的沿图6中所示B-B’平面的截面图、以及背侧晶体管结构6404。对于这些实施例而言，从晶体管结构604的显露的背侧开始递增地制造背侧晶体管结构6404。这种背侧处理可以利用自对准技术在前侧制造的半导体主体中制造额外的FET结构。
对于图64A-64B中所示的示例性实施例而言，前侧非平面FET和背侧平面FET具有直接接触的一个源极/漏极半导体。与图61中所示的示例相反，背侧晶体管结构6404中的沟道电流基本平行于前侧晶体管结构604中的沟道电流。在该示例中，源极/漏极半导体6440延伸超过半导体主体610的显露的背侧，以接触前侧源极/漏极半导体640。可以通过掩蔽背侧注入或通过背侧半导体材料沉积来形成源极/漏极半导体6440。替代地，源极/漏极半导体640可以延伸到半导体主体610的显露的背侧，该半导体主体610然后与背侧晶体管结构604的源极/漏极电接触，仅源极/漏极半导体640和源极/漏极半导体6440之间的界面然后从图64B所示的位置偏离，转而处于215B和5915的结处。
在一些实施例中，利用前侧和背侧处理制造TFET，而另一个器件制造于TFET的相对侧上。TFET是结构类似于常规金属氧化物半导体FET(TFT)的晶体管，只是TFET的源极和漏极端子是相反的导电类型。因此，任何TFT或任何TFET都可以制造于器件层的背侧上。公共TFET器件结构由p-i-n(p型-本征-n型)结组成，其中栅极电极控制本征区的静电电势。TFET开关机制是通过与p-i-n结相关联的势垒调制量子隧穿，而不是如传统MOSFET中那样在势垒之上调制热离子发射。因此TFET是低能量电子器件的有希望的候选。如上所述，背侧处理可以被限制到较低处理温度，使其非常适合将与低温处理兼容的TFET或其它TFT与前侧FET集成。很多氧化物半导体都可以形成于低温下，使得这种材料适合于背侧TFT设计。对于其它TFT和TFET材料体系(例如，SiGe和/或III-V合金)而言，可能需要高处理温度(例如，超过600℃)，这可能不与典型的CMOS电路兼容。对于这种实施例而言，可以在前侧处理期间首先制造需要高温处理的TFT或TFET结构，并且然后在显露TFET的背侧之后，在背侧处理期间制造低温TFT结构。
可以将前侧或背侧TFT或TFET与诸如FET、另一个TFET(或另一个TFT)、存储单元、HFET、HBT、光电二极管、激光器等的任何前侧/背侧器件堆叠。例如，晶体管结构604、6104、6204、6304、6404中的一个或多个可以是TFET或TFT。在一些实施例中，可以在非平面FET604的背侧之上制造平面TFT 6404。在一些其它实施例中，晶体管结构604和6104、604和6204、604和6204、或604和6304都是TFT。这种TFT中的一个或多个还可以是薄膜隧穿晶体管(例如，薄膜TFET)。在一些这种实施例中，晶体管结构604为具有n型源极半导体640、p型漏极半导体640和本征半导体沟道区的n型TFET，而晶体管结构6104、6204、6304或6404是具有p型源极半导体6140、n型漏极半导体6140和本征半导体沟道区6110的p型TFET。在一些其它实施例中，晶体管结构604为具有n型源极和漏极半导体640和本征半导体沟道区的n型FET或TFT，而晶体管结构6104、6204、6304或6404为具有p型源极和漏极半导体6140的p型FET或TFT。为了制造这种TFET或TFT堆叠体，可以例如利用本文别处所述的任何技术显露本征半导体(例如，半导体主体610或中间层210)的背侧。如果需要，例如，可以通过背侧注入和/或背侧外延半导体生长来形成结隔离层。然后可以(例如，串行地)形成具有期望导电类型的背侧源极/漏极半导体6140。
在一些TFET实施例中，TFET包括将具有p型导电性的p型材料与具有n型导电性的n型材料分开的沟道材料。栅极电介质材料将栅极电极材料与沟道材料分开。在一些实施例中，TFET是一种n型器件，其中p型材料充当源极，并且负电荷载流子从p型材料中的价带隧穿到沟道材料中的导带。在一些实施例中，TFET是一种p型器件，其中p型材料充当漏极，并且正电荷载流子从n型材料中的导带隧穿到沟道材料中的价带。
背侧TFET或TFT实施例可以采用已知分别适合TFET或TFT的任何材料。在一些实施例中，p型材料、沟道材料或n型材料中的至少一种是半导电氧化物(即，氧化物半导体)。这种实施例与在前侧FET之后制造的背侧TFET(或任何其它TFT架构)兼容，例如，因为它们可以在低温下沉积。在一些实施例中，p型材料、沟道材料和n型材料中仅一种是氧化物半导体，而其它材料是非氧化物半导体。很多氧化物半导体在更接近价带处具有高缺陷密度，但显示出良好的n型电性质。一些氧化物半导体在导带中具有高缺陷密度，但显示出良好的p型电性质。在一些有利实施例中，一种氧化物半导体是p型材料。在其它实施例中，一种氧化物半导体是沟道材料。在其它实施例中，一种氧化物半导体是n型材料。在一些实施例中，p型材料、沟道材料和n型材料中的两种或更多种是氧化物半导体。在一些这种实施例中，沟道材料和n型材料都是氧化物半导体。在一些实施例中，两种氧化物半导体材料包括p型材料和n型材料，并且两种氧化物半导体材料提供II型或III型带偏移。在其它实施例中，源极材料、沟道材料和漏极材料全部都是氧化物半导体。
使用氧化物半导体可以实现低温TFT(其可以是TFET或FET)制造，并且由于能够调谐材料带隙和电阻率而呈现出优异的晶体管特性。尽管这种半导体氧化物可能呈现出一定水平的有序性(例如，纳米结晶)，在服从最低处理温度的一些实施例中，氧化物半导体为非晶的。已知有多种氧化物半导体。示例是包括过渡金属(例如，IUPAC4-10族)或后过渡金属(例如，IUPAC 11-14族)的金属氧化物。这些金属氧化物可以是低价氧化物(A2O)、一氧化物(AO)、二元氧化物(AO2)、三元氧化物(ABO3)及其混合物。一些具体示例包括氧化锡(SnO2或SnO)、Zn(II)氧化物、ZnO、CuOx和NiOx。利用较低处理温度还可以形成具有足够的晶体质量的一些非氧化物半导体。例如，可以在300-400℃下形成单晶Ge和GeSn，而也可以在低于400℃的温度下以多晶形式产生其它IV族和III-V族材料，并且在更低温度下产生非晶形式的材料。
在一些TFET实施例中，p型材料、沟道材料和n型材料中的至少一种是与其它不同的材料，使得p/i或n/i结中的至少一个是异质结。在一些实施例中，p型材料与沟道材料形成异质结。在一些示例性n-TFET实施例中，源极p型材料具有从沟道材料的II型(交错)或III型(断裂)带偏移，其对于较高隧穿概率是有利的，并且因此对于较高导通状态漏极电流是有利的。对于包括这种异质结的实施例而言，漏极n型材料可以与沟道材料形成第二异质结。
在一些实施例中，利用前侧或背侧处理制造薄膜晶体管(TFT)，而另一个器件制造于TFT的相对侧上。替代地，将TFT构层接合到另一个构层。如上所述，可以将背侧处理限于较低处理温度，使得背侧TFT很适合前侧FET。替代地(或此外)，可以在背侧显露之后在前侧FET的背侧上实施BEOL电路中典型采用的任何TFT作为前侧FET之上的顶部层级。对于一些这种实施例而言，堆叠TFT和FET可以包括在非平面FET的背侧上制造的平面TFT。对于其它这种实施例而言，堆叠TFT和FET可以包括在非平面FET的背侧上制造的非平面TFT。因为在背侧显露处理期间(例如，遵循方法1201)可以暴露一个或多个FET端子，所以背侧TFT端子可以直接接触前侧FET端子，例如，如图64B所示。对于TFT实施例而言，低温背侧沉积工艺可以形成多晶或非晶半导体膜，而不是非TFT器件实施例中采用的晶体半导体。因此，背侧半导体(例如，图64A、图64B中的5915)不需要是单晶，并且可以反而是多晶或非晶材料。同样，源极/漏极半导体(例如，图64A、图64B中的6440)也可以是多晶的或非晶的。作为一个示例，器件层5915可以包括InGaO3(ZnO)5，通常简称为IGZO。
在一些实施例中，利用前侧或背侧处理制造高电压晶体管，而低电压器件制造于高电压器件的相对侧上。如上所述，双侧器件制造可以促进平面晶体管和非平面晶体管的集成。在一些实施例中，平面晶体管被配置为进行高电压操作，而非平面晶体管被配置为进行低电压操作。例如，平面晶体管的尺寸可以被设定为具有比非平面晶体管显著更大的栅极宽度。平面晶体管的尺寸还可以被设定为具有比非平面晶体管显著更大的栅极长度和/或更大的本征漏极长度。在一些实施例中，前侧finFET包括直接耦合到背侧平面FET的源极或漏极的源极或漏极。可以利用堆叠的平面/非平面FET实施这种电路，如图61A、图61B和图64A、图64B所示。finFET和平面FET之间的耦合也可以通过背侧源极接触金属化。在一些这种实施例中，背侧源极接触金属化进一步耦合到背侧互连金属化，该背侧互连金属化将多个这种前侧finFET的源极耦合到一个背侧平面FET的漏极。
除了上述横向取向的背侧器件之外，可以采用本文描述的背侧处理技术中的一种或多种形成竖直取向器件，例如但不限于纳米线FET、TFET、双极型晶体管或存储单元。例如，可以采用在核心器件层的前侧和背侧二者上的半导体沉积或从晶种表面的外延生长，来对在半导体器件层或层堆叠体的前侧和背侧二者上具有端子的竖直取向器件进行加法制造。此外或在替代方式中，可以在半导体层的显露的背侧上沉积背侧金属化，以电耦合一个或多个竖直取向器件端子。图65示出了根据一些示例性实施例的示例性竖直取向晶体管结构6504的平面图。可以遵循方法1201或4101，例如，使用任何已知的前侧处理技术，补充以本文所述的一种或多种背侧显露操作，继之以本文所述的一种或多种背侧处理操作，从而制造晶体管结构6504。
图66示出了根据一些竖直取向FET实施例的沿图65中所示A-A’线的晶体管结构6504的截面图。如图66所示，晶体管结构6504包括在所有侧面都被栅极堆叠体围绕的半导体材料柱，该栅极堆叠体包括栅极电介质845和栅极电极673，它们可以是例如上文所述的任何材料。前侧金属化650设置于半导体柱的前侧上。如图66进一步所示，半导体柱包括设置于半导体主体610之上的源极/漏极半导体640。栅极电介质845在横向上将栅极电极673与可作为FET沟道操作的半导体主体610分开。在例示的实施例中，前侧器件层215A包括半导体主体610以及源极和漏极半导体640。例如，如本文别处所述，在背侧处理期间显露杂质掺杂的源极(漏极)半导体640的背侧，并形成背侧金属化1650。替代地，显露器件层215A的某个其它部分(例如，半导体主体610)的背侧，并且然后在显露的半导体表面上外延生长或以其它方式沉积背侧器件层，以延伸半导体柱的z高度。这种外延生长可以完成单个竖直取向器件的背侧或形成与前侧竖直取向器件堆叠的独立的背侧竖直取向器件。
在一些实施例中，采用前侧和背侧处理制造竖直取向的TFET。晶体管结构6504可以是TFET单元，例如，其中，源极半导体640具有第一导电类型(例如，n型)，并且半导体主体610是将充当沟道区的本征半导体。背侧显露工艺然后暴露半导体主体610的背侧，并通过背侧外延来生长或非外延地沉积(例如，利用低温工艺)第二导电类型(例如，p型)的漏极半导体640。在一些其它实施例中，采用前侧和背侧处理来制造竖直取向的TFT。晶体管结构6504可以是TFT，例如，其中，源极半导体640具有第一导电类型(例如，n型)，并且半导体主体610是将充当沟道区的本征半导体。背侧显露工艺然后暴露半导体主体610的背侧，并且第一导电类型(例如，n型)的漏极半导体640被沉积(例如，利用低温工艺)。
在一些实施例中，采用前侧和背侧处理制造存储单元。在一些实施例中，存储单元包括存取晶体管和存储元件。在一个示例中，可以在前侧处理期间制造FET，而可以在用于堆叠(1T1C)单元的背侧处理期间制造例如但不限于电容性存储元件的存储器件。在另一个示例中，可以在前侧处理期间制造FET，而可以在用于堆叠(1T1R)单元的背侧处理期间制造例如但不限于电阻性存储元件的存储器件。电阻性元件可以是在背侧处理期间制造的基于电子自旋的存储器件(例如，包括磁性或铁电隧穿结)。基于电子自旋的器件当前所面临的一些挑战涉及在隧穿结中维持足够的热力学稳定性以保持状态。因此，很多基于自旋的存储器制造工艺将处理温度限制到低于晶体管制造典型所需的某一水平(例如，500-800℃)，并且甚至低于后端互连典型所采用的水平(例如，300℃)。可以通过如下方式克服可能使基于自旋的存储器件难以与CMOS(FET)电路集成的这种限制：制造CMOS电路以在前侧处理期间完成，并且接下来显露FET的子集的背侧，该子集要与在背侧处理期间完成制造的基于自旋的存储器件一起被集成到存储单元中。
制造足够接近FET电路的基于自旋的存储器件在一些存储器技术中是另一种挑战。例如，要由基于FET的感测电路检测的隧穿器件中的电阻改变可能很小并且如果FET电路和隧穿器件之间有过多布线，则相应地容易被寄生线电阻淹没。也可以通过隧穿器件的背侧制造来解决这种困难，因为那样就可以将其制造成与前侧FET的端子紧密接触，同时通过使背侧显露和隧穿器件制造在CMOS电路制造之后进行，而使隧穿器件仍然与所有前侧CMOS电路制造隔离。
隧穿存储器件的一个示例是自旋转移矩存储器(STTM)器件，其是利用被称为隧穿磁阻(TMR)的现象的非易失性存储器件。对于包括由薄绝缘隧穿层分开的两个铁磁层的结构而言，在两个磁层的磁化强度处于平行取向时，与它们不平行(非平行或反平行取向)时相比，电子将更可能隧穿通过隧穿层。这样一来，典型包括由隧穿势垒层分开的固定磁层和自由磁层的磁性隧穿结(MTJ)可以在两种电阻状态之间切换，一种状态具有低电阻，并且一种状态具有高电阻。限制工艺温度和布线电阻对于实施包括很多这种器件的存储器阵列而言可能是重要的。
图67A示出了根据一些堆叠1T1R实施例的沿图6中所示B-B’平面的晶体管结构604的截面图、以及背侧STTM器件6704。这种1T1R单元的应用包括嵌入式存储器、嵌入式非易失性存储器(NVM)、磁随机存取存储器(MRAM)和非嵌入式或独立存储器。对于这些示例性实施例而言，前侧非平面晶体管结构604的源极或漏极端子和STTM器件6704的电极直接接触。可以通过选择性背侧处理(例如，源极/漏极半导体1640和背侧金属化1650的背侧形成)来促进这种直接接触。也可以通过选择性前侧处理(例如，深源极/漏极半导体640的前侧形成)和背侧金属化1650来促进这种直接接触。在一些这种实施例中，包括钛的金属利用STTM器件6704的底部电极与晶体管结构604的源极或漏极接触金属化形成界面。替代地，可以在背侧STTM器件和前侧FET的电极之间设置背侧互连布线金属化的一个或多个层级。在图67A中，STTM器件6704的材料层可以通过额外的背侧处理递增地构建，或者可以将包括预先制造的STTM器件6704的器件构层接合到晶体管结构604的背侧(例如，使用任何已知的层转移工艺)。例如，穿过诸如Au的接合金属的接合界面6199指示这种接合结构。
图67B示出了根据一些替代实施例的沿图6中所示B-B’平面的晶体管结构604的截面图、以及背侧STTM器件6704，其中STTM器件6704已经被接合到晶体管结构604的显露的背侧表面。对于这种实施例而言，并非直接接触晶体管结构604的源极/漏极端子，而是在背侧显露期间暴露穿过晶体管结构604的填充的深过孔385，并且深过孔385依赖于与金属电极6707进行电接触。在背侧显露之后，可以在晶体管结构604的背侧上沉积接合金属，从而与填充的深过孔385进行接触。然后可以将接合金属与另一接合金属接合以形成将STTM器件6704连结到晶体管结构604的接合界面6199。然后可以将STTM器件6704与施主衬底(未示出)分开。填充的深过孔385延伸通过整个晶体管结构厚度Tc，其中深过孔金属化的一个端部与源极/漏极金属化650接触，并且深过孔金属化的另一端部与接合金属接触。
在STTM器件6704(图67A或图67B)中，可以使用电流感生的磁化切换来设置位状态。一个铁磁层的极化状态可以经由自旋转移矩现象相对于第二铁磁层的固定极化状态进行切换，使得能够通过施加电流(例如，从晶体管结构604的漏极接收)而设置MTJ的状态。可以通过一种或多种结构和技术(例如，直流、自旋霍尔效应等)对电子的角动量(自旋)进行极化。这些自旋极化的电子能够将其自旋角动量转移到自由层的磁化并使其进动。这样一来，可以通过超过特定临界值的电流脉冲(例如，在大约1-10纳秒内)切换自由磁层的磁化，而只要电流脉冲低于与固定层架构相关联的某个更高阈值，固定磁层的磁化就保持不变。
STTM器件6704包括设置于中间层1410之上的第一金属电极6707(例如，底部电极)，其可以是例如任何电介质材料。金属电极6707可以通过晶体管结构604电连接到前侧金属互连(例如，源极线)，并且晶体管结构604可以进一步连接到另一前侧金属互连(例如，字线)。金属电极6707可以包括堆叠体或多个材料层。在示例性实施例中，接触FET金属化1650的金属电极6707的表面层包括钛(Ti)。在一些这种实施例中，电极表面层包括氮化钛(TiN)，其可以具有化学计量1:1的Ti:N晶格组分以及Na-Cl结晶度，或者可以具有亚化学计量1:m的Ti:N晶格组分，其中m小于1。
STTM器件6704还包括设置于金属电极6707之上的SAF堆叠体6712。在一些示例性实施例中，SAF堆叠体6712包括第一多个双层6713，其形成铁磁材料(例如，Co、CoFe、Ni)和非磁性材料(例如，Pd、Pt、Ru)的超晶格。双层6713可以包括n个双层(例如，n个[Co/Pt]双层，或n个[CoFe/Pd]双层等)，它们由中间的非磁性间隔体6714与第二多个双层6715(例如，p个[Co/Pt])分开。双层的数量n和p可以介于例如2和8之间，并且不需要相等。双层6713和6715内的层厚可以在例如0.1-0.4nm的范围内。间隔体6714提供6713和6715之间的反铁磁耦合。间隔体6714可以是例如小于1nm厚的钌(Ru)层。
在图示的示例性实施例中，电极界面材料层或堆叠体6710和晶种层6711设置于电极6707和SAF堆叠体6712之间。晶种层6711是具有适当组分和微结构的材料，以促成SAF堆叠体6712中的有利的结晶度。在一些实施例中，晶种层6711包括Pt，并且可以基本为纯Pt(即，非人为合金的)。Pt的晶种层很适合作为基于Co/Pt的SAF结构的下层。Pt晶种层6711可以具有例如1-5nm的厚度。电极界面材料层或堆叠体6710用于促成与晶种层111中的(111)织构的有利的FCC结构。Pt晶种层常常沉积成具有FCC结构，除非被下层强烈地模板化。电极界面材料层/堆叠体6710的存在可以防止晶种层基于电极6707(例如TiN的表面)对其晶体结构进行模板化。这样一来，然后可以将电极界面材料层/堆叠体6710视为晶体增强层，以相对于直接在电极6707上沉积晶种层6711时所实现的结晶度增强晶种层6711(和SAF堆叠体6712等)的结晶度。根据一些实施例，电极界面材料/堆叠体6710包括至少一个包括CoFeB的材料层。CoFeB在通过物理气相沉积进行沉积时往往具有非晶微结构。(例如，Pt的)晶种层6711将在存在CoFeB材料层6710的情况下形成具有(111)织构的期望的FCC晶体结构。CoFeB内的后续固相外延工艺然后去掉晶种层6711的模板，从而在用于增强晶种层6711在沉积时的结晶度之后，将CoFeB从非晶转换成具有(111)织构的FCC。
包括一层或多层磁性材料的固定磁性材料层或堆叠体6720设置于SAF堆叠体6712之上。隧穿电介质材料层6730设置于固定磁性材料层或堆叠体6720之上。自由磁性材料层或堆叠体6740设置于隧穿电介质材料层6730之上。自由磁性材料层或堆叠6740包括一个或多个自由磁性材料层。在图示的示例性实施例中，诸如金属氧化物(例如，MgO、VdO、TaO、WO、MoO、HfO)的电介质材料层6770设置于自由磁性材料层/堆叠体6740之上。对于自旋-霍尔效应(SHE)实施方式而言，可以没有这种帽盖层。第二金属电极6780(例如，顶部电极)设置于帽盖材料层6770之上。金属电极6780可以电耦合至背侧金属互连(例如，位线)。值得注意的是，可以相对于晶体管结构604反转材料层6707-6780的次序。
在一些实施例中，STTM器件6704是垂直系统，其中磁层的自旋垂直于材料层的平面(即，磁化易轴在从器件占用面积的平面向外的z方向上)。固定磁层或堆叠体6720可以由适合维持固定磁化方向的任何材料或材料堆叠体构成，而自由磁性材料堆叠体6755在磁性上更软(即，磁化能够相对于固定层更容易旋转到平行和反平行状态)。在一些实施例中，STTM器件6704基于CoFeB/MgO系统，具有MgO隧穿材料层6730、CoFeB固定磁层/堆叠体6720和CoFeB自由磁层6740。在有利的实施例中，所有CoFeB层都具有体心立方(BCC)(001)面外织构，其中织构是指STTM器件6704的层内的晶体学取向的分布。对于至少一些这种实施例而言，高百分比的CoFeB晶体具有优选的(001)面外取向(即，织构程度高)。在一些实施例中，(001)取向的CoFeB磁性材料层6720和6740是用于提高磁性垂直性的富铁合金(即，Fe>Co)。在一些实施例中，Fe含量至少为66％。示例性实施例包括20％-30％的B(例如，Co20Fe60B20)。具有相等部分的钴和铁的其它实施例也是可能的(例如，Co40Fe40B20)。对于固定和/或自由磁层，其它磁性材料组分也是可能的，例如但不限于：Co、Fe、Ni和这些金属的无硼合金(例如，CoFe)。固定和自由磁层6720、6740的膜厚度可以是0.1-2.0nm。
隧穿材料层6730由适合允许多数自旋电流通过该层同时阻碍少数自旋电流(即，自旋过滤器)的材料或材料堆叠体构成，从而影响与STTM器件6704相关联的隧穿磁阻。在一些示例性实施例中，隧穿材料层6730为氧化镁铝(MgAlO)。在其它实施例中，隧穿材料层6730是已知适合本目的的任何材料。隧穿材料层6730还可以提供结晶模板(例如，具有(001)织构的多晶BCC)，以用于自由磁性材料层140和/或固定磁性材料层6720、尤其是用于CoFeB/MgO/CoFeB实施例的固相外延。
如上所述，可以在晶片层级(例如，方法101)或有选择性地(例如，方法3801)执行背侧显露。同样如上所述，晶片层级背侧显露可能对于将前侧器件(例如，FET)的构层接合到已经在施主衬底中预先制造的器件的另一构层是尤其有用的。因此，尽管以上论述中的一些已经描述了背侧处理可以如何构建与前侧器件相反或面对的背侧器件(例如，FET、TFET、TFT、STTM)，但构层到显露的背侧的晶片层级接合是可以生成器件堆叠体的另一种技术。根据前侧和背侧器件所需的处理条件和/或材料之间的兼容水平，这些技术中的任一种可以更适于特定器件堆叠体。例如，需要高温半导体生长或热退火的背侧器件可能不很适合通过背侧处理进行的递增制造，除非背侧处理被集成到前侧处理的前端操作中。
诸如很多TFT、氧化物半导体TFET或STTM器件的低温兼容器件可能很适合其通过背侧处理进行递增制造，不过通过晶片层级背侧接合可以更容易地集成其它器件。例如，基于自旋的存储器件的另一示例是铁电存储器(FEM)，其中铁电隧穿结(FTJ)包括设置于两个金属电极之间的FE势垒。在这种FEM器件中，可以控制铁电材料内的极化，以调制通过非易失方式跨越FTJ的隧穿电流。根据铁电势垒的极化，更多或更少的导电电子能够通过量子机械方式隧穿通过铁电势垒。FEM是高级电子存储器应用的一种有吸引力的选项，因为可以经由已知为隧穿电阻(TER)效应的纯电子机制来控制取决于自旋的传输性质。不过，在FEM中成功使用FTJ再次取决于具有足以保持状态的热力学稳定性的结。指示了：FE材料层内以及该材料层的界面处的纳米结构缺陷从自发极化显著转移，导致更低的结稳定性。因此，为了形成完全利用TER效应的FEM，可能需要非常精确的高温外延膜生长。然而，并不清楚如何结合可制造的存储器位单元中的可操作晶体管提供这种高质量的铁电材料，和/或如何可以在还包括扩展逻辑(CMOS)电路的片上系统(SoC)内嵌入这种存储器。例如如本文所述的在背侧处理期间制造这种器件可以克服这种挑战。例如，在显露晶体管背侧之后，可以使施主衬底上独立形成的FTJ堆叠体紧密接触FET的端子、或者任何中间互连金属化，以形成包括一个晶体管和一个基于自旋的双稳态或多态电阻器的堆叠式基于自旋的存储器位单元。
图68A示出了根据一些堆叠1T1R实施例的沿图6中所示B-B’平面的晶体管结构604的截面图、以及背侧STTM器件6804。对于这些示例性实施例而言，前侧非平面晶体管结构604的源极或漏极端子和STTM器件6704的电极直接接触。可以通过选择性背侧处理(例如，源极/漏极半导体1640和背侧互连金属化1650的背侧生长)来促进这种直接接触。替代地，可以在背侧STTM器件和前侧FET的电极之间设置背侧互连布线金属化的一个或多个层级。在图68A中，为了适应与FE隧穿层6840相关联的高外延温度，可以将包括预先制造的STTM器件6804的器件构层接合到晶体管结构604的背侧(例如，使用任何已知的层转移工艺)。例如，穿过诸如Au的接合金属的接合界面6199指示这种接合结构。
图68B示出了根据一些替代实施例的沿图6中所示B-B’平面的晶体管结构604的截面图和背侧STTM器件6804，其中STTM器件6804已经被接合到晶体管结构604的显露的背侧表面。对于这种实施例而言，并非形成与晶体管结构604的源极/漏极端子的直接接触，而是在背侧显露期间暴露穿过晶体管结构604的填充的深过孔385，并且填充的深过孔385依赖于形成与STTM电极6807的电接触。在背侧显露之后，可以在晶体管结构604的背侧上沉积接合金属，从而与填充的深过孔385形成接触。然后可以将接合金属与另一接合金属接合，以形成将STTM器件6804连结到晶体管结构604的接合界面6199。然后可以将STTM器件6804与施主衬底(未描绘)分开。填充的深过孔385延伸通过整个晶体管结构厚度Tc，其中深过孔金属化的一个端部接触源极/漏极金属化650，并且深过孔金属化的另一个端部接触接合金属。
在STTM器件6804(图68A或图68B)中，铁电隧穿层6840设置于接近FE隧穿层6840的金属电极6807和接近缓冲层6850的另一金属电极6880之间。在一些实施例中，金属电极6880电耦合至背侧金属互连(例如，位线)。金属电极6807通过晶体管结构604电连接到前侧金属互连(例如，源极线)。晶体管结构604可以进一步连接到另一前侧金属互连(例如，字线)。
FE隧穿层6840可以是已知具有铁电相并在某一最低操作温度(例如室温(例如，25℃))以上呈现出TER效应的任何材料。在一些实施例中，FE隧穿层6840具有钙钛矿晶体结构并且为单晶。FE隧穿层6840的自发极化场可以正交对准到FE隧穿层6840的表面。示例性FE隧穿层材料包括但不限于Βi4Τi3O12、SrBi2Ta2O9、SrRuC3、(Ba,Sr)TiO3、BiMnO3、BiFeO3、PbTiO3和Pb(Zr,Ti)O3。在一些有利实施例中，FE隧穿层6840为BaTiO3(即，BTO)。在一些实施例中，FE隧穿层6840具有的厚度小于5nm，有利地小于3nm，并且更有利地小于2nm(例如，1-1.5nm)。对于示例性BTO实施例而言，一个钙钛矿单位单元为～0.4nm，使得FE隧穿层6840可以具有小到2-3个BTO单位单元的厚度。
FE隧穿层6840直接接触缓冲层6850。缓冲层6850可以具有很多功能，例如但不限于维持与FE隧穿层6840的高质量晶体界面，在与FE隧穿层6840的界面处设置功函数差异，调谐FE隧穿层内的应变，以及促进FE隧穿层6840的转移。在一些实施例中，缓冲层6850是与FE隧穿层6840相同的单晶的部分，但组分不同。例如，缓冲层6850还可以具有钙钛矿晶体结构。在其它实施例中，缓冲层6850具有与FE隧穿层6840不同的结晶度，例如，立方而非四方(钙钛矿)。缓冲层6850不必是FE材料，并且可以是例如顺电性的。在一些实施例中，缓冲层6850的材料具有与FE隧穿层6840的材料不同的晶格常数。在一些实施例中，缓冲层6850具有比FE隧穿层6840更小的晶格常数。更小的晶格常数可以有益地使FE隧穿层6840发生应变，有利地增大与FTJ相关联的自发极化。对于这种实施例而言，FE隧穿层6840可以发生假晶应变，以匹配缓冲层6850的晶格常数。示例性缓冲层材料包括但不限于SrTiO3、LaGaO3、DyScO3、GdScO3、SmSCo3、LaAlSrTi和KTaO3。在FE隧穿层6840为BTO的一些有利实施例中，缓冲层6850是也具有钙钛矿晶体结构的(La,Sr)MnO3(即，LSMO)。可以有利地掺杂缓冲层6850以减小电阻率，但在示例性实施例中，为缓冲层6850采用的材料的比电阻显著高于金属电极6897、6680的比电阻。在一些实施例中，缓冲层6850的厚度不超过100nm，有利地小于50nm，并且更有利地小于25nm。
金属电极6807可以是已知与FE隧穿层6840形成FTJ的任何金属材料。金属电极6807有利地是多晶的或非晶的，而不是单晶的。多晶金属化可以具有织构，其中晶畴的总体相对于FE隧穿层6840的晶体取向有利于特定取向。金属电极6807可以是元素金属、其合金、氧化物或其氮化物。金属电极6807可以具有小于缓冲层6850的一半的比电阻。在一些实施例中，金属电极6807是铁磁(FM)材料，例如Co、Fe或其合金。在替代实施例中，金属电极6807为Pt、In2O3或IrO2，其中任一种都可以有利地减小去极化场。
金属电极6880也可以是多晶的或非晶的。多晶形式的金属电极6880也可以具有织构，其中晶畴的总体相对于缓冲层6850的晶体取向有利于特定取向。金属电极6880可以是元素金属、其合金、氧化物或其氮化物。金属电极6880可以具有小于缓冲层6850的一半的比电阻。在一些示例性实施例中，金属电极6880为Co或Cu、或具有相当的比电阻的另一种金属。金属电极6880可以是任何厚度。
在一些实施例中，器件构层的显露的背侧接合到热导管，热导管可以进一步耦合到与器件堆叠体的占用区域相邻的热沉，以提供能够传导在构层中的器件的操作期间生成的热量的横向热导管。第二器件构层可以类似地接合到热导管的相对侧，例如，如图69中进一步所示，图69是沿同样在图6中所示的B-B’的截面图。在图69中，例如，利用沉积于晶体管结构604的与热导管6980形成接合界面6199的显露的背侧上的接合金属，将包括晶体管结构604的第一器件构层接合到热导管6980。取决于背侧上暴露的前侧结构的导电性，可以在晶体管结构604的背侧和接合金属之间设置一个或多个绝缘材料层。例如，在图69中，背侧隔离电介质1120与半导体主体610的显露的背侧接触，以使晶体管结构604的半导体区与接合金属和热导管6980电绝缘。
热导管6980可以是具有适当热导率的任何材料，例如比例如晶体硅具有更好热导率的任何材料。在一些实施例中，热导管6980是体材料，例如元素金属或合金金属，并且充当散热器。在其它实施例中，热导管6980具有更复杂的预先制造的结构，并且充当例如热管。热导管6980可以是任何厚度。对于热导管6980是同质金属板衬底的一些示例性实施例中，其具有介于20μm和300μm之间的厚度。
第二器件构层可以进一步接合到背侧热导管的第二侧。对于这种实施例而言，热导管然后充当器件构层对的核心。成对的器件构层可以基本相同，例如，都包括晶体管结构(例如，图69中所示的604和6904)。替代地，成对的器件构层可以是不同的(例如，第一器件构层包括DRAM电容器结构，而第二器件构层包括存取晶体管结构)。在图69的示例中，FET单元6904具有接合到热导管6980的第二侧的背侧，并且接合界面6999基本是接合界面6199的镜像。利用设置于器件构层之间的热导管6980，相对于第一器件与另一个直接接触(例如，图61A-68B)的直接器件堆叠改善了横向热传导(例如，沿B-B’平面)。在器件构层的分离之后，热导管6980然后可以进一步耦合到设置于与分层的管芯相邻的宿主上的热沉。
要注意的是，可以通过使用本文所述的技术显露背侧结构来促进器件结构的电测试。背侧结构可以包括用于测试一个或多个晶体管器件、电器件、测试器件等的任何适当结构。例如，本文中关于通过电测试器的接触所描述的背侧结构是提供用于电测试器或电测试设备的导体、探针、探测元件、导电引脚等的接触部的任何适当导电结构或元件。背侧结构可以进一步提供或连接到布线、迹线、金属化等，使得背侧结构提供通往晶体管器件、电器件、测试器件的端子、多个这种端子等端子的电耦合。如本文所用，诸如背侧结构或前侧结构等的提供通往器件端子或端子的电耦合的结构指示背侧或前侧结构是端子的连续部分(例如，背侧或前侧结构和端子是相同材料)，背侧或前侧结构相对于端子是连续的(例如，背侧或前侧结构和端子直接接触)，或者背侧或前侧结构电耦合到端子(例如，在背侧或前侧结构和端子之间有电布线、迹线、线路等)。可以使用本文所述任何一种或多种适当技术经由管芯的背侧暴露背侧结构。类似地，可以使用本文所述任何一种或多种适当技术经由管芯的前侧暴露前侧结构。这种背侧结构和/或前侧结构可以提供本地耦合(例如，到单个被测器件)或全局耦合(例如，到多个被测器件)。
例如，管芯的电测试可以包括具有源极端子、漏极端子和栅极端子的晶体管器件(例如，平面或非平面晶体管)的电测试。在实施例中，源极端子经由通过管芯的背侧暴露的背侧结构电耦合到电测试器。在实施例中，漏极端子经由通过管芯的背侧暴露的背侧结构电耦合到电测试器。在另一实施例中，栅极端子经由通过管芯的背侧暴露的背侧结构电耦合到电测试器。此外，在接触背侧结构期间，可以接触前侧结构，使得前侧结构提供通往晶体管器件、电器件、测试器件等的另一个端子的电耦合。在仅背侧测试或背侧和前侧同时测试中，在接触晶体管器件、电器件、测试器件等的端子期间，在管芯上执行电测试，以生成电测试数据，其可以被存储到存储装置(例如，计算机存储器)，被发送到远程装置等。可以提供这种器件的电耦合，使得耦合仅通往器件，或者使得同时形成通往几个器件的耦合，或者使得形成通往为几个器件服务的一个或多个端子(例如，源极端子)的耦合，同时形成通往仅为特定被测器件服务的另一个端子(例如，栅极电极)的耦合。
在实施例中，一种对管芯进行电测试的方法包括将通过管芯的背侧暴露的背侧结构对准到电测试器的探针的多个导电引脚中的第一导电引脚。然后第一导电引脚接触到背侧结构。背侧结构可以是本文论述的任何适当的背侧结构，并且可以提供通往用于测试的、诸如平面晶体管器件、非平面晶体管器件等的任何一个或多个器件的电耦合。在实施例中，背侧结构是背侧源极或漏极接触金属化。在实施例中，背侧结构是背侧栅极电极。在实施例中，背侧结构是第一背侧金属化层(例如，金属1层)的金属化结构，从而向晶体管的源极端子、漏极端子或栅极端子提供电布线。在实施例中，背侧结构提供通往管芯的晶体管的晶体管端子的电耦合。然后通过至少第一导电引脚在管芯上执行电测试算法以生成对应于管芯(例如，被测管芯的器件)的电测试数据。例如，可以将电测试数据存储到电测试器或其它器件的电子存储装置。通过并行或串行方式，可以测试管芯的任何数量的器件，或者可以测试跨越两个或更多管芯的任何数量的器件。在实施例中，可以使用仅背侧测试或背侧和前侧同时测试来同时测试管芯的所有主体器件(例如，要测试的器件)。在实施例中，可以使用仅背侧测试或背侧和前侧同时测试来同时测试跨越多个管芯(例如，两个或更多个)的主体器件。
可以在完成管芯处理之前或在流程最后(例如，前段流程处理的最后)提供这种基于背侧显露的电测试技术。例如，如果要在最终器件中提供多个背侧金属层，则可以在施加多个金属层(例如，8个金属层)中的第一金属层(例如，金属1)之后执行电测试，使得第一金属层提供本文所述的用于电测试的背侧结构。此外，或者替代地，可以在完成背侧金属堆叠体(例如，多个金属层和中间过孔层)之后执行电测试，使得最终金属层提供用于电测试的背侧结构(例如，该背侧结构在最终金属层中，等等)。
此外，在一些实施例中，这种电测试(例如，接触背侧结构以用于执行电测试算法)可以包括同时接触一个或多个前侧结构。例如，通过管芯的前侧暴露的前侧结构可以对准到电测试器的另一探针的多个引脚中的导电引脚。例如，在执行电测试算法期间，一个探针可以电耦合到管芯的前侧，并且另一个探针可以电耦合到管芯的背侧。然后可以在使背侧探针的导电引脚接触到上述背侧结构的同时，使前侧探针的导电引脚接触到前侧结构。前侧结构由此可以提供通往被测器件的第二端子的电耦合，并可以通过前侧和背侧导电引脚执行电测试算法以生成电测试信号。
被前侧探针引脚接触的前侧结构可以是任何适当结构，并可以提供通往被测器件的任何适当端子的电耦合。在实施例中，被测器件为晶体管器件，背侧结构提供通往源极端子的电耦合，并且前侧结构提供通往栅极端子或漏极端子的电耦合。在实施例中，被测器件是晶体管器件，背侧结构提供通往源极端子的电耦合，并且前侧结构提供通往栅极端子的电耦合，使得第二前侧结构(耦合到另一前侧探针引脚)提供通往漏极端子的电耦合。在实施例中，被测器件为晶体管器件，背侧结构提供通往栅极端子的电耦合，并且前侧结构提供通往源极端子或漏极端子的电耦合。
可以暴露被测管芯的前侧和背侧，以使用任何一种或多种适当技术进行电测试。在实施例中，可以在晶片层级执行电测试(例如，在切块之前)，并且出于支撑的目的，晶片可以具有在其前侧之上的宿主衬底，使得宿主衬底在被测管芯的前侧之上。在这种实施例中，被导电引脚接触的前侧结构可以是宿主衬底的金属化结构，使得金属化结构和/或电耦合到金属化结构的迹线或线路提供通往进行电测试的器件端子的电耦合。亦即，宿主衬底可以包括用于对其上设置了宿主衬底的管芯进行电测试的布线。在具有这种宿主衬底的其它实施例中，宿主衬底可以包括一个或多个开口以提供导电引脚，以接触下方的前侧结构，例如器件端子自身或设置于器件端子之上的金属化层的金属化结构。在其它实施例中，在电测试期间可以不提供宿主衬底。在这种实施例中，构建于管芯(例如，晶片)的前侧之上的金属化层可以在电测试期间提供机械支撑。例如，可以构建前侧金属化层(例如，8个金属化层等和对应的过孔层和绝缘材料)，可以显露管芯的背侧(利用或不利用前侧支撑结构，例如宿主衬底)，并且金属化层可以如上所述在经由前侧和背侧进行电测试期间提供支撑。
图70是根据一些实施例的经由背侧7051对测试管芯7050进行测试的电测试设备7001的等距视图。如所示，电测试设备7001包括电耦合到包括空间变换器7004的探针7011的电测试器(E测试器)7002。在一些实施例中，电测试器7002是被配置用于IC的功能、性能和/或应力测试的商用自动测试设备(ATE)。在实施例中，电测试器7002包括存储装置(例如，用于存储电测试数据的计算机存储器)和/或向远程装置发送电测试数据的通信装置。如所示，在电测试器7002和空间变换器7004之间提供电耦合7003。可以使用任何适当结构和技术，例如使用探针接口测试适配器(ITA)等提供电耦合7003。如所示，空间变换器7004进一步在电耦合7003和测试管芯7050的背侧7051之间提供电连接。在例示的实施例中，空间变换器7004包括衬底7015，并且电耦合7003形成通往设置于衬底7015的前侧上的金属化7010的电连接。空间变换器7004还包括将金属化7010电耦合到从衬底7015的第二侧延伸的探针引脚阵列7025的导电迹线布线(未示出)。衬底7015还可以包括额外电路，以调整电测试器7002和测试管芯7050之间的信号。在一些示例性实施例中，衬底7015是有机聚合物，其可以有利地促进制造探针引脚阵列7025。
如图70中所示，可以将测试管芯7050和要测试的晶片7000的其它管芯的背侧7051暴露于电测试设备7001的探针引脚阵列7025。例如，测试管芯7050的背侧7051可以包括可以被探针引脚阵列7025的导电引脚电接触的背侧结构(图70中未示出)。本文论述的背侧显露技术可以有利地提供背侧结构的显露，以用于测试管芯7050的电测试，以使得背侧结构可以容易地被探针引脚阵列7025接触，如本文中进一步示出并论述的。例如，探针引脚阵列7025的导电引脚可以通过显露的过孔背侧7051访问本地(例如，单个器件层级)端子。
在电管芯测试操作期间，将测试管芯7050的背侧结构(例如，测试点)与探针引脚阵列7025对准，并使其与探针引脚阵列7025电接触。可以使用诸如自动化测试设备操纵技术的任何一种或多种适当技术执行这种对准和电接触。在一些实施例中，使通过测试管芯7050的背侧7051暴露的背侧结构与探针引脚阵列7025接触，并通过探针引脚阵列7025在测试管芯7050(例如，测试管芯7050的测试器件)上执行电测试算法，以生成电测试数据。如所示，在一些实施例中，电测试设备7001包括空间变换器7004，以在电测试器7002和测试管芯7050之间提供连接。在其它实施例中，电测试设备7001包括测试管芯插座或类似结构，以在电测试器7002和测试管芯7050之间提供连接。
如本文进一步所述，测试管芯7050的任何适当背侧结构都可以被探针引脚阵列7025的一个或多个引脚电接触。在一些实施例中，可以整体上经由测试管芯7050的背侧7051执行测试管芯7050的器件的测试。在其它实施例中，在测试管芯7050上执行电测试算法期间可以同时接触测试管芯7050的背侧和前侧结构。
图71是根据一些实施例的同时经由背侧7051和前侧7151对测试管芯7050进行测试的电测试设备7101的等距视图。如所示，电测试设备7101包括电耦合到包括空间变换器7004的探针7011和包括空间变换器7104的探针7111的电测试器7002。电测试设备7101可以是被配置用于使用同时的前侧和背侧测试对IC进行功能、性能和/或应力测试的自动化测试设备。如上所述，电测试器7002可以包括存储装置和/或通信装置以存储和/或发送电测试数据。如所示，在电测试器7002和空间变换器7004之间提供电耦合7003，并且在电测试器7002和空间变换器7104之间提供电耦合7103。可以使用任何适当结构和技术，例如使用探针接口测试适配器等来提供电耦合7003、7103。空间变换器7004可以提供任何连接并具有任何特性，如本文所述。同样如所示，空间变换器7104在电耦合7103和测试管芯7050的前侧7151之间提供电连接。在例示的实施例中，空间变换器7004包括衬底7115，并且电耦合7103形成通往设置于衬底7115的前侧上的金属化(未示出)的电连接。空间变换器7104还包括将金属化电耦合到从衬底7115的第二侧延伸的探针引脚阵列7125的导电迹线布线7120(或金属化)。如衬底7015那样，衬底7115还可以包括额外电路，以调整电测试器7002和测试管芯7050之间的信号，并且衬底7115可以是有机聚合物，以促进探针引脚阵列7025的制造。不过，衬底7015、7115可以包括任何一种或多种适当的材料(它们可以彼此相同或不同)。
如图71所示，可以将测试管芯7050和要测试的晶片7000的其它管芯的背侧7051暴露于探针引脚阵列7025，同时将测试管芯7050和要测试的晶片7000的其它管芯的前侧7151暴露于探针引脚阵列7125。例如，测试管芯7050的背侧7051可以包括可以被探针引脚阵列7025的导电引脚电接触的背侧结构(图71中未示出)，并且测试管芯7050的前侧7151可以包括可以被探针引脚阵列7125的导电引脚电接触的前侧结构(图71中也未示出)。
在管芯电测试操作期间，将测试管芯7050的背侧和前侧结构(例如，测试点)对准，并使其与探针引脚阵列7025和探针引脚阵列7125分别电接触。可以使用诸如自动化测试设备操纵技术等的任何一种或多种适当技术执行这种对准和电接触。例如，使被测试管芯7050的背侧7051暴露的背侧结构和被测试管芯7050的前侧7151暴露的前侧结构同时分别接触探针引脚阵列7025和探针引脚阵列7125，并通过导电探针引脚的阵列在测试管芯7050上执行电测试算法，以生成电测试数据，电测试数据可以保存在电测试器7002的存储装置中和/或发送到远程装置(未示出)。在图示的实施例中，电测试设备7101包括空间变换器7004和空间变换器7104，以在电测试器7002和测试管芯7050之间提供连接。在其它实施例中，替代空间变换器7004和空间变换器7104中任一者或两者，可以提供测试管芯插座或类似结构以在电测试器7002和测试管芯7050之间提供连接。
图72为根据一些实施例的示出了电测试处理方法7201的流程图。可以在晶片层级实践方法7201。在一些示例性实施例中，可以通过方法7201处理大衬底(例如，直径300或450mm)晶片。例如，可以通过方法7201处理包括测试管芯7050和其它要测试管芯的晶片7000。如本文所用，使用术语测试管芯表示要测试的或正在测试的管芯。要测试的测试管芯的器件或结构可以集成于管芯中或独立地提供于测试管芯等的场部分或划线部分中。此外，要测试的测试管芯的器件或结构可以是任何适当器件或结构，例如晶体管器件、电器件、测试器件、测试片、测试材料等。通过将电测试器电耦合到器件或结构的一个或多个端子而执行器件或结构的电测试。经由要测试的测试管芯的背侧结构和/或前侧结构提供这种电耦合。
在操作7205处，方法7201开始于包括管芯的暴露的背侧结构的晶片。例如，晶片可以包括用于电测试的管芯，使得管芯包括用于测试的器件(例如，晶体管器件)。由管芯的背侧暴露的背侧结构是或提供通往待测试器件(例如，晶体管器件的晶体管端子)的端子的电耦合。在一些实施例中，暴露的背侧结构是要测试器件或结构的端子。例如，如果要测试器件为晶体管器件(例如，平面或非平面器件)，则暴露的背侧结构可以是源极端子、漏极端子、栅极端子、源极金属化、漏极金属化、栅极金属化或其任何组合。如果要测试的器件是测试器件(例如，电耦合的鳍状物的链、用于测试的材料样本等)，暴露的背侧结构可以是其端子。
作为一个示例，在测试管芯的晶体管器件(例如，FET晶体管)中，暴露的背侧结构是FET的源极金属化。在实施例中，暴露的背侧结构是与端子连续的金属化结构。在其它实施例中，暴露的背侧结构是设置于晶体管器件或测试器件之上的金属化层的金属化结构，使得金属化层提供从金属化结构到端子的选择性布线。例如，金属化结构和端子可以是连续的，它们彼此电接触，或者与任何数量的中间导电材料电接触。例如，金属化结构可以是金属1层等的结构等，并且可以经由以下序列形成通往端子的电接触或耦合：金属1的金属化结构、接触部、端子金属化、端子。在另一个示例中，金属化结构是最后金属层(例如，金属8等)的结构，并且可以经由以下序列形成通往端子的电接触或耦合：金属8的金属化结构、通过较低层级金属和接触层的布线、端子金属化、端子。可以提供金属化结构和端子之间的任何适当电耦合。
方法7201在操作7210处继续，在此，将探针的导电引脚与在操作7205处接收或生成的管芯的对应的暴露背侧结构对准。可以使用诸如配准技术等的任何一种或多种适当技术将探针的导电引脚对准到对应的暴露背侧结构。例如，将通过管芯的背侧暴露的背侧结构对准到电测试设备的探针的多个导电引脚中的导电引脚。如所示，任选地，可以将第二探针的导电引脚与在操作7205处接收或生成的管芯的对应的暴露前侧结构对准。例如，可以将通过管芯的前侧暴露的前侧结构对准到电测试器的第二探针的多个导电引脚中的第二导电引脚。例如，方法7201可以提供仅背侧电测试或同时背侧和前侧电测试。
在执行同时背侧和前侧电测试的示例中，暴露的前侧结构可以是任何适当结构，例如器件端子自身、提供通往端子的电耦合的金属化结构等。在一些实施例中，使用宿主衬底、金属化层的堆叠体等基本上通过前侧提供在操作7205处接收的晶片的结构支撑。在使用宿主衬底的示例中，可以提供宿主衬底中的开口以暴露用于电测试接触的前侧结构，或者宿主衬底可以提供或包括前侧结构电测试接触、连同通往端子的电布线。如本文所述，可以使用导电材料的连续结构提供这种电布线。
这种同时背侧和前侧电测试为要测试的器件或结构的访问端子提供了各种组合。例如，在测试平面或非平面晶体管的语境中，取决于晶体管的配置，可以从前侧或背侧接触任何端子(例如，源极、漏极、栅极)。在实施例中，从背侧接触源极端子，并且从前侧接触漏极和栅极端子。在实施例中，从背侧接触栅极端子，并且从前侧接触源极和漏极和栅极端子。不过，使用本文论述的技术，可以实践端子接触的任何组合。此外，对于测试结构(例如，电耦合的鳍状物的链、用于测试的材料样本等)而言，可以从背侧接触测试结构的第一端子，并且可以从前侧接触测试结构的第二端子。如本文所述，可以通过如下方式形成这种接触：将探针的导电引脚接触到暴露的前侧或背侧结构，使得暴露的结构被进一步电耦合到相关端子或提供通往相关端子的电耦合。
方法7201在操作7215处继续，在此，使在操作7210处对准的导电引脚(例如，仅背侧探针引脚或背侧和前侧探针引脚两者)与相应结构接触，以提供通往电测试器的电耦合。例如，将导电引脚接触到背侧结构，使得背侧结构提供通往晶体管器件的晶体管端子的电耦合和/或同时使第二导电引脚接触到前侧结构，使得前侧结构提供通往晶体管器件的第二晶体管端子的电耦合。可以使用诸如自动化测试设备操纵技术等的任何一种或多种适当技术将导电引脚接触到对应的暴露背侧结构和/或前侧结构。在操作7210处接触的导电引脚可以相对于在操作7205处接收的晶片在任何空间层级和/或器件集成层级提供电测试。
例如，在空间上，电测试可以提供单个管芯的测试、两个或更多管芯的同时测试、晶片宽度测试等。这种电测试可以由单个背侧探针、多个背侧探针、单个背侧探针和单个前侧探针、或者多个背侧探针或前侧探针等来提供。在实施例中，将通过第二管芯的背侧暴露的第二背侧结构对准到电测试器的第二探针的多个导电引脚的第二导电引脚，同时使导电引脚接触到背侧结构，使第二导电引脚接触到第二背侧结构，以使得第二背侧结构提供通往第二管芯的第二晶体管器件的第二晶体管端子的电耦合，并且同时执行电测试算法，通过至少第二导电引脚在第二管芯上执行第二电测试算法，以生成对应于第二管芯的第二电测试数据。例如，端子为源极端子，并且第二端子为栅极端子。不过，可以使用这种技术耦合端子的任何组合。
此外，被测试的器件和/或结构可以是部分形成的器件、完全形成的器件、通过一个或多个金属化层集成的完全形成的器件等。而且，测试的器件和/或结构可以是为测试目的而形成的器件。在实施例中，将第二背侧结构对准到探针的一个或多个导电引脚中的第二导电引脚，并且同时使导电引脚接触到背侧结构，使第二导电引脚接触到第二背侧结构，使得第二背侧结构提供通往管芯的测试器件的电耦合。例如，测试器件可以是电耦合的半导体鳍状物的链、测试片、测试材料等。
方法7201在操作7220处继续，在此，经由在操作7215处接触的导电引脚执行电测试算法，以生成电测试数据。例如，在使导电引脚接触到背侧结构期间，可以通过至少第一导电引脚在管芯上执行电测试算法，以生成对应于管芯的电测试数据。此外，可以通过接触到管芯的背侧和/或前侧结构的任何或全部导电引脚在管芯上执行电测试算法。在操作7220处执行的电测试算法可以包括任何适当的电探测、功能缺陷测试、电测试模式等。
方法7201以输出电测试数据和/或向存储装置(例如，计算机存储器)存储这种电测试数据而完成。电测试数据可以本地存储于电测试器处和/或存储于一个或多个远程装置。例如，可以使用电测试器的通信功能将电测试数据从电测试器发送到一个或多个远程装置。
如上所述，同时背侧和前侧电测试为要测试器件或结构的访问端子提供了各种组合。图73-图80提供了根据一些实施例的示例性同时背侧和前侧电测试配置。不过，可以通过仅背侧访问和/或通过由背侧和/或前侧访问的端子的任何配置来实施本文所述的电测试技术。
图73是根据一些实施例的使用同时前侧和背侧接触进行电测试的非平面晶体管结构1304的平面图。相对于非平面晶体管结构1304示出的粗点划线表示平面，图74A-74C、图75A-75C和图76A-76C进一步提供了沿该平面的截面图。使用本文所述且相对于方法7201所示的技术，可以针对非平面晶体管结构1304经由其暴露的背侧提供背侧电测试处理。
如图73中所示，在一些实施例中，可以使用导电引脚7301、7302和7303对非平面晶体管进行电测试。例如，非平面晶体管结构1304可以是进行电测试的晶体管器件。额外的器件单元772可以是例如存储单元、功率晶体管结构、RF晶体管结构、光学器件单元等的任何单元，它们可以与非平面晶体管结构1304并行地、在非平面晶体管结构1304之前或之后被电测试，或根本不被电测试。在例示的示例中，可以提供IC管芯771作为用于电测试的测试管芯(例如，测试管芯7050)，并且可以经由通过导电引脚7301、7302和7303的接触来测试IC管芯771的一个或多个晶体管。如所示，非平面晶体管结构1304包括源极/漏极半导体640、源极/漏极金属化650、将栅极电极673与源极/漏极金属化650和/或源极/漏极半导体640分开的间隔体电介质671、以及背侧衬底775之上的场隔离电介质680。
在例示的示例中，经由IC管芯771的前侧7151提供导电引脚7301、7302，并经由IC管芯771的背侧提供导电引脚7303(如具有阴影线的导电引脚7303所示)。要指出的是，为了表示清晰的缘故，相对于图70和图71的管芯上下倒置了图73的管芯。此外，如本文进一步所示，与导电引脚7303接触的源极/漏极金属化1650在IC管芯771的背侧上。尽管图73和后续的截面示出了从前侧7151接触栅极电极673和源极/漏极金属化650和源极/漏极半导体640(例如，源极或漏极)并从背侧接触源极/漏极金属化1650和源极/漏极半导体(例如，源极或漏极)的示例，但可以使用本文论述的电测试技术形成非平面晶体管结构1304的前侧和背侧端子接触的任何组合。
例如，取决于被测器件的配置，可以相应地形成前侧和背侧接触。在实施例中，从背侧接触晶体管器件的所有栅极、源极和漏极端子。在实施例中，从背侧接触晶体管器件的栅极端子，并从前侧接触源极和漏极端子两者。在实施例中，从前侧接触晶体管器件的源极和漏极端子，并从背侧接触栅极端子。此外，尽管相对于非平面晶体管结构1304论述，但可以与平面晶体管、测试结构、另一器件类型(例如，存储器件、功率晶体管器件、RF晶体管器件、光学器件等)形成这种接触。尽管导电引脚7301、7302和7303被示为直接在对应端子之上或之下，但在一些实施例中，可以提供不直接在对应端子之上的中间结构，以用于接触导电引脚7301、7302和7303。例如，可以通过提供通往对应端子的布线来放松导电引脚7301、7302和7303的所需密度。
图74A、图75A和图76A示出了相对于背侧和前侧电测试接触的各种实施例的沿图73中所示的A-A’平面的非平面晶体管结构1304的截面图。图74B、图75B和图76B示出了相对于背侧和前侧电测试接触的各种实施例的沿图73中所示的B-B’平面的非平面晶体管结构1304的截面图。图74C、图75C和图76C示出了相对于背侧和前侧电测试接触的各种实施例的沿图73中所示的C-C’平面的非平面晶体管结构1304的截面图。
图74A、图74B、图74C示出了根据一些实施例的被用于电测试的导电引脚接触的非平面晶体管结构1304的截面图。例如，图74A、图74B、图74C提供了针对如下实施例的电测试结构，其中非平面晶体管结构1304包括前侧堆叠体690和设置于其前侧之上的宿主衬底202，以使得宿主衬底202包括用于接触电测试引脚的前侧结构。图74A、图74B、图74C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。如所示，非平面晶体管结构1304包括半导体主体780、设置于栅极电介质845之上的栅极电极673、耦合到源极/漏极半导体640的源极/漏极金属化650、耦合到源极/漏极半导体1640的源极/漏极金属化1650、中间层210、以及蚀刻掩模1410。例如，源极/漏极金属化650和源极/漏极半导体640可以是源极或漏极，而源极/漏极金属化1650和源极/漏极半导体1640则会是相对的(例如，漏极或源极)。如本文所用，栅极电极673、源极/漏极半导体640和源极/漏极半导体1640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并且可以测试非平面晶体管结构1304。
同样如图74A和图74B所示，导电引脚7301、7302与宿主衬底202物理接触。此外，导电引脚7302通过宿主衬底202和前侧堆叠体690电耦合到栅极电极673，并且导电引脚7301通过宿主衬底202、前侧堆叠体690和源极/漏极金属化650电耦合到源极/漏极半导体640。在图74A、图74B、
图74C的实施例中，宿主衬底202包括前侧结构7411、7412，使得导电引脚7301、7302可以被对准，并且然后接触到前侧结构7411、7412以用于进行电测试。例如，导电引脚7301、7302可以是探针的多个引脚的个体导电引脚。导电引脚7301、7302被分别对准到宿主衬底202的前侧结构7411、7412并如本文所述与前侧结构7411、7412接触。在执行这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
宿主衬底202的前侧结构7411、7412可以包括用于将导电引脚7301、7302分别电耦合到源极/漏极金属化650和栅极电极673的任何适当结构和材料。例如，前侧结构7411、7412可以是导电焊盘、迹线等。例如，前侧结构7411、7412可以是或包括诸如铜等金属。此外，宿主衬底202和前侧堆叠体690提供从前侧结构7411、7412到对应端子(以及在源极/漏极端子的情况下的任选的金属化)的电气线路、布线、接触等以用于进行电测试。这种电耦合由将导电引脚7301、7302分别连接到源极/漏极半导体640和栅极电极673的阴影线示出。将要认识到，前侧结构7411、7412不需要直接在其对应特征和/或端子之上(为了图示清晰起见而示出了这种取向)。此外，从前侧结构到对应特征和/或端子的布线可以采取通过宿主衬底202和前侧堆叠体690的任何适当布线。
同样如图74B和图74C所示，导电引脚7303与源极/漏极金属化1650物理接触，这样提供了通往源极/漏极半导体1640的电耦合。在电测试的语境中，源极/漏极金属化1650提供了通过非平面晶体管结构1304的背侧暴露的背侧结构。如相对于导电引脚7301、7302所述，导电引脚7303可以是探针的多个引脚的个体导电引脚。导电引脚7303被对准到源极/漏极金属化1650并与其接触。在接触之后，并且在将导电引脚7301、7302耦合到源极/漏极半导体640和栅极电极673期间，执行电测试以生成电测试数据。在一些实施例中，如相对于图76A、图76B、图76C进一步所述，导电引脚7303可以接触背侧金属化堆叠体的背侧结构和/或宿主衬底，并且可以向栅极电极673提供电布线。
本文论述的导电引脚7301、7302、7303和(例如，导电探针引脚阵列的)的任何其它导电引脚可以具有任何适当尺寸、形状和材料，以用于电气和物理接触其相应的电测试结构。例如，导电引脚可以包括金属或其它导体，例如铜等，并且可以具有圆柱形状和/或锥形尖端等。此外，尽管被示为耦合到单个晶体管或晶体管结构的特定端子，但也可以将这种导电引脚耦合到任何器件端子，如本文所述。而且，这种导电引脚也可以耦合到任何这种器件的任何数量的端子。例如，导电引脚7303可以接触仅晶体管结构1304的端子，而导电引脚7301、7303(例如，通过宿主衬底202和/或前侧堆叠体690中的布线)电耦合到任何数量的晶体管的任何数量的栅极和漏极端子。例如，本文论述的任何导电引脚都可以耦合到多个晶体管器件、晶体管结构、测试器件、电源轨、接地结构等的多个端子。
图75A、图75B、图75C示出了根据一些实施例的被用于电测试的导电引脚接触的非平面晶体管结构1304的截面图。例如，图75A、图75B、图75C提供了针对如下实施例的电测试结构，其中非平面晶体管结构1304包括前侧堆叠体690和设置于其前侧之上的宿主衬底202，以使得宿主衬底202包括用于使电测试引脚通过以到达前侧堆叠体690的前侧结构的开口。图75A、图75B、图75C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。如本文所述，非平面晶体管结构1304包括设置于栅极电介质845之上的栅极电极673、耦合到源极/漏极半导体640的源极/漏极金属化650以及耦合到源极/漏极半导体1640的源极/漏极金属化1650，并且栅极电极673、源极/漏极半导体640和源极/漏极半导体1640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并且可以测试非平面晶体管结构1304。
同样如图75A和图75B中所示，一个或多个开口7501可以提供于宿主衬底202中，使得导电引脚7301、7302穿过宿主衬底202以物理接触前侧堆叠体690的前侧结构7511、7512，以用于进行电测试。此外，导电引脚7302电耦合到栅极电极673，并且导电引脚7301通过前侧堆叠体690电耦合到源极/漏极半导体640。在图75A、图75B、图75C的实施例中，前侧堆叠体690包括前侧结构7511、7512，使得导电引脚7301、7302可以被对准，并且然后接触到前侧结构7511、7512，以用于进行电测试，如本文所述。例如，导电引脚7301、7302可以是探针的多个引脚的个体导电引脚。导电引脚7301、7302被分别对准到前侧堆叠体690的前侧结构7511、7512并与前侧结构接触。在这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
前侧堆叠体690的前侧结构7511、7512可以包括用于将导电引脚7301、7302分别电耦合到源极/漏极金属化650和栅极电极673的任何适当结构和材料。例如，前侧结构7511、7512可以是导电焊盘、迹线等。例如，前侧结构7511、7512可以是或包括诸如铜等金属。此外，前侧堆叠体690提供从前侧结构7511、7512到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7301、7302分别连接到源极/漏极半导体640和栅极电极673的阴影线示出。将要认识到，前侧结构7511、7512不需要直接在其对应特征和/或端子之上(为了图示清晰起见而示出了这种取向)。此外，从前侧结构7511、7512到对应特征和/或端子的布线可以采取通过前侧堆叠体690的任何适当布线。
同样如图75B和图75C所示，导电引脚7303与源极/漏极金属化1650物理接触，这样提供了通往源极/漏极半导体1640的电耦合，使得在电测试的语境中，源极/漏极金属化1650提供了通过非平面晶体管结构1304的背侧暴露的背侧结构。如本文所述，导电引脚7303可以是探针的多个引脚的个体导电引脚。导电引脚7303被对准到源极/漏极金属化1650并与其接触。在接触之后，并且在将导电引脚7301、7302耦合到源极/漏极半导体640和栅极电极673期间，执行电测试以生成电测试数据。在一些实施例中，如相对于图76A、图76B、图76C进一步所述，导电引脚7303可以接触背侧金属化堆叠体的背侧结构和/或宿主衬底，并可以向栅极电极673提供电布线。
图76A、图76B、图76C示出了根据一些实施例的由用于电测试的导电引脚接触的非平面晶体管结构1304的截面图。例如，图76A、图76B、图76C提供了针对如下实施例的电测试结构：非平面晶体管结构1304包括设置于其前侧之上的前侧堆叠体690以使得前侧堆叠体690包括用于接触电测试引脚的前侧结构，并且非平面晶体管结构1304还包括设置于其背侧之上的背侧堆叠体1690以使得背侧堆叠体1690包括用于接触电测试引脚的背侧结构。图76A、图76B、图76C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。此外，背侧堆叠体1690可以任选地包括在本文所述示例中的任何示例中，例如图74A、图74B、图74C和图75A、图75B、图75C的那些。如本文所述，非平面晶体管结构1304包括设置于栅极电介质845之上的栅极电极673、耦合到源极/漏极半导体640的源极/漏极金属化650、以及耦合到源极/漏极半导体1640的源极/漏极金属化1650，并且栅极电极673、源极/漏极半导体640和源极/漏极半导体1640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并可以测试非平面晶体管结构1304。
同样如图76A和图76B所示，导电引脚7301、7302与前侧堆叠体690物理接触。此外，导电引脚7302电耦合到栅极电极673，并且导电引脚7301通过前侧堆叠体690电耦合到源极/漏极半导体640。在图76A、图76B、图76C的实施例中，前侧堆叠体690包括前侧结构7781、7782，使得导电引脚7301、7302可以被对准，并且然后接触到前侧结构7781、7782以用于进行电测试。例如，导电引脚7301、7302可以是探针的多个引脚的个体导电引脚。导电引脚7301、7302被对准到前侧堆叠体690的前侧结构7781、7782并与前侧结构接触。在这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
前侧堆叠体690的前侧结构7781、7782可以包括用于将导电引脚7301、7302分别电耦合到源极/漏极金属化650和栅极电极673的任何适当结构和材料。例如，前侧结构7781、7782可以是导电焊盘、迹线等。例如，前侧结构7781、7782可以是诸如铜等的金属。在实施例中，前侧结构7781、7782是多个前侧金属化层中的最后前侧金属化层(例如，金属8)的金属化结构。此外，前侧堆叠体690提供了从前侧结构7781、7782到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7301、7302分别连接到源极/漏极半导体640和栅极电极673的阴影线示出。将要认识到，前侧结构不需要直接在对应特征和/或端子之上。此外，从前侧结构到对应特征和/或端子的布线可以采取通过前侧堆叠体690的任何适当布线。
同样如图76C中所示，导电引脚7303与背侧堆叠体1690物理接触。背侧堆叠体1690以虚线示出为晶体管结构构层的一部分，该构层可以无限制地变化，并可以例如包括任何数量的后端互连金属化层级。这种层级可以由一个或多个层间电介质(ILD)层彼此分开。如所示，导电引脚7303通过背侧堆叠体1690电耦合到源极/漏极半导体1640。在图76A、图76B、图76C的实施例中，背侧堆叠体1690包括背侧结构7783，使得导电引脚7303可以被对准并且然后被接触以用于进行电测试。例如，导电引脚7303可以是探针的多个引脚的个体导电引脚。导电引脚7303被对准到背侧堆叠体1690的背侧结构7783并被接触。在接触之后，并且在将导电引脚7301、7302耦合到源极/漏极半导体640和栅极电极673期间，执行电测试以生成电测试数据。
背侧堆叠体1690的背侧结构7783可以包括用于将导电引脚7303电耦合到源极/漏极金属化1650的任何适当结构和材料。例如，背侧结构7783可以是导电焊盘、迹线等。例如，背侧结构7783可以是诸如铜等的金属。在实施例中，背侧结构7783是多个背侧金属化层的最后背侧金属化层(例如，金属8)的金属化结构。此外，背侧堆叠体1690提供了从背侧结构到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7303连接到源极/漏极金属化1650的阴影线示出。将要认识到，背侧结构不需要直接与其对应的特征和/或端子成直线，这是为了图示清晰起见而示出的。此外，从背侧结构到对应特征和/或端子的布线可以采取通过背侧堆叠体1690的任何适当布线。
图77是根据一些实施例的使用同时背侧和前侧接触进行电测试的逻辑晶体管结构774的平面图。相对于逻辑晶体管结构774示出的粗点划线表示平面，图78A-图78C、图79A-图79C和图80A-图80C进一步提供了沿该平面的截面图。使用本文所述并且相对于方法7201所示的技术，可以经由逻辑晶体管结构774的暴露的背侧为逻辑晶体管结构774提供背侧电测试处理。
如图77中所示，在一些实施例中，可以使用导电引脚7701、7702和7703对晶体管进行电测试。例如，逻辑晶体管结构774可以是正在进行电测试的晶体管器件。额外的器件单元772可以是例如存储单元、功率晶体管结构、RF晶体管结构、光学器件单元等中的任一者，它们可以与逻辑晶体管结构774并行地、在逻辑晶体管结构774之前或之后被电测试，或根本不被电测试。在例示的示例中，IC管芯771可以被提供作为用于电测试的测试管芯(例如，测试管芯7050)，并且可以经由通过导电引脚7701、7702和7703的接触来测试IC管芯771的一个或多个晶体管。如所示，逻辑晶体管结构774包括源极/漏极半导体640、源极/漏极金属化650、将背侧栅极电极2873与源极/漏极金属化650和/或源极/漏极半导体640分开的间隔体电介质671、以及背侧衬底775之上的场隔离电介质680。
在例示的示例中，经由IC管芯771的前侧7151提供导电引脚7701、7703，并经由IC管芯771的背侧提供导电引脚7702(如具有阴影线的导电引脚7702所示)。要指出的是，为了表示清晰的缘故，相对于图70和图71的管芯上下倒置了图77的管芯。此外，如本文进一步所示，与导电引脚7303接触的背侧栅极电极2873延伸到(例如，包裹到)IC管芯771的背侧。尽管图77和后续的截面示出了从前侧7151接触源极/漏极金属化650和源极/漏极半导体640(例如，源极和漏极)并从背侧接触栅极电极2873的示例，但可以使用本文论述的电测试技术形成逻辑晶体管结构774的前侧和背侧端子接触的任何组合。尽管导电引脚7701、7702和7703被示为直接在对应端子之上或之下，但在一些实施例中，可以提供不直接在对应端子之上的中间结构，以用于接触导电引脚7701、7702和7703。例如，可以通过提供通往对应端子的布线来放松导电引脚7701、7702和7703的所需密度。
图78A、图79A和图80A示出了相对于背侧和前侧电测试接触的各种实施例的沿图77中所示的A-A’平面的逻辑晶体管结构774的截面图。图78B、图79B和图80B示出了相对于背侧和前侧电测试接触的各种实施例的沿图77中所示的B-B’平面的逻辑晶体管结构774的截面图。图78C、图79C和图80C示出了相对于背侧和前侧电测试接触的各种实施例的沿图77中所示的C-C’平面的逻辑晶体管结构774的截面图。
图78A、图78B、图78C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构774的截面图。例如，图78A、图78B、图78C提供了针对如下实施例的电测试结构，其中逻辑晶体管结构774包括前侧堆叠体690和设置于其前侧之上的宿主衬底202，使得宿主衬底202包括用于接触电测试引脚的前侧结构。图78A、图78B、图78C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。如所示，逻辑晶体管结构774包括器件层215、设置于背侧栅极电介质2845上和之上的栅极电极2873、以及耦合到源极/漏极半导体640的源极/漏极金属化650。如本文所用，栅极电极2873和/或源极/漏极半导体640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并且可以测试逻辑晶体管结构774。
同样如图78B和图78C所示，导电引脚7701、7703与宿主衬底202物理接触。此外，导电引脚7701、7703通过宿主衬底202、前侧堆叠体690和源极/漏极接触金属化650电耦合到源极/漏极半导体640。在图78A、图78B、图78C的实施例中，宿主衬底202包括前侧结构7811、7813，使得导电引脚7701、7703可以被对准，并且然后接触到前侧结构7811、7813以用于进行电测试。例如，导电引脚7701、7703可以是探针的多个引脚的个体导电引脚。导电引脚7701、7703被分别对准到宿主衬底202的前侧结构7811、7813并如本文所述的与前侧结构7811、7813接触。在这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
宿主衬底202的前侧结构7811、7813可以包括用于将导电引脚7701、7703分别电耦合到源极/漏极半导体640的任何适当结构和材料。例如，前侧结构7811、7813可以是导电焊盘、迹线等，并且前侧结构7811、7813可以是或包括诸如铜等的金属。此外，宿主衬底202和前侧堆叠体690提供了从前侧结构7811、7813到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7701、7703连接到源极/漏极半导体640的阴影线示出。如上所述，前侧结构7811、7813不需要直接在其对应特征和/或端子之上(为了图示清晰起见而示出了这种取向)。此外，从前侧结构到对应特征和/或端子的布线可以采取通过宿主衬底202和前侧堆叠体690的任何适当布线。
同样如图78A和图78B所示，导电引脚7702与背侧栅极电极2873物理接触。在电测试的语境中，背侧栅极电极2873提供了由逻辑晶体管结构774的背侧暴露的背侧结构。如相对于导电引脚7701、7703所述，导电引脚7702可以是探针的多个引脚的个体导电引脚。导电引脚7702被对准到背侧栅极电极2873并与其接触。在接触之后，并且在将导电引脚7701、7703耦合到源极/漏极半导体640期间，执行电测试以生成电测试数据。在一些实施例中，如相对于图76A、图76B、图76C进一步所述，导电引脚7702可以接触背侧金属化堆叠体的背侧结构和/或宿主衬底，并且可以向背侧栅极电极2873提供电布线。
图77-图80的实施例示出了包裹式背侧栅极电极2873。在实施例中，类似于导电引脚7701、7703到源极/漏极半导体640的耦合，可以向背侧栅极电极2873的前侧提供前侧接触。在其它实施例中，背侧栅极电极2873可以是双栅极电极，从而如本文所述地提供独立的前侧和背侧栅极电极。在这种实施例中，可以从逻辑晶体管结构774的前侧和/或背侧接触这种双栅极电极中的任一个或两个。
图79A、图79B、图79C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构774的截面图。例如，图79A、图79B、图79C提供了针对如下实施例的电测试结构，其中逻辑晶体管结构774包括前侧堆叠体690和设置于其前侧之上的宿主衬底202，使得宿主衬底202包括使电测试引脚通过以到达前侧堆叠体690的前侧结构的开口。图79A、图79B、图79C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。如所示，逻辑晶体管结构774包括器件层215、设置于背侧栅极电介质2845上和之上的栅极电极2873、以及耦合到源极/漏极半导体640的源极/漏极金属化650。如本文所用，栅极电极2873和/或源极/漏极半导体640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并且可以测试逻辑晶体管结构774。
同样如图79B和图79C中所示，一个或多个开口7901可以提供于宿主衬底202中，使得导电引脚7701、7703穿过宿主衬底202以物理接触前侧堆叠体690的前侧结构7911、7913，以用于进行电测试。此外，导电引脚7701、7703通过前侧堆叠体690和源极/漏极金属化650电耦合到源极/漏极半导体640。在图79A、图79B、图79C的实施例中，前侧堆叠体690包括前侧结构7911、7913，使得导电引脚7701、7703可以被对准，并且然后接触到前侧结构7911、7913以用于进行电测试，如本文所述。例如，导电引脚7701、7703可以是探针的多个引脚的个体导电引脚。导电引脚7701、7703被分别对准到前侧堆叠体690的前侧结构7911、7913并与前侧结构接触。在这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
前侧堆叠体690的前侧结构7911、7913可以包括用于将导电引脚7701、7703分别电耦合到源极/漏极金属化650的任何适当结构和材料。例如，前侧结构7911、7913可以是导电焊盘、迹线等，并且可以是或包括诸如铜等的金属。此外，前侧堆叠体690提供从前侧结构7911、7913到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7701、7703连接到源极/漏极半导体640的阴影线示出。将要认识到，前侧结构7911、7913不需要直接在其对应特征和/或端子之上(为了图示清晰起见而示出了这种取向)。此外，从前侧结构7911、7913到对应特征和/或端子的布线可以采取通过前侧堆叠体690的任何适当布线。
同样如图79A和图79B所示，导电引脚7702与背侧栅极电极2873物理接触。在电测试的语境中，背侧栅极电极2873提供了通过逻辑晶体管结构774的背侧暴露的背侧结构。如本文所述，导电引脚7702可以是探针的多个引脚的个体导电引脚。导电引脚7702被对准到背侧栅极电极2873并与其接触。在接触之后，并且在将导电引脚7701、7703耦合到源极/漏极半导体640期间，执行电测试以生成电测试数据。在一些实施例中，如相对于图76A、图76B、图76C进一步所述，导电引脚7702可以接触背侧金属化堆叠体的背侧结构和/或宿主衬底，并且可以向背侧栅极电极2873提供电布线。
图80A、图80B、图80C示出了根据一些实施例的被用于电测试的导电引脚接触的逻辑晶体管结构774的截面图。例如，图80A、图80B、图80C提供了针对如下实施例的电测试结构，其中逻辑晶体管结构774包括设置于其前侧之上的前侧堆叠体690以使得前侧堆叠体690包括用于接触电测试引脚的前侧结构，并且逻辑晶体管结构774还包括设置于其背侧之上的背侧堆叠体1690以使得背侧堆叠体1690包括用于接触电测试引脚的背侧结构。图80A、图80B、图80C中示出的结构特征可以具有本文针对类似附图标记所描述的任何性质。此外，背侧堆叠体1690可以任选地包括在本文所述示例中的任何示例中，例如图78A、图78B、图78C和图79A、图79B、图79C的那些。如本文所述，逻辑晶体管结构774包括设置于背侧栅极电介质2845上和之上的背侧栅极电极2873、耦合到源极/漏极半导体640的源极/漏极金属化650、以及耦合到源极/漏极半导体640的源极/漏极金属化650。如本文所用，栅极电极2873和/或源极/漏极半导体640中的任一者可以是晶体管端子。在电测试的语境中，可以实现通往这种端子的电耦合，并且可以测试逻辑晶体管结构774。
同样如图80B和图80C所示，导电引脚7701、7703与前侧堆叠体690物理接触。此外，导电引脚7701、7703通过前侧堆叠体690电耦合到源极/漏极半导体640。在图80A、图80B、图80C的实施例中，前侧堆叠体690包括前侧结构8011、8013，使得导电引脚7701、7703可以被对准并且然后接触到前侧结构8011、8013以用于进行电测试。例如，导电引脚7701、7703可以是探针的多个引脚的个体导电引脚。导电引脚7701、7703被对准到前侧堆叠体690的前侧结构8011、8013并与前侧结构接触。在这种前侧接触和背侧接触(如下文所述)之后，执行电测试。
前侧堆叠体690的前侧结构8011、8013可以包括用于将导电引脚7701、7703电耦合到源极/漏极半导体640的任何适当结构和材料。例如，前侧结构8011、8013可以是导电焊盘、迹线等，并且可以是或包括诸如铜等的金属。在实施例中，前侧结构8011、8013是多个前侧金属化层的最后前侧金属化层(例如，金属8)的金属化结构。此外，前侧堆叠体690提供了从前侧结构8011、8013到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7701、7703连接到源极/漏极半导体640的阴影线示出。如上所述，前侧结构7701、7703不需要直接在对应特征和/或端子之上。此外，从前侧结构到对应特征和/或端子的布线可以采取通过前侧堆叠体690的任何适当布线。
同样如图80A和图80B所示，导电引脚7702与背侧堆叠体1690物理接触。导电引脚7702通过背侧堆叠体1690电耦合到背侧栅极电极2873。在图80A、图80B、图80C的实施例中，背侧堆叠体1690包括背侧结构8012，使得导电引脚7702可以被对准并且然后被接触以用于进行电测试。例如，导电引脚7702可以是探针的多个引脚的个体导电引脚。导电引脚7702被对准到背侧堆叠体1690的背侧结构8012并被接触。在接触之后，并且在将导电引脚7701、7703耦合到源极/漏极半导体640期间，执行电测试以生成电测试数据。
背侧堆叠体1690的背侧结构8012可以包括用于将导电引脚7702电耦合到背侧栅极电极2873的任何适当结构和材料。例如，背侧结构8012可以是导电焊盘、迹线等，并且可以是诸如铜等的金属。在实施例中，背侧结构8012是多个背侧金属化层的最后背侧金属化层(例如，金属8)的金属化结构。此外，背侧堆叠体1690提供了从背侧结构8012到对应端子的电气线路、布线、接触等，以用于电测试。这种电耦合由将导电引脚7702连接到背侧栅极电极2873的阴影线示出。背侧结构不需要直接与其对应特征和/或端子成直线，并且从背侧结构到对应特征和/或端子的布线可以采取通过背侧堆叠体1690的任何适当布线。
图81示出了采用集成电路的移动计算平台和数据服务器机器，该集成电路包括例如如本文别处所述的包括已经从背侧显露的前侧结构的至少一个器件构层。服务器机器8106可以是任何商用服务器，例如，包括任何数量的高性能计算平台，它们设置于机架内并且联网在一起以进行电子数据处理，在示例性实施例中，其包括封装的单片式SoC 8150。移动计算平台8105可以是被配置为用于电子数据显示、电子数据处理、无线电子数据传输等中的每者的任何便携式装置。例如，移动计算平台8105可以是平板计算机、智能电话、膝上型计算机等中的任一种，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统8110、以及电池8115。
无论如扩展视图8120中所示设置于集成系统8110内，还是作为服务器机器8106内的独立封装的芯片，单片式SoC 8150包括存储块(例如，RAM)、处理器块(例如，微处理器、多核微处理器、图形处理器等)，它们包括例如本文别处所描述的包括已经从背侧显露的前侧结构的至少一个器件构层。单片式SoC 8150可以连同电源管理集成电路(PMIC)8130、包括宽带RF(无线)发射机和/或接收机(TX/RX)的RF(无线)集成电路(RFIC)8125(例如，包括数字基带，并且模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器)以及控制器8135中的一个或多个一起进一步耦合到板、基板或内插器8160。
从功能上讲，PMIC 8130可以执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池8115的输入，并具有向其它功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，RFIC 8125具有耦合到天线(未示出)的输出，以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。在替代实施方式中，这些板级模块中的每者可以集成到独立的IC上或集成到单片式SoC 8150中。
图82是根据一些实施例的电子计算装置的功能框图。计算装置8200可以存在于例如平台8205或服务器机器8206内部。装置8200还包括托管若干部件的主板8202，所述部件例如但不限于处理器8204(例如，应用处理器)，其还可以并入例如本文别处所述的包括已经从背侧显露的前侧结构的至少一个器件构层。处理器8204可以物理和/或电耦合到主板8202。在一些示例中，处理器8204包括封装于处理器8204内的集成电路管芯。通常，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以进一步存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
在各种示例中，一个或多个通信芯片8206也可以物理和/或电耦合到主板8202。在其它实施方式中，通信芯片8206可以是处理器8204的部分。取决于其应用，计算装置8200可以包括可以或可以不物理和电耦合到主板8202的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、固态驱动器(SSD)、压缩磁盘(CD)、数字多用盘(DVD)等)，等等。
通信芯片8206可以实现用于向和从计算装置8200传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片8206可以实施若干无线标准或协议中的任何标准或协议，包括但不限于本文别处所描述的那些。如上所述，计算装置8200可以包括多个通信芯片8206。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。
尽管已经参考各种实施方式描述了本文阐述的特定特征，但本说明书并非旨在以限制性意义被解释。因此，本文所述的实施方式的各种修改以及对本公开所属领域的技术人员而言显而易见的其它实施方式被视为落在本公开的精神和范围内。
在一个或多个第一示例中，一种晶体管结构包括与场隔离电介质相邻的一个或多个主体，所述主体包括半导体。一个或多个栅极堆叠体设置成与所述主体的侧壁相邻，所述栅极堆叠体包括栅极电介质和栅极电极。所述结构包括耦合到所述主体的源极和漏极、耦合到源极、漏极或栅极电极中的至少一个并设置于所述主体的第一侧和所述场隔离电介质的第一侧之上的前侧互连金属化层级。所述结构包括设置于所述主体的与第一侧相对的第二侧上和所述场隔离电介质的与第一侧相对的第二侧上的背侧隔离电介质，其中所述背侧隔离电介质具有低于3.9的相对电容率。
在一个或多个第二示例中，对于第一示例中的任何示例，背侧隔离电介质具有的相对电容率低于场隔离电介质中的任何材料层的相对电容率。
在一个或多个第三示例中，对于第一到第二示例中的任何示例，背侧隔离电介质与所述主体的表面直接接触，所述主体的表面与隔离电介质的直接接触背侧隔离电介质的表面基本平齐。
在一个或多个第四示例中，对于第一到第三示例中的任何示例，前侧互连金属化层级是前侧后端互连金属化堆叠体中的层级，所述堆叠体包括由与背侧隔离电介质相同的材料的至少一个层与主体或与彼此分开的多个互连金属化层级。
在一个或多个第五示例中，对于第一到第四示例中的任何示例，背侧隔离电介质包括SiOC、SiOCH、HSQ或MSQ中的至少一种。
在一个或多个第六示例中，对于第一到第五示例中的任何示例，背侧隔离电介质在着陆于主体的第二侧上的背侧沟槽内。
在一个或多个第七示例中，对于第一到第六示例中的任何示例，背侧隔离电介质进一步设置于栅极堆叠体的侧壁上，将栅极堆叠体与源极和漏极分开。
在一个或多个第八示例中，对于第一到第七示例中的任何示例，背侧隔离电介质进一步设置于主体的侧壁上。
在一个或多个第九示例中，对于第一到第八示例中的任何示例，该结构还包括将栅极堆叠体与源极和漏极分开的空隙，该空隙由背侧隔离电介质堵塞。
在一个或多个第十示例中，一种晶体管结构包括与场隔离电介质相邻的一个或多个主体，所述主体包括半导体材料。所述结构包括与主体的侧壁相邻设置的一个或多个栅极堆叠体、耦合到所述主体的源极和漏极、耦合到源极、漏极或栅极堆叠体并设置于主体和场隔离电介质的第一侧之上的前侧互连金属化层级。所述结构包括设置于主体和场隔离电介质的与第一侧相对的第二侧上的背侧互连金属化层级，其中背侧互连金属化层级与前侧互连金属化层级具有不同组分。
在一个或多个第十一示例中，对于第十示例中的任何示例，前侧互连金属化层级主要为铜，并且背侧互连金属化主要是除了铜之外的材料，或者前侧互连金属化层级主要是除了铜之外的材料，并且背侧互连金属化主要是铜。
在一个或多个第十二示例中，对于第十到第十一示例中的任何示例，所述结构还包括设置于场隔离电介质中的背侧沟槽内的源极或漏极半导体，所述沟槽着陆于主体的第二侧上。
在一个或多个第十三示例中，对于第十到第十二示例中的任何示例，所述沟槽具有的纵向长度小于所述主体的纵向长度，并且所述沟槽具有的横向宽度基本上等于所述主体的横向宽度。
在一个或多个第十四示例中，一种结构包括一个或多个主体，所述主体包括与隔离电介质相邻的单晶半导体材料。所述结构包括与所述主体的侧壁相邻设置的一个或多个栅极堆叠体、以及耦合到所述主体的包括半导体的源极和漏极。所述结构包括设置于所述主体的不被栅极堆叠体接触的背侧表面之上的背侧器件层，其中背侧器件层包括具有与主体的组分不同的组分的半导体材料。所述结构包括电耦合到背侧器件层的背侧器件端子。
在一个或多个第十五示例中，对于第十四示例中的任何示例，所述结构包括堆叠于薄膜晶体管(TFT)之上的场效应晶体管(FET)，所述背侧器件层还包括TFT的栅极半导体部分，并且背侧器件端子还包括耦合到所述第二栅极半导体部分的TFT的源极或漏极。
在一个或多个第十六示例中，对于第十五示例中的任何示例，背侧器件层包括多晶或非晶半导体。
在一个或多个第十七示例中，对于第十六示例中的任何示例，金属氧化物包括IZGO。
在一个或多个第十八示例中，对于第十五到第十七示例中的任何示例，TFT还包括隧穿FET(TFET)，其包括两种或多种多晶或非晶半导体。
在一个或多个第十九示例中，对于第十五到第十八示例中的任何示例，中间背侧隔离电介质设置于主体和背侧器件层之间，其中背侧隔离电介质具有低于3.9的相对电容率。
在一个或多个第二十示例中，一种制造晶体管结构的方法包括接收施主衬底，所述施主衬底包括设置于背侧载体层之上的第一器件层，所述第一器件层包括半导体材料。所述方法包括在所述第一器件层中形成一个或多个第一器件层特征，并且场隔离电介质与所述第一器件层特征的侧壁相邻。所述方法包括形成耦合到第一器件层特征的第一前侧器件端子。所述方法包括连结宿主衬底和施主衬底，宿主衬底面对与载体层相对的一侧上的第一器件层特征。所述方法包括通过去除载体层的至少一部分来显露第一器件层特征的背侧。所述方法包括在第一器件层特征的背侧上沉积第二器件层，所述第二器件层包括半导体材料。所述方法包括形成耦合到第二器件层的背侧器件端子。
在一个或多个第二十一示例中，对于第二十示例中的任何示例，所述方法还包括：在第一器件层特征上沉积包括半导体的第一源极或漏极，以及形成耦合到所述第一源极或漏极的第一接触金属。沉积第二器件层还包括沉积包括半导体的第二源极或漏极，并且形成背侧器件端子还包括形成耦合到第一源极或漏极的第二接触金属。
在一个或多个第二十二示例中，对于第二十到第二十一示例中的任何示例，形成第一器件层特征还包括形成第一晶体管沟道。形成第一前侧器件端子还包括形成第一栅极电极。沉积背侧器件层还包括沉积第二晶体管沟道半导体。形成背侧器件端子还包括在第二晶体管沟道之上形成第二栅极电极。
在一个或多个第二十三示例中，对于第二十二示例中的任何示例，所述方法还包括：形成通往第一器件层的源极或漏极接触，以及形成通往第二器件层的源极或漏极接触。
在一个或多个第二十四示例中，一种制造晶体管结构的方法包括从衬底的半导体器件层形成一个或多个晶体管器件区。该方法包括在半导体器件层的第一侧之上制造包括一个或多个互连金属化层级的前侧堆叠体。所述方法包括通过去除或减薄衬底的一个或多个层而显露半导体器件层或晶体管器件区的与第一侧相对的第二侧的至少一部分。所述方法包括在半导体器件层或晶体管器件区的显露的第二侧之上形成背侧隔离电介质层，其中背侧隔离电介质层具有低于3.9的相对电容率。
在一个或多个第二十五示例中，对于第二十四示例中的任何示例，背侧隔离电介质层包括SiOC、SiOCH、HSQ或MSQ中的至少一种。
在一个或多个第二十六示例中，对于第二十四到第二十五示例中的任何示例，制造前侧堆叠体还包括沉积层间电介质(ILD)层，所述层间电介质(ILD)层包括具有低于3.9的相对电容率的低k电介质材料，并且形成背侧隔离电介质还包括在场隔离电介质和半导体器件层或晶体管器件区的显露的第二侧之上沉积低k电介质材料。
在一个或多个第二十七示例中，对于第二十四到第二十六示例中的任何示例，形成背侧隔离电介质层还包括将器件层的一部分转换成电介质材料。
在一个或多个第二十八示例中，对于第二十四到第二十七示例中的任何示例，所述器件层包括硅，并且形成背侧隔离电介质层还包括利用热或等离子体增强氧化工艺将硅的一部分转换成二氧化硅。
在一个或多个第二十九示例中，对于第二十四到第二十八示例中的任何示例，形成一个或多个晶体管器件区还包括将器件层图案化成多个主体，以及在主体之间沉积场隔离电介质，其中场隔离电介质具有与背侧隔离电介质不同的材料组分。
在一个或多个第三十示例中，对于第二十九示例中的任何示例，背侧隔离电介质具有比场隔离电介质更低的相对电容率。
在一个或多个第三十一示例中，对于第二十九示例中的任何示例，显露半导体器件层或晶体管器件区的第二侧的至少一部分还包括相对于场隔离电介质有选择性地对半导体器件层的第二侧进行凹陷蚀刻，以形成与主体中的每个对准的沟槽，并且形成背侧隔离电介质还包括利用背侧隔离电介质回填沟槽。
在一个或多个第三十二示例中，对于第二十四到第三十一示例中的任何示例，晶体管器件区包括半导体鳍状物，并且显露晶体管器件区的第二侧的至少一部分还包括从半导体鳍状物的侧壁有选择性地蚀刻电介质间隔体。
在一个或多个第三十三示例中，对于第三十二示例中的任何示例，蚀刻电介质间隔体还包括从设置于半导体鳍状物的侧壁之上的栅极堆叠体的侧壁蚀刻电介质间隔体。
在一个或多个第三十四示例中，对于第三十二示例中的任何示例，所述方法还包括通过回填由于蚀刻电介质间隔体而形成的凹陷来替换电介质间隔体，所述回填包括沉积所具有的相对电容率低于电介质间隔体的相对电容率的一种或多种电介质材料。
在一个或多个第三十五示例中，对于第二十四到第三十四示例中的任何示例，回填包括沉积具有低于3.9的相对电容率的一种或多种电介质材料。
在一个或多个第三十六示例中，对于第三十五示例中的任何示例，回填包括沉积从由SiOC、SiOCH、HSQ或MSQ构成的组中选择的一种或多种电介质材料。
在一个或多个第三十七示例中，对于第三十二示例中的任何示例，所述方法还包括通过利用非共形沉积的电介质材料堵塞由于电介质间隔体蚀刻而形成的凹陷来用空隙替换电介质间隔体。
在一个或多个第三十八示例中，一种制造集成电路(IC)的方法包括：接收包括设置于背侧层之上的前侧器件层的衬底，所述器件层包括第一器件的第一器件区和第二器件的第二器件区。所述方法包括：通过去除背侧层的至少部分厚度而相对于第二器件区有选择性地显露第一器件区的背侧。所述方法包括在显露的第一器件区之上形成材料。
在一个或多个第三十九示例中，对于第三十八示例中的任何示例，第一器件为平面晶体管，并且第二器件为非平面晶体管。
在一个或多个第四十示例中，对于第三十八到第三十九示例中的任何示例，第一器件为n型晶体管，并且第二器件为p型晶体管。
在一个或多个第四十一示例中，对于第三十八到第四十示例中的任何示例，第一器件是逻辑晶体管、存储器晶体管或功率晶体管之一，并且第二器件是逻辑晶体管、存储器晶体管或功率晶体管中的不同的一种。
在一个或多个第四十二示例中，对于第三十八到第四十一示例中的任何示例，第一和第二器件被提供于集成电路的相同单元内。
在一个或多个第四十三示例中，对于第三十八到第四十二示例中的任何示例，第一和第二器件被提供于集成电路的不同单元内。
在一个或多个第四十四示例中，对于第三十八到第四十三示例中的任何示例，第一和第二器件区包括沟道半导体或源极/漏极半导体中的至少一个。
在一个或多个第四十五示例中，对于第三十八到第四十四示例中的任何示例，相对于第二器件区有选择性地显露第一器件区包括在背侧层之上形成图案化掩模，图案化掩模保护第二器件区的背侧，并且在背侧层的未掩蔽部分中蚀刻凹陷以暴露第一器件区。
在一个或多个第四十六示例中，对于第三十八到第四十五示例中的任何示例，相对于第二器件区有选择性地显露第一器件区包括：执行背侧层的第一厚度的完全背侧去除，以显露与前侧半导体器件层相邻的包括两种或更多种材料的中间层；以及相对于第二中间材料层材料有选择性地显露第一中间层材料，以暴露第一器件区。
在一个或多个第四十七示例中，对于第三十八到第四十六示例中的任何示例，第一和第二器件区具有非平面背侧表面，并且相对于第二器件区有选择性地显露第一器件区包括以平坦化方式去除跨越第一器件区和第二器件区两者的背侧层的厚度，以显露第一器件区的背侧而不显露第二器件区的背侧。
在一个或多个第四十八示例中，一种制造集成电路(IC)的方法包括接收施主衬底，所述施主衬底包括设置于背侧载体层之上的前侧半导体器件层，在前侧半导体器件层和背侧载体层之间设置有中间层。所述方法包括从器件层制造具有一个或多个半导体区的器件。所述方法包括连结宿主衬底和施主衬底，宿主衬底面对与载体层相对的一侧上的器件层。所述方法包括通过去除载体层和中间层的至少一部分而显露器件层或器件层中形成的一个或多个器件区。所述方法包括在显露的器件层或半导体区之上沉积非原生材料。
在一个或多个第四十九示例中，对于第四十八示例中的任何示例，去除载体层的至少一部分包括通过载体层的厚度进行化学机械抛光(CMP)以暴露中间层、通过载体层的厚度进行等离子体蚀刻以暴露中间层、或者通过载体层的厚度进行湿法化学蚀刻以暴露中间层中的至少一个。
在一个或多个第五十示例中，对于第四十九示例中的任何示例，去除载体层的至少一部分还包括在抛光或蚀刻通过载体层的剩余厚度以暴露中间层之前，沿基本平行于中间层的断裂平面劈开载体层。
在一个或多个第五十一示例中，对于第四十九到第五十示例中的任何示例，去除中间层的至少一部分还包括通过中间层进行蚀刻或抛光以暴露器件层的背侧。
在一个或多个第五十二示例中，对于第五十一示例中的任何示例，显露器件层中的一个或多个器件区还包括通过设置于中间层和一个或多个器件区之间的器件层的厚度进行蚀刻或抛光。
在一个或多个第五十三示例中，对于第四十八到第五十二示例中的任何示例，中间层包括在去除载体期间可以检测到的标记。
在一个或多个第五十四示例中，对于第五十三示例中的任何示例，中间层包括蚀刻停止层，并且载体的去除是相对于蚀刻停止层对载体有选择性的。
在一个或多个第五十五示例中，对于第五十三示例中的任何示例，通过监测如下一项或多项的改变来检测标记：在抛光或蚀刻施主衬底的背侧表面期间的光吸收或发射；在抛光或蚀刻施主衬底的背侧表面期间的副产品的光吸收或发射；蚀刻施主衬底的背侧表面的副产品中的物质的质量；或者施主衬底的背侧表面与接触施主衬底的背侧表面的抛光表面之间的摩擦力。
在一个或多个第五十六示例中，对于第四十八到第五十五示例中的任何示例，沉积非原生材料包括通过在器件区中的至少一个的背侧之上沉积背侧金属来将器件区之一电互连。
在一个或多个第五十七示例中，对于第五十六示例中的任何示例，所述器件包括通过沟道半导体与源极和漏极分开的场效应晶体管(FET)。一个或多个器件区包括沟道半导体。包括栅极电极和栅极电介质的栅极电极堆叠体在沟道半导体之上。前侧接触金属与栅极电极、源极半导体和漏极半导体中的至少一个的至少前侧接触。将器件区电互连还包括：显露源极半导体和漏极半导体、栅极电极或前侧接触金属中的至少一个的背侧，以及沉积与源极半导体和漏极半导体、栅极电极或前侧接触金属中的至少一个的至少背侧接触的背侧接触金属。
在一个或多个第五十八示例中，对于第四十八到第五十七示例中的任何示例，沉积非原生材料还包括通过在器件层或器件区之一的背侧的至少一部分之上沉积背侧隔离电介质而将器件的背侧电隔离。
在一个或多个第五十九示例中，对于第五十八示例中的任何示例，所述器件包括通过沟道半导体与源极和漏极分开的场效应晶体管(FET)。一个或多个半导体区域包括沟道半导体。包括栅极电极和栅极电介质的栅极电极堆叠体在沟道半导体之上。前侧接触金属与栅极电极、源极半导体和漏极半导体中的至少一个的至少前侧接触。将器件区电隔离还包括显露源极半导体、沟道半导体、漏极半导体、栅极电极或前侧接触金属中的至少一个的背侧，以及沉积与源极半导体、沟道半导体、漏极半导体、栅极电极或前侧接触金属中的至少一个的至少背侧接触的背侧隔离电介质。
在一个或多个第六十示例中，对于第四十八到第五十九示例中的任何示例，沉积非原生材料还包括在半导体区的背侧的至少一部分之上沉积背侧掺杂半导体。
在一个或多个第六十一示例中，对于第六十示例中的任何示例，所述器件包括通过沟道半导体与源极和漏极分开的场效应晶体管(FET)。器件层中的一个或多个器件区包括沟道半导体。包括栅极电极和栅极电介质的栅极电极堆叠体在沟道半导体之上。前侧接触金属与栅极电极、源极半导体和漏极半导体中的至少一个的至少前侧接触。将器件区中的至少一个电互连还包括显露源极半导体、沟道半导体、漏极半导体、栅极电极或前侧接触金属中的至少一个的背侧，以及沉积与源极半导体、沟道半导体、漏极半导体或前侧接触金属中的至少一个的背侧接触的背侧掺杂半导体。
在一个或多个第六十二示例中，对于第四十八到第六十一示例中的任何示例，该方法还包括形成施主衬底，所述形成还包括通过以下操作中的至少一个来形成中间层：从载体层或器件层的表面外延生长中间层、向载体层和器件层中的至少一个中注入物质、或在载体层或器件层的表面之上沉积中间层。
在一个或多个第六十三示例中，对于第四十八到第六十二示例中的任何示例，载体层包括晶体IV族半导体，中间层包括第一异质外延晶体半导体，并且器件层包括第二异质外延晶体半导体。
在一个或多个第六十四示例中，对于第六十三示例中的任何示例，第一异质外延晶体半导体包括设置于场隔离电介质的开口内的第一III-V族或第一III族-N材料。第二异质外延晶体半导体包括设置于第一III-V族材料上和场隔离电介质的开口内的第二III-V族材料，或者设置于第一III-V族材料上并在场隔离电介质之上横向过生长的第二III族-N材料。
在一个或多个第六十五示例中，一种对管芯进行电测试的方法包括将通过管芯的背侧耦合的背侧结构对准到电测试设备的探针的多个导电引脚中的第一导电引脚。所述方法包括使第一导电引脚接触到背侧结构，其中所述背侧结构提供通往晶体管器件的晶体管端子的电耦合。所述方法包括：在第一导电引脚接触背侧结构时，通过至少第一导电引脚在管芯上执行电测试算法，以产生对应于所述管芯的电测试数据。
在一个或多个第六十六示例中，对于第六十五示例中的任何示例，所述方法还包括：将通过管芯的前侧耦合的前侧结构对准到电测试器的第二探针的多个导电引脚中的第二导电引脚，以及在第一导电引脚接触背侧结构时，使第二导电引脚接触到前侧结构，其中所述前侧结构提供通往晶体管器件的第二晶体管端子的电耦合，并且通过第二导电引脚执行电测试算法。
在一个或多个第六十七示例中，对于第六十六示例中的任何示例，晶体管端子包括源极端子，并且第二晶体管端子包括栅极端子或漏极端子。
在一个或多个第六十八示例中，对于第六十六示例中的任何示例，晶体管端子包括源极端子，并且第二晶体管端子包括栅极端子，并且其中第二探针的导电引脚中的第三导电引脚接触通过管芯前侧暴露的第二前侧结构，并提供通往晶体管器件的漏极端子的电耦合。
在一个或多个第六十九示例中，对于第六十六示例中的任何示例，晶体管端子包括晶体管器件的栅极端子，并且第二晶体管端子包括源极端子或漏极端子。
在一个或多个第七十示例中，对于第六十九示例中的任何示例，栅极端子包括环绕式栅极端子，并且第二探针的多个导电引脚中的第三导电引脚接触通过管芯的前侧暴露的第二前侧结构，所述第二前侧结构提供通往环绕式栅极端子的电耦合。
在一个或多个第七十一示例中，对于第六十六示例中的任何示例，晶体管端子包括双栅极晶体管器件的第一栅极端子，并且第二晶体管端子包括双栅极晶体管器件的第二栅极端子。
在一个或多个第七十二示例中，对于第六十六示例中的任何示例，晶体管端子包括双栅极晶体管器件的第一栅极端子，并且第二晶体管端子包括双栅极晶体管器件的第二栅极端子。第二探针的第三导电引脚接触通过管芯的前侧暴露的第二前侧结构，所述第二前侧结构提供通往晶体管器件的源极端子的电耦合。第二探针的第四导电引脚接触通过管芯的前侧暴露的第三前侧结构，所述第三前侧结构提供通往晶体管器件的漏极端子的电耦合。
在一个或多个第七十三示例中，对于第六十六示例中的任何示例，前侧结构包括第一前侧金属化层的金属化结构，并且接触前侧结构包括通过与第一前侧金属化层相邻的宿主衬底中的开口进行接触。
在一个或多个第七十四示例中，对于第六十五示例中的任何示例，背侧结构包括背侧源极或漏极接触金属化、背侧栅极电极或背侧金属化堆叠体的金属化结构之一。
在一个或多个第七十五示例中，对于第六十五示例中的任何示例，所述方法还包括：将通过第二管芯的背侧暴露的第二背侧结构对准到电测试器的第二探针的多个导电引脚中的第二导电引脚，同时使第一导电引脚接触到背侧结构，使第二导电引脚接触到第二背侧结构，其中第二背侧结构提供通往第二管芯的第二晶体管器件的第二晶体管端子的电耦合，同时执行电测试算法，通过至少第二导电引脚在第二管芯上执行第二电测试算法，以产生对应于第二管芯的第二电测试数据。
在一个或多个第七十六示例中，对于第六十五示例中的任何示例，晶体管端子包括源极端子，并且第二晶体管端子包括栅极端子。
在一个或多个第七十七示例中，对于第六十五示例中的任何示例，所述方法还包括：将第二背侧结构对准到探针的一个或多个导电引脚中的第二导电引脚，并在使第一导电引脚接触到背侧结构时，使第二导电引脚接触到第二背侧结构，其中第二背侧结构提供通往管芯的测试器件的电耦合。
在一个或多个第七十八示例中，对于第七十七示例中的任何示例，测试器件包括电耦合的半导体鳍状物的链。
在一个或多个第七十九示例中，一种器件结构包括与隔离电介质相邻的包括单晶半导体材料的主体。所述结构包括与主体的侧壁相邻的栅极堆叠体，所述栅极堆叠体包括由栅极电介质与侧壁分开的栅极电极。所述结构包括在栅极堆叠体的相对侧上耦合到主体的源极和漏极。所述结构包括耦合到源极、漏极或栅极电极中的至少一个的前侧互连金属化层。所述结构包括主体的与前侧互连金属化层相对的背侧表面之上的背侧器件层，其中背侧器件层包括具有与主体的组分不同的组分的第二半导体材料。所述结构包括电耦合到背侧器件层的背侧器件端子。
在一个或多个第八十示例中，对于第七十九示例中的任何示例，所述结构包括堆叠于第二FET之上的第一场效应晶体管(FET)。第二半导体材料为单晶。第二栅极堆叠体耦合到第二半导体材料。背侧器件端子还包括第二FET的源极或漏极，其耦合到第二半导体材料。
在一个或多个第八十一示例中，对于第八十示例中的任何示例，单晶半导体材料包括第一IV族或III-V族半导体。第二半导体材料包括第二IV族或III-V族半导体。
在一个或多个第八十二示例中，对于第八十示例中的任何示例，所述结构还包括耦合到背侧器件端子的背侧互连金属化层，其中主体和背侧器件层位于前侧互连金属化层和背侧互连金属化层之间。
在一个或多个第八十三示例中，对于第七十九示例中的任何示例，背侧器件端子与FET的源极或漏极之一接触。
在一个或多个第八十四示例中，对于第七十九示例中的任何示例，所述结构包括堆叠于薄膜晶体管(TFT)之上的场效应晶体管(FET)。第二半导体材料是多晶的或非晶的。第二栅极堆叠体耦合到第二半导体材料。背侧器件端子还包括FET的源极或漏极，其耦合到第二半导体材料。
在一个或多个第八十五示例中，一种集成电路(IC)结构包括与场隔离电介质相邻的晶体管主体，所述晶体管主体包括单晶半导体材料。所述IC结构包括与主体的侧壁相邻的栅极堆叠体，所述栅极堆叠体包括由栅极电介质与侧壁分开的栅极电极。所述IC结构包括在栅极堆叠体的相对侧上耦合到晶体管主体的源极和漏极。所述IC结构包括晶体管主体和场隔离电介质的第一侧之上的前侧互连金属化层，所述前侧互连金属化层耦合到源极、漏极或栅极电极中的第一个。所述IC结构包括主体和场隔离电介质的第二侧之上的背侧互连金属化层，所述背侧互连金属化层耦合到源极、漏极或栅极电极中的第二个，并且其中，背侧互连金属化层与前侧互连金属化层具有不同组分。
在一个或多个第八十六示例中，对于第八十五示例中的任何示例，前侧互连金属化层包括比背侧互连金属化层的任何金属合金更高比例的Cu，或者背侧互连金属化层包括比前侧互连金属化层的任何金属合金更高比例的Cu。
在一个或多个第八十七示例中，对于第八十六示例中的任何示例，前侧互连金属化层包括Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一种或多种的合金，并且背侧互连金属化层包括Cu。
在一个或多个第八十八示例中，对于第八十七示例中的任何示例，背侧互连层耦合到源极，前侧互连层耦合到栅极电极，并且背侧互连金属化层包括具有比前侧互连金属化层更大的横向尺寸或更大的厚度中的至少一个的特征。
在一个或多个第八十九示例中，一种制造晶体管结构的方法包括接收施主衬底，所述施主衬底包括设置于背侧载体层之上的第一器件层，所述第一器件层包括第一半导体材料。所述方法包括在第一器件层中形成一个或多个第一器件层特征，并且场隔离电介质与第一器件层特征的侧壁相邻。所述方法包括形成耦合到第一器件层特征的第一前侧器件端子。所述方法包括将宿主衬底与施主衬底的与载体层相对的一侧连结。所述方法包括通过去除载体层的至少一部分来显露第一器件层特征的背侧。所述方法包括在第一器件层特征的背侧上沉积第二器件层，所述第二器件层包括具有与第一半导体材料不同的组分的第二半导体材料。所述方法包括形成耦合到第二器件层的背侧器件端子。
在一个或多个第八十九示例中，对于第八十八示例中的任何示例，所述方法还包括：在第一器件层特征上沉积包括半导体的第一源极或漏极，形成耦合到第一源极或漏极的第一接触金属。沉积第二器件层还包括沉积包括半导体的第二源极或漏极。形成背侧器件端子还包括形成耦合到第一源极或漏极的第二接触金属。
在一个或多个第九十示例中，对于第八十九示例中的任何示例，形成第一器件层特征还包括形成第一晶体管沟道。形成第一前侧器件端子还包括形成第一栅极电极。沉积背侧器件层还包括沉积第二晶体管沟道半导体。形成背侧器件端子还包括在第二晶体管沟道之上形成第二栅极电极。
在一个或多个第九十一示例中，对于第九十示例中的任何示例，所述方法还包括：形成通往第一器件层的源极或漏极接触，以及形成通往第二器件层的源极或漏极接触。
在一个或多个第九十二示例中，一种制造集成电路IC构层的方法包括接收施主衬底，所述施主衬底具有包括第一半导体材料的器件层。所述方法包括在器件层内制造晶体管。所述方法包括在晶体管的第一侧之上形成包括至少第一金属的前侧互连金属化层，所述前侧互连金属化层耦合到晶体管中的一个或多个的源极、漏极或栅极电极中的第一个。所述方法包括在晶体管的第二侧之上形成包括至少第二金属的背侧互连金属化层，所述背侧互连金属化层耦合到晶体管中的一个或多个的源极、漏极或栅极电极中的第二个。
在一个或多个第九十二示例中，对于第九十一示例中的任何示例，宿主衬底包括背侧载体层，并且所述方法还包括在与载体层相对的一侧上将宿主衬底与施主衬底连结，以及通过去除载体层的至少一部分来显露晶体管中的一个或多个的背侧。
在一个或多个第九十三示例中，对于第九十一示例中的任何示例，前侧互连金属化层包括比背侧互连金属化层更高比例的Cu，或者背侧互连金属化层包括比前侧互连金属化层更高比例的Cu。
在一个或多个第九十四示例中，对于第九十三示例中的任何示例，第一金属包括Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一种或多种，并且第二金属包括Cu。
在一个或多个第九十五示例中，对于第九十四示例中的任何示例，背侧互连层耦合到源极，前侧互连层耦合到栅极电极，并且背侧互连金属化层包括具有比前侧互连金属化层更大的横向尺寸或更大的厚度中的至少一个的特征。
将认识到，本公开的原理不限于这样描述的示例，而是可以利用修改和改变来实践，而不脱离所附权利要求的范围。例如，以上示例可以包括如下进一步提供的特征的特定组合。

Claims (20)

1.一种器件结构，包括：
主体，所述主体包括单晶半导体材料、与隔离电介质相邻；
与所述主体的侧壁相邻的栅极堆叠体，所述栅极堆叠体包括通过栅极电介质与所述侧壁分开的栅极电极；
在所述栅极堆叠体的相对侧上耦合到所述主体的源极和漏极；
耦合到所述源极、所述漏极或所述栅极电极中的至少一个的前侧互连金属化层；以及
处于所述主体的与所述前侧互连金属化层相对的背侧表面之上的背侧器件层，其中，所述背侧器件层包括具有与所述主体的组分不同的组分的第二半导体材料；以及
电耦合到所述背侧器件层的背侧器件端子。
2.根据权利要求1所述的结构，其中：
所述结构包括第一场效应晶体管(FET)，所述第一场效应晶体管(FET)堆叠于第二FET之上；
所述第二半导体材料是单晶；
第二栅极堆叠体耦合到所述第二半导体材料；并且
所述背侧器件端子还包括耦合到所述第二半导体材料的所述第二FET的源极或漏极。
3.根据权利要求2所述的结构，其中：
所述单晶半导体材料包括第一IV族或III-V族半导体；并且
所述第二半导体材料包括第二IV族或III-V族半导体。
4.根据权利要求2所述的结构，还包括：
耦合到所述背侧器件端子的背侧互连金属化层，其中，所述主体和所述背侧器件层位于所述前侧互连金属化层和所述背侧互连金属化层之间。
5.根据权利要求1所述的结构，其中，所述背侧器件端子与所述FET的源极或漏极之一接触。
6.根据权利要求1所述的结构，其中：
所述结构包括堆叠于薄膜晶体管(TFT)之上的场效应晶体管(FET)；
所述第二半导体材料是多晶的或非晶的；
第二栅极堆叠体耦合到所述第二半导体材料；并且
所述背侧器件端子还包括耦合到所述第二半导体材料的FET的源极或漏极。
7.根据权利要求6所述的结构，其中，所述背侧器件端子与所述FET的源极或漏极之一接触。
8.一种集成电路(IC)结构，包括：
与场隔离电介质相邻的晶体管主体，所述晶体管主体包括单晶半导体材料；
与所述主体的侧壁相邻的栅极堆叠体，所述栅极堆叠体包括通过栅极电介质与所述侧壁分隔的栅极电极；
在所述栅极堆叠体的相对侧上耦合到所述晶体管主体的源极和漏极；
处于所述晶体管主体和所述场隔离电介质的第一侧之上的前侧互连金属化层，所述前侧互连金属化层耦合到所述源极、所述漏极或所述栅极电极中的第一个；以及
处于所述主体和所述场隔离电介质的第二侧之上的背侧互连金属化层，所述背侧互连金属化层耦合到所述源极、所述漏极或所述栅极电极中的第二个，并且其中，所述背侧互连金属化层具有与所述前侧互连金属化层不同的组分。
9.根据权利要求8所述的IC结构，其中：
所述前侧互连金属化层包括具有比所述背侧互连金属化层的任何金属合金更多的Cu的合金，或者所述背侧互连金属化层包括具有比所述前侧互连金属化层的任何金属合金更多的Cu的合金。
10.根据权利要求9所述的IC结构，其中，所述前侧互连金属化层包括Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一种或多种，并且所述背侧互连金属化层包括Cu。
11.根据权利要求10所述的IC结构，其中，所述背侧互连层耦合到所述源极，所述前侧互连层耦合到所述栅极电极，并且所述背侧互连金属化层包括具有比所述前侧互连金属化层更大的横向尺寸或更大的厚度中的至少一个的特征。
12.一种制造晶体管结构的方法，所述方法包括：
接收施主衬底，所述施主衬底包括设置于背侧载体层之上的第一器件层，所述第一器件层包括第一半导体材料；
在所述第一器件层中形成一个或多个第一器件层特征，并且场隔离电介质与所述第一器件层特征的侧壁相邻；
形成耦合到第一器件层特征的第一前侧器件端子；
将宿主衬底与所述施主衬底的与所述载体层相对的一侧连结；
通过去除所述载体层的至少一部分来显露所述第一器件层特征的背侧；
在所述第一器件层特征的背侧上沉积第二器件层，所述第二器件层包括具有与所述第一半导体材料不同的组分的第二半导体材料；以及
形成耦合到所述第二器件层的背侧器件端子。
13.根据权利要求12所述的方法，其中，所述方法还包括：
在所述第一器件层特征上沉积包括半导体的第一源极或漏极；以及
形成耦合到所述第一源极或漏极的第一接触金属；并且
其中：
沉积所述第二器件层还包括沉积包括半导体的第二源极或漏极；并且
形成所述背侧器件端子还包括形成耦合到所述第一源极或漏极的第二接触金属。
14.根据权利要求13所述的方法，其中：
形成所述第一器件层特征还包括形成第一晶体管沟道；
形成所述第一前侧器件端子还包括形成第一栅极电极；
沉积所述背侧器件层还包括沉积第二晶体管沟道半导体；并且
形成所述背侧器件端子还包括在所述第二晶体管沟道之上形成第二栅极电极。
15.根据权利要求14所述的方法，还包括：
形成通往所述第一器件层的源极或漏极接触；以及
形成通往所述第二器件层的源极或漏极接触。
16.一种制造集成电路IC构层的方法，所述方法包括：
接收具有器件层的施主衬底，所述器件层包括第一半导体材料；
在所述器件层内制造晶体管；
在所述晶体管的第一侧之上形成包括至少第一金属的前侧互连金属化层，所述前侧互连金属化层耦合到一个或多个所述晶体管的源极、漏极或栅极电极中的第一个；以及
在所述晶体管的第二侧之上形成包括至少第二金属的背侧互连金属化层，所述背侧互连金属化层耦合到一个或多个所述晶体管的所述源极、所述漏极或所述栅极电极中的第二个。
17.根据权利要求16所述的方法，其中，所述宿主衬底包括背侧载体层，并且所述方法还包括：
连结所述宿主衬底与施主衬底，所述宿主衬底在与所述载体层相对的一侧上与所述施主衬底连结；以及
通过去除所述载体层的至少一部分来显露一个或多个所述晶体管的背侧。
18.根据权利要求16所述的方法，其中，
所述前侧互连金属化层包括比所述背侧互连金属化层的任何金属合金具有更多Cu的合金；或者
所述背侧互连金属化层包括比所述前侧互连金属化层的任何金属合金具有更多Cu的合金。
19.根据权利要求18所述的方法，其中，所述第一金属包括Ru、Rh、Pd、Ir、Pt、Au、W、Cr或Co中的一种或多种，并且所述第二金属包括Cu。
20.根据权利要求19所述的IC方法，其中，所述背侧互连层耦合到所述源极，所述前侧互连层耦合到所述栅极电极，并且所述背侧互连金属化层包括具有比所述前侧互连金属化层更大的横向尺寸或更大的厚度中的至少一个的特征。
CN201780046264.2A 2016-08-26 2017-08-25 集成电路器件结构和双侧制造技术 Active CN109643742B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201662380316P 2016-08-26 2016-08-26
US62/380,316 2016-08-26
PCT/US2016/068564 WO2018106267A1 (en) 2016-12-07 2016-12-23 Integrated circuit device with back-side interconnection to deep source / drain semiconductor
USPCT/US16/68564 2016-12-23
USPCT/US17/48475 2017-08-24
PCT/US2017/048475 WO2019040071A1 (en) 2017-08-24 2017-08-24 FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS
PCT/US2017/048752 WO2018039645A1 (en) 2016-08-26 2017-08-25 Integrated circuit device structures and double-sided fabrication techniques

Publications (2)

Publication Number Publication Date
CN109643742A true CN109643742A (zh) 2019-04-16
CN109643742B CN109643742B (zh) 2024-09-27

Family

ID=66053537

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780046264.2A Active CN109643742B (zh) 2016-08-26 2017-08-25 集成电路器件结构和双侧制造技术

Country Status (6)

Country Link
US (3) US10872820B2 (zh)
EP (1) EP3504738A4 (zh)
JP (2) JP7048182B2 (zh)
KR (2) KR102548835B1 (zh)
CN (1) CN109643742B (zh)
BR (1) BR112019001313A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206080A (zh) * 2020-04-30 2021-08-03 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN113380706A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 具有前侧和后侧的半导体结构及其形成方法
CN113394274A (zh) * 2020-03-13 2021-09-14 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法
CN115148895A (zh) * 2021-11-29 2022-10-04 厦门大学 无铁磁电极的全二维室温自旋场效应晶体管及制备方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
CN108701692B (zh) * 2016-04-01 2024-04-02 英特尔公司 采用背侧半导体或金属的半导体二极管
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
WO2018225537A1 (ja) * 2017-06-06 2018-12-13 株式会社村田製作所 アンテナ
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
US10790333B2 (en) * 2017-12-29 2020-09-29 Spin Memory, Inc. Flexible substrate for use with a perpendicular magnetic tunnel junction (PMTJ)
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
CN113330557A (zh) * 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US20200243386A1 (en) * 2019-01-25 2020-07-30 United Microelectronics Corp. Method for fabricating semiconductor device
US11063045B2 (en) * 2019-04-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11257903B2 (en) * 2019-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with hybrid nanostructures
US11538762B2 (en) * 2020-01-24 2022-12-27 Micron Technology, Inc. Methods for making double-sided semiconductor devices and related devices, assemblies, packages and systems
WO2021158994A1 (en) * 2020-02-07 2021-08-12 Sunrise Memory Corporation Quasi-volatile system-level memory
DE102020129842A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
DE102020126080B4 (de) 2020-04-28 2024-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben
CN113140565A (zh) 2020-04-28 2021-07-20 台湾积体电路制造股份有限公司 半导体器件和制造方法
KR102432494B1 (ko) * 2020-04-28 2022-08-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자에서의 자체 정렬 에칭
US11342326B2 (en) 2020-04-28 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned etch in semiconductor devices
US11410930B2 (en) * 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11349004B2 (en) * 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device
US11450559B2 (en) * 2020-04-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside dielectric layer having air gap
DE102021101178B4 (de) 2020-04-29 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt sowie verfahren zu deren herstellung
KR102436689B1 (ko) * 2020-05-11 2022-08-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 측 전력 레일 디바이스를 위한 캐패시턴스 감소
US11289606B2 (en) * 2020-05-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance reduction for back-side power rail device
US11239208B2 (en) * 2020-05-12 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor devices including backside power rails and methods of forming the same
US12021033B2 (en) 2020-05-15 2024-06-25 Taiwan Semiconductor Manufacturing Ltd. Integrated circuit device having active region coupled to metal layers on opposite sides of substrate, and method
DE102020133339A1 (de) * 2020-05-20 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cmos-stapelstruktur
US11996409B2 (en) * 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
DE102020133440B4 (de) * 2020-05-29 2024-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt und zugehörige Herstellungsverfahren
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
US11296070B2 (en) 2020-06-12 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Integrated circuit with backside power rail and backside interconnect
US11637099B2 (en) 2020-06-15 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Forming ESD devices using multi-gate compatible processes
US11626494B2 (en) 2020-06-17 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial backside contact
US11805657B2 (en) * 2020-06-23 2023-10-31 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric tunnel junction memory device using a magnesium oxide tunneling dielectric and methods for forming the same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11557510B2 (en) * 2020-07-30 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including backside power rails
US11984488B2 (en) 2020-07-31 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate device with air gap spacer and backside rail contact and method of fabricating thereof
US11456209B2 (en) * 2020-07-31 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including a backside power rails
JP7387567B2 (ja) * 2020-09-24 2023-11-28 株式会社東芝 半導体装置
CN112382719B (zh) * 2020-10-10 2023-10-10 清华大学 提升铁电隧穿结性能的器件结构及其制备方法
US11404548B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitance reduction for backside power rail device
US11626369B2 (en) * 2020-10-14 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming same
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US20220199615A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Substrate-less vertical diode integrated circuit structures
US20220238442A1 (en) * 2021-01-27 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11658226B2 (en) 2021-02-19 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside gate contact
US12120885B2 (en) * 2021-04-14 2024-10-15 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric tunnel junction memory device using a magnesium oxide tunneling dielectric and methods for forming the same
US11854973B2 (en) * 2021-05-07 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with reduced resistance and method for manufacturing the same
US20220373734A1 (en) * 2021-05-18 2022-11-24 Intel Corporation Integrated circuit package interposers with photonic & electrical routing
US11881451B2 (en) * 2021-06-15 2024-01-23 Nanya Technology Corporation Semiconductor device with interconnect part and method for preparing the same
US11849578B2 (en) 2021-07-29 2023-12-19 Sandisk Technologies Llc Three-dimensional memory device with a columnar memory opening arrangement and method of making thereof
US20230067354A1 (en) * 2021-08-27 2023-03-02 Intel Corporation Gate tie structures to buried or backside power rails
US11862640B2 (en) 2021-09-29 2024-01-02 Advanced Micro Devices, Inc. Cross field effect transistor (XFET) library architecture power routing
US20230102901A1 (en) * 2021-09-29 2023-03-30 Advanced Micro Devices, Inc. Cross field effect transistor (xfet) architecture process
US20230145229A1 (en) * 2021-11-09 2023-05-11 Intel Corporation Layer transfer process to form backside contacts in semiconductor devices
US20230189495A1 (en) * 2021-12-09 2023-06-15 Intel Corporation Backside shunt contact for improved integrated circuit layout
US20230187273A1 (en) * 2021-12-15 2023-06-15 Intel Corporation Etch stop layer for backside processing architecture
US20230197732A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Integrated group iii-nitrogen and silicon transistors on the same die
US20230309320A1 (en) * 2022-03-23 2023-09-28 International Business Machines Corporation Embedded magnetoresistive random access memory
CN114782413B (zh) * 2022-06-07 2023-02-10 生态环境部长江流域生态环境监督管理局生态环境监测与科学研究中心 一种基于显微镜图像的星杆藻类细胞统计方法
US20240162320A1 (en) * 2022-11-14 2024-05-16 Advanced Micro Devices, Inc. Three-dimensional cross field effect self-aligned transistors with frontside and backside power connections

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355022A (en) * 1991-09-10 1994-10-11 Mitsubishi Denki Kabushiki Kaisha Stacked-type semiconductor device
US20090001598A1 (en) * 2007-06-27 2009-01-01 Wen-Chih Chiou Formation of Through Via before Contact Processing
US20100224876A1 (en) * 2009-03-05 2010-09-09 International Business Machines Corporation Two-Sided Semiconductor Structure
US20110031997A1 (en) * 2009-04-14 2011-02-10 NuPGA Corporation Method for fabrication of a semiconductor device and structure
CN104037125A (zh) * 2013-03-04 2014-09-10 三星电子株式会社 半导体器件及其制造方法
US20150129891A1 (en) * 2013-11-14 2015-05-14 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627953B1 (en) * 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
JPH09260669A (ja) 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
US6271542B1 (en) 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6455398B1 (en) 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
EP1285466A2 (en) 2000-05-13 2003-02-26 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of making the same
JP2002110990A (ja) 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
US6605951B1 (en) * 2000-12-11 2003-08-12 Lsi Logic Corporation Interconnector and method of connecting probes to a die for functional analysis
EP1453093A4 (en) 2001-11-05 2007-10-10 Zycube Co Ltd SEMICONDUCTOR COMPONENT WITH A LOW-DINE-CIRCULAR MATERIAL FILM AND METHOD FOR THE PRODUCTION THEREOF
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
US8301436B2 (en) 2003-05-29 2012-10-30 Microsoft Corporation Semantic object synchronous understanding for highly interactive interface
KR101057569B1 (ko) 2009-03-24 2011-08-17 이상윤 3차원 반도체 장치의 제조 방법
KR100615085B1 (ko) 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7115947B2 (en) 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7315466B2 (en) * 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
EP1638142A3 (en) * 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
US7245134B2 (en) 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes
KR100702011B1 (ko) 2005-03-16 2007-03-30 삼성전자주식회사 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들
JP2006294719A (ja) 2005-04-07 2006-10-26 Oki Electric Ind Co Ltd 半導体装置
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7709303B2 (en) 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
JP4839904B2 (ja) 2006-03-16 2011-12-21 セイコーエプソン株式会社 半導体装置、集積回路、及び電子機器
US7402866B2 (en) 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
US7544994B2 (en) 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
US20080128797A1 (en) 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US7485508B2 (en) 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
US7868445B2 (en) 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
KR101275758B1 (ko) * 2007-07-20 2013-06-14 삼성전자주식회사 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법
JP2009164589A (ja) * 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
JP2009164158A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US9379059B2 (en) * 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
JP4600576B2 (ja) 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
KR101529052B1 (ko) 2009-01-30 2015-06-16 삼성전자주식회사 풀 씨모스 에스 램
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8084795B2 (en) * 2009-05-22 2011-12-27 James Nan Hsi Pan Resonant cavity complementary optoelectronic transistors
KR101818556B1 (ko) 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
US8921168B2 (en) * 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
US9299641B2 (en) 2012-08-10 2016-03-29 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
CN102792444B (zh) 2010-03-09 2015-10-14 大学共同利用机关法人高能加速器研究机构 半导体装置及半导体装置的制造方法
US8716091B2 (en) 2010-03-30 2014-05-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down FET by epitaxial source and drain
US8354675B2 (en) * 2010-05-07 2013-01-15 International Business Machines Corporation Enhanced capacitance deep trench capacitor for EDRAM
CN103339732B (zh) 2010-10-12 2016-02-24 斯兰纳半导体美国股份有限公司 具有被减薄的衬底的垂直半导体器件
JP2012195539A (ja) 2011-03-18 2012-10-11 Toshiba Corp 半導体装置の製造方法および補強板
US8460984B2 (en) 2011-06-09 2013-06-11 GlobalFoundries, Inc. FIN-FET device and method and integrated circuits using such
WO2013004836A1 (en) * 2011-07-06 2013-01-10 Imec Test access architecture for interposer-based 3d die stacks
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
JP5876249B2 (ja) 2011-08-10 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8674449B2 (en) 2011-09-08 2014-03-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
JP5678866B2 (ja) 2011-10-31 2015-03-04 株式会社デンソー 半導体装置およびその製造方法
US8987824B2 (en) 2011-11-22 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices
JP5562320B2 (ja) 2011-12-08 2014-07-30 三菱電機株式会社 半導体試験装置および半導体試験方法
US20130297981A1 (en) * 2012-05-01 2013-11-07 Qualcomm Incorporated Low cost high throughput tsv/microbump probe
US9425212B2 (en) 2012-06-29 2016-08-23 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
ITTO20120742A1 (it) 2012-08-24 2014-02-25 St Microelectronics Srl Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore
US9735243B2 (en) 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
US8815684B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Bulk finFET with super steep retrograde well
KR101968351B1 (ko) 2013-01-28 2019-08-13 서울대학교산학협력단 반도체 장치 및 그 제조 방법
KR102011874B1 (ko) * 2013-03-05 2019-08-19 삼성전자주식회사 박막 트랜지스터를 포함하는 표시 장치
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US20140264632A1 (en) 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
US9058886B2 (en) 2013-03-22 2015-06-16 Kabushiki Kaisha Toshiba Power supply circuit and protection circuit
WO2014158198A1 (en) 2013-03-29 2014-10-02 Intel Corporation Transistor architecture having extended recessed spacer and source/drain regions and method of making same
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
WO2014209278A1 (en) 2013-06-25 2014-12-31 Intel Corporation Monolithic three-dimensional (3d) ics with local inter-level interconnects
US9059123B2 (en) 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US9929133B2 (en) 2013-08-27 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor logic circuits fabricated using multi-layer structures
JP2015050339A (ja) * 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
US9214398B2 (en) 2013-09-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for integrated circuit devices
JP5737536B2 (ja) * 2013-11-21 2015-06-17 株式会社東京精密 プローバ
EP4177950A1 (en) * 2013-12-18 2023-05-10 INTEL Corporation Heterogeneous layer device
CN104810396B (zh) * 2014-01-23 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9293437B2 (en) 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9455350B2 (en) * 2014-03-25 2016-09-27 National Applied Research Laboratories Transistor device structure that includes polycrystalline semiconductor thin film that has large grain size
US9337316B2 (en) 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9385201B2 (en) 2014-06-06 2016-07-05 Stmicroelectronics, Inc. Buried source-drain contact for integrated circuit transistor devices and method of making same
US9431296B2 (en) 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US20160095221A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die
US9401367B2 (en) 2014-09-30 2016-07-26 Wafertech, Llc Nonvolatile memory cell with improved isolation structures
US9305834B1 (en) 2014-12-30 2016-04-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits using designs of integrated circuits adapted to directed self-assembly fabrication to form via and contact structures
US9385195B1 (en) * 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
DE102015105679B4 (de) 2015-04-14 2017-11-30 Infineon Technologies Ag Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
JP6479579B2 (ja) * 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
US20190057959A1 (en) * 2015-06-06 2019-02-21 Monolithic 3D Inc. Semiconductor device and structure with thermal isolation
US9349868B1 (en) 2015-06-26 2016-05-24 International Business Machines Corporation Gate all-around FinFET device and a method of manufacturing same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10367070B2 (en) * 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
DE112015006973T5 (de) 2015-09-25 2018-07-12 Intel Corporation Rückseiten-kontaktstrukturen und herstellung für metall auf beiden seiten von vorrichtungen
DE112015006939T5 (de) 2015-09-25 2018-06-14 Intel Corporation Steuerung einer Rückseitenfinnenaussparung mit Möglichkeit mehrerer HSI
WO2017052626A1 (en) 2015-09-25 2017-03-30 Intel Corporation Power gate with metal on both sides
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
CN108701692B (zh) 2016-04-01 2024-04-02 英特尔公司 采用背侧半导体或金属的半导体二极管
CN105633101A (zh) * 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US10420171B2 (en) * 2016-08-26 2019-09-17 Qualcomm Incorporated Semiconductor devices on two sides of an isolation layer
US10892337B2 (en) 2016-09-30 2021-01-12 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
CN109952642B (zh) 2016-12-07 2024-03-26 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
KR20200134362A (ko) 2019-05-21 2020-12-02 삼성전자주식회사 반도체 소자
US11239325B2 (en) 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355022A (en) * 1991-09-10 1994-10-11 Mitsubishi Denki Kabushiki Kaisha Stacked-type semiconductor device
US20090001598A1 (en) * 2007-06-27 2009-01-01 Wen-Chih Chiou Formation of Through Via before Contact Processing
US20100224876A1 (en) * 2009-03-05 2010-09-09 International Business Machines Corporation Two-Sided Semiconductor Structure
US20110031997A1 (en) * 2009-04-14 2011-02-10 NuPGA Corporation Method for fabrication of a semiconductor device and structure
CN104037125A (zh) * 2013-03-04 2014-09-10 三星电子株式会社 半导体器件及其制造方法
US20150129891A1 (en) * 2013-11-14 2015-05-14 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394274A (zh) * 2020-03-13 2021-09-14 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN113206080A (zh) * 2020-04-30 2021-08-03 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN113206080B (zh) * 2020-04-30 2023-07-21 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN113380706A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 具有前侧和后侧的半导体结构及其形成方法
CN113380706B (zh) * 2020-05-29 2024-05-07 台湾积体电路制造股份有限公司 具有前侧和后侧的半导体结构及其形成方法
CN113629012A (zh) * 2020-07-23 2021-11-09 台湾积体电路制造股份有限公司 形成半导体器件的方法
US11804531B2 (en) 2020-07-23 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film transfer using substrate with etch stop layer and diffusion barrier layer
CN115148895A (zh) * 2021-11-29 2022-10-04 厦门大学 无铁磁电极的全二维室温自旋场效应晶体管及制备方法

Also Published As

Publication number Publication date
EP3504738A4 (en) 2020-09-02
JP2019526926A (ja) 2019-09-19
US20200035560A1 (en) 2020-01-30
CN109643742B (zh) 2024-09-27
JP7048182B2 (ja) 2022-04-05
KR20190036521A (ko) 2019-04-04
US10872820B2 (en) 2020-12-22
EP3504738A1 (en) 2019-07-03
KR20240096649A (ko) 2024-06-26
US20240194533A1 (en) 2024-06-13
JP2022115851A (ja) 2022-08-09
KR102548835B1 (ko) 2023-06-30
US20210175124A1 (en) 2021-06-10
BR112019001313A2 (pt) 2019-04-30
JP7513357B2 (ja) 2024-07-09
US11854894B2 (en) 2023-12-26

Similar Documents

Publication Publication Date Title
CN109643742A (zh) 集成电路器件结构和双侧制造技术
TWI775778B (zh) 積體電路裝置結構和雙面製造技術
WO2018039645A1 (en) Integrated circuit device structures and double-sided fabrication techniques
US11508903B2 (en) Spin orbit torque device with insertion layer between spin orbit torque electrode and free layer for improved performance
US11348970B2 (en) Spin orbit torque (SOT) memory device with self-aligned contacts and their methods of fabrication
KR102551980B1 (ko) 수직 자기 터널 접합(pmtjs)의 변형 엔지니어링에 대한 접근법 및 결과적 구조체
CN1809914B (zh) 形成半导体结构的方法
CN109690785A (zh) 用于两侧金属化的半导体器件的背面源极/漏极替换
CN108780841A (zh) 用于将stt-mram存储器阵列集成到逻辑处理器中的方法以及所得结构
US11386951B2 (en) Multi-level magnetic tunnel junction (MTJ) devices including mobile magnetic skyrmions or ferromagnetic domains
US10431628B2 (en) Dual channel/gate vertical field-effect transistor (FET) for use with a perpendicular magnetic tunnel junction (PMTJ)
US11276730B2 (en) Spin orbit torque memory devices and methods of fabrication
US11574666B2 (en) Spin orbit torque memory devices and methods of fabrication
CN110660904A (zh) 磁存储器件及制造方法
CN114245937A (zh) 外延生长的沟道选择器与mram装置的集成
US10186551B1 (en) Buried tap for a vertical transistor used with a perpendicular magnetic tunnel junction (PMTJ)
US10790333B2 (en) Flexible substrate for use with a perpendicular magnetic tunnel junction (PMTJ)
US10916582B2 (en) Vertically-strained silicon device for use with a perpendicular magnetic tunnel junction (PMTJ)
US20190207098A1 (en) Vertical compound semiconductor for use with a perpendicular magnetic tunnel junction (pmtj)
TW202435468A (zh) 積體電路裝置結構和雙面製造技術
KR20230098710A (ko) 집적 회로 디바이스 구조체들 및 양면 제조 기술들

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant