CN113206080A - 集成电路及其形成方法 - Google Patents

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Abstract

集成电路包括具有前侧和背侧的条结构。栅极结构位于条结构的前侧上。该集成电路包括位于条结构的前侧之上的多个沟道层，其中多个沟道层中的每个包围在栅极结构内。隔离结构围绕条结构。集成电路包括位于隔离结构中的背侧通孔。外延结构位于条结构的前侧上。集成电路包括位于外延结构上方的接触件。接触件具有位于外延结构的第一侧上的第一部分。接触件的第一部分延伸至隔离结构中并且接触背侧通孔。该集成电路包括位于条结构的背侧上并且接触背侧通孔的背侧电源轨。本发明的实施例还涉及集成电路的形成方法。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速的增长。IC材料和设计的技术进步已经产生了多代IC。每一代电路都具有比上一代更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性。
在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供收益。
然而，由于部件尺寸不断减小，因此制造工艺不断变得更加难以执行。因此，形成尺寸越来越小的可靠的半导体器件变得更具挑战性。
发明内容
本发明的实施例提供了一种集成电路，包括：条结构，具有前侧和背侧；栅极结构，位于所述条结构的所述前侧上；多个沟道层，位于所述条结构的所述前侧之上，其中，所述多个沟道层中的每个包围在所述栅极结构内；隔离结构，围绕所述条结构；背侧通孔，位于所述隔离结构中；外延结构，位于所述条结构的所述前侧上；接触件，位于所述外延结构上方，其中，所述接触件具有位于所述外延结构的第一侧上的第一部分，并且所述接触件的所述第一部分延伸至所述隔离结构中并且接触所述背侧通孔；以及背侧电源轨，位于所述条结构的所述背侧上并且与所述背侧通孔接触。
本发明的另一实施例提供了一种集成电路，包括：第一条结构；第二条结构；隔离结构，位于所述第一条结构和所述第二条结构之间；背侧通孔，位于所述隔离结构中；第一外延结构，位于所述第一条结构上方；第二外延结构，位于所述第二条结构上方；第一接触件，位于所述第一外延结构上方，其中，所述第一接触件的第一部分沿着所述第一外延结构的第一侧壁延伸；以及第二接触件，位于所述第二外延结构上方，其中，所述第一接触件的所述第一部分的最底部位置位于所述第二接触件的最底部位置下方。
本发明的又一实施例提供了一种形成集成电路的方法，包括：图案化衬底以在所述衬底上方限定半导体条；在所述半导体条上方沉积介电衬垫；在所述介电衬垫上方沉积导电材料；蚀刻所述导电材料，其中，所述半导体条从蚀刻的导电材料突出；在所述导电材料和所述介电衬垫上方沉积介电材料；蚀刻所述介电材料和所述介电衬垫以限定隔离结构，所述隔离结构的顶面低于所述半导体条的顶面；在所述半导体条上方形成源极/漏极外延结构；形成围绕所述源极/漏极外延结构的介电层；在所述源极/漏极外延结构和所述介电层上方形成层间介电层；蚀刻所述层间介电层、所述介电层和所述隔离结构，以限定暴露所述导电材料的开口；以及在所述开口中形成源极/漏极接触件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的一些实施例的集成电路的顶视图，并且图1B至图1D是根据本发明的一些实施例的集成电路的截面图。
图2A至图29C是根据本发明的一些实施例的在制造集成电路的各个阶段处的集成电路的截面图。
图30A和图30B是根据本发明的一些实施例的制造集成电路的方法的流程图。
图31至图40是根据本发明的一些实施例的在制造集成电路的各个阶段处的集成电路的截面图。
图41A是根据本发明的一些实施例的集成电路的顶视图，并且图41B是根据本发明的一些实施例的集成电路的截面图。
图42A是根据本发明的一些实施例的集成电路的顶视图，并且图42B是根据本发明的一些实施例的集成电路的截面图。
图43A至图43C是根据本发明的一些实施例的集成电路的顶视图。
图44A至图44C是根据本发明的一些实施例的集成电路的顶视图。
图45A是根据本发明的一些实施例的集成电路的示意图，图45B是根据本发明的一些实施例的集成电路的顶视图，并且图45C是根据本发明的一些实施例的集成电路的截面图。
图46A是根据本发明的一些实施例的集成电路的示意图，图46B是根据本发明的一些实施例的集成电路的顶视图，并且图46C是根据本发明的一些实施例的集成电路的截面图。
图47A是根据本发明的一些实施例的集成电路的顶视图，并且图47B和图47C是根据本发明的一些实施例的集成电路的截面图。
具体实施方式
以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
图1A至图1D是根据本发明的一些实施例的集成电路的示意图，其中图1A是集成电路的顶视图，图1B是沿着图1A的线B-B的截面图，图1C是沿着图1A的线C-C的截面图，并且图1D是沿着图1A的线D-D的截面图。为了简化附图，图1A中未示出图1B至图1D中的一些元件。
示出了集成电路100a。集成电路100a包括多个条结构120a、120b。在一些实施例中，条结构120a、120b称为鳍结构。在图1A至图1D的一些实施例中，条结构120a、120b包括介电材料，因此在下文中称为介电条120a、120b。集成电路100a还包括设置在介电条120a、120b上方的多个半导体层104。在一些实施例中，半导体层104或其部分形成集成电路100a中的半导体器件的沟道层(或沟道区域)。在一些实施例中，半导体层104称为“纳米片”或“纳米线”，用于形成诸如全环栅(GAA)晶体管的半导体器件的沟道区域。
在一些实施例中，每个介电条120a、120b包括介电材料124和介电衬垫122。在图1B的横截面中，介电衬垫122至少覆盖介电材料124的顶面。即，介电衬垫122至少位于介电材料124和半导体层104之间。在图1C和图1D的横截面中，介电衬垫122至少覆盖介电材料124的顶面和介电材料124的相对侧壁。在一些实施例中，介电材料124和介电衬垫122包括合适的介电材料，诸如氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。在一些实施例中，介电材料124和介电衬垫122包括不同的材料。例如，介电材料124包括氧化硅，而介电衬垫122包括氮化硅。
在图1C和图1D中，集成电路100a包括设置在介电条120a、120b的相对侧壁上的多个隔离结构110。隔离结构110中的至少一个设置在介电条120a、120b之间。在一些实施例中，隔离结构110是浅沟槽隔离(STI)结构、合适的隔离结构、前述的组合等。在一些实施例中，每个隔离结构110包括介电衬垫112和介电层114。在一些实施例中，介电衬垫112和介电层114包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)。在一些实施例中，介电衬垫112和介电层114包括相同的材料，诸如氧化硅。在一些其他实施例中，介电衬垫112和介电层114包括不同的材料，例如，介电衬垫112包括氮化硅，并且介电层114包括氧化硅。在一些实施例中，介电衬垫112、介电层114和介电条120a、120b的介电材料124包括相同的材料，诸如氧化硅。在一些实施例中，介电层114和隔离结构110包括相同的材料，而介电层114和介电衬垫112包括不同的材料。
在图1C和图1D中，集成电路100a还包括设置在介电条120a、120b之间的隔离结构110中的背侧通孔115。在一些实施例中，背侧通孔115的至少三个表面由隔离结构110覆盖。例如，背侧通孔115的顶面由隔离结构110的介电层114覆盖并且与介电层114接触，并且背侧通孔115的相对侧壁由隔离结构110的介电衬垫112覆盖并且与介电衬垫112接触。因此，背侧通孔115通过隔离结构110的介电衬垫112与介电条120a、120b分隔开。在一些实施例中，背侧通孔115的顶面低于介电条120a、120b的顶面并且低于隔离结构110的顶面。
在图1B和图1C中，集成电路100a还包括包裹半导体层104的多个栅极结构130。在一些实施例中，每个栅极结构130覆盖每个半导体层104的至少四侧。在一些实施例中，每个栅极结构130包括界面层132、位于界面层132上方的栅极介电层134和位于栅极介电层134上方的栅极导电层136。
在一些实施例中，界面层132包括氧化物，诸如氧化硅(SiO2)。在一些实施例中，栅极介电层134包括高k介电材料，诸如金属氧化物、过渡金属氧化物等。高k介电材料的示例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。在一些实施例中，栅极介电层134包括氧化物层。在一些实施例中，栅极导电层136包括功函金属层和填充金属。功函金属层包括n型或p型功函层。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。在一些实施例中，功函层包括多个层。在一些实施例中，填充金属包括钨(W)、铝(Al)、铜(Cu)或其他合适的导电材料。
在图1B中，多个栅极间隔件140设置在栅极结构130的相对侧壁上。在一些实施例中，栅极间隔件140包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜和/或它们的组合。例如，每个栅极间隔件140包括第一层142和位于第一层142上方的第二层144，其中第一层142和第二层144包括不同的材料。在一些实施例中，集成电路100a还包括设置在栅极结构130的相对侧壁上并且位于半导体层104之间的多个间隔件层145。
在一些实施例中，间隔件层145包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜和/或它们的组合。
集成电路100a还包括多个外延结构150a、150b。在图1B中，外延结构150a设置在栅极结构130的相对侧上并且与半导体层104的侧壁接触，并且能够用作集成电路100a中的半导体器件的源极/漏极区域。因此，外延结构150a、150b可互换地称为源极/漏极结构。在图1C和图1D的横截面中，外延结构150a设置在介电条120a上方并且与介电条120a接触，并且外延结构150b设置在介电条120b上方并且与介电条120b接触。在各个实施例中，外延结构150a、150b包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，每个外延结构150a、150b包括第一外延层152和位于第一外延层152上方的第二外延层154。在各个实施例中，外延结构150a、150b包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。
集成电路100a还包括设置在外延结构150a、150b上方的多个硅化物层155。在一些实施例中，硅化物层155包括CoSi2、TiSi2、WSi2、NiSi2、MoSi2、TaSi2、PtSi等。在图1B的截面图中，硅化物层155中的至少一个嵌入在外延结构150a中。例如，在图1B中，外延结构150a覆盖硅化物层155的底面和侧壁。
另一方面，在图1D的截面图中，外延结构150a上方的硅化物层155基本上覆盖外延结构150a的相对侧壁和顶面。外延结构150b上方的硅化物层155仅覆盖外延结构150b的一个侧壁和外延结构150b的顶面。例如，外延结构150b的靠近外延结构150a的侧壁由硅化物层155覆盖，并且外延结构150b的远离外延结构150a的另一侧壁未由硅化物层155覆盖。
在图1C和图1D中，集成电路100a还包括设置在隔离结构110上并且与隔离结构110的顶面接触的多个伪鳍160。在图1C中，伪鳍160中的至少一个设置在两个相邻的栅极结构130之间以提供电隔离。在一些实施例中，每个伪鳍160包括介电衬垫162和介电材料164，其中介电衬垫162包裹介电材料164。
在一些实施例中，如图1C所示，伪鳍160用作绝缘栅极切割结构的部分，并且由氮化物基材料制成，诸如氮化硅、氮氧化硅、碳氮化硅等。在一些实施例中，伪鳍160由诸如金属氧化物的高k介电材料制成。高k介电材料的示例包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝或其他适用的介电材料。在一些实施例中，介电衬垫162包括低k材料，诸如SiCN、SiN、SiC等。在一些实施例中，介电材料164包括氧化物，诸如SiO2等。在一些实施例中，介电衬垫162和介电材料164包括不同的材料。
在图1D中，集成电路100a还包括介电层158，该介电层158设置在外延结构150b和一个伪鳍160(图1D中最右边的伪鳍)之间。在一些实施例中，介电层158与远离外延结构150a的外延结构150b的侧壁接触。在一些实施例中，外延结构150b上方的硅化物层155也与介电层158的侧壁接触。在一些实施例中，介电层158包括氧化物，诸如SiO2等。在一些其他实施例中，介电层158包括SiCN、SiN、SiC等。
在图1B和图1D中，接触蚀刻停止层(CESL)172设置在外延结构150a、150b上方并且沿着栅极间隔件140的侧壁延伸。层间电介质(ILD)层174设置在CESL 172上方并且邻近栅极间隔件140。在图1D中，CESL172至少设置在外延结构150b与伪鳍160之间的介电层158上方。在一些实施例中，ILD层174包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他合适的介电材料。低k介电材料的示例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。CESL 172包括与ILD层172不同的材料。在一些实施例中，CESL172包括氮化硅、氮氧化硅或其他合适的材料。
在图1C和图1D的截面图中，介电层176设置在伪鳍160上方。在一些实施例中，介电层176包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜和/或它们的组合。在一些实施例中，介电层176和下面的伪鳍160能够用作绝缘栅极切割结构。
集成电路100a还包括蚀刻停止层(ESL)178和位于ESL 178上方的层间介电(ILD)层180。在图1B的截面图中，ESL 178沿着栅极结构130、栅极间隔件140和ILD层174的顶面延伸。另一方面，在图1C和图1D的截面图中，ESL 178沿着介电层176的顶面延伸。在一些实施例中，ESL 178的材料类似于CESL 172，并且ILD层180的材料类似于ILD层174。。
集成电路100a还包括分别设置在外延结构150a、150b上方的多个源极/漏极接触件185a、185b。在图1B的截面图中，源极/漏极接触件185a穿过ILD层180、ESL 178、ILD层174和CESL 172延伸至硅化物层155的顶面。
关于图1D的源极/漏极接触件185a，源极/漏极接触件185a至少覆盖外延结构150a的相对侧壁和顶面。例如，源极/漏极接触件185a至少包括位于远离外延结构150b的外延结构150a的第一侧处的第一部分185a-1、位于靠近外延结构150b的外延结构150a的第二侧处的第二部分185a-2以及设置在外延结构150a上方的第三部分185a-3，其中第三部分185a-3连接至第一部分185a-1和第二部分185a-2。更详细地，第一部分185a-1在外延结构150a和伪鳍160之间延伸，第二部分185a-2在外延结构150a和伪鳍160之间延伸，并且第三部分185a-3延伸穿过ILD层180、ESL 178和介电层176。
嵌入隔离结构110中的源极/漏极接触件185a的第二部分185a-2具有宽度W1。在一些实施例中，宽度W1在从约10nm至约15nm的范围内。在一些情况下，如果宽度W1太小(例如，远小于10nm)，则第二部分185a-2太薄而不能提供足够的电连接。在一些情况下，如果宽度W1太大(例如，远大于15nm)，则第二部分185a-2太大并且影响相邻元件(例如，伪鳍160或介电条120a)的尺寸。
关于源极/漏极接触件185a的第一部分185a-1，第一部分185a-1的底面与隔离结构110的介电衬垫112和介电层114接触。另一方面，关于源极/漏极接触件185a的第二部分185a-2，第二部分185a-2延伸至背侧通孔115的顶面并且在它们之间形成电连接。第二部分185a-2的底面与隔离结构110的介电衬垫112接触，并且第二部分185a-2的侧壁与隔离结构110的介电层接触。介电条120a的侧壁和硅化物层155的底面与第二部分185a-2接触。在一些实施例中，第二部分185a-2的底面低于隔离结构110的最顶面和介电条120a的顶面，并且低于第一部分185a-1的底面。
关于图1D的源极/漏极接触件185b，源极/漏极接触件185b至少包括位于靠近外延结构150a的外延结构150b的第一侧处的第一部分185b-1以及设置在外延结构150b上方的第二部分185b-2，其中第二部分185b-2连接至第一部分185b-1。即，在图1D的截面图中，源极/漏极接触件185b仅覆盖外延结构150b的两侧(例如，外延结构150b的一个侧壁和顶面)。更详细地，第一部分185b-1在外延结构150b和伪鳍160之间延伸，第二部分185b-2延伸穿过ILD层180、ESL 178和介电层176。
关于源极/漏极接触件185b的第一部分185b-1，第一部分185b-1的底面与隔离结构110的介电衬垫112和介电层114接触。关于源极/漏极接触件185b的第二部分185b-2，靠近源极/漏极接触件185a的第二部分185b-2的侧壁与介电层176接触，而远离源极/漏极接触件185a的第二部分185b-2的侧壁与CESL 172和ILD层174接触。在一些实施例中，CESL172和ILD层174位于源极/漏极接触件185b和介电层176之间。在一些实施例中，源极/漏极接触件185b的第一部分185b-1的底面高于源极/漏极接触件185a的第二部分185a-2的底面。
在一些实施例中，源极/漏极接触件185a、185b包括衬垫和填充金属。衬垫位于填充金属和下面的源极/漏极结构150a、150b之间。在一些实施例中，衬垫有助于填充金属的沉积，并且有助于减少填充金属的材料穿过栅极间隔件140的扩散。在一些实施例中，衬垫包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其他合适的材料。填充金属包括导电材料，诸如钨(W)、铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)或其他合适的导电材料。
集成电路100a还包括设置在ILD层180上方和源极/漏极接触件185a、185b上方的介电层188以及设置在介电层188上方的介电层192。在一些实施例中，介电层188和192的材料类似于ILD层174。
在图1D中，多个导电通孔190a和190b延伸穿过介电层188。导电通孔190a与源极/漏极接触件185a接触，并且导电通孔190b与源极/漏极接触件185b接触。在一些实施例中，导电通孔190a和190b包括导电材料，诸如钨(W)。其他导电材料可用于导电通孔190a和190b，诸如铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)等。
在图1C和图1D中，多条金属线195延伸穿过介电层192。导电通孔190a连接至金属线195中的一条，并且导电通孔190b连接至金属线195中的另一条。在一些实施例中，金属线195包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。
集成电路100a还包括设置在介电条120a、120b的背侧上的介电层200。更详细地，介电层200与隔离结构110的底面接触。在一些实施例中，介电层200的材料类似于ILD层174。
集成电路100a还包括延伸穿过介电层200的金属线210。在一些实施例中，金属线210沿着介电条120a、120b的底面、隔离结构110的介电衬垫112的底面和背侧通孔115的底面延伸。在一些实施例中，金属线210包括铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钼(Mo)、镍(Ni)、钨(W)等。在一些实施例中，金属线210能够在集成电路100a的背侧处用作电源线(例如，VDD或VSS)，因此金属线210可互换地称为背侧电源线或背侧电源轨。在一些实施例中，当金属线210用作电源轨时，源极/漏极接触件185a称为源极接触件，并且外延结构150a称为源极外延结构。
在本发明的一些实施例中，背侧通孔115提供在介电条120a、120b之间，并且源极/漏极接触件185a具有延伸至背侧通孔115的部分，使得介电条120a、120b的背侧处的金属线210电连接至介电条120a、120b的前侧处的金属线195。即，介电条120a、120b的背侧处的金属线210与介电条120a、120b的前侧处的金属线195之间的导电路径能够绕过具有更高的电阻的外延结构150a，并且能够减小金属线210与金属线195之间的电阻。这将进一步改进器件性能并且提供路由灵活性。
图2A至图29C示出了根据本发明的一些实施例的制造图1A至图1D的集成电路100a的各个阶段中的方法。图2A至图29A具有与图1B相同的横截面；图2B至图29B具有与图1C相同的横截面；并且图2C至图29C具有与图1D相同的横截面。
参考图2A至图2C。示出了衬底300。在一些实施例中，衬底300包括绝缘体上半导体(SOI)衬底。在一些实施例中，SOI衬底包括通过诸如注氧隔离(SIMOX)的工艺和/或其他合适的工艺形成的掩埋氧化物(BOX)层。在图2A至图2C的示例中，衬底300是包括体硅层302、氧化物层304和半导体层306的SOI衬底。氧化物层304是掩埋氧化物(BOX)层。在一些实施例中，BOX层是二氧化硅(SiO2)。在一些实施例中，半导体层306包括硅。在一些实施例中，半导体层306适当地掺杂有n型和/或p型掺杂剂。
多个半导体层103和半导体层104交替沉积在衬底300上方。半导体层103和半导体层104具有不同的材料和/或组分，使得半导体层103和半导体层104具有不同的蚀刻速率。在一些实施例中，半导体层103包括SiGe。半导体层103的锗百分比(原子百分比浓度)在约10％和约20％之间的范围内，但是更高或更低的锗百分比是可以的。然而，本领域的普通技术人员将理解，整个说明书中列举的值是示例，并且可改变为不同的值。例如，半导体层103包括Si0.8Ge0.2或Si0.9Ge0.1，其中Si和Ge之间的比例根据实施例而变化，并且本发明不限于此。在一些实施例中，半导体层104是不含锗的纯硅层。在一些实施例中，半导体层104包括基本上纯的硅层，例如，锗百分比低于约1％。在一些实施例中，半导体层103具有比半导体层104更高的锗原子百分比浓度。在一些实施例中，半导体层103和104通过化学气相沉积(CVD)、分子束外延(MBE)或其他合适的工艺形成。在一些实施例中，通过外延生长工艺形成半导体层103和104，因此在该上下文中，半导体层103和104也称为外延层。
随后，在半导体层103和104上方形成衬垫层310和掩模层312。更详细地，衬垫层310沉积在最顶部的半导体层104上方，并且掩模层312沉积在衬垫层310上方。衬垫层310是具有例如通过热氧化操作形成的氧化硅的薄膜。衬垫层310用作半导体层104和掩模层312之间的粘合层。在一些实施例中，掩模层312包括氮化硅，例如，使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)。掩模层312在随后的图案化操作期间用作硬掩模。
参考图3A至图3C。图案化半导体层103、104和半导体层306以形成沟槽TR1。沟槽TR1暴露氧化物层304的顶面。在一些实施例中，使用包括光刻和蚀刻工艺的合适工艺来图案化半导体层103、104和半导体层306。在下面的讨论中，半导体层306的剩余部分称为半导体条102。在一些实施例中，半导体条102称为鳍结构。
参考图4A至图4C。介电衬垫112共形地沉积在沟槽TR1中，并且导电材料315沉积在介电衬垫112上方。在一些实施例中，介电衬垫112形成为衬于掩模层312、氧化物层310、半导体层103、104、半导体条102和氧化物层304的暴露表面。在一些实施例中，通过诸如CVD、PVD、ALD或其他合适的沉积工艺的工艺来形成介电衬垫112。在一些实施例中，通过诸如CVD、PVD、ALD或其他合适的沉积工艺的工艺形成导电材料315。
参考图5A至图5C。回蚀刻导电材料315。在一些实施例中，采用诸如湿蚀刻、干蚀刻或它们的组合的蚀刻工艺以将导电材料315的顶面降低至期望位置。例如，蚀刻导电材料315，使得导电材料315的顶面低于半导体条102的顶面。在一些实施例中，介电衬垫112对蚀刻工艺的蚀刻抵抗性比导电材料315高，使得蚀刻工艺去除导电材料315的部分，同时保持介电衬垫112基本完整。
参考图6A至图6C。图案化导电材料315以形成背侧通孔115。在一些实施例中，使用包括光刻和蚀刻工艺的合适的工艺图案化导电材料315。具体地，图案化导电材料315，使得导电材料315的剩余部分位于半导体条102之间。在以下讨论中，导电材料315的剩余部分称为背侧通孔115。
参考图7A至图7C。介电层114沉积在背侧通孔115上方。在一些实施例中，介电层114沉积为填充沟槽TR1并且覆盖背侧通孔115的顶面。在一些实施例中，通过诸如CVD、PVD、ALD或其他合适的沉积工艺的工艺形成介电层114。
参考图8A至图8C。回蚀刻介电层114和介电衬垫112。在一些实施例中，去除介电层114和介电衬垫112的部分以暴露掩模层312、氧化物层310的侧壁、半导体层103、104的侧壁以及半导体条102的侧壁。介电层114和介电衬垫112的剩余部分统称为隔离结构110。在图8B和图8C的横截面中，背侧通孔115嵌入在隔离结构110中。即，在该阶段，背侧通孔115的至少四个侧由隔离结构110覆盖。在一些实施例中，通过湿蚀刻、干蚀刻或它们的组合来回蚀刻介电层114和介电衬垫112。
参考图9A至图9C。在半导体层103、104上方形成半导体层320，在半导体层320上方形成介电衬垫162，并且在介电衬垫162上方形成介电材料164。在一些实施例中，半导体层320沉积在衬底300上方，随后进行图案化工艺以去除半导体层320的不需要的部分。例如，去除半导体层320的部分，使得隔离结构110的顶面的至少部分未由半导体层320覆盖。接下来，介电衬垫162和介电材料164顺序地沉积在半导体层320上方。介电衬垫162至少衬于隔离结构110的暴露表面。在一些实施例中，通过CVD、PVD、ALD或其他合适的沉积工艺形成半导体层320。通过CVD、PVD、ALD或其他合适的沉积工艺形成介电衬垫162和介电材料164。
参考图10A至图10C。执行CMP工艺，直到暴露半导体层104的顶面。在一些实施例中，执行CMP工艺以去除半导体层320、介电衬垫162和介电材料164的过量材料。在CMP工艺之后，介电衬垫162和介电材料164的剩余部分形成多个伪鳍160。
参考图11A至图11C。在衬底100上方形成介电层176，在半导体层103、104上方形成伪栅极结构330，并且在伪栅极结构330的相对侧壁上形成栅极间隔件140。在一些实施例中，通过例如在衬底300上方沉积介电材料并且图案化介电材料以形成介电层176来形成介电层176。介电层176至少覆盖伪鳍160。在一些实施例中，通过例如在半导体层103、104和介电层176上方沉积栅极介电层332和栅电极334，执行CMP工艺直到暴露介电层176的顶面，以及随后执行图案化工艺来形成伪栅极结构330。栅极介电层332和栅电极334的剩余部分统称为伪栅极结构330。在一些实施例中，通过例如在伪栅极结构330上方毯式沉积第一层142和第二层144，以及随后执行蚀刻工艺以去除第一层142和第二层144的水平部分，使得第一层142和第二层144的垂直部分保留在伪栅极结构330的侧壁上来形成栅极间隔件140
在一些实施例中，栅极介电层332包括例如氧化硅、氮化硅、它们的组合等，并且根据可接受的技术沉积或热生长。栅极介电层332通过合适的工艺形成，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何合适的工艺。栅电极334包括多晶体硅(多晶Si)或多晶体硅锗(多晶SiGe)。此外，在一些实施例中，栅电极334是具有均匀或非均匀掺杂的掺杂多晶硅。通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)的合适的工艺或任何合适的工艺形成栅电极334。
参考图12A至图12C。使半导体层103、104凹进以形成凹槽R1，蚀刻半导体层103，并且在半导体层104之间形成多个间隔件层145。在一些实施例中，执行第一蚀刻工艺以去除未由伪栅极结构330和介电层176覆盖的半导体层103、104的部分，以形成凹槽R1。之后，执行第二蚀刻工艺以穿过凹槽R1横向缩短半导体层103，以便在两个相邻的半导体层104之间形成间隔。接下来，通过合适的沉积工艺在两个相邻的半导体层104之间的间隔中形成间隔件层145。例如，通过在衬底300上方毯式沉积间隔件材料以及随后执行图案化工艺以去除间隔件材料的部分，使得间隔件材料的剩余部分留在两个相邻的半导体层104之间的间隔中来形成间隔件层145。
参考图13A至图13C。外延结构150形成在半导体条102上方和伪栅极结构330的相对侧上。在一些实施例中，每个外延结构150包括第一外延层152和位于第一外延层152上方的第二外延层154。在一些实施例中，通过选择性外延生长(SEG)形成第一外延层152和第二外延层154。
参考图14A至图14C。如图14C所示，介电层158形成为至少填充外延结构150和伪鳍160之间的间隔。在一些实施例中，通过例如在衬底300上方沉积介电材料并覆盖外延结构150，可选地执行CMP工艺以平坦化介电材料和介电层176的顶面，以及随后执行回蚀刻工艺以降低介电材料的顶面来形成介电层158。在一些实施例中，外延结构150的顶部从介电层176突出，并且伪鳍160的侧壁由介电层176部分地暴露。
参考图15A至图15C。在外延结构150上方形成接触蚀刻停止层(CESL)172和层间介电(ILD)层174。在图15C中，CESL 172从外延结构150的顶面延伸至介电层176的顶面。在一些实施例中，通过例如在衬底300上方顺序沉积CESL材料层和ILD材料层，以及随后执行CMP工艺以去除过量的CESL材料层和ILD材料层，直到暴露伪栅极结构130的顶面来形成CESL172和ILD层174。
参考图16A至图16C。去除伪栅极结构330、半导体层103和半导体层320以形成栅极沟槽TR2。在图16A中，每个栅极沟槽TR2位于栅极间隔件140之间。在图16B中，每个栅极沟槽TR2至少位于伪鳍160之间，并且隔离结构110的顶面由栅极沟槽TR2暴露。在一些实施例中，通过诸如湿蚀刻、干蚀刻或它们的组合的合适的工艺来去除栅极结构330和半导体层103。
参考图17A至图17C。在栅极沟槽TR2中形成金属栅极结构130。在一些实施例中，栅极结构130包括界面层132、位于界面层132上方的栅极介电层134和位于栅极介电层134上方的栅极导电层136。在一些实施例中，通过例如在暴露的半导体层104上选择性地形成界面材料，在界面材料上方沉积栅极介电材料，在栅极介电材料上方沉积栅极导电材料，以及随后执行CMP工艺直到暴露ILD层174的顶面来形成栅极结构130。在一些实施例中，通过诸如热氧化工艺的氧化工艺形成界面层132。通过PVD、CVD、ALD或其他合适的沉积工艺形成栅极介电层134。通过PVD、CVD、ALD或其他合适的沉积工艺形成栅极导电层136。
参考图18A至图18C。蚀刻停止层(ESL)178和层间介电(ILD)层180形成在衬底300上方。在图18A中，ESL 178形成为沿着栅极结构130、栅极间隔件140和ILD层174的顶面延伸。在图18B中，ESL 178形成为沿着栅极结构130和介电层176的顶面延伸。在图18C中，ESL178形成为沿着ILD层174和介电层176的顶面延伸。在一些实施例中，通过PVD、CVD、ALD或其他合适的沉积工艺形成ESL 178。通过PVD、CVD、ALD或其他合适的沉积工艺形成ILD层174。
参考图19A至图19C。形成延伸穿过ILD层174、ESL 178和ILD层180的多个凹槽R3和R4。为了便于进行后续讨论，在图19B和图19C中，将半导体条120和外延结构150分别标记为半导体条120a、120b和外延结构150a、150b。通过例如在ILD层174上方形成具有开口的光刻胶层，开口限定凹槽R3和R4的位置，穿过光刻胶层的开口蚀刻ILD层174，以及去除光刻胶层来形成凹槽R3和R4。在一些实施例中，在蚀刻ILD层174期间，部分地去除外延结构150a、150b的暴露部分。在一些实施例中，在图19C中，因为凹槽R4比凹槽R3窄，所以在形成凹槽R3和R4期间，不去除外延结构150b上方的ILD层174和CESL 172的部分。因此，在形成凹槽R3和R4之后，外延结构150b的至少部分保持由CESL 172和ILD层174覆盖。
参考图20A至图20C。在衬底300上方形成具有开口O1的图案化的掩模MA1。如图20C所示，图案化的掩模MA1的开口O1与外延结构150a和伪鳍160之间的介电层158至少垂直地重叠，并且与背侧通孔115至少垂直地重叠。
参考图21A至图21C。执行蚀刻工艺以去除介电层158的部分和隔离结构110的部分以暴露背侧通孔115。更详细地，蚀刻工艺去除介电层158的由图案化的掩模MA1的开口O1暴露的部分，然后去除下面的隔离结构110。在一些实施例中，在蚀刻工艺之后，在半导体条102a和隔离结构110的介电层114之间形成间隙GP，其中间隙GP暴露背侧通孔115的顶面。在一些实施例中，该刻蚀工艺是湿刻蚀、干刻蚀或它们的组合。在一些实施例中，图案化的掩模MA1是光刻胶层。在一些其他实施例中，图案化的掩模MA1是硬掩模。
参考图22A至图22C。去除图案化的掩模MA1。接下来，执行另一蚀刻工艺以去除介电层158的由凹槽R3和R4暴露的部分。在一些实施例中，在去除介电层158的由凹槽R3和R4暴露的部分之后，外延结构150a、150b的表面暴露。
参考图23A至图23C。在外延结构150a、150b的暴露表面上形成多个硅化物层155。硅化物层155的形成包括例如诸如通过溅射在衬底300上方沉积金属层，然后执行诸如快速热退火(RTA)处理的退火工艺。位于外延结构150a、150b的表面上面的金属层与外延结构150a、150b的硅(Si)反应并且转变为金属硅化物。
参考图24A至图24C。源极/漏极接触件185a和185b分别形成在凹槽R3和R4中。在一些实施例中，通过例如在衬底300上方沉积导电材料并且填充凹槽R3和R4，以及随后执行CMP工艺以去除过量的导电材料，直到ILD层180的顶面暴露来形成源极/漏极接触件185a和185b。
参考图25A至图25C。在ILD层180上方形成介电层188，在介电层188中形成导电通孔190a和190b，在介电层188上方形成介电层192，并且在介电层192中形成金属线195。在一些实施例中，通过在ILD层180上方沉积介电材料来形成介电层188，并且通过图案化介电层188以形成开口并且在开口中填充导电材料来形成导电通孔190a和190b。另一方面，通过在介电层188上方沉积介电材料来形成介电层192，并且通过图案化介电层188以形成开口并且在开口中填充导电材料来形成金属线195。
参考图26A至图26C。对衬底300的背侧(见图25A至图25C)执行CMP工艺，直到暴露半导体条102a、102b和背侧通孔115。在一些实施例中，可以翻转图25A至图25C中所示的结构，使得衬底300的背侧朝向该图的顶部。接下来，执行CMP工艺以去除体硅层302和氧化物层304，以暴露半导体条102a、102b和背侧通孔115。
参考图27A至图27C。去除半导体条102a、102b以在隔离结构110之间形成凹槽R5和R6。在一些实施例中，凹槽R5和R6至少暴露外延结构150a、150b。在一些实施例中，通过湿蚀刻、干蚀刻或它们的组合来去除半导体条102a、102b。
参考图28A至图28C。介电条120a、120b分别形成在凹槽R5和R6中。在一些实施例中，每个介电条120a、120b包括介电衬垫122和介电材料124。在一些实施例中，通过例如在凹槽R5和R6中顺序地沉积介电衬垫122和介电材料124并且覆盖隔离结构110，以及随后执行CMP工艺直到暴露隔离结构110的顶面来形成介电条120a、120b。在图28A的横截面中，介电衬垫122沿着外延结构150的表面、间隔件层145的表面和栅极结构130的表面(例如，栅极结构130的界面层132)延伸并且与外延结构150的表面、间隔件层145的表面和栅极结构130的表面接触。
参考图29A至图29C。在隔离结构110和介电条120a、120b上方形成介电层200，并且在介电层200中形成金属线210。在一些实施例中，通过PVD、CVD、ALD或其他合适的沉积工艺来沉积介电层200。通过图案化介电层200以形成开口并且在开口中填充导电材料来形成金属线210。
图30A和图30B是根据本发明的一些实施例的制造集成电路的方法M1的流程图。虽然将方法M1描述为一系列动作或事件，但是本领域的普通技术人员将理解，该方法不限于所描述的顺序或动作。因此，在一些实施例中，以不同于所描述的顺序执行动作，和/或能够同时执行动作。此外，在一些实施例中，动作或事件细分为多个动作或事件，它们能够在单独的时间或与其他动作或子动作同时执行。在一些实施例中，省略一些动作或事件，并且包括其他未描述的动作或事件。
在框S101处，在衬底上方交替地沉积第一半导体层和第二半导体层。图2A至图2C是与框S101中的动作对应的一些实施例的视图。
在框S102处，图案化第一半导体层和第二半导体层以及衬底，以在衬底上方形成半导体条。图3A至图3C是与框S102中的动作对应的一些实施例的视图。
在框S103处，在衬底上方沉积第一介电衬垫和导电材料。图4A至图4C是与框S103中的动作对应的一些实施例的视图。
在框S104处，回蚀刻导电材料。图5A至图5C是与框S104中的动作对应的一些实施例的视图。
在框S105处，图案化导电材料以形成背侧通孔。图6A至图6C是与框S105中的动作对应的一些实施例的视图。
在框S106处，在第一导电通孔上方沉积第一介电层。图7A至图7C是与框S106中的动作对应的一些实施例的视图。
在框S107处，回蚀刻第一介电层和第一介电衬垫。图8A至图8C是与框S107中的动作对应的一些实施例的视图。
在框S108处，在第一半导体层和第二半导体层上方形成第三半导体层，在第三半导体层上方形成第二介电衬垫，并且在第一介电衬垫上方形成第一介电材料。图9A至图9C是与框S108中的动作对应的一些实施例的视图。
在框S109处，执行CMP工艺，直到暴露第二半导体层的顶面以在半导体条之间形成伪鳍。图10A至图10C是与框S109中的动作对应的一些实施例的视图。
在框S110处，在衬底上方形成第二介电层，在第一半导体层和第二半导体层上方形成伪栅极结构，并且在伪栅极结构的相对侧壁上形成栅极间隔件。图11A至图11C是与框S110中的动作对应的一些实施例的视图。
在框S111处，使第一半导体层和第二半导体层凹进以形成凹槽，蚀刻第三半导体层，并且在第二半导体层之间形成间隔件层。图12A至图12C是与框S111中的动作对应的一些实施例的视图。
在框S112处，在半导体条上方和伪栅极结构的相对侧上形成外延结构。图13A至图13C是与框S112中的动作对应的一些实施例的视图。
在框S113处，形成第二介电层，该第二介电层填充外延结构和伪鳍之间的间隔。图14A至图14C是与框S113中的动作对应的一些实施例的视图。
在框S114处，在外延结构上方形成CESL和第一ILD层。图15A至图15C是与框S114中的动作对应的一些实施例的视图。
在框S115处，去除伪结构、第一半导体层和第三半导体层以形成栅极沟槽。图16A至图16C是与框S115中的动作对应的一些实施例的视图。
在框S116处，在栅极沟槽中形成金属栅极结构。图17A至图17C是与框S116中的动作对应的一些实施例的视图。
在框S117处，在衬底上方形成ESL和第二ILD层。图18A至图18C是与框S117中的动作对应的一些实施例的视图。
在框S118处，形成延伸穿过第二ILD层、ESL和第一ILD层的第一凹槽。图19A至图19C是与框S118中的动作对应的一些实施例的视图。
在框S119处，在衬底上方形成具有开口的图案化的掩模。图20A至图20C是与框S119中的动作对应的一些实施例的视图。
在框S120处，穿过图案化的掩模的开口蚀刻第二介电层和隔离结构的部分，以暴露第一导电通孔。图21A至图21C是与框S120中的动作对应的一些实施例的视图。
在框S121处，去除图案化的掩模，并且蚀刻第二介电层的由第一凹槽暴露的部分。图22A至图22C是与框S121中的动作对应的一些实施例的视图。
在框S122处，在外延结构上方形成硅化物层。图23A至图23C是与框S122中的动作对应的一些实施例的视图。
在框S123处，在第一凹槽中形成源极/漏极接触件。图24A至图24C是与框S123中的动作对应的一些实施例的视图。
在框S124处，在第二ILD层上方形成第三介电层，在第三介电层中形成导电通孔，在第三介电层上方形成第四介电层，并且在第四介电层中形成第一金属线。图25A至图25C是与框S124中的动作对应的一些实施例的视图。
在框S125处，对衬底的背侧执行CMP工艺，直到暴露半导体条和第一导电通孔。图26A至图26C是与框S125中的动作对应的一些实施例的视图。
在框S126处，去除半导体条以形成第二凹槽。图27A至图27C是与框S126中的动作对应的一些实施例的视图。
在框S127处，在第二凹槽中形成介电条。图28A至图28C是与框S127中的动作对应的一些实施例的视图。
在框S128处，在隔离结构和介电条上方形成第五介电层，并且在第五介电层中形成第二金属线。图29A至图29C是与框S128中的动作对应的一些实施例的视图。
图31至图40是根据本发明的一些实施例的在制造集成电路的各个阶段中的集成电路的视图。图31至图40具有与图2C至图29C相同的横截面。另外，图31至图40的一些元件与图1A至图29C中描述的那些类似，并且因此这样的元件被标记为相同，并且为简洁起见将不再重复相关的细节。
参考图31。形成介电层158来填充外延结构150a、150b和伪鳍160之间的间隔，如图14A至图14C所示。接下来，在外延结构150a、150b上方顺序沉积CESL 172和ILD层174。
参考图32。在ILD层174上方形成具有开口O2的图案化的掩模MA2。接下来，执行蚀刻工艺以去除ILD层174、CESL 172、介电层158和伪鳍160的部分，使得形成凹槽R7以暴露隔离结构110。更详细地，在蚀刻工艺期间，去除外延结构150a、150b之间的伪鳍160。在一些实施例中，图案化的掩模MA2是光刻胶层。在一些实施例中，蚀刻工艺包括湿蚀刻、干蚀刻或它们的组合。
参考图33。去除图案化的掩模MA2。接下来，在凹槽R7中形成介电层400。介电层400形成为覆盖隔离结构110的暴露表面。在一些实施例中，通过例如在凹槽R7中沉积介电材料以及随后执行CMP工艺以去除过量的介电材料，直到暴露ILD层174的顶面来形成介电层400。在一些实施例中，介电层400和ILD层174包括相同的材料。
参考图34。在ILD层174和介电层400上方形成具有开口O3和O4的图案化的掩模MA3。在一些实施例中，图案化的掩模MA3是光刻胶层。
参考图35。执行蚀刻工艺以去除ILD层174、CESL 172、介电层400和隔离结构110的部分。在蚀刻工艺之后，在外延结构150a、150b上方分别形成凹槽R8和R9。在一些实施例中，凹槽R8和R9至少延伸穿过隔离结构110并且暴露背侧通孔115。在一些实施例中，蚀刻工艺包括湿蚀刻、干蚀刻或它们的组合。
参考图36。去除图案化的掩模MA3。在一些实施例中，通过合适的工艺(诸如剥离工艺)去除图案化的掩模MA3。
参考图37。源极/漏极接触件185a和185b分别形成在凹槽R8和R9中。由于去除了外延结构150a、150b之间的伪鳍160(见图32)，因此能够扩大凹槽R8的窗口，并且进一步增大背侧通孔115的暴露面积。因此，源极/漏极接触件185a和背侧通孔115之间的接触面积增大，这将改进器件性能。图37的实施例不同于图1A至图1D的实施例，不同之处在于，在图37的实施例中去除了图1A至图1D的伪鳍160，这导致图37中的源极/漏极接触件185a的沉积窗口扩大，并且因此源极/漏极接触件185a的尺寸扩大，这进而将改进器件性能。
嵌入隔离结构110中的源极/漏极接触件185a具有宽度W2。在一些实施例中，宽度W2在约20nm至约30nm的范围内。如果宽度W2太小(例如，远小于20nm)，则在一些情况下，源极/漏极接触件185a的部分太薄而不能提供足够的电连接。在一些情况下，如果宽度W2太大(例如，远大于30nm)，则该部分太大，并且会影响相邻元件(例如，介电层400或介电条120a)的尺寸。
参考图38。对衬底300的背侧执行CMP工艺，直到暴露半导体条102a、102b和背侧通孔115。参考图39。用介电条120a、120b代替半导体条102a、102b。参考图40。在隔离结构110和介电条120a、120b上方形成介电层200，并且在介电层200中形成金属线210以形成集成电路100b。
图41A和图41B是根据本发明的一些实施例的集成电路的视图。图41A是根据本发明的一些实施例的集成电路100c的顶视图，并且图41B是沿着图41A的线B-B的截面图。要注意的是，图41A和图41B的一些元件与图1A至图1D中描述的那些类似，并且这样的元件被标记为相同，并且为简洁起见将不再重复相关的细节。
示出沿着第一方向(例如，图41A中的横向方向)延伸的条结构F1和F2。在一些实施例中，条结构F1和F2是半导体鳍并且包括合适的半导体材料。在一些其他实施例中，条结构F1和F2是介电材料，诸如如图1A至图1D所述的介电条120a、120b。至少一个栅极结构130沿着垂直于第一方向的第二方向延伸并且设置在条结构F1和F2上方。
隔离结构110设置为邻近条结构F1和F2，其中，隔离结构110中的至少一个位于条结构F1和F2之间。如图41B所示，在条结构F1和F2之间的隔离结构110中设置背侧通孔115。外延结构150a和外延结构150b分别设置在条结构F1和F2上方。源极/漏极接触件185a和185b分别设置在外延结构150a和150b上方并且电连接至外延结构150a和150b。导电通孔190a和190b分别设置在源极/漏极接触件185a和185b上方并且电连接至源极/漏极接触件185a和185b。金属线195a和195b分别设置在导电通孔190a和190b上方并且与导电通孔190a和190b接触，其中金属线195a和195b类似于图1A至图1D中讨论的金属线195。金属线210设置在条结构F1和F2的背侧上，并且电连接至背侧通孔115。在图41A中，示出了电连接至背侧通孔115的导电通孔VB。如图41B所示，导电通孔VB指的是嵌入隔离结构110中的源极/漏极接触件185a的部分。
在图41A的一些实施例中，金属线195a与背侧通孔115垂直地重叠。在一些实施例中，沿着栅极结构130的长度方向(见图41A)，整个金属线195a与背侧通孔115垂直地重叠。另一方面，金属线195b不与背侧通孔115垂直地重叠。
图42A和图42B是根据本发明的一些实施例的集成电路的视图。图42A是根据本发明的一些实施例的集成电路100d的顶视图，并且图42B是沿着图42A的线B-B的截面图。图42A和图42B的一些元件类似于图41A和图41B中描述的那些，并且这样的元件被标记为相同，并且为简洁起见将不再重复相关的细节。
图42A和图42B不同于图41A和图41B，不同之处在于，金属线195c和195d分别设置在导电通孔190a和190b上方并且与导电通孔190a和190b接触。沿着栅极结构130的长度方向(见图42A)，间隔SP位于金属线195c和195d之间并且与背侧通孔115垂直地重叠。在一些实施例中，沿着栅极结构130的长度方向(见图42A)，整个间隔SP与背侧通孔115垂直地重叠。另一方面，金属线195c和195d与背侧通孔115仅部分地重叠。
图43A至图43C是根据本发明的一些实施例的集成电路的视图。图43A、图43B和图43C分别包括集成电路100e、100f和100g。图43A、图43B和图43C的一些元件类似于上述的那些，因此将不再重复相关细节。
集成电路100e、100f和100g包括条结构F1和F2。栅极结构130设置在条结构F1和F2上方。背侧通孔115邻近条结构F1和F2。金属线210设置在条结构F1和F2的背侧上，并且分别电连接至背侧通孔115。源极/漏极接触件185设置在条结构F1和F2上方。多个导电通孔VB位于背侧通孔115上方并且电连接至背侧通孔115。在一些实施例中，导电通孔VB是如上讨论的源极/漏极接触件185的部分。多条金属线ML设置在源极/漏极接触件185和栅极结构130上方。导电通孔VG设置在栅极结构130和金属线ML之间。导电通孔VD设置在源极/漏极接触件185和金属线ML之间。此外，图43C的集成电路100g还包括位于金属线ML上方的金属线M1，并且还包括位于金属线ML和金属线M1之间的导电通孔VIA0。
图43A、图43B和图43C的集成电路100e、100f和100g与图41A和图41B的集成电路100c类似。例如，金属线ML的部分与背侧通孔115垂直地重叠。在一些实施例中，直接位于背侧通孔115上方的每条金属线ML与相应的背侧通孔115完全重叠。
图44A至图44C是根据本发明的一些实施例的集成电路的视图。图44A、44B和44C分别示出了集成电路100h、100i和100j。图44A至图44C的一些元件类似于以上在图43A至图43C中描述的那些，因此将不再重复相关细节。
图44A、图44B和图44C的集成电路100h、100i和100j类似于图41A和图41B的集成电路100c。例如，金属线ML之间的间隔SP与背侧通孔115垂直地重叠。在一些实施例中，沿着栅极结构130的长度方向，位于金属线ML之间并且直接位于背侧通孔115上方的每个间隔SP与相应的背侧通孔115完全重叠。另一方面，金属线ML与背侧通孔115仅部分地重叠。
图45A至图45C是根据本发明的一些实施例的集成电路的视图，其中图45A是集成电路的等效电路图，图45B是集成电路的顶视图，并且图45C是沿着图45B的线B-B的截面图。图45A至图45C的一些元件类似于图1A至图1D中描述的那些，并且这样的元件被标记为相同，并且为简洁起见将不再重复相关的细节。
示出了集成电路100l。集成电路100l包括晶体管TS1和晶体管TS2。在一些实施例中，晶体管TS1是p型晶体管，诸如PMOS，并且晶体管TS2是n型晶体管，诸如NMOS。在一些实施例中，晶体管TS1包括源极S1、漏极D1和栅极G1。此外，晶体管TS2包括源极S2、漏极D2和栅极G2。如图45A所示，晶体管TS1的源极S1电连接至电源线VDD，并且晶体管TS2的源极S2电连接至电源线VSS。晶体管TS1的漏极D1电连接至输出端子OUT。晶体管TS1的栅极G1、晶体管TS2的漏极D2和晶体管TS2的栅极G2彼此电连接。在一些实施例中，当在集成电路100l的操作中时，将高电平电压(例如，正电压)施加至电源线VDD，并且将低电平电压(例如，接地电压或负电压)施加至电源线VSS。在向电源线VSS施加接地电压的一些实施例中，电源线VSS标记为GND。
在图45B和图45C中，集成电路100l包括沿着第一方向(例如，图45B中的横向方向)延伸的条结构F1和F2。在一些实施例中，条结构F1和F2包括半导体鳍，并且包括合适的半导体材料。在一些其他实施例中，条结构F1和F2包括介电条120a、120b，如图1A至图1D所述。至少一个栅极结构130沿着垂直于第一方向的第二方向延伸并且设置在条结构F1和F2上方。在一些实施例中，在条结构F1和F2上方以及在栅极结构130的相对侧上形成源极/漏极区域，以形成如图45A所示的晶体管TS1和TS2。例如，位于条结构F1上方的栅极结构130的部分和位于条结构F1上方的源极/漏极区域形成图45A的晶体管TS1。另一方面，位于条结构F2上方的栅极结构130的部分和位于条结构F2上方的源极/漏极区域形成图45A的晶体管TS2。在一些实施例中，源极/漏极区域是外延结构，诸如如图45C所示的外延结构150a、150b。
集成电路100l包括邻近条结构F1和F2的隔离结构110以及位于隔离结构110中的背侧通孔115a和115b。在一些实施例中，背侧通孔115a邻近条结构F1，并且背侧通孔115b邻近条结构F2。
集成电路100l包括设置在条结构Fl和F2的背侧上的电源线VDD和电源线VSS。在一些实施例中，电源线VDD电连接至背侧通孔115a并且与背侧通孔115a接触，并且电源线VSS电连接至背侧通孔115b并且与背侧通孔115b接触。
集成电路100l还包括源极/漏极接触件185a、185b、185c和185d。在一些实施例中，源极/漏极接触件185a和185c设置在条结构F1上方和栅极结构130的相对侧上，其中源极/漏极接触件185a电连接至条结构F1上方的源极区域，并且源极/漏极接触件185c电连接至条结构F1上方的漏极区域。另一方面，源极/漏极接触件185b和185d设置在条结构F2上方和栅极结构130的相对侧上，其中，源极/漏极接触件185b电连接至条结构F2上方的漏极区域，并且源极/漏极接触件185d电连接至条结构F2上方的源极区域。作为图45C的横截面的示例，源极/漏极接触件185a电连接至外延结构150a，并且源极/漏极接触件185b电连接至外延结构150b。
集成电路100l还包括导电通孔VB1和VB2。导电通孔VB1和VB2分别电连接至背侧通孔115a和115b。例如，如图45C所示，嵌入隔离结构110中的源极/漏极接触件185a的部分称为导电通孔VB1，其中导电通孔VB1与背侧通孔115a的顶面接触。结果，源极/漏极接触件185a因此电连接至电源线VDD。类似地，源极/漏极接触件185d通过导电通孔VB2电连接至电源线VSS。
集成电路100l还包括导电通孔VD1、VD2和VG。导电通孔VD1和VD2分别位于源极/漏极接触件185b和185c上方并且分别电连接至源极/漏极接触件185b和185c。导电通孔VG位于栅极结构130上方并且电连接至栅极结构130。
集成电路100l还包括金属线ML1和ML2。金属线ML1位于导电通孔VD2上方并且电连接至导电通孔VD2。金属线ML2位于导电通孔VD1和VG上方并且电连接至导电通孔VD1和VG。在一些实施例中，金属线ML1用作图45A中讨论的输出端子OUT。
图46A至图46C是根据本发明的一些实施例的集成电路的视图，其中图46A是该集成电路的等效电路图，图46B是集成电路的顶视图，并且图46C是沿着图46B的线B-B的截面图。图46A至46C的一些元件类似于图1A至图1D和图45A至图45C中描述的那些，并且这样的元件被标记为相同，并且为简洁起见将不再重复相关的细节。
示出了集成电路100m。集成电路100m包括晶体管TS1和晶体管TS2。在一些实施例中，晶体管TS1是p型晶体管，诸如PMOS，并且晶体管TS2是n型晶体管，诸如NMOS。在一些实施例中，晶体管TS1包括源极S1、漏极D1和栅极G1。此外，晶体管TS2包括源极S2、漏极D2和栅极G2。如图46A所示，晶体管TS1的源极S1电连接至电源线VDD，并且晶体管TS2的源极S2电连接至电源线VSS。晶体管TS2的漏极D2电连接至输出端子OUT。晶体管TS1的栅极G1、晶体管TS1的漏极D1和晶体管TS2的栅极G2彼此电连接。在一些实施例中，当在集成电路100m的操作中时，将高电平电压(例如，正电压)施加至电源线VDD，并且将低电平电压(例如，接地电压或负电压)施加至电源线VSS。在向电源线VSS施加接地电压的一些实施例中，电源线VSS被标记为GND。
在图46B和图46C中，集成电路100m包括条结构F1和F2。至少一个栅极结构130设置在条结构F1和F2上方。在一些实施例中，在条结构F1和F2上以及在栅极结构130的相对侧上形成源极/漏极区域，以形成如图45A所示的晶体管TS1和TS2。例如，位于条结构F1上方的栅极结构130的部分和位于条结构F1上方的源极/漏极区域形成图46A的晶体管TS1。另一方面，位于条结构F2上方的栅极结构130的部分和位于条结构F2上方的源极/漏极区域形成图46A的晶体管TS2。在一些实施例中，源极/漏极区域是外延结构，诸如如图46C所示的外延结构150a、150b。
集成电路100m还包括导电通孔VB1和VB2。导电通孔VB1和VB2分别电连接至背侧通孔115a和115b。例如，如图46C所示，嵌入隔离结构110中的源极/漏极接触件185c的部分称为导电通孔VB1，其中导电通孔VB1与背侧通孔115a的顶面接触。结果，源极/漏极接触件185c因此电连接至电源线VDD。类似地，源极/漏极接触件185b通过导电通孔VB2电连接至电源线VSS。
集成电路100m还包括导电通孔VD1、VD2和VG。导电通孔VD1和VD2分别位于源极/漏极接触件185a和185d上方并且分别电连接至源极/漏极接触件185a和185d。导电通孔VG位于栅极结构130上方并且电连接至栅极结构130。
集成电路100m还包括金属线MLl和ML2。金属线ML1位于导电通孔VD1和VG上方并且电连接至导电通孔VD1和VG。金属线ML2位于导电通孔VD2上方并且电连接至导电通孔VD2。在一些实施例中，金属线ML2用作如图46A中所讨论的输出端子OUT。
图47A至图47C是根据本发明的一些实施例的集成电路的视图，其中图47A是集成电路的顶视图，并且图47B是沿着图47A的线B-B的截面图，并且图47C是沿着图47A的线C-C的截面图。示出了集成电路100n。为了简单起见，图47B和图47C的一些元件未在图47A中示出。集成电路100n包括第一反相器IV1和第二反相器IV2，其中图47B是沿着第一反相器IV1切割的截面图，并且图47C是沿着第二反相器IV2切割的截面图。
关于第一反相器IV1，第一反相器IV1包括条结构F11和F12，并且至少一个栅极结构130A设置在条结构F11和F12上方。隔离结构110设置为邻近条结构F11和F12(见图47B)。背侧通孔115a和115b设置在隔离结构110中，其中背侧通孔115a设置为靠近条结构F11，并且背侧通孔115b设置为靠近条结构F12。金属线210a和210b设置在条结构F11和F12的背侧上，其中金属线210a与背侧通孔115a接触，并且金属线210b与背侧通孔115b接触。在一些实施例中，金属线210a和210b用作反相器IV1的电源轨。例如，金属线210a是电源轨VDD，并且金属线210b是电源轨VSS。当在第一反相器IV1的操作中时，将高电平电压(例如，正电压)施加至电源线VDD，并且将低电平电压(例如，接地电压或负电压)施加至电源线VSS。
外延结构形成在条结构F11和F12上方。例如，在图47B中，外延结构250a设置在条结构F11上，并且外延结构250b设置在条结构F12上。源极/漏极接触件285a、285b和285c形成在条结构F11和F12上方。例如，在图47B中，源极/漏极接触件285b设置在外延结构250a上方，并且源极/漏极接触件285c设置在外延结构250b上方。在一些实施例中，源极/漏极接触件285b和285c延伸至隔离结构110中并分别到达背侧通孔115a和115b。例如，在图47B中，源极/漏极接触件285b延伸至隔离结构110中并且接触背侧通孔115a，而源极/漏极接触件285c延伸至隔离结构110中并且接触背侧通孔115b。嵌入隔离结构110中的源极/漏极接触件285b的部分被视为导电通孔VB1，并且嵌入隔离结构110中的源极/漏极接触件285c的部分被视为导电通孔VB2。因此，金属线210a和210b(或电源轨210a和210b)电连接至形成在条结构F11和F12的背侧上的源极/漏极区域(例如，外延结构250a和250b)。
金属线ML1、ML2、ML3和ML4设置在源极/漏极接触件285a、285b、285c上方。导电通孔VG1设置在栅极结构130A与金属线ML1之间，导电通孔VD1设置在源极/漏极接触件285a与金属线ML3之间，导电通孔VD2设置在源极/漏极接触件285b与金属线ML3之间，并且导电通孔VD3设置在源极/漏极接触件285c与金属线ML4之间。
关于第二反相器IV2，第二反相器IV2包括条结构F21和F22，并且至少一个栅极结构130b设置在条结构F21和F22上方。隔离结构110设置为邻近条结构F21和F22(见图47C)。背侧通孔115c和115d设置在隔离结构110中，其中背侧通孔115c设置为靠近条结构F21，并且背侧通孔115d设置为靠近条结构F22。金属线210c和210d设置在条结构F21和F22的背侧上，其中金属线210c与背侧通孔115c接触，并且金属线210d与背侧通孔115d接触。
外延结构形成在条结构F21和F22上方。例如，在图47C中，外延结构250c设置在条结构F21上，并且外延结构250d设置在条结构F22上。源极/漏极接触件285d、285e和285f形成在条结构F21和F22上方。例如，在图47C中，源极/漏极接触件285e设置在外延结构250c上方，并且源极/漏极接触件285f设置在外延结构250d上方。
金属线ML2、ML4、ML5和ML6布置在源极/漏极接触件285d、285e、285f上方。金属线ML2和ML4从第一反相器IV1之上延伸至第二反相器IV2之上。即，第一反相器IV1和第二反相器IV2共享金属线ML2和ML4。导电通孔VG2设置在栅极结构130b与金属线ML5之间，导电通孔VD4设置在源极/漏极接触件285d与金属线ML6之间，导电通孔VD5设置在源极/漏极接触件285e与金属线ML2之间，并且导电通孔VD6设置在源极/漏极接触件285f与金属线ML4之间。
第二反相器IV2与第一反相器IV1的不同之处在于，第二反相器IV2的源极/漏极接触件285e和285c不具有延伸至隔离结构110中以接触背侧通孔115c和115d的部分。然而，如上所讨论的，位于第一反相器IV1下面的金属线210a通过背侧通孔115a、源极/漏极接触件285b和导电通孔VD2电连接至金属线ML2。由于金属线ML2也在第二反相器IV2之上延伸，并且进一步通过源极/漏极接触件285e和导电通孔VD5电连接至外延结构250c，因此金属线210a电连接至外延结构250c，并且用作第二反相器IV2的电源轨(例如，VDD)。类似地，位于第一反相器IV1下面的金属线210b通过金属线ML4电连接至外延结构250d，并且用作第二反相器IV2的电源轨(例如，VSS)。即，第二反相器IV2不使用源极/漏极接触件(例如，图47C中的源极/漏极接触件285e和285f)来连接直接位于第二反相器IV2下面的金属线210c和210d。
基于以上讨论，本发明提供了优点。然而，本领域的普通技术人员可以理解，其他实施例提供附加优点，并且在此不必公开所有优点，此外，没有特定的优点是所有实施例都需要的。一个优点是，背侧通孔形成在STI结构中，并且源极/漏极接触件185具有延伸至STI结构中并接触背侧通孔的部分，使得器件的背侧处的金属线电连接至器件的前侧处的金属线。即，背侧处的金属线和前侧处的金属线之间的导电路径能够绕过具有更高的电阻的外延结构，并且能够减小背侧处的金属线和前侧处的金属线之间的电阻。这将进一步改进器件性能并且提供路由灵活性。
本说明书的方面涉及集成电路。该集成电路包括：条结构，具有前侧和背侧。该集成电路还包括：栅极结构，位于条结构的前侧上。该集成电路还包括：多个沟道层，位于条结构的前侧之上，其中，多个沟道层中的每个包围在栅极结构内。该集成电路还包括：隔离结构，围绕条结构。该集成电路还包括：背侧通孔，位于隔离结构中。该集成电路还包括：外延结构，位于条结构的前侧上。集成电路还包括：接触件，位于外延结构上方，其中该接触件具有位于外延结构的第一侧上的第一部分，并且该接触件的第一部分延伸至隔离结构中并且接触背侧通孔。集成电路还包括：背侧电源轨，位于条结构的背侧上并且与背侧通孔接触。在一些实施例中，最靠近条结构的前侧的背侧通孔的表面低于隔离结构的最顶部。在一些实施例中，接触件的第一部分位于条结构的侧壁上。在一些实施例中，接触件的第一部分的表面与背侧通孔和隔离结构接触。在一些实施例中，条结构包括介电材料和覆盖介电材料的至少三个表面的介电衬垫。在一些实施例中，介电衬垫位于介电材料和外延结构之间。在一些实施例中，介电衬垫具有与接触件的第一部分和隔离结构接触的侧壁。在一些实施例中，电源轨沿着背侧通孔的表面、介电衬垫的表面和介电材料的表面延伸。
本说明书的方面涉及集成电路。该集成电路包括第一条结构和第二条结构。该集成电路还包括：隔离结构，位于第一条结构和第二条结构之间。该集成电路还包括：背侧通孔，位于隔离结构中。该集成电路还包括：第一外延结构，位于第一条结构上方。该集成电路还包括：第二外延结构，位于第二条结构上方。集成电路还包括：第一接触件，位于第一外延结构上方，其中第一接触件的第一部分沿着第一外延结构的第一侧壁延伸。集成电路还包括：第二接触件，位于第二外延结构上方，其中第一接触件的第一部分的最底部位置位于第二接触件的最底部位置下方。在一些实施例中，第一接触件的第一部分延伸至隔离结构中并且接触背侧通孔。在一些实施例中，第二接触件的最底部表面通过隔离结构与背侧通孔分隔开。在一些实施例中，第一接触件具有沿着与第一外延结构的第一侧壁相对的第一外延结构的第二侧壁的第二部分，并且第一接触件的第二部分的最底部位置位于第一接触件的第一部分的最底部位置之上。在一些实施例中，集成电路还包括：伪鳍，位于隔离结构上方并且位于第一外延结构与第二外延结构之间，其中第一接触件的第一部分的最底部位置位于伪鳍的最底部位置下方。在一些实施例中，集成电路还包括：电源轨，位于背侧通孔的底面上。在一些实施例中，集成电路还包括：第一前侧通孔，位于第一接触件上方；第二前侧通孔，位于第二接触件上方；第一前侧金属线，位于第一前侧通孔上方；以及第二前侧金属线，位于第二前侧通孔上方，其中整个第一前侧金属线与背侧通孔垂直地重叠。在一些实施例中，集成电路还包括：第一前侧通孔，位于第一接触件上方；第二前侧通孔，位于第二接触件上方；第一前侧金属线，位于第一前侧通孔上方；以及第二前侧金属线，位于第二前侧通孔上方，其中第一前侧金属线和第二前侧金属线之间的间隔与背侧通孔垂直地重叠。
本说明书的方面涉及一种方法。该方法包括图案化衬底以在衬底上方限定半导体条。该方法还包括在半导体条上方沉积介电衬垫。该方法还包括在介电衬垫上方沉积导电材料。该方法还包括蚀刻导电材料，其中半导体条从蚀刻的导电材料突出。该方法还包括在导电材料和介电衬垫上方沉积介电材料。该方法还包括蚀刻介电材料和介电衬垫以限定隔离结构，该隔离结构的顶面低于半导体条的顶面。该方法还包括在半导体条上方形成源极/漏极外延结构。该方法还包括形成围绕外延结构的介电层。该方法还包括在外延结构和介电层上方形成层间介电层。该方法还包括蚀刻层间介电层、介电层和隔离结构，以限定暴露导电材料的开口。该方法还包括在开口中形成源极/漏极接触件。在一些实施例中，该方法还包括对衬底执行CMP以暴露导电材料和半导体条；以及形成与导电材料接触的电源轨。在一些实施例中，该方法还包括在形成电源轨之前，用介电条代替半导体条。在一些实施例中，在形成外延源极/漏极结构之前，在隔离结构上方形成伪鳍；以及在蚀刻层间介电层、介电层和隔离结构以限定开口之前，去除伪鳍。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：
条结构，具有前侧和背侧；
栅极结构，位于所述条结构的所述前侧上；
多个沟道层，位于所述条结构的所述前侧之上，其中，所述多个沟道层中的每个包围在所述栅极结构内；
隔离结构，围绕所述条结构；
背侧通孔，位于所述隔离结构中；
外延结构，位于所述条结构的所述前侧上；
接触件，位于所述外延结构上方，其中，所述接触件具有位于所述外延结构的第一侧上的第一部分，并且所述接触件的所述第一部分延伸至所述隔离结构中并且接触所述背侧通孔；以及
背侧电源轨，位于所述条结构的所述背侧上并且与所述背侧通孔接触。
2.根据权利要求1所述的集成电路，其中，最靠近所述条结构的所述前侧的所述背侧通孔的表面低于所述隔离结构的最顶部。
3.根据权利要求1所述的集成电路，其中，所述接触件的所述第一部分位于所述条结构的侧壁上。
4.根据权利要求1所述的集成电路，其中，所述接触件的所述第一部分的表面与所述背侧通孔和所述隔离结构接触。
5.根据权利要求1所述的集成电路，其中，所述条结构包括介电材料和覆盖所述介电材料的至少三个表面的介电衬垫。
6.根据权利要求5所述的集成电路，其中，所述介电衬垫位于所述介电材料和所述外延结构之间。
7.根据权利要求5所述的集成电路，其中，所述介电衬垫具有与所述接触件的所述第一部分和所述隔离结构接触的侧壁。
8.根据权利要求5所述的集成电路，其中，所述电源轨沿着所述背侧通孔的表面、所述介电衬垫的表面和所述介电材料的表面延伸。
9.一种集成电路，包括：
第一条结构；
第二条结构；
隔离结构，位于所述第一条结构和所述第二条结构之间；
背侧通孔，位于所述隔离结构中；
第一外延结构，位于所述第一条结构上方；
第二外延结构，位于所述第二条结构上方；
第一接触件，位于所述第一外延结构上方，其中，所述第一接触件的第一部分沿着所述第一外延结构的第一侧壁延伸；以及
第二接触件，位于所述第二外延结构上方，其中，所述第一接触件的所述第一部分的最底部位置位于所述第二接触件的最底部位置下方。
10.一种形成集成电路的方法，包括：
图案化衬底以在所述衬底上方限定半导体条；
在所述半导体条上方沉积介电衬垫；
在所述介电衬垫上方沉积导电材料；
蚀刻所述导电材料，其中，所述半导体条从蚀刻的导电材料突出；
在所述导电材料和所述介电衬垫上方沉积介电材料；
蚀刻所述介电材料和所述介电衬垫以限定隔离结构，所述隔离结构的顶面低于所述半导体条的顶面；
在所述半导体条上方形成源极/漏极外延结构；
形成围绕所述源极/漏极外延结构的介电层；
在所述源极/漏极外延结构和所述介电层上方形成层间介电层；
蚀刻所述层间介电层、所述介电层和所述隔离结构，以限定暴露所述导电材料的开口；以及
在所述开口中形成源极/漏极接触件。
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