TWI765668B - 積體電路及其形成方法 - Google Patents

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彭士瑋
林威呈
莊正吉
曾健庭
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Abstract

一種積體電路包括具有前側及背側之條帶結構。閘極結構在條帶結構之前側上。此積體電路包括在條帶結構之前側上方的複數個通道層，其中此複數個通道層中之每一者被封閉在閘極結構內。隔離結構環繞條帶結構。此積體電路包括在隔離結構中之背側通孔。磊晶結構在條帶結構之前側上。此積體電路包括在磊晶結構之上的接觸件。此接觸件具有在磊晶結構的第一側上之第一部分。接觸件之此第一部分延伸至隔離結構中並接觸背側通孔。此積體電路包括在條帶結構之背側上且接觸背側通孔之背側電源軌。

Description

積體電路及其形成方法
本揭露是關於一種積體電路及其形成方法。
半導體積體電路(integrated circuit,IC)行業已經歷迅速增長。IC材料及設計之技術進步已產生數代IC。每一代具有比前一代更小且更複雜之電路。然而，此些進步增大了處理及製造IC之複雜性。
在IC演進過程中，功能密度(亦即，單位晶片面積之互連元件的數目)大體增大，而幾何形狀大小(亦即，可使用製造製程形成之最小部件(或接線))已減小。此縮小過程大體藉由增大生產效率及降低相關聯成本而提供益處。
然而，由於特徵大小不斷減小，因此製造製程不斷變得更加難以執行。因此，以愈來愈小之大小形成可靠的半導體元件變得更具挑戰性。
本描述之一個態樣係關於一種積體電路。此積體電路包括具有前側及背側之條帶結構。此積體電路進一步包 括在條帶結構的前側上之閘極結構。此積體電路進一步包括在條帶結構之前側上方的複數個通道層，其中此複數個通道層中之每一者被封閉在閘極結構內。此積體電路進一步包括環繞條帶結構之隔離結構。此積體電路進一步包括在隔離結構中之背側通孔。此積體電路進一步包括在條帶結構的前側上之磊晶結構。此積體電路進一步包括在磊晶結構之上的接觸件，其中此接觸件具有在磊晶結構的第一側上之第一部分，且接觸件之第一部分延伸至隔離結構中並接觸背側通孔。此積體電路進一步包括在條帶結構之背側上且與背側通孔接觸的背側電源軌。
本描述之一個態樣係關於一種積體電路。此積體電路包括第一條帶結構及第二條帶結構。此積體電路進一步包括在第一條帶結構與第二條帶結構之間的隔離結構。此積體電路進一步包括在隔離結構中之背側通孔。此積體電路進一步包括在第一條帶結構之上的第一磊晶結構。此積體電路進一步包括在第二條帶結構之上的第二磊晶結構。此積體電路進一步包括在第一磊晶結構之上的第一接觸件，其中第一接觸件之第一部分沿第一磊晶結構之側壁延伸。此積體電路進一步包括在第二磊晶結構之上的第二接觸件，其中第一接觸件之第一部分的最底部位置在第二接觸件之最底部位置下方。
此描述之一個態樣係關於一種積體電路的形成方法。此方法包括圖案化基板以限定此基板之上的半導體條帶。此方法進一步包括在半導體條帶之上沉積介電內襯。 此方法進一步包括在介電內襯之上沉積導電材料；此方法進一步包括蝕刻導電材料，其中半導體條帶自經蝕刻的導電材料突出。此方法進一步包括在導電材料及介電內襯之上沉積介電材料。此方法進一步包括蝕刻介電材料及介電內襯以限定具有低於半導體條帶的頂表面之頂表面的隔離結構。此方法進一步包括在半導體條帶之上形成源極/汲極磊晶結構。此方法進一步包括環繞磊晶結構形成介電層。此方法進一步包括在磊晶結構及介電層之上形成層間介電層。此方法進一步包括蝕刻層間介電層、介電層及隔離結構以限定暴露導電材料之開口。此方法進一步包括在此開口中形成源極/汲極接觸件。
100a:積體電路
100b:積體電路
100c:積體電路
100d:積體電路
100e:積體電路
100f:積體電路
100g:積體電路
100h:積體電路
100i:積體電路
100l:積體電路
100m:積體電路
100n:積體電路
102:半導體條帶
102a:半導體條帶
102b:半導體條帶
103:半導體層
104:半導體層
110:隔離結構
112:介電內襯
114:介電層
115:背側通孔
115a:背側通孔
115b:背側通孔
120a:條帶結構/介電條帶
120b:條帶結構/介電條帶
122:介電內襯
124:介電材料
130:閘極結構
130A:閘極結構
130B:閘極結構
132:界面層
134:閘極介電層
136:閘極導電層
140:閘極間隔物
142:第一層
144:第二層
145:間隔物層
150:磊晶結構
150a:磊晶結構
150b:磊晶結構
152:第一磊晶層
154:第二磊晶層
155:矽化物層
158:介電層
160:虛設鰭片
162:介電內襯
164:介電材料
172:接觸蝕刻終止層(CESL)
174:層間介電(ILD)層
176:介電層
178:蝕刻終止層(ESL)
180:層間介電(ILD)層
185a:源極/汲極接觸件
185a-1:第一部分
185a-2:第二部分
185a-3:第三部分
185b:源極/汲極接觸件
185b-1:第一部分
185b-2:第二部分
185c:源極/汲極接觸件
185d:源極/汲極接觸件
188:介電層
190a:導電通孔
190b:導電通孔
192:介電層
195:金屬接線
195a:金屬接線
195b:金屬接線
195c:金屬接線
195d:金屬接線
200:介電層
210:金屬接線
210a:金屬接線
210b:金屬接線
210c:金屬接線
210d:金屬接線
250a:磊晶結構
250b:磊晶結構
250c:磊晶結構
250d:磊晶結構
285e:源極/汲極接觸件
285f:源極/汲極接觸件
300:基板
302:塊體矽層
304:氧化物層
306:半導體層
310:襯墊層
312:遮罩層
315:導電材料
320:半導體層
330:虛設閘極結構
332:閘極介電層
334:閘電極
400:介電層
B-B:線
C-C:線
D-D:線
D1:汲極
D2:汲極
F1:條帶結構
F2:條帶結構
F11:條帶結構
F12:條帶結構
F21:條帶結構
F22:條帶結構
G1:閘極
G2:閘極
GP:縫隙
IV1:第一反相器
IV2:第二反相器
M1:方法
MA1:經圖案化遮罩
MA2:經圖案化遮罩
MA3:經圖案化遮罩
ML:金屬接線
ML1:金屬接線
ML2:金屬接線
ML3:金屬接線
ML4:金屬接線
ML5:金屬接線
ML6:金屬接線
O1:開口
O2:開口
O3:開口
O4:開口
OUT:輸出端
R1:凹槽
R3:凹槽
R4:凹槽
R5:凹槽
R6:凹槽
R7:凹槽
R8:凹槽
R9:凹槽
S1:源極
S2:源極
S101:方塊
S102:方塊
S103:方塊
S104:方塊
S105:方塊
S106:方塊
S107:方塊
S108:方塊
S109:方塊
S110:方塊
S111:方塊
S112:方塊
S113:方塊
S114:方塊
S115:方塊
S116:方塊
S117:方塊
S118:方塊
S119:方塊
S120:方塊
S121:方塊
S122:方塊
S123:方塊
S124:方塊
S125:方塊
S126:方塊
S127:方塊
S128:方塊
SP:空間
TR1:溝槽
TR2:閘極溝槽
TS1:電晶體
TS2:電晶體
VB:導電通孔
VB1:導電通孔
VB2:導電通孔
VD:導電通孔
VD1:導電通孔
VD2:導電通孔
VD3:導電通孔
VD4:導電通孔
VD5:導電通孔
VD6:導電通孔
VDD:電力接線
VG:導電通孔
VIA0:導電通孔
VSS:電力接線
W1:寬度
W2:寬度
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1A圖為根據本揭示案之一些實施例之積體電路的俯視圖，且第1B圖至第1D圖為其橫截面圖。
第2A圖至第29C圖為根據本揭示案之一些實施例之處於製造積體電路的各種階段之積體電路的橫截面圖。
第30A圖及第30B圖為根據本揭示案之一些實施例之製造積體電路的方法之流程圖。
第31圖至第40圖為根據本揭示案之一些實施例之處 於製造積體電路的各種階段之積體電路的橫截面圖。
第41A圖為根據本揭示案之一些實施例之積體電路的俯視圖，且第41B圖為此積體電路的橫截面圖。
第42A圖為根據本揭示案之一些實施例之積體電路的俯視圖，且第42B圖為此積體電路的橫截面圖。
第43A圖至第43C圖為根據本揭示案之一些實施例之積體電路的俯視圖。
第44A圖至第44C圖為根據本揭示案之一些實施例之積體電路的俯視圖。
第45A圖為根據本揭示案之一些實施例之積體電路的示意圖，第45B圖為其俯視圖，且第45C圖為其橫截面圖。
第46A圖為根據本揭示案之一些實施例之積體電路的示意圖，第46B圖為其俯視圖，且第46C圖為其橫截面圖。
第47A圖為根據本揭示案之一些實施例之積體電路的俯視圖，且第47B圖及第47C圖為其橫截面圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特 徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另外)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
第1A圖至第1D圖為根據本揭示案之一些實施例之積體電路的示意圖，其中第1A圖為此積體電路之俯視圖，第1B圖為沿第1A圖的線B-B之橫截面圖，第1C圖為沿第1A圖的線C-C之橫截面圖，且第1D圖為沿第1A圖的線D-D之橫截面圖。未在第1A圖中繪示出第1B圖至第1D圖中之一些元件以簡化圖式。
圖示為一積體電路100a。積體電路100a包括複數個條帶結構120a、120b。在一些實施例中，將條帶結構120a、120b稱作鰭片結構。在第1A圖至第1D圖之一些實施例中，條帶結構120a、120b包括介電材料，且 因此以下稱作介電條帶120a、120b。積體電路100a進一步包括安置在介電條帶120a、120b之上的複數個半導體層104。在一些實施例中，半導體層104或其部分形成積體電路100a中之半導體元件的通道層(或通道區域)。在一些實施例中，將半導體層104稱作用以形成半導體元件(諸如，環繞式閘極(gate-all-around,GAA)電晶體)的通道區域之「奈米薄片」或「奈米線」。
在一些實施例中，介電條帶120a、120b中之每一者包括介電材料124及介電內襯122。在第1B圖之橫截面圖中，介電內襯122至少覆蓋介電材料124之頂表面。亦即，介電內襯122至少在介電材料124與半導體層104之間。在第1C圖及第1D圖的橫截面中，介電內襯122至少覆蓋介電材料124之頂表面及介電材料124之相對側壁。在一些實施例中，介電材料124及介電內襯122包括適當的介電材料，諸如，氧化物(例如，氧化矽)或氮化物(例如，氮化矽)。在一些實施例中，介電材料124及介電內襯122包括不同材料。舉例而言，介電材料124包括氧化矽，而介電內襯122包括氮化矽。
在第1C圖及第1D圖中，積體電路100a包括安置在介電條帶120a、120b的相對側壁上之複數個隔離結構110。隔離結構110中之至少一者安置在介電條帶120a、120b之間。在一些實施例中，隔離結構110為淺溝槽隔離(shallow rrench isolation,STI)結構、適當隔離結構、前述各者之組合，或其類似者。在一些實施例中， 隔離結構110中之每一者包括介電內襯112及介電層114。在一些實施例中，介電材料112及介電層114包括氧化物(例如，氧化矽)或氮化物(例如，氮化矽)。在一些實施例中，介電內襯112及介電層114包括相同材料，諸如，氧化矽。在一些其他實施例中，介電內襯112及介電層114包括不同材料，例如，介電內襯112包括氮化矽，且介電層114包括氧化矽。在一些實施例中，介電內襯112、介電層114以及介電條帶120a、120b之介電材料124包括相同材料，諸如，氧化矽。在一些實施例中，介電層114及隔離結構110包括相同材料，而介電材料114及介電內襯112包括不同材料。
在第1C圖及第1D圖中，積體電路100a進一步包括安置在介電條帶120a、120b之間的隔離結構110中之背側通孔115。在一些實施例中，背側通孔115之至少三個表面被隔離結構110覆蓋。舉例而言，背側通孔115的頂表面被隔離結構110之介電層114覆蓋並與隔離結構110之介電層114接觸，且背側通孔115的相對側壁被隔離結構110之介電內襯112覆蓋並與隔離結構110之介電內襯112接觸。因此，背側通孔115藉由隔離結構110之介電內襯112與介電條帶120a、120b分離。在一些實施例中，背側通孔115的頂表面低於介電條帶120a、120b之頂表面且低於隔離結構110之頂表面。
在第1B圖及第1C圖中，積體電路100a進一步包括包裹在半導體層104周圍之複數個閘極結構130。在 一些實施例中，閘極結構130中之每一者覆蓋半導體層104中之每一者的至少四個側。在一些實施例中，閘極結構130中之每一者包括界面層132、在界面層132之上的閘極介電層134，及在閘極介電層134之上的閘極導電層136。
在一些實施例中，界面層132包括氧化物，諸如，氧化矽(SiO2)。在一些實施例中，閘極介電層134包括高介電常數介電材料，諸如，金屬氧化物、過渡金屬氧化物，或其類似者。高介電常數介電材料之實例包括但不限於氧化鉿(HfO2)、鉿矽氧化物(HfSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金，或其他適用的介電材料。在一些實施例中，閘極介電層134包括氧化物層。在一些實施例中，閘極導電層136包括功函數金屬層及填充金屬。功函數金屬層包括n型或p型功函數金屬。例示性p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他適當的p型功函數材料，或其組合。例示性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適當的n型功函數材料，或其組合。在一些實施例中，功函數層包括複數個層。在一些實施例中，填充金屬包括鎢(W)、鋁(Al)、銅(Cu)或另一(另外)適當導電材料。
在第1B圖中，在閘極結構130之相對側壁上安 置複數個閘極間隔物140。在一些實施例中，閘極間隔物140包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜，及/或其組合。舉例而言，閘極間隔物140中之每一者包括第一層142及在第一層142之上的第二層144，其中第一層142及第二層144包括不同材料。在一些實施例中，積體電路100a進一步包括安置在閘極結構130的相對側壁上及在半導體層104之間的複數個間隔物層145。在一些實施例中，間隔物層145包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜，及/或其組合。
積體電路100a進一步包括複數個磊晶結構150a、150b。在第1B圖中，磊晶結構150a安置在閘極結構130的相對側上並與半導體層104之側壁接觸，且能夠充當積體電路100a中之半導體元件的源極/汲極區域。因此，可互換地將磊晶結構150a、150b稱作源極/汲極結構。在第1C圖及第1D圖之橫截面中，磊晶結構150a安置在介電條帶120a之上並與介電條帶120a接觸，且磊晶結構150b安置在介電條帶120b之上並與介電條帶120b接觸。在各種實施例中，磊晶結構150包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當材料。在一些實施例中，磊晶結構150a、150b中之每一者包括第一磊晶層152及在第一磊晶層152之上的第二磊晶層154。在各種實施例中，磊晶結構150a、150b包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當材料。
積體電路100a進一步包括安置在磊晶結構150a、150b之上的複數個矽化物層155。在一些實施例中，矽化物層155包括CoSi2、TiSi2、WSi2、NiSi2、MoSi2、TaSi2、PtSi或其類似者。在第1B圖之橫截面圖中，矽化物層155中之至少一者內嵌在磊晶結構150a中。舉例而言，在第1B圖中，磊晶結構150a覆蓋矽化物層155之底表面及側壁。
另一方面，在第1D圖之橫截面圖中，磊晶結構150a之上的矽化物層155大體上覆蓋磊晶結構150之相對側壁及頂表面。磊晶結構150b之上的矽化物層155僅覆蓋磊晶結構150b之一個側壁及磊晶結構150b之頂表面。舉例而言，磊晶結構150b之靠近磊晶結構150a的側壁被矽化物層155覆蓋，且磊晶結構150b之遠離磊晶結構150a的另一側壁不被矽化物層155覆蓋。
在第1C圖及第1D圖中，積體電路100a進一步包括安置在隔離結構110的頂表面上且與隔離結構110的頂表面接觸之複數個虛設鰭片160。在第1C圖中，虛設鰭片160中之至少一者安置在兩個相鄰閘極結構130之間以提供電隔離。在一些實施例中，虛設鰭片160中之每一者包括介電內襯162及介電材料164，其中介電內襯162包裹在介電材料164周圍。
在一些實施例中，虛設鰭片160充當如第1C圖中所示之絕緣閘切結構的部分，且由基於氮化物之材料製成，諸如，氮化矽、氧氮化矽、碳氮化矽，或其類似者。 在一些實施例中，虛設鰭片160由高介電常數介電材料製成，諸如，金屬氧化物。高介電常數介電材料之實例包括氧化鉿(HfO2)、鉿矽氧化物(HfSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、氧化鋯、氧化鈦、氧化鋁，或其他適用的介電材料。在一些實施例中，介電內襯162包括低介電常數材料，諸如，SiCN、SiN、SiC或其類似者。在一些實施例中，介電材料164包括氧化物，諸如，SiO2或其類似者。在一些實施例中，介電內襯162及介電材料164包括不同材料。
在第1D圖中，積體電路100a進一步包括安置在磊晶結構150b與虛設鰭片160中之一者(第1D圖中之最右虛設鰭片)之間的介電層158。在一些實施例中，介電層158與磊晶結構150b之遠離磊晶結構150a的側壁接觸。在一些實施例中，磊晶結構150b之上的矽化物層155亦與介電層158之側壁接觸。在一些實施例中，介電層158包括氧化物，諸如，SiO2或其類似者。在一些其他實施例中，介電層158包括SiCN、SiN、SiC或其類似者。
在第1B圖及第1D圖中，接觸蝕刻終止層(contact etch stop layer,CESL)172安置在磊晶結構150之上且沿閘極間隔物140之側壁延伸。層間介電(interlayer dielectric,ILD)層174安置在CESL 172之上且與閘極間隔物140相鄰。在第1D圖中，CESL 172係至少安置在磊晶結構150b與虛設鰭片160之間的 介電層158之上。在一些實施例中，ILD層174包括氧化矽、氮化矽、氧氮化矽、正矽酸乙酯(TEOS)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電常數介電材料，及/或其他適當介電材料。低介電常數介電材料之實例包括但不限於氟化石英玻璃(FSG)、碳摻雜之氧化矽、非晶氟化碳、聚對二甲苯、雙苯并環丁烯(BCB)，或聚亞醯胺。CESL 172包括與ILD層172不同之材料。在一些實施例中，CESL 172包括氮化矽、氧氮化矽或其他適當材料。
在第1C圖及第1D圖之橫截面圖中，介電層176安置在虛設鰭片160之上。在一些實施例中，介電層176包括SiO2、Si3N4、SiOxNy、SiC、SiCN膜、SiOC、SiOCN膜，及/或其組合。在一些實施例中，介電層176及下伏虛設鰭片160能夠充當絕緣閘切結構。
積體電路100a進一步包括蝕刻終止層(etch stop layer,ESL)178及在ESL 178之上的層間介電(ILD)層180。在第1B圖之橫截面圖中，ESL 178沿閘極結構130、閘極間隔物140及ILD層174之頂表面延伸。另一方面，在第1C圖及第1D圖之橫截面圖中，ESL 178沿介電層176之頂表面延伸。在一些實施例中，ESL 178之材料與CESL 172類似，且ILD層180之材料與ILD層174類似。
積體電路100a進一步包括分別安置在磊晶結構150a、150b之上的複數個源極/汲極接觸件185a、185b。 在第1B圖之橫截面圖中，源極/汲極接觸件185a延伸穿過ILD層180、ESL 178、ILD層174及CESL 172，至矽化物層155之頂表面。
關於第1D圖之源極/汲極接觸件185a，源極/汲極接觸件185a至少覆蓋磊晶結構150a之相對側壁及頂表面。舉例而言，源極/汲極接觸件185a至少包括處在磊晶結構150a之遠離磊晶結構150b的第一側處之第一部分185a-1、處在磊晶結構150a之靠近磊晶結構150b的第二側處之第二部分185a-2，及安置在磊晶結構150a之上的第三部分185a-3，其中第三部分185a-3連接至第一部分185a-1及第二部分185a-2。更詳細而言，第一部分185a-1在磊晶結構150a與虛設鰭片160之間延伸，第二部分185a-2在磊晶結構150a與虛設鰭片160之間延伸，且第三部分185a-3延伸穿過ILD層180、ESL 178及介電層176。
源極/汲極接觸件185a之內嵌在隔離結構110中的第二部分185a-2具有寬度W1。在一些實施例中，寬度W1在自約10nm至約15nm之範圍中。在一些情形下，若寬度W1太小(例如，遠低於10nm)，則第二部分185a-2太薄而無法提供足夠的電連接。在一些情形下，若寬度W1太大(例如，遠大於15nm)，則第二部分185a-2太大且影響相鄰元件(例如，虛設鰭片160或介電條帶120a)之大小。
關於源極/汲極接觸件185a之第一部分185a-1， 第一部分185a-1之底表面與隔離結構110之介電內襯112及介電層114接觸。另一方面，關於源極/汲極接觸件185a之第二部分185a-2，第二部分185a-2延伸至背側通孔115之頂表面並在其間形成電連接。第二部分185a-2之底表面與隔離結構110之介電內襯112接觸，且第二部分185a-2之側壁與隔離結構110之介電層接觸。介電條帶120a之側壁及矽化物層155之底表面與第二部分185a-2接觸。在一些實施例中，第二部分185a-2之底表面低於隔離結構110之最頂部表面及介電條帶120a之頂表面，且低於第一部分185a-1之底表面。
關於第1D圖之源極/汲極接觸件185b，源極/汲極接觸件185b至少包括處在磊晶結構150b之靠近磊晶結構150a的第一側處之第一部分185b-1，及安置在磊晶結構150b之上的第二部分185b-2，其中第二部分185b-2連接至第一部分185a-1。亦即，在第1D圖之橫截面圖中，源極/汲極接觸件185b僅覆蓋磊晶結構150b之兩個側(例如，磊晶結構150b之一個側壁及頂表面)。更詳細而言，第一部分185a-1在磊晶結構150b與虛設鰭片160之間延伸，第二部分185a-2在磊晶結構150a與虛設鰭片160之間延伸。
關於源極/汲極接觸件185b之第一部分185b-1，第一部分185b-1之底表面與隔離結構110之介電內襯112及介電層114接觸。關於源極/汲極接觸件185b之第二部分185b-2，第二部分185b-2之靠近源極/汲極接 觸件185a的側壁與介電層176接觸，而同時第二部分185b-2之遠離源極/汲極接觸件185a的側壁與CESL 172及ILD層174接觸。在一些實施例中，CESL 172及ILD層174在源極/汲極接觸件185b與介電層176之間。在一些實施例中，源極/汲極接觸件185b之第一部分185b-1的底表面高於源極/汲極接觸件185a之第二部分185a-1的底表面。
在一些實施例中，源極/汲極接觸件185a、185b包括內襯及填充金屬。內襯在填充金屬與下伏源極/汲極結構150a、150b之間。在一些實施例中，內襯輔助沉積填充金屬並有助於減少填充金屬之材料經由閘極間隔物140擴散。在一些實施例中，內襯包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)，或另一適當材料。填充金屬包括導電材料，諸如，鎢(W)、銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)，或另一(另外)適當的導電材料。
積體電路100a進一步包括安置在ILD層180之上及源極/汲極接觸件185a、185b之上的介電層188，及安置在介電層188之上的介電層192。在一些實施例中，介電層188及192之材料與ILD層174類似。
在第1D圖中，複數個導電通孔190a及190b延伸穿過介電層188。導電通孔190a與源極/汲極接觸件185a接觸，且導電通孔190b與源極/汲極接觸件185b接觸。在一些實施例中，導電通孔190a及190b包括導 電材料，諸如，鎢(W)。其他導電材料可用於導電通孔190a及190b，諸如，銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)或其類似者。
在第1C圖及第1D圖中，複數個金屬接線195延伸穿過介電層192。導電通孔190a連接至金屬接線195中之一者，且導電通孔190b連接至金屬接線195中之另一者。在一些實施例中，金屬接線195包括銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)、鎢(W)或其類似者。
積體電路100a進一步包括安置在介電條帶120a、120b之背側上的介電層200。更詳細而言，介電層200與隔離結構110之底表面接觸。在一些實施例中，介電層200之材料與ILD層174類似。
積體電路100a進一步包括延伸穿過介電層200之金屬接線210。在一些實施例中，金屬接線210沿介電條帶120a、120b之底表面、隔離結構110之介電內襯112的底表面及背側通孔115之底表面延伸。在一些實施例中，金屬接線210包括銅(Cu)、鋁(Al)、釕(Ru)、鈷(Co)、鉬(Mo)、鎳(Ni)、鎢(W)或其類似者。在一些實施例中，金屬接線210能夠充當積體電路100a的背側處之電源軌(例如，VDD或VSS)，且因此可互換地將金屬接線210稱作背側電力接線或背側電源軌。在金屬接線210充當電源軌之一些實施例中，源極/汲極接觸件185a稱作源極接觸件，且磊晶結構150a稱作源極磊晶結構。
在本揭示案之一些實施例中，在介電條帶120a、 120b之間提供背側通孔115，且源極/汲極接觸件185a具有延伸至背側通孔115之一部分，使得介電條帶120a、120b的背側處之金屬接線210電連接至介電條帶120a、120b的前側處之金屬接線195。亦即，介電條帶120a、120b的背側處之金屬接線210與介電條帶120a、120b的前側處之金屬接線195之間的導電路徑能夠藉由較高電阻而繞過磊晶結構185a，且能夠減小金屬接線210與金屬接線195之間的電阻。此將進一步提高元件效能並提供佈線靈活性。
第2A圖至第29C圖繪示根據本揭示案之一些實施例之處於製造第1A圖至第1D圖的積體電路100a之各種階段中的方法。第2A圖至第29A圖具有與第1B圖相同之橫截面；第2B圖至第29B圖具有與第1C圖相同之橫截面；且第2C圖至第29C圖具有與第1D圖相同之橫截面。
參考第2A圖至第2C圖。示出基板300。在一些實施例中，基板300包括絕緣層上半導體(semiconductor-on-insulator,SOI)基板。在一些實施例中，SOI基板包括藉由諸如佈植氧分離(separation by implanted oxygen,SIMOX)及/或其他適當製程之製程形成的內埋氧化物(buried oxide,BOX)層。在第2A圖至第2C圖之實例中，基板300為包括塊體矽層302、氧化物層304及半導體層306之SOI基板。氧化物層304為內埋氧化物(BOX)層。在一些實施 例中，BOX層為二氧化矽(SiO2)。在一些實施例中，半導體層306包括矽。在一些實施例中，半導體層306適當摻雜有n型及/或p型摻雜劑。
複數個半導體層103及半導體層104交替地沉積在基板300之上。半導體層103及半導體層104具有不同的材料及/或組分，以使得半導體層103及半導體層104具有不同的蝕刻速率。在一些實施例中，半導體層103包括SiGe。半導體層103之鍺百分比(原子百分比濃度)在約百分之十與約百分之二十之間的範圍中，而更高或更低的鍺百分比係可能的。然而，一般熟習此項技術者將理解，貫穿本描述所敘述之值為實例，且可改變為不同值。舉例而言，半導體層103包括Si0.8Ge0.2或Si0.9Ge0.1，其中Si與Ge之間的比例隨實施例而變，且本揭示案並不限於此。在一些實施例中，半導體層104為不含鍺之純矽層。在一些實施例中，半導體層104包括大體上純矽層，例如，具有低於約百分之一之鍺百分比。在一些實施例中，半導體層103具有比半導體層104高的鍺原子百分比濃度。在一些實施例中，藉由化學氣相沉積(CVD)、分子束磊晶(MBE)或(若干)其他適當製程形成半導體層103及104。在一些實施例中，藉由磊晶生長製程形成半導體層103及104，且因此在此上下文中亦將半導體層103及104稱作磊晶層。
隨後，在半導體層103及104之上形成襯墊層310及遮罩層312。更詳細而言，在最頂部半導體層104 之上沉積襯墊層310，且在襯墊層310之上沉積遮罩層312。襯墊層310為具有(例如)使用熱氧化操作形成之氧化矽的薄膜。襯墊層310充當半導體層104與遮罩層312之間的黏合層。在一些實施例中，遮罩層312包括氮化矽，例如，使用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)。在後續圖案化操作期間將遮罩層312用作硬遮罩。
參考第3A圖至第3C圖。圖案化半導體層103、104及半導體層306以形成溝槽TR1。溝槽TR1暴露了氧化物層304之頂表面。在一些實施例中，使用包括光微影及蝕刻製程之適當製程來圖案化半導體層103、104及半導體層306。在以下論述中將半導體層306之剩餘部分稱作半導體條帶102。在一些實施例中，將半導體條帶102稱作鰭片結構。
參考第4A圖至第4C圖。保形地將介電內襯112沉積至溝槽TR1中，且在介電內襯112之上沉積導電材料315。在一些實施例中，形成介電內襯112以作為遮罩層312、氧化物層310、半導體層103、104、半導體條帶102及氧化物層304之已暴露表面的內襯。在一些實施例中，藉由諸如CVD、PVD、ALD或另一(另外)適當沉積製程之製程形成介電內襯112。在一些實施例中，藉由諸如CVD、PVD、ALD或另一(另外)適當沉積製程之製程形成導電材料315。
參考第5A圖至第5C圖。回蝕半導體材料315。 在一些實施例中，採用諸如濕式蝕刻、乾式蝕刻或其組合之蝕刻製程以將導電材料315之頂表面降低至期望位置。舉例而言，蝕刻導電材料315，以使得導電材料315之頂表面低於半導體條帶102之頂表面。在一些實施例中，介電內襯112對蝕刻製程之蝕刻抵抗性比導電材料315高，以使得蝕刻製程會移除導電材料315之部分而同時保持介電內襯112大體上完整。
參考第6A圖至第6C圖。圖案化導電材料315以形成背側通孔115。在一些實施例中，使用包括光微影及蝕刻製程之適當製程來圖案化導電材料315。特定而言，圖案化導電材料315，以使得導電材料315之剩餘部分在半導體條帶102之間。在以下論述中將導電材料315之剩餘部分稱作背側通孔115。
參考第7A圖至第7C圖。在背側通孔115之上沉積介電層114。在一些實施例中，沉積介電層114，以填充溝槽TR1並覆蓋背側通孔115之頂表面。在一些實施例中，藉由諸如CVD、PVD、ALD或另一(另外)適當沉積製程之製程形成介電層114。
參考第8A圖至第8C圖。回蝕介電層114及介電內襯112。在一些實施例中，移除介電層114及介電內襯112之部分，以暴露遮罩層312、氧化物層310之側壁、半導體層103、104之側壁及半導體條帶102之側壁。介電層114及介電內襯112之剩餘部分統稱為隔離結構110。在第8B圖及第8C圖之橫截面中，背側通孔115內嵌在 隔離結構110中。亦即，在此階段，背側通孔115之至少四個側被隔離結構110覆蓋。在一些實施例中，藉由濕式蝕刻、乾式蝕刻或其組合來蝕刻介電層114及介電內襯112。
參考第9A圖至第9C圖。半導體層320形成在半導體層103、104之上，介電內襯162形成在半導體層320之上，且介電材料164形成在介電內襯162之上。在一些實施例中，在基板300之上沉積半導體層320，之後進行圖案化製程以移除半導體層320之非所想要的部分。舉例而言，移除半導體層320之部分，以使得隔離結構110之頂表面的至少部分不被半導體層320所覆蓋。接下來，依序在半導體層320之上沉積介電內襯162及介電材料164。介電內襯162至少成為隔離結構110之已暴露表面的內襯。在一些實施例中，藉由CVD、PVD、ALD或其他適當沉積製程形成半導體層320。藉由CVD、PVD、ALD或其他適當沉積製程形成介電內襯162及介電材料164。
參考第10A圖至第10C圖。執行化學機械研磨(CMP)製程，直至半導體層104之頂表面被暴露為止。在一些實施例中，執行化學機械研磨製程，以移除半導體層320、介電內襯162及介電材料164之過量材料。在化學機械研磨製程之後，介電內襯162及介電材料164之剩餘部分形成複數個虛設鰭片160。
參考第11A圖至第11C圖。在基板100之上形 成介電層176，在半導體層103、104之上形成虛設閘極結構330，且在虛設閘極結構330之相對側壁上形成閘極間隔物140。在一些實施例中，藉由(例如)在基板300之上沉積介電材料及圖案化此介電材料以形成介電層176而形成介電層176。介電層176至少覆蓋虛設鰭片160。在一些實施例中，藉由(例如)以下各者來形成虛設閘極結構330：在半導體層103、104及介電層176之上沉積閘極介電層332及閘電極334；執行化學機械研磨製程直至介電層176之頂表面被暴露為止；及隨後執行圖案化製程。閘極介電層332及閘電極334之剩餘部分統稱為虛設閘極結構330。在一些實施例中，藉由(例如)以下各者形成閘極間隔物140：在虛設閘極結構330之上毯覆沉積第一層142及第二層144；及隨後執行蝕刻製程以移除第一層142及第二層144之水平部分，以使得第一層142及第二層144之垂直部分保留在虛設閘極結構330之側壁上。
在一些實施例中，虛設介電層332包括(例如)氧化矽、氮化矽、其組合，或其類似者，且係根據可接受之技術來沉積或熱生長。藉由適當製程形成閘極介電層332，諸如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或任何適當製程。閘電極334包括多晶矽(多晶Si)或多晶矽鍺(多晶SiGe)。另外，在一些實施例中，閘電極334為具有均勻或非均勻摻雜之摻雜多晶矽。藉由適當製程形成閘電極334，諸如，化學氣相沉 積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或任何適當製程。
參考第12A圖至第12C圖。使半導體層103、104凹陷以形成凹槽R1，蝕刻半導體層103，且在半導體層104之間形成複數個間隔物層145。在一些實施例中，執行第一蝕刻製程，以移除半導體層103、104之未被虛設閘極結構330及介電層176覆蓋的部分，以形成凹槽R1。之後，執行第二蝕刻製程，以橫向地縮短穿過凹槽R1之半導體層103，以便在兩個相鄰半導體層104之間形成空間。接下來，藉由適當沉積製程在兩個相鄰半導體層104之間的空間中形成間隔物層145。舉例而言，藉由以下各者形成間隔物層145：在基板300之上毯覆沉積間隔物材料；及隨後執行圖案化製程以移除間隔物材料之部分，以使得間隔物材料之剩餘部分被留在兩個相鄰半導體層104之間的空間中。
參考第13A圖至第13C圖。在半導體條帶102之上及在虛設閘極結構330之相對側上形成磊晶結構150。在一些實施例中，磊晶結構150中之每一者包括第一磊晶層152及在第一磊晶層152之上的第二磊晶層154。在一些實施例中，藉由選擇性磊晶生長(selective epitaxial growth,SEG)形成第一磊晶層152及第二磊晶層154。
參考第14A圖至第14C圖。如第14C圖中所示，形成介電層158，以至少填充磊晶結構150與虛設鰭片160之間的空間。在一些實施例中，藉由(例如)以下各 者形成介電層158：在基板300之上沉積介電材料並覆蓋磊晶結構150；視情況執行化學機械研磨製程以平坦化介電材料及介電層176之頂表面；及隨後執行回蝕製程以降低介電材料之頂表面。在一些實施例中，磊晶結構150之頂部部分自介電層176突出，且虛設鰭片160之側壁部分地被介電層176暴露。
參考第15A圖至第15C圖。在磊晶結構150之上形成接觸蝕刻終止層(CESL)172及層間介電(ILD)層174。在第15C圖中，CESL 172自磊晶結構150之頂表面延伸至介電層176之頂表面。在一些實施例中，藉由(例如)以下各者形成CESL 172及ILD層174：在基板300之上依序沉積CESL材料層及ILD材料層；及隨後執行化學機械研磨製程以移除過量的CESL材料層及ILD材料層，直至虛設閘極結構130之頂表面被暴露為止。
參考第16A圖至第16C圖。移除虛設閘極結構330、半導體層103及半導體層320以形成閘極溝槽TR2。在第16A圖中，每一閘極溝槽TR2在閘極間隔物140之間。在第16B圖中，每一閘極溝槽TR2至少在虛設鰭片160之間，且隔離結構110之頂表面被閘極溝槽TR2暴露。在一些實施例中，藉由適當製程移除閘極結構330及半導體層103，諸如，濕式蝕刻、乾式蝕刻或其組合。
參考第17A圖至第17C圖。在閘極溝槽TR2中形成金屬閘極結構130。在一些實施例中，閘極結構130 包括界面層132、在界面層132之上的閘極介電層134，及在閘極介電層134之上的閘極導電層136。在一些實施例中，藉由(例如)以下各者形成閘極結構130：選擇性地在已暴露的半導體層104上形成界面材料；在界面材料之上沉積閘極介電材料；在閘極介電材料之上沉積閘極導電材料；及隨後執行化學機械研磨製程直至ILD層174之頂表面被暴露為止。在一些實施例中，藉由氧化製程形成界面層132，諸如，熱氧化製程。藉由PVD、CVD、ALD或其他適當沉積製程形成閘極介電層134。藉由PVD、CVD、ALD或其他適當沉積製程形成閘極導電層136。
參考第18A圖至第18C圖。在基板300之上形成蝕刻終止層(ESL)178及層間介電(ILD)層180。在第18A圖中，形成沿閘極結構130、閘極間隔物140及ILD層174之頂表面延伸的ESL 178。在第18B圖中，形成沿閘極結構130及介電層176之頂表面延伸的ESL 178。在第18C圖中，形成沿ILD層174及介電層176之頂表面延伸的ESL 178。在一些實施例中，藉由PVD、CVD、ALD或其他適當沉積製程形成ESL 178。藉由PVD、CVD、ALD或其他適當沉積製程形成ILD層174。
參考第19A圖至第19C圖。形成延伸穿過ILD層174、ESL 178及ILD層180之複數個凹槽R3及R4。為了便於以下論述，在第19C圖及第19C圖中分別將半導體條帶120及磊晶結構150標記為半導體條帶120a、120b及磊晶結構150a、150b。藉由(例如)以 下各者形成凹槽R3及R4：形成具有限定凹槽R3及R4在ILD層174之上的位置之開口的光阻層；經由光阻層之開口蝕刻ILD層174；及移除光阻層。在一些實施例中，在蝕刻ILD層174期間，部分地移除磊晶結構150a、150b之已暴露部分。在一些實施例中，在第19C圖中，因為凹槽R4比凹槽R3窄，所以在形成凹槽R3及R4期間並不移除ILD層174及CESL 172之在磊晶結構150b之上的部分。因此，在形成凹槽R3及R4之後，磊晶結構150b之至少一部分保持被CESL 172及ILD層174覆蓋。
參考第20A圖至第20C圖。在基板300之上形成具有開口O1之經圖案化遮罩MA1。如第20C圖中所示，經圖案化遮罩MA1之開口O1至少垂直地與磊晶結構150a與虛設鰭片160之間的介電層158重疊，且至少垂直地與背側通孔115重疊。
參考第21A圖至第21C圖。執行蝕刻製程以移除介電層158之部分及隔離結構110之部分，以暴露背側通孔115。更詳細而言，蝕刻製程移除介電層158之被經圖案化遮罩MA1之開口O1暴露的部分，並接著移除下伏隔離結構110。在一些實施例中，在蝕刻製程之後，在半導體條帶102a與隔離結構110之介電層114之間形成縫隙GP，其中縫隙GP暴露了背側通孔115之頂表面。在一些實施例中，蝕刻製程為濕式蝕刻、乾式蝕刻或其組合。在一些實施例中，經圖案化遮罩MA1為光阻層。在一些其他 實施例中，經圖案化遮罩MA1為硬遮罩。
參考第22A圖至第22C圖。移除經圖案化遮罩MA1。接下來，執行另一蝕刻製程以移除介電層158之被凹槽R3及R4所暴露的部分。在一些實施例中，在移除介電層158之被凹槽R3及R4所暴露的部分之後，暴露磊晶結構150a、150b之表面。
參考第23A圖至第23C圖。在磊晶結構150a、150b之已暴露表面上形成複數個矽化物層155。矽化物層155的形成包括(例如)諸如藉由濺射在基板300之上沉積金屬層，及接著執行退火製程，諸如，快速熱退火(rapid thermal annealing,RTA)處理。上覆於磊晶結構150a、150b的表面之金屬層與磊晶結構150a、150b之矽(Si)反應並轉變成金屬矽化物。
參考第24A圖至第24C圖。分別在凹槽R3及R4中形成源極/汲極接觸件185a及185b。在一些實施例中，藉由(例如)以下各者形成源極/汲極接觸件185a及185b：在基板300之上沉積導電材料並填充凹槽R3及R4；及隨後執行化學機械研磨製程以移除過量的導電材料，直至ILD層180之頂表面被暴露為止。
參考第25A圖至第25C圖。在ILD層180之上形成介電層188，在介電層188中形成導電通孔190A及190B，在介電層188之上形成介電層192，且在介電層192中形成金屬接線195。在一些實施例中，藉由在ILD層180之上沉積介電材料而形成介電層188，且藉由圖案 化介電層188以形成開口並在此些開口中填充導電材料而形成導電通孔190A及190B。另一方面，藉由在介電層188之上沉積介電材料而形成介電層192，且藉由圖案化介電層188以形成開口並在此些開口中填充導電材料而形成金屬接線195。
參考第26A圖至第26C圖。對基板300之背側執行化學機械研磨製程(參見第25A圖至第25C圖)，直至半導體條帶102a、102b及背側通孔115被暴露為止。在一些實施例中，將第25A圖至第25C圖中所示之結構翻轉，以使得基板300之背側被導向成朝向圖的頂部。接下來，執行化學機械研磨製程以移除塊體矽層302及氧化物層304，以暴露半導體條帶102a、102b及背側通孔115。
參考第27A圖至第27C圖。移除半導體條帶102a、102b，以在隔離結構110之間形成凹槽R5及R6。在一些實施例中，凹槽R5及R6至少暴露磊晶結構150a、150b。在一些實施例中，藉由濕式蝕刻、乾式蝕刻或其組合移除半導體條帶102a、102b。
參考第28A圖至第28C圖。分別在凹槽R5及R6中形成介電條帶120a、120b。在一些實施例中，介電條帶120a、120b中之每一者包括介電內襯122及介電材料124。在一些實施例中，藉由(例如)以下各者形成介電條帶120a、120b：在凹槽R5及R6中依序沉積介電內襯122及介電材料124並覆蓋隔離結構110；及隨後執 行化學機械研磨製程，直至隔離結構110之頂表面被暴露為止。在第28A圖之橫截面中，介電內襯122沿磊晶結構150之表面、間隔物層145之表面及閘極結構130之表面(例如，閘極結構130之界面層132)延伸並與之接觸。
參考第29A圖至第29C圖。在隔離結構110及介電條帶120a、120b之上形成介電層200，且在介電層200中形成金屬接線210。在一些實施例中，藉由PVD、CVD、ALD或其他適當沉積製程來沉積介電層200。藉由圖案化介電層200以形成開口並在此些開口中填充導電材料而形成金屬接線210。
第30A圖及第30B圖為根據本揭示案之一些實施例之製造積體電路的方法M1之流程圖。儘管方法M1被描述為一連串動作或事件，但一般熟習此項技術者將理解，此方法並不限於所述排序或動作。因此，在一些實施例中，以與所述不同的次序執行動作，及/或此些動作能夠同時地執行。另外，在一些實施例中，可將動作或事件細分成多個動作或事件，其能夠以分開的時間執行或與其他動作或子動作同時地執行。在一些實施例中，省去一些動作或事件，且包括其他未描述之動作或事件。
在方塊S101處，在基板之上交替地沉積第一及第二半導體層。第2A圖至第2C圖為對應於方塊S101中的動作之一些實施例的視圖。
在方塊S102處，圖案化第一及第二半導體層以及 基板以在基板之上形成半導體條帶。第3A圖至第3C圖為對應於方塊S102中的動作之一些實施例的視圖。
在方塊S103處，在基板之上沉積第一介電內襯及導電材料。第4A圖至第4C圖為對應於方塊S103中的動作之一些實施例的視圖。
在方塊S104處，回蝕導電材料。第5A圖至第5C圖為對應於方塊S104中的動作之一些實施例的視圖。
在方塊S105處，圖案化導電材料以形成背側通孔。第6A圖至第6C圖為對應於方塊S105中的動作之一些實施例的視圖。
在方塊S106處，在第一導電通孔之上沉積第一介電層。第7A圖至第7C圖為對應於方塊S106中的動作之一些實施例的視圖。
在方塊S107處，回蝕第一介電層及第一介電內襯。第8A圖至第8C圖為對應於方塊S107中的動作之一些實施例的視圖。
在方塊S108處，在第一及第二半導體層之上形成第三半導體層，在第三半導體層之上形成第二介電內襯，且在第一介電內襯之上形成第一介電材料。第9A圖至第9C圖為對應於方塊S108中的動作之一些實施例的視圖。
在方塊S109處，執行CMP製程直至第二半導體層之頂表面被暴露為止，以在半導體條帶之間形成虛設鰭片。第10A圖至第10C圖為對應於方塊S109中的動作之一些實施例的視圖。
在方塊S110處，在基板之上形成第二介電層，在第一及第二半導體層之上形成虛設閘極結構，且在虛設閘極結構之相對側壁上形成閘極間隔物。第11A圖至第11C圖為對應於方塊S110中的動作之一些實施例的視圖。
在方塊S111處，使第一及第二半導體層凹陷以形成凹槽，蝕刻第三半導體層，且在第二半導體層之間形成間隔物層。第12A圖至第12C圖為對應於方塊S111中的動作之一些實施例的視圖。
在方塊S112處，在半導體條帶之上及在虛設閘極結構之相對側上形成磊晶結構。第13A圖至第13C圖為對應於方塊S112中的動作之一些實施例的視圖。
在方塊S113處，形成第二介電層以填充磊晶結構與虛設鰭片之間的空間。第14A圖至第14C圖為對應於方塊S113中的動作之一些實施例的視圖。
在方塊S114處，在磊晶結構之上形成CESL及第一ILD層。第15A圖至第15C圖為對應於方塊S114中的動作之一些實施例的視圖。
在方塊S115處，移除虛設結構、第一半導體層及第三半導體層以形成閘極溝槽。第16A圖至第16C圖為對應於方塊S115中的動作之一些實施例的視圖。
在步驟S116處，在閘極溝槽中形成金屬閘極結構。第17A圖至第17C圖為對應於方塊S116中的動作之一些實施例的視圖。
在方塊S117處，在基板之上形成ESL及第二 ILD層。第18A圖至第18C圖為對應於方塊S117中的動作之一些實施例的視圖。
在方塊S118處，形成延伸穿過第二ILD層、ESL及第一ILD層之第一凹槽。第19A圖至第19C圖為對應於方塊S118中的動作之一些實施例的視圖。
在方塊S119處，在基板之上形成具有開口之經圖案化遮罩。第20A圖至第20C圖為對應於方塊S119中的動作之一些實施例的視圖。
在方塊S120處，經由經圖案化遮罩之開口蝕刻第二介電層及隔離結構的部分以暴露第一導電通孔。第21A圖至第21C圖為對應於方塊S120中的動作之一些實施例的視圖。
在方塊S121處，移除經圖案化遮罩，且蝕刻第二介電層之被第一凹槽暴露的部分。第22A圖至第22C圖為對應於方塊S121中的動作之一些實施例的視圖。
在方塊S122處，在磊晶結構之上形成矽化物層。第23A圖至第23C圖為對應於方塊S122中的動作之一些實施例的視圖。
在方塊S123處，在第一凹槽中形成源極/汲極接觸件。第24A圖至第24C圖為對應於方塊S123中的動作之一些實施例的視圖。
在方塊S124處，在第二ILD層之上形成第三介電層，在第三介電層中形成導電通孔，在第三介電層之上形成第四介電層，且在第四介電層中形成第一金屬接線。 第25A圖至第25C圖為對應於方塊S124中的動作之一些實施例的視圖。
在方塊S125處，對基板之背側執行CMP製程，直至半導體條帶及第一導電通孔被暴露為止。第26A圖至第26C圖為對應於方塊S125中的動作之一些實施例的視圖。
在方塊S126處，移除半導體條帶以形成第二凹槽。第27A圖至第27C圖為對應於方塊S126中的動作之一些實施例的視圖。
在方塊S127處，在第二凹槽中形成介電條帶。第28A圖至第28C圖為對應於方塊S127中的動作之一些實施例的視圖。
在方塊S128處，在隔離結構及介電條帶之上形成第五介電層，且在第五介電層中形成第二金屬接線。第29A圖至第29C圖為對應於方塊S128中的動作之一些實施例的視圖。
第31圖至第40圖為根據本揭示案之一些實施例之處於製造積體電路的各種階段之積體電路的視圖。第31圖至第40圖具有與第2C圖至第29C圖相同的橫截面。又，第31圖至第40圖之一些元件與第1A圖至第29C圖中所述彼些類似，且因此相同地標記此些元件，且為了簡要起見將不再重複相關細節。
参考第31圖。如第14A圖至第14C圖中所論述，形成介電層158，以填充磊晶結構150a、150b與虛設鰭 片160之間的間隔物。接下來，在磊晶結構150a、150b之上依序沉積CESL 172及ILD層174。
参考第32圖。在ILD層174之上形成具有開口O2之經圖案化遮罩MA2。接下來，執行蝕刻製程，以移除ILD層174、CESL 172、介電層158及虛設鰭片160之部分，以使得形成凹槽R7以便暴露隔離結構110。更詳細而言，在蝕刻製程期間移除磊晶結構150a、150b之間的虛設鰭片160。在一些實施例中，經圖案化遮罩MA2為光阻層。在一些實施例中，蝕刻製程包括濕式蝕刻、乾式蝕刻或其組合。
参考第33圖。移除經圖案化遮罩MA2。接下來，在凹槽R7中形成介電層400。形成介電層400以覆蓋隔離結構110之已暴露表面。在一些實施例中，藉由(例如)以下各者形成介電層400：在凹槽R7中沉積介電材料；及隨後執行化學機械研磨製程以移除過量的介電材料，直至ILD層174之頂表面被暴露為止。在一些實施例中，介電層400及ILD層174包括相同材料。
参考第34圖。在ILD層174及介電層400之上形成具有開口O3及O4之經圖案化遮罩MA3。在一些實施例中，經圖案化遮罩MA3為光阻層。
参考第35圖。執行蝕刻製程以移除ILD層174、CESL 172、介電層400及隔離結構110之部分。在蝕刻製程之後，分別在磊晶結構150a、150b之上形成凹槽R8及R9。在一些實施例中，凹槽R8及R9至少延伸穿 過隔離結構110並暴露背側通孔115。在一些實施例中，蝕刻製程包括濕式蝕刻、乾式蝕刻或其組合。
参考第36圖。移除經圖案化遮罩MA3。在一些實施例中，藉由適當製程(諸如，剝離製程)移除經圖案化遮罩MA3。
参考第37圖。分別在凹槽R8及R9中形成源極/汲極接觸件185a及185b。因為磊晶結構150a、150b之間的虛設鰭片160被移除(參見第32圖)，所以此能夠擴大凹槽R8之窗口，並進一步增大背側通孔115之被暴露面積。因此，源極/汲極接觸件185a與背側通孔115之間的接觸面積增大，此將提高元件效能。第37圖之實施例與第1A圖至第1D圖之實施例不同，因為在第37圖之實施例中移除了第1A圖至第1D圖之虛設鰭片160，此導致第37圖中之源極/汲極接觸件185a之擴大的沉積窗口，且因此導致源極/汲極接觸件185a之擴大的大小，且此繼而將提高元件效能。
內嵌在隔離結構110中之源極/汲極接觸件185a具有寬度W2。在一些實施例中，寬度W2在自約20nm至約30nm之範圍中。在一些情形下，若寬度W2太小(例如，遠低於20nm)，則源極/汲極接觸件185a之部分太薄而無法提供足夠的電連接。在一些情形下，若寬度W2太大(例如，遠大於30nm)，則此部分太大並會影響相鄰元件(例如，介電層400或介電條帶120a)之大小。
参考第38圖。對基板300之背側執行化學機械 研磨製程，直至半導體條帶102a、102b及背側通孔115被暴露為止。参考第39圖。用介電條帶120a、120b替換半導體條帶102a、102b。参考第40圖。在隔離結構110及介電條帶120a、120b之上形成介電層200，且在介電層200中形成金屬接線210以形成積體電路100b。
第41A圖及第41B圖為根據本揭示案之一些實施例之積體電路的視圖。第41A圖為根據本揭示案之一些實施例之積體電路100c的俯視圖，且第41B圖為沿第41A圖的線B-B之橫截面圖。應注意，第41圖及第41B圖之一些元件與第1A圖至第1D圖中所述彼些類似，且相同地標記此些元件，且為了簡要起見將不再重複相關細節。
條帶結構F1及F2被示為沿第一方向(例如，第41A圖中之橫向方向)延伸。在一些實施例中，條帶結構F1及F2為半導體鰭片且包括適當的半導體材料。在一些其他實施例中，條帶結構F1及F2為介電材料，諸如，如第1A圖至第1D圖中所述之介電條帶120a、120b。至少一個閘極結構130沿垂直於第一方向之第二方向延伸且安置在條帶結構F1及F2之上。
隔離結構110被安置成與條帶結構F1及F2相鄰，其中隔離結構110中之至少一者在條帶結構F1及F2之間。如第41B圖中所示，背側通孔115安置在條帶結構F1及F2之間的隔離結構110中。磊晶結構150a及磊晶結構150b分別安置在條帶結構F1及F2之上。源極/汲極接觸件185a及185b分別安置在磊晶結構150a及 150b之上並電連接至磊晶結構150a及150b。導電通孔190a及190b分別安置在源極/汲極接觸件185a及185b之上並電連接至源極/汲極接觸件185a及185b。金屬接線195a及195b分別安置在導電通孔190a及190b之上並與導電通孔190a及190b接觸，其中金屬接線195a及195b類似於第1A圖至第1D圖中所論述之金屬接線195。金屬接線210安置在條帶結構F1及F2之背側上且電連接至背側通孔115。在第41A圖中，示出電連接至背側通孔115之導電通孔VB。如第41B圖中所示，將導電通孔VB稱作源極/汲極接觸件185a之內嵌在隔離結構110中的部分。
在第41A圖之一些實施例中，金屬接線195a與背側通孔115垂直重疊。在一些實施例中，沿閘極結構130之縱向方向(參見第41A圖)，整個金屬接線195a與背側通孔115垂直重疊。另一方面，金屬接線195b並不與背側通孔115垂直重疊。
第42A圖及第42B圖為根據本揭示案之一些實施例之積體電路的視圖。第42A圖為根據本揭示案之一些實施例之積體電路100d的俯視圖，且第42B圖為沿第42A圖的線B-B之橫截面圖。第42A圖及第42B圖之一些元件與第41A圖及第41B圖中所述彼些類似，且相同地標記此些元件，且為了簡要起見將不再重複相關細節。
第42A圖及第42B圖與第41A圖及第41B圖不同，因為金屬接線195c及195d分別安置在導電通孔 190a及190b之上且與導電通孔190a及190b接觸。沿閘極結構130之縱向方向(參見第42A圖)，空間SP在金屬接線195c及195d之間且與背側通孔115垂直重疊。在一些實施例中，沿閘極結構130之縱向方向(參見第42A圖)，整個空間SP與背側通孔115垂直重疊。另一方面，金屬接線195c及195d僅部分地與背側通孔115重疊。
第43A圖至第43C圖為根據本揭示案之一些實施例之積體電路的視圖。第43A圖、第43B圖及第43C圖分別包括積體電路100e、100f及100g。第43A圖、第43B圖及第43C圖之一些元件與上述彼些類似，且因此將不再重複相關細節。
積體電路100e、100f及100g包括條帶結構F1及F2。閘極結構130安置在條帶結構F1及F2之上。背側通孔115與條帶結構F1及F2相鄰。金屬接線210安置在條帶結構F1及F2之背側上，且分別電連接至背側通孔115。源極/汲極接觸件185安置在條帶結構F1及F2之上。複數個導電通孔VB在背側通孔115之上且電連接至背側通孔115。在一些實施例中，如上所述，導電通孔VB為源極/汲極接觸件185的部分。複數個金屬接線ML安置在源極/汲極接觸件185及閘極結構130之上。導電通孔VG安置在閘極結構130與金屬接線ML之間。導電通孔VD安置在源極/汲極接觸件185與金屬接線ML之間。此外，第43C圖之積體電路100g進一步包括在金屬接線ML之上的金屬接線M1，且進一步包括在金屬接線 ML與金屬接線M1之間的導電通孔VIA0。
第43A圖、第43B圖及第43C圖之積體電路100e、100f及100g類似於第41A圖及第41B圖之積體電路100c。舉例而言，金屬接線ML之部分與背側通孔115垂直重疊。在一些實施例中，直接在背側通孔115之上的金屬接線ML中之每一者與對應背側通孔115完全重疊。
第44A圖至第44C圖為根據本揭示案之一些實施例之積體電路的視圖。第44A圖、第44B圖及第44C圖分別繪示積體電路100h、100i及100j。第44A圖至第44C圖之一些元件與以上在第44A圖至第44C圖中所述彼些類似，且因此將不再重複相關細節。
第44A圖、第44B圖及第44C圖之積體電路100h、100i及100j類似於第41A圖及第41B圖之積體電路100c。舉例而言，金屬接線ML之間的空間SP與背側通孔115垂直重疊。在一些實施例中，沿閘極結構130之縱向方向，在金屬接線ML之間且直接在背側通孔115之上的空間SP中之每一者完全與對應背側通孔115重疊。另一方面，金屬接線ML僅部分地與背側通孔115重疊。
第45A圖至第45C圖為根據本揭示案之一些實施例之積體電路的視圖，其中第45A圖為積體電路之等效電路圖，第45B圖為積體電路之俯視圖，且第45C圖為沿第45B圖的線B-B之橫截面圖。第45A圖至第45C圖之一些元件與第1A圖至第1D圖中所述彼些類似，且相同 地標記此些元件，且為了簡要起見將不再重複相關細節。
示出積體電路100I。積體電路100I包括電晶體TS1及電晶體TS2。在一些實施例中，電晶體TS1為p型電晶體，諸如，PMOS，且電晶體TS2為n型電晶體，諸如，NMOS。在一些實施例中，電晶體TS1包括源極S1、汲極D1及閘極G1。此外，電晶體TS2包括源極S2、汲極D2及閘極G2。如第45A圖中所示，電晶體TS1之源極S1電連接至電力接線VDD，且電晶體TS2之源極S2電連接至電力接線VSS。電晶體TS1之汲極D1電連接至輸出端OUT。電晶體TS1之閘極G1、電晶體TS2之汲極D2及電晶體TS2之閘極G2彼此電連接。在一些實施例中，當在積體電路100I之操作中時，將高位準電壓(例如，正電壓)施加至電力接線VDD，且將低位準電壓(例如，接地電壓或負電壓)施加至電力接線VSS。在其中將接地電壓施加至電力接線VSS之一些實施例中，將電力接線VSS標記為GND。
在第45B圖及第45C圖中，積體電路100I包括沿第一方向(例如，第45B圖中之橫向方向)延伸之條帶結構F1及F2。在一些實施例中，條帶結構F1及F2包括半導體鰭片，且包括適當的半導體材料。在一些其他實施例中，條帶結構F1及F2包括介電條帶120a、120b，如第1A圖至第1D圖中所述。至少一個閘極結構130沿垂直於第一方向之第二方向延伸且安置在條帶結構F1及F2之上。在一些實施例中，如第45A圖中所述，在條帶結構 F1及F2上及閘極結構130的相對側上形成源極/汲極區域，以形成電晶體TS1及TS2。舉例而言，條帶結構F1之上的閘極結構130的部分及在條帶結構F1之上的源極/汲極區域形成第45A圖之電晶體TS1。另一方面，條帶結構F2之上的閘極結構130的部分及在條帶結構F2之上的源極/汲極區域形成第45A圖之電晶體TS2。在一些實施例中，源極/汲極區域為磊晶結構，諸如，如第45C圖中所示之磊晶結構150a、150b。
積體電路100I包括與條帶結構F1及F2相鄰之隔離結構110，及在隔離結構110中之背側通孔115a及115b。在一些實施例中，背側通孔115a與條帶結構F1相鄰，且背側通孔115b與條帶結構F2相鄰。
積體電路100I包括安置在條帶結構F1及F2的背側上之電力接線VDD及電力接線VSS。在一些實施例中，電力接線VDD電連接至背側通孔115a並與背側通孔115a接觸，且電力接線VSS電連接至背側通孔115b並與背側通孔115b接觸。
積體電路100I進一步包括源極/汲極接觸件185a、185b、185c及185d。在一些實施例中，源極/汲極接觸件185a及185c安置在條帶結構F1之上及閘極結構130的相對側上，其中源極/汲極接觸件185a電連接至條帶結構F1之上的源極區域，且源極/汲極接觸件185b電連接至條帶結構F1之上的汲極區域。另一方面，源極/汲極接觸件185b及185d安置在條帶結構F2之上及安置 在閘極結構130的相對側上，其中源極/汲極接觸件185b電連接至條帶結構F2之上的汲極區域，且源極/汲極接觸件185d電連接至條帶結構F2之上的源極區域。作為實例，在第45C圖之橫截面中，源極/汲極接觸件185a電連接至磊晶結構150a，且源極/汲極接觸件185b電連接至磊晶結構150b。
積體電路100I進一步包括導電通孔VB1及VB2。導電通孔VB1及VB2分別電連接至背側通孔115a及115b。舉例而言，如第45C圖中所示，源極/汲極接觸件185a之內嵌在隔離結構110中的部分稱作導電通孔VB1，其中導電通孔VB1與背側通孔115a之頂表面接觸。因此，源極/汲極接觸件185a因此電連接至電力接線VDD。類似地，源極/汲極接觸件185d經由導電通孔VB2電連接至電力接線VSS。
積體電路100I進一步包括導電通孔VD1、VD2及VG。導電通孔VD1及VD2分別在源極/汲極接觸件185b及185c之上並電連接至源極/汲極接觸件185b及185c。導電通孔VG在閘極結構130之上且電連接至閘極結構130。
積體電路100I進一步包括金屬接線ML1及ML2。金屬接線ML1在導電通孔VD2之上且電連接至導電通孔VD2。金屬接線ML2在導電通孔VD1及VG之上且電連接至導電通孔VD1及VG。在一些實施例中，如第45A圖中所論述，金屬接線ML1充當輸出端OUT。
第46A圖至第46C圖為根據本揭示案之一些實施例之積體電路的視圖，其中第46A圖為積體電路之等效電路圖，第46B圖為積體電路之俯視圖，且第46C圖為沿第46B圖的線B-B之橫截面圖。第46A圖至第46C圖之一些元件與第1A圖至第1D圖及第45A圖至第45C圖中所述彼些類似，且相同地標記此些元件，且為了簡要起見將不再重複相關細節。
示出積體電路100m。積體電路100m包括電晶體TS1及電晶體TS2。在一些實施例中，電晶體TS1為p型電晶體，諸如，PMOS，且電晶體TS2為n型電晶體，諸如，NMOS。在一些實施例中，電晶體TS1包括源極S1、汲極D1及閘極G1。此外，電晶體TS2包括源極S2、汲極D2及閘極G2。如第46A圖中所示，電晶體TS1之源極S1電連接至電力接線VDD，且電晶體TS2之源極S2電連接至電力接線VSS。電晶體TS2之汲極D2電連接至輸出端OUT。電晶體TS1之閘極G1、電晶體TS1之汲極D1及電晶體TS2之閘極G2彼此電連接。在一些實施例中，當在積體電路100m之操作中時，將高位準電壓(例如，正電壓)施加至電力接線VDD，且將低位準電壓(例如，接地電壓或負電壓)施加至電力接線VSS。在其中將接地電壓施加至電力接線VSS之一些實施例中，將電力接線VSS標記為GND。
在第46B圖及第46C圖中，積體電路100m包括條帶結構F1及F2。至少一個閘極結構130安置在條帶 結構F1及F2之上。在一些實施例中，如第45A圖中所述，在條帶結構F1及F2上及閘極結構130的相對側上形成源極/汲極區域，以形成電晶體TS1及TS2。舉例而言，條帶結構F1之上的閘極結構130的部分及在條帶結構F1之上的源極/汲極區域形成第46A圖之電晶體TS1。另一方面，條帶結構F2之上的閘極結構130的部分及在條帶結構F2之上的源極/汲極區域形成第46A圖之電晶體TS2。在一些實施例中，源極/汲極區域為磊晶結構，諸如，如第46C圖中所示之磊晶結構150a、150b。
積體電路100m進一步包括導電通孔VB1及VB2。導電通孔VB1及VB2分別電連接至背側通孔115a及115b。舉例而言，如第46C圖中所示，源極/汲極接觸件185c之內嵌在隔離結構110中的部分稱作導電通孔VB1，其中導電通孔VB1與背側通孔115a之頂表面接觸。因此，源極/汲極接觸件185c因此電連接至電力接線VDD。類似地，源極/汲極接觸件185b經由導電通孔VB2電連接至電力接線VSS。
積體電路100m進一步包括導電通孔VD1、VD2及VG。導電通孔VD1及VD2分別在源極/汲極接觸件185a及185d之上並電連接至源極/汲極接觸件185a及185d。導電通孔VG在閘極結構130之上並電連接至閘極結構130。
積體電路100m進一步包括金屬接線ML1及ML2。金屬接線ML1在導電通孔VD1及VG之上且電連 接至導電通孔VD1及VG。金屬接線ML2在導電通孔VD2之上且電連接至導電通孔VD2。在一些實施例中，如第46A圖中所論述，金屬接線ML2充當輸出端OUT。
第47A圖至第47C圖為根據本揭示案之一些實施例之積體電路的視圖，其中第47A圖為積體電路之俯視圖，且第47B圖為沿第47A圖的線B-B之橫截面圖，且第47C圖為沿第47A圖的線C-C之橫截面圖。示出積體電路100n。為了簡化，第47B圖及第47C圖之一些元件並不在第47A圖中。積體電路100n包括第一反相器IV1及第二反相器IV2，其中第47B圖為沿第一反相器IV1截取之橫截面圖，且第47C圖為沿第二反相器IV2截取之橫截面圖。
關於第一反相器IV1，第一反相器IV1包括條帶結構F11及F12，且至少一個閘極結構130A安置在條帶結構F11及F12之上。隔離結構110被安置成與條帶結構F11及F12相鄰(參見第47B圖)。背側通孔115a及115b安置在隔離結構110中，其中背側通孔115a被安置成靠近條帶結構F11，且背側通孔115b被安置成靠近條帶結構F12。金屬接線210a及210b安置在條帶結構F11及F12之背側上，其中金屬接線210a與背側通孔115a接觸，且金屬接線210b與背側通孔115b接觸。在一些實施例中，金屬接線210a及210b充當反相器IV1之電源軌。舉例而言，金屬接線210a為電源軌VDD，且金屬接線210b為電源軌VSS。當在第一反相器IV1之操 作中時，將高位準電壓(例如，正電壓)施加至電力接線VDD，且將低位準電壓(例如，接地電壓或負電壓)施加至電力接線VSS。
在條帶結構F11及F12之上形成磊晶結構。舉例而言，在第47B圖中，磊晶結構250a安置在條帶結構F11上，且磊晶結構250b安置在條帶結構F12上。在條帶結構F11及F12之上形成源極/汲極接觸件285a、285b及285c。舉例而言，在第47B圖中，源極/汲極接觸件285b安置在磊晶結構250a之上，且源極/汲極接觸件285c安置在磊晶結構250b之上。在一些實施例中，源極/汲極接觸件285b及285c分別延伸至隔離結構110中，至背側通孔115a及115b。舉例而言，在第47B圖中，源極/汲極接觸件285b延伸至隔離結構110中並接觸背側通孔115a，且源極/汲極接觸件285c延伸至隔離結構110中並接觸背側通孔115b。源極/汲極接觸件285b之內嵌在隔離結構110中的部分被稱作導電通孔VB1，且源極/汲極接觸件285c之內嵌在隔離結構110中的部分被稱作導電通孔VB2。因此，金屬接線210a及210b(或電源軌210a及210b)電連接至源極/汲極區域(例如，磊晶結構250a及250b)以形成條帶結構F11及F12之背側。
金屬接線ML1、ML2、ML3及ML4安置在源極/汲極接觸件285a、285b、285c之上。導電通孔VG1安置在閘極結構130A與金屬接線ML1之間，導電通孔VD1安置在源極/汲極接觸件285a與金屬接線ML3之間， 導電通孔VD2安置在源極/汲極接觸件285b與金屬接線ML2之間，且導電通孔VD3安置在源極/汲極接觸件285c與金屬接線ML4之間。
關於第二反相器IV2，第二反相器IV2包括條帶結構F21及F22，且至少一個閘極結構130B安置在條帶結構F21及F22之上。隔離結構110被安置成與條帶結構F21及F22相鄰(參見第47C圖)。背側通孔115c及115d安置在隔離結構110中，其中背側通孔115c被安置成靠近條帶結構F21，且背側通孔115d被安置成靠近條帶結構F22。金屬接線210c及210d安置在條帶結構F21及F22之背側上，其中金屬接線210c與背側通孔115c接觸，且金屬接線210d與背側通孔115d接觸。
在條帶結構F21及F22之上形成磊晶結構。舉例而言，在第47C圖中，磊晶結構250c安置在條帶結構F21上，且磊晶結構250d安置在條帶結構F22上。在條帶結構F21及F22之上形成源極/汲極接觸件285d、285e及285f。舉例而言，在第47C圖中，源極/汲極接觸件285e安置在磊晶結構250c之上，且源極/汲極接觸件285f安置在磊晶結構250d之上。
金屬接線ML2、ML4、ML5及ML6安置在源極/汲極接觸件285d、285e、285f之上。金屬接線ML2及ML4自第一反相器IV1上方延伸至第二反相器IV2上方。亦即，第一反相器IV1及第二反相器IV2共享金屬接線ML2及ML4。導電通孔VG2安置在閘極結構130B 與金屬接線ML5之間，導電通孔VD4安置在源極/汲極接觸件285d與金屬接線ML6之間，導電通孔VD5安置在源極/汲極接觸件285e與金屬接線ML2之間，且導電通孔VD6安置在源極/汲極接觸件285f與金屬接線ML4之間。
第二反相器IV2與第一反相器IV1不同，因為第二反相器IV2之源極/汲極接觸件285e及285c不具有延伸至隔離結構110中以觸碰背側通孔115c及115d之部分。然而，如上所述，下伏於第一反相器IV1之金屬接線210a經由背側通孔115a、源極/汲極接觸件285b及導電通孔VD2電連接至金屬接線ML2。由於金屬接線ML2亦在第二反相器IV2上方延伸，且經由源極/汲極接觸件285e及導電通孔VD5進一步電連接至磊晶結構250c，因此金屬接線210a電連接至磊晶結構250c，並充當第二反相器IV2之電源軌(例如，VDD)。類似地，下伏於第一反相器IV1之金屬接線210b經由金屬接線ML4電連接至磊晶結構250d，並充當第二反相器IV2之電源軌(例如，VSS)。亦即，第二反相器IV2不使用源極/汲極接觸件(例如，第47C圖中之源極/汲極接觸件285e及285f)來連接直接下伏於第二反相器IV2之金屬接線210c及210d。
基於以上論述，本揭示案提供了優勢。然而，一般熟習此項技術者應理解，其他實施例會提供額外優勢，且不一定在本文中揭示所有優勢，且進一步言之，對於所有 實施例而言無特定優勢為必需。一個優勢在於，背側通孔形成在STI結構中，且源極/汲極接觸件185具有延伸至STI結構中並觸碰背側通孔之部分，使得元件的背側處之金屬接線電連接至元件的前側處之金屬接線。亦即，背側處的金屬接線與前側處的金屬接線之間的導電路徑能夠藉由高電阻而繞過磊晶結構，且能夠減小背側處的金屬接線與前側處的金屬接線之間的電阻。此將進一步提高元件效能並提供佈線靈活性。
本描述之一個態樣係關於一種積體電路。此積體電路包括具有前側及背側之條帶結構。此積體電路進一步包括在條帶結構的前側上之閘極結構。此積體電路進一步包括在條帶結構之前側上方的複數個通道層，其中此複數個通道層中之每一者被封閉在閘極結構內。此積體電路進一步包括環繞條帶結構之隔離結構。此積體電路進一步包括在隔離結構中之背側通孔。此積體電路進一步包括在條帶結構的前側上之磊晶結構。此積體電路進一步包括在磊晶結構之上的接觸件，其中此接觸件具有在磊晶結構的第一側上之第一部分，且接觸件之第一部分延伸至隔離結構中並接觸背側通孔。此積體電路進一步包括在條帶結構之背側上且與背側通孔接觸的背側電源軌。在一些實施例中，此背側之最靠近條帶結構通孔的前側之表面低於隔離結構之最頂部部分。在一些實施例中，接觸件之第一部分在條帶結構之側壁上。在一些實施例中，接觸件之第一部分的表面與背側通孔及隔離結構接觸。在一些實施例中，條帶 結構包括介電材料，及覆蓋此介電材料的至少三個表面之介電內襯。在一些實施例中，介電內襯在介電材料與磊晶結構之間。在一些實施例中，介電內襯具有與接觸件之第一部分及隔離結構接觸的側壁。在一些實施例中，電源軌沿背側通孔之表面、介電內襯之表面及介電材料之表面延伸。
本描述之一個態樣係關於一種積體電路。此積體電路包括第一條帶結構及第二條帶結構。此積體電路進一步包括在第一條帶結構與第二條帶結構之間的隔離結構。此積體電路進一步包括在隔離結構中之背側通孔。此積體電路進一步包括在第一條帶結構之上的第一磊晶結構。此積體電路進一步包括在第二條帶結構之上的第二磊晶結構。此積體電路進一步包括在第一磊晶結構之上的第一接觸件，其中第一接觸件之第一部分沿第一磊晶結構之側壁延伸。此積體電路進一步包括在第二磊晶結構之上的第二接觸件，其中第一接觸件之第一部分的最底部位置在第二接觸件之最底部位置下方。在一些實施例中，第一接觸件之第一部分延伸至隔離結構中並接觸背側通孔。在一些實施例中，第二接觸件之最底部表面藉由隔離結構與背側通孔分離。在一些實施例中，第一接觸件具有沿第一磊晶結構之第二側壁的第二部分，此第二側壁與第一磊晶結構之第一側壁相對，且第一接觸件之第二部分的最底部位置在第一接觸件之第一部分的最底部位置上方。在一些實施例中，此積體電路進一步包括在隔離結構之上及在第一及第二磊晶結 構之間的虛設鰭片，其中第一接觸件之第一部分的最底部位置在此虛設鰭片之最底部位置下方。在一些實施例中，此積體電路進一步包括在背側通孔之底表面上的電源軌。在一些實施例中，此積體電路進一步包括在第一接觸件之上的第一前側通孔；在第二接觸件之上的第二前側通孔；在第一前側通孔之上的第一前側金屬接線；及在第二前側通孔之上的第二前側金屬接線，其中整個第一前側金屬接線與背側通孔垂直重疊。在一些實施例中，此積體電路進一步包括在第一接觸件之上的第一前側通孔；在第二接觸件之上的第二前側通孔；在第一前側通孔之上的第一前側金屬接線；及在第二前側通孔之上的第二前側金屬接線，其中第一及第二前側金屬接線之間的空間與背側通孔垂直重疊。
此描述之一個態樣係關於一種方法。此方法包括圖案化基板以限定此基板之上的半導體條帶。此方法進一步包括在半導體條帶之上沉積介電內襯。此方法進一步包括在介電內襯之上沉積導電材料；此方法進一步包括蝕刻導電材料，其中半導體條帶自經蝕刻的導電材料突出。此方法進一步包括在導電材料及介電內襯之上沉積介電材料。此方法進一步包括蝕刻介電材料及介電內襯以限定具有低於半導體條帶的頂表面之頂表面的隔離結構。此方法進一步包括在半導體條帶之上形成源極/汲極磊晶結構。此方法進一步包括環繞磊晶結構形成介電層。此方法進一步包括在磊晶結構及介電層之上形成層間介電層。此方法進一步 包括蝕刻層間介電層、介電層及隔離結構以限定暴露導電材料之開口。此方法進一步包括在此開口中形成源極/汲極接觸件。在一些實施例中，此方法進一步包括在基板上執行化學機械研磨以暴露導電材料及半導體條帶；及形成與導電材料接觸之電源軌。在一些實施例中，此方法進一步包括在形成電源軌之前，用介電條帶替換半導體條帶。在一些實施例中，在形成磊晶源極/汲極結構之前，在隔離結構之上形成虛設鰭片；及在蝕刻層間介電層、介電層及隔離結構以限定開口之前，移除此虛設鰭片。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100a:積體電路
115:背側通孔
120a:條帶結構
120b:條帶結構
130:閘極結構
185a:源極/汲極接觸件
185a-2:第二部分
185b:源極/汲極接觸件
190a:導電通孔
190b:導電通孔
195:金屬接線
210:金屬接線
B-B:線
C-C:線
D-D:線

Claims (10)

  1. 一種積體電路，包括：一條帶結構，具有一前側及一背側；一閘極結構，在該條帶結構之該前側上；複數個通道層，在該條帶結構之該前側上方，其中該些通道層中之每一者被封閉在該閘極結構內；一隔離結構，環繞該條帶結構；一背側通孔，在該隔離結構中；一磊晶結構，在該條帶結構之該前側上；一接觸件，在該磊晶結構之上，其中該接觸件具有在該磊晶結構的一第一側上之一第一部分，且該接觸件之該第一部分延伸至該隔離結構中並接觸該背側通孔；以及一背側電源軌，在該條帶結構之該背側上且與該背側通孔接觸。
  2. 如請求項1所述之積體電路，其中該背側通孔之最靠近該條帶結構通孔的該前側之一表面低於該隔離結構之一最頂部部分。
  3. 如請求項1所述之積體電路，其中該接觸件之該第一部分在該條帶結構之一側壁上。
  4. 如請求項1所述之積體電路，其中該接觸件之該第一部分的一表面與該背側通孔及該隔離結構接觸。
  5. 一種積體電路，包括：一第一條帶結構；一第二條帶結構；一隔離結構，在該第一條帶結構與該第二條帶結構之間；一背側通孔，在該隔離結構中；一第一磊晶結構，在該第一條帶結構之上；一第二磊晶結構，在該第二條帶結構之上；一第一接觸件，在該第一磊晶結構之上，其中該第一接觸件之一第一部分沿該第一磊晶結構之一側壁延伸並接觸該背側通孔；一第二接觸件，在該第二磊晶結構之上，其中該第一接觸件之該第一部分的一最底部位置在該第二接觸件之一最底部位置下方；以及一背側電源軌，在該第一條帶結構和該第二條帶結構之背側上且與該背側通孔接觸。
  6. 如請求項5所述之積體電路，其中該第二接觸件之該最底部表面藉由該隔離結構與該背側通孔分離。
  7. 如請求項5所述之積體電路，其中該第一接觸件具有沿該第一磊晶結構之一第二側壁的一第二部分，該第二側壁與該第一磊晶結構之該第一側壁相對，且該第 一接觸件之該第二部分的一最底部位置在該第一接觸件之該第一部分的該最底部位置上方。
  8. 一種積體電路的形成方法，包括：圖案化一基板以限定該基板之上的一半導體條帶；在該半導體條帶之上沉積一介電內襯；在該介電內襯之上沉積一導電材料；蝕刻該導電材料，其中該半導體條帶自該經蝕刻的導電材料突出；在該導電材料及該介電內襯之上沉積一介電材料；蝕刻該介電材料及該介電內襯以限定具有低於該半導體條帶的一頂表面之一頂表面的一隔離結構；在該半導體條帶之上形成一源極/汲極磊晶結構；環繞該磊晶結構形成一介電層；在該磊晶結構及該介電層之上形成一層間介電層；蝕刻該層間介電層、該介電層及該隔離結構以限定暴露該導電材料之一開口；以及在該開口中形成一源極/汲極接觸件。
  9. 如請求項8所述之方法，進一步包括：在該基板上執行一化學機械研磨製程以暴露該導電材料及該半導體條帶；以及形成與該導電材料接觸之一電源軌。
  10. 如請求項8所述之方法，進一步包括：在形成該磊晶源極/汲極結構之前，在該隔離結構之上形成一虛設鰭片；以及在蝕刻該層間介電層、該介電層及該隔離結構以限定該開口之前，移除該虛設鰭片。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825823B (zh) * 2022-05-17 2023-12-11 南亞科技股份有限公司 具有氟捕捉層之半導體元件結構的製備方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180286869A1 (en) * 2015-03-31 2018-10-04 Stmicroelectronics, Inc. Vertical gate-all-around tfet
TW201937606A (zh) * 2018-02-02 2019-09-16 日商東京威力科創股份有限公司 半導體裝置之製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264480A1 (en) * 2013-03-14 2014-09-18 United Microelectronics Corp. Semiconductor device and method of forming the same
KR102548835B1 (ko) * 2016-08-26 2023-06-30 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
US10475692B2 (en) * 2017-04-07 2019-11-12 Globalfoundries Inc. Self aligned buried power rail
US10586765B2 (en) * 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US10446555B2 (en) * 2017-08-31 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal track and methods forming same
US10818543B2 (en) * 2018-07-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact spacers and methods of forming same
US11367796B2 (en) 2018-09-18 2022-06-21 Intel Corporation Gate-all-around integrated circuit structures having asymmetric source and drain contact structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180286869A1 (en) * 2015-03-31 2018-10-04 Stmicroelectronics, Inc. Vertical gate-all-around tfet
TW201937606A (zh) * 2018-02-02 2019-09-16 日商東京威力科創股份有限公司 半導體裝置之製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825823B (zh) * 2022-05-17 2023-12-11 南亞科技股份有限公司 具有氟捕捉層之半導體元件結構的製備方法

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