WO2019151018A1 - 半導体装置の製造方法 - Google Patents

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和雄 吉備
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東京エレクトロン株式会社
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    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/772—Field effect transistors
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • An exemplary embodiment of the present disclosure relates to a semiconductor device including a fin-type field effect transistor (Fin-FET).
  • Fin-FET fin-type field effect transistor
  • Recent logic standard cells include a plurality of fin-type field effect transistors (hereinafter referred to as FETs), and attempts have been made to reduce the minimum unit height (cell height) of logic circuits. Yes. This is because when the cell height is reduced, the power consumption is reduced and the operation speed of the circuit is increased based on the scaling law.
  • FETs fin-type field effect transistors
  • Patent Document 1 discloses a structure in which a plurality of power rails (power supply lines / ground lines) are embedded in a logic standard cell having fin-type FETs. The dimension between two adjacent power rails is the cell height. Other fin-type FETs are disclosed in Patent Document 5, for example.
  • Patent Document 2 discloses a technique for embedding a bit line of a memory
  • Patent Document 3 and Patent Document 4 disclose a capacitor as related technologies.
  • a first method for manufacturing a semiconductor device includes: a semiconductor fin including a source region and a drain region constituting a field effect transistor; and a fixed potential line provided alongside the semiconductor fin.
  • the manufacturing process can be simplified by easily forming the contact hole.
  • a plurality of contact holes can be opened simultaneously.
  • the manufacturing throughput can be improved. That is, in the second step, the plurality of contact holes include a first contact hole and a second contact hole, and the first contact hole extends toward the source region and the fixed potential line. The two contact holes extend toward the drain region, and the first contact hole and the second contact hole are simultaneously opened.
  • the third method of manufacturing a semiconductor device further includes a step of forming a plurality of contact electrodes in the plurality of contact holes, respectively. By forming the contact electrode in the contact hole, electrical conduction can be established between the elements located at both ends of the contact electrode.
  • the insulating layer is composed of a plurality of insulating layers including an amorphous carbon layer.
  • the insulating layer is composed of at least a first nitride film, an amorphous carbon layer, and a second nitride film.
  • the second step of opening the contact hole includes a step of etching the first nitride film and the amorphous carbon layer, and a step of etching a part of the second nitride film. , Including.
  • the step of etching the first nitride film and the amorphous carbon layer is performed by performing reactive ion etching (RIE), and a part of the second nitride film is formed.
  • the etching step is performed by performing atomic layer etching.
  • the step of etching the first nitride film and the amorphous carbon layer and the step of etching a part of the second nitride film are performed in the same container.
  • a contact hole can be easily formed, a transistor including a fixed potential line can be easily formed.
  • FIG. 1 is a circuit diagram of a logic standard cell.
  • FIG. 2 is a truth table of logic standard cells.
  • FIG. 3 is a circuit showing connection of FET groups in the logic standard cell.
  • FIG. 4 is a perspective view of the FET group in the logic standard cell.
  • 5A and 5B are a longitudinal sectional view in the vicinity of the gate of the FET and a longitudinal sectional view in the vicinity of the source / drain of the FET.
  • FIG. 6 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 7 is a plan view of an intermediate body of the logic standard cell.
  • FIG. 8 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 9 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 10 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 11 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 12 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 13 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 14 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 15 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 16 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 17 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 18 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 19 is a plan view of an intermediate of the logic standard cell.
  • FIG. 20 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 21 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 22 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 23 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 24 is a plan view of an intermediate body of the logic standard cell.
  • FIG. 25 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 26 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 27 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 28 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 29 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 30 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 31 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 32 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 33 is a plan view of an intermediate of the logic standard cell.
  • FIG. 34 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 35 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 36 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 37 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 38 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 39 is a plan view of an intermediate of the logic standard cell.
  • FIG. 40 is a block diagram of the etching apparatus.
  • Fin-FET fin-type field effect transistor
  • Fig. 1 is a circuit diagram of a logic standard cell.
  • This logic circuit is a NAND circuit with 3 inputs and 1 output.
  • the input signals Vin1, Vin2, and Vin3 are voltage signals, and the output signal Vout is output from the output terminal Tout according to the input values to the input terminals Tin1, Tin2, and Tin3 of the NAND circuit.
  • the NAND circuit includes a first P-type FET (P-FET 1), a second P-type FET (P-FET 2), a third P-type FET (P-FET 3), and a first N-type FET. (N-FET 1), a second N-type FET (N-FET 2), and a third N-type FET (N-FET 3).
  • P-FET 1 P-type FET
  • N-FET 2 a second N-type FET
  • N-FET 3 a third N-type FET
  • an enhancement type FET is shown in the figure, it may be a depletion type FET.
  • the structure of the FET in the figure is a MOS type,
  • the source S of the P-type FET is electrically connected to the power supply potential V +
  • the drain D is electrically connected to the output terminal Tout.
  • the P-type FET is connected in parallel between terminals (power rails) that supply the power supply potential V + and the ground potential GND.
  • Input terminals Tin1, Tin2, and Tin3 are connected to the gates of the P-type FETs, respectively, and input signals Vin1, Vin2, and Vin3 are applied thereto.
  • the three N-type FETs are connected in series between the output terminal Tout and the ground potential GND.
  • the source S of the N-type FET located at the bottom in the figure is electrically connected to the ground potential GND.
  • Input terminals Tin1, Tin2, and Tin3 are connected to the gates of the N-type FETs, respectively, and input signals Vin1, Vin2, and Vin3 are applied thereto.
  • This NAND circuit is composed of a complementary logic circuit (CMOS), and power consumption is suppressed as a characteristic of the CMOS logic circuit.
  • CMOS complementary logic circuit
  • Fig. 2 is a truth table of logic standard cells.
  • the level of the output signal Vout is determined according to the voltage level (H: high level, L: low level) of the input signals Vin1, Vin2, and Vin3. Since it is a NAND circuit, the output signal Vout is at a low level when all three input signals are at a high level, and the output signal Vout is at a high level in other combinations.
  • FIG. 3 is a circuit showing the connection of FET groups in the logic standard cell.
  • Each FET has a source S, a gate G, and a drain D, and a semiconductor region corresponding to each element (electrode) is a source region, a gate region, and a drain region.
  • the source electrode is in contact with the source region
  • the gate electrode is provided on the gate region via an insulating film
  • the drain electrode is in contact with the drain region.
  • the electrical connection is as shown in FIG. 1.
  • the first switch Q1 is interposed between the P-FET 1 and the P-FET 2, and the P-FET 2 Since the second switch Q2 is interposed between the P-FET 3 and a high level is given to these switches (P channel gate), these switches are turned OFF, and between the transistors in the fin for the P-type FET Is prohibited.
  • an additional switch QP P channel gate
  • this drain D is connected to another potential (eg, reset potential) as necessary.
  • a third switch Q3 is interposed between N-FET1 and N-FET2, and a fourth switch Q4 is interposed between N-FET2 and N-FET3, and these switches (N-channel gates) are connected.
  • these switches are turned OFF, and conduction between transistors in the fin for the N-type FET is permitted.
  • an additional switch QN N channel gate
  • this source S is connected to another potential (eg, reset potential) as necessary.
  • FIG. 4 is a perspective view of the FET group in the logic standard cell.
  • Each FET is opposed to a pair of dummy FETs. That is, for the P-FET1, P-FET2, and P-FET3, the first P-type dummy FET (DP-FET1), the second P-type dummy FET (DP-FET2), Third P-type dummy FETs (DP-FETs 3) face each other. Between these P-type FET pairs, a fixed potential line (power supply potential V + ) is arranged.
  • V + power supply potential
  • N-FET1 N-type dummy FET
  • DN-FET2 N-type dummy FET
  • DN-FET3 a third N-type dummy FETs
  • GND ground potential
  • an XYZ three-dimensional orthogonal coordinate system is set, the thickness direction of each layer in the laminated structure is set as the Z-axis direction, and two axes orthogonal to the Z-axis are set as the X-axis and the Y-axis.
  • the height direction of each fin is the positive direction of the Z axis
  • the longitudinal direction is the positive direction of the Y axis
  • the width direction is the X axis direction.
  • the cell height CHT is a distance between the center lines of the fixed potential lines (V + / GND) that are adjacently spaced along the X-axis direction. In this example, the cell height CHT is assumed to be 120 nm or less.
  • FIG. 5- (A) is a longitudinal sectional view (Y1 section) near the gate of the FET
  • FIG. 5- (B) is a longitudinal sectional view (Y2 section) near the source / drain of the FET.
  • FIG. 5A In the vicinity of the gate in FIG. 5A, a plurality of semiconductor fins 2 are provided on the semiconductor substrate 1, and conductive materials (7, 8) are embedded between these semiconductor fins 2.
  • FIG. The conductive material 8 constitutes a fixed potential line and is supplied with a power supply potential or a ground potential.
  • a gate electrode 21 is provided on the semiconductor fin 2 via a gate insulating film 18.
  • An oxide film 27 and an interlayer insulating film 29 are deposited on the gate electrode 21, and the gate electrode 21 is interposed via a contact electrode 28. And connected to a specific signal wiring 30.
  • a plurality of semiconductor fins 2 are provided on the semiconductor substrate 1, and these semiconductor fins 2 are formed of P-type conductive regions 14 and N-type conductive regions 14.
  • a conductive region 15 is formed, one conductive region 14 (source region) is electrically connected to the conductive material 8 via the electrode material ELEC1 (Ru), and the other conductive region 15 (drain region) is connected to another location.
  • the electrode material ELEC1 is electrically connected, and an oxide film 27 and an interlayer insulating film 29 are deposited thereon, and the drain region is connected to another signal wiring 30.
  • FIG. 6 is a longitudinal sectional view of the intermediate body of the logic standard cell
  • FIG. 7 is a plan view of the intermediate body of the logic standard cell.
  • FIG. 6 is a vertical cross section along the dotted line Y1 in FIG. 7, but the mask MSK1 shown in FIG. 6 is omitted.
  • a semiconductor substrate 1 made of Si is prepared, a striped mask MSK1 is patterned on the surface of the semiconductor substrate 1, and the semiconductor substrate 1 is etched through the mask MSK1.
  • photolithography using photoresist coating / development is used.
  • the etching method of the semiconductor substrate (Si) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2 , N 2, or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the semiconductor fins 2 remain directly under the mask, and a plurality of semiconductor fins 2 are erected from above the semiconductor substrate 1.
  • the longitudinal direction of the stripe-shaped mask is the Y-axis direction
  • the distance between the centers of adjacent semiconductor fins 2 in the X-axis direction is 24 nm
  • the height of the semiconductor fins 2 in the Z-axis direction is 120 nm.
  • the width of the top surface of the semiconductor fin 2 in the X-axis direction is 8 nm
  • the width of the bottom surface between the semiconductor fins 2 is 12 nm.
  • the upper part (part with a height of 50 nm from the top) of the semiconductor fin 2 constitutes a transistor, and the lower part (part with a thickness of 70 nm from the bottom) functions as a side wall adjacent to the fixed potential line.
  • the depth of the semiconductor fin 2 in FIG. 8 in the Y-axis direction is set to 38 nm, for example.
  • FIG. 8 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the upper mask is removed with an organic solvent such as acetone, and then the semiconductor fins 2 are thinned out. That is, in FIG. 6, the second, fourth, fifth, and seventh semiconductor fins 2 from the left are removed. As a result, the first, third, sixth, and eighth semiconductor fins 2 from the left remain.
  • the removal of the semiconductor fin 2 in FIG. 8 is performed as follows. First, a photoresist is applied on a semiconductor substrate, and only the first, third, sixth, and eighth semiconductor fins 2 from the left are protected, and a mask having an opening in the remaining region is used to pattern the photoresist by photolithography. The semiconductor fin in the opening of the mask is etched. A dry etching method can be used for the etching.
  • the etching method of the semiconductor fin (Si) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2, N 2 or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • a wet etching method can also be used as a method for etching semiconductor fins (Si).
  • Si semiconductor fins
  • HNO 3 + HF and KOH + IPA (isopropyl alcohol) + H 2 O 2 are known for adjusting the etching rate.
  • the etching temperature is set to 20 to 100 ° C. and the etching time is set to 10 to 60 sec. can do.
  • FIG. 9 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the semiconductor fin 2 is heated in an oxygen atmosphere to form an oxide film (SiO 2 ) on the entire surface of the substrate.
  • the temperature for forming the thermal oxide film is set to 400 ° C. to 1000 ° C., and the thickness of the oxide film 4 covering the semiconductor fin 2 is set to 3 to 6 nm.
  • a protective film 5 (protective material) is formed on the entire surface of the substrate.
  • the material of the protective film 5 is amorphous carbon, and the formation method is CVD / PVD or spin coating.
  • the protective film 5 is filled between the adjacent semiconductor fins 2, and the thickness of the protective film 5 is set so as to cover the top surface of the semiconductor fin 2 and the surface thereof is positioned higher than this.
  • FIG. 10 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the protection film 5 is removed by etching through a mask. That is, a photoresist is applied on the protective film 5, the first and second regions are opened, and a mask for protecting the remaining regions is formed by patterning the photoresist by photolithography,
  • the protective film 5 is etched.
  • the etching method of the protective film (amorphous carbon) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • Etching gas CO ⁇ Etching temperature: 100-350 °C ⁇ Etching time: 20-60sec
  • N 2 or H 2 can be used instead of CO, and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings can also be used.
  • a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the oxide film 4 located at the bottom between the semiconductor fins 2 is exposed.
  • the oxide film or nitride film in the description is an insulating film.
  • FIG. 11 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the liner film 7 is formed on the substrate surface.
  • the liner film 7 covers the oxide film 4 and the protective film 5 located on the side surface of the semiconductor fin 2.
  • the formation method of the liner film 7 is a well-known atomic layer deposition (ALD) method, and specific formation conditions are as follows.
  • -Material of liner film 7 TiN -Formation temperature: 200-600 ° C ⁇ Thickness: 0.5nm to 2.0nm
  • Source gas TiCl 4 + N 2 / N 2 (Alternate supply on substrate surface)
  • TaN can be used instead of TiN, and a chemical vapor deposition (CVD) method can be used instead of the ALD method.
  • CVD chemical vapor deposition
  • a conductive material 8 for forming the above-described fixed potential line is formed on the substrate.
  • Ruthenium (Ru) can be used as the conductive material.
  • Ru is a platinum group element and has a characteristic of dissolving in acid.
  • tungsten (W) or the like can be used as the conductive material 8. However, when Ru is used, it has an advantage of low resistance over these metals.
  • the conductive material 8 is located not only in the region between the semiconductor fins 2 but also above the uppermost surface of the protective film 5.
  • the formation method of the conductive material 8 is a CVD method, and specific formation conditions are as follows.
  • -Material of conductive material 8 Ru -Formation temperature: 200-500 ° C ⁇ Maximum thickness in the Z-axis direction: 30 to 60 nm
  • Source gas Ruthenium carbonyl (Ru 3 (CO) 12 ) ⁇ Carrier gas: Ar
  • the conductive material 8 (Ru) can also be formed by a physical vapor deposition (PVD) method such as a sputtering method.
  • PVD physical vapor deposition
  • W can be used for the conductive material 8, but in this case, the conductive material 8 (W) can be formed by a CVD method or a sputtering method.
  • FIG. 12 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the conductive material 8 is etched back again to remove a part.
  • the thickness (height) of the conductive material 8 is reduced to 50 nm, and the surface thereof is located below the top surface of the semiconductor fin 2.
  • the liner film 7 (TiN) is an etching barrier film for the etching gas or etching liquid for the conductive material 8.
  • the etching back method of the conductive material 8 is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 30sec ⁇ 240sec
  • etch back gas a mixed gas of O 2 and Cl 2 can be used instead of CF 4 .
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • a wet etching method can be used as a method for etching the conductive material 8 (Ru).
  • the liner film 7 (TiN) is etched by wet etching.
  • etching solution for Ru H 2 O 2 , FPM (hydrofluoric acid hydrogen peroxide mixed solution) and the like are known.
  • the etching temperature is set to 20 to 100 ° C.
  • the etching time is set to 30 to 240 sec. Can do.
  • TiN etching solution a mixed solution of H 2 O 2 and ammonium hydroxide is also known.
  • the liner film 7 is etched to the same height as the conductive material 8.
  • FIG. 13 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • a cap film 101 is formed on the exposed surface of the conductive material 8.
  • the material of the cap film 101 is an antioxidant film of the conductive material 8, and is also a barrier film for protecting the conductive material 8 from etching. Since the cap film 101 is not etched when the material to be etched formed on the cap film 101 is etched, the cap film 101 also functions as an etching stop film.
  • the material of the cap film 101 is Si 3 N 4 , but TiN, TaN, AlOx (such as Al 2 O 3 ), or the like can be used instead.
  • FIG. 14 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the protective film 5 is removed. Since the protective film 5 is made of amorphous carbon, ashing is used to remove the amorphous carbon. Ashing is a technique for removing a carbon-based compound such as a photoresist. For example, an oxygen (O 2 ) plasma is generated by a plasma generator, and the amorphous carbon is irradiated with this oxygen plasma. Remove. In addition, photoexcited ashing that irradiates ultraviolet rays in an atmosphere of ozone (O 3 ) gas is also known.
  • O 2 oxygen
  • O 3 ozone
  • FIG. 15 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • an oxide film 9 (SiO 2 ) is formed on the entire surface of the substrate.
  • the thickness of the oxide film 9 is higher than the height of the semiconductor fin 2.
  • a method for forming the oxide film 9 an ALD method, a CVD method, a coating method, or the like is applicable.
  • a batch processing apparatus or a single-wafer film forming apparatus can be employed as a mode of transporting and processing the substrate to the processing apparatus, and spin coating can be employed as the film forming apparatus when a coating method is used. it can.
  • the specific formation condition of the silicon oxide film 9 is a CVD method as follows.
  • Deposit material TEOS (tetraethyl orthosilicate), O 2 ⁇
  • Deposition time 10sec ⁇ 1800sec -Formation temperature: 400-900 ° C ⁇
  • the formation temperature is 150 to 400 ° C.
  • FIG. 16 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the entire surface of the substrate on which the oxide film 9 is formed is etched again, and the oxide film 4 provided on the semiconductor fin 2 is removed together with the oxide film 9. As a result, the semiconductor portion of the semiconductor fin 2 is exposed, and part of the oxide film 4 and the oxide film 9 remains.
  • the etching method of the oxide film 4 and the oxide film 9 is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5-60sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, CHF 3, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • a gate oxide film 10 is formed so as to cover the exposed surface of the semiconductor fin 2.
  • the gate oxide film 10 is composed of two layers of oxide films.
  • the exposed portion of the semiconductor fin 2 is heated in an oxygen atmosphere to form a thermal oxide film having a thickness of 1.4 nm on the surface.
  • a CVD oxide film having a thickness of 2 nm is formed so as to cover the thermal oxide film. Therefore, oxide film 10 having a thickness of 3.4 nm in total is formed.
  • the thickness of the oxidized semiconductor fin 2 in the X-axis direction is 6.5 nm at the position of the top surface and 8.5 nm at the position of the upper end portion of the oxide film 4.
  • FIG. 18 is a longitudinal sectional view of an intermediate body of the logic standard cell (near the gate), and FIG. 19 is a plan view of the intermediate body of the logic standard cell.
  • FIG. 18 is a longitudinal section taken along the dotted line Y1 in FIG.
  • a dummy gate electrode 11 is formed on the semiconductor fin 2 via the oxide film 10.
  • the dummy gate electrode 11 is provided only in a region that functions as a gate region of a transistor or a switch.
  • the method for forming the dummy gate electrode 11 is as follows.
  • a conductive material (polysilicon) for a dummy gate is formed on a substrate by a CVD method using SiH 4 -based source gas.
  • an inorganic insulator mask 12 is formed on the conductive material layer, in which a stripe-shaped region is protected along the X-axis direction and the remainder is opened.
  • the inorganic insulator mask 12 is made of an inorganic insulator such as a silicon nitride film.
  • an inorganic insulating layer Si 3 N 4
  • a conductive material polysilicon
  • a photoresist is applied on the inorganic insulating layer.
  • an organic resin mask having the same pattern as that of the inorganic insulator mask 12 is formed.
  • the organic resin mask is formed by patterning a photoresist by photolithography.
  • the inorganic insulating mask 12 is formed by etching the inorganic insulating layer (Si 3 N 4 ) in the opening using the organic resin mask. Sputtering can also be employed as a method for depositing the inorganic insulating layer.
  • the etching method of the inorganic insulating layer (Si 3 N 4 ) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 and O 2 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 120 sec
  • etching gas As the etching gas, SF 6 , SF 5 , SF 4 , SF 3 , SF 2 , Ar, or N 2 can be used instead of CF 4 and O 2. From the etching gas group consisting of these etchings A mixed gas containing two or more selected gases can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the conductive material (polysilicon) located in the opening of the inorganic insulator mask 12 is etched, so that the conductive material remains only on the gate region, and the dummy gate electrode 11 is formed. It is formed.
  • the etching method of the conductive material is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • Etching gas Cl 2 and HBr ⁇ Etching temperature: 20 ⁇ 120 °C ⁇ Etching time: 5 to 300 sec
  • etching gas Cl 2 or SF 6 can be used instead of Cl 2 and HBr, and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used. You can also.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • FIG. 20 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • the source / drain of the transistor is located at the position of the dotted line Y2.
  • the oxide film 10 is formed on the upper portion of the semiconductor fin 2. However, in forming the source region and the drain region, the oxide film 10 shown in FIG. 18 is removed. The oxide film 10 can be removed in the polysilicon etching step when forming the dummy gate electrode 11 shown in FIG.
  • a sidewall 13 made of SiCN is formed on the surface so as to cover the semiconductor fin 2.
  • the side wall 13 is formed using a PE-CVD (Plasma Enhanced-Chemical Vapor Deposition) method, specifically as follows. Reaction gas: (SiH 4 , CH 4 , H 2 , N 2 ) or (N 2 , (CH 3 ) 3 Si—NH—Si (CH 3 ) 3 (hexamethyldisilazane (HMDS))) -Formation temperature: 200-600 ° C ⁇ Formation time: 10 to 300 sec
  • the initial sidewall 13 covers the entire upper portion of the semiconductor fin 2 and covers the side surface and top surface of the semiconductor fin 2 and the bottom portion between the fins, but the substrate surface is sputter etched with a rare gas such as argon.
  • the upper side wall of the semiconductor fin 2 and the bottom film between the fins are removed, the upper side is opened, and the side wall 13 is formed.
  • a protective film PN is formed on the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing).
  • the material and forming method of the protective film PN are as follows. ⁇ Material: Resist ⁇ Formation method: Spin coating
  • the sidewall 13 in the region where the P-FET is to be formed (the region where the semiconductor fin 2 is formed on the left side of the drawing) is etched.
  • the side wall 13 on the left side of the drawing has a desired height.
  • the side wall 13 may be formed by crystal growth of the constituent material.
  • the side wall 13 (SiCN) etching method is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 and H 2 O ⁇
  • Etching temperature 20 ⁇ 100 °C ⁇
  • Etching time 5 to 300 sec
  • COF 2 , OF 2 , O 2 F 2 can be used instead of CF 4 and H 2 O, and two or more gases selected from an etching gas group consisting of these etchings can be used.
  • a mixed gas containing can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the semiconductor fin 2 in the region where the P-FET is to be formed is etched to a position near the upper end of the side wall 13.
  • the etching method of the semiconductor fin 2 (Si) is dry etching, and the specific conditions of etching at this time are as follows.
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2 , N 2, or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the conductive region 14 made of SiGe containing boron at a high concentration is epitaxially grown on the exposed surface of the semiconductor fin 2 for P-FET whose upper portion is etched.
  • the conductive region 14 (SiGe) functions as a conductive source region or drain region in the P-FET, but a CVD (chemical vapor deposition) method is adopted as a crystal growth method.
  • CVD chemical vapor deposition
  • Source gas SiH 4 , GeH 4 -Impurity gas: B (boron) -containing gas-Growth temperature: 550-700 ° C ⁇ Growth time: 15-60 min
  • Boron (B) is a P-type (first conductivity type) impurity in Si, and phosphorus (P) or arsenic (As) is an N-type (second conductivity type) impurity.
  • Si 2 H 6 can be used instead of SiH 4 as a source gas.
  • the conductive region 15 on the N-FET side is formed.
  • FIG. 21 is a vertical cross-sectional view (Y2 cross section) of the intermediate body of the logic standard cell (in the vicinity of the source / drain).
  • the protective film PN on the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing) is removed by ashing, and the region where the P-FET is to be formed (the semiconductor fin 2 on the left side of the drawing is formed)
  • the protective film PP on the region) is formed.
  • the material and forming method of the protective film PP are the same as the material and forming method of the protective film PN.
  • the sidewall 13 in the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing) is etched.
  • the side wall 13 on the right side of the drawing has a desired height.
  • the side wall 13 may be formed by crystal growth of the constituent material.
  • the etching method for the right side wall 13 (SiCN) is the same as the etching method for the left side wall 13 described above.
  • the semiconductor fin 2 in the region where the N-FET is to be formed is etched to a position near the upper end of the side wall 13.
  • the etching method for the right semiconductor fin 2 (Si) at this time is the same as the etching method for the left semiconductor fin 2 described above.
  • a conductive region 15 made of Si containing nitrogen, phosphorus, arsenic or the like at a high concentration is epitaxially grown on the exposed surface of the semiconductor fin 2 for N-FET whose upper portion is etched. Si grows epitaxially with aligned crystal axes.
  • the conductive region 15 functions as a conductive source region or drain region in the N-FET, but a CVD (chemical vapor deposition) method is adopted as a crystal growth method.
  • the specific conditions for crystal growth at this time are as follows.
  • the impurity gas in addition to N 2 , a gas containing P, As, Sb, or the like that becomes N-type impurities can be used.
  • a P-type impurity such as B or Al is used.
  • the protective film PP is removed by ashing. Further, as shown in FIG. 22, a nitride film (Si 3 N 4 ) 161 and an oxide film 16 (SiO 2 ) are sequentially formed so as to cover the entire surface of the substrate.
  • a method for forming the nitride film 161 for example, the same CVD method as that for the insulator 17 can be used.
  • FIG. 22 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • the surface position of the oxide film 16 is higher than the height of the conductive region 14 and the conductive region 15.
  • the formation method of the oxide film 16 is film formation or coating, and CVD / PVD or spin coating can be adopted as the forming apparatus.
  • a specific method for forming the oxide film 16 is a CVD method as follows.
  • Raw materials TEOS (tetraethyl orthosilicate), O 2 -Formation temperature: 400-900 ° C ⁇ Formation time: 5-12hours
  • the oxide film 16 can also be formed by using the PVD method or spin coating.
  • the formation temperature of the CVD method can be set to 300 to 1200 ° C., and O 3 can be used instead of O 2 .
  • Perhydropolysilazane can be used in a coating method by spin coating. After the oxide film 16 is formed, the surface of the oxide film 16 is planarized by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • FIG. 23 is a longitudinal sectional view (Y1 cross section) of the intermediate body of the logic standard cell (near the gate), and FIG. 24 is a plan view of the intermediate body of the logic standard cell.
  • the gate of the transistor is located at the position of the dotted line Y1.
  • the inorganic insulator mask 12 (protective film) in FIG. 18 is also removed, and the surface of the dummy gate electrode 11 is flattened to expose the surface.
  • a contact hole is formed in a region of the dummy gate electrode 11 immediately above the conductive material 8, and an insulating film 17 (Si 3 N 4 ) is formed in the contact hole.
  • the contact hole is formed by forming a mask having this portion opened and etching the dummy gate electrode 11.
  • the etching method of the dummy gate electrode 11 is dry etching, and the specific conditions of etching at this time are as follows.
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 120 °C ⁇ Etching time: 5 to 300 sec
  • etching gas O 2, N 2 or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the insulating film 17 (Si 3 N 4 ) is formed by vapor phase growth, and a CVD apparatus or a PVD apparatus can be adopted as a forming apparatus.
  • the specific formation conditions of the insulating film 17 are as follows in the case of the CVD method. Raw materials: SiH 2 Cl 2 and NH 3 -Formation temperature: 300-1200 ° C -Formation time: 10 sec to 1800 sec
  • the insulating film 17 is CMPed to embed the insulating film 17 (insulator) in the contact hole. As shown in FIG. 24, the insulating film 17 is buried at 10 locations with respect to the five dummy gate electrodes 11. The insulator 17 is used to separate functions between various elements.
  • FIG. 25 is a longitudinal sectional view (Y1 cross section) of the intermediate body (near the gate) of the logic standard cell.
  • the dummy gate electrode 11 shown in FIG. 23 is removed.
  • the dummy gate electrode 11 is made of polysilicon, and the etching method of the dummy gate electrode 11 at this time is dry etching, and the specific conditions of the etching at this time are as follows.
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 120 °C ⁇ Etching time: 5 to 300 sec
  • etching gas O 2 or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the thin oxide film 10 (SiO 2 ) shown in FIG. 23 is removed.
  • the etching method of the oxide film 10 is dry etching, and the specific conditions of the etching at this time are as follows.
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 100 sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, CHF 3, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • FIG. 26 is a longitudinal sectional view (Y1 cross section) of the intermediate body (near the gate) of the logic standard cell.
  • the gate insulating film 18 is a thermal oxide film of Si, and is formed by heating in an oxygen atmosphere at 800 ° C. to 1100 ° C.
  • the gate insulating film 18 can also be formed at temperatures of about 400 to 900 ° C. (CVD) and 150 to 400 ° C. (ALD).
  • a conductive material 19 made of metal is deposited and formed on the entire surface of the substrate.
  • the deposition method is a sputtering method in which the target metal is decomposed or reacted, and the target metal (specifically, W (tungsten)) is sputtered with plasma-generated argon by a high-frequency plasma sputtering apparatus, and this metal is allowed to reach room temperature. Deposited on the substrate surface.
  • the conductive material 19 becomes the gate electrode of the FET and switch in the P-FET formation region.
  • FIG. 27 is a longitudinal sectional view (Y1 cross section) of the intermediate body (near the gate) of the logic standard cell.
  • the conductive material 19 located on the N-FET formation scheduled region (right region) is selectively removed by etching.
  • a photoresist is applied on the region where the N-FET is to be formed, and this is exposed and developed to form a mask in which only the region where the N-FET is to be formed is opened.
  • the etching is stopped.
  • the etching method of the conductive material 19 (W) is dry etching, and the specific conditions of the etching at this time are as follows. Etching gas: CF 4 , O 2 ⁇ Etching temperature: 100-350 °C ⁇ Etching time: 20-60sec
  • etching gas a mixed gas of O 2 gas, CF 4 gas and HBr can be used instead of CF 4 and O 2 , and two or more kinds selected from an etching gas group consisting of these etchings can be used.
  • a mixed gas containing a gas can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the deposition method is a sputtering method in which a target metal is decomposed or reacted, and a target metal (W) is sputtered with argon converted into plasma by a high-frequency plasma sputtering apparatus, and this metal is deposited on the substrate surface at room temperature.
  • the conductive material 20 becomes the gate electrode of the FET and switch in the N-FET formation region. Thereafter, the surface of the conductive material 20 is planarized by CMP.
  • the P-side gate electrode (conductive material 19) and the N-side gate electrode (conductive material 20) are in physical contact and are electrically connected to function as an integrated gate electrode 21.
  • the conductive material 19 and the conductive material 20 may be changed to different metals when the work function is controlled.
  • FIG. 28 is a longitudinal sectional view (Y1 cross section) of the intermediate body (near the gate) of the logic standard cell.
  • a protective nitride film 22 (SiNx) is formed on the gate electrode 21.
  • the nitride film 22 is formed on the gate electrode 21 by a CVD method using SiH 2 Cl 2 and NH 3 as source gases.
  • the forming temperature is set to room temperature, and the thickness is set to 20 nm, for example.
  • the oxide film 16 on the source region (P-type conductive region 14) and the drain region (N-type conductive region 15) is anisotropically etched as shown. ,Remove.
  • a mask pattern is formed on the oxide film 16 before etching, and only the portions adjacent to the source region and the drain region in the X-axis direction remain.
  • the etching method of the oxide film 16 is dry etching, and the specific conditions of the etching at this time are as follows.
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 100 sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, CHF 3, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • a protective film CA as an insulating layer is formed on the entire surface of the substrate.
  • the material of the protective film CA is amorphous carbon, and the formation method is CVD / PECVD or spin coating.
  • the protective film CA is filled between the adjacent semiconductor fins 2.
  • the thickness of the protective film CA is higher than the top surface of the semiconductor fin 2, and the surface of the protective film CA is higher than the source region 14 and the drain region 15. Set to be located.
  • a hard mask HM is formed on the protective film CA.
  • a CVD method at room temperature, a PVD method, or an ALD method can be used.
  • a material of the hard mask HM a nitride film, a titanium-based film, a silicon-based film, a silicon oxide film, or the like is used. Can do.
  • a silicon nitride film Si 3 N 4 is used.
  • the hard mask HM is patterned by etching using photolithography, and focusing on one Y2 cross section, the central region in the X direction and the fixing of the N-FET A pattern is formed in which the region immediately above the potential line 8 is opened (see FIG. 33).
  • the protective film CA in the region immediately below the opening is removed.
  • dry etching methods such as CCP, ECR, HWP, ICP, SWP can be used.
  • an oxide film OX SiO 2
  • CMP CMP
  • the protective film CA is removed, and the first contact hole CH10 in which the fixed potential line 8, the nitride film 161 on the surface of the source region 14 and the drain region 15 are exposed, Two contact holes CH20 and a third contact hole CH30 are formed simultaneously.
  • a removing method dry etching is used.
  • the first contact hole CH10 is formed in a region where the protective film CA (insulating layer) is present in the oxide film OX (insulating layer), and extends toward the source region 14 and the fixed potential line 8 to form the second contact.
  • the hole CH20 and the third contact hole CH30 are formed in a region where the protective film CA (insulating layer) exists in the oxide film OX (insulating layer), and extend to the two drain regions 15 respectively.
  • the shape of the contact hole reaching the drain region is the same as the shape of the contact hole reaching the drain region of the N-FET shown in the Y2 cross section.
  • the shape of the contact hole reaching the source region is the same as that of the contact hole reaching the source region of the P-FET in the N-FET 3 (see FIG. 3), and in other N-FETs
  • the shape of the contact hole reaching the drain region of the N-FET in the Y2 cross section is the same (see FIG. 33).
  • the plurality of contact holes include the first contact hole CH10 and the second and third contact holes, and the first contact hole CH10 is a source region. 14 and the fixed potential line 8, and the second contact hole and the third contact hole extend toward two drain regions in the same XZ section of the P-FET, respectively, and the first contact hole The second contact hole and the third contact hole are opened simultaneously.
  • the plurality of contact holes are the first contact hole extending toward the source region of the N-FET 3 (see FIG. 3), the second contact hole CH20 and the third contact hole in the Y2 cross section being CH30.
  • the second contact hole CH20 and the third contact hole CH30 extend toward the drain regions 15 located at two positions on the Y2 cross section, and the first contact hole of the N-FET 3
  • the first contact hole, the second contact hole, and the third contact hole are opened simultaneously, extending toward the source region and the fixed potential line 8 (GND).
  • the first contact hole only needs to extend toward the source region, and does not need to extend to the fixed potential line 8.
  • the etching method of the hard mask HM and the protective film CA at this time is reactive ion etching (RIE: reactive ion etching) of dry etching, and the hard mask HM (Si 3 N 4 ) and the protective film CA (amorphous carbon). ) Can be continuously processed by changing the gas and conditions for supplying the gas. It is also possible to process both etchings continuously in the same etching vessel.
  • RIE reactive ion etching
  • CCP capacitively coupled plasma
  • etching gas O 2 , O 3 , SF 6 , SF 5 , SF 4 , SF 3 , SF 2 , Ar, or N 2 can be used instead of CF 4.
  • Etching made of these etchings A mixed gas containing two or more gases selected from a gas group can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • N 2 or H 2 can be used instead of CO, and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings can also be used.
  • this etching is performed by using electron cyclotron resonance plasma (ECR plasma) type, helicon wave plasma (HWP) type, inductively coupled plasma (ICP) type, and surface wave plasma. (SWP) type can be adopted, and continuous etching is possible only by changing the etching gas and conditions in the same chamber as the etching chamber (container) of the hard mask HM. Productivity is improved if processing is possible in the same chamber.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the processing time becomes long, it is possible to perform processing in different chambers connected in a vacuum environment in consideration of throughput.
  • the protective film CA is etched by RIE, the side walls below the source region and the drain region become the oxide film 16. In this ALE, the etching selectivity between the protective film CA and the oxide film 16 is sufficient. The protective film CA is selectively removed.
  • a part of the nitride film 161 as an insulating layer formed in advance is removed by etching to expose the source region 14 and the drain region 15, and in the Y2 cross section, P
  • the portion of the nitride film 101 on the conductive material 8 that is a fixed potential line on the FET side is also removed simultaneously with the nitride film 161.
  • the etching method of the nitride film 161 and the nitride film 101 is ALE (Atomic Layer Etching), and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • the surface of the conductive material 8 as the fixed potential line is exposed and can be connected thereto.
  • a structure obtained by horizontally inverting FIG. 37 may be employed.
  • first gas is C 5 F 8
  • second gas is CF 4 ⁇
  • Etching temperature -20 ⁇ 100 °C ⁇
  • Etching time 30 to 120 sec
  • C 5 HF 9 , C 4 HF 7 , and C 3 HF 5 can be used as the first etching gas instead of C 5 F 8 , and CF 4 is used as the second etching gas.
  • C 2 F 6 , C 3 F 8 , CH 3 F, CH 2 F 2 , and CHF 3 can be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • nitride films 161 and 101 can be etched in the same chamber (container) in which the hard mask HM and the protective film CA are etched. Alternatively, it is possible to perform processing in different chambers connected in a vacuum environment in consideration of throughput.
  • wet etching can be adopted as the etching of the nitride film, and a batch type can be adopted as the etching apparatus. Specific conditions for etching at this time are as follows. Etching solution: H 3 PO 4 ⁇ Etching temperature: 80-200 °C ⁇ Etching time: 5-60 min
  • a mask having the pattern opened is formed by photolithography using a photoresist, and a desired region is etched using the mask.
  • plasma etching may be employed as an etching method for the nitride film 161 and the nitride film 101 (Si 3 N 4 ).
  • plasma etching using the following gas species in a CCP type plasma etching apparatus may be employed as an etching method for the nitride film 161 and the nitride film 101 (Si 3 N 4 ).
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 120 sec
  • etching gas O 2 , O 3 , SF 6 , SF 5 , SF 4 , SF 3 , SF 2 , Ar, or N 2 can be used instead of CF 4.
  • Etching made of these etchings A mixed gas containing two or more gases selected from a gas group can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the surface of the left conductive material 8 that is a fixed potential line is exposed in the Y2 cross section. Further, although the upper surfaces of the source region 14 and the drain region 15 are exposed, the ground potential conductive material 8 which is a fixed potential line on the N-FET side is not exposed.
  • the insulating layer that is opened when the contact hole is formed includes a plurality of insulating layers including the hard mask HM (nitride film), the protective layer CA (amorphous carbon layer), and the nitride films (161, 101). Consists of layers.
  • the insulating layer includes at least a first nitride film (hard mask HM), a protective film CA (amorphous carbon layer), and second nitride films (nitride films 161 and 101).
  • the step of opening the contact hole includes a step of etching the first nitride film (hard mask HM) and the protective film CA (amorphous carbon layer) and a part of the second nitride film (nitride films 161 and 101). And a process of performing. Further, the step of etching the first nitride film (hard mask HM) and the protective film CA (amorphous carbon layer) can be carried out continuously by reactive ion etching (RIE) to increase productivity. Moreover, the damage to the source and drain can be minimized by executing the second nitride film by atomic layer etching.
  • RIE reactive ion etching
  • the step of etching the first nitride film (hard mask HM) and the protective film CA (amorphous carbon layer) and the step of etching the part of the second nitride film are performed continuously in the same chamber (container). You can also This enables processing with high productivity and less damage.
  • a liner film LF2 (TiN or TaN) is formed on the entire surface of the substrate
  • an electrode material ELEC1 is formed on the substrate surface so as to cover the entire surface.
  • a CVD method, a PVD method, a plating method, or a coating method can be used, but a sputtering method can also be used.
  • the liner film LF2 is located at the boundary between the electrode material ELEC1 and the substrate.
  • TaN can be used instead of TiN.
  • Electrode material ELEC1 Ru, Co, or W can be used.
  • ELEC1 and a third contact electrode (electrode material ELEC1) are formed.
  • the source region 14 and the drain region 15 are electrically connected to the electrode ELEC1 well by annealing at about 450 ° C. Thereafter, the exposed surface of the electrode material ELEC1 (Ru) filled in the contact hole on the substrate surface is etched back by dry etching or wet etching to remove excess ruthenium metal R and planarize the surface. . If necessary, the substrate surface may be subjected to CMP treatment.
  • an oxide film 27 (SiO 2 ) is formed on the planarized substrate surface. That is, in the Y2 cross section, the oxide film 27 is formed on the electrode material ELEC1 and the oxide film OX.
  • the method for forming the oxide film 27 is vapor phase growth, and an ALD apparatus or a CVD apparatus can be employed as the forming apparatus.
  • the oxide film 16 can also be formed by using an ALD method, a PVD method, or spin coating.
  • the formation temperature of the CVD method can be set to 300 to 1200 ° C., and O 3 can be used instead of O 2 .
  • Perhydropolysilazane can be used in a coating method by spin coating.
  • a contact hole is formed in the oxide film 27, and a contact electrode 28 is formed in the contact hole.
  • the contact hole is formed by forming a mask on the oxide film 27 and etching through the mask. In this mask, a photoresist is applied on the exposed surface of the oxide film 27, and this is exposed and developed to open only the source region and drain region in the N-FET formation scheduled region and the region on the gate electrode 21. To form.
  • the oxide film 27 is etched through this mask, and the etching is stopped when the electrode material is exposed.
  • the etching method for the oxide film 27 (SiO 2 ) at this time may be dry etching similar to the oxide film 16 and the oxide film 9 described above.
  • an electron cyclotron resonance is used as an etching apparatus.
  • a plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type can also be adopted.
  • the material of the contact electrode 28 is made of ruthenium, Co or W, and can be formed by CVD or PVD.
  • the forming temperature is 200 to 600 ° C.
  • SiOC which is a low-k (low dielectric constant material)
  • SiOC which is a low-k (low dielectric constant material)
  • the formation method of the interlayer insulating film 29 is a PE-CVD method, and a PE-CVD apparatus can be adopted as the formation apparatus.
  • the etching method of SiOC constituting the interlayer insulating film is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 300 sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, N 2, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • the material of the signal wiring 30 is made of Cu, the forming method is plating, the forming temperature is room temperature, and the deposition of the material is finished when the signal wiring is filled with this material. Thereafter, the surface of the interlayer insulating film 29 is CMPed to remove excess material.
  • the electrode material ELEC1 (Ru) formed on the drain region and the source region on the N-FET side is connected to the signal wiring 30 via the contact electrode 28, and the gate electrode 21 is connected via the contact electrode 28. It is connected to another signal wiring 30.
  • the number of signal wirings 30 is plural, and can be connected to various elements as necessary. Note that, in the Y2 cross section, the source region in the P-FET and the drain region in the N-FET are shown, but this cross sectional structure is the same in the XZ cross section passing through the source region in the P-FET.
  • the XZ cross section passing through the drain region of the P-FET and the source region of the N-FET is the same as the cross section passing through the drain region of the N-FET forming region of the Y2 cross section.
  • the XZ cross section passing through the source region of the N-FET 3 is a cross section obtained by inverting the left and right of the Y2 cross section, and the source region of the N-FET 3 is connected to a fixed potential line (GND) made of the conductive material 8. .
  • GND fixed potential line
  • a plurality of P-type fin-type transistors P-FET1, P-FET2, and P-FET3, and a P-type fin-type dummy FET, DP-FET1, DP-FET2, and DP-FET3 are formed, and a plurality of N-type fin-type transistors N-FET1, N-FET2, and N-FET3, and an N-type fin-type dummy FET, DN- FET1, DN-FET2, and DN-FET3 are formed.
  • input signals Vin1, Vin2, Vin3 and a high-level control signal (High) are input to the signal wiring 30 in FIG. 39, and the output signals Vout are P-FET1, P-FET2, P Although it is taken out from the signal wiring 30 connected to the drain region of the FET 3, the drain region of the N-FET 1 is electrically connected to the signal wiring 30 of the output signal Vout. Since different signal wirings 30 are connected to the gate electrode of the transistor and the gate electrodes of the switches Q1 to Q4, different signals or biases can be given to them.
  • the control device in the plasma processing apparatus has a semiconductor fin including a source region and a drain region constituting a field effect transistor, and a fixed potential line provided along with the semiconductor fin.
  • Conductive material 8 a first step of preparing an intermediate body in which an insulating layer CA is provided over a source region, a drain region, and a fixed potential line, and an insulating layer
  • the CA includes a second step of simultaneously opening a plurality of contact holes respectively extending to the source region, the drain region, and the fixed potential line.
  • This method further includes a step of forming a plurality of contact electrodes (electrode material ELEC1 (FIG. 38)) in the plurality of contact holes, respectively.
  • FIG. 40 is a block diagram of an etching apparatus using plasma.
  • Controller CONT controls power source BV to generate plasma from plasma generation source PG.
  • the generated plasma is an etching gas plasma supplied from the gas supply source 100 into the processing container 102, and the amount of the etching gas is controlled by the controller CONT.
  • the plasma gas moves toward the substrate W (wafer) and etches various materials on the substrate W.
  • the substrate W is fixed by an electrostatic chuck CK, and the temperature of the substrate W is adjusted by the heater 105.
  • the electrostatic chuck CK is connected to the ground in the controller CONT via the matching unit MG, and the heater 105 is connected to the controller CONT via the heater power source 104.
  • An exhaust pipe 111 is connected to the processing container 102 and is connected to an exhaust device 110 (vacuum pump) via a pressure control valve PCV.
  • the apparatus shown in the figure includes a CCP type etching apparatus, an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, and an inductively coupled plasma (ICP) depending on the form of the plasma generation source PG. It functions as a type, surface wave plasma (SWP) type plasma processing apparatus, and can perform the etching described above.
  • CCR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • the control device in the plasma processing apparatus includes the first semiconductor fin (for P-FET) and the third semiconductor fin (for P-FET) erected from the substrate.
  • a conductive material 8 for a fixed potential line is provided in a region between the adjacent first and third semiconductor fins up to a position higher than any of the top surfaces of the first and third semiconductor fins.
  • Control to The control method of this embodiment is executed by such a control device.
  • the proportion of Cl 2, i.e. Cl 2 / (O 2 + Cl 2 ) ⁇ 100 value (%) is controlled to be 1% to 20%. It is preferably controlled to be 7% to 15%. More preferably, it is controlled to be 9% to 11%.
  • the etching gas for the second conductive material is oxygen (O 2 ) is a mixed gas of Cl 2 and the flow rate ratio of the Cl 2 gas to the total gas, that is, to the molar concentration C (O 2 + Cl 2 ) (mol / L) of the mixed gas in a unit volume in the processing vessel. It is preferable that the ratio of the volume molar concentration C (Cl 2 ) (mol / L) of the Cl 2 gas satisfies the following inequality.
  • the etching rate tends to be inferior. If the upper limit is exceeded, it is considered that the selectivity tends to be impaired. Since the etching rate and the selectivity can be obtained at the same time, there is an effect that these problems are unlikely to occur.
  • the power rail can be easily formed in the semiconductor device including the fin-type FET for the reason of self-alignment.
  • a power rail including a fixed potential line made of a conductive material can be easily formed. Can be formed.
  • the conductive material includes the first conductive material (liner film 7) separated from the first semiconductor fin 2 by the first distance d ⁇ b> 1 and the first semiconductor fin 2, where the first distance d ⁇ b> 1 is equal to the second distance d ⁇ b> 2. And a second conductive material (conductive material 8) separated by a second distance d2, and the first conductive material has an etching resistance higher than that of the second conductive material against the etching gas of the second conductive material. It is. Since the first conductive material is an etching barrier film, it functions as an etching stopper, and the semiconductor fin 2 is protected by the first conductive material (liner film 7).
  • the first conductive material 7 is TiN or TaN
  • the second conductive material 8 is at least one metal selected from the group consisting of Co, W, and Ru
  • the etch-back gas of the second conductive material 8 is , (1) CF 4 , or (2) a mixed gas of oxygen and Cl 2 .
  • a mixed gas of oxygen (O 2 ) and Cl 2 can etch the selected metal such as Ru, but a metal nitride such as TiN (titanium nitride) or TaN (tantalum nitride).
  • a mixed gas of oxygen (O 2 ) and Cl 2 can etch the selected metal such as Ru
  • a metal nitride such as TiN (titanium nitride) or TaN (tantalum nitride).
  • etching stopper function and the electrical conductivity required for the fixed power supply line can be achieved.
  • the above manufacturing method includes a pair of semiconductor fins 2 erected from the substrate, and the semiconductor fins 2 are located in a region between the adjacent semiconductor fins 2 to a position higher than any of the top surfaces of the semiconductor fins 2.
  • the conductive material 8 is etched to a position lower than any of the top surfaces, the conductive material on the protective material is removed, and a second step of leaving the conductive material in the region between the semiconductor fins is provided. .
  • the first fin group (P-FET) composed of a pair of semiconductor fins 2 and the second fin composed of a pair of semiconductor fins separated from the first fin group.
  • a fin group (N-FET), and the first fin group (P-FET) includes a first semiconductor fin constituting a fin-type P-type field effect transistor including a source region, a gate region, and a drain region.
  • the second fin group (N-FET) includes a second semiconductor fin constituting a fin-type N-type field effect transistor including a source region, a gate region, and a drain region, and includes a first fin group (P-FET).
  • the region between the semiconductor fins 2 includes a conductive material 8 embedded up to a position lower than any of the top surfaces of the semiconductor fins, and is fixed to the source region of the semiconductor fins 2. It has a potential line 8.
  • a fixed potential line can be easily formed, and a semiconductor device with a small cell height can be manufactured. Therefore, power consumption can be reduced and an operation speed can be increased.

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Abstract

電界効果トランジスタを構成するソース領域及びドレイン領域を含む半導体フィンと、半導体フィンに併設された固定電位ラインと、を備える半導体装置の製造方法において、ソース領域（Ｐ型の導電領域）、ドレイン領域（Ｎ型の導電領域）、及び、固定電位ライン上に、絶縁層が設けられてなる中間体を用意する第１工程と、絶縁層に、ソース領域、ドレイン領域、及び、固定電位ラインに至る複数のコンタクトホールを同時に開ける第２工程とを備える。

Description

半導体装置の製造方法
　本開示の例示的実施形態は、フィン型の電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）を含む半導体装置に関する。
　近年のロジック・スタンダード・セルは、複数のフィン型の電界効果トランジスタ（以下、ＦＥＴ）を含んで構成されており、ロジック回路の最小単位の高さ（セルハイト）を縮小化する試みが行われている。セルハイトが小さくなると、スケーリング則に基づき、消費電力が低下し、回路の動作速度が増加するからである。
　特許文献１には、フィン型のＦＥＴを備えたロジック・スタンダード・セルにおいて、複数のパワーレール（電源ライン／グランドライン）を埋め込む構造が開示されている。隣接する２本のパワーレール間の寸法がセルハイトとなる。その他のフィン型のＦＥＴは、例えば、特許文献５に開示されている。
　なお、フィン型のＦＥＴではないが、関連技術として、特許文献２はメモリのビット線を埋め込む技術を開示し、特許文献３及び特許文献４はキャパシタを開示している。
米国特許出願公開２０１７／００６２４２１号公報 特開２０１１－１５１１０６１号公報 特開平１０－５０９５１号公報 特開２００１－２１７４０７号公報 特開２０１５－１５９２８４号公報
　しかしながら、フィン型のＦＥＴを含む半導体装置において、パワーレール（固定電位ライン）を含む構造を容易に形成することは難しかった。
　フィン型のＦＥＴを含む半導体装置において、固定電位ラインを含む構造を、容易に形成することが可能な半導体装置の製造方法が求められている。
　第1の半導体装置の製造方法は、電界効果トランジスタを構成するソース領域及びドレイン領域を含む半導体フィンと、前記半導体フィンに併設された固定電位ラインと、を備える半導体装置の製造方法において、前記ソース領域、前記ドレイン領域、及び、前記固定電位ライン上に、絶縁層が設けられてなる中間体を用意する第１工程と、前記絶縁層に、前記ソース領域、前記ドレイン領域、及び、前記固定電位ラインに向けて延びた複数のコンタクトホールを、同時に開ける第２工程と、を備えることを特徴とする。
　この製造方法によれば、コンタクトホールを容易に形成することで、製造プロセスを簡略化することができる。第２工程において、複数のコンタクトホールは、同時に開けることができる。この場合、製造のスループットを改善することができる。すなわち、前記第２工程において、複数のコンタクトホールは、第１コンタクトホール及び第２コンタクトホールを備え、前記第１コンタクトホールは、前記ソース領域及び前記固定電位ラインに向けて延びており、前記第２コンタクトホールは、前記ドレイン領域に向けて延びており、前記第１コンタクトホール及び第２コンタクトホールは、同時に開けられることを特徴とする。
　第３の半導体装置の製造方法は、前記複数のコンタクトホール内に、それぞれ、複数のコンタクト電極を形成する工程をさらに備えることを特徴とする。コンタクトホール内のコンタクト電極を形成することで、コンタクト電極の両端に位置する要素間で、電気的な導通をとることができる。
　第４の半導体装置の製造方法においては、前記絶縁層は、アモルファスカーボン層を含む複数の絶縁層からなることを特徴とする。
　第５の半導体装置の製造方法においては、前記絶縁層は、少なくとも第１窒化膜、アモルファスカーボン層、および第２窒化膜からなることを特徴とする。
　第６の半導体装置の製造方法においては、前記コンタクトホールを開ける第２工程は、前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程と、前記第２窒化膜の一部をエッチングする工程と、を含むことを特徴とする。
　第７の半導体装置の製造方法においては、前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程は、反応性イオンエッチング（ＲＩＥ）を実行することでなされ、前記第２窒化膜の一部をエッチングする工程は原子層エッチングを実行することでなされることを特徴とする。
　第８の半導体装置の製造方法においては、前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程と、前記第２窒化膜の一部をエッチングする工程は、同一容器内で実行されることを特徴とする。
　例示的実施形態によれば、コンタクトホールを容易に形成することができるため、固定電位ラインを含むトランジスタを容易に形成することができる。
図１は、ロジック・スタンダード・セルの回路図である。 図２は、ロジック・スタンダード・セルの真理値表である。 図３は、ロジック・スタンダード・セルにおけるＦＥＴ群の結線を示す回路である。 図４は、ロジック・スタンダード・セルにおけるＦＥＴ群の斜視図である。 図５-（Ａ）、図５-（Ｂ）は、ＦＥＴのゲート近傍の縦断面図、ＦＥＴのソース／ドレイン近傍の縦断面図である。 図６は、ロジック・スタンダード・セルの中間体の縦断面図である。 図７は、ロジック・スタンダード・セルの中間体の平面図である。 図８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図９は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１０は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１１は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１２は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１３は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１４は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１６は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１７は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１９は、ロジック・スタンダード・セルの中間体の平面図である。 図２０は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２１は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２２は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２３は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２４は、ロジック・スタンダード・セルの中間体の平面図である。 図２５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２６は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２７は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２９は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３０は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３１は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３２は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３３は、ロジック・スタンダード・セルの中間体の平面図である。 図３４は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３６は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３７は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図３９は、ロジック・スタンダード・セルの中間体の平面図である。 図４０は、エッチング装置のブロック図である。
　以下、フィン型の電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）を含む半導体装置及びその製造方法について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
　図１は、ロジック・スタンダード・セルの回路図である。
　この論理回路は、３入力１出力のＮＡＮＤ回路である。入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３は、電圧信号であり、ＮＡＮＤ回路の入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３への入力値に応じて、出力信号Ｖｏｕｔを出力端子Ｔｏｕｔから出力する。ＮＡＮＤ回路は、第１のＰ型のＦＥＴ（Ｐ－ＦＥＴ１）、第２のＰ型のＦＥＴ（Ｐ－ＦＥＴ２）、第３のＰ型のＦＥＴ（Ｐ－ＦＥＴ３）、第１のＮ型のＦＥＴ（Ｎ－ＦＥＴ１）、第２のＮ型のＦＥＴ（Ｎ－ＦＥＴ２）、第３のＮ型のＦＥＴ（Ｎ－ＦＥＴ３）を備えている。同図では、エンハンスメント型のＦＥＴが示されているが、これはデプレッション型のＦＥＴであってもよい。同図のＦＥＴの構造は、ＭＯＳ型であるが、接合型のＦＥＴを採用することも可能である。
　ＮＡＮＤ回路においては、Ｐ型のＦＥＴのソースＳを電源電位Ｖ＋に電気的に接続し、ドレインＤを出力端子Ｔｏｕｔに電気的に接続する。換言すれば、Ｐ型のＦＥＴは、電源電位Ｖ＋及びグランド電位ＧＮＤを与える端子（パワーレール）間で、並列に接続されている。Ｐ型のＦＥＴのゲートには、それぞれ入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３が接続され、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３が与えられる。
　３個のＮ型のＦＥＴは、出力端子Ｔｏｕｔとグランド電位ＧＮＤとの間で直列に接続されている。同図中の一番下に位置するＮ型のＦＥＴのソースＳはグランド電位ＧＮＤに電気的に接続されている。Ｎ型のＦＥＴのゲートには、それぞれ入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３が接続され、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３が与えられる。このＮＡＮＤ回路は、相補型の論理回路（ＣＭＯＳ）から構成されており、ＣＭＯＳ論理回路の特性として、電力消費が抑制されている。
　図２は、ロジック・スタンダード・セルの真理値表である。
　入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３の電圧のレベル（Ｈ：ハイレベル、Ｌ：ローレベル）に応じて、出力信号Ｖｏｕｔのレベルが決定される。ＮＡＮＤ回路であるため、３つの入力信号の全てがハイレベルの場合に、出力信号Ｖｏｕｔはローレベルとなり、その他の組み合わせの場合には、出力信号Ｖｏｕｔはハイレベルとなる。
　図３は、ロジック・スタンダード・セルにおけるＦＥＴ群の結線を示す回路である。
　各ＦＥＴは、ソースＳ、ゲートＧ、ドレインＤを備えており、それぞれの要素（電極）に対応する半導体領域をソース領域、ゲート領域、ドレイン領域とする。ソース電極はソース領域に接触しており、ゲート電極は絶縁膜を介してゲート領域上に設けられており、ドレイン電極はドレイン領域に接触している。電気的な接続は、図１に示した通りであるが、フィン型のＦＥＴでＮＡＮＤ回路を構成する場合、Ｐ－ＦＥＴ１とＰ－ＦＥＴ２との間に第１スイッチＱ１が介在し、Ｐ－ＦＥＴ２とＰ－ＦＥＴ３との間に第２スイッチＱ２が介在し、これらのスイッチ（Ｐチャネルゲート）にハイレベルが与えられることで、これらのスイッチをＯＦＦとし、Ｐ型ＦＥＴ用のフィン内におけるトランジスタ間の導通を禁止している。なお、同図では、付加的なスイッチＱＰ（Ｐチャネルゲート）が、Ｐ－ＦＥＴ３のドレインＤに接続されており、必要に応じて、このドレインＤを他の電位（例：リセット電位）に接続することができるが、付加的なスイッチＱＰはなくてもよい。
　一方、Ｎ－ＦＥＴ１とＮ－ＦＥＴ２との間には第３スイッチＱ３が介在し、Ｎ－ＦＥＴ２とＮ－ＦＥＴ３との間に第４スイッチＱ４が介在し、これらのスイッチ（Ｎチャネルゲート）にハイレベルが与えられることで、これらのスイッチをＯＦＦとし、Ｎ型ＦＥＴ用のフィン内におけるトランジスタ間の導通を許可している。なお、同図では、付加的なスイッチＱＮ（Ｎチャネルゲート）が、Ｎ－ＦＥＴ３のソースＳに接続されており、必要に応じて、このソースＳを他の電位（例：リセット電位）に接続することができるが、付加的なスイッチＱＮはなくてもよい。
　図４は、ロジック・スタンダード・セルにおけるＦＥＴ群の斜視図である。
　各ＦＥＴには、対となるダミーＦＥＴが対向している。すなわち、Ｐ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３に対しては、ダミーＦＥＴとして、第１のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ１）、第２のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ２）、第３のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ３）がそれぞれ対向している。これらのＰ型のＦＥＴ対の間には、固定電位ライン（電源電位Ｖ＋）が配置されている。
　同様に、Ｎ－ＦＥＴ１、Ｎ－ＦＥＴ２、Ｎ－ＦＥＴ３に対しては、ダミーＦＥＴとして、第１のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ１）、第２のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ２）、第３のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ３）が、それぞれ対向している。これらのＮ型のＦＥＴ対の間には、固定電位ライン（グランド電位ＧＮＤ）が配置されている。
　なお、説明においては、ＸＹＺ三次元直交座標系を設定し、積層構造における各層の厚み方向をＺ軸方向とし、Ｚ軸に直交する２軸をＸ軸及びＹ軸に設定する。各フィンの高さ方向はＺ軸の正方向であり、長手方向はＹ軸の正方向であり、幅方向はＸ軸方向であるとする。セルハイトＣＨＴは、Ｘ軸方向に沿って隣接して離間した固定電位ライン（Ｖ＋／ＧＮＤ）の中心線間の距離で、本例では、１２０ｎｍ以下を想定している。
　図５-（Ａ）は、ＦＥＴのゲート近傍の縦断面図（Ｙ１断面）、図５-（Ｂ）はＦＥＴのソース／ドレイン近傍の縦断面図（Ｙ２断面）である。
　図５-（Ａ）のゲート近傍においては、半導体基板１上に複数の半導体フィン２を備えており、これらの半導体フィン２の間に導電材料（７、８）が埋設されている。導電材料８は、固定電位ラインを構成するものであり、電源電位又はグランド電位が与えられる。半導体フィン２上には、ゲート絶縁膜１８を介してゲート電極２１が設けられており、その上には、酸化膜２７、層間絶縁膜２９が堆積され、ゲート電極２１は、コンタクト電極２８を介して、特定の信号配線３０に接続されている。
　図５-（Ｂ）のソース／ドレイン近傍（Ｙ２断面）においては、半導体基板１上に複数の半導体フィン２を備えており、これらの半導体フィン２は、Ｐ型の導電領域１４及びＮ型の導電領域１５が形成され、電極材料ＥＬＥＣ１（Ｒｕ）を介して一方の導電領域１４（ソース領域）は導電材料８に電気的に接続され、他方の導電領域１５（ドレイン領域）は、別の箇所の電極材料ＥＬＥＣ１に電気的に接続され、その上には、酸化膜２７、層間絶縁膜２９が堆積され、ドレイン領域は、別の信号配線３０に接続されている。
　以下、上述の構造のロジック・スタンダード・セルの製造方法について説明する。
　図６は、ロジック・スタンダード・セルの中間体の縦断面図であり、図７は、ロジック・スタンダード・セルの中間体の平面図である。図６は、図７における点線Ｙ１に沿った縦断面であるが、図６に示したマスクＭＳＫ１は省略している。
　まず、Ｓｉからなる半導体基板１を用意し、半導体基板１の表面上にストライプ状のマスクＭＳＫ１をパターニングし、このマスクＭＳＫ１を介して、半導体基板１をエッチングする。マスクのパターニングは、フォトレジストの塗布・現像を用いたフォトリソグラフィを用いる。
　半導体基板（Ｓｉ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　当該エッチングにより、半導体フィン２がマスク直下に残留し、半導体基板１上から複数の半導体フィン２が立設することになる。ストライプ状のマスクの長手方向は、Ｙ軸方向であり、隣接する半導体フィン２の中心間のＸ軸方向の間隔は２４ｎｍ、半導体フィン２のＺ軸方向の高さは、１２０ｎｍである。半導体フィン２の頂面におけるＸ軸方向の幅は８ｎｍ、半導体フィン２間の底面の幅は１２ｎｍである。半導体フィン２の上部（上から高さ５０ｎｍの部分）はトランジスタを構成し、下部（下から７０ｎｍの部分）は、固定電位ラインに隣接する側壁として機能する。図８の半導体フィン２のＹ軸方向の奥行は、例えば３８ｎｍに設定する。著しく消費電力を低減させることが可能な寸法は、上記の通りであるが、各寸法は±１０％の変更をしても、消費電力を低減させることができる。
　図８は、ロジック・スタンダード・セルの中間体の縦断面図である。
　複数の半導体フィン２を形成した後、上部のマスクをアセトンなどの有機溶剤により除去し、続いて、半導体フィン２の間引きを行う。すなわち、図６において、左から２本目、４本目、５本目、７本目の半導体フィン２を除去する。これにより、左から１本目、３本目、６本目、８本目の半導体フィン２が残留する。図８の半導体フィン２の除去は、以下のようにして行う。まず、半導体基板上にフォトレジストを塗布し、左から１本目、３本目、６本目、８本目の半導体フィン２のみを保護し、残りの領域が開口したマスクを、フォトレジストのフォトリソグラフィによるパターニングによって形成し、当該マスクの開口内の半導体フィンをエッチングする。エッチングにはドライエッチング法を用いることができる。
　半導体フィン（Ｓｉ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２，Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　また、半導体フィン（Ｓｉ）のエッチング方法として、ウエットエッチング方法を使用することもできる。エッチング液としては、ＨＮＯ３＋ＨＦ、またエッチング速度を調整する場合ＫＯＨ＋ＩＰＡ（イソプロピルアルコール）＋Ｈ２Ｏ２などが知られており、例えば、エッチング温度は２０～１００℃、エッチング時間は１０～６０ｓｅｃに設定することができる。
　図９は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、半導体フィン２を酸素雰囲気中で加熱し、基板全体の表面上に酸化膜（ＳｉＯ２）を形成する。熱酸化膜形成時の温度は、４００℃～１０００℃、半導体フィン２を覆う酸化膜４の厚さは、３～６ｎｍに設定する。さらに、基板全体の表面上に保護膜５（保護材料）を形成する。保護膜５の材料はアモルファスカーボンであり、形成方法は、ＣＶＤ／ＰＶＤまたはスピンコートである。保護膜５は隣接する半導体フィン２の間に充填されるが、保護膜５の厚みは、半導体フィン２の頂面を被覆し、これよりも高い位置にその表面が位置するように設定する。
　図１０は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、保護膜５を一部除去し、左側の一対の半導体フィン２の間の第１領域、右側の一対の半導体フィン２の間の第２領域を、開口する。保護膜５の除去は、マスクを介したエッチングにより行う。すなわち、保護膜５上にフォトレジストを塗布し、上記第１及び第２領域が開口し、残りの領域を保護するマスクを、フォトレジストのフォトリソグラフィによるパターニングによって形成し、当該マスクの開口内の保護膜５をエッチングする。　保護膜（アモルファスカーボン）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＯ
・エッチング温度：１００～３５０℃
・エッチング時間：２０～６０ｓｅｃ
　なお、エッチングガスとしてはＣＯに代えて、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　これにより、保護膜５の一部がエッチングされ、半導体フィン２間の底部に位置する酸化膜４が露出する。なお、説明における酸化膜或いは窒化膜は絶縁膜である。
　図１１は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、基板表面上にライナー膜７形成する。ライナー膜７は、半導体フィン２の側面に位置する酸化膜４及び保護膜５を被覆する。
　ライナー膜７の形成方法は、よく知られた原子層堆積（ＡＬＤ）法であり、具体的な形成条件は以下の通りである。
・ライナー膜７の材料：ＴｉＮ
・形成温度：２００～６００℃
・厚み：０．５ｎｍ～２．０ｎｍ
・原料ガス：ＴｉＣｌ４＋Ｎ２／Ｎ２（基板表面上に交互供給）
　ライナー膜７の材料として、ＴｉＮに代えて、ＴａＮを用いることもでき、ＡＬＤ法に代えて、化学的気相成長（ＣＶＤ）法を用いることもできる。
　しかる後、上述の固定電位ラインを構成するための導電材料８を基板上に形成する。導電材料としてはルテニウム（Ｒｕ）を用いることができる。Ｒｕは白金族元素であり、酸に対して溶解するという特性を有する。導電材料８としては、Ｒｕの他に、タングステン（Ｗ）などを用いることが可能であるが、Ｒｕを用いた場合には、これらの金属よりも、低抵抗という優位性を有する。導電材料８は、半導体フィン２の間の領域のみならず、保護膜５の最上部の表面よりも上方まで位置する。
　導電材料８（Ｒｕ）の形成方法は、ＣＶＤ法であり、具体的な形成条件は以下の通りである。
・導電材料８の材料：Ｒｕ
・形成温度：２００～５００℃
・Ｚ軸方向の最大厚み：３０～６０ｎｍ
・原料ガス：ルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）
・キャリアガス：Ａｒ
　なお、導電材料８（Ｒｕ）は、スパッタ法など物理気相成長（ＰＶＤ）法を用いて形成することも可能である。また、導電材料８にタングステン（Ｗ）を用いることが可能であるが、この場合、導電材料８（Ｗ）は、ＣＶＤ法またはスパッタ法を用いて形成することができる。
　図１２は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、導電材料８を再度エッチバックし、一部分を除去する。このエッチバックにより、導電材料８の厚み（高さ）は５０ｎｍまで減少し、その表面は、半導体フィン２の頂面よりも下方に位置することになる。ライナー膜７（ＴｉＮ）は、導電材料８用のエッチングガス又はエッチング液に対するエッチングバリア膜である。
　導電材料８のエッチバック方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチバックの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：３０ｓｅｃ～２４０ｓｅｃ
　なお、エッチバックガスとしては、ＣＦ４に代えて、Ｏ２とＣｌ２との混合ガスを用いることができる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　また、導電材料８（Ｒｕ）のエッチング方法として、ウエットエッチング方法を使用することもできる。
　なお、ライナー膜７（ＴｉＮ）のエッチングは、ウエットエッチングにより行われる。Ｒｕのエッチング液としては、Ｈ２Ｏ２、ＦＰＭ（フッ酸過酸化水素水混合液）などが知られており、例えば、エッチング温度は２０～１００℃、エッチング時間は３０～２４０ｓｅｃに設定することができる。ＴｉＮのエッチング液として、Ｈ２Ｏ２と、水酸化アンモニウムの混合液も知られている。ライナー膜７は、導電材料８と同じ高さまでエッチングされる。
　図１３は、ロジック・スタンダード・セルの中間体の縦断面図である。
　ライナー膜７を導電材料８と同じ高さまでエッチングで除去した後、導電材料８の露出表面上にキャップ膜１０１を形成する。キャップ膜１０１の材料は、導電材料８の酸化防止膜であり、また、導電材料８をエッチングから保護するためのバリア膜でもある。キャップ膜１０１上に形成された被エッチング材料がエッチングされる際、キャップ膜１０１はエッチングされないので、キャップ膜１０１は、エッチングストップ膜としても機能している。キャップ膜１０１の材料は、Ｓｉ３Ｎ４であるが、これに代えて、ＴｉＮ，ＴａＮまたはＡｌＯｘ（Ａｌ２Ｏ３など）なども用いることができる。
　図１４は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、保護膜５を除去する。保護膜５はアモルファスカーボンで構成されているため、アモルファスカーボンを除去するには、アッシングを用いる。アッシングは、フォトレジストなどの炭素系の化合物を除去する手法であり、例えば、プラズマ発生装置により、酸素（Ｏ２）のプラズマを発生させ、この酸素プラズマをアモルファスカーボンに照射することにより、アモルファスカーボンを除去する。そのほか、オゾン（Ｏ３）ガスの雰囲気中で、紫外線を照射する光励起アッシングも知られている。
　図１５は、ロジック・スタンダード・セルの中間体の縦断面図である。
　しかる後、基板の全面に酸化膜９（ＳｉＯ２）を形成する。酸化膜９の厚みは、半導体フィン２の高さよりも高い。酸化膜９の形成方法としては、ＡＬＤ法、ＣＶＤ法、塗布法などが適用可能である。処理装置への基板の搬送・処理の様式としては、バッチ処理装置や枚葉成膜装置を採用することができ、塗布法を用いた場合には、成膜装置としてスピンコートを採用することができる。
　シリコンの酸化膜９の具体的な形成条件は、ＣＶＤ法であり、以下の通りである。
・堆積材料：ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・堆積時間：１０ｓｅｃ～１８００ｓｅｃ
・形成温度：４００～９００℃
・酸化時間：１Ｈｏｕｒ
　なお、テトラエトキシシランを用いたＡＬＤ法を採用する場合、形成温度は１５０～４００℃である。
　図１６は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、酸化膜９の形成された基板表面全体を、再度、全面エッチングし、半導体フィン２の上部に設けられた酸化膜４を、酸化膜９と共に除去する。これにより半導体フィン２の半導体部分は露出し、酸化膜４及び酸化膜９の一部は、残留する。酸化膜４及び酸化膜９のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～６０ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、ＣＨＦ３、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　図１７は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、半導体フィン２の露出表面を覆うように、ゲート酸化膜１０を形成する。ゲート酸化膜１０は、２層の酸化膜からなる。まず、半導体フィン２の露出部分を酸素雰囲気中で加熱することで、表面に厚さ１．４ｎｍの熱酸化膜を形成する。しかる後、この熱酸化膜を被覆するように厚さ２ｎｍのＣＶＤ酸化膜を形成する。したがって、合計で、３．４ｎｍの厚さを有する酸化膜１０が形成される。酸化後の半導体フィン２のＸ軸方向の厚みは、頂面の位置において、６．５ｎｍ、酸化膜４の上端部の位置において、８．５ｎｍである。
　図１８は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図であり、図１９は、ロジック・スタンダード・セルの中間体の平面図である。図１８は、図１９における点線Ｙ１に沿った縦断面である。
　次に、半導体フィン２上に酸化膜１０を介して、ダミーゲート電極１１を形成する。ダミーゲート電極１１は、トランジスタ又はスイッチのゲート領域として機能する領域にのみ設けられる。ダミーゲート電極１１の形成方法は、以下の通りである。
　まず、ＳｉＨ４系の原料ガスを用いたＣＶＤ法によって、基板上にダミーゲート用の導電材料（ポリシリコン）を形成する。次に、この導電材料層上に、Ｘ軸方向に沿ってストライプ状の領域が保護され、残りが開口した無機絶縁体マスク１２を形成する。
　無機絶縁体マスク１２は、シリコン窒化膜などの無機絶縁体からなる。この無機絶縁体マスクを形成するには、まず、ＣＶＤ法により無機絶縁層（Ｓｉ３Ｎ４）を導電材料（ポリシリコン）上に堆積し、次に、無機絶縁層上にフォトレジストを塗布し、無機絶縁体マスク１２と同一のパターンの有機樹脂マスクを形成する。有機樹脂マスクは、フォトレジストのフォトリソグラフィによるパターニングによって形成する。この有機樹脂マスクを用いて、その開口内の無機絶縁層（Ｓｉ３Ｎ４）をエッチングすることで、無機絶縁体マスク１２を形成する。無機絶縁層の堆積方法として、スパッタ法を採用することもできる。
　無機絶縁層（Ｓｉ３Ｎ４）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４およびＯ２
・エッチング温度：２０～１００℃
・エッチング時間：５～１２０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４およびＯ２に代えて、ＳＦ６、ＳＦ５、ＳＦ４、ＳＦ３、ＳＦ２、Ａｒ又はＮ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　無機絶縁体マスク１２の形成後、この無機絶縁体マスク１２の開口内に位置する導電材料（ポリシリコン）をエッチングすることで、ゲート領域上のみに当該導電材料を残留し、ダミーゲート電極１１が形成される。
　なお、導電材料（ポリシリコン）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃｌ２およびＨＢｒ
・エッチング温度：２０～１２０℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、Ｃｌ２およびＨＢｒに代えて、Ｃｌ２又はＳＦ６を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　以上のようにして、基板上には、Ｘ軸方向に沿って延びた５本のダミーゲート電極１１が形成される（図１９参照）。なお、図１９においては、上部の無機絶縁体マスク１２の記載は省略されている。
　図２０は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。図１９においては、点線Ｙ２の位置にトランジスタのソース／ドレインが位置している。
　図１８においては、半導体フィン２の上部に酸化膜１０が形成されていたが、ソース領域及びドレイン領域の形成においては、図１８に示した酸化膜１０を除去する。酸化膜１０は、図１８に示したダミーゲート電極１１の形成時のポリシリコンのエッチング工程において、除去することができる。
　次に、半導体フィン２を被覆するように、その表面上に、ＳｉＣＮからなるサイドウオール１３を形成する。サイドウオール１３の形成方法は、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用い、具体的は、以下の通りである。
・反応ガス：（ＳｉＨ４、ＣＨ４、Ｈ２、Ｎ２）、又は、（Ｎ２、（CH3)3Si-NH-Si(CH3)3（ヘキサメチルジシラザン（ＨＭＤＳ）））
・形成温度：２００～６００℃
・形成時間：１０～３００ｓｅｃ
　初期のサイドウオール１３は、半導体フィン２の上部全体を覆い、半導体フィン２の側面及び頂面およびフィン間の底部も被覆しているが、基板表面をアルゴンなどの希ガスでスパッタエッチングすることで、半導体フィン２の上部のサイドウオールおよびフィン間の底部の膜が除去され、上部が開口し、サイドウオール１３が形成される。
　次に、Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）上に保護膜ＰＮを形成する。保護膜ＰＮの材料及び形成方法は、以下の通りである。
・材料：レジスト
・形成方法：スピンコート
　しかる後、Ｐ－ＦＥＴの形成予定領域（図面左側の半導体フィン２の形成された領域）内のサイドウオール１３をエッチングする。このエッチングにより、図面左側のサイドウオール１３が所望の高さになる。なお、サイドウオール１３は、その構成材料の結晶成長により形成することとしてもよい。
　サイドウオール１３（ＳｉＣＮ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４およびＨ２Ｏ
・エッチング温度：２０～１００℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４およびＨ２Ｏに代えて、ＣＯＦ２、ＯＦ２、Ｏ２Ｆ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　しかる後、Ｐ－ＦＥＴの形成予定領域における半導体フィン２を、サイドウオール１３の上端近傍位置までエッチングする。
　半導体フィン２（Ｓｉ）のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。また、その他のエッチングガスも適用可能である。
　次に、上部をエッチングしたＰ－ＦＥＴ用の半導体フィン２の露出表面上に、ボロンを高濃度に含有するＳｉＧｅからなる導電領域１４をエピタキシャル成長させる。
　導電領域１４（ＳｉＧｅ）は、Ｐ－ＦＥＴにおいては、導電性を有するソース領域又はドレイン領域として機能するが、結晶成長方法としては、ＣＶＤ（化学的気相成長）法を採用する。この時の結晶成長の具体的な条件は以下の通りである。
・原料ガス：ＳｉＨ４、ＧｅＨ４
・不純物ガス：Ｂ（ボロン）含有ガス
・成長温度：５５０～７００℃
・成長時間：１５～６０ｍｉｎ
　なお、ボロン（Ｂ）は、Ｓｉ内においては、Ｐ型（第１導電型）の不純物であり、リン（Ｐ）又はヒ素（Ａｓ）は、Ｎ型（第２導電型）の不純物である。また、原料ガスとして、ＳｉＨ４の代わりに、Ｓｉ２Ｈ６を用いることもできる。
　次に、Ｎ－ＦＥＴ側の導電領域１５の形成を行う。
　図２１は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。
　まず。Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）上の保護膜ＰＮを、アッシングにより除去し、Ｐ－ＦＥＴの形成予定領域（図面左側の半導体フィン２の形成された領域）上の保護膜ＰＰを形成する。保護膜ＰＰの材料及び形成方法は、保護膜ＰＮの材料及び形成方法と同一である。
　しかる後、Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）内のサイドウオール１３をエッチングする。このエッチングにより、図面右側のサイドウオール１３が所望の高さになる。なお、サイドウオール１３は、その構成材料の結晶成長により形成することとしてもよい。
　右側のサイドウオール１３（ＳｉＣＮ）のエッチング方法は、上述の左側のサイドウオール１３のエッチング方法と同一である。
　しかる後、Ｎ－ＦＥＴの形成予定領域における半導体フィン２を、サイドウオール１３の上端近傍位置までエッチングする。この時の右側の半導体フィン２（Ｓｉ）のエッチング方法は、上述の左側の半導体フィン２のエッチング方法と同一である。
　次に、上部をエッチングしたＮ－ＦＥＴ用の半導体フィン２の露出表面上に、窒素、リン又はヒ素などを高濃度に含有するＳｉからなる導電領域１５をエピタキシャル成長させる。Ｓｉは、結晶軸の揃ったエピタキシャル成長をする。
　導電領域１５は、Ｎ－ＦＥＴにおいては、導電性を有するソース領域又はドレイン領域として機能するが、結晶成長方法としては、ＣＶＤ（化学的気相成長）法を採用する。この時の結晶成長の具体的な条件は以下の通りである。
・原料ガス：ＳｉＨ４、Ｃ２Ｈ４
・不純物ガス：Ｎ２
・成長温度：１３００～１８００℃
・成長時間：６０～１２０ｍｉｎ
　なお、不純物ガスとして、Ｎ２の他に、Ｎ型不純物となるＰ、Ａｓ、又はＳｂなどを含んだガスを用いることができる。なお、Ｐ型の半導体を形成する場合は、Ｂ、ＡｌなどのＰ型の不純物を用いる。
　次に、保護膜ＰＰをアッシングにより除去する。さらに、図２２に示すように、基板の全面を覆うように、窒化膜（Ｓｉ３Ｎ４）１６１及び酸化膜１６（ＳｉＯ２）を順次形成する。窒化膜１６１の形成方法は、例えば、絶縁体１７と同じＣＶＤ法を用いることができる。
　図２２は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。酸化膜１６の表面位置は、導電領域１４及び導電領域１５の高さよりも高い。酸化膜１６の形成方法は、成膜か塗布であり、形成装置としては、ＣＶＤ／ＰＶＤまたはスピンコートを採用することができる。
　酸化膜１６（ＳｉＯ２）の具体的な形成方法は、ＣＶＤ法であり、以下の通りである。
・原材料：　ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・形成温度：４００～９００℃
・形成時間：５～１２ｈｏｕｒｓ
　なお、ＰＶＤ法又はスピンコートを用いても、酸化膜１６を形成することができる。ＣＶＤ法の形成温度は、３００～１２００℃に設定することもでき、Ｏ２に代えて、Ｏ３を用いることもできる。ペルヒドロポリシラザンは、スピンコートによる塗布法において、用いることができる。
　酸化膜１６の形成後、化学機械研磨（ＣＭＰ）により、酸化膜１６の表面を平坦化する。
　図２３は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図（Ｙ１断面）であり、図２４は、ロジック・スタンダード・セルの中間体の平面図である。図２３においては、点線Ｙ１の位置にトランジスタのゲートが位置している。
　前述のＣＭＰにより、図１８における無機絶縁体マスク１２（保護膜）も除去され、ダミーゲート電極１１の表面も平坦化され表面が露出する。ここで、ダミーゲート電極１１における導電材料８の直上の領域に、コンタクトホールをあけ、このコンタクトホール内に絶縁膜１７（Ｓｉ３Ｎ４）を形成する。コンタクトホールは、この部分が開口したマスクの形成と、ダミーゲート電極１１のエッチングにより行う。
　ダミーゲート電極１１（ポリシリコン）のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１２０℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又Ｈ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　絶縁膜１７（Ｓｉ３Ｎ４）の形成は、気相成長により行い、形成装置としてはＣＶＤ装置又はＰＶＤ装置を採用することができる。絶縁膜１７の具体的な形成条件は、ＣＶＤ法の場合、以下の通りである。
・原材料：ＳｉＨ２Ｃｌ２およびＮＨ３
・形成温度：３００～１２００℃
・形成時間：１０ｓｅｃ～１８００ｓｅｃ
　絶縁膜１７を基板全面上に形成後、絶縁膜１７をＣＭＰすることにより、コンタクトホール内に絶縁膜１７（絶縁体）が埋め込まれる。図２４に示すように、５本のダミーゲート電極１１に対して、１０箇所において絶縁膜１７が埋め込まれる。絶縁体１７は、各種の素子間の機能を分離するために使われる。
　図２５は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図（Ｙ１断面）である。
　続いて、図２５に示すように、図２３に示したダミーゲート電極１１を除去する。ダミーゲート電極１１は、ポリシリコンから構成されており、この時のダミーゲート電極１１のエッチング方法はドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１２０℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　しかる後、図２３に示された薄い酸化膜１０（ＳｉＯ２）を除去する。酸化膜１０のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～１００ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、ＣＨＦ３、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　続いて、ゲート電極を形成する。
　図２６は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図（Ｙ１断面）である。
　まず、半導体フィン２の上部の露出部を酸化し、半導体フィン２上のゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、Ｓｉの熱酸化膜であり、８００℃～１１００℃の酸素雰囲気中で加熱することにより形成する。ゲート絶縁膜１８は、４００～９００℃（ＣＶＤ）、１５０～４００℃（ＡＬＤ）程度の温度で形成することもできる。次に、基板表面の全面上に金属からなる導電材料１９を堆積・形成する。堆積方法は、ターゲット金属を分解または反応させるスパッタ方法であり、高周波プラズマスパッタ装置により、プラズマ化したアルゴンでターゲット金属（具体的には、Ｗ(タングステン)）をスパッタし、この金属を、室温で、基板表面上に堆積する。導電材料１９は、Ｐ－ＦＥＴ形成領域におけるＦＥＴ及びスイッチのゲート電極となる。
　図２７は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図（Ｙ１断面）である。
　次に、Ｎ－ＦＥＴの形成予定領域（右側の領域）上に位置する導電材料１９を、エッチングにより、選択的に除去する。選択的除去においては、Ｎ－ＦＥＴの形成予定領域上にフォトレジストを塗布し、これを露光・現像することにより、Ｎ－ＦＥＴの形成予定領域のみが開口したマスクを形成し、このマスク介して、導電材料１９をエッチングし、酸化膜９が露出した時点で、エッチングを中止する。
　導電材料１９（Ｗ）のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４、Ｏ２
・エッチング温度：１００～３５０℃
・エッチング時間：２０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４およびＯ２に代えて、Ｏ２ガスとＣＦ４ガスとＨＢｒの混合ガスを用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。なお、ウエットエッチングも可能である。
　さらに、導電材料１９が除去されたＮ－ＦＥＴ形成予定領域（右側の領域）内の空間内に、別の導電材料２０を堆積・形成する。堆積方法は、ターゲット金属を分解または反応させるスパッタ方法であり、高周波プラズマスパッタ装置により、プラズマ化したアルゴンでターゲット金属（Ｗ）をスパッタし、この金属を、室温で、基板表面上に堆積する。導電材料２０は、Ｎ－ＦＥＴ形成領域におけるＦＥＴ及びスイッチのゲート電極となる。しかる後、導電材料２０の表面をＣＭＰすることで、平坦化する。
　Ｐ側のゲート電極（導電材料１９）と、Ｎ側のゲート電極（導電材料２０）は物理的に接触し、電気的に接続され、一体のゲート電極２１として機能する。導電材料１９と導電材料２０は、仕事関数を制御する場合は異なる金属に変更してもよい。
　図２８は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図（Ｙ１断面）である。
　同図に示すように、一体のゲート電極２１の形成後、保護用の窒化膜２２（ＳｉＮｘ）をゲート電極２１上に形成する。形成方法は、ＳｉＨ２Ｃｌ２およびＮＨ３を原料ガスとしたＣＶＤ法によりゲート電極２１上に窒化膜２２を形成する。形成温度は室温、厚みは、例えば２０ｎｍに設定する。
　また、図２９（Ｙ２断面）に示すように、ソース領域（Ｐ型の導電領域１４）及びドレイン領域（Ｎ型の導電領域１５）上の酸化膜１６を、図示の如く、異方性エッチングで、除去する。酸化膜１６上にはエッチング前にマスクパターンが形成されており、ソース領域及びドレイン領域のＸ軸方向において隣接する領域のみの部分が、残留する。
　酸化膜１６のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～１００ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、ＣＨＦ３、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　次に、図３０に示すように、基板の全面に絶縁層としての保護膜ＣＡを形成する。保護膜ＣＡの材料はアモルファスカーボンであり、形成方法は、ＣＶＤ／ＰＥＣＶＤまたはスピンコートである。保護膜ＣＡは隣接する半導体フィン２の間に充填されるが、保護膜ＣＡの厚みは、半導体フィン２の頂面よりも高く、さらに、ソース領域１４、ドレイン領域１５よりも高い位置にその表面が位置するように設定する。
　さらに、図３１に示すように、保護膜ＣＡ上に、ハードマスクＨＭを形成する。形成方法としては、室温におけるＣＶＤ法、ＰＶＤ法、又はＡＬＤ法を用いることができ、ハードマスクＨＭの材料としては、窒化膜、チタン系膜、シリコン系膜、又は、シリコン酸化膜などを用いることができる。本例では、シリコン窒化膜（Ｓｉ３Ｎ４）を用いることとする。
　次に、図３２（Ｙ２断面）に示すように、ハードマスクＨＭを、フォトリソグラフィを用いたエッチングにより、パターニングし、１つのＹ２断面に着目すると、Ｘ方向の中央領域と、Ｎ－ＦＥＴの固定電位ライン８の直上領域が開口したパターンを形成する（図３３参照）。
　次に、図３４（Ｙ２断面）に示すように、ハードマスクＨＭをマスクとして、開口直下の領域の保護膜ＣＡを除去する。除去方法としては、ＣＣＰ、ＥＣＲ，ＨＷＰ，ＩＣＰ，ＳＷＰなどのドライエッチング法を用いることができる。
　しかる後、図３５（Ｙ２断面）に示すように、保護膜ＣＡを除去した領域内に、酸化膜ＯＸ（ＳｉＯ２）を形成し、続いて、酸化膜ＯＸのＣＭＰを行い、表面を平坦化する。ＣＭＰは、ハードマスクＨＭの表面で停止させる。
　次に、図３６（Ｙ２断面）に示すように、保護膜ＣＡを除去し、固定電位ライン８と、ソース領域１４、ドレイン領域１５の表面の窒化膜１６１が露出した第１コンタクトホールＣＨ１０、第２コンタクトホールＣＨ２０、及び、第３コンタクトホールＣＨ３０を同時に形成する。除去方法としては、ドライエッチングを用いる。第１コンタクトホールＣＨ１０は、酸化膜ＯＸ（絶縁層）内において、保護膜ＣＡ（絶縁層）の存在した領域に形成され、ソース領域１４及び固定電位ライン８に向けて延びており、第２コンタクトホールＣＨ２０、及び、第３コンタクトホールＣＨ３０は、酸化膜ＯＸ（絶縁層）内において、保護膜ＣＡ（絶縁層）の存在した領域に形成され、２箇所のドレイン領域１５にそれぞれ延びている。
　なお、Ｐ－ＦＥＴに関しては、そのドレイン領域に到達するコンタクトホールの形状は、Ｙ２断面に示したＮ－ＦＥＴのドレイン領域に到達するコンタクトホールの形状と同一であり、同様に、Ｎ－ＦＥＴに関しては、そのソース領域に到達するコンタクトホールの形状は、Ｎ－ＦＥＴ３においては（図３参照）、Ｐ－ＦＥＴのソース領域に到達するコンタクトホールの形状と同一であり、その他のＮ－ＦＥＴにおいては、Ｙ２断面のＮ－ＦＥＴのドレイン領域に到達するコンタクトホールの形状と同一である（図３３参照）。
　詳説すれば、これらのコンタクトホールの形成工程において、Ｐ－ＦＥＴに関しては、複数のコンタクトホールは、第１コンタクトホールＣＨ１０及び第２及び第３コンタクトホールを備え、第１コンタクトホールＣＨ１０は、ソース領域１４及び固定電位ライン８に向けて延びており、第２コンタクトホール及び第３コンタクトホールは、Ｐ－ＦＥＴにおける同一ＸＺ断面内における２箇所のドレイン領域に向けてそれぞれ延びており、第１コンタクトホール、第２コンタクトホール、及び、第３コンタクトホールは、同時に開けられる。
　一方、Ｎ－ＦＥＴに関しては、複数のコンタクトホールは、Ｙ２断面における第２コンタクトホールＣＨ２０及び第３コンタクトホールをＣＨ３０と、Ｎ－ＦＥＴ３（図３参照）のソース領域向けて延びた第１コンタクトホールとを備え、第２コンタクトホールＣＨ２０及び第３コンタクトホールＣＨ３０は、Ｙ２断面上において２箇所に位置するドレイン領域１５に向けて延びており、Ｎ－ＦＥＴ３の第１コンタクトホールは、Ｎ－ＦＥＴ３のソース領域及び固定電位ライン８（ＧＮＤ）に向けて延びており、これらの第１コンタクトホール、第２コンタクトホール、及び第３コンタクトホールは、同時に開けられる。Ｎ－ＦＥＴ３以外のＮ－ＦＥＴにおいては、第１コンタクトホールは、ソース領域に向かって延びればよく、固定電位ライン８まで延びる必要はない。
　また、図３９におけるスイッチＱ４をＯＮして使用する場合には、図３６のＹ２断面におけるドレイン領域に到達する第２コンタクトホールＣＨ２０及び第３コンタクトホールＣＨ３０はなくてもよいが、上部の配線ラインを使用して、隣接するＮ－ＦＥＴを接続する場合には、これらのコンタクトホールは必要となる。
　この時のハードマスクＨＭと保護膜ＣＡのエッチング方法は、ドライエッチングの反応性イオンエッチング（ＲＩＥ：リアクティブイオンエッチング）であり、ハードマスクＨＭ（Ｓｉ３Ｎ４）と、保護膜ＣＡ（アモルファスカーボン）とを供給するガスや条件を変更することで連続的に処理することができる。両方のエッチングを同一のエッチング装置の容器内で連続的に処理することも可能である。エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のハードマスクＨＭのドライエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：５～１２０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｏ３、ＳＦ６、ＳＦ５、ＳＦ４、ＳＦ３、ＳＦ２、Ａｒ又はＮ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　また保護膜ＣＡのドライエッチングの具体的条件は以下のとおりである。
・エッチングガス：ＣＯ
・エッチング温度：１００～３５０℃
・エッチング時間：２０～６０ｓｅｃ
　なお、エッチングガスとしてはＣＯに代えて、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ハードマスクＨＭと同様にＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することができ、ハードマスクＨＭのエッチングチャンバー（容器）と同一のチャンバーの中でエッチングガスや条件を変えるだけで連続的にエッチングが可能である。同一のチャンバーで処理可能であれば生産性は向上する。ただし処理時間が長くなる場合はスループットを考えて真空環境で連結された異なるチャンバーで処理することも可能である。また、保護膜ＣＡをＲＩＥによりエッチングする際に、ソース領域及びドレイン領域の下方の側壁は酸化膜１６となっているが、このＡＬＥにおいては保護膜ＣＡと酸化膜１６とのエッチング選択比は十部に高くなっており、保護膜ＣＡが選択的に除去される。
　さらに、図３７に示すように、予め形成されている絶縁層としての窒化膜１６１の一部を、エッチングにより除去し、ソース領域１４、ドレイン領域１５を露出させ、さらに、Ｙ２断面においては、Ｐ－ＦＥＴ側の固定電位ラインである導電材料８上の部分の窒化膜１０１も、窒化膜１６１と同時に除去する。窒化膜１６１と窒化膜１０１（Ｓｉ３Ｎ４）のエッチング方法は、ＡＬＥ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｅｔｃｈｉｎｇ：原子層エッチング）であり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。これにより、固定電位ラインとしての導電材料８の表面が露出し、これに接続が可能となる。なお、Ｐ－ＦＥＴのソース領域に限らず、Ｎ－ＮＥＴのソース領域（図３参照）を固定電位ラインに接続する場合は、図３７を左右反転した構造を採用すればよい。
　この時のＡＬＥの具体的な条件は以下の通りであり、第１のガスと第２のガスを交互に基板表面上に供給する。
・エッチングガス：第１のガスがＣ５Ｆ８、第２のガスがＣＦ４
・エッチング温度：－２０～１００℃
・エッチング時間：３０～１２０ｓｅｃ
　なお、第１のエッチングガスとしては、Ｃ５Ｆ８に代えて、Ｃ５ＨＦ９、Ｃ４ＨＦ７、Ｃ３ＨＦ５、を用いることができ、第２のエッチングガスとしては、ＣＦ４に代えてＣ２Ｆ６、Ｃ３Ｆ８、ＣＨ３Ｆ、ＣＨ２Ｆ２、ＣＨＦ３を用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。この窒化膜１６１、１０１のエッチングは、ハードマスクＨＭおよび保護膜ＣＡのエッチングを行った同一のチャンバー（容器）内で行うことも可能である。若しくはスループットを考えて真空環境で連結された異なるチャンバーで処理することも可能である。
　また窒化膜のエッチングとして、ウエットエッチングを採用し、エッチング装置としては、バッチ型を採用することができる。この時のエッチングの具体的な条件は以下の通りである。
・エッチング液：Ｈ３ＰＯ４
・エッチング温度：８０～２００℃
・エッチング時間：５～６０ｍｉｎ
　また、エッチングにおいては、当該パターンが開口したマスクを、フォトレジストを用いたフォトリソグラフィにより、形成し、係るマスクを用いて希望の領域のエッチングを行う。
　なお、窒化膜１６１と窒化膜１０１（Ｓｉ３Ｎ４）のエッチング方法として、その他のプラズマエッチングを採用することもできる。例えば、以下のようなガス種をＣＣＰ型のプラズマエッチング装置において用いたプラズマエッチングである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：５～１２０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｏ３、ＳＦ６、ＳＦ５、ＳＦ４、ＳＦ３、ＳＦ２、Ａｒ又はＮ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　以上により、Ｙ２断面においては、固定電位ラインである左側の導電材料８の表面が露出することとなる。また、ソース領域１４と、ドレイン領域１５の上部表面が露出するが、Ｎ－ＦＥＴ側の固定電位ラインであるグランド電位用の導電材料８は露出していない。
　なお、以上説明したようにコンタクトホールを形成するときに開口する絶縁層は、ハードマスクＨＭ（窒化膜）、保護層ＣＡ（アモルファスカーボン層）、および窒化膜（１６１、１０１）を含む複数の絶縁層からなる。また、この絶縁層は、少なくとも第１窒化膜（ハードマスクＨＭ）、保護膜ＣＡ（アモルファスカーボン層）、第２窒化膜（窒化膜１６１および１０１）を備えている。
　また、上記コンタクトホールを開ける工程は、第１窒化膜（ハードマスクＨＭ）および保護膜ＣＡ（アモルファスカーボン層）をエッチングする工程と、第２窒化膜（窒化膜１６１および１０１）の一部をエッチングする工程とを含んでいる。また、第１窒化膜（ハードマスクＨＭ）および保護膜ＣＡ（アモルファスカーボン層）をエッチングする工程は、反応性イオンエッチング（RIE）により連続的に実行することにより生産性を上げることができる。また第２窒化膜を原子層エッチングにより実行することでソース、ドレインへのダメージを最小にすることができる。また第１窒化膜（ハードマスクＨＭ）および保護膜ＣＡ（アモルファスカーボン層）をエッチングする工程と第２窒化膜の一部を原子層エッチングする工程とは同一チャンバー（容器）内で連続して実行することもできる。これにより生産性が高くかつダメージの少ない処理が可能となる。
　次に、図３８に示すように、基板の全面にライナー膜ＬＦ２（ＴｉＮ又はＴａＮ）を形成した後、全面を覆うように、電極材料ＥＬＥＣ１を基板表面上に形成する。この形成方法としては、ＣＶＤ法、ＰＶＤ法、メッキ法又は、塗布法を用いることができるが、スパッタ法を用いることも可能である。なお、このライナー膜ＬＦ２は、電極材料ＥＬＥＣ１と基板との境界に位置する。
　ＴｉＮからなるライナー膜ＬＦ２をスパッタ法で形成する場合は、具体的な形成条件は以下の通りである。
・ライナー膜ＬＦ２の材料：ＴｉＮ
・形成温度：２００～６００℃
・厚み：０．５ｎｍ～２．０ｎｍ
　ライナー膜ＬＦ２の材料として、ＴｉＮに代えて、ＴａＮを用いることもできる。
　電極材料ＥＬＥＣ１としては、Ｒｕ、Ｃｏ又はＷを用いることができる。
　図３８におけるＹ２断面においては、図３７の第１コンタクトホールＣＨ１０、第２コンタクトホールＣＨ２０、第３コンタクトホールＣＨ３０内に、それぞれ、第１コンタクト電極（電極材料ＥＬＥＣ１）、第２コンタクト電極（電極材料ＥＬＥＣ１）、第３コンタクト電極（電極材料ＥＬＥＣ１）が形成される。
　ソース領域１４及びドレイン領域１５は、４５０℃程度でアニールすることにより、電極ＥＬＥＣ１と電気的に良好に接続する。しかる後、基板表面のコンタクトホール内の充填された電極材料ＥＬＥＣ１（Ｒｕ）の露出表面をドライエッチまたは、ウエットエッチでエッチバックすることで、余分なルテニウム金属Ｒを除去し、表面を平坦化する。必要に応じて、基板表面をＣＭＰ処理してもよい。
　次に、図５を参照する。図５に示したように、平坦化された基板表面上に、酸化膜２７（ＳｉＯ２）を形成する。すなわち、Ｙ２断面においては、電極材料ＥＬＥＣ１、酸化膜ＯＸ上に酸化膜２７が形成される。酸化膜２７の形成方法は、気相成長であり、形成装置としては、ＡＬＤ装置又はＣＶＤ装置を採用することができる。
　ＣＶＤ法を用いた場合、酸化膜２７の具体的な形成条件は以下の通りである。
・原材料：　ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・形成温度：４００～９００℃
・形成時間：５～１８００ｓｅｃ
　なお、ＡＬＤ法、ＰＶＤ法又はスピンコートを用いても、酸化膜１６を形成することができる。ＣＶＤ法の形成温度は、３００～１２００℃に設定することもでき、Ｏ２に代えて、Ｏ３を用いることもできる。ペルヒドロポリシラザンは、スピンコートによる塗布法において、用いることができる。
　次に、酸化膜２７にコンタクトホールを形成し、コンタクトホール内にコンタクト電極２８を形成する。コンタクトホールの形成は酸化膜２７上へのマスクの形成と、このマスクを介したエッチングにより行う。このマスクは、酸化膜２７の露出表面上にフォトレジストを塗布し、これを露光・現像することにより、Ｎ－ＦＥＴ形成予定領域におけるソース領域とドレイン領域と、ゲート電極２１上の領域のみを開口させることにより形成する。このマスク介して、酸化膜２７をエッチングし、電極材料が露出した時点で、エッチングを中止する。この時の酸化膜２７（ＳｉＯ２）のエッチング方法は、上述の酸化膜１６及び酸化膜９と同様のドライエッチングを用いればよく、エッチング装置としては、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　コンタクト電極２８の材料は、ルテニウム、Ｃｏ又はＷからなり、形成方法はＣＶＤ又はＰＶＤ法で形成でき、形成温度は２００～６００℃であり、コンタクトホールがこの材料で充填された時点で、材料の堆積を終了する。しかる後、酸化膜２７の表面をＣＭＰし、余分な電極材料を除去する。
　次に、Ｌｏｗ－ｋ（低誘電率材料）であるＳｉＯＣを層間絶縁膜２９として酸化膜２７上に形成し、これにＹ軸方向に延びたライン状の凹部を形成し、ライン状の凹部内に信号配線３０を形成する。誘電率が低い層間絶縁膜材料とすると、配線間容量を下げることができる。層間絶縁膜の材料としては、ＳｉＯ２が知られているが、比誘電率は４．２～４．０程度であり、Ｌｏｗ－ｋ材料としては，比誘電率３．０以下が好ましい。Ｌｏｗ－ｋ膜として、比誘電率ｋ＝２．９のＰＥ－ＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）の炭素添加シリコン酸化膜（ＳｉＯＣ膜）が知られている。
　層間絶縁膜２９の形成方法は、ＰＥ－ＣＶＤ法であり、形成装置としては、ＰＥ－ＣＶＤ装置を採用することができる。
　層間絶縁膜２９（ＳｉＯＣ膜）の具体的な形成条件は以下の通りである。
・原材料：(CH3)3Si-NH-Si(CH3)3（ヘキサメチルジシラザン（ＨＭＤＳ））、Ｏ２
・形成温度：４００～１２００℃
・形成時間：５～６０ｍｉｎ
　層間絶縁膜を構成するＳｉＯＣのエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。エッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、Ｎ２、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　信号配線３０の材料は、Ｃｕからなり、形成方法はメッキ、形成温度は室温であり、信号配線がこの材料で充填された時点で、材料の堆積を終了する。しかる後、層間絶縁膜２９の表面をＣＭＰし、余分な材料を除去する。
　これにより、Ｎ－ＦＥＴ側のドレイン領域及びソース領域上に形成された電極材料ＥＬＥＣ１（Ｒｕ）が、コンタクト電極２８を介して、信号配線３０に接続され、ゲート電極２１がコンタクト電極２８を介して別の信号配線３０に接続される。信号配線３０の数は、複数であり、必要に応じて、各種の要素に接続することができる。なお、Ｙ２断面においては、Ｐ－ＦＥＴにおけるソース領域と、Ｎ－ＦＥＴにおけるドレイン領域を示したが、この断面構造は、Ｐ－ＦＥＴにおけるソース領域を通るＸＺ断面においては同一である。また、Ｎ－ＦＥＴ３を除いて、Ｐ－ＦＥＴのドレイン領域及びＮ－ＦＥＴのソース領域を通るＸＺ断面は、それぞれ、Ｙ２断面のＮ－ＦＥＴ形成領域のドレイン領域を通る断面と同一となる。また、Ｎ－ＦＥＴ３のソース領域を通るＸＺ断面は、Ｙ２断面の左右が反転した断面となり、Ｎ－ＦＥＴ３のソース領域が、導電材料８からなる固定電位ライン（ＧＮＤ）に接続されることとなる。
　以上のようにして、図３及び図４に示したように、複数のＰ型のフィン型トランジスタであるＰ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３と、Ｐ型のフィン型ダミーＦＥＴである、ＤＰ－ＦＥＴ１、ＤＰ－ＦＥＴ２、ＤＰ－ＦＥＴ３が形成され、複数のＮ型のフィン型トランジスタであるＮ－ＦＥＴ１、Ｎ－ＦＥＴ２、Ｎ－ＦＥＴ３と、Ｎ型のフィン型ダミーＦＥＴである、ＤＮ－ＦＥＴ１、ＤＮ－ＦＥＴ２、ＤＮ－ＦＥＴ３が形成される。
　図３９において、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、ハイレベルの制御信号（Ｈｉｇｈ）が入力されるのは、図３９における信号配線３０であり、出力信号Ｖｏｕｔは、Ｐ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３のドレイン領域に接続された信号配線３０から取り出されるが、Ｎ－ＦＥＴ１のドレイン領域は、出力信号Ｖｏｕｔの信号配線３０に電気的に接続される。なお、トランジスタのゲート電極、スイッチＱ１～Ｑ４のゲート電極には、それぞれ、異なる信号配線３０が接続されているため、別々の信号又はバイアスをこれらに与えることができる。
　以上、説明したように、図３６～図３８におけるエッチングにおいて、プラズマ処理装置における制御装置は、電界効果トランジスタを構成するソース領域及びドレイン領域を含む半導体フィンと、半導体フィンに併設された固定電位ライン（導電材料８）と、を備える半導体装置の製造方法において、ソース領域、ドレイン領域、及び、固定電位ライン上に、絶縁層ＣＡが設けられてなる中間体を用意する第１工程と、絶縁層ＣＡに、ソース領域、ドレイン領域、及び、固定電位ラインにそれぞれ延びた、複数のコンタクトホールを、同時に開ける第２工程とを備える。また、この方法は、複数のコンタクトホール内に、それぞれ、複数のコンタクト電極（電極材料ＥＬＥＣ１（図３８））を形成する工程をさらに備えている。
　なお、上述の全ての各製造条件は±１５％の変更をしても、製品を製造することが可能である。
　図４０は、プラズマを用いたエッチング装置のブロック図である。
　コントローラＣＯＮＴは、電源ＢＶを制御して、プラズマ発生源ＰＧからプラズマを発生させる。発生したプラズマは、ガス供給源１００から、処理容器１０２内に供給されるエッチングガスのプラズマであり、エッチングガスのガス量は、コントローラＣＯＮＴにより制御される。プラズマガスは、基板Ｗ（ウェハ）むけて移動し、基板Ｗ上の各種の材料をエッチングする。基板Ｗは静電チャックＣＫによって固定されており、基板Ｗの温度はヒータ１０５によって調整されている。静電チャックＣＫは、整合器ＭＧを介してコントローラＣＯＮＴ内のグランドに接続されており、ヒータ１０５はヒータ電源１０４を介して、コントローラＣＯＮＴに接続されている。処理容器１０２には、排気管１１１が接続されており、圧力制御弁ＰＣＶを介して、排気装置１１０（真空ポンプ）に接続されている。
　同図に記載の装置は、プラズマ発生源ＰＧの形態に応じて、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型のプラズマ処理装置として機能し、上述のエッチングを行うことができる。
　以上、説明したように、図１２におけるエッチングにおいて、プラズマ処理装置における制御装置は、基板から立設した第１半導体フィン（Ｐ－ＦＥＴ用）及び第３半導体フィン（Ｐ－ＦＥＴ用）を備え、隣接する第１及び第３半導体フィン間の領域内に、第１及び第３半導体フィンの頂面のいずれよりも高い位置まで、固定電位ライン用の導電材料８が設けられ、第１及び第３半導体フィン間の領域の外側の領域上に保護材料（保護膜５）が設けられた中間体を用意する第１工程と、第１及び第３半導体フィンの頂面のいずれよりも低い位置まで、導電材料８をエッチングし、保護材料（保護膜５）上の導電材料を除去すると共に、第１及び第３半導体フィン間の領域内に、導電材料８を残留させる第２工程とを実行するように制御を行い、本実施形態の制御方法は、このような制御装置によって実行される。
　なお、この導電材料のエッチングの制御においては、プラズマ処理用のエッチングガスとして、酸素（Ｏ２）及びＣｌ２との混合ガスを用いる場合、Ｃｌ２の割合、即ちＣｌ２／（Ｏ２＋Ｃｌ２）×１００の値（％）が１％から２０％であるように制御する。好ましくは７％から１５％であるように制御する。更に好ましくは９％から１１％であるように制御する。
　換言すれば、固定電位ラインを構成する第２導電材料は、Ｃｏ、Ｗ及びＲｕからなる群から選択される少なくとも１種の金属である場合に、第２導電材料のエッチングガスは、酸素（Ｏ２）とＣｌ２との混合ガスであり、Ｃｌ２ガスの全体ガスに対する流量比、すなわち、処理容器内の単位体積における混合ガスの体積モル濃度Ｃ（Ｏ２＋Ｃｌ２）（ｍｏｌ／Ｌ）に対するＣｌ２ガスの体積モル濃度Ｃ（Ｃｌ２）（ｍｏｌ／Ｌ）の比率が、以下の不等式を満たすことが好ましい。
・１％≦Ｃ（Ｃｌ２）／Ｃ（Ｏ２＋Ｃｌ２）×１００（％）≦２０％、さらに好ましくは、
・９％≦Ｃ（Ｃｌ２）／Ｃ（Ｏ２＋Ｃｌ２）×１００（％）≦１１％。
　これらの場合、下限を下回ると、エッチング速度低下するという不具合が生じる傾向があり、上限を上回ると、選択性を損なうという不具合が生じる傾向があると考えられ、上記範囲内であれば、所望のエッチング速度と選択性とが同時に得られるという理由から、これらの不具合が生じにくいという効果がある。
　この制御方法によれば、フィン型のＦＥＴを含む半導体装置において、セルフアライメントという理由から、パワーレールを容易に形成することができる。
　この製造方法によれば、フィン型のＦＥＴを含む半導体装置において、半導体フィン間に埋め込まれる導電材料は、半導体フィンによってセルフアライメントされるので、導電材料からなる固定電位ラインからなるパワーレールを容易に形成することができる。
　また、図１２において、導電材料は、第１距離ｄ１＜第２距離ｄ２として、第１半導体フィン２から第１距離ｄ１離間した第１導電材料（ライナー膜７）と、第１半導体フィン２から第２距離ｄ２離間した第２導電材料（導電材料８）とを備え、第１導電材料は、第２導電材料のエッチングガスに対して、第２導電材料よりも高いエッチング耐性を有するエッチングバリア膜である。第1導電材料は、エッチングバリア膜であるため、エッチングストッパとして機能し、半導体フィン２が第1導電材料（ライナー膜７）により保護される。
　第１導電材料７は、ＴｉＮ又はＴａＮであり、第２導電材料８は、Ｃｏ、Ｗ及びＲｕからなる群から選択される少なくとも１種の金属であり、第２導電材料８のエッチバックガスは、（１）ＣＦ４、又は（２）酸素とＣｌ２との混合ガスを含む。この場合、酸素（Ｏ２）とＣｌ２の混合ガスは、選択されたＲｕなどの上記金属をエッチングすることができるが、ＴｉＮ（チタン窒化物）又はＴａＮ（タンタル窒化物）などの金属窒化物は、この混合ガスに対しては、エッチング耐性を有する。これらの金属の場合、エッチングストッパ機能と固定電源ラインに要求される電気導電性を共に達成することができる。特に、導電材料としてＲｕを用いた場合、低抵抗という効果がある。
　また、上述の製造方法は、基板から立設した一対の半導体フィン２を備え、隣接する半導体フィン２間の領域内に、半導体フィン２の頂面のいずれよりも高い位置まで、半導体フィン２のソース領域が接続される固定電位ライン用の導電材料８が設けられ、半導体フィン２間の領域の外側の領域上に保護材料が設けられた中間体を用意する第１工程と、半導体フィン２の頂面のいずれよりも低い位置まで、導電材料８をエッチングし、保護材料上の導電材料を除去すると共に、半導体フィン間の領域内に、導電材料を残留させる第２工程とを備えるものである。
　また、上述の半導体装置（ロジック・スタンダード・セル）においては、一対の半導体フィン２からなる第１フィン群（Ｐ－ＦＥＴ）と、第１フィン群から離間し、一対の半導体フィンからなる第２フィン群（Ｎ－ＦＥＴ）と、を備え、第１フィン群（Ｐ－ＦＥＴ）は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、第２フィン群（Ｎ－ＦＥＴ）は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、第１フィン群（Ｐ－ＦＥＴ）の半導体フィン２間の領域内に、半導体フィンの頂面のいずれよりも低い位置まで埋設された導電材料８を含み、半導体フィン２のソース領域に接続される固定電位ライン８を備えている。
　この半導体装置においては、固定電位ラインを容易に形成することでき、セルハイトが小さい半導体装置を製造できるので、消費電力を低減し、動作速度を増加させることもできる。
　２…半導体フィン、７…ライナー膜、８…導電材料、９…酸化膜、１１…ゲート電極、１３…サイドウオール、ＣＨ１０…第１コンタクトホール、ＣＨ２０…第２コンタクトホール、ＣＨ３０…第３コンタクトホール、ＣＡ…保護膜（アモルファスカーボン層：絶縁層）、ＨＭ…ハードマスク（第１窒化膜：絶縁層）、１６１…窒化膜（第２窒化膜：絶縁層）、２９…層間絶縁膜、３０…信号配線。

 

Claims (8)

  1. 　電界効果トランジスタを構成するソース領域及びドレイン領域を含む半導体フィンと、
    　前記半導体フィンに併設された固定電位ラインと、
    を備える半導体装置の製造方法において、
    　前記ソース領域、前記ドレイン領域、及び、前記固定電位ライン上に、絶縁層が設けられてなる中間体を用意する第１工程と、
    　前記絶縁層に、前記ソース領域、前記ドレイン領域、及び、前記固定電位ラインに向けて延びた複数のコンタクトホールを、同時に開ける第２工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 　前記第２工程において、
    　複数のコンタクトホールは、第１コンタクトホール及び第２コンタクトホールを備え、　前記第１コンタクトホールは、前記ソース領域及び前記固定電位ラインに向けて延びており、
    　前記第２コンタクトホールは、前記ドレイン領域に向けて延びており、
    　前記第１コンタクトホール及び第２コンタクトホールは、同時に開けられる、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記複数のコンタクトホール内に、それぞれ、複数のコンタクト電極を形成する工程をさらに備える、
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 　前記絶縁層は、
    　アモルファスカーボン層を含む複数の絶縁層からなる、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 　前記絶縁層は、
    　少なくとも第１窒化膜、アモルファスカーボン層、および第２窒化膜からなる、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記コンタクトホールを開ける第２工程は、
    　前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程と、
    　前記第２窒化膜の一部をエッチングする工程と、
    を含む、
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程は、
    　反応性イオンエッチング（ＲＩＥ）を実行することでなされ、
    　前記第２窒化膜の一部をエッチングする工程は原子層エッチングを実行することでなされる、
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記第１窒化膜および前記アモルファスカーボン層をエッチングする工程と、
    　前記第２窒化膜の一部をエッチングする工程は、
    同一容器内で実行される、
    ことを特徴とする請求項６又は７に記載の半導体装置の製造方法。

     
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