WO2019151024A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor
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和雄 吉備
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東京エレクトロン株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • An exemplary embodiment of the present disclosure relates to a semiconductor device including a fin-type field effect transistor (Fin-FET) and a manufacturing method thereof.
  • Fin-FET fin-type field effect transistor
  • Recent logic standard cells include a plurality of fin-type field effect transistors (hereinafter referred to as FETs), and attempts have been made to reduce the minimum unit height (cell height) of logic circuits. Yes. This is because when the cell height is reduced, the power consumption is reduced and the operation speed of the circuit is increased based on the scaling law.
  • FETs fin-type field effect transistors
  • Patent Document 1 discloses a structure in which a plurality of power rails (power supply lines / ground lines) are embedded in a logic standard cell having fin-type FETs. The dimension between two adjacent power rails is the cell height. Other fin-type FETs are disclosed in Patent Document 5, for example.
  • Patent Document 2 discloses a technique for embedding a bit line of a memory
  • Patent Document 3 and Patent Document 4 disclose a capacitor as related technologies.
  • a first semiconductor device manufacturing method includes: a first fin group including a pair of semiconductor fins; and a second fin group including a pair of semiconductor fins spaced apart from the first fin group.
  • the first fin group includes a first semiconductor fin constituting a fin-type P-type field effect transistor including a source region, a gate region, and a drain region
  • the second fin group includes a source region, a gate, and a gate region.
  • a method for manufacturing a semiconductor device comprising: a second semiconductor fin constituting a fin-type N-type field effect transistor including a region and a drain region, and a fixed potential line to which the source region of the first semiconductor fin is connected.
  • An insulating layer having a recess between the semiconductor fins of the first fin group and having a recess between the semiconductor fins of the second fin group A first step of preparing an intermediate body including a base body made of a material having an etching resistance to the etching material of the insulating layer at the bottom of the concave portion, a side surface of the base body in the concave portion of the insulating layer, and And a second step of embedding a conductive material so as to hit the upper surface.
  • the conductive material embedded between the semiconductor fins is aligned by being embedded in the recess of the insulating layer.
  • the conductive material has etching resistance to the etching material of the insulating layer, so that the width of the concave portion in the lateral direction can be reduced by etching the concave portion of the insulating layer without etching the insulating layer downward.
  • the conductive material is formed so as to be in contact with the upper surface and the side surface of the base body, and the conductive material is positioned, and the base body prevents contact between the substrate located under the base body and the conductive material. Therefore, the substrate potential and the conductive material can be separated, and the conductive material can function as a power supply line.
  • the insulating layer is made of silicon oxide
  • the base body is made of silicon nitride.
  • Silicon nitride has a sufficient etching resistance against a silicon oxide etching material.
  • the base body is formed by etching a dummy fin embedded in the concave portion of the insulating layer, and the inner side surface of the concave portion is formed after the base body is formed.
  • the lateral width of the recess is expanded by isotropic etching.
  • a concave portion having a sufficient lateral width can be easily formed. Therefore, a fixed potential line having a sufficient width can be formed by embedding a conductive material in the concave portion.
  • the dummy fin is etched by capacitively coupled plasma (CCP) type, electron cyclotron resonance plasma (ECR plasma) type, helicon wave plasma (HWP) type, inductively coupled plasma (ICP). It is characterized by plasma etching using a type or surface wave plasma (SWP) type plasma processing apparatus.
  • CCP capacitively coupled plasma
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • a semiconductor device includes: a first fin group including a pair of semiconductor fins; and a second fin group including a pair of semiconductor fins spaced apart from the first fin group, wherein the first fin group includes: , A first semiconductor fin constituting a fin-type P-type field effect transistor including a source region, a gate region, and a drain region, and the second fin group includes a fin-type N including a source region, a gate region, and a drain region.
  • a fixed potential line connected to a source region of the semiconductor fin including a second semiconductor fin constituting a type field effect transistor, including a conductive material embedded in a region between the semiconductor fins of the first fin group And a base body made of silicon nitride, the conductive material being in contact with the side surface and the upper surface of the conductive material.
  • a fixed potential line can be easily formed. Therefore, a semiconductor device with a small cell height can be manufactured, so that power consumption can be reduced and an operation speed can be increased.
  • the power rail can be easily formed, and thus a semiconductor device having a small cell height (power rail interval) can be easily manufactured.
  • FIG. 1 is a circuit diagram of a logic standard cell.
  • FIG. 2 is a truth table of logic standard cells.
  • FIG. 3 is a circuit showing connection of FET groups in the logic standard cell.
  • FIG. 4 is a perspective view of the FET group in the logic standard cell.
  • FIG. 5 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 6 is a plan view of an intermediate of the logic standard cell.
  • FIG. 7 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 8 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 9 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 10 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 10 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 11 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 12 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 13 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 14 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 15 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 16 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 17 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 18 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 19 is a plan view of an intermediate of the logic standard cell.
  • FIG. 20 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 21 is a longitudinal sectional view of an intermediate body of the logic standard cell.
  • FIG. 22 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 23 is a plan view of an intermediate body of the logic standard cell.
  • FIG. 24 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 25 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • FIG. 26 is a plan view of an intermediate body of the logic standard cell.
  • FIG. 27 is a block diagram of the etching apparatus.
  • Fin-FET fin-type field effect transistor
  • Fig. 1 is a circuit diagram of a logic standard cell.
  • This logic circuit is a NAND circuit with 3 inputs and 1 output.
  • the input signals Vin1, Vin2, and Vin3 are voltage signals, and the output signal Vout is output from the output terminal Tout according to the input values to the input terminals Tin1, Tin2, and Tin3 of the NAND circuit.
  • the NAND circuit includes a first P-type FET (P-FET 1), a second P-type FET (P-FET 2), a third P-type FET (P-FET 3), and a first N-type FET. (N-FET 1), a second N-type FET (N-FET 2), and a third N-type FET (N-FET 3).
  • P-FET 1 P-type FET
  • N-FET 2 a second N-type FET
  • N-FET 3 a third N-type FET
  • an enhancement type FET is shown in the figure, it may be a depletion type FET.
  • the structure of the FET in the figure is a MOS type,
  • the source S of the P-type FET is electrically connected to the power supply potential V +
  • the drain D is electrically connected to the output terminal Tout.
  • the P-type FET is connected in parallel between terminals (power rails) that supply the power supply potential V + and the ground potential GND.
  • Input terminals Tin1, Tin2, and Tin3 are connected to the gates of the P-type FETs, respectively, and input signals Vin1, Vin2, and Vin3 are applied thereto.
  • the three N-type FETs are connected in series between the output terminal Tout and the ground potential GND.
  • the source S of the N-type FET located at the bottom in the figure is electrically connected to the ground potential GND.
  • Input terminals Tin1, Tin2, and Tin3 are connected to the gates of the N-type FETs, respectively, and input signals Vin1, Vin2, and Vin3 are applied thereto.
  • This NAND circuit is composed of a complementary logic circuit (CMOS), and power consumption is suppressed as a characteristic of the CMOS logic circuit.
  • CMOS complementary logic circuit
  • Fig. 2 is a truth table of logic standard cells.
  • the level of the output signal Vout is determined according to the voltage level (H: high level, L: low level) of the input signals Vin1, Vin2, and Vin3. Since it is a NAND circuit, the output signal Vout is at a low level when all three input signals are at a high level, and the output signal Vout is at a high level in other combinations.
  • FIG. 3 is a circuit showing the connection of FET groups in the logic standard cell.
  • Each FET has a source S, a gate G, and a drain D, and a semiconductor region corresponding to each element (electrode) is a source region, a gate region, and a drain region.
  • the source electrode is in contact with the source region
  • the gate electrode is provided on the gate region via an insulating film
  • the drain electrode is in contact with the drain region.
  • the electrical connection is as shown in FIG. 1.
  • the first switch Q1 is interposed between the P-FET 1 and the P-FET 2, and the P-FET 2 Since the second switch Q2 is interposed between the P-FET 3 and a high level is given to these switches (P channel gate), these switches are turned OFF, and between the transistors in the fin for the P-type FET Is prohibited.
  • an additional switch QP P channel gate
  • this drain D is connected to another potential (eg, reset potential) as necessary.
  • a third switch Q3 is interposed between N-FET1 and N-FET2, and a fourth switch Q4 is interposed between N-FET2 and N-FET3, and these switches (N-channel gates) are connected.
  • these switches are turned OFF, and conduction between transistors in the fin for the N-type FET is permitted.
  • an additional switch QN N channel gate
  • this source S is connected to another potential (eg, reset potential) as necessary.
  • FIG. 4 is a perspective view of the FET group in the logic standard cell.
  • Each FET is opposed to a pair of dummy FETs. That is, for the P-FET1, P-FET2, and P-FET3, the first P-type dummy FET (DP-FET1), the second P-type dummy FET (DP-FET2), Third P-type dummy FETs (DP-FETs 3) face each other. Between these P-type FET pairs, a fixed potential line (power supply potential V + ) is arranged.
  • V + power supply potential
  • N-FET1 N-type dummy FET
  • DN-FET2 N-type dummy FET
  • DN-FET3 a third N-type dummy FETs
  • GND ground potential
  • an XYZ three-dimensional orthogonal coordinate system is set, the thickness direction of each layer in the laminated structure is set as the Z-axis direction, and two axes orthogonal to the Z-axis are set as the X-axis and the Y-axis.
  • the height direction of each fin is the positive direction of the Z axis
  • the longitudinal direction is the positive direction of the Y axis
  • the width direction is the X axis direction.
  • the cell height CHT is a distance between the center lines of the fixed potential lines (V + / GND) that are adjacently spaced along the X-axis direction. In this example, the cell height CHT is assumed to be 120 nm or less.
  • FIG. 5 is a longitudinal sectional view of the intermediate body of the logic standard cell
  • FIG. 6 is a plan view of the intermediate body of the logic standard cell.
  • FIG. 5 is a longitudinal section along the dotted line Y1 in FIG.
  • a semiconductor substrate 1 made of Si is prepared, a striped mask MSK1 is patterned on the surface of the semiconductor substrate 1, and the semiconductor substrate 1 is etched through the mask MSK1.
  • photolithography using photoresist coating / development is used.
  • the etching method of the semiconductor substrate (Si) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2 , N 2, or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the semiconductor fins 2 remain directly under the mask, and a plurality of semiconductor fins 2 are erected from above the semiconductor substrate 1.
  • the longitudinal direction of the stripe-shaped mask is the Y-axis direction
  • the distance between the centers of adjacent semiconductor fins 2 in the X-axis direction is 24 nm
  • the height of the semiconductor fins 2 in the Z-axis direction is 120 nm.
  • the width of the top surface of the semiconductor fin 2 in the X-axis direction is 8 nm
  • the width of the bottom surface between the semiconductor fins 2 is 12 nm.
  • the upper part (part with a height of 50 nm from the top) of the semiconductor fin 2 constitutes a transistor, and the lower part (part with a thickness of 70 nm from the bottom) functions as a side wall adjacent to the fixed potential line.
  • the depth of the semiconductor fin 2 in the Y-axis direction is set to 38 nm, for example.
  • FIG. 7 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • an insulating layer IF1 made of silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate, and then the second, fourth, fifth, and seventh from the left
  • the upper mask MSK1 is removed with an organic solvent such as acetone, and the semiconductor fin 2 located immediately below the removed mask is thinned out.
  • the insulating layer IF1 can be formed by sputtering using SiO 2 as a target material. That is, in FIG. 7, the second, fourth, fifth, and seventh semiconductor fins 2 from the left are removed by etching. As a result, the first, third, sixth, and eighth semiconductor fins 2 from the left remain.
  • the semiconductor fin 2 is removed by etching the semiconductor fin in the opening of the mask. A dry etching method can be used for this etching.
  • the etching method of the semiconductor fin (Si) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2 , N 2, or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • a wet etching method can also be used as a method for etching semiconductor fins (Si).
  • Si semiconductor fins
  • HNO 3 + HF and KOH + IPA (isopropyl alcohol) + H 2 O 2 are known for adjusting the etching rate.
  • the etching temperature is set to 20 to 100 ° C. and the etching time is set to 10 to 60 sec. can do.
  • FIG. 8 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • an insulator IF2 made of silicon nitride (Si 3 N 4 ) is embedded in the recess formed by this etching.
  • a CVD method can be used for the deposition of silicon nitride.
  • H 2 is used as a carrier gas
  • SiH 2 Cl 2 is used as a Si source gas
  • NH 3 is used as a nitrogen source gas.
  • FIG. 9 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the unnecessary silicon nitride deposited on the substrate surface by the above-described deposition can be removed by chemical mechanical polishing (CMP) of the surface of the insulating layer IF1.
  • CMP chemical mechanical polishing
  • FIG. 10 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • a mask MSK2 having a partially opened surface is formed on the surface of the substrate (insulating layer IF1) by applying a photoresist and patterning by photolithography.
  • the positions where the second and seventh semiconductor fins exist from the left are opened, and the surface of the insulator IF2 existing at these positions is exposed.
  • These exposed insulators IF2 are removed to the vicinity of the bottom by etching.
  • the method of etching the insulator IF2 Si 3 N 4 ) is as follows.
  • the etching method of the insulator (Si 3 N 4 ) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 120 sec
  • etching gas O 2 , O 3 , SF 6 , SF 5 , SF 4 , SF 3 , SF 2 , Ar, or N 2 can be used instead of CF 4.
  • Etching made of these etchings A mixed gas containing two or more gases selected from a gas group can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • FIG. 11 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the etching method of the insulating layer IF1 can employ chemical etching which is isotropic etching.
  • Etching gas Processed in two steps.
  • the first step uses a mixed gas of HF + NH 3 and the second step uses a mixed gas of HF + SiF 4 .
  • the reason for the two steps is that the first treatment with the mixed gas of HF + NH 3 is to remove a natural oxide film having a different property from IF1 (SiO 2 ) generated in the atmosphere on the surface of the insulating layer IF1 (SiO 2 ).
  • isotropic etching of the insulating layer IF1 (SiO 2 ) is performed in the next step using a mixed gas of HF + SiF 4 .
  • a mixed gas of HF + SiF 4 it takes time to remove the natural oxide film. Therefore, the treatment with a mixed gas of HF + NH 3 is first performed.
  • the etching of the recesses described above expands the lateral width of the recesses and exposes the side surface of the base body made of the insulator IF2 located at the bottom of the recesses.
  • the longitudinal cross-sectional shape of a recessed part is trapezoid, and the horizontal direction width
  • FIG. 12 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • a conductive material 8 for forming the above-described fixed potential line is deposited in the opening of the recess of the insulating layer IF1.
  • the conductive material 8 is not particularly limited as long as it is a metal material, but Ru is used in the present exemplary embodiment.
  • a liner film such as TiN or TaN may be formed as a Ru underlayer.
  • Ru is a platinum group element and has a characteristic of dissolving in acid.
  • tungsten (W), cobalt (Co), or the like can be used as the conductive material 8, but when Ru is used, it has the advantage of lower resistance than these metals. Have.
  • the formation method of the conductive material 8 is a CVD method, and specific formation conditions are as follows.
  • -Material of conductive material 8 Ru -Formation temperature: 200-500 ° C ⁇ Maximum thickness in the Z-axis direction: 30 to 60 nm
  • Source gas Ruthenium carbonyl (Ru 3 (CO) 12 ) ⁇ Carrier gas: Ar
  • the conductive material 8 (Ru) can also be formed using a physical vapor deposition (PVD) method. Further, tungsten (W) or cobalt (Co) can be used for the conductive material 8, but in this case, the conductive material 8 (W) can be formed by a CVD method or a sputtering method. Further, a liner film LF may be provided on the outer peripheral portion of the conductive material 8. TiN, TaN, etc. can be used as the liner film LF. The liner film LF can be formed by a CVD method or a sputtering method. When the liner film LF is formed, after the liner film LF is formed on the entire surface of the substrate, the conductive material 8 is formed thereon. The height of the liner film LF can be adjusted by etching as necessary, and can be the same height as the conductive material 8.
  • FIG. 13 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • silicon nitride (Si 3 N 4 ) as an insulating material is further deposited on the conductive material 8, and the insulating material IF 3 is deposited in the recess and on the mask MSK 2 on the insulating layer IF 1.
  • a CVD method can be used for depositing the insulating material IF3 made of silicon nitride.
  • H 2 is used as a carrier gas
  • SiH 2 Cl 2 is used as a Si source gas
  • NH 3 is used as a nitrogen source gas.
  • the liner film LF shown in FIG. 12 is the same as that shown in FIGS. 13, 14, 15, 16, 17, 17, 18, 20, 21, 22, 23, 24, and 25. Although it exists similarly to FIG. 12, it is omitted in the drawing. Further, when the liner film LF is unnecessary, it can be omitted.
  • FIG. 14 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the upper mask MSK2 is dissolved with an organic solvent such as acetone, and the exposed insulating material and the surface of the insulating layer IF1 are subjected to chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • FIG. 15 is a longitudinal sectional view of an intermediate of the logic standard cell.
  • the insulating layer IF1 SiO 2
  • an oxide film is formed on the surface of the semiconductor fin 2 exposed by the etching.
  • Gate oxide film 10 is formed to cover the exposed surface (gate region) of semiconductor fin 2.
  • the gate oxide film 10 is composed of two layers of oxide films. First, the exposed portion of the semiconductor fin 2 is heated in an oxygen atmosphere to form a thermal oxide film having a thickness of 1.4 nm on the surface. Thereafter, a CVD oxide film having a thickness of 2 nm is formed so as to cover the thermal oxide film. This CVD oxide film is formed in the entire region. Therefore, oxide film 10 having a thickness of 3.4 nm in total is formed.
  • the thickness of the oxidized semiconductor fin 2 in the X-axis direction is 6.5 nm at the position of the top surface and 8.5 nm at the position of the upper end portion of the oxide film 4.
  • a specific method for forming the oxide film (SiO 2 ) using the CVD method is as follows.
  • FIGS. 16 to 18 are longitudinal sectional views of the intermediate body (near the gate) of the logic standard cell.
  • FIG. 19 is a plan view of an intermediate of the logic standard cell. 16 to 18 are vertical cross sections along the dotted line Y1 in FIG.
  • a gate electrode 11 is formed on the semiconductor fin 2 via the oxide film 10.
  • the gate electrode 11 is provided only in a region that functions as a gate region of a transistor or a switch.
  • the method for forming the gate electrode 11 is as follows.
  • a gate conductive material (polysilicon) is formed on a substrate by a CVD method using SiH 4 -based gas as a raw material.
  • an inorganic insulator mask (not shown) is formed on the conductive material layer so that the stripe-shaped region is protected along the X-axis direction and the remaining portion is opened.
  • the inorganic insulator mask is made of an inorganic insulator such as a silicon nitride film.
  • an inorganic insulating layer Si 3 N 4
  • a conductive material polysilicon
  • a photoresist is applied on the inorganic insulating layer.
  • an organic resin mask having the same pattern as the inorganic insulator mask is formed.
  • the organic resin mask is formed by patterning a photoresist by photolithography.
  • the inorganic insulating mask is formed by etching the inorganic insulating layer (Si 3 N 4 ) in the opening using the organic resin mask.
  • the etching method of the inorganic insulating layer (Si 3 N 4 ) is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas CF 4 and O 2 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 120 sec
  • etching gas As the etching gas, SF 6 , SF 5 , SF 4 , SF 3 , SF 2 , Ar, or N 2 can be used instead of CF 4 and O 2. From the etching gas group consisting of these etchings A mixed gas containing two or more selected gases can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the conductive material (polysilicon) located in the opening of the inorganic insulator mask is etched, so that the conductive material remains only on the gate region, and the gate electrode 11 is formed.
  • the etching method of the conductive material is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • Etching gas Cl 2 and HBr ⁇ Etching temperature: 20 ⁇ 120 °C ⁇ Etching time: 5 to 300 sec
  • etching gas Cl 2 or SF 6 can be used instead of Cl 2 and HBr, and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used. You can also.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • a contact hole H1 is formed in a region of the gate electrode 11 immediately above the conductive material 8 (see FIG. 17), and an insulating film 17 (Si 3 N 4 ) is formed in the contact hole H1 (see FIG. 18). .
  • the contact hole H1 is formed by forming a mask having this portion opened and etching the gate electrode 11.
  • the etching method of the gate electrode 11 is dry etching, and the specific conditions of etching at this time are as follows.
  • Etching gas Cl 2 and HBr ⁇ Etching temperature: 20 ⁇ 120 °C ⁇ Etching time: 5 to 300 sec
  • etching gas Cl 2 or SF 6 can be used instead of Cl 2 and HBr, and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used. You can also.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the insulating film 17 Si 3 N 4 is formed by vapor phase growth, and a CVD apparatus or a PVD apparatus can be adopted as a forming apparatus.
  • the specific formation conditions of the insulating film 17 are as follows in the case of the CVD method.
  • Raw materials SiH 2 Cl 2 and HN 3 -Formation temperature: 300-1200 ° C -Formation time: 10 sec to 1800 sec
  • the insulating film 17 is CMPed to embed the insulating film 17 (insulator) in the contact hole. As shown in FIG. 23, the insulating film 17 is buried at 10 locations with respect to the five dummy gate electrodes 11. The insulator 17 is used to separate functions between various elements.
  • FIG. 20 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • the source / drain of the transistor is located at the position of the dotted line Y2.
  • the oxide film 10 is formed on the upper portion of the semiconductor fin 2. However, in forming the source region and the drain region, the oxide film 10 shown in FIG. 15 is removed. The oxide film 10 can be removed at an appropriate time.
  • a sidewall 13 made of SiCN is formed on the surface so as to cover the semiconductor fin 2.
  • the side wall 13 is formed using a PE-CVD (Plasma Enhanced-Chemical Vapor Deposition) method, specifically as follows. Reaction gas: SiH 4 , CH 4 , H 2 , N 2 , (CH 3 ) 3 Si—NH—Si (CH 3 ) 3 (hexamethyldisilazane (HMDS)) -Formation temperature: 200-600 ° C ⁇ Formation time: 10 to 300 sec
  • the initial sidewall 13 covers the entire top of the semiconductor fin 2 and covers the side and top surfaces of the semiconductor fin 2 and the bottom between the fins, but the substrate surface is sputter etched with a rare gas such as argon.
  • the upper side wall of the semiconductor fin 2 and the bottom film between the fins are removed, the upper side is opened, and the side wall 13 is formed.
  • a protective film PN is formed on the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing).
  • the material and forming method of the protective film PN are as follows. ⁇ Material: Resist ⁇ Formation method: Spin coating
  • the sidewall 13 in the region where the P-FET is to be formed (the region where the semiconductor fin 2 is formed on the left side of the drawing) is etched.
  • the side wall 13 on the left side of the drawing has a desired height.
  • the side wall 13 may be formed by crystal growth of the constituent material.
  • the side wall 13 (SiCN) etching method is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus. Specific conditions for etching at this time are as follows.
  • Etching gas CF 4 and H 2 O ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 300 sec
  • COF 2 , OF 2 , O 2 F 2 can be used instead of CF 4 and H 2 O, and two or more gases selected from an etching gas group consisting of these etchings can be used.
  • a mixed gas containing can also be used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the semiconductor fin 2 in the region where the P-FET is to be formed is etched to a position near the upper end of the side wall 13.
  • the etching method of the semiconductor fin 2 (Si) is dry etching, and the specific conditions of etching at this time are as follows.
  • Etching gas CF 4 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 10-60sec
  • etching gas O 2 , N 2, or H 2 can be used instead of CF 4 , and a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the conductive region 14 made of SiGe containing boron at a high concentration is epitaxially grown on the exposed surface of the semiconductor fin 2 for P-FET whose upper portion is etched.
  • the conductive region 14 (SiGe) functions as a conductive source region or drain region in the P-FET, but a CVD (chemical vapor deposition) method is adopted as a crystal growth method.
  • CVD chemical vapor deposition
  • Source gas SiH 4 , GeH 4 -Impurity gas: B (boron) -containing gas-Growth temperature: 550-700 ° C ⁇ Growth time: 15-60 min
  • Boron (B) is a P-type (first conductivity type) impurity in Si
  • phosphorus (P) or arsenic (As) is an N-type (second conductivity type) impurity.
  • Si 2 H 6 can be used instead of SiH 4 as a source gas.
  • a nitride film 161 (Si 3 N 4 ) as a protective film is formed on the entire surface of the substrate, thereby covering the periphery of the exposed P-type conductive region 14.
  • the same CVD method as that for the insulator 17 can be used.
  • the conductive region 15 on the N-FET side is formed.
  • FIG. 21 is a vertical cross-sectional view (Y2 cross section) of the intermediate body of the logic standard cell (in the vicinity of the source / drain).
  • the protective film PN on the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing) is removed by ashing, and the region where the P-FET is to be formed (the semiconductor fin 2 on the left side of the drawing is formed)
  • the protective film PP on the region) is formed.
  • the material and forming method of the protective film PP are the same as the material and forming method of the protective film PN.
  • the sidewall 13 in the region where the N-FET is to be formed (the region where the semiconductor fin 2 is formed on the right side of the drawing) is etched.
  • the side wall 13 on the right side of the drawing has a desired height.
  • the side wall 13 may be formed by crystal growth of the constituent material.
  • the etching method for the right side wall 13 (SiCN) is the same as the etching method for the left side wall 13 described above.
  • the semiconductor fin 2 in the region where the N-FET is to be formed is etched to a position near the upper end of the side wall 13.
  • the etching method for the right semiconductor fin 2 (Si) at this time is the same as the etching method for the left semiconductor fin 2 described above.
  • a conductive region 15 made of Si containing nitrogen, phosphorus, arsenic or the like at a high concentration is epitaxially grown on the exposed surface of the semiconductor fin 2 for N-FET whose upper portion is etched.
  • the conductive region 15 functions as a conductive source region or drain region in the N-FET, but a CVD (chemical vapor deposition) method is adopted as a crystal growth method.
  • the specific conditions for crystal growth at this time are as follows.
  • the impurity gas in addition to N 2 , a gas containing P, As, Sb, or the like that becomes N-type impurities can be used.
  • a P-type impurity such as B or Al is used.
  • the protective film PP is removed by ashing. Further, as shown in FIG. 22, an oxide film 16 (SiO 2 ) is formed so as to cover the entire surface of the substrate. Further, as shown in FIG. 22, a nitride film (Si 3 N 4 ) 162 and an oxide film 16 (SiO 2 ) are sequentially formed so as to cover the entire surface of the substrate.
  • the nitride film 162 can be formed by a CVD method. The method of forming the nitride film 162 is the same as that of the nitride film 161.
  • FIG. 22 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • the surface position of the oxide film 16 is higher than the height of the conductive region 14 and the conductive region 15.
  • the formation method of the oxide film 16 is film formation or coating, and CVD / PVD or spin coating can be adopted as the forming apparatus.
  • a specific method for forming the oxide film 16 (SiO 2 ) is a CVD method as follows.
  • the oxide film 16 can also be formed by using the PVD method or spin coating.
  • the formation temperature of the CVD method can be set to 300 to 1200 ° C., and O 3 can be used instead of O 2 .
  • Perhydropolysilazane can be used in a coating method by spin coating.
  • CMP chemical mechanical polishing
  • the surface of the oxide film 16 is planarized by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a region (on the P-FET) on the conductive material 8 of the oxide film 16 is opened. For this opening, formation of a mask using photolithography and etching of the oxide film 16 are used. Specific conditions for the oxide film (SiO 2 ) etching are as follows.
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5-60sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, CHF 3, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • FIG. 23 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • Similar patterning and etching of the oxide film 16 are further performed to expose the source region (conductive region) 14 and the drain region (conductive region) 15, and then the insulating material exposed by partial removal of the oxide film 16.
  • IF3 (Si 3 N 4 ) and the nitride film 161 and the nitride film 162 on the surface of the source region 14 and the drain region 15 are removed by etching to expose the conductive material 8 and the source and drain regions on the P-FET side.
  • FIG. 24 is a vertical cross-sectional view (Y2 cross section) of the intermediate body (in the vicinity of the source / drain) of the logic standard cell.
  • an electrode material E1 is deposited on the substrate surface.
  • the electrode material E1 contacts the conductive material 8 and the source region 14 on the P-FET side, and contacts the drain region 15 on the N-FET side.
  • a liner film made of TaN or TiN may be formed as a base layer before the electrode material E1.
  • the electrode material E1 is made of Ru, Co, or W.
  • an oxide film 27 (SiO 2 ) is formed on the substrate surface, and the surface is planarized by CMP.
  • the forming method of the oxide film 27 is vapor phase growth, and an ALD apparatus or a CVD apparatus can be adopted as the forming apparatus.
  • the oxide film 16 can also be formed by using an ALD method, a PVD method, or spin coating.
  • the formation temperature of the CVD method can be set to 300 to 1200 ° C., and O 3 can be used instead of O 2 .
  • Perhydropolysilazane can be used in a coating method by spin coating.
  • a contact hole is formed in the oxide film 27, and a contact electrode 28 is formed in the contact hole.
  • the contact hole is formed by forming a mask on the oxide film 27 and etching through the mask. In this mask, a photoresist is applied on the exposed surface of the oxide film 27, and this is exposed and developed, so that only the source region and drain region in the N-FET formation scheduled region and the region on the gate electrode are opened. To form.
  • the oxide film 27 is etched through this mask, and the etching is stopped when the electrode material E1 is exposed.
  • the etching method for the oxide film 27 (SiO 2 ) at this time may be dry etching similar to that for the oxide film 16 described above.
  • an electron cyclotron resonance plasma (ECR plasma) is used.
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • SWP surface wave plasma
  • the material of the contact electrode 28 is made of ruthenium, Co or W, and can be formed by CVD or PVD.
  • the forming temperature is 200 to 600 ° C.
  • a low-k (low dielectric constant material) SiOC is formed on the insulating film 16 as an interlayer insulating film 29, and a line-shaped recess extending in the Y-axis direction is formed on the SiOC. Then, the signal wiring 30 is formed.
  • an interlayer insulating film material having a low dielectric constant is used, the inter-wiring capacitance can be reduced.
  • SiO 2 is known as the material for the interlayer insulating film, but the relative dielectric constant is about 4.2 to 4.0, and the relative dielectric constant is preferably 3.0 or less.
  • a carbon-enhanced silicon oxide film (SiOC film) of PE-CVD (Plasma Enhanced-Chemical Vapor Deposition) having a relative dielectric constant k 2.9 is known.
  • the formation method of the interlayer insulating film 29 is a PE-CVD method, and a PE-CVD apparatus can be adopted as the formation apparatus.
  • the etching method of SiOC constituting the interlayer insulating film is dry etching, and a capacitively coupled plasma (CCP) type can be adopted as an etching apparatus.
  • CCP capacitively coupled plasma
  • Etching gas C 4 F 8 ⁇ Etching temperature: 20 ⁇ 100 °C ⁇ Etching time: 5 to 300 sec
  • etching gas CF 2 , CF 3 , C 2 F 2 , C 2 F 4, C 2 F 6, Ar, N 2, O 2, or O 3 may be used instead of C 4 F 8. It is also possible to use a mixed gas containing two or more gases selected from an etching gas group consisting of these etchings.
  • an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, an inductively coupled plasma (ICP) type, and a surface wave plasma (SWP) type are adopted.
  • the material of the signal wiring 30 is made of Cu, the forming method is plating, the forming temperature is room temperature, and the deposition of the material is finished when the signal wiring is filled with this material. Thereafter, the surface of the interlayer insulating film 29 is CMPed to remove excess material.
  • the electrode material E1 formed on the drain region and the source region on the N-FET side is connected to the signal wiring 30, and the gate electrode 11 is connected to another signal wiring 30 (see FIG. 25).
  • the number of signal wirings 30 is plural, and can be connected to various elements as necessary. Note that, in the Y2 cross section, the source region in the P-FET and the drain region in the N-FET are shown, but this cross sectional structure is the same in the XZ cross section passing through the source region in the P-FET.
  • the XZ cross section passing through the drain region of the P-FET and the source region of the N-FET is the same as the cross section passing through the drain region of the N-FET forming region of the Y2 cross section, or Y2
  • the contact electrode has the same shape as the shape extending upward from each electrode material E1.
  • the XZ cross section passing through the source region of the N-FET 3 is a cross section obtained by inverting the left and right of the Y2 cross section, and the source region of the N-FET 3 is connected to a fixed potential line (GND) made of the conductive material 8. .
  • GND fixed potential line
  • FIG. 25 is a plan view of an intermediate of the logic standard cell.
  • a plurality of P-type fin-type transistors P-FET1, P-FET2, and P-FET3, and a P-type fin-type dummy FET, DP-FET1, DP-FET2, and DP-FET3 are formed, and a plurality of N-type fin-type transistors N-FET1, N-FET2, and N-FET3, and an N-type fin-type dummy FET, DN- FET1, DN-FET2, and DN-FET3 are formed.
  • the input signals Vin1, Vin2, Vin3 and the high level control signal (High) are input to the signal wiring 30 in FIG. 25 (Y1 cross section), and the output signal Vout is P-FET1, P It is taken out from the signal wiring 30 connected to the drain regions of -FET2 and P-FET3, but the drain region of N-FET1 is electrically connected to the signal wiring 30 of the output signal Vout. Since different signal wirings 30 are connected to the gate electrode of the transistor and the gate electrodes of the switches Q1 to Q4, different signals or biases can be given to them. Note that although the gate electrode extends in the Z-axis direction, the gate electrode may be made of two or more kinds of materials with the vicinity of the central position in the Z-axis direction as a boundary.
  • the manufacturing method of the semiconductor device shown in FIGS. 12 and 13 is separated from the first fin group (the right side in FIG. 12) including the pair of semiconductor fins 2 and the first fin group. And a second fin group (left side in FIG. 12) composed of a pair of semiconductor fins 2.
  • the first fin group constitutes a fin-type P-type field effect transistor including a source region, a gate region, and a drain region.
  • the second fin group includes a first semiconductor fin, and the second fin group includes a second semiconductor fin constituting a fin-type N-type field effect transistor including a source region, a gate region, and a drain region, and the source region of the first semiconductor fin is connected
  • a semiconductor device comprising: a fixed potential line, a recess is provided between the semiconductor fins of the first fin group, and a recess is provided between the semiconductor fins of the second fin group.
  • the conductive material 8 embedded between the semiconductor fins is aligned by being embedded in the concave portion of the insulating layer IF1.
  • (Power rail) can be formed easily.
  • the conductive material 8 has an etching resistance to the etching material of the insulating layer IF1 as the base body (insulator IF1), the insulating layer IF1 is moved downward by isotropically etching the concave portion of the insulating layer IF1.
  • the lateral width of the recess is expanded without being etched, and the conductive material 8 is embedded therein, whereby a fixed potential line having a width sufficient to supply power can be formed.
  • the conductive material 8 is formed so as to be in contact with the upper surface and the side surface of the base body (insulator IF2). In this case, there is an effect of ensuring insulation with respect to the base body.
  • a comparative example there is a method in which fins are formed at regular intervals, the intervals are wide, and the recesses are covered with a nitride film and an oxide film, and the oxide film is etched to form a groove of the power supply wiring. This method becomes difficult as the distance between the two decreases.
  • the dummy fin portion is hollowed out to expand the width of the trench, thereby securing the location of the power supply wiring and maintaining the insulation from the underlying semiconductor substrate 1 by the above structure.
  • the insulating layer IF1 is made of silicon oxide
  • the base body (insulator IF2) is made of silicon nitride.
  • Silicon nitride has a sufficient etching resistance against a silicon oxide etching material.
  • As an etching material for silicon oxide C 4 F 8 can be used, and these materials hardly etch silicon nitride.
  • the base body (insulator IF2) is formed by etching a dummy fin (insulator IF2) embedded in the recess of the insulating layer IF1, and after the base body is formed, The inner surface of the recess is etched, and the lateral width of the recess is expanded. According to this method, a concave portion having a sufficient lateral width can be easily formed. Therefore, a fixed potential line having a sufficient width can be formed by embedding the conductive material 8 in the concave portion.
  • the dummy fin (insulator IF2) shown in FIG. 10 is etched by capacitively coupled plasma (CCP) type, electron cyclotron resonance plasma (ECR plasma) type, helicon wave plasma (HWP) type, inductively coupled plasma (ICP). It is characterized by plasma etching using a type or surface wave plasma (SWP) type plasma processing apparatus.
  • CCP capacitively coupled plasma
  • ECR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma
  • the first fin group (P-FET) composed of a pair of semiconductor fins 2 and the second fin composed of a pair of semiconductor fins separated from the first fin group.
  • a fin group (N-FET), and the first fin group (P-FET) includes a first semiconductor fin constituting a fin-type P-type field effect transistor including a source region, a gate region, and a drain region.
  • the second fin group (N-FET) includes a second semiconductor fin constituting a fin-type N-type field effect transistor including a source region, a gate region, and a drain region, and includes a first fin group (P-FET).
  • the region between the semiconductor fins 2 includes a conductive material 8 embedded up to a position lower than any of the top surfaces of the semiconductor fins, and is fixed to the source region of the semiconductor fins 2.
  • FIG. 27 is a block diagram of an etching apparatus using plasma.
  • the controller CONT controls the power supply BV to generate plasma from the plasma generation reduced PG.
  • the generated plasma is an etching gas plasma supplied from the gas supply source 100 into the processing container 102, and the amount of the etching gas is controlled by the controller CONT.
  • the plasma gas moves toward the substrate W (wafer) and etches various materials on the substrate W.
  • the substrate W is fixed by an electrostatic chuck CK, and the temperature of the substrate W is adjusted by the heater 105.
  • the electrostatic chuck CK is connected to the ground in the controller CONT via the matching unit MG, and the heater 105 is connected to the controller CONT via the heater power source 104.
  • An exhaust pipe 111 is connected to the processing container 102 and is connected to an exhaust device 110 (vacuum pump) via a pressure control valve PCV.
  • the apparatus shown in the figure includes a CCP type etching apparatus, an electron cyclotron resonance plasma (ECR plasma) type, a helicon wave plasma (HWP) type, and an inductively coupled plasma (ICP) depending on the form of the plasma generation source PG. It functions as a type, surface wave plasma (SWP) type plasma processing apparatus, and can perform the etching described above.
  • CCR plasma electron cyclotron resonance plasma
  • HWP helicon wave plasma
  • ICP inductively coupled plasma

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Abstract

絶縁層の凹部の底部に、絶縁層のエッチング材料に対してエッチング耐性のある材料（絶縁体）からなる下地体を備えた中間体を用意する第1工程と、絶縁層の凹部内の下地体の側面及び上面に当たるように導電材料を埋め込む第２工程とを備えており、この製造方法によれば、フィン型のＦＥＴを含む半導体装置において、半導体フィン間に埋め込まれる導電材料は、絶縁層の凹部に埋め込むことでアライメントされるので、導電材料からなる固定電位ライン（パワーレール）を容易に形成することができる。

Description

半導体装置及びその製造方法
　本開示の例示的実施形態は、フィン型の電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）を含む半導体装置及びその製造方法に関する。
　近年のロジック・スタンダード・セルは、複数のフィン型の電界効果トランジスタ（以下、ＦＥＴ）を含んで構成されており、ロジック回路の最小単位の高さ（セルハイト）を縮小化する試みが行われている。セルハイトが小さくなると、スケーリング則に基づき、消費電力が低下し、回路の動作速度が増加するからである。
　特許文献１には、フィン型のＦＥＴを備えたロジック・スタンダード・セルにおいて、複数のパワーレール（電源ライン／グランドライン）を埋め込む構造が開示されている。隣接する２本のパワーレール間の寸法がセルハイトとなる。その他のフィン型のＦＥＴは、例えば、特許文献５に開示されている。
　なお、フィン型のＦＥＴではないが、関連技術として、特許文献２はメモリのビット線を埋め込む技術を開示し、特許文献３及び特許文献４はキャパシタを開示している。
米国特許出願公開２０１７／００６２４２１号公報 特開２０１１－１５１１０６１号公報 特開平１０－５０９５１号公報 特開２００１－２１７４０７号公報 特開２０１５－１５９２８４号公報
　しかしながら、フィン型のＦＥＴを含む半導体装置において、パワーレール（固定電位ライン）を容易に形成することは難しかった。容易に固定電位ラインを形成することが可能な半導体装置及びその製造方法が求められている。
　上述の課題を解決するため、第1の半導体装置の製造方法は、一対の半導体フィンからなる第１フィン群と、前記第１フィン群から離間し、一対の半導体フィンからなる第２フィン群と、を備え、前記第１フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、前記第２フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、前記第１半導体フィンの前記ソース領域が接続される固定電位ラインと、を備える半導体装置の製造方法において、前記第1フィン群の前記半導体フィン間に凹部を有し、且つ、前記第２フィン群の前記半導体フィン間に凹部を有する絶縁層を備え、前記凹部の底部に、前記絶縁層のエッチング材料に対してエッチング耐性のある材料からなる下地体を備えた中間体を用意する第1工程と、前記絶縁層の前記凹部内の前記下地体の側面及び上面に当たるように導電材料を埋め込む第２工程とを備える、ことを特徴とする。
　この製造方法によれば、フィン型のＦＥＴを含む半導体装置において、半導体フィン間に埋め込まれる導電材料は、絶縁層の凹部に埋め込むことでアライメントされるので、導電材料からなる固定電位ライン（パワーレール）を容易に形成することができる。なお、導電材料は、下地体は、絶縁層のエッチング材料に対してエッチング耐性があるため、絶縁層の凹部をエッチングすることで、絶縁層が下方にエッチングされることなく、凹部の横方向幅が広がり、この中に導電材料を埋め込むことで、電源を供給するのに十分な幅の固定電位ラインを形成することができる。
　また、導電材料は、下地体の上面及び側面に接触するように形成されており、導電材料の位置決めがされると共に、下地体は、その下部に位置する基板と導電材料との接触を阻止しているので、基板電位と導電材料との電位を分離することができ、導電材料を電源ラインとして機能させることができる。
　第２の半導体装置の製造方法においては、前記絶縁層は、シリコン酸化物からなり、前記下地体は、シリコン窒化物からなることを特徴とする。シリコン窒化物は、シリコン酸化物のエッチング材料に対しては、十分なエッチング耐性を有している。
　第３の半導体装置の製造方法においては、前記下地体は、前記絶縁層の前記凹部内に埋め込まれたダミーフィンをエッチングすることで形成され、前記下地体の形成後、前記凹部の内側面が等方性エッチングされ、前記凹部の横方向幅が拡張されることを特徴とする。
　当該方法によれば、十分な横方向幅を有する凹部を容易に形成することができ、したがって、凹部内に導電材料を埋め込むことで、十分な幅の固定電位ラインを形成することができる。
　第４の半導体装置の製造方法においては、前記ダミーフィンのエッチングは、容量結合プラズマ（ＣＣＰ）型、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、又は、表面波プラズマ（ＳＷＰ）型のプラズマ処理装置を用いたプラズマエッチングであることを特徴とする。
　一態様に係る半導体装置は、一対の半導体フィンからなる第１フィン群と、前記第１フィン群から離間し、一対の半導体フィンからなる第２フィン群と、を備え、前記第１フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、前記第２フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、前記第１フィン群の前記半導体フィン間の領域内に埋設された導電材料を含み、前記半導体フィンのソース領域に接続される固定電位ラインと、前記導電材料の下部に位置し、その側面と上面に前記導電材料が接触し、シリコン窒化物からなる下地体と、を備えることを特徴とする。
　この半導体装置においては、固定電位ラインを容易に形成することでき、したがって、セルハイトが小さい半導体装置を製造できるので、消費電力を低減し、動作速度を増加させることができる。
　例示的実施形態に係る半導体装置の製造方法によれば、パワーレールを容易に形成することができ、したがって、セルハイト（パワーレールの間隔）の小さい半導体装置を容易に製造することができる。
図１は、ロジック・スタンダード・セルの回路図である。 図２は、ロジック・スタンダード・セルの真理値表である。 図３は、ロジック・スタンダード・セルにおけるＦＥＴ群の結線を示す回路である。 図４は、ロジック・スタンダード・セルにおけるＦＥＴ群の斜視図である。 図５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図６は、ロジック・スタンダード・セルの中間体の平面図である。 図７は、ロジック・スタンダード・セルの中間体の縦断面図である。 図８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図９は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１０は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１１は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１２は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１３は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１４は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１６は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１７は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１８は、ロジック・スタンダード・セルの中間体の縦断面図である。 図１９は、ロジック・スタンダード・セルの中間体の平面図である。 図２０は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２１は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２２は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２３は、ロジック・スタンダード・セルの中間体の平面図である。 図２４は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２５は、ロジック・スタンダード・セルの中間体の縦断面図である。 図２６は、ロジック・スタンダード・セルの中間体の平面図である。 図２７は、エッチング装置のブロック図である。
　以下、フィン型の電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）を含む半導体装置及びその製造方法について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
　図１は、ロジック・スタンダード・セルの回路図である。
　この論理回路は、３入力１出力のＮＡＮＤ回路である。入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３は、電圧信号であり、ＮＡＮＤ回路の入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３への入力値に応じて、出力信号Ｖｏｕｔを出力端子Ｔｏｕｔから出力する。ＮＡＮＤ回路は、第１のＰ型のＦＥＴ（Ｐ－ＦＥＴ１）、第２のＰ型のＦＥＴ（Ｐ－ＦＥＴ２）、第３のＰ型のＦＥＴ（Ｐ－ＦＥＴ３）、第１のＮ型のＦＥＴ（Ｎ－ＦＥＴ１）、第２のＮ型のＦＥＴ（Ｎ－ＦＥＴ２）、第３のＮ型のＦＥＴ（Ｎ－ＦＥＴ３）を備えている。同図では、エンハンスメント型のＦＥＴが示されているが、これはデプレッション型のＦＥＴであってもよい。同図のＦＥＴの構造は、ＭＯＳ型であるが、接合型のＦＥＴを採用することも可能である。
　ＮＡＮＤ回路においては、Ｐ型のＦＥＴのソースＳを電源電位Ｖ＋に電気的に接続し、
ドレインＤを出力端子Ｔｏｕｔに電気的に接続する。換言すれば、Ｐ型のＦＥＴは、電源電位Ｖ＋及びグランド電位ＧＮＤを与える端子（パワーレール）間で、並列に接続されて
いる。Ｐ型のＦＥＴのゲートには、それぞれ入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３が接続され、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３が与えられる。
　３個のＮ型のＦＥＴは、出力端子Ｔｏｕｔとグランド電位ＧＮＤとの間で直列に接続されている。同図中の一番下に位置するＮ型のＦＥＴのソースＳはグランド電位ＧＮＤに電気的に接続されている。Ｎ型のＦＥＴのゲートには、それぞれ入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３が接続され、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３が与えられる。このＮＡＮＤ回路は、相補型の論理回路（ＣＭＯＳ）から構成されており、ＣＭＯＳ論理回路の特性として、電力消費が抑制されている。
　図２は、ロジック・スタンダード・セルの真理値表である。
　入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３の電圧のレベル（Ｈ：ハイレベル、Ｌ：ローレベル）に応じて、出力信号Ｖｏｕｔのレベルが決定される。ＮＡＮＤ回路であるため、３つの入力信号の全てがハイレベルの場合に、出力信号Ｖｏｕｔはローレベルとなり、その他の組み合わせの場合には、出力信号Ｖｏｕｔはハイレベルとなる。
　図３は、ロジック・スタンダード・セルにおけるＦＥＴ群の結線を示す回路である。
　各ＦＥＴは、ソースＳ、ゲートＧ、ドレインＤを備えており、それぞれの要素（電極）に対応する半導体領域をソース領域、ゲート領域、ドレイン領域とする。ソース電極はソース領域に接触しており、ゲート電極は絶縁膜を介してゲート領域上に設けられており、ドレイン電極はドレイン領域に接触している。電気的な接続は、図１に示した通りであるが、フィン型のＦＥＴでＮＡＮＤ回路を構成する場合、Ｐ－ＦＥＴ１とＰ－ＦＥＴ２との間に第１スイッチＱ１が介在し、Ｐ－ＦＥＴ２とＰ－ＦＥＴ３との間に第２スイッチＱ２が介在し、これらのスイッチ（Ｐチャネルゲート）にハイレベルが与えられることで、これらのスイッチをＯＦＦとし、Ｐ型ＦＥＴ用のフィン内におけるトランジスタ間の導通を禁止している。なお、同図では、付加的なスイッチＱＰ（Ｐチャネルゲート）が、Ｐ－ＦＥＴ３のドレインＤに接続されており、必要に応じて、このドレインＤを他の電位（例：リセット電位）に接続することができるが、付加的なスイッチＱＰはなくてもよい。
　一方、Ｎ－ＦＥＴ１とＮ－ＦＥＴ２との間には第３スイッチＱ３が介在し、Ｎ－ＦＥＴ２とＮ－ＦＥＴ３との間に第４スイッチＱ４が介在し、これらのスイッチ（Ｎチャネルゲート）にハイレベルが与えられることで、これらのスイッチをＯＦＦとし、Ｎ型ＦＥＴ用のフィン内におけるトランジスタ間の導通を許可している。なお、同図では、付加的なスイッチＱＮ（Ｎチャネルゲート）が、Ｎ－ＦＥＴ３のソースＳに接続されており、必要に応じて、このソースＳを他の電位（例：リセット電位）に接続することができるが、付加的なスイッチＱＮはなくてもよい。
　図４は、ロジック・スタンダード・セルにおけるＦＥＴ群の斜視図である。
　各ＦＥＴには、対となるダミーＦＥＴが対向している。すなわち、Ｐ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３に対しては、ダミーＦＥＴとして、第１のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ１）、第２のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ２）、第３のＰ型のダミーＦＥＴ（ＤＰ－ＦＥＴ３）がそれぞれ対向している。これらのＰ型のＦＥＴ対の間には、固定電位ライン（電源電位Ｖ＋）が配置されている。
　同様に、Ｎ－ＦＥＴ１、Ｎ－ＦＥＴ２、Ｎ－ＦＥＴ３に対しては、ダミーＦＥＴとして、第１のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ１）、第２のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ２）、第３のＮ型のダミーＦＥＴ（ＤＮ－ＦＥＴ３）が、それぞれ対向している。これらのＮ型のＦＥＴ対の間には、固定電位ライン（グランド電位ＧＮＤ）が配置されている。
　なお、説明においては、ＸＹＺ三次元直交座標系を設定し、積層構造における各層の厚み方向をＺ軸方向とし、Ｚ軸に直交する２軸をＸ軸及びＹ軸に設定する。各フィンの高さ方向はＺ軸の正方向であり、長手方向はＹ軸の正方向であり、幅方向はＸ軸方向であるとする。セルハイトＣＨＴは、Ｘ軸方向に沿って隣接して離間した固定電位ライン（Ｖ＋／ＧＮＤ）の中心線間の距離で、本例では、１２０ｎｍ以下を想定している。
　以下、上述の構造のロジック・スタンダード・セルの製造方法について説明する。
　図５は、ロジック・スタンダード・セルの中間体の縦断面図であり、図６は、ロジック・スタンダード・セルの中間体の平面図である。図５は、図６における点線Ｙ１に沿った縦断面である。
　まず、Ｓｉからなる半導体基板１を用意し、半導体基板１の表面上にストライプ状のマスクＭＳＫ１をパターニングし、このマスクＭＳＫ１を介して、半導体基板１をエッチングする。マスクのパターニングは、フォトレジストの塗布・現像を用いたフォトリソグラフィを用いる。
　半導体基板（Ｓｉ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　当該エッチングにより、半導体フィン２がマスク直下に残留し、半導体基板１上から複数の半導体フィン２が立設することになる。ストライプ状のマスクの長手方向は、Ｙ軸方向であり、隣接する半導体フィン２の中心間のＸ軸方向の間隔は２４ｎｍ、半導体フィン２のＺ軸方向の高さは、１２０ｎｍである。半導体フィン２の頂面におけるＸ軸方向の幅は８ｎｍ、半導体フィン２間の底面の幅は１２ｎｍである。半導体フィン２の上部（上から高さ５０ｎｍの部分）はトランジスタを構成し、下部（下から７０ｎｍの部分）は、固定電位ラインに隣接する側壁として機能する。半導体フィン２のＹ軸方向の奥行は、例えば３８ｎｍに設定する。著しく消費電力を低減させることが可能な寸法は、上記の通りであるが、各寸法は±１０％の変更をしても、消費電力を低減させることができる。
　図７は、ロジック・スタンダード・セルの中間体の縦断面図である。
　複数の半導体フィン２を形成した後、基板全体の表面上に、シリコン酸化物（ＳｉＯ２）からなる絶縁層ＩＦ１を堆積し、続いて、左から２本目、４本目、５本目、７本目の上部のマスクＭＳＫ１をアセトンなどの有機溶剤により除去し、除去されたマスクの直下に位置する半導体フィン２を間引き除去する。絶縁層ＩＦ１の形成は、ＳｉＯ２をターゲット材料とするスパッタ法を用いることができる。すなわち、図７において、左から２本目、４本目、５本目、７本目の半導体フィン２をエッチングにより、除去する。これにより、左から１本目、３本目、６本目、８本目の半導体フィン２が残留する。半導体フィン２の除去は、マスクの開口内の半導体フィンをエッチングすることで行うが、このエッチングにはドライエッチング法を用いることができる。
　半導体フィン（Ｓｉ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　また、半導体フィン（Ｓｉ）のエッチング方法として、ウエットエッチング方法を使用することもできる。エッチング液としては、ＨＮＯ３＋ＨＦ、またエッチング速度を調整する場合ＫＯＨ＋ＩＰＡ（イソプロピルアルコール）＋Ｈ２Ｏ２などが知られており、例えば、エッチング温度は２０～１００℃、エッチング時間は１０～６０ｓｅｃに設定することができる。
　図８は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、絶縁層ＩＦ１のエッチングが、半導体基板１の表面に到達するまで行われた後、このエッチングより形成された凹部内に、シリコン窒化物（Ｓｉ３Ｎ４）からなる絶縁体ＩＦ２を埋設する。シリコン窒化物の堆積にあたっては、ＣＶＤ法を用いることができる。キャリアガスとしてＨ２、Ｓｉ原料ガスとしてＳｉＨ２Ｃｌ２、窒素原料ガスとしてＮＨ３を用い、これらのガスを温度７００℃～１４００℃の間で基板上に供給し、窒化シリコンを絶縁層ＩＦ１の凹部内及び上部露出表面上に形成する。
　図９は、ロジック・スタンダード・セルの中間体の縦断面図である。
　前述の堆積により基板表面上に堆積した不要な窒化シリコンは、絶縁層ＩＦ１の表面を化学機械研磨（ＣＭＰ）することで、除去することができる。
　図１０は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、基板（絶縁層ＩＦ１）の表面上に、一部分が開口したマスクＭＳＫ２をフォトレジストの塗布とフォトリソグラフィによるパターニングによって形成する。このマスクＭＳＫ２は、左から２番目と、７番目に半導体フィンが存在した位置が開口しており、この位置に存在する絶縁体ＩＦ２の表面が露出する。これらの露出した絶縁体ＩＦ２をエッチングによって、その底部の近傍まで除去する。絶縁体ＩＦ２（Ｓｉ３Ｎ４）のエッチング方法は、以下の通りである。
　絶縁体（Ｓｉ３Ｎ４）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：５～１２０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｏ３、ＳＦ６、ＳＦ５、ＳＦ４、ＳＦ３、ＳＦ２、Ａｒ又はＮ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　これにより、左から２番目と、７番目の半導体フィンが存在した位置において、凹部の底部のみに僅かなシリコン窒化物が残留した絶縁体ＩＦ２の下地体が形成される。
　図１１は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、マスクＭＳＫ２の直下において露出した２つの凹部（絶縁層ＩＦ１（ＳｉＯ２）
）をさらにエッチングし、凹部の開口幅を拡張する。
　絶縁層ＩＦ１のエッチング方法は、等方性エッチングであるケミカルエッチングを採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：２ステップで処理され、第一のステップはＨＦ＋ＮＨ３の混合ガス、第二のステップはＨＦ＋ＳｉＦ４の混合ガス、それぞれのガスが使用される。
・ガス流量：
第一のステップ：ＨＦが１００～５００ｓｃｃｍ、ＮＨ３が１～１０ｓｃｃｍ
第二のステップ：ＨＦが１００～５００ｓｃｃｍ、ＳｉＦ４が３０～１５０ｓｃｃｍ
・エッチング圧力：１～１０Ｔｏｒｒ（両ステップ同じ圧力）
・エッチング温度：１００～２５０℃（両ステップ同じ温度）
・エッチング時間：３０～１８０ｓｅｃ（両ステップこの範囲）
２ステップにする理由は最初のＨＦ＋ＮＨ３の混合ガスによる処理は絶縁層ＩＦ１（ＳｉＯ２）の表面に大気下で生じた、ＩＦ１（ＳｉＯ２）とは性状の異なる自然酸化膜などを除去するためのステップであり、次のＨＦ＋ＳｉＦ４の混合ガスによるステップにおいて絶縁層ＩＦ１（ＳｉＯ２）の等方エッチングが行われる。ＨＦ＋ＳｉＦ４のみの熱処理では自然酸化膜の除去に時間がかかるため、最初にＨＦ＋ＮＨ３の混合ガスによる処理を行う。
　上述の凹部のエッチングにより、凹部の横方向の幅が拡張し、また、凹部の底部に位置する絶縁体ＩＦ２からなる下地体の側面が露出する。なお、凹部の縦断面形状は、台形であり、底辺に近い方の横方向幅が、開口端の横方向幅よりも広い。
　図１２は、ロジック・スタンダード・セルの中間体の縦断面図である。
　絶縁層ＩＦ１の凹部の開口内に上述の固定電位ラインを構成するための導電材料８を堆積する。導電材料８は、金属材料であれば特に制限はないが、本例示的実施形態ではＲｕを用いる。Ｒｕの形成前に、ＴｉＮやＴａＮなどのライナー膜をＲｕの下地層として形成してもよい。Ｒｕは白金族元素であり、酸に対して溶解するという特性を有する。導電材料８としては、Ｒｕの他に、タングステン（Ｗ）、コバルト（Ｃｏ）などを用いることが可能であるが、Ｒｕを用いた場合には、これらの金属よりも、低抵抗という優位性を有する。
　導電材料８（Ｒｕ）の形成方法は、ＣＶＤ法であり、具体的な形成条件は以下の通りである。
・導電材料８の材料：Ｒｕ
・形成温度：２００～５００℃
・Ｚ軸方向の最大厚み：３０～６０ｎｍ
・原料ガス：ルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）
・キャリアガス：Ａｒ
　なお、導電材料８（Ｒｕ）は、物理気相成長（ＰＶＤ）法を用いて形成することも可能である。また、導電材料８にタングステン（Ｗ）やコバルト（Ｃｏ）を用いることが可能であるが、この場合、導電材料８（Ｗ）は、ＣＶＤ法またはスパッタ法を用いて形成することができる。また導電材料８の外周部にはライナー膜ＬＦを備えていても良い。ライナー膜ＬＦとしてはＴｉＮやＴａＮなどが使用できる。ライナー膜ＬＦはＣＶＤ法、またはスパッタ法により成膜することができる。ライナー膜ＬＦを形成する場合、ライナー膜ＬＦを基板表面の全面上に形成後、導電材料８をその上に形成する。ライナー膜ＬＦの高さは、必要に応じて、エッチングして調整することができ、導電材料８と同一の高さとすることができる。
　図１３は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、導電材料８上に、さらに、絶縁材料としてのシリコン窒化物（Ｓｉ３Ｎ４）を堆積し、上記の凹部内及び絶縁層ＩＦ１上のマスクＭＳＫ２上まで、当該絶縁材料ＩＦ３を堆積する。シリコン窒化物からなる絶縁材料ＩＦ３の堆積にあたっては、ＣＶＤ法を用いることができる。キャリアガスとしてＨ２、Ｓｉ原料ガスとしてＳｉＨ２Ｃｌ２、窒素原料ガスとしてＮＨ３を用い、これらのガスを温度７００℃～１４００℃の間で基板上に供給し、窒化シリコンを絶縁層ＩＦ１の凹部内及び上部露出表面上に形成する。なお、図１２に示したライナー膜ＬＦは、図１３、図１４、図１５、図１６、図１７、図１８、図２０、図２１、図２２、図２３、図２４、図２５においても、図１２と同様に存在するが、図面上は省略している。また、ライナー膜ＬＦが不要な場合は、これを省略することができる。
　図１４は、ロジック・スタンダード・セルの中間体の縦断面図である。
　しかる後、上部のマスクＭＳＫ２をアセトンなどの有機溶剤で溶解し、露出した絶縁材料と絶縁層ＩＦ１の表面を化学機械研磨（ＣＭＰ）する。
　図１５は、ロジック・スタンダード・セルの中間体の縦断面図である。
　次に、絶縁層ＩＦ１（ＳｉＯ２）をエッチングして、その厚みを半減させ、続いて、エッチングにより露出した半導体フィン２の表面上に酸化膜を形成する。半導体フィン２の露出表面（ゲート領域）を覆うように、ゲート酸化膜１０が形成される。ゲート酸化膜１０は、２層の酸化膜からなる。まず、半導体フィン２の露出部分を酸素雰囲気中で加熱することで、表面に厚さ１．４ｎｍの熱酸化膜を形成する。しかる後、この熱酸化膜を被覆するように厚さ２ｎｍのＣＶＤ酸化膜を形成する。このＣＶＤ酸化膜は全領域に形成される。したがって、合計で、３．４ｎｍの厚さを有する酸化膜１０が形成される。酸化後の半導体フィン２のＸ軸方向の厚みは、頂面の位置において、６．５ｎｍ、酸化膜４の上端部の位置において、８．５ｎｍである。
　ＣＶＤ法を使った酸化膜（ＳｉＯ２）の具体的な形成方法は、以下の通りである。
・原材料：　ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・形成温度：４００～９００℃
・形成時間：５～１２ｈｏｕｒｓ
　図１６～図１８は、ロジック・スタンダード・セルの中間体（ゲート近傍）の縦断面図である。図１９は、ロジック・スタンダード・セルの中間体の平面図である。図１６～図１８は、図１９における点線Ｙ１に沿った縦断面である。
　ゲート酸化膜１０の形成後、半導体フィン２上に酸化膜１０を介して、ゲート電極１１を形成する。ゲート電極１１は、トランジスタ又はスイッチのゲート領域として機能する領域にのみ設けられる。ゲート電極１１の形成方法は、以下の通りである。
　まず、ＳｉＨ４系ガスを原料としたＣＶＤ法によって、基板上にゲート用の導電材料（ポリシリコン）を形成する。次に、この導電材料層上に、Ｘ軸方向に沿ってストライプ状の領域が保護され、残りが開口した無機絶縁体マスク（図示せず）を形成する。
　無機絶縁体マスクは、シリコン窒化膜などの無機絶縁体からなる。この無機絶縁体マスクを形成するには、まず、ＣＶＤ法により無機絶縁層（Ｓｉ３Ｎ４）を導電材料（ポリシリコン）上に堆積し、次に、無機絶縁層上にフォトレジストを塗布し、無機絶縁体マスクと同一のパターンの有機樹脂マスクを形成する。有機樹脂マスクは、フォトレジストのフォトリソグラフィによるパターニングによって形成する。この有機樹脂マスクを用いて、その開口内の無機絶縁層（Ｓｉ３Ｎ４）をエッチングすることで、無機絶縁体マスクを形成する。
　無機絶縁層（Ｓｉ３Ｎ４）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４およびＯ２
・エッチング温度：２０～１００℃
・エッチング時間：５～１２０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４およびＯ２に代えて、ＳＦ６、ＳＦ５、ＳＦ４、ＳＦ３、ＳＦ２、Ａｒ又はＮ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　無機絶縁体マスクの形成後、この無機絶縁体マスクの開口内に位置する導電材料（ポリシリコン）をエッチングすることで、ゲート領域上のみに当該導電材料を残留し、ゲート電極１１が形成される。
　なお、導電材料（ポリシリコン）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃｌ２およびＨＢｒ
・エッチング温度：２０～１２０℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、Ｃｌ２およびＨＢｒに代えて、Ｃｌ２又はＳＦ６を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
もできる。
　以上のようにして、基板上には、Ｘ軸方向に沿って延びた５本のゲート電極１１が形成される（図１９参照）。
　しかる後、基板表面にＣＭＰを行い、ゲート電極１１の表面を平坦化し、表面を露出させる。ここで、ゲート電極１１における導電材料８の直上の領域に、コンタクトホールＨ１を（図１７参照）あけ、このコンタクトホールＨ１内に絶縁膜１７（Ｓｉ３Ｎ４）を形成する（図１８参照）。コンタクトホールＨ１は、この部分が開口したマスクの形成と、ゲート電極１１のエッチングにより形成する。
　ゲート電極１１（ポリシリコン）のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃｌ２およびＨＢｒ
・エッチング温度：２０～１２０℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、Ｃｌ２およびＨＢｒに代えて、Ｃｌ２又はＳＦ６を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　絶縁膜１７（Ｓｉ３Ｎ４）の形成は、気相成長により行い、形成装置としてはＣＶＤ装置又はＰＶＤ装置を採用することができる。絶縁膜１７の具体的な形成条件は、ＣＶＤ法の場合、以下の通りである。
・原材料：ＳｉＨ２Ｃｌ２およびＨＮ３
・形成温度：３００～１２００℃
・形成時間：１０ｓｅｃ～１８００ｓｅｃ
　絶縁膜１７を基板全面上に形成後、絶縁膜１７をＣＭＰすることにより、コンタクトホール内に絶縁膜１７（絶縁体）が埋め込まれる。図２３に示すように、５本のダミーゲート電極１１に対して、１０箇所において絶縁膜１７が埋め込まれる。絶縁体１７は、各種の素子間の機能を分離するために使われる。
　図２０は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。図２０においては、点線Ｙ２の位置にトランジスタのソース／ドレインが位置している。
　図１５においては、半導体フィン２の上部に酸化膜１０が形成されていたが、ソース領域及びドレイン領域の形成においては、図１５に示した酸化膜１０を除去する。酸化膜１０は、適当な時に、除去することができる。
　次に、半導体フィン２を被覆するように、その表面上に、ＳｉＣＮからなるサイドウオール１３を形成する。サイドウオール１３の形成方法は、ＰＥ－ＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用い、具体的は、以下の通りである。
・反応ガス：ＳｉＨ４、ＣＨ４、Ｈ２、Ｎ２、(CH3)3Si-NH-Si(CH3)3（ヘキサメチルジシラザン（ＨＭＤＳ））
・形成温度：２００～６００℃
・形成時間：１０～３００ｓｅｃ
　初期のサイドウオール１３は、半導体フィン２の上部全体を覆い、半導体フィン２の側面及び頂面さらにフィン間の底部も被覆しているが、基板表面をアルゴンなどの希ガスでスパッタエッチングすることで、半導体フィン２の上部のサイドウオール及びフィン間の底部の膜が除去され、上部が開口し、サイドウオール１３が形成される。
　次に、Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）上に保護膜ＰＮを形成する。保護膜ＰＮの材料及び形成方法は、以下の通りである。
・材料：レジスト
・形成方法：スピンコート
　しかる後、Ｐ－ＦＥＴの形成予定領域（図面左側の半導体フィン２の形成された領域）内のサイドウオール１３をエッチングする。このエッチングにより、図面左側のサイドウオール１３が所望の高さになる。なお、サイドウオール１３は、その構成材料の結晶成長により形成することとしてもよい。
　サイドウオール１３（ＳｉＣＮ）のエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。
　この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４及びＨ２Ｏ
・エッチング温度：２０～１００℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４およびＨ２Ｏに代えて、ＣＯＦ２、ＯＦ２、Ｏ２Ｆ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　しかる後、Ｐ－ＦＥＴの形成予定領域における半導体フィン２を、サイドウオール１３の上端近傍位置までエッチングする。
　半導体フィン２（Ｓｉ）のエッチング方法は、ドライエッチングであり、この時のエッチングの具体的な条件は以下の通りである。
・エッチングガス：ＣＦ４
・エッチング温度：２０～１００℃
・エッチング時間：１０～６０ｓｅｃ
　なお、エッチングガスとしては、ＣＦ４に代えて、Ｏ２、Ｎ２又はＨ２を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　次に、上部をエッチングしたＰ－ＦＥＴ用の半導体フィン２の露出表面上に、ボロンを高濃度に含有するＳｉＧｅからなる導電領域１４をエピタキシャル成長させる。
　導電領域１４（ＳｉＧｅ）は、Ｐ－ＦＥＴにおいては、導電性を有するソース領域又はドレイン領域として機能するが、結晶成長方法としては、ＣＶＤ（化学的気相成長）法を採用する。この時の結晶成長の具体的な条件は以下の通りである。
・原料ガス：ＳｉＨ４、ＧｅＨ４
・不純物ガス：Ｂ（ボロン）含有ガス
・成長温度：５５０～７００℃
・成長時間：１５～６０ｍｉｎ
　なお、ボロン（Ｂ）は、Ｓｉ内においては、Ｐ型（第１導電型）の不純物であり、リン（Ｐ）又はヒ素（Ａｓ）は、Ｎ型（第２導電型）の不純物である。また、原料ガスとして、ＳｉＨ４の代わりに、Ｓｉ２Ｈ６を用いることもできる。次に、基板の全面上に保護膜としての窒化膜１６１（Ｓｉ３Ｎ４）を形成することで、露出したＰ型の導電領域１４の周囲も被覆する。窒化膜１６１の形成方法は、例えば、絶縁体１７と同じＣＶＤ法を用いることができる。
　次に、Ｎ－ＦＥＴ側の導電領域１５の形成を行う。
　図２１は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。
　まず。Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）上の保護膜ＰＮを、アッシングにより除去し、Ｐ－ＦＥＴの形成予定領域（図面左側の半導体フィン２の形成された領域）上の保護膜ＰＰを形成する。保護膜ＰＰの材料及び形成方法は、保護膜ＰＮの材料及び形成方法と同一である。
　しかる後、Ｎ－ＦＥＴの形成予定領域（図面右側の半導体フィン２の形成された領域）内のサイドウオール１３をエッチングする。このエッチングにより、図面右側のサイドウオール１３が所望の高さになる。なお、サイドウオール１３は、その構成材料の結晶成長により形成することとしてもよい。
　右側のサイドウオール１３（ＳｉＣＮ）のエッチング方法は、上述の左側のサイドウオール１３のエッチング方法と同一である。
　しかる後、Ｎ－ＦＥＴの形成予定領域における半導体フィン２を、サイドウオール１３の上端近傍位置までエッチングする。この時の右側の半導体フィン２（Ｓｉ）のエッチング方法は、上述の左側の半導体フィン２のエッチング方法と同一である。
　次に、上部をエッチングしたＮ－ＦＥＴ用の半導体フィン２の露出表面上に、窒素、リン又はヒ素などを高濃度に含有するＳｉからなる導電領域１５をエピタキシャル成長させる。
　導電領域１５は、Ｎ－ＦＥＴにおいては、導電性を有するソース領域又はドレイン領域として機能するが、結晶成長方法としては、ＣＶＤ（化学的気相成長）法を採用する。この時の結晶成長の具体的な条件は以下の通りである。
・原料ガス：ＳｉＨ４、ＧｅＨ4
・不純物ガス：Ｎ２
・成長温度：１３００～１８００℃
・成長時間：６０～１２０ｍｉｎ
　なお、不純物ガスとして、Ｎ２の他に、Ｎ型不純物となるＰ、Ａｓ、又はＳｂなどを含んだガスを用いることができる。なお、Ｐ型の半導体を形成する場合は、Ｂ、ＡｌなどのＰ型の不純物を用いる。
　次に、保護膜ＰＰをアッシングにより除去する。さらに、図２２に示すように、基板の全面を覆うように酸化膜１６（ＳｉＯ２）を形成する。さらに、図２２に示すように、基板の全面を覆うように、窒化膜（Ｓｉ３Ｎ４）１６２及び酸化膜１６（ＳｉＯ２）を順次形成する。窒化膜１６２の形成方法は、ＣＶＤ法を用いることができる。窒化膜の１６２の形成方法は、窒化膜１６１と同一である。
　図２２は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。酸化膜１６の表面位置は、導電領域１４及び導電領域１５の高さよりも高い。酸化膜１６の形成方法は、成膜か塗布であり、形成装置としては、ＣＶＤ／ＰＶＤまたはスピンコートを採用することができる。
　酸化膜１６（ＳｉＯ２）の具体的な形成方法は、ＣＶＤ法であり、以下の通りである。
・原材料：　ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・形成温度：４００～９００℃
・形成時間：５～１２ｈｏｕｒｓ
　なお、ＰＶＤ法又はスピンコートを用いても、酸化膜１６を形成することができる。ＣＶＤ法の形成温度は、３００～１２００℃に設定することもでき、Ｏ２に代えて、Ｏ３を用いることもできる。ペルヒドロポリシラザンは、スピンコートによる塗布法において、用いることができる。
　酸化膜１６の形成後、化学機械研磨（ＣＭＰ）により、酸化膜１６の表面を平坦化する。続いて、Ｙ２断面において、酸化膜１６の導電材料８上の領域（Ｐ－ＦＥＴ上）を開口する。この開口には、フォトリソグラフィを使ったマスクの形成と、酸化膜１６のエッチングを用いる。酸化膜（ＳｉＯ２）エッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～６０ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、ＣＨＦ３、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　図２３は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。
　続いて、同様のパターニングと酸化膜１６のエッチングをさらに行い、ソース領域（導電領域）１４及びドレイン領域（導電領域）１５を露出させ、続いて、酸化膜１６の一部除去により露出した絶縁材料ＩＦ３（Ｓｉ３Ｎ４）およびソース領域１４、ドレイン領域１５の表面の窒化膜１６１及び窒化膜１６２をエッチングにより除去し、Ｐ－ＦＥＴ側の導電材料８およびソース領域、ドレイン領域を露出させる。
　図２４は、ロジック・スタンダード・セルの中間体（ソース／ドレイン近傍）の縦断面図（Ｙ２断面）である。
　続いて、基板表面上に電極材料Ｅ１を堆積する。電極材料Ｅ１は、Ｐ－ＦＥＴ側においては、導電材料８及びソース領域１４に接触し、Ｎ－ＦＥＴ側においては、ドレイン領域１５に接触する。電極材料Ｅ１の堆積前に、ＴａＮ又はＴｉＮからなるライナー膜を下地層として電極材料Ｅ１の前に形成してもよい。電極材料Ｅ１は、Ｒｕ、CoまたはWからなる。次に、基板表面上に、酸化膜２７（ＳｉＯ２）を形成し、表面をＣＭＰして平坦化する。
　酸化膜２７の形成方法は、気相成長であり、形成装置としては、ＡＬＤ装置又はＣＶＤ装置を採用することができる。
　ＣＶＤ法を用いた場合、酸化膜２７の具体的な形成条件は以下の通りである。
・原材料：　ＴＥＯＳ（オルトケイ酸テトラエチル）、Ｏ２
・形成温度：４００～９００℃
・形成時間：５～１８００ｓｅｃ
　なお、ＡＬＤ法、ＰＶＤ法又はスピンコートを用いても、酸化膜１６を形成することができる。ＣＶＤ法の形成温度は、３００～１２００℃に設定することもでき、Ｏ２に代えて、Ｏ３を用いることもできる。ペルヒドロポリシラザンは、スピンコートによる塗布法において、用いることができる。
　次に、酸化膜２７にコンタクトホールを形成し、コンタクトホール内にコンタクト電極２８を形成する。コンタクトホールの形成は酸化膜２７上へのマスクの形成と、このマスクを介したエッチングにより行う。このマスクは、酸化膜２７の露出表面上にフォトレジストを塗布し、これを露光・現像することにより、Ｎ－ＦＥＴ形成予定領域におけるソース領域とドレイン領域と、ゲート電極上の領域のみを開口させることにより形成する。このマスクを介して、酸化膜２７をエッチングし、電極材料Ｅ１が露出した時点で、エッチングを中止する。この時の酸化膜２７（ＳｉＯ２）のエッチング方法は、上述の酸化膜１６と同様のドライエッチングを用いればよく、エッチング装置としては、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　コンタクト電極２８の材料は、ルテニウム、Ｃｏ又はＷからなり、形成方法はＣＶＤ又はＰＶＤ法で形成でき、形成温度は２００～６００℃であり、コンタクトホールがこの材料で充填された時点で、材料の堆積を終了する。しかる後、酸化膜２７の表面をＣＭＰし、余分な電極材料を除去する。
　次に、Ｌｏｗ－ｋ（低誘電率材料）であるＳｉＯＣを層間絶縁膜２９として絶縁膜１６上に形成し、これにＹ軸方向に延びたライン状の凹部を形成し、ライン状の凹部内に信号配線３０を形成する。誘電率が低い層間絶縁膜材料とすると、配線間容量を下げることができる。層間絶縁膜の材料としては、ＳｉＯ２が知られているが、比誘電率は４．２～４．０程度であり、Ｌｏｗ－ｋ材料としては，比誘電率３．０以下が好ましい。Ｌｏｗ－ｋ膜として、比誘電率ｋ＝２．９のＰＥ－ＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）の炭素添加シリコン酸化膜（ＳｉＯＣ膜）が知られている。
　層間絶縁膜２９の形成方法は、ＰＥ－ＣＶＤ法であり、形成装置としては、ＰＥ－ＣＶＤ装置を採用することができる。
　層間絶縁膜２９（ＳｉＯＣ膜）の具体的な形成条件は以下の通りである。
・原材料：(CH3)3Si-NH-Si(CH3)3（ヘキサメチルジシラザン（ＨＭＤＳ））、Ｏ２
・形成温度：４００～１２００℃
・形成時間：５～６０ｍｉｎ
　層間絶縁膜を構成するＳｉＯＣのエッチング方法は、ドライエッチングであり、エッチング装置としては、容量結合プラズマ（ＣＣＰ）型を採用することができる。エッチングの具体的な条件は以下の通りである。
・エッチングガス：Ｃ４Ｆ８
・エッチング温度：２０～１００℃
・エッチング時間：５～３００ｓｅｃ
　なお、エッチングガスとしては、Ｃ４Ｆ８に代えて、ＣＦ２、ＣＦ３、Ｃ２Ｆ２、Ｃ２Ｆ４、Ｃ２Ｆ６、Ａｒ、Ｎ２、Ｏ２又はＯ３を用いることができ、これらのエッチングからなるエッチングガス群から選択される２種以上のガスを含む混合ガスを用いることもできる。また、このエッチングには、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型を採用することもできる。
　信号配線３０の材料は、Ｃｕからなり、形成方法はメッキ、形成温度は室温であり、信号配線がこの材料で充填された時点で、材料の堆積を終了する。しかる後、層間絶縁膜２９の表面をＣＭＰし、余分な材料を除去する。
　これにより、Ｎ－ＦＥＴ側のドレイン領域及びソース領域上に形成された電極材料Ｅ１が、信号配線３０に接続され、ゲート電極１１が別の信号配線３０に接続される（図２５参照）。信号配線３０の数は、複数であり、必要に応じて、各種の要素に接続することができる。なお、Ｙ２断面においては、Ｐ－ＦＥＴにおけるソース領域と、Ｎ－ＦＥＴにおけるドレイン領域を示したが、この断面構造は、Ｐ－ＦＥＴにおけるソース領域を通るＸＺ断面においては同一である。また、Ｎ－ＦＥＴ３を除いて、Ｐ－ＦＥＴのドレイン領域及びＮ－ＦＥＴのソース領域を通るＸＺ断面は、それぞれ、Ｙ２断面のＮ－ＦＥＴ形成領域のドレイン領域を通る断面と同一、又は、Ｙ２断面のＮ－ＦＥＴ形成領域のドレイン領域を通る断面においてそれぞれの電極材料Ｅ１から上方にコンタクト電極が延びた形状と同一となる。また、Ｎ－ＦＥＴ３のソース領域を通るＸＺ断面は、Ｙ２断面の左右が反転した断面となり、Ｎ－ＦＥＴ３のソース領域が、導電材料８からなる固定電位ライン（ＧＮＤ）に接続されることとなる。
　図２５は、ロジック・スタンダード・セルの中間体の平面図である。
　以上のようにして、図３及び図４に示したように、複数のＰ型のフィン型トランジスタであるＰ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３と、Ｐ型のフィン型ダミーＦＥＴである、ＤＰ－ＦＥＴ１、ＤＰ－ＦＥＴ２、ＤＰ－ＦＥＴ３が形成され、複数のＮ型のフィン型トランジスタであるＮ－ＦＥＴ１、Ｎ－ＦＥＴ２、Ｎ－ＦＥＴ３と、Ｎ型のフィン型ダミーＦＥＴである、ＤＮ－ＦＥＴ１、ＤＮ－ＦＥＴ２、ＤＮ－ＦＥＴ３が形成される。
　図２６において、入力信号Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、ハイレベルの制御信号（Ｈｉｇｈ）が入力されるのは、図２５（Ｙ１断面）における信号配線３０であり、出力信号Ｖｏｕｔは、Ｐ－ＦＥＴ１、Ｐ－ＦＥＴ２、Ｐ－ＦＥＴ３のドレイン領域に接続された信号配線３０から取り出されるが、Ｎ－ＦＥＴ１のドレイン領域は、出力信号Ｖｏｕｔの信号配線３０に電気的に接続される。なお、トランジスタのゲート電極、スイッチＱ１～Ｑ４のゲート電極には、それぞれ、異なる信号配線３０が接続されているため、別々の信号又はバイアスをこれらに与えることができる。なお、ゲート電極はＺ軸方向に延びているが、Ｚ軸方向の中央位置付近を境界として、２種類以上の材料で作製してもよい。
　以上、説明したように、上述の図１２及び図１３に示した半導体装置の製造方法は、一対の半導体フィン２からなる第１フィン群（図１２の右側）と、第１フィン群から離間し、一対の半導体フィン２からなる第２フィン群（図１２の左側）と、を備え、第１フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、第２フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、第１半導体フィンのソース領域が接続される固定電位ラインと、を備える半導体装置の製造方法において、第1フィン群の半導体フィン間に凹部を有し、且つ、第２フィン群の半導体フィン間に凹部を有する絶縁層ＩＦ１を備え、これらの凹部の底部に、絶縁層ＩＦ１のエッチング材料に対してエッチング耐性のある材料（絶縁体ＩＦ２）からなる下地体を備えた中間体を用意する第1工程と、絶縁層ＩＦ１の凹部内の下地体の側面及び上面に当たるように導電材料８を埋め込む第２工程とを備えている。
　この製造方法によれば、フィン型のＦＥＴを含む半導体装置において、半導体フィン間に埋め込まれる導電材料８は、絶縁層ＩＦ１の凹部に埋め込むことでアライメントされるので、導電材料８からなる固定電位ライン（パワーレール）を容易に形成することができる。なお、導電材料８は、下地体（絶縁体ＩＦ１）は、絶縁層ＩＦ１のエッチング材料に対してエッチング耐性があるため、絶縁層ＩＦ１の凹部を等方性エッチングすることで、絶縁層ＩＦ１が下方にエッチングされることなく、凹部の横方向幅が広がり、この中に導電材料８を埋め込むことで、電源を供給するのに十分な幅の固定電位ラインを形成することができる。また、導電材料８は、下地体（絶縁体ＩＦ２）の上面及び側面に接触するように形成されており、この場合には、下地に対する絶縁を確保するという効果がある。なお、比較例として、フィンを一定間隔で形成し、その間隔が広く、窒化膜と酸化膜で凹部を覆って、酸化膜をエッチングすることで電源配線の溝を形成する方法があるが、フィンの間隔が縮小すると、この方法は困難となる。本実施例では、ダミーフィンの部分をくりぬいて、トレンチの幅を拡張することで、電源配線の場所を確保し、上記構造により、下地の半導体基板１との絶縁を維持している。
　絶縁層ＩＦ１は、シリコン酸化物からなり、下地体（絶縁体ＩＦ２）は、シリコン窒化物からなることを特徴とする。シリコン窒化物は、シリコン酸化物のエッチング材料に対しては、十分なエッチング耐性を有している。シリコン酸化物に対するエッチング材料としては、Ｃ４Ｆ８を用いることができ、これらの材料は、シリコン窒化物をほとんどエッチングすることができない。
　また、図１０に示したように、下地体（絶縁体ＩＦ２）は、絶縁層ＩＦ１の凹部内に埋め込まれたダミーフィン（絶縁体ＩＦ２）をエッチングすることで形成され、下地体の形成後、凹部の内側面がエッチングされ、凹部の横方向幅が拡張される。当該方法によれば、十分な横方向幅を有する凹部を容易に形成することができ、したがって、凹部内に導電材料８を埋め込むことで、十分な幅の固定電位ラインを形成することができる。
　また、図１０に示したダミーフィン（絶縁体ＩＦ２）のエッチングは、容量結合プラズマ（ＣＣＰ）型、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、又は、表面波プラズマ（ＳＷＰ）型のプラズマ処理装置を用いたプラズマエッチングであることを特徴とする。
　また、上述の半導体装置（ロジック・スタンダード・セル）においては、一対の半導体フィン２からなる第１フィン群（Ｐ－ＦＥＴ）と、第１フィン群から離間し、一対の半導体フィンからなる第２フィン群（Ｎ－ＦＥＴ）と、を備え、第１フィン群（Ｐ－ＦＥＴ）は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、第２フィン群（Ｎ－ＦＥＴ）は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、第１フィン群（Ｐ－ＦＥＴ）の半導体フィン２間の領域内に、半導体フィンの頂面のいずれよりも低い位置まで埋設された導電材料８を含み、半導体フィン２のソース領域に接続される固定電位ライン８と、その側面と上面に前記導電材料が接触し、シリコン窒化物からなる下地体とを備えている。
　この半導体装置においては、固定電位ラインを容易に形成することができ、セルハイトが小さい半導体装置を製造できるので、消費電力を低減し、動作速度を増加させることができる。なお、上述の全ての各製造条件は±１５％の変更をしても、製品を製造することが可能である。
　図２７は、プラズマを用いたエッチング装置のブロック図である。
　コントローラＣＯＮＴは、電源ＢＶを制御して、プラズマ発生減ＰＧからプラズマを発生させる。発生したプラズマは、ガス供給源１００から、処理容器１０２内に供給されるエッチングガスのプラズマであり、エッチングガスのガス量は、コントローラＣＯＮＴにより制御される。プラズマガスは、基板Ｗ（ウェハ）むけて移動し、基板Ｗ上の各種の材料をエッチングする。基板Ｗは静電チャックＣＫによって固定されており、基板Ｗの温度はヒータ１０５によって調整されている。静電チャックＣＫは、整合器ＭＧを介してコントローラＣＯＮＴ内のグランドに接続されており、ヒータ１０５はヒータ電源１０４を介して、コントローラＣＯＮＴに接続されている。処理容器１０２には、排気管１１１が接続されており、圧力制御弁ＰＣＶを介して、排気装置１１０（真空ポンプ）に接続されている。
　同図に記載の装置は、プラズマ発生源ＰＧの形態に応じて、ＣＣＰ型のエッチング装置の他、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、表面波プラズマ（ＳＷＰ）型のプラズマ処理装置として機能し、上述のエッチングを行うことができる。
　２…半導体フィン、８…導電材料、１１…ゲート電極、１３…サイドウオール、２９…層間絶縁膜、３０…信号配線。

Claims (5)

  1. 　一対の半導体フィンからなる第１フィン群と、
    　前記第１フィン群から離間し、一対の半導体フィンからなる第２フィン群と、
    を備え、
    　前記第１フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、
    　前記第２フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、
    　前記第１半導体フィンの前記ソース領域が接続される固定電位ラインと、
    を備える半導体装置の製造方法において、
    　前記第1フィン群の前記半導体フィン間に凹部を有し、且つ、前記第２フィン群の前記半導体フィン間に凹部を有する絶縁層を備え、前記凹部の底部に、前記絶縁層のエッチング材料に対してエッチング耐性のある材料からなる下地体を備えた中間体を用意する第1工程と、
    　前記絶縁層の前記凹部内の前記下地体の側面及び上面に当たるように導電材料を埋め込む第２工程と、
    を備える、
    ことを特徴とする半導体装置の製造方法。
  2. 　前記絶縁層は、シリコン酸化物からなり、
    　前記下地体は、シリコン窒化物からなる、
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記下地体は、前記絶縁層の前記凹部内に埋め込まれたダミーフィンをエッチングすることで形成され、
    　前記下地体の形成後、前記凹部の内側面が等方性エッチングされ、前記凹部の横方向幅が拡張される、
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 　前記ダミーフィンのエッチングは、容量結合プラズマ（ＣＣＰ）型、電子サイクロトロン共鳴プラズマ（ＥＣＲプラズマ）型、ヘリコン波プラズマ（ＨＷＰ）型、誘導結合プラズマ（ＩＣＰ）型、又は、表面波プラズマ（ＳＷＰ）型のプラズマ処理装置を用いたプラズマエッチングである、ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　一対の半導体フィンからなる第１フィン群と、
    　前記第１フィン群から離間し、一対の半導体フィンからなる第２フィン群と、
    を備え、
    　前記第１フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＰ型電界効果トランジスタを構成する第１半導体フィンを含み、
    　前記第２フィン群は、ソース領域、ゲート領域及びドレイン領域を含むフィン型のＮ型電界効果トランジスタを構成する第２半導体フィンを含み、
    　前記第１フィン群の前記半導体フィン間の領域内に埋設された導電材料を含み、前記半導体フィンのソース領域に接続される固定電位ラインと、
    　前記導電材料の下部に位置し、その側面と上面に前記導電材料が接触し、シリコン窒化物からなる下地体と、
    を備えることを特徴とする半導体装置。

     
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