TWI508145B - 製作替代金屬閘極及接觸金屬之結構及方法 - Google Patents

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Unoh Kwon
Filippos Papadatos
Andrew H Simon
Keith Kwong Hon Wong
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製作替代金屬閘極及接觸金屬之結構及方法
本發明係關於半導體器件。更具體言之，本發明係關於形成至半導體器件之閘極結構及互連件。
場效電晶體(FET)為今日之積體電路(IC)之基本構建區塊。可在習知塊狀半導體基板(諸如矽)或在絕緣體上覆半導體(SOI)基板之SOI層中形成此類電晶體。為能夠製作具有高於當前可行的整合密度之整合密度的IC(諸如記憶體、邏輯或其他器件)，吾人必須找到進一步按比例縮小場效電晶體(FET)(諸如金屬氧化物半導體場效電晶體(MOSFET)及互補金屬氧化物半導體(CMOS))之尺寸的方法。藉由在維持器件電學特性的同時壓縮器件之整體尺寸及操作電壓，按比例調整達成了緊密性且改良了器件中的操作效能。
本發明提供一種用於形成一半導體器件之方法，該方法包括在一半導體基板上形成一第一犧牲堆疊及一第二犧牲堆疊。該第一犧牲堆疊及該第二犧牲堆疊各自包括一閘極介電層。該第一犧牲堆疊存在於該半導體基板之在一n型源極區域與一n型汲極區域之間的一第一器件區域中，且該第二犧牲堆疊存在於該半導體基板之在一p型源極區域與一p型汲極區域之間的一第二器件區域中。形成一層間介電，該層間介電具有與該第一犧牲堆疊及該第二犧牲堆疊之一上表面共平面之一上表面。接著移除該第一犧牲堆疊及該第二犧牲堆疊之一部分以暴露該閘極介電層。
在該閘極介電層上形成一p型功函數金屬層。形成至該n型源極區域、該n型汲極區域、該p型源極區域及該p型汲極區域中之每一者的一介層孔。自該第一器件區域移除該p型功函數金屬層，其中該p型功函數金屬層仍存留於該第二器件區域中。接著在該第一器件區域中之該閘極介電層、該n型源極區域、該n型汲極區域、該第二器件區域中之該p型功函數金屬層、該p型源極區域及該p型汲極區域上形成包含鈦及鋁之一金屬層。在包含鈦及鋁之該金屬層上形成包含鋁之一金屬填充物。
在另一態樣中，提供一種電子器件，該電子器件包括一n型半導體器件，該n型半導體器件具有在一半導體基板之在一第一源極區域與一第一汲極區域之間的一第一器件區域中之一第一閘極結構。該第一閘極結構包括存在於該基板上之一閘極介電、包含鈦及鋁之一金屬層及由鋁構成之一金屬填充物。該電子器件亦包括一p型半導體器件，該p型半導體器件包括在一半導體基板之在一第二源極區域與一第二汲極區域之間的一第二器件區域中之一第二閘極結構。該第二閘極結構包括存在於該基板上之一閘極介電、一p型功函數調整金屬層、包含鈦及鋁之一金屬層及由鋁構成之一金屬填充物。該電子器件亦包括存在於該基板上之一層間介電。該層間介電包含至該第一源極區域、該第一汲極區域、該第二源極區域及該第二汲極區域之互連件。該等互連件由包含鈦及鋁之一金屬層及由鋁構成之一金屬填充物構成。
藉由實例給出且並不意欲將本發明僅限於此的以下詳細描述將結合隨附圖式來最佳瞭解，在隨附圖式中類似參考數字表示類似元件及部分。
本文揭示本發明之詳細實施例；然而，應理解所揭示之實施例僅用於說明可能以各種形式體現之本發明。此外，結合本發明之各種實施例所給出之實例中之每一者意欲為說明性而非限制性。另外，該等圖式未必按比例繪製，可能放大一些特徵以展示特定組件之細節。因此，本文中所揭示之特定結構及功能細節並不意欲為限制性，但僅意欲為用於教示熟習此項技術者以各種方式使用本發明之代表基礎。
在本說明中引用「一實施例」、「實施例」、「實例實施例」等指示所描述之實施例可包括一特定特徵、結構或特性，但未必所有實施例可包括該特定特徵、結構或特性。另外，此類片語未必指代相同實施例。另外，當結合實施例來描述一特定特徵、結構或特性時，建議在熟習此項技術者之知識範圍內結合其他不管是否明確描述之實施例來實現此特徵、結構或特性。
出於隨後描述之目的，如在圖式中所定向，術語「上部」、「下部」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞應係關於本發明。術語「上覆」、「在...頂部」、「定位於...上」或「定位於...頂部」意謂諸如第一結構之一第一元件存在於諸如第二結構之一第二元件上，其中諸如界面結構之介入元件可存在於該第一元件與該第二元件之間。術語「直接接觸」意謂在諸如第一結構之一第一元件及諸如第二結構之一第二元件之界面處不存在任何中間傳導層、絕緣層或半導體層的情況下將該兩個元件連接。
本發明係關於用於形成互補金屬氧化物半導體(CMOS)器件之結構及方法，其中至半導體器件之閘極結構及至該等半導體器件之源極及汲極區域之接觸包括由鈦及鋁構成之一金屬層及由鋁構成之一金屬填充物。在一實施例中，由鈦及鋁構成之該金屬層存在於一n型半導體器件之閘極結構中，且提供導致該n型半導體器件之臨限電壓移位之一功函數。p型半導體器件可進一步包括一p型功函數金屬。
首先參看圖1，其描繪在半導體基板5上形成一閘極介電層10。在一實施例中，半導體基板5包含一絕緣體上覆半導體基板(SOI)，半導體基板5包括一底部含半導體層12、一存在於底部含半導體層12頂部之內埋絕緣層13，及存在於內埋絕緣層13之表面頂部之頂部含半導體層(亦即，SOI層)14。在一實施例中，該底部及頂部含半導體層12、14由一含Si材料構成。
本文中所使用之術語「含Si材料」表示任何包括矽之半導體材料。可在本發明中使用之各種Si半導體材料之說明性實例包括(但不限於)：Si、SiGe、SiGeC、SiC及其他類似含Si材料。前述半導體材料之組合亦可用作該SOI基板之含Si層。
頂部含半導體層(下文稱作SOI層)14可具有介於20.0 nm至70.0 nm之間的厚度。內埋絕緣層13通常為一內埋氧化物區域，該內埋氧化物區域可具有介於150.0 nm至200.0 nm之間的厚度。底部含半導體層12之厚度通常介於150.0 nm至200.0 nm之間。
可藉由一熱接合製程或藉由一注氧製程來形成圖1中展示之半導體基板5，在此項技術中該注氧製程被稱作氧佈植分離(separation by implantation oxygen；SIMOX)。在另一實施例中，圖1中所描繪之半導體基板5可為塊狀含半導體基板(諸如塊狀矽)。
可在半導體基板5中形成一隔離區域11，隔離區域11可在一第一器件區域6與一第二器件區域7之間提供邊界。在一實施例中，第一器件區域6為一隨後形成之p型半導體器件提供位點，且第二器件區域7為一隨後形成之n型半導體器件提供位點。術語「半導體器件」指代已經摻雜之純質半導體材料，亦即，已在純質半導體材料中引入摻雜劑從而使其具有不同於純質半導體之電學特性。摻雜涉及將摻雜原子添加至純質半導體，該摻雜改變了該純質半導體在熱平衡下之電子及電洞載子濃度。在一外質半導體中之主導載子濃度將該外質半導體分類為n型或p型半導體。如在本文中使用，「p型半導體」指代將三價雜質添加至一半導體材料從而引起價電子缺乏，諸如將硼、鋁或鎵添加至一純質矽基板。如在本文中使用，「n型半導體」指代將五價雜質添加至一半導體基板從而給出自由電子，諸如將銻、砷或磷添加至一純質Si基板。
隔離區域11可為藉由在基板5之至少SOI層中蝕刻出一溝槽而形成之一淺溝槽隔離(STI)區域。在一些實施例中，如圖示，該溝槽具有接觸內埋絕緣層13之上表面的一底表面。可利用一乾式蝕刻製程來執行該蝕刻步驟，諸如反應性離子蝕刻、離子束蝕刻、雷射切除或該等製程之任何組合。可使用化學氣相沈積(CVD)或另一類似沈積製程以用一STI介電材料(諸如高密度電漿(HDP)氧化物或TEOS(四乙基正矽酸鹽))來填充該溝槽。亦可藉由局部氧化(LOCOS)或藉由一氧化物台面形成製程來形成隔離區域11。
在半導體基板5上形成圖1中所展示之閘極介電層10。閘極介電層10可由任何介電質構成，該介電質包括(但不限於)：SiO2 ；Si3 N4 ；SiON；諸如TiO2 、Al2 O3 、ZrO2 、HfO2 、Ta2 O5 、La2 O3 之溫度敏感高k介電質；及包括鈣鈦礦型氧化物之其他類似氧化物。在一實施例中，可藉由一熱生長製程(諸如氧化、氮化或氮氧化)來形成閘極介電層10。亦可藉由一沈積製程來形成閘極介電層10，諸如化學氣相沈積(CVD)、電漿輔助CVD、金屬有機化學氣相沈積(MOCVD)、原子層沈積(ALD)、蒸鍍、反應性濺鍍、化學溶液沈積及其他類似沈積製程。
在一實施例中，閘極介電層10為由一高k介電層8及一金屬氮化物閘極介電9構成之多層結構。可藉由一熱生長製程(諸如氧化、氮化或氮氧化)來形成高k介電層8。亦可藉由一沈積製程(諸如化學氣相沈積(CVD))來形成高k介電層8。化學氣相沈積(CVD)為由於在高溫下(通常大於600℃)在氣體反應物之間的化學反應而形成所沈積物質之沈積製程，其中在待形成該反應的固體產物之薄膜、塗層或層之表面上沈積該固體產物。CVD製程之變體包括(但不限於)常壓CVD(APCVD)、低壓CVD(LPCVD)及電漿增強CVD(EPCVD)、金屬有機CVD(MOCVD)及其他CVD製程。
高k介電層8可由氧化物、氮化物、氮氧化物或其組合及多層構成。高k介電質為具有一大於氧化矽的介電常數之介電常數的材料。在一實施例中，高k介電層8由具有大於大約4.0的介電常數(例如，4.1)之高k介電材料構成。在另一實施例中，高k介電層8由具有大於7.0的介電常數之高k介電材料構成。在又一實施例中，高k介電層8由具有介於大於4.0至30之間的介電常數之高k介電材料構成。本文中提及之介電常數係關於真空。
適宜於高k介電層8之高k介電材料之一些實例包括氧化鉿、氧化鉿矽、氮氧鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氮氧鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及其組合。在一實例中，高k介電層8具有介於1.0 nm至10.0 nm之間的厚度。在另一實例中，高k介電層8可具有介於2.5 nm至5.0 nm之間的厚度。在一實施例中，高k介電層8為氧化鉿(HfO2 )。
將金屬氮化物閘極介電9形成為與高k介電層8之上表面直接接觸，且在一些實施例中，金屬氮化物閘極介電9在稍後製程步驟期間保護高k介電層8免受損害。在一實施例中，金屬氮化物閘極介電9由WN、WSiN、TiN、TiSiN、TaN、TaSiN、TiTaN、TaRuN或其組合構成。可使用化學氣相沈積(CVD)、濺鍍或電鍍來沈積金屬氮化物閘極介電9。在一實施例中，金屬氮化物閘極介電9由TiN構成且使用濺鍍來加以沈積。在一實例中，自一固體鈦標靶濺鍍由TiN構成之金屬氮化物閘極介電9，其中藉由氮氣來引入金屬氮化物層之氮含量。在另一實例中，自一由鈦及氮構成之固體標靶濺鍍由TiN構成之金屬氮化物閘極介電9。金屬氮化物閘極介電9通常具有介於1 nm至10 nm之間的厚度，其中介於2.5 nm至5 nm之間的厚度係較典型。
圖2描繪在半導體基板5上形成一第一犧牲堆疊15及一第二犧牲堆疊20。藉由首先於金屬氮化物閘極介電9之頂部毯覆式沈積一層含半導體材料16來形成第一犧牲堆疊15及第二犧牲堆疊20。含半導體材料16通常為一含矽材料，但任何半導體適宜於在金屬氮化物閘極介電9之頂部所沈積之材料。另外，已預期將其他非半導體材料作為用於第一犧牲堆疊15及第二犧牲堆疊20之位置保持材料，只要該非半導體材料可經選擇性移除至下伏閘極介電層10。在一實施例中，含半導體材料16可為多晶矽。
可使用包括(但不限於)以下各者之沈積製程來形成含半導體材料16：低壓化學氣相沈積或室溫化學氣相沈積。含半導體材料16可具有介於80.0 nm至200.0 nm之間的厚度。在另一實施例中，含半導體材料16可具有介於100.0 nm至175.0 nm之間的厚度。
可接著在含半導體材料16之上表面上形成一硬式遮罩介電層17。硬式遮罩介電層17可由氮化物、氧化物或氮氧化物材料構成。可藉由化學氣相沈積(CVD)來沈積硬式遮罩介電層17。適宜於沈積硬式遮罩介電層17之CVD製程之變體包括(但不限於)常壓CVD(APCVD)、低壓CVD(LPCVD)及電漿增強CVD(EPCVD)、金屬有機CVD(MOCVD)及其組合。
接著使用光微影及蝕刻自硬式遮罩介電層17及含半導體層16之沈積層形成第一犧牲堆疊15及第二犧牲堆疊20。更特定言之，藉由將一光阻塗覆於待蝕刻之表面，將該光阻暴露於一輻射圖案下，及接著利用一光阻顯影劑來在該光阻中顯影該圖案來產生一圖案。一旦完成該光阻之圖案化，則由該光阻覆蓋的部分受到保護，同時使用將未受保護的區域移除之選擇性蝕刻製程來移除所暴露之區域。關於參考材料移除製程之術語「選擇性」表示針對一第一材料之材料移除速率大於針對應用該材料移除製程的結構之至少另一材料的移除速率。接著使用一O2 灰化製程來移除該經圖案化之光阻，或可使用一濕式化學製程來剝離該經圖案化之光阻。
仍參看圖2，可使用沈積及蝕刻製程在第一犧牲堆疊15及第二犧牲堆疊20中之每一者的側壁上形成至少一間隔件18。在一實施例中，該至少一間隔件18具有在該至少一間隔件18的基底處量測之介於3 nm至40 nm之間的寬度。在另一實施例中，該至少一間隔件18具有在該至少一間隔件18的基底處量測之介於5.0 nm至20.0 nm之間的寬度。該至少一間隔件18之寬度可在自半導體基板5朝向第一犧牲堆疊15及第二犧牲堆疊20之上表面的方向逐漸變細(亦即，減小)。
該至少一間隔件18可由諸如氮化物之介電材料(例如，氮化矽)構成。在一實施例中，該至少一間隔件18可由一低k介電材料構成，該低k介電材料通常具有低於4.0之介電常數(例如，3.9)。在一實施例中，該至少一間隔件18由具有介於1.75至3.5之間的介電常數之低k介電材料構成。適宜於低k介電間隔件之材料的實例包括有機矽酸鹽玻璃(OSG)、摻氟二氧化矽、摻碳二氧化矽、多孔二氧化矽、多孔摻碳二氧化矽、旋塗式有機聚合介電質(例如，SILKTM )、旋塗式基於聚矽氧之聚合介電質(例如，三氧化矽烷(HSQ)及甲基矽倍半氧烷(MSQ))及其組合。
在形成至少一間隔件18之後，在上部含半導體層14中形成源極區域21及汲極區域22。汲極區域22為半導體器件中之位於通道末端之摻雜區域，在該摻雜區域中載子流出電晶體。源極區域21為該半導體器件中之摻雜區域，在該摻雜區域中大多數載子流入至通道中。該通道為下伏於隨後形成之閘極結構下且在一半導體器件之源極區域21與汲極區域22之間的區域，當該半導體器件接通時該區域變得傳導。在一實施例中，該半導體器件之源極區域21及汲極區域22包括擴展源極及汲極區域、深層源極及汲極區域(圖中未展示)及環狀區域(圖中未展示)。
仍參看圖2，使用一離子植入製程來形成源極區域21及汲極區域22。通常用III-A族元素來產生用於p型半導體器件之p型源極擴展區域，且通常用V族元素來產生用於n型半導體器件之n型源極擴展區域。在p型植入之狀況中，典型雜質物質為硼或BF2 。具有0.2 keV至3.0 keV之能量的硼或具有1.0 keV至15.0 keV之能量的BF2 及5×1013 原子/cm2 至約3×1016 原子/cm2 之劑量可用以植入該p型區域。用於n型區域之典型植入物為砷。可使用0.5 keV至5.0 keV之能量以3×1013 原子/cm2 至3×1016 原子/cm2 之劑量將砷植入該等n型區域。深層源極及汲極區域通常具有與其對應源極及汲極擴展區域相同之傳導性，但通常具有較大之摻雜濃度且以一較高能量加以植入。通常使用一成角度植入來形成環狀區域，且該等環狀區域具有與其對應源極及汲極擴展區域相反之傳導性。
儘管未在所提供之圖式中描繪，但可在nFET器件之源極區域21及汲極區域22內形成拉伸應變誘導井，及在pFET器件之源極區域21及汲極區域22內形成壓縮應變誘導井。在一第一製程步驟中，在上部含半導體層14中之定位源極區域21及汲極區域22之部分內形成一凹座。可使用光微影及蝕刻來形成該凹座。
可藉由經摻雜碳之矽(Si:C)來提供拉伸應變誘導井，該等拉伸應變誘導井可磊晶生長於上部含半導體層14之凹入表面的頂部，該凹入表面上覆於在第二器件區域7內具有n型傳導性的源極區域21及汲極區域22上。磊晶生長之Si:C處於一內部拉伸應變(亦稱作固有拉伸應變)下，其中該拉伸應變由在該磊晶生長之Si:C之較小晶格尺寸與該Si:C所磊晶生長之上部含半導體層14的凹入表面的較大晶格尺寸(諸如矽)之間的晶格失配所產生。可在後續形成的n型半導體器件之通道區域上誘導由該晶格失配所產生之內部拉伸應力以產生應變誘導之效能增強。
壓縮應變誘導井可定位於具有p型傳導性之源極區域21及汲極區域22內。該等壓縮應變誘導井可由已磊晶生長於上部含半導體層14之凹入表面的頂部之固有壓縮SiGe構成。該等壓縮應變誘導井在後續形成的p型半導體器件之器件通道內產生一壓縮應變。該壓縮應變由在該磊晶生長的SiGe之較大晶格尺寸與該SiGe所磊晶生長之上部含半導體層14之凹入表面的較小晶格尺寸(諸如矽)之間的晶格失配所產生。
在一實施例中，該等拉伸應變誘導井及該等壓縮應變誘導井入侵鄰接第一犧牲堆疊15及第二犧牲堆疊20之至少一側壁間隔件18下方。藉由將該等拉伸及壓縮應變誘導井定位於較接近該器件通道，增加了沿著該器件通道所產生之應變。
矽化物區域(圖中未展示)可形成於源極區域21及汲極區域22之頂部。矽化物形成通常需要將一金屬層沈積於一含Si材料或晶圓之表面上。可藉由以下技術中之至少一者來沈積該金屬層：化學氣相沈積(CVD)、電漿輔助CVD、高密度化學氣相沈積(HDCVD)、電鍍、濺鍍、蒸鍍及化學溶液沈積。用於矽化物形成而沈積之金屬包括Ta、Ti、W、Pt、Co、Ni及其組合。在沈積之後，該結構接著經受一退火步驟，該退火步驟可包括快速高熱退火。在退火期間，所沈積之金屬與Si反應從而形成金屬矽化物。
層間介電層30可沈積於整個半導體基板5之頂部上，且藉由化學機械拋光(CMP)或類似製程來平坦化直至第一犧牲堆疊15及第二犧牲堆疊20之頂部表面暴露為止。層間介電層30可選自由含矽材料組成之群組，該等含矽材料諸如：SiO2 、Si3 N4 、SiOx Ny 、SiC、SiCO、SiCOH及SiCH化合物；用Ge替換一些Si或全部Si之以上提及的含矽材料；摻碳氧化物；無機氧化物；無機聚合物；混雜聚合物；諸如聚醯亞胺或SiLKTM 之有機聚合物；其他含碳材料；諸如旋塗式玻璃及基於倍半氧矽烷的材料之有機無機材料；及類鑽碳(DLC，亦稱作非晶形氫化碳，α-C:H)。針對層間介電層30之額外選擇包括：以多孔形式，或以在處理期間改變為多孔及/或可滲透之形式，及/或以在處理期間自多孔及/或可滲透改變為非多孔及/或非可滲透之形式的前述材料中之任一者。可藉由包括(但不限於)以下各者之沈積製程來形成層間介電層30之毯覆式層：自溶液旋塗、自溶液噴塗、化學氣相沈積(CVD)、電漿增強CVD(PECVD)、濺鍍沈積、反應性濺鍍沈積、離子束沈積及蒸鍍。
接著將毯覆式沈積之層間介電層30平坦化直至第一犧牲堆疊15及第二犧牲堆疊20之上表面暴露為止，其中第一犧牲堆疊15及第二犧牲堆疊20之上表面與層間介電層30之上表面共平面。平坦化為使用至少機械力(諸如摩擦介質)來產生一平坦表面之材料移除製程。平坦化之一實例為化學機械平坦化(CMP)。化學機械平坦化(CMP)為使用化學反應及機械力兩者來移除材料及平坦化一表面之材料移除製程。參看圖3，在一實施例中，將層間介電層30平坦化直至第一犧牲堆疊15及第二犧牲堆疊20之硬式遮罩介電層17已移除且第一犧牲堆疊15及第二犧牲堆疊20之含半導體材料16之上表面已暴露為止。層間介電層30之平坦化亦可移除至少一間隔件18之上表面。在一些實例中，在平坦化之後，含半導體材料16之上表面與層間介電層30之上表面及該至少一間隔件18之上表面共平面。
圖4描繪移除第一犧牲堆疊及第二犧牲堆疊之一部分以暴露閘極介電層10及在閘極介電層10上形成一p型功函數金屬層25的一實施例。在平坦化層間介電層30之後存在硬式遮罩介電層17之實施例中，可藉由對閘極介電層10選擇性之蝕刻製程來移除硬式遮罩介電層17及含半導體材料16。在藉由應用於層間介電層30之平坦化製程來移除硬式遮罩介電層17之一實例中，可使用對閘極介電層10(例如，閘極介電10之金屬氮化物閘極介電層9)選擇性之濕式或乾式蝕刻製程來移除含半導體材料16。舉例而言，可使用對由TiN構成之金屬氮化物閘極介電層9具有高度選擇性之溴化物氣體蝕刻化學物(亦即，HBr)來移除由多晶矽構成之含半導體層16。
在一實施例中，將p型功函數金屬層25保形地沈積於半導體基板5之第一器件區域6及第二器件區域7中，其中將p型功函數金屬層25沈積於閘極介電層10及層間介電層30上。如本文中使用，「p型功函數金屬層25」為實行p型臨限電壓移位之金屬層。在一實施例中，p型功函數金屬層25之功函數介於4.9 eV至5.2 eV之間。如本文中使用，「臨限電壓」為藉由使器件之通道傳導來接通半導體器件(例如，電晶體)之最低可達閘極電壓。本文中所使用之術語「p型臨限電壓移位」意謂p型半導體器件之費米(Fermi)能量朝向該p型半導體器件之含矽基板中的矽之價帶的移位。「價帶」為電子在絕對零度下正常存在的電子能量之最高範圍。在一實施例中，p型功函數金屬層25由TiN構成。適宜於提供p型功函數金屬層25之其他材料包括TaC、TaNC、Ru及TiNi。
在一實施例中，在第一器件區域6中之閘極介電層10上及第二器件區域7中之閘極介電層10上形成p型功函數金屬層25包括在第一器件區域6及第二器件區域7中之金屬氮化物閘極介電層9上沈積一蝕刻終止金屬氮化物層26。接著在第一器件區域6及第二器件區域7中之蝕刻終止金屬氮化物層26上沈積p型功函數金屬層25。可接著在第一器件區域6及第二器件區域7中之p型功函數金屬層25上形成一熱介電27。
在一實施例中，蝕刻終止金屬氮化物層26由TaN構成。適宜於蝕刻終止金屬氮化物層26之其他材料包括WN、WSiN、TiN、TiSiN、TaSiN、TiTaN、TaRuN及其組合。在一實施例中，使用化學氣相沈積(CVD/p-CVD/ALD)、濺鍍或電鍍來將蝕刻終止金屬氮化物層26沈積為與TiN金屬氮化物閘極介電層9直接接觸。在一實例中，自一固體鉭標靶濺鍍由TaN構成之蝕刻終止金屬氮化物層26，其中藉由氮氣來引入蝕刻終止金屬氮化物層26之氮含量。在另一實例中，自由鉭及氮構成之固體標靶濺鍍由TaN構成之蝕刻終止金屬氮化物層26。在一實例中，蝕刻終止金屬氮化物層26具有介於1 nm至10 nm之間的厚度。在另一實例中，蝕刻終止金屬氮化物層26具有介於2.5 nm至5 nm之間的厚度。
可使用化學氣相沈積(CVD/p-CVD/ALD)、濺鍍或電鍍來將由TiN構成之p型功函數金屬層25沈積為與由TaN構成之金屬氮化物蝕刻終止層26直接接觸。在一實例中，可使用濺鍍來沈積由TiN構成之p型功函數金屬層25。可自一固體鈦標靶濺鍍由TiN構成之p型功函數金屬層25，其中藉由氮氣來引入p型功函數金屬層25之氮含量。在另一實例中，自一由鈦及氮構成之固體標靶濺鍍由TiN構成之p型功函數金屬層25。在一實例中，p型功函數金屬層25具有介於1 nm至10 nm之間的厚度。在另一實例中，p型功函數金屬層25具有介於2.5 nm至5 nm之間的厚度。
可接著使用一熱生長製程來將熱介電27形成為與p型功函數金屬層25直接接觸。熱介電27可由一熱生長之氧化物(諸如氧化矽)構成。在另一實施例中，熱介電27可由一熱生長之氮化物(諸如氮氧化矽)構成。熱介電27之厚度通常介於1 nm至10 nm之間。在另一實施例中，熱介電27之厚度介於2.5 nm至5 nm之間。
圖5描繪經由層間介電層30形成至源極區域21及汲極區域22中之每一者的介層孔23。使用沈積、光微影及蝕刻製程步驟來形成介層孔23。在一實施例中，使用沈積及光微影在層間介電層30之頂部形成一第一區塊遮罩，其中該第一區塊遮罩中之開口暴露待形成介層孔23之區。舉例而言，在整個結構之頂部沈積一光阻層24。光阻層24可由介電質構成，該等介電質包括碳、氧及各種無機金屬。光阻層24可經選擇性圖案化及顯影以形成一第一區塊遮罩，從而保護層間介電層30中之至少一第一區域及暴露層間介電層30中之隨後形成介層孔23之至少一第二區域。使用一選擇性蝕刻製程來在層間介電30中蝕刻介層孔23。在一實施例中，使用一各向異性蝕刻來蝕刻介層孔23。各向異性蝕刻製程為在與待蝕刻之表面垂直方向上的蝕刻速率遠大於與待蝕刻之表面平行方向上的蝕刻速率之材料移除製程。在一實施例中，使用反應性離子蝕刻(RIE)來形成介層孔23。反應性離子蝕刻(RIE)為在蝕刻期間待蝕刻之表面置放於RF供電電極上之電漿蝕刻形式，其中該待蝕刻之表面呈現一電位，該電位加速自電漿朝向發生化學蝕刻反應之該表面的提取之蝕刻物質在與該表面垂直的方向上蝕刻。
在一實施例中，在介層孔23形成期間，移除p型功函數金屬層25之上覆於源極區域21及汲極區域22上之一部分。更特定言之，可使用一選擇性蝕刻製程來對p型功函數金屬層25選擇性移除層間介電30之暴露部分。此後，可對層間介電30選擇性移除p型功函數金屬層25。接著對源極區域21及汲極區域22之上表面(例如，形成於源極區域21及汲極區域22頂部之矽化物接觸(圖中未展示)的上表面)選擇性蝕刻層間介電30。在形成介層孔23之後，使用氧灰化、化學剝離或選擇性蝕刻來移除光阻24。
圖6描繪自第一器件區域6中之閘極介電10移除p型功函數金屬層25，其中p型功函數金屬層25仍存留於第二器件區域7中。在一實施例中，移除p型功函數金屬層25包括形成上覆於至少第二器件區域7上之一第二區塊遮罩(圖中未展示)。在一實施例中，亦在存在於第一器件區域6中之層間介電30之上表面上的p型功函數金屬層25上形成區塊遮罩。
該第二區塊遮罩可包含軟式及/或硬式遮罩材料，且可使用沈積、光微影及蝕刻來形成。在一實施例中，第二區塊遮罩由一光阻構成。可藉由將一光阻層塗覆於半導體基板5之表面、將該光阻層暴露於一輻射圖案下及接著利用一光阻顯影劑來在該光阻層中顯影出該圖案來產生一第二區塊遮罩。
在另一實施例中，第二區塊遮罩可為一硬式遮罩材料。硬式遮罩材料包括可藉由化學氣相沈積(CVD/ALD)及相關方法沈積之介電系統。通常，該硬式遮罩組成物包括氧化矽、碳化矽、氮化矽及碳氮化矽等。亦可利用包括(但不限於)以下各者之旋塗式介電質作為硬式遮罩材料：倍半氧矽烷、矽氧烷及硼磷矽玻璃(BPSG)。可藉由以下操作來形成包含一硬式遮罩材料之第二區塊遮罩：毯覆式沈積一硬式遮罩材料層；在該硬式遮罩材料層頂部提供一經圖案化之光阻；及接著蝕刻該硬式遮罩材料層以提供保護至少第二器件區域7之一區塊遮罩，其中暴露p型功函數金屬層25之至少上覆於閘極介電10上的部分。
在形成第二區塊遮罩之後，藉由一選擇性蝕刻製程自第一器件區域6中之閘極介電10移除p型功函數金屬層25。更特定言之，移除p型功函數金屬層25自對p型功函數金屬層25選擇性的用於自第一器件區域6移除熱介電層27之第一蝕刻化學物開始。在一些實施例中，在形成第二區塊遮罩之前自第一及第二器件區域6、7兩者移除熱介電層27。在一隨後製程步驟中，對閘極介電10選擇性蝕刻p型功函數金屬層25，其中p型功函數金屬層25仍存留於第一器件區域6中之閘極介電10頂部。更特定言之，對金屬氮化物閘極介電9選擇性蝕刻p型功函數金屬層25。在一些實施例中，藉由對蝕刻終止金屬層26選擇性的蝕刻來移除p型功函數金屬層25，其中在一隨後製程步驟中，可藉由對金屬氮化物閘極介電9選擇性之蝕刻來移除蝕刻終止金屬層26。在自第一器件區域6移除p型功函數金屬層25之蝕刻製程期間，第二器件區域7受第二區塊遮罩保護。可使用一各向異性蝕刻或一各向同性蝕刻來移除p型功函數金屬層25。可藉由反應性離子蝕刻或雷射蝕刻來提供該各向異性蝕刻。可藉由一濕式化學蝕刻來提供該各向同性蝕刻。
在一些實施例中，在移除p型功函數金屬層25之後，可移除第二區塊遮罩。在第二區塊遮罩由一光阻材料構成之實施例中，可使用氧灰化或化學剝離來移除第二區塊遮罩。在第二區塊遮罩由一硬式遮罩介電構成之實施例中，使用一選擇性蝕刻製程來移除第二區塊遮罩。
在熱介電層27仍存在於第二器件區域7中而自第一器件區域6移除p型功函數金屬層25之一些實施例中，可在移除第二區塊遮罩之後移除熱介電層27。可使用至少對第二器件區域7中之p型功函數金屬層25及第一器件區域6中之閘極介電層10選擇性之蝕刻來移除熱介電層27。
圖7描繪在第一器件區域6及第二器件區域7中形成由鈦及鋁構成之金屬層28之一實施例。在一實施例中，包含鈦及鋁之金屬層28為一n型功函數金屬層。在一實施例中，該n型功函數金屬層之功函數介於4.1 eV至4.3 eV之間。如在本文中使用，「n型功函數金屬層」為實行n型臨限電壓移位之金屬層。本文中所使用之「N型臨限電壓移位」意謂n型半導體器件之費米能量朝向該n型半導體器件之含矽基板中的矽之傳導帶的一移位。「傳導帶」為摻雜材料之未完全被電子填充的最低電子能帶。
在第一器件區域6中，在閘極介電層10、源極區域21及汲極區域22上沈積由鈦及鋁構成之金屬層28。更特定言之，在一實施例中，將由鈦及鋁構成之金屬層28沈積為與閘極介電層10之金屬氮化物閘極介電9直接接觸。在第二器件區域7中，將由鈦及鋁構成之金屬層28沈積為與p型功函數金屬層25直接接觸且與源極區域21及汲極區域22直接接觸。
在一些實例中，在第一器件區域6及第二器件區域7上毯覆式沈積由鈦及鋁構成之金屬層28，其中含鈦及鋁之金屬層28存在於第一器件區域6中之在至源極區域21及汲極區域22之介層孔23與閘極介電10之間的結構的上表面上。由鈦及鋁構成之金屬層28亦可存在於介層孔23之側壁及結構(例如，層間介電30)之側壁上，該結構通向第一器件區域6中之閘極介電10及/或第二器件區域7中之p型功函數金屬層25。由鈦及鋁構成之金屬層28可具有介於1 nm至20 nm之間的厚度。在另一實施例中，由鈦及鋁構成之金屬層28的厚度介於5 nm至10 nm之間。
在一實施例中，可藉由一物理氣相沈積(PVD)方法(諸如濺鍍)來沈積包含鈦及鋁之金屬層28。如本文中所使用，「濺鍍」意謂一用於沈積一金屬材料薄膜之方法，其中所要材料之標靶(亦即，來源)受到粒子(例如，離子)轟擊，該等粒子將原子自該標靶敲除，其中經變位的標靶材料沈積於一沈積表面上。可適宜於沈積包含鈦及鋁的金屬層28之濺鍍裝置的實例包括DC二極體類型系統、射頻(RF)濺鍍、磁控濺鍍及離子化金屬電漿(IMP)濺鍍。除了物理氣相沈積(PVD)技術以外，亦可使用化學氣相沈積(CVD)及原子層沈積(ALD)來形成包含鈦及鋁之金屬層28。
在一實施例中，包含鈦及鋁之金屬層28可由氮化鈦鋁(TiAlN)構成。在一實例中，該氮化鈦鋁中之鈦含量可介於20 wt%至80 wt%之間，該氮化鋁鈦之鋁含量可介於20 wt%至60 wt%之間，且該氮化鈦鋁之氮含量可介於20 wt%至60 wt%之間。在另一實例中，該氮化鈦鋁之鈦含量可介於30 wt%至60 wt%之間，該氮化鈦鋁之鋁含量可介於25 wt%至40 wt%之間，且該氮化鈦鋁之氮含量可介於25 wt%至50 wt%之間。
在一實施例中，用於沈積氮化鈦鋁(TiAlN)之濺鍍沈積製程包括應用高能粒子來擊打鈦鋁合金標靶材料之實心板，其中該等高能粒子使鈦及鋁之原子物理變位以沈積於第一器件區域6中之閘極介電10及第二器件區域7中之p型功函數金屬層25上。在另一實施例中，該濺鍍裝置可包括雙標靶(例如，由鈦構成之第一標靶及由鋁構成之第二標靶)。該等鈦及鋁之濺鍍原子通常遷移通過一真空且沈積於該沈積表面上。在一實例中，該等高能粒子(例如，來自氬氣流放電之正離子)之離子能量介於500 eV至5,000 eV之間。在另一實施例中，該等高能粒子之離子能量介於1,500 eV至4,500 eV之間。
可藉由氮氣(N2 )來提供用於氮化鈦鋁(TiAlN)之氮來源。可隨著鈦及鋁之濺鍍原子朝向該沈積表面(例如，第一器件區域6中之閘極介電10及第二器件區域7中之p型功函數金屬層25)遷移而將該氮來源引入至濺鍍腔室。在一實例中，藉由在Ar/N2 氣體混合物中自鈦(Ti)及鋁(Al)標靶共同濺鍍來提供該氮來源。
圖7進一步描繪在包含鈦及鋁之金屬層28上形成包含鋁之一金屬填充物29。在一些實施例中，將金屬填充物29形成為與包含鈦及鋁之金屬層28直接接觸。在一實施例中，金屬填充物29由99%鋁構成。在另一實施例中，金屬填充物29由100%鋁構成。通常藉由諸如濺鍍之物理氣相沈積(PVD)來沈積金屬填充物29。可適宜於沈積包含鋁的金屬填充物29之濺鍍裝置的實例包括DC二極體類型系統、射頻(RF)濺鍍、磁控濺鍍及離子化金屬電漿(IMP)濺鍍。除了物理氣相沈積(PVD)技術以外，亦可使用化學氣相沈積(CVD)及原子層沈積(ALD)來形成包含鋁之金屬填充物29。
在一實施例中，用於沈積由鋁構成之金屬填充物29的濺鍍沈積製程包括應用高能粒子來擊打一高純度鋁標靶材料之實心板，其中該等高能粒子使鋁原子物理變位以沈積於閘極介電層10上。在一實例中，該等高能粒子之離子能量(例如，來自氬氣流放電之正離子)介於500 eV至5,000 eV之間。在另一實施例中，該等高能粒子之離子能量介於1,500 eV至4,500 eV之間。在一實施例中，藉由高純度鋁意謂該標靶材料之鋁含量大於99.5%。在一些實施例中，該標靶材料之鋁含量可高達99.9%，僅具有附帶雜質之殘餘。「附帶雜質」表示對該標靶(亦即，鋁)之任何污染。對於每一雜質組分，可允許雜質範圍低於0.05 wt%；對於總雜質含量，可允許雜質範圍低於0.1 wt%。來自該鋁標靶之濺鍍鋁原子可遷移通過一真空且沈積於沈積表面(例如，閘極介電層10)上。在一實例中，鐵(Fe)、銅(Cu)及銀(Ag)可低於百萬分之五(ppm)而存在。
可將包含鋁的金屬填充物29平坦化直至金屬填充物29之上表面與層間介電30之上表面共平面。在一實例中，藉由化學機械平坦化(CMP)來提供平坦化製程。化學機械平坦化(CMP)為使用化學反應及機械力兩者來移除材料及平坦化一表面之材料移除製程。在一實施例中，該平坦化製程移除p型功函數金屬層25之部分、熱介電層27及存在於層間介電30之上表面上的蝕刻終止金屬氮化物層26。
存在於介層孔23中之包含鋁的金屬填充物29及包含鈦及鋁的金屬層28提供至n型半導體器件100及p型半導體器件105之源極區域21及汲極區域22之互連。包含鋁的金屬填充物29及包含鈦及鋁的金屬層28亦存在於至n型半導體器件100之閘極結構60及至p型半導體器件105之閘極結構70中。術語「閘極結構」意謂用以經由電場及磁場來控制半導體器件(例如，記憶體器件)之輸出電流(亦即，在通道中之載子流)的結構。
更特定言之，在一實施例中，上述方法提供包括具有一第一閘極結構60之n型半導體器件100之電子器件，該第一閘極結構60在半導體基板5之處於一源極區域21與一汲極區域22之間的一第一器件區域6中。第一閘極結構60包括存在於半導體基板5上之一閘極介電10、由鈦及鋁構成之一金屬層28及由鋁構成之一金屬填充物29。上述方法進一步提供存在於與n型半導體器件100相同之半導體基板5上的p型半導體器件105。p型半導體器件105包括一第二閘極結構70，第二閘極結構70在半導體基板5之處於一源極區域21與一汲極區域22之間的第二器件區域7中。第二閘極結構70包括存在於半導體基板5上之一閘極介電10、一p型功函數金屬層25、包含鈦及鋁之一金屬層28及由鋁構成之一金屬填充物29。
在一實施例中，存在於n型半導體器件100之閘極結構60中的包含鈦及鋁之金屬層28充當在n型半導體器件100中實行n型臨限電壓移位的一n型功函數金屬。該n型功函數金屬之功函數通常介於4.1 eV至4.3 eV之間。
第二器件區域7包括一p型功函數金屬層25，該p型功函數金屬層25與至p型半導體器件105之閘極結構70的閘極介電10直接接觸。p型功函數金屬層25在p型半導體器件105中實行一臨限電壓移位。在一實例中，該p型功函數金屬之功函數通常介於4.9 eV至5.1 eV之間。存在於p型半導體器件105之閘極結構70中的包含鈦及鋁之金屬層28與閘極介電10分離p型功函數金屬層25。
在一實施例中，存在於p型半導體器件105之閘極結構70中的包含鈦及鋁之金屬層28與閘極介電10分離介於1 nm至10 nm之間的尺寸。在另一實施例中，存在於p型半導體器件105之閘極結構70中的包含鈦及鋁之金屬層28與閘極介電10分離介於3 nm至8 nm之間的尺寸。如上文說明，在一些實施例中，包含鈦及鋁之金屬層28為一n型功函數金屬。藉由將包含鈦及鋁之金屬層28與p型半導體器件105之閘極介電10分離，在p型半導體器件105中實質上消除了可由包含鈦及鋁之金屬層28導致之n型臨限電壓移位。
仍參看圖7，層間介電30存在於半導體基板5及n型及p型半導體器件100、105中之至少一部分上。互連件80經由層間介電30至第一器件區域6中之源極區域21及汲極區域22及至第二器件區域7中之源極區域21及汲極區域22而存在。互連件80中之每一者包括由鈦及鋁構成之金屬層28及由鋁構成之金屬填充物29。由鈦及鋁所構成的金屬層28及鋁所構成的金屬填充物29構成之互連件80不需要通常在習知銅互連結構中所使用之晶種層。另外，在本方法之一些實施例中，藉由用鈦及鋁所構成之金屬層28及鋁所構成之金屬填充物29來形成互連件80及藉由將彼等材料併入於n型及p型半導體器件100、105之閘極結構60、70中，該等結構及方法降低了製程複雜性及成本。
儘管已關於本發明之較佳實施例而具體展示且描述了本發明，熟習此項技術者將理解可在不背離本發明之精神及範疇的情況下作出形式及細節上的前述及其他改變。因此，意欲使本發明不限於所描述及說明之精確形式及細節，而屬於隨附申請專利範圍之範疇內。
5．．．半導體基板
6．．．第一器件區域
7．．．第二器件區域
8．．．高k介電層
9．．．金屬氮化物閘極介電
10．．．閘極介電層
11．．．隔離區域
12．．．底部含半導體層
13．．．內埋絕緣層
14．．．頂部含半導體層/上部含半導體層/SOI層
15．．．第一犧牲堆疊
16．．．含半導體材料
17．．．硬式遮罩介電層
18．．．間隔件
20．．．第二犧牲堆疊
21．．．源極區域
22．．．汲極區域
23．．．介層孔
24．．．光阻層
25．．．p型功函數金屬層
26．．．蝕刻終止金屬氮化物層
27．．．熱介電層
28．．．由鈦及鋁構成之金屬層
29．．．金屬填充物
30．．．層間介電層
60．．．第一閘極結構
70．．．第二閘極結構
80．．．互連件
100．．．n型半導體器件
105．．．p型半導體器件
圖1為描繪根據本發明之一實施例之在半導體基板上形成一閘極介電層的橫截面側視圖，其中該閘極介電層由一高k介電層及一金屬氮化物閘極介電層構成；
圖2為描繪根據本發明之一實施例之在半導體基板上形成一第一犧牲堆疊及一第二犧牲堆疊的橫截面側視圖；
圖3為描繪根據本發明之一實施例之形成具有與第一犧牲堆疊及第二犧牲堆疊之上表面共平面之上表面的一層間介電的橫截面側視圖；
圖4為描繪根據本發明之一實施例之移除第一犧牲堆疊及第二犧牲堆疊之一部分以暴露該閘極介電層以及在該閘極介電層上形成一p型功函數金屬層的橫截面側視圖；
圖5為描繪根據本發明之一實施例之形成至第一源極區域、第一汲極區域、第二源極區域及第二汲極區域中之每一者的介層孔的橫截面側視圖；
圖6為描繪根據本發明之一實施例之自第一器件區域中之閘極介電層移除該p型功函數金屬的橫截面側視圖，其中該p型功函數金屬仍存留於第二器件區域中；及
圖7為描繪根據本發明之一實施例在第一器件區域中之該閘極介電層、第一源極區域、第一汲極區域、第二器件區域中之該p型功函數金屬、第二源極區域及第二汲極區域上形成一由鈦及鋁構成之金屬層以及在由鈦及鋁構成之該金屬層上形成一由鋁構成之金屬填充物的橫截面側視圖。
5．．．半導體基板
6．．．第一器件區域
7．．．第二器件區域
8．．．高k介電層
9．．．金屬氮化物閘極介電
10．．．閘極介電層
11．．．隔離區域
12．．．底部含半導體層
13．．．內埋絕緣層
14．．．頂部含半導體層/上部含半導體層/SOI層
18．．．間隔件
21．．．源極區域
22．．．汲極區域
23．．．介層孔
25．．．p型功函數金屬層
26．．．蝕刻終止金屬氮化物層
28．．．由鈦及鋁構成之金屬層
29．．．金屬填充物
30．．．層間介電層
60．．．第一閘極結構
70．．．第二閘極結構
80．．．互連件
100．．．n型半導體器件
105．．．p型半導體器件

Claims (13)

  1. 一種形成一半導體器件之方法，包含：在一半導體基板上形成一第一犧牲堆疊及一第二犧牲堆疊，該第一犧牲堆疊及該第二犧牲堆疊各自包括一閘極介電層，其中該閘極介電層包含經沈積為與該半導體基板直接接觸之一高k介電層，及直接沈積於該高k介電層之一上表面上的一金屬氮化物閘極介電層，其中該第一犧牲堆疊存在於該半導體基板之在一n型源極區域與一n型汲極區域之間的一第一器件區域中，且該第二犧牲堆疊存在於該半導體基板之在一p型源極區域與一p型汲極區域之間的一第二器件區域中；形成一層間介電，該層間介電具有與該第一犧牲堆疊及該第二犧牲堆疊之一上表面共平面的一上表面；移除該第一犧牲堆疊及該第二犧牲堆疊之一部分以暴露該閘極介電層；在該閘極介電層上形成一p型功函數金屬層，其中該p型功函數金屬層的該形成包含在該第一器件區域及該第二器件區域中之該金屬氮化物閘極介電層上沈積一蝕刻終止金屬氮化物層，在該第一器件區域及該第二器件區域中之該蝕刻終止金屬氮化物層上沈積該p型功函數金屬層，及在該第一器件區域及該第二器件區域中之該p型功函數金屬層上形成一熱介電；形成至該n型源極區域、該n型汲極區域、該p型源極區域及該p型汲極區域中之每一者的一介層孔； 自該第一器件區域移除該p型功函數金屬層，其中該p型功函數金屬層仍存留於該第二器件區域中；在該第一器件區域中之該閘極介電層、該n型源極區域、該n型汲極區域、在該第二器件區域中之該p型功函數金屬層、該p型源極區域及該p型汲極區域上形成包含鈦及鋁之一金屬層；及在包含鈦及鋁之該金屬層上形成包含鋁之一金屬填充物。
  2. 如請求項1之方法，其中該第一犧牲堆疊及該第二犧牲堆疊進一步包含存在於該閘極介電層上之一含半導體材料及存在於該含半導體材料上之一硬式遮罩介電層。
  3. 如請求項2之方法，其中形成該第一犧牲堆疊及該第二犧牲堆疊進一步包含：在該硬式遮罩介電層頂部形成一經圖案化之蝕刻遮罩；及蝕刻該硬式遮罩介電層、該含半導體材料及該閘極介電層以形成該第一犧牲堆疊及該第二犧牲堆疊。
  4. 如請求項1之方法，其中形成該p型源極區域、該p型汲極區域、該n型源極區域及該n型汲極區域包含：在該第一犧牲堆疊及該第二犧牲堆疊之一側壁上形成一間隔件；及將摻雜劑植入於該半導體基板中；及其中具有與該第一犧牲堆疊及該第二犧牲堆疊之該上表面共平面之該上表面的該層間介電之該形成包含： 在該半導體基板、該第一犧牲堆疊及該第二犧牲堆疊上沈積該層間介電；及將該層間介電之該上表面平坦化直至自該第一犧牲堆疊及該第二犧牲堆疊之該上表面移除該層間介電為止。
  5. 如請求項2之方法，其中該移除該第一犧牲堆疊及該第二犧牲堆疊之該部分以暴露在該第一器件區域及該第二器件區域中之每一者中的該閘極介電層包含：對該含半導體材料選擇性蝕刻該硬式遮罩介電層；及對該閘極介電層選擇性蝕刻該含半導體材料。
  6. 如請求項1之方法，其中該形成該介層孔包含：在該層間介電頂部形成一第一蝕刻遮罩；及藉由一各向異性蝕刻來蝕刻該層間介電層。
  7. 如請求項1之方法，其中該自該第一器件區域移除該p型功函數金屬層包含：形成上覆於該第二器件區域上之一第二蝕刻遮罩；及對該第一器件區域中之該閘極介電層選擇性蝕刻該p型功函數金屬層。
  8. 如請求項1之方法，其中該自該第一器件區域移除該p型功函數金屬層之至少該部分包含：形成上覆於該第二器件區域上之一第二蝕刻遮罩；對該p型功函數金屬層選擇性蝕刻該熱介電；及對該蝕刻終止金屬氮化物層選擇性蝕刻該p型功函數金屬層，其中該p型功函數金屬層仍存留於在該第二器件區域中之該金屬氮化物閘極介電層頂部。
  9. 如請求項1之方法，其中在該第一器件區域中之該閘極介電、該n型源極區域、該n型汲極區域、該第二器件區域中之該p型功函數金屬層、該p型源極區域及該p型汲極區域上包含鈦及鋁之該金屬層之該形成包含：自該第一器件區域中之該p型功函數金屬層移除該熱介電；在自該第一器件區域移除該p型功函數金屬層之後移除該第一器件區域中之該蝕刻終止金屬氮化物層；及將包含鈦及鋁之該金屬層沈積為與該第一器件區域中之金屬氮化物閘極介電層直接接觸，且與該n型源極區域、該n型汲極區域、該第二器件區域中之該p型功函數金屬層、該p型源極區域及該p型汲極區域接觸。
  10. 如請求項9之方法，進一步包含將包含鋁之該金屬填充物平坦化直至包含鋁之該金屬填充物之一上表面與該層間介電之一上表面共平面為止；或其中該金屬氮化物閘極介電層由TiN構成，且該金屬氮化物蝕刻終止層由TaN構成。
  11. 一種電子器件，包含：一n型半導體器件，其包含在一半導體基板之在一第一源極區域與一第一汲極區域之間的一第一器件區域中之一第一閘極結構，其中該第一閘極結構包括存在於該半導體基板上之一閘極介電、包含鈦及鋁之一金屬層，及由鋁構成之一金屬填充物；一p型半導體器件，其包含在該半導體基板之在一第 二源極區域與一第二汲極區域之間的一第二器件區域中之一第二閘極結構，其中該第二閘極結構包括存在於該半導體基板上之該閘極介電、一p型功函數金屬層、包含鈦及鋁之該金屬層，及由鋁構成之該金屬填充物；及一層間介電，其存在於該半導體基板上，該層間介電包含至該第一源極區域、該第一汲極區域、該第二源極區域及該第二汲極區域之互連件，其中該等互連件由包含鈦及鋁之該金屬層及由鋁構成之該金屬填充物構成。
  12. 如請求項11之半導體器件，其中該閘極介電包含與該半導體基板直接接觸之一HfO2 層及與該HfO2 層之一上表面直接接觸之一TiN層。
  13. 如請求項11之半導體器件，其中該p型功函數金屬層包含TiN、TaC、Ru、NiTi或其一組合；且其中包含鈦及鋁之該金屬層為一n型功函數金屬層。
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