CN103066010B

CN103066010B - Mos晶体管及其制作方法

Info

Publication number: CN103066010B
Application number: CN201110319011.2A
Authority: CN
Inventors: 平延磊
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-10-19
Filing date: 2011-10-19
Publication date: 2016-03-16
Anticipated expiration: 2031-10-19
Also published as: CN103066010A

Abstract

一种MOS晶体管及其制作方法。所述制作方法包括：提供半导体衬底；在所述半导体衬底上形成伪栅电极；在所述半导体衬底中形成源/漏区；在所述半导体衬底上形成第一介质层，所述第一介质层的上表面与所述伪栅电极的上表面齐平；去除所述伪栅电极，形成第一通孔，在所述源区对应的第一介质层中形成第二通孔，在所述漏区对应的第一介质层中形成第三通孔；分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平。本发明可以使金属栅极的上表面不存在凹陷，比较平整。

Description

MOS晶体管及其制作方法

技术领域

本发明涉及一种集成电路制造领域，尤其涉及一种MOS晶体管及其制作方法。

背景技术

以前，在半导体器件中使用多晶硅栅极和多硅酸盐栅极等作为栅极。多晶硅栅极存在以下问题：因栅极损耗现象引起的栅极绝缘膜的有效厚度增加，因掺杂物从P+或N+多晶硅栅极渗透到衬底的现象和掺杂物分布变化引起的阈值电压的变化等。利用现有的多晶硅的栅极还存在所谓的在宽度很细小的线上无法实现低电阻值的问题。

为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。目前，制备金属栅极的方法，常见的有如美国专利US20100109088中介绍的一种制造方法：先在衬底上利用浅沟槽隔离技术定义出有源区，接着用硬掩膜定义出pFET有源区，并对pFET有源区进行刻蚀。在刻蚀区域外延生长一层SiGe，至与衬底表面平齐。去除硬掩膜，然后在衬底上形成栅材料层。图形化处理，并形成金属栅极堆叠。对有源区进行离子植入，并形成金属栅极堆叠侧墙(spacers)，最后在衬底上形成源极和漏极。

现有技术中还提供一种使用“后栅极”工艺形成金属栅极的方法，以下以制作CMOS晶体管为例进行说明。

参考图1所示，提供半导体衬底，所述半导体衬底包括NMOS晶体管区域11和PMOS晶体管区域12，所述NMOS晶体管区域11和所述PMOS晶体管区域12由浅沟槽隔离结构13进行隔离，所述NMOS晶体管区域11上依次包括第一栅介质层21、第一伪栅31和围绕所述第一栅介质层21和第一伪栅31的第一侧墙41，所述PMOS晶体管区域12上依次包括第二栅介质层22、第二伪栅32和围绕所述第二栅介质层22和第二伪栅32的第二侧墙42。

参考图2所示，在所述NMOS晶体管区域11中形成第一源区51和第一漏区61，在所述PMOS晶体管区域12中形成第二源区52和第二漏区62，且在所述半导体衬底上形成第一介质层10，所述第一介质层10的上表面与所述第一伪栅31和第二伪栅32的上表面齐平。

参考图3所示，去除所述第二伪栅32，且在所述第二栅介质层22上形成第二金属栅极72，采用CMP(ChemicalMechanicalPolishing，化学机械研磨)方法使所述第二金属栅极72的上表面与所述第一介质层10的上表面齐平。

参考图4所示，去除所述第一伪栅31，且在所述第一栅介质层21上形成第一金属栅极71，采用CMP方法使所述第一金属栅极71的上表面与所述第一介质层10的上表面齐平。

参考图5所示，在所述第一介质层10、第一金属栅极71和第二金属栅极72上形成第二介质层20，且在所述第一源区51上形成贯穿第一介质层10和第二介质层20的第一接触栓塞81，在所述第一金属栅极71上形成贯穿第二介质层20的第二接触栓塞82，在所述第一漏区61上形成贯穿第一介质层10和第二介质层20的第三接触栓塞83，在所述第二源区52上形成贯穿第一介质层10和第二介质层20的第四接触栓塞84，在所述第二金属栅极72上形成贯穿第二介质层20的第五接触栓塞85，在所述第二漏区62上形成贯穿第一介质层10和第二介质层20的第六接触栓塞86。每个所述接触栓塞一般依次包括：钛层、氮化钛层和钨层。

但是在上述技术中，在形成第一金属栅极71或第二金属栅极72的过程中，由于需要通过CMP使得第一金属栅极71的上表面与所述第一介质层10的上表面齐平或者使第二金属栅极72的上表面与所述第一介质层10的上表面齐平，而第一金属栅极71或第二金属栅极72上表面的面积相对于第一介质层10上表面的面积较小，因此会导致第一金属栅极71的上表面或第二金属栅极72的上表面存在凹陷，不能与第一介质层10的上表面完全齐平，最终会影响栅极电阻值。

类似地，在采用后栅极工艺制作NMOS晶体管或PMOS晶体管的金属栅极过程中，也存在金属栅极的上表面存在凹陷的缺陷。

因此，在采用后栅极工艺制作MOS晶体管金属栅极的过程中，如何保证金属栅极的平整性就成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种MOS晶体管及其制作方法，以保证金属栅极的上表面不存在凹陷，比较平整。

为了解决上述问题，本发明提供了一种MOS晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成伪栅电极；

在所述半导体衬底中形成源/漏区；

在所述半导体衬底上形成第一介质层，所述第一介质层的上表面与所述伪栅电极的上表面齐平；

去除所述伪栅电极，形成第一通孔，在所述源区对应的第一介质层中形成第二通孔，在所述漏区对应的第一介质层中形成第三通孔；

分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平。

可选地，所述MOS晶体管的制作方法还包括：在所述第一介质层、金属栅极、第一接触栓塞和第二接触栓塞上形成第二介质层；在所述金属栅极、第一接触栓塞、第二接触栓塞对应的第二介质层中分别形成第三接触栓塞、第四接触栓塞和第五接触栓塞。

可选地，所述MOS晶体管的制作方法还包括：在形成所述伪栅电极之前，在所述半导体衬底上形成栅介质层，所述栅介质层的材料为高K介质材料。

可选地，所述MOS晶体管为NMOS晶体管，所述功函数金属层包括氮化钛层和钛层，所述填充金属层的材料包括钨。

可选地，所述MOS晶体管为PMOS晶体管，所述功函数金属层包括氮化钛层，所述填充金属层的材料包括钨。

可选地，所述MOS晶体管为CMOS晶体管，所述CMOS晶体管包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管对应的功函数金属层包括氮化钛层，所述NMOS晶体管对应的功函数金属层包括氮化钛层和钛层，所述填充金属层的材料均包括钨。

可选地，采用ALD(AtomicLayerDeposition，原子层沉积)、CVD(ChemicalVaporDeposition，化学气相沉积)或PVD(PhysicalVaporDeposition，物理气相沉积)方法形成所述氮化钛层。

可选地，所述氮化钛层的厚度范围包括：

可选地，采用CVD或PVD方法形成所述钛层。

可选地，所述钛层的厚度范围包括：

可选地，所述第三接触栓塞、第四接触栓塞或第五接触栓塞依次包括：钛层、氮化钛层和钨层。

可选地，所述第三接触栓塞、第四接触栓塞或第五接触栓塞依次包括：氮化钛层和钨层。

为了解决上述问题，本发明还提供了一种MOS晶体管，包括：

半导体衬底；

位于所述半导体衬底中的源/漏区；

位于所述半导体衬底上的金属栅极和第一介质层，所述金属栅极的上表面与所述第一介质层的上表面齐平，贯穿所述第一介质层且与所述源区接触的第一接触栓塞，贯穿所述第一介质层且与所述漏区接触的第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞包括的材料相同；

位于所述第一介质层上的第二介质层，贯穿所述第二介质层且与所述金属栅极接触的第三接触栓塞，贯穿所述第二介质层且与所述第一接触栓塞接触的第四接触栓塞，贯穿所述第二介质层且与所述第二接触栓塞接触的第五接触栓塞，所述第三接触栓塞、第四接触栓塞和第五接触栓塞包括的材料相同。

可选地，所述金属栅极和所述半导体衬底之间包括栅介质层，所述栅介质层的材料为高K介质材料。

可选地，所述MOS晶体管为NMOS晶体管，所述金属栅极、第一接触栓塞或第二接触栓塞依次包括：氮化钛层、钛层和钨层。

可选地，所述MOS晶体管为PMOS晶体管，所述金属栅极、第一接触栓塞或第二接触栓塞依次包括：氮化钛层和钨层。

可选地，所述MOS晶体管为CMOS晶体管，所述CMOS晶体管包括PMOS晶体管和NMOS晶体管，所述NMOS晶体管对应的金属栅极、第一接触栓塞或第二接触栓塞依次包括：氮化钛层、钛层和钨层；所述PMOS晶体管对应的金属栅极、第一接触栓塞或第二接触栓塞依次包括：氮化钛层和钨层。

可选地，所述氮化钛层的厚度范围包括：

可选地，所述钛层的厚度范围包括：

与现有技术相比，本发明的优点在于：

1)在去除伪栅电极形成第一通孔的同时，在第一介质层中形成与源区、漏区相对应的第二通孔和第三通孔，分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平。在采用CMP方法使得所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平的过程中，由于需要研磨平整的面积(即金属栅极的上表面、第一接触栓塞的上表面和第二接触栓塞的上表面面积之和)与被研磨的面积(等于第一介质层上表面、金属栅极的上表面、第一接触栓塞的上表面和第二接触栓塞的上表面面积之和)之比增大，因此CMP之后，金属栅极的上表面比较平整，基本不存在凹陷。

2)可选方案中，所述MOS晶体管为NMOS晶体管，所述填充功函数金属层依次包括氮化钛层和钛层，所述填充金属层为钨层。此时，作为功函数金属层的氮化钛层和钛层可以满足NMOS晶体管功函数的要求，而选用钨作为填充材料又可以更容易满足第一接触栓塞和第二接触栓塞的电阻要求。

3)可选方案中，所述MOS晶体管为PMOS晶体管，所述填充功函数金属层为氮化钛层，所述填充金属层为钨层。此时，作为功函数金属层的氮化钛层可以满足PMOS晶体管功函数的要求，而选用钨作为填充材料又可以更容易满足第一接触栓塞和第二接触栓塞的电阻要求。

附图说明

图1至图5是现有技术中CMOS晶体管的制作方法的示意图；

图6是本发明MOS晶体管的制作方法一实施方式的流程示意图；

图7是本发明实施例一NMOS晶体管的制作方法的流程示意图；

图8至图14是本发明实施例一NMOS晶体管的制作方法的示意图；

图15至16是本发明实施例二PMOS晶体管的制作方法的示意图；

图17是本发明实施例三CMOS晶体管的制作方法的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术所述，现有技术在采用后栅极工艺制作MOS晶体管的金属栅极过程中，由于金属栅极的上表面面积远小于其所在介质层的上表面面积，因此CMP之后会导致金属栅极的上表面存在凹陷的缺陷，最终会影响栅极电阻值。

为克服上述缺陷，参考图6所示，本发明提供了一种MOS晶体管的制作方法，包括：

步骤S1，提供半导体衬底，在所述半导体衬底上形成伪栅电极，在所述半导体衬底中形成源/漏区；

步骤S2，在所述半导体衬底上形成第一介质层，所述第一介质层的上表面与所述伪栅电极的上表面齐平；

步骤S3，去除所述伪栅电极，形成第一通孔，在所述源区对应的第一介质层中形成第二通孔，在所述漏区对应的第一介质层中形成第三通孔；

步骤S4，分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平。

本发明在采用后栅极制作金属栅极工艺的过程中，同时在金属栅极所在的介质层中形成源/漏区所对应的接触栓塞，从而在CMP过程中，增加了被研磨齐平表面的面积，保证了金属栅极上表面的齐平。

下面结合附图进行详细说明。

实施例一

参考图7所示，本实施例提供了一种NMOS晶体管的制作方法，包括：

步骤S11，提供半导体衬底，在所述半导体衬底上依次形成栅介质层和伪栅电极，且在所述半导体衬底中形成源/漏区；

步骤S12，在所述半导体衬底上形成第一介质层，所述第一介质层的上表面与所述伪栅电极的上表面齐平；

步骤S13，去除所述伪栅电极，形成第一通孔，在所述源区对应的第一介质层中形成第二通孔，在所述漏区对应的第一介质层中形成第三通孔；

步骤S14，分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平；

步骤S15，在所述第一介质层、金属栅极、第一接触栓塞和第二接触栓塞的上表面形成第二介质层；

步骤S16，在所述金属栅极、第一接触栓塞和第二接触栓塞对应的第二介质层中分别形成第三接触栓塞、第四接触栓塞和第五接触栓塞。

首先执行步骤S11，参考图8所示，提供半导体衬底110，在所述半导体衬底110上依次形成栅介质层210、伪栅电极310以及围绕所述栅介质层210和伪栅电极310的侧墙410，以所述栅介质层210、伪栅电极310和侧墙410为掩模，在所述半导体衬底110中进行重掺杂离子注入，形成源区510和漏区610。

在形成侧墙410之前，还可以以所述栅介质层210和伪栅电极310为掩模，在所述半导体衬底110进行轻掺杂离子注入，形成源/漏延伸区，其对于本领域的技术人员是熟知的，在此不再赘述。

具体地，所述半导体衬底110可以是硅衬底、锗硅衬底或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底。本实施例中所述半导体衬底110为硅衬底。所述半导体衬底110中还可以包括P阱(图中未示出)。

其中，所述栅介质层210的材料可以为二氧化硅等传统的栅介质材料，也可以为高K介质材料。作为优选方案，本实施例中所述栅介质层210的材料为高K介质材料，具体如：二氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。

其中，所述伪栅电极310的材料可以为多晶硅，所述侧墙410的材料可以为氮化硅。

接着执行步骤S12，参考图9所示，在所述半导体衬底110上形成第一介质层100，所述第一介质层100的上表面与所述伪栅电极310的上表面齐平。

其中，所述第一介质层100可以是通过热CVD工艺或高密度等离子体(HDP)工艺由掺杂或未掺杂的硅氧化物形成的硅氧化物包含层，例如：未掺杂的硅酸盐(USG)、掺磷硅酸盐玻璃(PSG)或硼磷硅玻璃(BPSG)等。本实施例中所述第一介质层100为采用热CVD方法形成的氧化硅层。

接着执行步骤S13，参考图10所示，去除所述伪栅电极310，形成第一通孔810，在所述源区510对应的第一介质层100中形成第二通孔820，在所述漏区610对应的第一介质层100中形成第三通孔830。

其中，可以先刻蚀去除所述伪栅电极310，形成第一通孔810，然后在所述第一介质层100中形成第二通孔820和第三通孔830；也可以先在所述第一介质层100中形成第二通孔820和第三通孔830，然后再去除所述伪栅电极310，以形成第一通孔810。形成第二通孔820或第三通孔830的方法以及去除伪栅电极310的方法对于本领域的技术人员是熟知的，在此不再赘述。

接着执行步骤S14，参考图11所示，分别向所述第一通孔810、第二通孔820和第三通孔830的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极710、第一接触栓塞720和第二接触栓塞730，所述金属栅极710、第一接触栓塞720和第二接触栓塞730的上表面分别与所述第一介质层100的上表面齐平。

所述金属栅极710、第一接触栓塞720和第二接触栓塞730同时形成，其结构相同且均包括功函数金属层和填充金属层703。具体地，参考图12所示，所述功函数金属层可以包括两层，依次包括：氮化钛(TiN)层701和位于所述氮化钛层701上的钛(Ti)层702。所述填充金属层703的材料可以为钨。

具体地，可以采用ALD(原子层沉积)、CVD(化学气相沉积)或PVD(物理气相沉积)方法形成所述氮化钛层701，所述氮化钛层701的厚度范围可以包括：如：或等。

具体地，可以采用CVD或PVD方法形成所述钛层702，所述钛层702的厚度范围可以包括：如：或等。

具体地，可采用CVD方法形成所述填充金属层703。

在向所述第一通孔810、第二通孔820和第三通孔830的侧壁和底部依次填充功函数金属层和填充金属层时，功函数金属层和填充金属层会同时沉积在第一介质层100上，且沉积在三个通孔中的功函数金属层和填充金属层的上表面也会高于第一介质层100的上表面，此时就需要通过CMP工艺将三个通孔之外的功函数金属层和填充金属层去除，直至所述金属栅极710、第一接触栓塞720和第二接触栓塞730的上表面分别与所述第一介质层100的上表面齐平。本实施例中，由于需要研磨平整的面积(即金属栅极710的上表面、第一接触栓塞720的上表面和第二接触栓塞730的上表面面积之和)与被研磨的面积(等于第一介质层100上表面、金属栅极710的上表面、第一接触栓塞720的上表面和第二接触栓塞730的上表面面积之和)之比增大，因此CMP之后，金属栅极710的上表面比较平整，基本不存在凹陷，最终保证了金属栅极710的阻值稳定。

接着执行步骤S15，参考图13所示，在所述第一介质层100、金属栅极710、第一接触栓塞720和第二接触栓塞730的上表面形成第二介质层200。

具体地，所述第二介质层200可以是通过热CVD工艺或高密度等离子体(HDP)工艺由掺杂或未掺杂的硅氧化物形成的硅氧化物包含层，例如：未掺杂的硅酸盐、掺磷硅酸盐玻璃或硼磷硅玻璃等。所述第一介质层100与所述第二介质层200的材料可以相同，也可以不同。

本实施例中所述第二介质层200为采用热CVD方法形成的氧化硅层。

接着执行步骤S16，参考图14所示，在所述金属栅极710、第一接触栓塞720和第二接触栓塞730对应的第二介质层200中分别形成第三接触栓塞910、第四接触栓塞920和第五接触栓塞930。

具体地，先在所述金属栅极710、第一接触栓塞720和第二接触栓塞730对应的第二介质层中分别形成三个通孔，然后在所述三个通孔的底部和侧壁中依次填充钛、氮化钛和钨，形成第三接触栓塞910、第四接触栓塞920和第五接触栓塞930，再通过CMP工艺使得所述第三接触栓塞910、第四接触栓塞920和第五接触栓塞930的上表面与所述第二介质层200的上表面齐平。

本实施例中所述第三接触栓塞910、第四接触栓塞920和第五接触栓塞930的具体结构可以依次包括：钛层、氮化钛层和钨层。

至此得到图14所示的NMOS晶体管。

本实施例中作为功函数金属层的氮化钛和钛层可以满足NMOS晶体管功函数的要求，而选用钨作为填充材料又可以更容易满足第一接触栓塞720和第二接触栓塞730的电阻要求。

需要说明的是，在本发明的其他实施例中，所述金属栅极710、第一接触栓塞720和第二接触栓塞730还可以采用其他结构，所述第三接触栓塞910、第四接触栓塞920和第五接触栓塞930也可以采用其他结构(如：所述第三接触栓塞910、第四接触栓塞920或第五接触栓塞930可以仅包括：氮化钛层和钨层)，其都不脱离本发明的精神。

实施例二

本实施例提供了一种PMOS晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上依次形成栅介质层、伪栅电极和围绕所述栅介质层和伪栅电极的侧墙；

以所述栅介质层、伪栅电极和侧墙为掩模，在所述半导体衬底中形成源/漏区；

分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平；

在所述第一介质层、金属栅极、第一接触栓塞和第二接触栓塞的上表面形成第二介质层；

在所述金属栅极、第一接触栓塞和第二接触栓塞对应的第二介质层中分别形成第三接触栓塞、第四接触栓塞和第五接触栓塞。

至此，得到图15所示的PMOS晶体管，包括：

半导体衬底120，位于所述半导体衬底120中的源区520和漏区620；

位于所述半导体衬底120上的栅介质层220，位于所述栅介质层220上的金属栅极740，位于所述半导体衬底120上且围绕所述栅介质层220和金属栅极740的侧墙420，位于所述半导体衬底120上的第一介质层100，位于所述第一介质层100中且对应所述源区520和漏区620的第一接触栓塞750和第二接触栓塞760，所述金属栅极740的上表面、第一介质层100的上表面、第一接触栓塞750的上表面和第二接触栓塞760的上表面均齐平；

位于所述第一介质层100上的第二介质层200，位于所述金属栅极740上的第三接触栓塞940，位于所述第一接触栓塞750上的第四接触栓塞950，位于所述第二接触栓塞760上的第五接触栓塞960，所述第二介质层200的上表面、第三接触栓塞940、所述第四接触栓塞950的上表面和第五接触栓塞960的上表面齐平。

本实施例中所述金属栅极740、第一金属栓塞750和第二金属栓塞760同时形成，且其结构相同；所述第三接触栓塞940、第四接触栓塞950和第五接触栓塞960同时形成，且其结构相同。

与实施例一相比，参考图16示，本实施例中所述金属栅极740、第一金属栓塞750和第二金属栓塞760的结构均包括：氮化钛层701(即功函数金属层)和钨层703(即填充金属层)，而所述第三接触栓塞940、第四接触栓塞950和第五接触栓塞960的结构则与实施例一相同。

本实施例同样是在形成金属栅极时，同时在源/漏区上形成了第一通孔和第二通孔，从而在CMP过程中，增加了需要研磨平整的面积(即金属栅极740的上表面、第一接触栓塞750的上表面和第二接触栓塞760的上表面面积之和)与被研磨的面积(等于第一介质层100上表面、金属栅极740的上表面、第一接触栓塞750的上表面和第二接触栓塞760的上表面面积之和)之比，因此CMP之后，金属栅极740的上表面比较平整，基本不存在凹陷，最终保证了金属栅极740的阻值稳定。

本实施例中作为功函数金属层的氮化钛可以满足PMOS晶体管功函数的要求，而选用钨作为填充材料又可以更容易满足第一接触栓塞750和第二接触栓塞760的电阻要求。

需要说明的是，在本发明的其他实施例中，所述金属栅极740、第一接触栓塞750和第二接触栓塞760还可以采用其他结构，所述第三接触栓塞940、第四接触栓塞950和第五接触栓塞960也可以采用其他结构，其都不脱离本发明的精神。

实施例三

本实施例提供了一种CMOS晶体管的制作方法，包括：

提供半导体衬底，所述半导体衬底包括PMOS晶体管区域和NMOS晶体管区域，在所述NMOS晶体管区域上依次形成第一栅介质层和第一伪栅电极，且在所述NMOS晶体管区域中形成第一源/漏区；在所述PMOS晶体管区域上依次形成第二栅介质层和第二伪栅电极，且在所述PMOS晶体管区域中形成第二源/漏区。形成包括伪栅电极的CMOS晶体管对于本领域的技术人员是熟知的，在此不再赘述。

在所述半导体衬底上形成第一介质层，所述第一介质层的上表面、所述第一伪栅电极的上表面和第二伪栅电极的上表面齐平。

去除所述第一伪栅电极，形成第一通孔，在所述第一源区对应的第一介质层中形成第二通孔，在所述第一漏区对应的第一介质层中形成第三通孔。

分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充第一功函数金属层和第一填充金属层，形成第一金属栅极、第一接触栓塞和第二接触栓塞，所述第一金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平。

去除所述第二伪栅电极，形成第四通孔，在所述第二源区对应的第一介质层中形成第五通孔，在所述第二漏区对应的第一介质层中形成第六通孔。

分别向所述第四通孔、第五通孔和第六通孔的侧壁和底部依次填充第二功函数金属层和第二填充金属层，形成第二金属栅极、第三接触栓塞和第四接触栓塞，所述第二金属栅极、第三接触栓塞和第四接触栓塞的上表面分别与所述第一介质层的上表面齐平。

在所述第一介质层、第一金属栅极、第二金属栅极、第一接触栓塞、第二接触栓塞、第三接触栓塞和第四接触栓塞的上表面形成第二介质层。

在第一金属栅极、第二金属栅极、第一接触栓塞、第二接触栓塞、第三接触栓塞和第四接触栓塞对应的第二介质层中分别形成第五接触栓塞、第六接触栓塞、第七接触栓塞、第八接触栓塞、第九接触栓塞和第十接触栓塞。

至此，得到图17所示的CMOS晶体管，包括：PMOS晶体管和NMOS晶体管，其中：

所述NMOS晶体管包括：NMOS晶体管区域110′；位于所述NMOS晶体管区域110′中的第一源区510′和第一漏区610′；位于所述NMOS晶体管区域110′上的第一栅介质层210′，位于所述第一栅介质层210′上的第一金属栅极710′，位于所述NMOS晶体管区域110′上且围绕所述第一栅介质层210′和第一金属栅极710′的第一侧墙410′，位于所述NMOS晶体管区域110′上的第一介质层100′，位于所述第一介质层100′中且对应所述第一源区510′和第一漏区610′的第一接触栓塞720′和第二接触栓塞730′，所述第一金属栅极710′的上表面、第一介质层100′的上表面、第一接触栓塞720′的上表面和第二接触栓塞730′的上表面均齐平；位于所述第一介质层100′上的第二介质层200′，位于所述第一金属栅极710′上的第五接触栓塞910′，位于所述第一接触栓塞720′上的第六接触栓塞920′，位于所述第二接触栓塞730′上的第七接触栓塞930′，所述第二介质层200′的上表面、第五接触栓塞910′、所述第六接触栓塞920′的上表面和第七接触栓塞930′的上表面齐平；

所述PMOS晶体管包括：PMOS晶体管区域120′，所述NMOS晶体管区域110′和所述PMOS晶体管区域120′可以通过一个浅沟槽隔离结构130′进行隔离；位于所述PMOS晶体管区域120′中的第二源区520′和第二漏区620′；位于所述PMOS晶体管区域120′上的第二栅介质层220′，位于所述第二栅介质层220′上的第二金属栅极740′，位于所述PMOS晶体管区域120′上且围绕所述第二栅介质层220′和第二金属栅极740′的第二侧墙420′，位于所述PMOS晶体管区域120′上的第一介质层100′，位于所述第一介质层100′中且对应所述第二源区520′和第二漏区620′的第三接触栓塞750′和第四接触栓塞760′，所述第二金属栅极740′的上表面、第一介质层100′的上表面、第三接触栓塞750′的上表面和第四接触栓塞760′的上表面均齐平；位于所述第一介质层100′上的第二介质层200′，位于所述第二金属栅极740′上的第八接触栓塞940′，位于所述第三接触栓塞750′上的第九接触栓塞950′，位于所述第四接触栓塞760′上的第十接触栓塞960′，所述第二介质层200′的上表面、第八接触栓塞940′、所述第九接触栓塞950′的上表面和第十接触栓塞960′的上表面齐平。

其中，NMOS晶体管的制作方法可参考实施例一，PMOS晶体管的制作方法可参考实施例二，在此不再赘述。本实施例可以同时保证PMOS晶体管的栅极阻值稳定以及NMOS晶体管的栅极阻值稳定。

相应的，本发明还提供了一种MOS晶体管，包括：

半导体衬底；

位于所述半导体衬底中的源/漏区；

位于所述半导体衬底上的金属栅极和第一介质层，所述金属栅极的上表面与所述第一介质层的上表面齐平，贯穿所述第一介质层且与所述源区接触的第一接触栓塞，贯穿所述第一介质层且与所述漏区接触的第二接触栓塞；

位于所述第一介质层上的第二介质层，贯穿所述第二介质层且与所述金属栅极接触的第三接触栓塞，贯穿所述第二介质层且与所述第一接触栓塞接触的第四接触栓塞，贯穿所述第二介质层且与所述第二接触栓塞接触的第五接触栓塞；

所述金属栅极、第一接触栓塞和第二接触栓塞包括的材料相同，所述第三接触栓塞、第四接触栓塞和第五接触栓塞包括的材料相同。

其中，所述金属栅极和所述半导体衬底之间可以包括栅介质层。

优选地，所述栅介质层的材料为高K介质材料。

所述MOS晶体管可以为NMOS晶体管，此时，所述金属栅极、第一接触栓塞或第二接触栓塞可以依次包括：氮化钛层、钛层和钨层。具体可参考实施例一，在此不再赘述。

所述MOS晶体管也可以为PMOS晶体管，此时，所述金属栅极、第一接触栓塞或第二接触栓塞依次包括：氮化钛层和钨层。具体可参考实施例二，在此不再赘述。

所述MOS晶体管还可以为包括上述PMOS晶体管和NMOS晶体管的CMOS晶体管。具体可参考实施例三，在此不再赘述。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种MOS晶体管的制作方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成栅介质层，所述栅介质层的材料为高K介质材料；

在所述半导体衬底上形成伪栅电极；

在所述半导体衬底中形成源/漏区；

分别向所述第一通孔、第二通孔和第三通孔的侧壁和底部依次填充功函数金属层和填充金属层，形成金属栅极、第一接触栓塞和第二接触栓塞，所述金属栅极、第一接触栓塞和第二接触栓塞的上表面分别与所述第一介质层的上表面齐平，所述金属栅极、第一接触栓塞和第二接触栓塞包括的材料相同；

其中，所述MOS晶体管为CMOS晶体管，包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管对应的金属栅极、第一接触栓塞和第二接触栓塞依次包括：氮化钛层、钛层和钨层，所述NMOS晶体管的功函数金属层包括氮化钛层和钛层，所述NMOS晶体管的填充金属层的材料包括钨；所述PMOS晶体管对应的金属栅极、第一接触栓塞和第二接触栓塞依次包括：氮化钛层和钨层，所述PMOS晶体管的功函数金属层包括氮化钛层，所述PMOS晶体管的填充金属层的材料包括钨。

2.如权利要求1所述的MOS晶体管的制作方法，其特征在于，所述MOS晶体管的制作方法还包括：在所述第一介质层、金属栅极、第一接触栓塞和第二接触栓塞上形成第二介质层；在所述金属栅极、第一接触栓塞、第二接触栓塞对应的第二介质层中分别形成第三接触栓塞、第四接触栓塞和第五接触栓塞。

3.如权利要求1所述的MOS晶体管的制作方法，其特征在于，采用ALD、CVD或PVD方法形成所述氮化钛层。

4.如权利要求3所述的MOS晶体管的制作方法，其特征在于，所述氮化钛层的厚度范围包括：

5.如权利要求1所述的MOS晶体管的制作方法，其特征在于，采用CVD或PVD方法形成所述钛层。

6.如权利要求5所述的MOS晶体管的制作方法，其特征在于，所述钛层的厚度范围包括：

7.如权利要求2所述的MOS晶体管的制作方法，其特征在于，所述第三接触栓塞、第四接触栓塞或第五接触栓塞依次包括：钛层、氮化钛层和钨层。

8.如权利要求2所述的MOS晶体管的制作方法，其特征在于，所述第三接触栓塞、第四接触栓塞或第五接触栓塞依次包括：氮化钛层和钨层。

9.一种MOS晶体管，包括：

半导体衬底；

位于所述半导体衬底中的源/漏区；

所述金属栅极和所述半导体衬底之间包括栅介质层，所述栅介质层的材料为高K介质材料；

其特征在于，所述金属栅极、第一接触栓塞和第二接触栓塞包括的材料相同，所述第三接触栓塞、第四接触栓塞和第五接触栓塞包括的材料相同；其中，所述MOS晶体管为CMOS晶体管，包括NMOS晶体管和PMOS晶体管，所述NMOS晶体管对应的金属栅极、第一接触栓塞和第二接触栓塞依次包括：氮化钛层、钛层和钨层，所述NMOS晶体管的功函数金属层包括氮化钛层和钛层，所述NMOS晶体管的填充金属层的材料包括钨；所述PMOS晶体管对应的金属栅极、第一接触栓塞和第二接触栓塞依次包括：氮化钛层和钨层，所述PMOS晶体管的功函数金属层包括氮化钛层，所述PMOS晶体管的填充金属层的材料包括钨。

10.如权利要求9所述的MOS晶体管，其特征在于，所述氮化钛层的厚度范围包括：

11.如权利要求9所述的MOS晶体管，其特征在于，所述钛层的厚度范围包括：

12.如权利要求9所述的MOS晶体管，其特征在于，所述第三接触栓塞、第四接触栓塞或第五接触栓塞依次包括：钛层、氮化钛层和钨层。