FR2977367A1 - Transistors dont la grille comprend une couche de nitrure de titane et procede de depot de cette couche - Google Patents
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Abstract
L'invention concerne un transistor MOS ayant un isolant de grille comprenant un diélectrique à forte permittivité et une grille conductrice comprenant une couche de TiN, dans lequel la composition en azote dans la couche de TiN est sous-stœchiométrique dans sa partie inférieure et augmente progressivement jusqu'à une composition stœchiométrique dans sa partie supérieure.
Description
B10995 - 11-GR3-0059 1 TRANSISTORS DONT LA GRILLE COMPREND UNE COUCHE DE NITRURE DE TITANE ET PROCEDE DE DEPOT DE CETTE COUCHE
Domaine de l'invention La présente invention concerne des transistors MOS dont l'isolant de grille comprend un diélectrique à forte permittivité et dont la grille conductrice comprend une couche de nitrure de titane (TiN). La présente invention concerne également des procédés de dépôt de couches de TiN. Exposé de l'art antérieur La figure 1 est une vue en coupe schématique d'une portion d'une plaquette de silicium 1 sur laquelle ont été formées une grille 2 d'un transistor MOS à canal N et une grille 3 d'un transistor MOS à canal P. De telles structures de grille sont décrites dans S. Baudot et al., "Comparison of radio frequency physical vapor deposition target material used for La0x cap layer deposition in 32 nm NMOSFETs", Microelectronic Engineering, volume 88, pages 569-572, 2011 et dans S. Baudot et al., "Understanding reversal effects of metallic aluminium introduced in HfSiON/TiN PMOSFETS", Microelectronic Engineering, 2011. Dans la plaquette de silicium 1, une région 20 spécifique, par exemple un caisson dopé N 4, a été formée du côté du transistor MOS à canal P.
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2 L'isolant de grille des transistors à canal N et à canal P comprend une couche de diélectrique 5, par exemple de l'oxyde de silicium nitruré, SiON, et une couche de diélectrique à forte permittivité 6, par exemple une couche d'un matériau à base d'hafnium, par exemple du HfSiON ou du Hf O2. La grille 2 du transistor à canal N est constituée d'une très mince couche de lanthane 7, recouverte d'une couche de TiN principale 8, elle-même revêtue d'une couche de silicium polycristallin 9.
La grille 3 du transistor à canal P comprend en outre, entre la couche 6 et la couche 7, une première couche de TiN auxiliaire 10, une couche d'aluminium 11 et une deuxième couche de TiN auxiliaire 12, pour ajuster la tension de seuil du transistor à canal P par rapport à celle du transistor à canal N. A titre d'exemple, pour un transistor d'une longueur de grille de 28 nm, l'épaisseur de la couche de lanthane 7 peut être de 0,4 nm, celle de la couche de TiN 8 peut être de 6,5 nm et celle de la couche de silicium polycristallin 9 peut être de 50 nm. L'épaisseur de la couche de TiN 10 peut être de 1 nm, celle de la couche d'aluminium 11 peut être de 0,22 nm et celle de la couche de TiN 12 peut être de 2,5 nm. On constate que des transistors munis d'un isolant de grille et d'une grille tels que décrits ci-dessus présentent des courants de fuite de grille relativement élevés. On constate également que la durée de vie de tels transistors est limitée. Il existe donc un besoin pour des transistors ayant une structure de grille similaire à celle décrite en relation avec la figure 1 mais présentant un plus faible courant de fuite de grille et une plus grande durée de vie. Résumé Un objet d'un mode de réalisation de la présente invention est de réduire les courants de fuite de grille de transistors MOS dont l'isolant de grille comprend un B10995 - 11-GR3-0059
3 diélectrique à forte permittivité et dont la grille conductrice comprend une couche de nitrure de titane. Un autre objet d'un mode de réalisation de la présente invention est d'augmenter la durée de vie de tels transistors.
Pour atteindre ces objets, la demanderesse a étudié l'origine des courants de fuite de grille de transistors du type de ceux décrits ci-dessus. Ces études l'ont amenée à attribuer les forts courants de fuite de grille à la composition des couches de TiN principales.
Ainsi, la demanderesse prévoit, pour les couches de TiN principales, une composition spécifique ainsi qu'un procédé d'obtention de ces couches. Un mode de réalisation de la présente invention prévoit un transistor MOS ayant un isolant de grille comprenant un diélectrique à forte permittivité et une grille conductrice comprenant une couche de TiN, dans lequel la composition en azote dans la couche de TiN est sous-stoechiométrique dans sa partie inférieure et augmente progressivement jusqu'à une composition stoechiométrique dans sa partie supérieure.
Selon un mode de réalisation de la présente invention, la grille conductrice d'un transistor à canal N comprend une couche de lanthane recouverte de ladite couche de TiN. Selon un mode de réalisation de la présente invention, la grille conductrice d'un transistor à canal P comprend successivement une première couche de TiN auxiliaire, une couche d'aluminium, une deuxième couche de TiN auxiliaire, une couche de lanthane, et ladite couche de TiN, la composition en azote dans les couches de TiN auxiliaires étant sous-stoechiométrique dans leur partie inférieure et augmentant progressivement jusqu'à une composition stoechiométrique dans leur partie supérieure. Selon un mode de réalisation de la présente invention, l'épaisseur de ladite couche de TiN est comprise entre 5 et 10 nanomètres.
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4 Selon un mode de réalisation de la présente invention, l'épaisseur de la couche de lanthane est comprise entre 0,2 et 0,6 nanomètre. Selon un mode de réalisation de la présente invention, les épaisseurs des couches de TiN auxiliaires sont comprises entre 1 et 3 nanomètres, et l'épaisseur de la couche d'aluminium est inférieure à 1 nanomètre. Selon un mode de réalisation de la présente invention, le diélectrique à forte permittivité est un matériau à base 10 d'hafnium. Selon un mode de réalisation de la présente invention, le diélectrique à forte permittivité est choisi dans le groupe comprenant HfSiON et Hf O2. Selon un mode de réalisation de la présente invention, 15 le diélectrique à forte permittivité comprend une couche d'un matériau à base d'hafnium sur une couche de SiON. Un mode de réalisation de la présente invention prévoit un procédé de dépôt, par pulvérisation cathodique réactive d'une cible de titane, d'une couche de TiN d'un 20 conducteur de grille d'un transistor MOS, comprenant les étapes suivantes : avant chaque dépôt sur une plaquette, dé-nitrurer la cible ; et former un dépôt sur la plaquette en créant un plasma d'argon et d'azote propre à bombarder la cible, la proportion d'azote dans le plasma étant deux à trois fois supérieure à 25 celle d'argon. Selon un mode de réalisation de la présente invention, l'étape de dépôt est réalisée avec un débit d'argon de 10 à 25 cm3n/min, un débit d'azote deux à trois fois supérieur à celui d'argon, et une pression comprise entre 1 et 3 millitorrs. 30 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : B10995 - 11-GR3-0059
la figure 1, décrite précédemment, est une vue en coupe schématique d'une portion d'une plaquette de silicium sur laquelle ont été formées une grille d'un transistor MOS à canal N et une grille d'un transistor MOS à canal P ; 5 la figure 2 représente une chambre de pulvérisation utilisée pour le dépôt d'une couche de TiN ; la figure 3 représente des profils de concentration d'azote dans l'épaisseur d'une couche de TiN ; et la figure 4 représente une chambre de pulvérisation 10 utilisée pour le dépôt d'une couche de TiN. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des composants semiconducteurs, la figure 1 n'est pas tracée à 15 l'échelle. Description détaillée Les couches de TiN principales 8 de structures de grille telles que décrites en relation avec la figure 1 sont couramment formées par pulvérisation cathodique réactive, 20 technique couramment désignée par l'acronyme d'origine anglo-saxonne PVD ("Physical Vapor Deposition"), et plus particulièrement par RF-PVD. Une chambre de pulvérisation cathodique réactive utilisée pour la mise en oeuvre d'un procédé classique de dépôt 25 d'une couche de TiN est illustrée en figure 2. Cette chambre 20 contient une cible 21 et un support 22 sur lequel est positionnée une plaquette 23 sur laquelle on veut déposer une couche de TiN. La cible 21 consiste en un bloc de titane 24, dont la 30 surface apparente du côté de la plaquette est nitrurée, c'est-à-dire comporte une couche de TiN 25. Avant de placer la plaquette 23 sur son support 22 dans la chambre 20, un plasma RF d'argon et d'azote est créé dans la chambre 20. Ce plasma permet de former la couche de TiN B10995 - 11-GR3-0059
6 25 de la cible 21 avec la composition voulue pour la couche de TiN qu'on veut déposer sur la plaquette 23. Une fois la cible nitrurée, après avoir positionné la plaquette 23 sur le support 22, on crée un plasma RF d'argon et d'azote dans la chambre 20, ces deux gaz étant dans des proportions identiques à celles utilisées pour former la couche de TiN 25 de la cible 21. Des ions du plasma bombardent la surface 25 en TiN de la cible 21. Il en résulte que des agglomérats de TiN sont arrachés de la surface de la cible, et sont projetés dans la chambre, notamment vers la surface de la plaquette. A titre d'exemple, les débits d'azote et d'argon dans la chambre sont de 20 cm3n/min, l'indice n indiquant que la mesure correspond à des conditions normales de température et de pression, la pression dans la chambre est de quelques millitorrs, la puissance continue du plasma est de 500 watts, et la puissance RF est de 600 watts. Le profil 27 de concentration CN d'azote selon l'épaisseur d'une couche de TiN déposée sur une plaquette par le procédé décrit ci-dessus est représenté en figure 3. La valeur z=0 correspond à la surface inférieure de la couche de TiN et la valeur z=h correspond à sa surface supérieure, h étant l'épaisseur de la couche de TiN, de 5 à 10 nm, par exemple 6,5 nm. La concentration en azote dans une couche de TiN déposée par le procédé décrit ci-dessus est sensiblement uniforme sur toute son épaisseur. Le TiN formé est stoechiométrique dans la majeure partie de la couche. Il existe toutefois un pic 28 de concentration en azote au fond de la couche. Dans une partie proche de la surface inférieure de la couche de TiN, la composition en azote est donc sur-stoechiométrique. Les inventeurs attribuent les courants de fuite de grille dans des transistors comprenant un isolant de grille et une grille tels que décrits en relation avec la figure 1 principalement à ce profil 27 de concentration d'azote dans la couche de TiN 8.
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7 Pour réduire ces courants de fuite de grille, on propose de former des couches de TiN avec des profils de concentration d'azote 29 tels que représentés en figure 3. On prévoit une composition en azote sous-stoechiométrique dans la partie inférieure de la couche de TiN, et augmentant progressivement jusqu'à une composition stoechiométrique dans sa partie supérieure. Pour atteindre le courbe 29, on pourra pulvérisation cathodique La chambre de utilisée pour la mise en figure 4. La cible 31 n'est pas recouverte de TiN, mais est en titane pur. Avant de placer la plaquette 23 sur son support 22 dans la chambre 30, on procède non plus à une nitruration de la surface apparente de la cible 31 du côté de la plaquette, mais au contraire à une dé-nitruration de cette surface, pour obtenir une surface bombardée 35 en titane pur. Une telle dé-nitruration 20 est obtenue en créant un plasma d'argon dans la chambre 30, de manière à pulvériser la couche superficielle présente sur la cible 31 pour mettre à nu son substrat de titane pur. On introduit ensuite la plaquette 23 dans la chambre 30 et on crée un plasma RF d'argon et d'azote, propre à 25 bombarder la surface 35 de la cible 31 en titane pur. La proportion d'azote dans le plasma est 2 à 3 fois supérieure à celle d'argon. A titre d'exemple, on prévoit dans la chambre un débit d'argon de 10 à 25 cm3n/min et un débit d'azote deux à trois 30 fois supérieur, la pression dans la chambre étant de quelques millitorrs, par exemple comprise entre 1 et 3 millitorrs. Des ions du plasma, en bombardant la surface de titane pur 35 de la cible 31, arrachent des agglomérats de titane. Ceux-ci, projetés dans la chambre, se combinent avec de l'azote, 35 présent dans le plasma, avant de se déposer. Au début, la cible type de profil correspondant à la 15 utiliser un procédé de dépôt par réactive tel que décrit ci-après. pulvérisation cathodique réactive oeuvre d'un tel procédé est illustrée 30 en B10995 - 11-GR3-0059
8 étant en titane pur, la proportion d'azote se combinant avec les agglomérats de titane est relativement faible. Progressivement, la surface de la cible se nitrure. Des agglomérats de TiN sont donc arrachés de la surface de la cible, et sont projetés dans la chambre, notamment vers la surface de la plaquette, après s'être éventuellement combinés avec l'azote du plasma. La couche de TiN déposée sur la plaquette s'enrichit donc progressivement en azote au cours de sa formation. On obtient un profil de concentration en azote dans la couche de TiN du type du profil 29 représenté en figure 3. La puissance continue du plasma est de préférence supérieure à celle d'un procédé classique, ce qui permet de réduire le temps de traitement d'une plaquette. A titre d'exemple, la puissance continue peut être comprise entre 650 et 800 watts pour une puissance RF du plasma de 600 watts. Après le dépôt d'une couche de TiN sur une plaquette, la surface de la cible 31 est dé-nitrurée, afin d'avoir à nouveau une surface bombardée 35 en titane pur pour le dépôt d'une couche de TiN sur une autre plaquette.
On notera qu'on pourra aussi former les couches de TiN auxiliaires 10 et 12 de structures de grille telles que décrites en relation avec la figure 1 par un procédé tel que décrit ci-dessus. La demanderesse a effectué un certain nombre de mesures de courants de fuite de grille dans des transistors ayant une structure de grille telle que décrite en relation avec la figure 1. Dans le cas des couches de TiN principale 8 et auxiliaires 10 et 12 obtenues par un procédé classique de pulvérisation, tel que décrit en relation avec la figure 2, les courants de fuite de grille surfaciques, Ig/WL, avec W la largeur de grille et L la longueur de grille des transistors, sont d'environ 0,1888 A/cm2 pour des transistors MOS à canal N et d'environ 0,0409 A/cm2 pour des transistors MOS à canal P, pour W=L=10 }gym.
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9 Dans le cas de couches de TiN principale 8 et auxiliaires 10 et 12 de mêmes épaisseurs, obtenues par un procédé de pulvérisation tel que décrit en relation avec la figure 4, permettant d'obtenir le type de profil correspondant à la courbe 29 de la figure 3, les courants de fuite de grille surfaciques Ig/WL sont d'environ 0,0939 A/cm2 pour des transistors MOS à canal N et d'environ 0,018 A/cm2 pour des transistors MOS à canal P, pour W=L=10 }gym. Les valeurs mesurées des courants de fuite de grille surfaciques Ig/WL de transistors MOS à canal N et à canal P sont récapitulées dans le tableau ci-dessous, pour des couches de TiN obtenues par un procédé classique de pulvérisation ou par un procédé tel que décrit en relation avec la figure 4, pour W=L=10 }gym et pour W=L=5 }gym. Procédé classique Procédé tel que décrit en relation avec la figure 4 Canal N Canal P Canal N Canal P Ig/WL (A/cm2) 0,1888 0,0409 0,0939 0,0180 pour W=L=10 }gym Ig/WL (A/cm2) 0,4 0,45 0,15 0,35 pour W=L=5 }gym Les courants de fuite de grille de transistors MOS à canal N munis d'une couche de TiN principale 8 ayant un profil correspondant à la courbe 29 sont donc réduits d'un facteur 2 à 3 par rapport aux courants de fuite de grille de transistors similaires avec une couche de TiN principale 8 de même épaisseur obtenue par un procédé classique de pulvérisation. Les courants de fuite de grille de transistors MOS à canal P sont quant à eux réduits d'un facteur 2 environ. De plus, la demanderesse a effectué des mesures de fiabilité pour évaluer la durée de vie de transistors ayant une structure de grille telle que décrite en relation avec la figure 1. Les mesures de fiabilité qui ont été réalisées sont des mesures de claquage diélectrique (TDDB, "rime Dependent Dielectric Breakdown"), et d'instabilité de la tension de seuil B10995 - 11-GR3-0059
10 en tension négative pour les transistors MOS à canal P (NBTI, "Negative Bias Temperature Instability"). Ce type de mesures de fiabilité est présenté dans W. Kanert et al., "Reliability aspects of semiconductor devices in high temperature applications", Microelectronics Reliability, 43, 9-11, pages 1839-46, 2003. La durée de vie, déduite de mesures TDDB et NBTI de fiabilité, de transistors MOS à canal N et à canal P, munis de couches de TiN principale 8 et auxiliaires 10 et 12 ayant un profil correspondant à la courbe 29 et obtenues par un procédé de pulvérisation tel que décrit en relation avec la figure 4, est augmentée d'un facteur 2 à 4 par rapport à des transistors similaires ayant des couches de TiN principale 8 et auxiliaires 10 et 12 de mêmes épaisseurs, mais obtenues par un procédé classique de pulvérisation tel que décrit en relation avec la figure 2.
Claims (11)
- REVENDICATIONS1. Transistor MOS ayant un isolant de grille comprenant un diélectrique à forte permittivité (6) et une grille conductrice comprenant une couche de TiN (8), dans lequel la composition en azote dans la couche de TiN (8) est sous- stoechiométrique dans sa partie inférieure et augmente progressivement jusqu'à une composition stoechiométrique dans sa partie supérieure.
- 2. Transistor selon la revendication 1, à canal N, dans lequel la grille conductrice comprend une couche de 10 lanthane (7) recouverte de ladite couche de TiN (8).
- 3. Transistor selon la revendication 1, à canal P, dans lequel la grille conductrice comprend successivement une première couche de TiN auxiliaire (10), une couche d'aluminium (11), une deuxième couche de TiN auxiliaire (12), 15 une couche de lanthane (7), et ladite couche de TiN (8), la composition en azote dans les couches de TiN auxiliaires (10) et (12) étant sous-stoechiométrique dans leur partie inférieure et augmentant progressivement jusqu'à une composition stoechiométrique dans leur partie supérieure. 20
- 4. Transistor selon l'une quelconque des revendications 1 à 3, dans lequel l'épaisseur de ladite couche de TiN est comprise entre 5 et 10 nanomètres.
- 5. Transistor selon la revendication 2 ou 3, dans lequel l'épaisseur de la couche de lanthane est comprise entre 25 0,2 et 0,6 nanomètre.
- 6. Transistor selon la revendication 3, dans lequel les épaisseurs des couches de TiN auxiliaires sont comprises entre 1 et 3 nanomètres, et l'épaisseur de la couche d'aluminium est inférieure à 1 nanomètre. 30
- 7. Transistor selon l'une quelconque des revendications 1 à 6, dans lequel le diélectrique à forte permittivité (6) est un matériau à base d'hafnium.B10995 - 11-GR3-0059 12
- 8. Transistor selon l'une quelconque des revendications 1 à 7, dans lequel le diélectrique à forte permittivité (6) est choisi dans le groupe comprenant HfSiON et Hf O2.
- 9. Transistor selon l'une quelconque des revendi- s cations 1 à 7, dans lequel le diélectrique à forte permittivité comprend une couche d'un matériau à base d'hafnium (6) sur une couche de SiON (5).
- 10. Procédé de dépôt, par pulvérisation cathodique réactive d'une cible de titane, d'une couche de TiN d'un 10 conducteur de grille d'un transistor MOS, comprenant les étapes suivantes : - avant chaque dépôt sur une plaquette, dé-nitrurer la cible ; et - former un dépôt sur la plaquette en créant un plasma 15 d'argon et d'azote propre à bombarder la cible, la proportion d'azote dans le plasma étant deux à trois fois supérieure à celle d'argon.
- 11. Procédé selon la revendication 10, dans lequel l'étape de dépôt est réalisée avec un débit d'argon de 10 à 20 25 cm3n/min, un débit d'azote deux à trois fois supérieur à celui d'argon, et une pression comprise entre 1 et 3 millitorrs.
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|---|---|---|---|---|
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| FR3036141B1 (fr) * | 2015-05-12 | 2019-08-09 | Safran Aircraft Engines | Arbre de commande radial pour dispositif de commande de l'orientation des pales de soufflante d'une turbomachine a soufflante non carenee et procede de montage d'un tel arbre. |
| US20190259618A1 (en) * | 2018-02-19 | 2019-08-22 | Stmicroelectronics (Crolles 2) Sas | Process for forming a layer of a work function metal for a mosfet gate having a uniaxial grain orientation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697714A1 (fr) * | 1994-08-18 | 1996-02-21 | Samsung Electronics Co., Ltd. | Procédé pour former une électrode grille d'un dispositif semi-conducteur |
| US20040106249A1 (en) * | 2002-12-03 | 2004-06-03 | Hannu Huotari | Method to fabricate dual metal CMOS devices |
| US20100224939A1 (en) * | 2009-03-05 | 2010-09-09 | Kim Ju-Youn | Semiconductor device |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6005277A (en) * | 1996-07-15 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | ARC layer enhancement for reducing metal loss during via etch |
| US5961791A (en) * | 1997-02-26 | 1999-10-05 | Motorola, Inc. | Process for fabricating a semiconductor device |
| US6395629B1 (en) * | 1997-04-16 | 2002-05-28 | Stmicroelectronics, Inc. | Interconnect method and structure for semiconductor devices |
| JP3221480B2 (ja) * | 1997-08-22 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6057603A (en) * | 1998-07-30 | 2000-05-02 | Advanced Micro Devices, Inc. | Fabrication of integrated circuit inter-level dielectrics using a stop-on-metal dielectric polish process |
| US6271590B1 (en) * | 1998-08-21 | 2001-08-07 | Micron Technology, Inc. | Graded layer for use in semiconductor circuits and method for making same |
| JP3332909B2 (ja) * | 2000-10-30 | 2002-10-07 | 松下電器産業株式会社 | ゲート電極構造体、その形成方法及び電極構造体の形成方法 |
| US7029966B2 (en) * | 2003-09-18 | 2006-04-18 | International Business Machines Corporation | Process options of forming silicided metal gates for advanced CMOS devices |
| JP2005217309A (ja) * | 2004-01-30 | 2005-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| TWI295729B (en) * | 2005-11-01 | 2008-04-11 | Univ Nat Yunlin Sci & Tech | Preparation of a ph sensor, the prepared ph sensor, systems comprising the same, and measurement using the systems |
| US7935242B2 (en) * | 2006-08-21 | 2011-05-03 | Micron Technology, Inc. | Method of selectively removing conductive material |
| US7727882B1 (en) * | 2007-12-17 | 2010-06-01 | Novellus Systems, Inc. | Compositionally graded titanium nitride film for diffusion barrier applications |
| US20100155860A1 (en) * | 2008-12-24 | 2010-06-24 | Texas Instruments Incorporated | Two step method to create a gate electrode using a physical vapor deposited layer and a chemical vapor deposited layer |
| US8232148B2 (en) * | 2010-03-04 | 2012-07-31 | International Business Machines Corporation | Structure and method to make replacement metal gate and contact metal |
| JP2011249402A (ja) * | 2010-05-24 | 2011-12-08 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US8592296B2 (en) * | 2010-06-16 | 2013-11-26 | International Business Machines Corporation | Gate-last fabrication of quarter-gap MGHK FET |
-
2011
- 2011-06-30 FR FR1155917A patent/FR2977367A1/fr not_active Withdrawn
-
2012
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697714A1 (fr) * | 1994-08-18 | 1996-02-21 | Samsung Electronics Co., Ltd. | Procédé pour former une électrode grille d'un dispositif semi-conducteur |
| US20040106249A1 (en) * | 2002-12-03 | 2004-06-03 | Hannu Huotari | Method to fabricate dual metal CMOS devices |
| US20100224939A1 (en) * | 2009-03-05 | 2010-09-09 | Kim Ju-Youn | Semiconductor device |
Non-Patent Citations (4)
| Title |
|---|
| ELLWANGER R C ET AL: "The deposition and film properties of reactively sputtered titanium nitride", THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, vol. 161, 1 July 1988 (1988-07-01), pages 289 - 304, XP025758478, ISSN: 0040-6090, [retrieved on 19880701], DOI: 10.1016/0040-6090(88)90261-1 * |
| KIM N S ET AL: "Effect of Ti-rich TiN as a Co-salicide capping layer for 0.15 um embedded flash memory devices and beyond", THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, vol. 504, no. 1-2, 10 May 2006 (2006-05-10), pages 20 - 24, XP025006059, ISSN: 0040-6090, [retrieved on 20060510], DOI: 10.1016/J.TSF.2005.09.085 * |
| WU L ET AL: "Investigation of ALD or PVD (Ti-rich vs. N-rich) TiN metal gate thermal stability on HfO2 high-K", VLSI TECHNOLOGY SYSTEMS AND APPLICATIONS (VLSI-TSA), 2010 INTERNATIONAL SYMPOSIUM ON, IEEE, PISCATAWAY, NJ, USA, 26 April 2010 (2010-04-26), pages 90 - 91, XP031692403, ISBN: 978-1-4244-5063-3 * |
| ZLATANOVIC M ET AL: "Optical properties of TiN thin films for microelectronic applications", MICROELECTRONICS, 1997. PROCEEDINGS., 1997 21ST INTERNATIONAL CONFEREN CE ON NIS, YUGOSLAVIA 14-17 SEPT. 1997, NEW YORK, NY, USA,IEEE, US, vol. 1, 14 September 1997 (1997-09-14), pages 205 - 208, XP010248043, ISBN: 978-0-7803-3664-3, DOI: 10.1109/ICMEL.1997.625217 * |
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