FR2974446A1 - Procédé de réalisation de l'isolant de grille d'un transistor mos - Google Patents
Procédé de réalisation de l'isolant de grille d'un transistor mos Download PDFInfo
- Publication number
- FR2974446A1 FR2974446A1 FR1153388A FR1153388A FR2974446A1 FR 2974446 A1 FR2974446 A1 FR 2974446A1 FR 1153388 A FR1153388 A FR 1153388A FR 1153388 A FR1153388 A FR 1153388A FR 2974446 A1 FR2974446 A1 FR 2974446A1
- Authority
- FR
- France
- Prior art keywords
- layer
- silicon oxide
- silicon
- dielectric constant
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000009413 insulation Methods 0.000 title description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000000463 material Substances 0.000 claims abstract description 26
- 239000012212 insulator Substances 0.000 claims abstract description 22
- 238000005121 nitriding Methods 0.000 claims abstract description 19
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 16
- 239000011248 coating agent Substances 0.000 claims abstract description 9
- 238000000576 coating method Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 13
- 229910052735 hafnium Inorganic materials 0.000 claims description 13
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 9
- 125000004429 atom Chemical group 0.000 claims description 6
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 6
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 6
- 238000005234 chemical deposition Methods 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 229910052757 nitrogen Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000006641 stabilisation Effects 0.000 description 7
- 238000011105 stabilization Methods 0.000 description 7
- 238000003795 desorption Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 238000001179 sorption measurement Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000008346 aqueous phase Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
L'invention concerne un procédé de réalisation de l'isolant de grille d'un transistor MOS, comprenant les étapes suivantes : a) former une mince couche en oxyde de silicium à la surface d'un substrat semiconducteur (41) ; b) incorporer des atomes d'azote dans la couche d'oxyde de silicium par nitruration plasma à une température inférieure à 200 °C, de façon à transformer cette couche en une couche (44) d'oxynitrure de silicium ; et c) revêtir la couche (44) d'oxynitrure de silicium d'une couche (48) en un matériau à forte constante diélectrique, dans lequel les étapes b) et c) se suivent sans étape intermédiaire de recuit.
Description
B10948 - 11-GR3-0011 1 PROCÉDÉ DE RÉALISATION DE L'ISOLANT DE GRILLE D'UN TRANSISTOR MOS Domaine de l'invention La présente invention concerne la réalisation d'un transistor MOS. Elle vise plus particulièrement la réalisation de l'isolant de grille d'un transistor MOS.
Exposé de l'art antérieur Dans les transistors MOS classiques, au dessus de la région de canal, une couche isolante (isolant de grille) en oxyde de silicium fait interface entre le substrat semiconducteur et la grille. La tendance à la miniaturisation des transis- tors et à l'augmentation de leurs vitesses de fonctionnement a conduit à réduire fortement l'épaisseur de cette couche d'oxyde de silicium. Il en résulte une augmentation des courants de fuite entre la grille et le substrat. En dessous d'une certaine épaisseur d'oxyde de silicium, par exemple de l'ordre de 2 nm, les courants de fuite traversant l'isolant de grille ne sont plus acceptables pour les applications usuelles. On a proposé de réaliser l'isolant de grille en un matériau à plus forte constante diélectrique que l'oxyde de silicium. Ceci permet de réaliser un isolant de grille plus épais, et donc de réduire les courants de fuite, sans modifier la valeur de la capacité grille-substrat. On a notamment proposé B10948 - 11-GR3-0011
2 de réaliser l'isolant de grille en oxynitrure de silicium (SiON), de constante diélectrique de l'ordre de 6 à 8, contre 3,9 pour l'oxyde de silicium. Les figures 1A à 1E sont des vues en coupe partielles et schématiques représentant des étapes d'un procédé de réalisation d'un transistor MOS dans et sur un substrat semiconducteur 11, par exemple en silicium, dans lequel l'isolant de grille est en oxynitrure de silicium. La figure 1A illustre la formation d'une couche 12 en oxyde de silicium, revêtant le substrat 11 en regard de la région de canal du transistor. La couche 12 peut être formée par oxydation lors d'une étape de nettoyage de la surface de canal du transistor en présence d'eau. La figure 1B illustre une étape de recuit thermique rapide, au cours de laquelle le substrat est chauffé à une température de l'ordre de 800 à 1200°C et en présence d'oxygène, pendant une courte période, par exemple de l'ordre de quelques secondes à quelques minutes. Au cours de cette étape, la couche d'oxyde 12 se transforme en une couche 13 d'oxyde de silicium thermique, de meilleure qualité électrique que l'oxyde 12. Un tel recuit est couramment désigné dans la technique par le sigle RTO, de l'anglais "Rapid Thermal Oxydation" (oxydation thermique rapide). La figure 1C illustre une étape au cours de laquelle des atomes d'azote sont incorporés dans la couche d'oxyde de silicium 13. La couche 13 est exposée à un plasma comprenant de l'azote, à basse température, par exemple de l'ordre de 100°C ou moins. L'adsorption d'atomes d'azote puis leur diffusion dans l'oxyde de silicium conduit à transformer la couche 13 en une couche 14 d'oxynitrure de silicium, de plus forte constante diélectrique. Un tel procédé est couramment désigné dans la technique par le sigle DPN, de l'anglais "Decoupled Plasma Nitridation" (nitruration par plasma découplé). La figure 1D illustre une étape de recuit thermique 35 visant à stabiliser la concentration d'atomes d'azote dans la B10948 - 11-GR3-0011
3 couche 14. En effet, après la nitruration, il se produit une désorption relativement rapide de l'azote. Pour stopper cette désorption, le substrat est chauffé pendant une brève période, par exemple de l'ordre de quelques secondes à quelques minutes, à une température de l'ordre de 800 à 1200°C, dans une atmosphère contenant de l'oxygène. Il en résulte une légère oxydation de la surface de la couche 14, ce qui bloque la désorption et permet de stabiliser la concentration d'azote dans la couche 14. Une oxydation est aussi observée à l'interface entre la couche 14 et le substrat 11. Un tel recuit est couramment désigné dans la technique par le sigle PNA, de l'anglais "Post-Nitridation Anneal" (recuit post-nitruration). La figure 1E illustre la formation, après le recuit de stabilisation, d'une grille conductrice 15 revêtant l'isolant de grille 14. La grille 15 est par exemple en silicium polycristallin, en métal, ou en un empilement de divers matériaux conducteurs. Un inconvénient de ce type de transistor réside dans le fait que la constante diélectrique de l'oxynitrure de silicium reste relativement faible, et ne permet donc pas de satisfaire aux besoins des filières technologiques les plus récentes. On a proposé de réaliser l'isolant de grille en des matériaux de constante diélectrique plus élevée que l'oxynitrure de silicium, par exemple des matériaux de constante diélectrique de l'ordre de 10 à 80. De tels matériaux sont couramment désignés dans la technique par les termes "high-K". Il s'agit par exemple du silicate d'hafnium (HfxSiyOz), de l'oxyde d'hafnium (HfO2), de l'oxyde de zirconium (ZrO2), de l'oxyde de tantale (Ta2O5), etc.
La figure 2 est une vue en coupe partielle et schéma-tique d'un transistor MOS 20 formé dans et sur un substrat semi-conducteur 21, par exemple en silicium, dans lequel l'isolant de grille comprend une couche 23 en silicate d'hafnium (HfxSiyOz). L'isolant de grille du transistor 20 comprend en outre une mince couche 22 en oxynitrure de silicium, qui fait interface entre le B10948 - 11-GR3-0011
4 substrat 21 et la couche 23. Une grille conductrice 25, par exemple en métal, en silicium polycristallin, ou en un empile- ment de divers matériaux conducteurs, revêt la couche 23. La couche d'interface 22 est nécessaire pour garantir 5 une bonne qualité d'interface entre l'isolant de grille et le substrat 21. Toutefois, la présence de cette couche conduit à diminuer la constante diélectrique équivalente de l'ensemble constitué par l'empilement des couches 22 et 23. Il est donc souhaitable que la couche 22 soit la plus mince possible. Un inconvénient des procédés de fabrication usuels est qu'ils ne permettent pas de réaliser une couche d'interface en oxynitrure de silicium en dessous d'une certaine épaisseur (par exemple de l'ordre de 1,2 nm). Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de réalisation de l'isolant de grille d'un transistor MOS, ce procédé palliant au moins en partie certains des inconvénients des solutions existantes. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium, et une couche d'interface en oxynitrure de silicium entre le matériau à forte 25 constante diélectrique et le substrat, ce procédé permettant d'obtenir une couche d'interface plus mince que les procédés usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel procédé ne nécessitant pas la 30 prévision d'équipements et/ou d'étapes supplémentaires par rapport aux procédés usuels. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de réalisation de l'isolant de grille d'un transistor MOS, comprenant les étapes suivantes : a) former une 35 mince couche en oxyde de silicium à la surface d'un substrat 10 15 20 B10948 - 11-GR3-0011
semiconducteur ; b) incorporer des atomes d'azote dans la couche d'oxyde de silicium par nitruration plasma à une température inférieure à 200°C, de façon à transformer cette couche en une couche d'oxynitrure de silicium ; et c) revêtir la couche 5 d'oxynitrure de silicium d'une couche en un matériau à forte constante diélectrique, dans lequel les étapes b) et c) se suivent sans étape intermédiaire de recuit. Selon un mode de réalisation de la présente invention, l'étape c) est mise en oeuvre par dépôt chimique à une tempéra-10 ture inférieure à 700°C. Selon un mode de réalisation de la présente invention, l'étape b) est mise en oeuvre à une température inférieure à 100°C. Selon un mode de réalisation de la présente invention, 15 dans lequel les étapes b) et c) sont mises en oeuvre successive-ment sans jamais dépasser une température de 700°C. Selon un mode de réalisation de la présente invention, le matériau à forte constante diélectrique est un matériau du groupe comprenant le silicate d'hafnium (HfSiO), l'oxyde 20 d'hafnium (HfO2), l'oxyde de zirconium (ZrO2), et l'oxyde de tantale (Ta2O5). Selon un mode de réalisation de la présente invention, à l'issue de l'étape c), l'épaisseur de la couche en oxynitrure de silicium est inférieure à 1,2 nm, cette couche comprenant une 25 concentration d'atomes d'azote supérieure à 1x1014 atomes/cm2. Selon un mode de réalisation de la présente invention, la couche en oxyde de silicium formée à l'étape a) a une épaisseur de l'ordre de 1 nm. Selon un mode de réalisation de la présente invention, 30 l'étape a) comprend la formation, par dépôt chimique, d'une couche d'oxyde de silicium, suivie d'une oxydation thermique rapide à une température comprise entre 800 et 1200°C. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 35 d'autres seront exposés en détail dans la description suivante B10948 - 11-GR3-0011
6 de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1E, précédemment décrites, sont des vues en coupe partielles et schématiques représentant des étapes d'un procédé de réalisation d'un transistor MOS dans lequel l'isolant de grille est en oxynitrure de silicium ; la figure 2, précédemment décrite, est une vue en coupe partielle et schématique d'un transistor MOS dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium ; les figures 3A à 3E sont des vues en coupe partielles et schématiques représentant des étapes d'un exemple de procédé de réalisation d'un transistor MOS dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium ; et les figures 4A à 4D sont des vues en coupe partielles et schématiques représentant des étapes d'un mode de réalisation d'un procédé de réalisation d'un transistor MOS dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références sur les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures 3A à 3E sont des vues en coupe partielles et schématiques représentant des étapes d'un exemple de procédé de réalisation d'un transistor MOS du type décrit en relation avec la figure 2, dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium. La figure 3A illustre la formation d'une couche 32 en oxyde de silicium, revêtant le substrat 31 au dessus de la région de canal du transistor. Dans cet exemple, la couche 32 B10948 - 11-GR3-0011
7 est en un oxyde chimique de silicium élaboré par oxydation du substrat de silicium en présence d'eau. La couche 32 est réalisée la plus mince possible à coût de production industrielle acceptable. A titre d'exemple, la couche 32 a une épaisseur de l'ordre de 1 nm. A titre de variante, la couche 32 peut être l'oxyde naturellement présent à la surface du substrat dans le cas où ce dernier a séjourné dans un environnement oxydant (dans ce cas la couche 32 peut aussi avoir une épaisseur de l'ordre de 1 nm).
La figure 3B illustre une étape de recuit thermique rapide de type RTO (oxydation thermique rapide), au cours de laquelle le substrat est chauffé à une température de l'ordre de 800 à 1200°C pendant un brève période, par exemple de l'ordre de quelques secondes à quelques minutes. La couche 32 d'oxyde de silicium chimique se transforme en une couche 33 d'oxyde thermique de meilleure qualité électrique que la couche 32. La figure 3C illustre une étape au cours de laquelle des atomes d'azote sont incorporés dans la couche d'oxyde de silicium 33 par un procédé de nitruration de type DPN (nitrura- tion par plasma découplé). La couche 33 est exposée à un plasma comprenant de l'azote, à basse température, par exemple inférieure à 100°C. L'adsorption d'atomes d'azote puis leur diffusion dans l'oxyde de silicium conduit à transformer la couche 33 en une couche 34 d'oxynitrure de silicium.
La figure 3D illustre une étape de recuit thermique de type PNA (recuit post-nitruration) visant à stabiliser la concentration d'atomes d'azote dans la couche 34. Pour empêcher la désorption d'azote, le substrat est chauffé pendant une courte période, par exemple de l'ordre de quelques secondes à quelques minutes, à une température de l'ordre de 800 à 1200°C, dans une atmosphère contenant de l'oxygène. Il en résulte une légère oxydation de la surface de la couche 34, qui bloque la désorption et permet de stabiliser la concentration d'atomes d'azote dans la couche 34.
B10948 - 11-GR3-0011
8 La figure 3E illustre la formation d'une couche 38 en un matériau à forte constante diélectrique tel que le silicate d'hafnium, au dessus de la couche d'interface 34 en oxynitrure de silicium. Une grille conductrice, non représentée, est ensuite formée, revêtant la couche 38. La grille comprend par exemple du métal, du silicium polycristallin, ou tout autre matériau conducteur adapté. Comme cela apparaît sur la figure 3D, l'étape de recuit de stabilisation de type PNA conduit à augmenter l'épais- Beur de la couche d'interface 34. En particulier, l'oxydation qui se produit à la surface de la couche 34 conduit à épaissir cette couche par le haut, par exemple d'environ 0,1 à 0,3 nm. Le recuit entraîne aussi une oxydation de la surface du substrat 31, à l'interface entre le substrat 31 et la couche 34. Il en résulte un épaississement de la couche 34 par le bas, par exemple d'environ 0,1 à 0,3 nm. Ainsi, le recuit de stabilisation entraîne un épaississement de la couche d'inter-face de l'ordre de 0,2 à 0,6 nm, ce qui conduit à diminuer la constante diélectrique équivalente de l'empilement des couches 34 et 38. On notera qu'il existe des procédés de nitruration d'une couche d'oxyde de silicium permettant de former directe-ment une couche d'oxynitrure de silicium de concentration en atomes d'azote stable, et ne nécessitant donc pas la prévision d'un recuit de stabilisation. Il s'agit par exemple de nitruration thermique, réalisée à haute température selon un procédé couramment désigné dans la technique par le sigle RTN, de l'anglais "Rapid Thermal Nitridation" (nitruration thermique rapide). Toutefois, ces procédés ne permettent pas d'obtenir une concentration en atomes d'azote suffisante, par exemple supérieure à 1x1015 atomes/cm2. De plus ils ne permettent pas d'obtenir une bonne qualité d'interface avec le substrat semiconducteur et conduisent à réduire la mobilité des porteurs dans la région de canal.
B10948 - 11-GR3-0011
9 Les figures 4A à 4D sont des vues en coupe partielles et schématiques représentant des étapes d'un mode de réalisation d'un procédé de réalisation d'un transistor MOS dans lequel l'isolant de grille comprend une couche en un matériau à forte constante diélectrique tel que le silicate d'hafnium. Les inventeurs ont constaté que la couche en un matériau à forte constante diélectrique, lorsqu'elle est déposée sur une couche d'oxynitrure de silicium non recuite, dont la concentration en azote diminue dans le temps, a la propriété de bloquer la désorption d'azote. Ainsi, la formation de la couche en le matériau à forte constante diélectrique permet de stabiliser la concentration en azote de l'oxynitrure de silicium. Les inventeurs proposent d'utiliser un procédé du type décrit en relation avec les figures 3A à 3E, mais dans lequel la couche en un matériau à forte constante diélectrique est formée immédiate-ment après la nitruration de la couche d'interface, sans passer par un recuit de stabilisation intermédiaire. La figure 4A illustre la formation d'une couche 42 en oxyde de silicium, revêtant le substrat 41 en regard de la région de canal du transistor. La couche 42 peut être formée par oxydation chimique du substrat de silicium en présence d'eau. A titre de variante, la couche 42 peut être l'oxyde naturellement présent à la surface du substrat dans le cas où ce dernier a séjourné dans un environnement oxydant.
La figure 4B illustre une étape de recuit thermique rapide de type RTO, au cours de laquelle la couche 42 d'oxyde de silicium chimique se transforme en une couche 43 d'oxyde de silicium thermique de meilleure qualité électrique que la couche 42 (meilleure réticulation des liaisons Si-0 et élimination de molécules résiduelles de solvant). La figure 4C illustre une étape au cours de laquelle des atomes d'azote sont incorporés dans la couche d'oxyde de silicium 43 par un procédé de nitruration de type DPN (nitrura- tion par plasma découplé). La couche 43 est exposée à un plasma comprenant de l'azote, à basse température, par exemple infé- B10948 - 11-GR3-0011
10 rieure à 200°C et de préférence inférieure à 100°C. L'adsorption d'atomes d'azote puis leur diffusion dans l'oxyde de silicium conduit à transformer la couche 43 en une couche 44 d'oxynitrure de silicium.
La figure 4D illustre la formation d'une couche 48 en un matériau à forte constante diélectrique tel que le silicate d'hafnium, au dessus de la couche d'interface 44 en oxynitrure de silicium. La couche 48 est formée immédiatement après la nitruration par plasma, sans passer par un recuit de stabilisa- tion intermédiaire. On notera que la couche 48 peut être formée dans le même équipement que l'équipement de nitruration, ce qui permet de minimiser le temps entre les deux opérations. La couche 48 est par exemple formée par dépôt de type MOCVD (de l'anglais "Metal-Organic Chemical Vapor Deposition" - dépôt chimique en phase vapeur utilisant des précurseurs métaloorganiques) ou ALD (de l'anglais "Atomic Layer Deposition" - dépôt de couches atomiques). La couche 48 peut notamment être formée à une température inférieure à 700°C, par exemple de l'ordre de 600°C. Ainsi, les étapes de nitruration (figure 4C) et de formation de la couche en le matériau à forte constante diélectrique (figure 4D) peuvent être mises en oeuvre sans jamais dépasser une température de 700°C. Une grille conductrice, non représentée, est ensuite formée, revêtant la couche 48. La grille est par exemple en métal, en silicium polycristallin, ou en un empilement de divers matériaux conducteurs. Un avantage du procédé proposé est que, grâce à la suppression du recuit de stabilisation consécutif à la nitrura- tion par plasma, la couche d'interface en oxynitrure de silicium peut être plus mince que les couches d'interface formées par les procédés usuels. A titre d'exemple, le procédé proposé permet de former une couche d'interface en oxynitrure de silicium d'épais- seur inférieure à 1,2 nm, et contenant des atomes d'azote à une concentration supérieure à 1x1014 atomes/cm2 et de préférence B10948 - 11-GR3-0011
11 comprise entre 1x1015 et 3x1015 atomes/cm2, ce que ne permettent pas les procédés usuels. Un autre avantage du procédé proposé est qu'il comprend un recuit de moins que les procédés usuels, ce qui réduit le coût de fabrication des transistors. En outre, le procédé proposé peut être mis en oeuvre sans modifier les équipements usuels. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications 10 apparaîtront à l'homme de l'art. En particulier, l'invention ne se limite pas à l'exemple particulier décrit ci-dessus, dans lequel la couche en le matériau à forte constante diélectrique est en silicate d'hafnium. L'homme de l'art saura adapter le procédé proposé en 15 utilisant d'autres matériaux à forte constante diélectrique tels que l'oxyde d'hafnium (HfO2), l'oxyde de zirconium (ZrO2), l'oxyde de tantale (Ta2O5), etc. Par ailleurs, une étape supplémentaire (non décrite ci-dessus) de dopage à l'azote de la couche de forte constante diélectrique peut être prévue, pour 20 augmenter la fiabilité. En outre, l'invention ne se restreint pas à l'exemple décrit ci-dessus dans lequel la couche d'oxyde de silicium 43 (figure 4B) qui sert de base à la formation de la couche d'interface en oxynitrure de silicium est formée par oxydation 25 chimique du substrat en présence d'eau (en phase aqueuse), suivie d'une oxydation thermique. L'homme de l'art saura utiliser tout autre procédé adapté pour réaliser la couche initiale d'oxyde de silicium. De plus, l'invention ne se restreint pas aux exemples 30 de valeurs numériques et en particulier aux épaisseurs et aux températures mentionnés ci-dessus.
Claims (8)
- REVENDICATIONS1. Procédé de réalisation de l'isolant de grille d'un transistor MOS, comprenant les étapes suivantes : a) former une mince couche (43) en oxyde de silicium à la surface d'un substrat semiconducteur (41) ; b) incorporer des atomes d'azote dans la couche d'oxyde de silicium par nitruration plasma à une température inférieure à 200°C, de façon à transformer cette couche (43) en une couche (44) d'oxynitrure de silicium ; et c) revêtir la couche (44) d'oxynitrure de silicium 10 d'une couche (48) en un matériau à forte constante diélectrique, dans lequel les étapes b) et c) se suivent sans étape intermédiaire de recuit.
- 2. Procédé selon la revendication 1, dans lequel l'étape c) est mise en oeuvre par dépôt chimique à une tempéra- 15 ture inférieure à 700°C.
- 3. Procédé selon la revendication 1 ou 2, dans lequel l'étape b) est mise en oeuvre à une température inférieure à 100°C.
- 4. Procédé selon l'une quelconque des revendications 1 20 à 3, dans lequel les étapes b) et c) sont mises en oeuvre successivement sans jamais dépasser une température de 700°C.
- 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel ledit matériau à forte constante diélectrique est un matériau du groupe comprenant le silicate d'hafnium 25 (HfSiO), l'oxyde d'hafnium (Hf02), l'oxyde de zirconium (ZrO2), et l'oxyde de tantale (Ta205).
- 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel, à l'issue de l'étape c), l'épaisseur de la couche (44) en oxynitrure de silicium est inférieure à 1,2 nm, 30 cette couche comprenant une concentration d'atomes d'azote supérieure à 1x1014 atomes/cm2.
- 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel la couche (43) en oxyde de silicium formée à l'étape a) a une épaisseur de l'ordre de 1 nm.B10948 - 11-GR3-0011 13
- 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel l'étape a) comprend la formation, par dépôt chimique, d'une couche (42) d'oxyde de silicium, suivie d'une oxydation thermique rapide à une température comprise entre 800 et 1200°C.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1153388A FR2974446A1 (fr) | 2011-04-19 | 2011-04-19 | Procédé de réalisation de l'isolant de grille d'un transistor mos |
US13/443,348 US8802575B2 (en) | 2011-04-19 | 2012-04-10 | Method for forming the gate insulator of a MOS transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1153388A FR2974446A1 (fr) | 2011-04-19 | 2011-04-19 | Procédé de réalisation de l'isolant de grille d'un transistor mos |
Publications (1)
Publication Number | Publication Date |
---|---|
FR2974446A1 true FR2974446A1 (fr) | 2012-10-26 |
Family
ID=44119928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1153388A Withdrawn FR2974446A1 (fr) | 2011-04-19 | 2011-04-19 | Procédé de réalisation de l'isolant de grille d'un transistor mos |
Country Status (2)
Country | Link |
---|---|
US (1) | US8802575B2 (fr) |
FR (1) | FR2974446A1 (fr) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112012005837T5 (de) * | 2012-03-30 | 2014-10-30 | Hitachi, Ltd. | Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung |
US8501636B1 (en) * | 2012-07-24 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating silicon dioxide layer |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10178170A (ja) * | 1996-12-19 | 1998-06-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
EP0973189A2 (fr) * | 1998-07-15 | 2000-01-19 | Texas Instruments Incorporated | Méthode de formation d'un empilement de porte comprenant un diélectrique à haute K |
US20070166892A1 (en) * | 2006-01-19 | 2007-07-19 | Fujitsu Limited | Method and apparatus of fabricating semiconductor device |
US20080014692A1 (en) * | 2003-08-26 | 2008-01-17 | Burnham Jay S | Method for fabricating a nitrided silicon-oxide gate dielectric |
-
2011
- 2011-04-19 FR FR1153388A patent/FR2974446A1/fr not_active Withdrawn
-
2012
- 2012-04-10 US US13/443,348 patent/US8802575B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10178170A (ja) * | 1996-12-19 | 1998-06-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
EP0973189A2 (fr) * | 1998-07-15 | 2000-01-19 | Texas Instruments Incorporated | Méthode de formation d'un empilement de porte comprenant un diélectrique à haute K |
US20080014692A1 (en) * | 2003-08-26 | 2008-01-17 | Burnham Jay S | Method for fabricating a nitrided silicon-oxide gate dielectric |
US20070166892A1 (en) * | 2006-01-19 | 2007-07-19 | Fujitsu Limited | Method and apparatus of fabricating semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20120270410A1 (en) | 2012-10-25 |
US8802575B2 (en) | 2014-08-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6821873B2 (en) | Anneal sequence for high-κ film property optimization | |
JP4165076B2 (ja) | 高誘電率絶縁膜を有する半導体装置 | |
US7531399B2 (en) | Semiconductor devices and methods with bilayer dielectrics | |
US7303996B2 (en) | High-K gate dielectric stack plasma treatment to adjust threshold voltage characteristics | |
EP0780889B1 (fr) | Procédé de depôt sélectif d'un siliciure de métal réfractaire sur du silicium | |
FR2900276A1 (fr) | Depot peald d'un materiau a base de silicium | |
JP2003218108A (ja) | M−SiONゲート誘電体のCVDデポジション | |
FR2896618A1 (fr) | Procede de fabrication d'un substrat composite | |
FR3005201A1 (fr) | Procede de realisation d'un transistor mos a grille metallique, en particulier un transistor pmos, et circuit integre correspondant | |
EP2575162B1 (fr) | Procédé de fabrication d'un dispositif semi-conducteur avec une étape de retrait sélective d'une couche de silicium germanium | |
JP2009170876A (ja) | 半導体デバイスの製造方法 | |
JP2008532282A (ja) | 窒化ゲート誘電体を形成する方法 | |
US8258063B2 (en) | Method for manufacturing a metal gate electrode/high K dielectric gate stack | |
US20160027640A1 (en) | Hydroxyl group termination for nucleation of a dielectric metallic oxide | |
EP3376545A1 (fr) | Transistor a regions source et drain structurees et son procede d'elaboration | |
EP1880409A1 (fr) | Procede permettant de fabriquer un dispositif mos avec un dielectrique de grille sans sio2 | |
JP2005340721A (ja) | 高誘電率誘電体膜を堆積する方法 | |
FR2974446A1 (fr) | Procédé de réalisation de l'isolant de grille d'un transistor mos | |
FR2957458A1 (fr) | Procede de realisation d’une electrode conductrice | |
FR2915623A1 (fr) | Circuit electronique integre comprenant une portion de couche mince a base d'oxyde d'hafnium. | |
US7998820B2 (en) | High-k gate dielectric and method of manufacture | |
EP0900859B1 (fr) | Procédé de dépôt d'une couche diélectric de Ta205 | |
Hsieh et al. | Effect of fluorinated silicate glass passivation layer on electrical characteristics and dielectric reliabilities for the HfO2/SiON gate stacked nMOSFET | |
JP2010535428A (ja) | CETスケーリング用高k誘電体の処理方法 | |
US7365403B1 (en) | Semiconductor topography including a thin oxide-nitride stack and method for making the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20131231 |