DE112012005837T5 - Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung Download PDF

Info

Publication number
DE112012005837T5
DE112012005837T5 DE201211005837 DE112012005837T DE112012005837T5 DE 112012005837 T5 DE112012005837 T5 DE 112012005837T5 DE 201211005837 DE201211005837 DE 201211005837 DE 112012005837 T DE112012005837 T DE 112012005837T DE 112012005837 T5 DE112012005837 T5 DE 112012005837T5
Authority
DE
Germany
Prior art keywords
silicon carbide
layer
semiconductor device
oxidation
carbide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE201211005837
Other languages
English (en)
Inventor
c/o Hitachi Ltd. Kobayashi Keisuke
c/o Hitachi Ltd. Mine Toshiyuki
c/o Hitachi Ltd. Hamamura Hirotaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE112012005837T5 publication Critical patent/DE112012005837T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Zum Bereitstellen eines Verfahrens zur Herstellung eines SiC-MOSFET, das in der Lage ist, die Schwellenspannung Vth zu erhöhen, ohne die Kanalmobilität zu verschlechtern, wird vor dem Bilden einer Gate-Isolierschicht (a) ein Siliziumkarbidsubstrat mit einem durch die Plasmaoxidation repräsentierten Niedertemperatur-Oxidationsverfahren oxidiert, um eine Siliziumoxidschicht zu bilden. Danach wird (b) die Siliziumoxidschicht entfernt. Nach dem ein- oder mehrmaligen Wiederholen der Prozesse (a) und (b) wird (c) die Gate-Isolierschicht gebildet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Opferoxidationsschicht, die in einem Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung verwendet wird.
  • Stand der Technik
  • Nachstehend wird ein allgemeines Verfahren zur Herstellung eines SiC-MOSFET beschrieben. Zuerst wird eine SiC-Epitaxialschicht auf einem SiC-Substrat gebildet. Danach wird die Ionenimplantation einer Verunreinigung, die ein Dotierungsmittel sein muss, im Hinblick auf einen Drain-Bereich, einen Basisbereich und einen Source-Bereich durchgeführt. Als Nächstes wird ein Aktivierungstempern im Hinblick auf die ionenimplantierte Verunreinigung durchgeführt. Im Falle des Temperns wird zum Beispiel eine Kohlenstoffschicht mit ausgezeichneter Wärmebeständigkeit als ein Abdeckmaterial abgelagert, so dass Si in dem SiC-Substrat nicht sublimiert. Danach wird die Kohlenstoffschicht einer Wärmebehandlung bei einer Temperatur von 1.600°C oder mehr unterzogen. Anschließend wird eine Kohlenstofflage des Abdeckmaterials mittels Sauerstoff-Plasmaveraschung oder Wärmebehandlung unter Sauerstoffatmosphäre zum Beispiel bei rund 900°C entfernt, in der das SiC-Substrat kaum oxidiert. Wegen der Reaktion zwischen dem Abdeckmaterial und dem Substrat kann eine zu bildende Kohlenstoffverbindung nicht vollständig entfernt werden. Die Kohlenstoffverbindung wird zu einem Faktor, der die Zuverlässigkeit einer Gate-Isolierschicht verschlechtert. Daher wird im Allgemeinen das folgende Verfahren verwendet, um die umgesetzte Kohlenstoffverbindung zu entfernen. Hierbei wird die thermische Oxidation bei einer hohen Temperatur im Hinblick auf eine Grenzfläche durchgeführt, auf der die Gate-Isolierschicht gebildet wird. Danach wird eine Siliziumoxidschicht (Opferoxidationsschicht) gebildet, gefolgt vom Entfernen der Siliziumoxidschicht mit verdünnter Flusssäure. Dieser Prozess wird als Opferoxidation bezeichnet. Nach Durchlaufen eines Gate-Isolierschichtprozesses, eines Silizidelektrodenprozesses und eines Zwischenlagen-Isolierschichtbildungsprozesses ist der SiC-MOSFET dann vollständig hergestellt.
  • Der größte Teil des auf diese Weise gebildeten SiC-MOSFET weist eine niedrige Schwellenspannung Vth auf und ist vom Ruhestromtyp. Die Schwellenspannung (Vth) des vorhandenen Si-IGBT beträgt jedoch etwa 5 bis 5,5 V. Um die Schwellenspannung mit der des SiC-MOSFET zu ersetzen, ist eine Schwellenspannung (Vth) von 5 V oder mehr erforderlich. Ein Beispiel für ein Verfahren zur Erhöhung der Schwellenspannung umfasst zum Beispiel eines, das die Dotierungsmittelkonzentration eines Basisbereichs erhöht, auf dem ein Kanal gebildet wird.
  • Andererseits ist es zur Erreichung einer verlustarmen Vorrichtung wichtig, die Mobilität zu verbessern und den Durchlasswiderstand zu verringern. In dem vorhandenen SiC-MOSFET gibt es jedoch mehrere Grenzflächenzustände auf der Siliziumoxidschicht/eine so genannte Siliziumkarbid-MOS-Grenzfläche. Daher nimmt die Kanalmobilität ab. Folglich ist es nötig, die MOS-Grenzflächeneigenschaft zu verbessern und die Kanalmobilität zu erhöhen. Ein Beispiel für ein Verfahren zur Erhöhung der Kanalmobilität umfasst zum Beispiel eines, bei dem eine abgelagerte Oxidschicht auf eine Gate-Oxidschicht aufgebracht wird, und das Durchführen einer Oxynitrid-Behandlung (NPL 1).
  • Zitierliste
  • Nicht-Patentliteratur
    • NPL 1: M. Noborio, J. Suda, S. Beljakowa, M. Krieger und T. Kimoto, phys. stat. sol. (a) 206, 2374 (2009)
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Im Falle der Erhöhung der Schwellenspannung (Vth) oder der Kanalmobilität in der vorstehend beschriebenen Weise gibt es jedoch das nachstehend beschriebene technische Problem.
  • Bei einem Verfahren zur Verdickung der Dotierungsmittelkonzentration eines Basisbereichs, auf dem ein Kanal gebildet wird, um die Schwellenspannung zu erhöhen, erhöht sich zwar die Schwellenspannung, aber die Kanalmobilität nimmt aufgrund des Einflusses einer hohen Verunreinigungskonzentration ab.
  • Bei einem Verfahren zur Durchführung einer Oxynitrid-Behandlung, während eine abgelagerte Oxidschicht auf eine Gate-Oxidschicht aufgebracht wird, um die Kanalmobilität zu verbessern, verbessert sich die Kanalmobilität, aber die Schwellenspannung nimmt ab.
  • Ein Ziel der vorliegenden Erfindung ist die Bereitstellung eines SiC-MOSFET mit sowohl hoher Kanalmobilität als auch hoher Schwellenspannung (Vth).
  • Lösung des Problems
  • Die Erfinder der vorliegenden Anmeldung haben verschiedene Opferoxidationsprozesse vor dem Bilden einer Gate-Isolierschicht untersucht. Als Ergebnis haben die Erfinder der vorliegenden Anmeldung festgestellt, dass die Schwellenspannung Vth durch Durchführen der Plasmaoxidation anstelle der thermischen Oxidation bei hoher Temperatur steigt. Mit anderen Worten, durch Verwendung der Plasmaoxidation anstelle der thermischen Oxidation nach dem Stand der Technik für die Opferoxidation kann eine Schwellenspannung Vth von 5 V oder mehr erhalten werden, ohne die Kanalmobilität eines SiC-MOSFET zu verschlechtern.
  • Von den hierin offengelegten Erfindungen wird im Folgenden eine repräsentative Erfindung kurz beschrieben.
  • Das heißt, in einem Verfahren zur Herstellung einer Halbleitervorrichtung nach der vorliegenden Erfindung wird vor dem Bilden einer Gate-Isolierschicht (a) ein Siliziumkarbidsubstrat mit einem durch die Plasmaoxidation repräsentierten Niedertemperatur-Oxidationsverfahren oxidiert, um eine Siliziumoxidschicht zu bilden. Danach wird (b) die Siliziumoxidschicht entfernt. Nach dem ein- oder mehrmaligen Wiederholen der Prozesse (a) und (b) wird (c) die Gate-Isolierschicht gebildet.
  • Vorteilhafte Wirkungen der Erfindung
  • Nach der vorliegenden Erfindung wird ein SiC-MOSFET bereitgestellt, der sowohl eine hohe Kanalmobilität als auch eine hohe Schwellenspannung aufweist.
  • Kurzbeschreibung der Zeichnungen
  • 1 zeigt eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(a) zeigt eine Querschnittsansicht eines Teils eines Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(b) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(c) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(d) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(e) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(f) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(g) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(h) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(i) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(j) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 2(k) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1.
  • 3 zeigt die Gate-Spannungsabhängigkeit des Drain-Stroms der Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1, zusammen mit einem Vergleichsbeispiel.
  • 4 zeigt die Gate-Spannungsabhängigkeit der Kanalmobilität der Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1, zusammen mit einem Vergleichsbeispiel.
  • 5 zeigt eine Tabelle für die Beziehung zwischen einem Spitzenwert der Kanalmobilität und der Gate-Schwellenspannung der Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1, zusammen mit einem Vergleichsbeispiel.
  • 6 zeigt eine Querschnittsansicht einer Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(a) zeigt eine Querschnittsansicht eines Teils eines Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(b) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(c) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(d) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(e) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(f) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(g) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(h) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(i) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • 7(j) zeigt eine Querschnittsansicht eines Teils des Herstellungsprozesses für die Siliziumkarbid-Halbleitervorrichtung nach Beispiel 2.
  • Beschreibung der Ausführungsformen
  • Im Folgenden werden Beispiele der vorliegenden Erfindung unter Bezugnahme auf die anliegenden Zeichnungen ausführlich beschrieben.
  • In allen Zeichnungen zur Erklärung der Beispiele werden gleiche Elemente mit denselben Bezugszeichen bezeichnet, und auf eine doppelte Erklärung wird verzichtet. Insbesondere werden Elemente mit gleichen Funktionen in den verschiedenen Beispielen mit denselben Bezugszeichen bezeichnet, auch wenn sie eine andere Form, Verunreinigungskonzentration, Kristallinität und dergleichen aufweisen.
  • Nachstehend wird der folgende Prozess als „Opferoxidation” bezeichnet. Hierbei wird eine Grenzfläche, auf der eine Gate-Isolierschicht gebildet wird, oxidiert, um eine Siliziumoxidschicht zu bilden. Danach wird die Siliziumoxidschicht mit verdünnter Flusssäure entfernt. Die vorstehende Behandlung wird einmal oder mehrmals wiederholt.
  • In den Beispielen 1 und 2 werden Siliziumkarbid-Halbleitervorrichtungen mit einer so genannten Metalloxidhalbleiter- oder MOS-Konfiguration beschrieben, die in 1 und 6 gezeigt ist.
  • Anwendungsbeispiele der Halbleitervorrichtung mit der MOS-Konfiguration sind in 1 und 6 gezeigt. 1 zeigt eine Konfiguration, bei der eine Source 23 und eine Drain 24 in einer Richtung parallel zu einer Substratoberfläche angeordnet sind (nachstehend als horizontale MOS-Konfiguration bezeichnet). Andererseits zeigt 6 eine Konfiguration, bei der eine Source 23 und eine Drain 26 in einer Richtung senkrecht zu einer Substratoberfläche angeordnet sind (nachstehend als vertikale MOS-Konfiguration bezeichnet).
  • Beispiel 1
  • Horizontale MOS-Konfiguration
  • In 1 weist ein Siliziumkarbid-MOSFET, das heißt eine Siliziumkarbid-Halbleitervorrichtung, ein Siliziumkarbidsubstrat 10, eine Siliziumkarbidlage 20, eine Isolierschicht 32, eine Gate-Elektrode 42, eine Source-Elektrode 51, eine Drain-Elektrode 52 und eine Basiskontaktelektrode 53 auf. Die Siliziumkarbidlage 20 ist auf dem Siliziumkarbidsubstrat 10 gebildet. Die Isolierschicht 32 ist auf der Siliziumkarbidlage 20 gebildet. Die Gate-Elektrode ist auf der Isolierschicht 32 gebildet. Die Source-Elektrode 51, die Drain-Elektrode 52 und die Basiskontaktelektrode 53 sind auf der Siliziumkarbidlage 20 gebildet.
  • Die Siliziumkarbidlage 20 weist eine Siliziumkarbid-Epitaxialschicht 21, einen Basisbereich 22, einen Source-Bereich 23, einen Drain-Bereich 24 und einen Basiskontaktbereich 25 auf. Der Basisbereich 22 ist ein ionenimplantierter Bereich oder eine Epitaxialschicht. Der Source-Bereich 23, der Drain-Bereich 24 und der Basiskontaktbereich 25 sind ionenimplantierte Bereiche.
  • Hierbei wird als eine Verunreinigung, die in einen Bereich vom n-Typ implantiert wird, zum Beispiel ein Stickstoffion (N) verwendet. Andererseits wird als eine Verunreinigung, die in einen Bereich vom p-Typ implantiert wird, zum Beispiel ein Bor-(B) oder Aluminiumion (Al) verwendet. In 1(a) sind ein n+-Bereich, der der Source-Bereich 23 und der Drain-Bereich 24 des Transistors sein soll, und ein p+-Bereich, der der Basiskontaktbereich 25 sein soll, im Inneren des p-Typ-Basisbereichs 22 gebildet.
  • Die Gate-Isolierschicht 32, die Source-Elektrode 51, die Drain-Elektrode 52 und die Basiskontaktelektrode 53 sind auf der Oberseite der Siliziumkarbidlage 20 gebildet.
  • Die Source-Elektrode 51, die Drain-Elektrode 52 und die Basiskontaktelektrode 53 sind jeweils mit dem Source-Bereich 23, dem Drain-Bereich 24 bzw. dem Basiskontaktbereich 25 verbunden.
  • Die Gate-Elektrode 42 ist so gebildet, dass sie einen Teil des Source-Bereichs 23 und einen Teil des Drain-Bereichs 24 durch Einbeziehung der Gate-Isolierschicht 32 auf der Siliziumkarbidlage 20 abdeckt.
  • Verfahren zur Herstellung der horizontalen MOS-Konfiguration
  • Als Nächstes wird ein Verfahren zur Herstellung der vorstehend erwähnten horizontalen MOS-Konfiguration beschrieben.
  • 2(a) bis 2(k) zeigen Querschnittsansichten jeweils eines Prozesses bei der Herstellung eines horizontalen MOS-Transistors nach Beispiel 1. Diese Querschnittsansichten zeigen jedoch nur Konfigurationen der Hauptteile in den Prozessen, um die Zeichnungen nicht zu kompliziert zu machen, und sind keine exakten Querschnittsansichten.
  • Zuerst wurde, wie in 2(a) gezeigt, die Siliziumkarbid-Epitaxialschicht 21 auf das n-Typ-Siliziumkarbidsubstrat 10 laminiert.
  • Als Nächstes wurde, wie in 2(b) gezeigt, ein Al-Ion in eine Oberflächenlage der Siliziumkarbid-Epitaxialschicht 21 implantiert, um den p-Typ-Basisbereich 22 zu bilden. Das in den Basiskontaktbereich 25 implantierte Ion kann auch ein B-Ion sein. Außerdem kann eine p-Typ-Siliziumkarbid-Epitaxialschicht auch auf der Siliziumkarbid-Epitaxialschicht 21 gebildet werden, um den p-Typ-Basisbereich 22 zu bilden.
  • Als Nächstes wurden der Source-Bereich 23 und der Drain-Bereich 24 für die Ionenimplantation maskiert. Danach wurde das N-Ion in den Source-Bereich 23 und den Drain-Bereich 24 implantiert, wie in 2(c) gezeigt. Sodann wurde die Maske entfernt.
  • Als Nächstes wurde der Basiskontaktbereich 25 für die Ionenimplantation maskiert. Danach wurde das Al-Ion in den Basiskontaktbereich 25 implantiert, wie in 2(d) gezeigt. Das in den Basiskontaktbereich 25 implantierte Ion kann auch ein B-Ion sein. Danach wurde die Maske entfernt.
  • Als Nächstes wurde, wie in 2(e) gezeigt, eine Kohlenstoffschicht 60 um das Siliziumkarbidsubstrat 10 und die Siliziumkarbidlage 20 herum als ein Abdeckmaterial für das Tempern zur Aktivierung von Verunreinigungen abgelagert. Danach wurde das Tempern zur Aktivierung von Verunreinigungen durchgeführt, zum Beispiel bei einer Temperatur von 1.600 bis 1.800°C. In dem vorliegenden Beispiel wurde das Tempern zur Aktivierung von Verunreinigungen bei 1.700°C für 60 Sekunden durchgeführt.
  • Als Nächstes wurde, wie in 2(f) gezeigt, eine Kohlenstofflage des Abdeckmaterials durch Sauerstoff-Plasmaveraschung entfernt. Bei dieser Gelegenheit konnte eine Kohlenstoffverbindung, die durch Reaktion zwischen dem Kohlenstoff des Abdeckmaterials und dem Substrat gebildet worden war, nicht vollständig entfernt werden. Daher wurde die Opferoxidation mittels Plasmaoxidation durchgeführt. Im Einzelnen wurde nach Durchführung einer festgelegten Reinigung die Plasmaoxidation im Hinblick auf die Oberfläche der Siliziumkarbidlage 20 durchgeführt, um eine Oxidationsschicht 31 zu bilden, wie in 2(g) gezeigt. Danach wurde die Oxidationsschicht 31 mit verdünnter Flusssäure entfernt. Der vorstehende Prozess, ein so genannter Opferoxidationsprozess, wurde einmal oder mehrmals wiederholt. Wenn die Entfernungsdicke der Siliziumkarbidlage 20 dünn ist, kann die Kohlenstoffverbindung in dem Opferoxidationsprozess nicht vollständig entfernt werden. Wenn ihre Entfernungsdicke dick ist, beeinflusst sie andererseits die Verunreinigungskonzentration des ionenimplantierten Bereichs. Daher beträgt die Entfernungsdicke vorzugsweise 3 nm bis 30 nm. In dem Opferoxidationsprozess mittels thermischer Oxidation nach dem Stand der Technik weisen der Source-Bereich 23, der Drain-Bereich 24, der Basiskontaktbereich 25, bei denen es sich um ionenimplantierte Bereiche handelt, und die Siliziumkarbid-Epitaxialschicht 21 unterschiedliche Oxidationsraten auf. Daher wird eine Stufe in einer Grenzfläche zwischen der Siliziumkarbidlage 20 und einer Gate-Oxidschicht 32 erzeugt. Diese Stufe bewirkt eine Verschlechterung der Bauteileigenschaften wie etwa der elektrischen Feldkonzentration im Hinblick auf die Gate-Isolierschicht. In einem Verfahren mittels der Plasmaoxidation nach der vorliegenden Erfindung ist es möglich, eine gleichmäßige Grenzfläche ohne Stufen zu bilden und ausgezeichnete Bauteileigenschaften zu erhalten. In dem vorliegenden Beispiel wurde die Plasmaoxidation mittels eines induktiv gekoppelten Plasmaverfahrens (ICP) bei einer Temperatur von 500°C oder weniger verwendet, um die Oxidationsschicht 31 zu bilden. In dem vorliegenden Beispiel wurde der vorstehend genannte Prozess, die so genannte Opferoxidation, wiederholt durchgeführt. Die Dicke der Siliziumkarbidlage 20, die mittels der Opferoxidation entfernt wurde, war zum Beispiel mit 10 nm gebildet.
  • Als Nächstes wurde, wie in 2(h) gezeigt, die Gate-Oxidschicht 32 auf dem Halbleitersubstrat gebildet. In dem vorliegenden Beispiel wurde eine abgelagerte Oxidschicht mit einer Dicke von 50 nm gebildet, und die Oxynitrid-Behandlung wurde bei 1.300°C für 30 Minuten durchgeführt.
  • Als Nächstes wurde, wie in 2(i) gezeigt, eine Gate-Materialschicht 41 mit einer polykristallinen Siliziumschicht vom n-Typ mit einer Dicke von 200 nm abgelagert.
  • Als Nächstes wurde, wie in 2(j) gezeigt, die Gate-Materialschicht 41 unter Verwendung eines Resist-Materials als Maske geätzt, um die Gate-Elektrode 42 des MOS-Transistors zu bilden.
  • Sodann wurden Durchgangslöcher in der Gate-Materialschicht auf dem Source-Bereich 23, dem Drain-Bereich 24 und dem Basiskontaktbereich 25 gebildet, wie in 2(k) gezeigt. Danach wurden jeweils die Kontakte der Source-Elektrode 51, der Drain-Elektrode 52 und der Basiskontaktelektrode 53 auf dem Source-Bereich 23, dem Drain-Bereich 24 bzw. dem Basiskontaktbereich 25 gebildet. Zusätzlich zu diesem Prozess (einschließlich eines Silizidierungsprozesses) wurde ein Prozess zum Bilden von Zuleitungsdrähten durchgeführt, um die Halbleitervorrichtung in 1 fertigzustellen.
  • Bauteiluntersuchung des SiC-MOSFET
  • 3 bis 5 zeigen die Ergebnisse der Bauteiluntersuchung für den SiC-MOSFET nach der Spezifikation, bei der die Plasmaoxidation für die Opferoxidation verwendet worden ist (nachstehend kurz als Plasmaoxidationsspezifikation bezeichnet), und nach der Spezifikation, bei der die thermische Oxidation nach dem Stand der Technik für die Opferoxidation verwendet worden ist (nachstehend kurz als thermische Oxidationsspezifikation bezeichnet).
  • 3 zeigt die Gate-Spannungsabhängigkeit (Eigenschaft IdVg) des Drain-Stroms der Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1. „Thermische Oxidation” zeigt eine Eigenschaftskurve für den Fall der Verwendung einer thermischen Oxidationsschicht, während „Plasmaoxidation” eine Eigenschaftskurve für den Fall der Verwendung einer Plasmaoxidationsschicht zeigt. Wie in 3 gezeigt, wurde die Schwellenspannung Vth der Plasmaoxidationsspezifikation höher als die der thermischen Oxidationsspezifikation. Im Einzelnen ist in der thermischen Oxidationsspezifikation Vth = 4,3 V. Andererseits ist in der Plasmaoxidationsspezifikation Vth = 6,6 V, was etwa 2,3 V höher ist als die thermische Oxidationsspezifikation.
  • 4 zeigt die Gate-Spannungsabhängigkeit der Kanalmobilität μ der Siliziumkarbid-Halbleitervorrichtung nach Beispiel 1. „Thermische Oxidation” zeigt eine Eigenschaftskurve für den Fall der Verwendung einer thermischen Oxidationsschicht, während „Plasmaoxidation” eine Eigenschaftskurve für den Fall der Verwendung einer Plasmaoxidationsschicht zeigt. Ein Wert, der die Schwellenspannung Vth von der Gate-Spannung Vg subtrahiert, ist entlang der Abszisse in 4 aufgetragen. Bezüglich des Maximalwerts der Kanalmobilität ist in der thermischen Oxidationsspezifikation μ = 21,8 cm2/V·s, während in der Plasmaoxidationsspezifikation μ = 21,1 cm2/V·s ist, wie in 4 gezeigt. Zwischen diesen beiden Spezifikationen ist kein großer Unterschied.
  • 5 zeigt eine Tabelle, die die Werte für die Schwellenspannung Vth und die Kanalmobilität μ zusammenfasst. „Thermische Oxidation” zeigt einen Wert für den Fall der Verwendung der thermischen Oxidationsschicht, während „Plasmaoxidation” einen Wert für den Fall der Verwendung der Plasmaoxidationsschicht zeigt. Wie in 5 gezeigt, stieg die Schwellenspannung Vth in der Plasmaoxidationsspezifikation um etwa 2,3 V, während sich die Kanalmobilität kaum änderte, verglichen mit der thermischen Oxidationsspezifikation. Wie vorstehend erwähnt, ist es bei dem Prozess zur Herstellung eines normalen MOS-Transistors klar, dass es möglich ist, die Schwellenspannung Vth zu erhöhen, ohne die Kanalmobilität des SiC-MOSFET zu verändern (unter Beibehaltung der Mobilität vergleichbar mit der der thermischen Oxidationsschicht), indem eine Opferoxidationsschicht unter Verwendung der thermischen Oxidation nach dem Stand der Technik mit der Plasmaoxidationsschicht ersetzt wird.
  • In Beispiel 1 wurde das monokristalline Siliziumkarbid-Halbleitersubstrat vom n-Typ verwendet. Ein Siliziumkarbidsubstrat vom p-Typ kann jedoch ebenfalls verwendet werden. In diesem Fall kann die MOS-Konfiguration durch Umkehren des polaren Charakters des zum Bilden der MOS-Konfiguration in den jeweiligen Bereich implantierten Verunreinigungsions gebildet werden.
  • Beispiel 2
  • Nachstehend wird die Anwendung einer in 6 gezeigten vertikalen MOS-Konfiguration beschrieben. Gleiche Elemente wie die in Beispiel 1 gezeigten werden hier nicht erneut beschrieben.
  • Vertikale MOS-Konfiguration
  • In 6 weist ein Siliziumkarbid-MOSFET, das heißt eine Siliziumkarbid-Halbleitervorrichtung, ein Siliziumkarbidsubstrat 10, einen Rückseitenkontaktbereich 26, eine Drain-Elektrode 54, eine Siliziumkarbidlage 20, eine Isolierschicht 32, eine Gate-Elektrode 42 und eine gemeinsame Source- und Basiskontaktelektrode 55 auf. Der Rückseitenkontaktbereich 26 ist ein ionenimplantierter Bereich, der im Inneren des Siliziumkarbidsubstrats 10 gebildet ist. Die Drain-Elektrode 54 ist auf dem Rückseitenkontaktbereich 26 gebildet. Die Siliziumkarbidlage 20 ist auf dem Siliziumkarbidsubstrat 10 gebildet, zusammen mit der Drain-Elektrode 54. Die Isolierschicht 32 ist auf der Siliziumkarbidlage 20 gebildet. Die Gate-Elektrode 42 ist auf der Isolierschicht 32 gebildet. Die gemeinsame Source- und Basiskontaktelektrode 55 ist auf der Siliziumkarbidlage 20 gebildet. Die Siliziumkarbidlage 20 weist eine Siliziumkarbid-Epitaxialschicht 21, einen Basisbereich 22 und einen Source-Bereich 23 auf. Der Basisbereich 22 und der Source-Bereich 23 sind ionenimplantierte Bereiche.
  • Hierbei wird als eine Verunreinigung, die in einen Bereich vom n-Typ implantiert wird, zum Beispiel ein Stickstoffion (N) verwendet. Andererseits wird als eine Verunreinigung, die in einen Bereich vom p-Typ implantiert wird, zum Beispiel ein Bor-(B) oder Aluminiumion (Al) verwendet. In der Zeichnung ist zum Beispiel der p+-Typ-Rückseitenkontaktbereich 26 im Inneren des Siliziumkarbidsubstrats 10 gebildet, und der n+-Typ-Source-Bereich 23 ist ähnlich wie in Beispiel 1 gebildet.
  • Die Gate-Isolierschicht 32 und die gemeinsame Source- und Basiskontaktelektrode 55 sind auf der Oberseite der Siliziumkarbidlage 20 gebildet. Die Drain-Elektrode 54 ist auf der Rückseite der Siliziumkarbidlage 20 gebildet.
  • Die gemeinsame Source- und Basiskontaktelektrode 55 ist mit dem Basisbereich 22 und dem Source-Bereich 23 verbunden. Die Drain-Elektrode 54 ist mit dem Rückseitenkontaktbereich 26 verbunden.
  • Die Gate-Elektrode 40 ist so gebildet, dass sie einen Teil des n-Typ-Source-Bereichs 23 durch Einbeziehung der Gate-Isolierschicht 32 auf der Siliziumkarbidlage 20 abdeckt.
  • Verfahren zur Herstellung der vertikalen MOS-Konfiguration Als Nächstes wird ein Verfahren zur Herstellung der vorstehend erwähnten vertikalen MOS-Konfiguration beschrieben. Auf eine doppelte ausführliche Erklärung für dasselbe Herstellungsverfahren wie in Beispiel 1 wird verzichtet. 7(a) bis 7(j) zeigen Querschnittsansichten jeweils eines Prozesses bei der Herstellung eines vertikalen MOS-Transistors nach Beispiel 2. Diese Querschnittsansichten zeigen jedoch nur Konfigurationen der Hauptteile in den Prozessen, um die Zeichnungen nicht zu kompliziert zu machen, und sind keine exakten Querschnittsansichten.
  • Zuerst wurde die Siliziumkarbid-Epitaxialschicht 21 laminiert, wie in 7(a) gezeigt.
  • Als Nächstes wurden, wie in 7(b), 7(c) und 7(d) gezeigt, Ionen in den p-Typ-Basisbereich 22, den n-Typ-Source-Bereich 23 und den Rückseitenkontaktbereich 26 implantiert. Was den zum Implantieren verwendeten Ionentyp angeht, wurde ein Al-Ion für den Rückseitenkontaktbereich 26 verwendet. Andererseits wurden ähnliche Typen wie in Beispiel 1 für das Implantieren in den p-Typ-Basisbereich 22 und den n-Typ-Source-Bereich 23 verwendet. Das in den Rückseitenkontaktbereich 26 implantierte Ion kann auch ein B-Ion sein.
  • Als Nächstes wurde, wie in 7(e) gezeigt, eine Kohlenstofflage 60 auf den Oberseiten des Siliziumkarbidsubstrats 10 und der Siliziumkarbidlage 20 abgelagert. Danach wurde ein Tempern zur Aktivierung der Verunreinigung bei einer Temperatur von zum Beispiel 1.600 bis 1.800°C durchgeführt.
  • Als Nächstes wurde eine Kohlenstoffschicht eines Abdeckmaterials mittels Sauerstoff-Plasmaveraschung entfernt. Bei dieser Gelegenheit konnte eine Kohlenstoffverbindung, die durch Reaktion zwischen dem Kohlenstoff des Abdeckmaterials und dem Substrat gebildet worden war, nicht vollständig entfernt werden. Daher wurde, wie in 7(f) gezeigt, die Opferoxidation mittels Plasmaoxidation durchgeführt. Im Einzelnen wurde nach Durchführung einer festgelegten Reinigung die Plasmaoxidation im Hinblick auf die Oberfläche der Siliziumkarbidlage 20 durchgeführt, um eine Oxidationsschicht 31 zu bilden. Danach wurde die Oxidationsschicht 31 mit verdünnter Flusssäure entfernt. Außerdem wird bei Verwendung der Opferoxidation mittels thermischer Oxidation nicht nur die Oberseite, sondern gleichzeitig auch die Rückseite oxidiert. Daher musste bei der Durchführung der Ionenimplantation im Hinblick auf den Rückseitenkontaktbereich 26 die Ionenimplantation unter Berücksichtigung der durch die Opferoxidation zu entfernenden Dicke durchgeführt werden. Bei Verwendung der Opferoxidation mittels der vorstehend erwähnten Plasmaoxidation wird die Rückseite kaum oxidiert. Daher besteht im Falle der Durchführung der Ionenimplantation im Hinblick auf den Rückseitenkontaktbereich 26 keine Notwendigkeit, die Entfernung aufgrund der Opferoxidation zu berücksichtigen. Es ist ausreichend, die Ionenimplantation in einen Teil durchzuführen, der einer Rückseite mit der Konzentration am nächsten ist, bei der der Rückseitenkontaktbereich 26 mit der Elektrode in Kontakt kommen kann. Aufgrund dieser Wirkung wird es leicht, mit der Elektrode in gutem Kontakt zu sein.
  • Als Nächstes wurde, wie in 7(g) gezeigt, eine Gate-Oxidschicht 32 auf dem Halbleitersubstrat gebildet. In dem vorliegenden Beispiel wurde eine abgelagerte Oxidschicht mit einer Dicke von 50 nm gebildet, und die Oxynitrid-Behandlung wurde bei 1.300°C für 30 Minuten durchgeführt.
  • Als Nächstes wurde, wie in 7(h) und 7(i) gezeigt, die Gate-Materialschicht 41 abgelagert, und die Gate-Materialschicht 41 wurde geätzt, um die Gate-Elektrode 42 des MOS-Transistors zu bilden.
  • Als Nächstes wurde, wie in 7(j) gezeigt, ein Durchgangsloch auf einem Rand des Basisbereichs 22 und des Source-Bereichs 23 gebildet. Danach wurden jeweils die Kontakte der gemeinsamen Source- und Basiskontaktelektrode 55 und der Drain-Elektrode 54 auf dem Rand des Basisbereichs 22 und des Source-Bereichs 23 bzw. auf dem Rückseitenkontaktbereich 26 gebildet. Zusätzlich zu diesem Prozess (einschließlich eines Silizidierungsprozesses) wurde ein Prozess zum Bilden von Zuleitungsdrähten durchgeführt, um die Halbleitervorrichtung in 6 fertigzustellen.
  • Ähnlich wie in Beispiel 1 ist es selbst mit der Konfiguration und dem Herstellungsverfahren nach dem vorliegenden Beispiel 2 möglich, die Schwellenspannung Vth zu erhöhen, ohne die Mobilität zu ändern, indem nur das Verfahren zum Bilden des unteren Teils der Gate-Isolierschicht in dem MOS-Transistor mit der vertikalen MOS-Konfiguration geändert wird.
  • Liste der Bezugszeichen
    • 10 ... Siliziumkarbidsubstrat, 20 ... Siliziumkarbidlage, 21 ... Siliziumkarbid-Epitaxialschicht, 22 ... Basisbereich, 23 ... Source-Bereich, 24 Drain-Bereich, 25 Basiskontaktbereich, 26 ... Rückseitenkontaktbereich, 31 ... Opferoxidationsschicht, 32 Gate-Isolierschicht, 41 Gate-Materialschicht, 42 Gate-Elektrode, 51 ... Source-Elektrode, 52 Drain-Elektrode, 53 ... Basiskontaktelektrode, 54 ... Drain-Elektrode, 55 ... gemeinsame Source- und Basiskontaktelektrode, 60 ... Kohlenstoffschicht

Claims (6)

  1. Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung mit einer Gate-Oxidschicht, die auf einer Siliziumkarbidlage gebildet ist, aufweisend: einen Prozess zum Durchführen des Temperns nach Bilden eines Abdeckmaterials auf der Siliziumkarbidlage, einen Prozess zum Bilden einer Opferoxidationsschicht mittels eines Oxidationsverfahrens bei einer Temperatur, die niedriger ist als die thermische Oxidationstemperatur, nach Entfernen des Abdeckmaterials und einen Prozess zum Bilden der Gate-Oxidschicht nach Entfernen der Opferoxidationsschicht.
  2. Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 1, wobei das Abdeckmaterial eine Kohlenstoffschicht ist.
  3. Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 2, aufweisend einen Prozess zum Implantieren eines Verunreinigungsions vor dem Bilden des Abdeckmaterials, wobei das Tempern bei einer Temperatur durchgeführt wird, bei der das Verunreinigungsion aktiviert wird, oder bei einer Temperatur, die höher ist als diese Temperatur.
  4. Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 3, wobei das Verunreinigungsion so implantiert wird, dass die Verunreinigungskonzentration im Source-Bereich sich von der Verunreinigungskonzentration im Basisbereich unterscheidet, und die Schichtdicke der Opferoxidationsschicht mindestens 3 nm und höchstens 30 nm beträgt.
  5. Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 2, wobei die Opferoxidationsschicht bei 500°C oder weniger gebildet wird.
  6. Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach Anspruch 5, wobei die Opferoxidationsschicht mittels Plasmaoxidation gebildet wird.
DE201211005837 2012-03-30 2012-03-30 Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung Withdrawn DE112012005837T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/002223 WO2013145022A1 (ja) 2012-03-30 2012-03-30 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE112012005837T5 true DE112012005837T5 (de) 2014-10-30

Family

ID=49258395

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201211005837 Withdrawn DE112012005837T5 (de) 2012-03-30 2012-03-30 Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung

Country Status (3)

Country Link
US (1) US20150044840A1 (de)
DE (1) DE112012005837T5 (de)
WO (1) WO2013145022A1 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065289A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015065318A (ja) * 2013-09-25 2015-04-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5970004B2 (ja) * 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
JP6335334B2 (ja) * 2015-01-09 2018-05-30 株式会社日立製作所 パワー半導体素子、パワーモジュール、および電力変換装置
US10128082B2 (en) 2015-07-24 2018-11-13 Varian Semiconductor Equipment Associates, Inc. Apparatus and techniques to treat substrates using directional plasma and point of use chemistry
US9706634B2 (en) * 2015-08-07 2017-07-11 Varian Semiconductor Equipment Associates, Inc Apparatus and techniques to treat substrates using directional plasma and reactive gas
US10141161B2 (en) 2016-09-12 2018-11-27 Varian Semiconductor Equipment Associates, Inc. Angle control for radicals and reactive neutral ion beams
CN108257855B (zh) * 2016-12-28 2021-09-10 全球能源互联网研究院 高k栅介质层的制备方法及碳化硅MOS功率器件
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
CN111554572B (zh) * 2020-04-17 2022-09-16 深圳方正微电子有限公司 半导体器件制备方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972776A (en) * 1995-12-22 1999-10-26 Stmicroelectronics, Inc. Method of forming a planar isolation structure in an integrated circuit
JP2002093800A (ja) * 2000-09-14 2002-03-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
US20040121545A1 (en) * 2002-12-23 2004-06-24 Taiwan Semiconductor Manufacturing Company Method to fabricate a square word line poly spacer
US7122488B2 (en) * 2004-03-15 2006-10-17 Sharp Laboratories Of America, Inc. High density plasma process for the formation of silicon dioxide on silicon carbide substrates
JP4418794B2 (ja) * 2004-02-06 2010-02-24 パナソニック株式会社 炭化珪素半導体素子の製造方法
US7626257B2 (en) * 2006-01-18 2009-12-01 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4961805B2 (ja) * 2006-04-03 2012-06-27 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5046083B2 (ja) * 2006-08-24 2012-10-10 独立行政法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP4823952B2 (ja) * 2007-03-26 2011-11-24 三菱電機株式会社 半導体装置の製造方法
JP4600438B2 (ja) * 2007-06-21 2010-12-15 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4483900B2 (ja) * 2007-06-21 2010-06-16 株式会社デンソー 炭化珪素半導体装置の製造方法
US7820534B2 (en) * 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP2009212366A (ja) * 2008-03-05 2009-09-17 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP5207939B2 (ja) * 2008-12-09 2013-06-12 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5518326B2 (ja) * 2008-12-26 2014-06-11 昭和電工株式会社 炭化珪素半導体装置の製造方法
DE112009004667B4 (de) * 2009-04-16 2015-05-28 Mitsubishi Electric Corp. Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
JP2011023431A (ja) * 2009-07-14 2011-02-03 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
WO2011027831A1 (ja) * 2009-09-07 2011-03-10 ローム株式会社 半導体装置およびその製造方法
JP5605005B2 (ja) * 2010-06-16 2014-10-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置
FR2974446A1 (fr) * 2011-04-19 2012-10-26 St Microelectronics Crolles 2 Procédé de réalisation de l'isolant de grille d'un transistor mos
JP5759293B2 (ja) * 2011-07-20 2015-08-05 住友電気工業株式会社 半導体装置の製造方法
JP5827063B2 (ja) * 2011-08-03 2015-12-02 ローム株式会社 半導体装置およびその製造方法
JP5751113B2 (ja) * 2011-09-28 2015-07-22 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014220322A (ja) * 2013-05-07 2014-11-20 株式会社東芝 半導体装置の製造方法及び製造装置

Also Published As

Publication number Publication date
US20150044840A1 (en) 2015-02-12
WO2013145022A1 (ja) 2013-10-03

Similar Documents

Publication Publication Date Title
DE112012005837T5 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE102011086500B4 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE102011123124B3 (de) SiC-Halbleitervorrichtung
DE112016005210T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112010005626B4 (de) Halbleitervorrichtung
DE112015004093T5 (de) Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung
DE112012007275T5 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren dafür
DE102013007685A1 (de) Siliziumkarbid-halbleiterbauelement und verfahren zu dessen herstellung
DE112016001988T5 (de) Halbleiter - Super - Junction - Leistungsvorrichtung und Verfahren zum Herstellen derselben
DE10393777T5 (de) Halbleitervorrichtung und elektrischer Leistungswandler, Ansteuerungsinverter, Mehrzweckinverter und Höchstleistungs-Hochfrequenz-Kommunikationsgerät unter Verwendung der Halbleitervorrichtung
DE102010005625A1 (de) Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung
DE112009004277T5 (de) Leistungs-halbleitervorrichtung
DE102009039573A1 (de) Bipolartransistor des Typs mit Poly-Emitter, Bipolar-CMOS-DMOS-Bauelement und Verfahren zur Herstellung eines Bipolartransistors des Typs mit Poly-Emitter und eines Bipolar-CMOS-DMOS-Bauelements
DE112013007094T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren für ihre Herstellung
DE112011103588T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112012001565T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112015000352T5 (de) Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung und Siliciumcarbid-Halbleitervorrichtung
DE2160462C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE112006001280B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112014003518T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE3324332A1 (de) Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat
DE102019112985A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen
DE102017217234B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE112016000831T5 (de) Siliziumkarbid-Halbleitervorrichtung
DE112014004395T5 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0021336000

Effective date: 20140925

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee