JP2009212366A

JP2009212366A - 半導体装置の製造方法

Info

Publication number: JP2009212366A
Application number: JP2008055045A
Authority: JP
Inventors: Isamu Matsuyama; 勇松山
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-03-05
Filing date: 2008-03-05
Publication date: 2009-09-17
Also published as: US20090227098A1; US7994035B2

Abstract

【課題】ゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した
半導体装置の製造方法を提供する。
【解決手段】基板１０上に熱酸化により形成された酸化膜１９を介してゲート電極を設けた半導体装置の製造方法であって、基板１０上に第１の酸化膜を形成する第１工程と、前記第１の酸化膜を不活性ガス雰囲気にて熱処理をする第２工程と、前記不活性ガスにて熱処理した第１の酸化膜を所定の膜厚となるようにエッチングして得られる第２の酸化膜を形成する第３工程と、前記第２の酸化膜上にゲート電極を形成して熱処理する第４工程と、を有する製造方法である。
【選択図】図１

Description

本発明は半導体装置の製造方法に関するものであり、特に、ゲート酸化膜を形成する工程を有する半導体装置の製造方法に関する。

一般に、炭化珪素結晶を用いた半導体デバイスは、シリコン結晶を用いた従来の半導体デバイスと比べて、大きなエネルギーギャップ、大きな熱伝導率、高い絶縁破壊電界強度、大きな飽和電子ドリフト速度などの特徴を持つため、パワーデバイスとしての応用が期待されている（例えば、非特許文献１参照）。また、シリコン結晶を用いた場合と同様に、ＰＮ型制御が容易であり、熱酸化ＳｉＯ_２膜を作製することや、電極としてＰ（リン）をドープしたポリシリコンを熱酸化によるゲート酸化膜（ＳｉＯ_２膜）上に形成することも可能である。このように、シリコン結晶を用いた場合と同様のプロセスが適用できるため、炭化珪素結晶をシリコン結晶に置き換えることによって、従来の半導体デバイスの各種素子性能の限界を上回ることができ、高性能の半導体デバイスを作製することができる。

このような炭化珪素基板上に酸化膜を形成する方法としては、酸素Ｏ_２雰囲気中における熱酸化であるドライ酸化やＯ_２に少量の水蒸気Ｈ_２Ｏを加えた雰囲気における熱酸化であるＷｅｔ酸化法等の酸化性雰囲気にて基板を熱処理する技術が提案されている（例えば、特許文献１参照）。

特開２００７−２０１３４３号公報荒井和雄、吉田貞史共編、「ＳｉＣ素子の基礎と応用」、オーム者、平成１５年９月３０日発行、第２９頁から第３２頁

しかしながら、炭化珪素基板はシリコン基板と異なり、シリコンＳｉと炭素Ｃとの化合物であり構成元素としての炭素を元々含んでおり、各種酸化膜形成条件により作製された酸化膜に残留する炭素が電気特性へ影響を与えると考えられており、炭化珪素基板上に酸化膜を形成すると、界面準位及び固定電荷などが問題となっている。４Ｈ−炭化珪素基板では使用する面方位によって最適な酸化条件が異なるが、Ｓｉ面では１３００℃程度のドライ酸化、Ａｒポストアニール、及びＨ_２アニールが有効であり、また、１３５０℃のＮ_２Ｏ酸化等も有効である。また、Ｃ面では１０００℃程度のＷｅｔ酸化が有効である。
一方、同様の条件を３Ｃ−炭化珪素基板にて評価すると、４Ｈ−炭化珪素のＣ面と特性が近く、ドライ酸化では固定電荷が非常に多く、Ｗｅｔ酸化が有効である。
また、一般的に、酸化膜上に、例えばポリシリコンにてゲート電極を形成した後、ゲート電極を活性化するため熱処理を行う。しかしながら、ゲート電極を活性化する際に行う熱処理により、炭化珪素基板とゲート酸化膜との界面に炭素が偏析してしまう。この偏析した炭素により、界面準位の上昇、また、正の固定電荷が発生するため、フラットバンド電圧が負にシフトする。これは、前述のように、酸化膜（ゲート酸化膜）をＷｅｔ酸化にて形成した場合でも、ドライ酸化フラットバンド電圧のシフト量が小さいものの、負にシフトする問題点があった。

この例を以下に示す。炭化珪素基板を拡散炉でＷｅｔ酸素雰囲気にて熱酸化させたゲート酸化膜を形成し、これに、リンを５×１０^２０／ｃｍ^３程度の高濃度にドープしたポリシリコン層をＣＶＤにて形成した半導体デバイス（ＭＯＳキャパシタ）を形成し、ＣＶ特性を評価した例である。結果を図７に示す。図７から、フラットバンド電圧（Ｖｆｂ）は−１３Ｖ程度である。このようなＣＶ特性を有するポリシリコンゲート電極構造形成条件を、実際に適用して作製したラテラルＭＯＳデバイスの閾値（Ｖｔ）は、図８に示すとおり−０．５Ｖであった。なお、図７の評価に用いた半導体デバイスのゲート酸化膜は、図８に示すデバイス作製に用いた拡散路と同じもので形成されており、図８のゲート酸化膜単体の評価結果としてＣＶ特性を例示したものである。
このようにゲート電圧を印加していない状態であっても半導体装置に電流が流れてしまい、いわゆるノーマリーオフのデバイスを製造することができなかった。
また、一般に、Ｖｆｂがマイナス値をとっても、Ｖｆｂの絶対値が小さい場合には燐等を基板に注入することで閾値を正側にシフトする補正をすることができるものの、シフトする量が大きい場合には、この方法にて対処することができなかった。

本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。即ち、本発明の目的は、ゲート電極に用いられているポリシリコンを活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することにある。

本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
即ち、本発明の半導体装置の製造方法は、基板上に熱酸化により形成された酸化膜を介してゲート電極を設けた半導体装置の製造方法であって、前記基板上に第１の酸化膜を形成する第１工程と、前記第１の酸化膜を不活性ガス雰囲気にて熱処理をする第２工程と、前記不活性ガスにて熱処理した第１の酸化膜を所定の膜厚となるようにエッチングして第２の酸化膜を形成する第３工程と、前記第２の酸化膜上にゲート電極を形成して熱処理する第４工程と、を有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第２工程での熱処理温度が、前記第４工程での熱処理温度以上であり第１工程での基板温度以下であることを特徴とする。

本発明によれば、ゲート電極を活性化するために熱処理をしても閾値の負側へのシフトを抑制した半導体装置の製造方法を提供することができる。

以下、図面を参照して、この発明の半導体装置の製造方法と、当該製造方法にて製造した半導体装置の評価を説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。また、導電型については、Ｎ型の炭化珪素基板を用いる態様を記載したが、Ｐ型であっても構わず、拡散層についても同様である。

本発明の半導体装置の製造方法は、基板を熱酸化する際に基板中若しくは雰囲気中に介在する炭素原子が、熱酸化により形成された酸化膜中に残留し、電気的に活性な固定電荷として働くので、この炭素原子が多く残留している酸化膜の領域を除去することにある。
本発明では、半導体装置としての特性に優れており炭素原子を多く含有している炭化珪素基板を用いた場合に特に効果を発揮し、熱酸化により形成された酸化膜中に残留した炭素原子の大部分を除去することができる。従って、固定電荷を抑制してフラットバンド電圧を低減することができるため、ゲート電極を活性化するための熱処理による、閾値の負側へのシフトを抑制した半導体装置を製造することができる。
なお、本発明において、「所定の膜厚」とは、半導体装置の仕様を満たすような膜厚であり、特に限定されるものではない。

＜半導体装置の製造方法＞
〔前記基板上に第１の熱酸膜を形成する第１工程〕
まず、図１（Ａ）のように、窒素原子を１×１０^１６／ｃｍ^３程度ドープしたＮ型の炭化珪素基板１０の表層領域に、各種不純物を注入し、Ｐ型拡散層１２、Ｎ^＋拡散層１４、及びＰ^＋拡散層１６を形成する。例えば、Ｐ型拡散層１２やＰ^＋拡散層１６にはＡｌイオンを注入し、Ｎ^＋拡散層（ＭＯＳＦＥＴのソース部分）には燐を注入する。注入方法としては、例えば、従来の固相拡散法、気相拡散法、又はイオンインプランテーション法が挙げられる。その後、例えば、Ａｒ雰囲気中や１×１０^−５Ｐａ以下の真空中、１５００〜１７００℃程度の温度で数分から６０分程度の処理時間で上記不純物の活性化と共に基板の結晶性を回復させる。

そして、図１（Ｂ）のように、炭化珪素基板１０の表面に、熱酸化により所定の膜厚より厚い（以下、適宜、「設定膜厚」と称する）第１の酸化膜１８を形成する。第１の酸化膜１８は二酸化ケイ素（ＳｉＯ_２）からなる。
熱酸化の条件としては、例えば、従来の拡散炉を用い、常圧の酸素（Ｏ_２）雰囲気（以下、適宜、「ドライ雰囲気」と称する）下、１０５０℃〜１２５０℃の温度で０．２５時間〜２時間の処理を行った。また、第１の酸化膜１８の形成は、熱酸化の処理時間を延ばして調整することにより設定膜厚にすることができる。本実施形態では、後述する所定の膜厚を有する第２のゲート酸化膜１９の膜厚を５５ｎｍとし、後述するエッチング除去される酸化膜２１の膜厚を２０ｎｍとした。なお、エッチング除去される酸化膜２１の膜厚を決定する方法については後述する。なお、前述の設定膜厚とは、後述する所定の膜厚を有する第２のゲート酸化膜１９と後述するエッチング除去される酸化膜２１の膜厚との和を表す。
また、熱酸化による酸化膜の形成方法については、前述のようにドライ雰囲気下で熱酸化させる所謂ドライ酸化法の他に、酸素と水素とを燃焼室で燃焼させ純粋な水蒸気（Ｈ_２Ｏ）を雰囲気ガスに加えて反応室内に流し熱酸化させるパイロジェニック酸化法、所謂ウエット酸化法により酸化膜を形成してもよい。

〔前記第１の酸化膜を不活性ガス雰囲気にて熱処理をする第２工程〕
次いで、図１（Ｃ）に示すように、前述の第１の酸化膜１８を不活性ガスにて熱処理して残留している炭素原子を偏析させ、エッチング除去される酸化膜２１を形成する。不活性ガスとしては、例えば、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、Ｎ_２が挙げられるが、半導体プロセスで一般的に多く用いられていて、しかも安価なＮ_２であることが好ましい。
熱処理温度としては、後述する第４工程での熱処理温度以上であり第一の工程での基板温度以下であることが好ましい。第４工程での熱処理温度以上にすると、第４工程での熱処理による炭素原子の酸化膜中に於ける偏析を防ぐことができる。下限値である第４工程での熱処理温度としては、ゲート電極として用いられるポリシリコン中にドープされたＰ（リン）原子の活性化の観点から、７００〜９００℃であることが好ましい。一方、上限値を第１工程での基板温度とすることにより、例えばゲート電極としてポリシリコンを用いた場合、ポリシリコン中のドーパントの再蒸発を防ぐことができ、ポリシリコン層の劣化を防ぐことができる。従って、第１工程での基板温度より高いと、活性化に最適な温度を超過して、ポリシリコン中のリンＰが蒸発してＰ濃度が小さく変わるため、電極の接触抵抗が高くなり電気特性への影響が懸念される点で好ましくない。なお、本発明における熱処理温度とは、基板が感じる熱処理保持温度のことを表す。具体例としては、第２工程の熱処理温度を８５０℃とし、第４工程の熱処理温度を８００℃とすることが一例として挙げられる。
第２工程の熱処理保持温度としては、炭素原子が偏析するような時間であればよく、３０分〜２時間の範囲で熱処理することが好ましい。

図３は、従来プロセスを用いて作製したＭＯＳキャパシタ構造サンプルのＳＩＭＳ分析結果である。ドライ酸化法にて形成した酸化膜に、後述するようにポリシリコン電極を形成し、Ｎ_２雰囲気、８００℃、１時間にて熱処理して作製したものである。この半導体装置における、リン、水素、炭素、シリコン及び酸素の濃度分布のＳＩＭＳ分析結果を示す。この図より、ゲート酸化膜（ＳｉＯ_２）とポリシリコン（Ｄ−ＰｏｌｙＳｉ）との界面に炭素原子が多数存在していることが明らかである。この結果から、前述した図７のようにフラットバンド電極が負側にシフトする原因が炭素原子であることがわかる。

また、エッチング除去される酸化膜２１の膜厚は、フラットバンド電圧のシフトを抑制する観点から、前述の第１の酸化膜中における炭素原子の含有量が最大値の１／１０となるような厚さにすることが好ましい。具体的には、図３より、炭素の含有量は６×１０^２０ａｔｏｍｓ／ｃｃが最大値であるため、６×１０^１９ａｔｏｍｓ／ｃｃになる膜厚まで酸化膜を除去すればよいことになる。従って、炭素原子が多数存在している酸化膜の領域を除去するためには、図３中のエッチング除去される酸化膜２１の膜厚Ｘが２０ｎｍということになる。このエッチング除去される酸化膜２１の膜厚は、好ましくは、炭素原子の含有量が最大値の１／２０となるような膜厚であることがより好ましく、１／３０となるような膜厚であることが更に好ましく、極小値を示す膜厚まで除去することが特に好ましい。このような範囲であれば、ゲート酸化膜中の固定電荷はほとんどなくなる。すなわち、ゲート酸化膜中の主たる成分は通常のシリコン基板上に形成した熱酸化膜と同じように、シリコン原子と酸素原子から構成されることになる。従って、フラットバンド電圧の負側へのシフトが抑制され、通常のシリコン基板と同様のＣＶ特性が得られる。
なお、酸化膜中の炭素原子の分布については、前述の範囲で行えば図３と同様な傾向を示すが、熱処理条件により炭素原子の分布が変化する場合には、例えばＳＩＭＳにより炭素原子の酸化膜中の濃度を評価し、適宜エッチングする量を調整すればよい。また、ゲート酸化膜の膜厚が薄くなりすぎるとゲート酸化膜の絶縁破壊耐圧が劣るため、ゲート酸化膜の膜厚をも考慮して除去する量を調整すればよい。

〔前記不活性ガスにて熱処理した第１の酸化膜を所定の膜厚となるようにエッチングして第２の酸化膜を形成する第３工程〕
その後、図１（Ｄ）のように、炭素原子の含有量が多いエッチング除去される酸化膜２１を除去して第２の酸化膜１９を形成する。このエッチングには、エッチング除去される酸化膜２１を所望のエッチングレートにてエッチングすることができれば特に制限はないが、例えば、フッ化アンモニウム溶液（バッファードフッ酸：ＢＨＦ）を用いてエッチングすることができる。
ＢＨＦ液の熱酸化膜に対するエッチングレートは、室温で３０ｎｍ／ｍｉｎ．程度である。また、このエッチングレートは、ＢＨＦ液中のＨＦ及びＮＨ_４Ｆの濃度に敏感であり、ＢＨＦ液の全質量に対して各々数％、十数％とすることで達成される。
また、エッチング後の酸化膜の膜厚は、たとえば光学式膜厚測定器であるエリプソメータを用いて非破壊で正確に短時間で測定することができる。

〔前記第２の酸化膜上にゲート電極を形成して熱処理する第４工程〕
最後に、図２（Ｅ）のように、エッチング除去される酸化膜２１をエッチングして残った第２の酸化膜１９上に、ドーパントとしてリンを１×１０^２０／ｃｍ^３程度ドープしたポリシリコンから成るＮ型のゲート電極層２０を形成する。
ゲート電極層２０としては、ポリシリコン、ＷＳｉ、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ等が挙げられ、特にポリシリコンを用いる場合には、ドーパントの活性化のための熱処理温度が比較的低いことと、ＣＶＤ（化学気相成長）法であるためにプラズマＣＶＤ法におけるゲート酸化膜への物理ダメージが発生しない、などの利点が挙げられる。
ゲート電極層２０を形成する条件として、ポリシリコンの成長レートを２００ｎｍ／時間とするためには、例えば、５００℃、モノシランＳｉＨ_４ガスを１０００ｓｃｃｍ、フォスフィンＰＨ_４ガスを１５０ｓｃｃｍで流し、キャリアガスとしてＮ２を５ＳＬＭ程度流しながら、反応室圧力１０Ｔｏｒｒの減圧下に保ちＣＶＤ成長させる。本実施形態では、２時間で４００ｎｍ成長させた。

この後、図２（Ｆ）のように、公知のフォトリソ、エッチング工程によりゲート電極２２を形成する。
このように形成したゲート電極２２を活性化するために熱処理を行う。この熱処理における熱処理の雰囲気ガスとしては、ゲート電極の酸化を防止する観点から不活性ガスが挙げられる。不活性ガスとしては、前述の酸化膜を熱処理する不活性ガスと同様である。
本発明におけるゲート電極２２の熱処理温度は、ゲート電極の材質により適宜調整すればよいが、例えばポリシリコンの場合、７００℃以上であり前記第２工程での熱処理温度より低いことが好ましい。７００℃未満であるとゲート電極２２が活性化しない場合がある。一方、第２工程での熱処理温度より高いと、第２の酸化膜１９中に炭素が新たに偏析し、固定電荷を有してしまうため、フラットバンド電圧が負側にシフトする場合がある。

なお、このゲート電極２２を活性化するための熱処理は、前述のようにフォトリソ、エッチング後のゲート電極２２に対して行ってもよく、フォトリソ、エッチング前のゲート電極層２０に行ってもよい。いずれのタイミングでゲート電極を活性化しても、第２工程での熱処理温度より低ければゲート電極が活性化される。

最後に、図２（Ｇ）のように、露出しているゲート酸化膜をエッチングにより除去し、層間絶縁膜２４を形成し、例えばＡｌ、Ｃｕのコンタクトホール２６、及び配線（不図示）を形成して半導体装置を製造する。

〔基板〕
本発明の半導体装置の製造方法にて製造した半導体装置は、シリコン基板であっても炭化珪素基板であってもよく、熱酸化による酸化膜中に残留する炭素原子を極力除去されたものである。
これらの中でも、高耐圧、及び高温動作の観点から炭化珪素基板を用いることが好ましい。炭化珪素としては、例えば、２Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、８Ｈ−ＳｉＣ、１０Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が挙げられる。なお、これらは「Ｒａｍｓｄｅｌｌの表記法」で表したものであり、最初の数字は積層方向（ｃ軸方向）の１周期中に含まれるＳｉ−Ｃ単位層の数であり、後のアルファベットは、Ｃ：立方晶、Ｈ：六方晶、Ｒ：菱面体を表す。前記炭化珪素において、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣは２０００℃以上の高温にて製造され、３Ｃ−ＳｉＣは１８００℃以下の低温で製造することができる。これらの中で、３Ｃ−ＳｉＣは結晶内における電子の走行速度が最も高く（飽和電子速度はＳｉの２．７倍）、かつ従来のＳｉに類似した結晶構造（立方晶）である。従って、高速・高効率・微細化デバイスの製造が可能であり、尚且つ低温にて製造することができるという観点から、３Ｃ−ＳｉＣ基板を用いることが好ましい。
また、３Ｃ−ＳｉＣ基板の製造方法としては、例えば、低い結晶欠陥密度（１０／ｃｍ^２以下）とするために、Ｓｉを基板としてＣＶＤ法を用いたヘテロエピタキシャル成長により製造する方法が挙げられる。
なお、前述した実施形態では窒素をドープしたＮ型の導電性炭化珪素基板を用いた例を示したが、硼素やアルミニウムをドープしたＰ型の導電性炭化珪素基板についても同様の効果が期待できる。

＜本発明の製造方法で製造した半導体装置の評価＞
前述のように製造した半導体装置（ＭＯＳキャパシタ）は、ＣＶ特性を評価することによりフラットバンド電圧のシフト量を測定することができる。ここで、ＣＶ特性を評価するため、前述の第４工程において、ゲート電極層２０を形成した後、例えば１００μｍ×２００μｍサイズの電極パッド形状をパターニングする。
ＣＶ特性から得られるフラットバンド電圧は、電極の仕事関数、炭化珪素基板と酸化膜界面に形成される界面準位Ｑｉｔ、酸化膜中の固定電荷Ｑｆなどによって影響を受ける。
このうち、固定電荷ＱｆによるＶｆｂへの寄与分は、下記式

Ｖｆｂ＝−Ｑｆ／（Ｃｏｘ・Ｔｏｘ／Ｘ）

で表すことができる（図４参照）。
式中、Ｃｏｘはゲート酸化膜の静電容量であり、Ｔｏｘはゲート酸化膜の膜厚であり、Ｘはゲート酸化膜中の炭素原子が偏析している領域の基板との界面からの位置（以下、適宜、「酸化膜中の位置」と称する。図３中のＸと同じ）を表す。

この式に示されるように、Ｖｆｂは固定電荷量Ｑｆと固定電荷の酸化膜中の位置Ｘに依存している。ここで、固定電荷Ｑｆを非常に狭い範囲としてデルタ関数的な深さ分布（深さ方向の分布を持たない極めて狭い範囲内）に閉じ込めることができるものと仮定する。この仮定を前提とし、例えば熱処理等でゲート電極とゲート酸化膜との界面の位置に固定電荷を局在させることができるのであれば、炭化珪素基板側には電荷が発生せず、上記式はＸ＝０となり、界面準位増加は起きても固定電荷Ｑｆによるフラットバンド電圧への影響はないことが予想される。
しかし、実際には、図３のＳＩＭＳ分析結果から分かるように、ポリシリコン電極を形成し活性化した後のゲート酸化膜中には、固定電荷となる炭素原子がある深さ分布を持ち残留している。このため、例えば、前述したような本発明の実施形態では、この炭素原子が残留している大部分の酸化膜を、ＳＩＭＳ分析結果を基に、ゲート電極と酸化膜との界面から基板方向に２０ｎｍをエッチング除去して、残留した炭素原子によるＶｆｂへの影響を取り去り、Ｖｆｂをシフトさせないようにする。

このような方法により、ゲート酸化膜中の固定電荷がゲート電極形成後の熱処理（例えば、前述のポリシリコン電極を活性化するための熱処理）により偏析して、半導体装置のＣＶ特性のＶｆｂ値をシフトさせることを明らかにする結果を図５及び図６に示す。
図５は、基板温度の上昇もなく、蒸着元素による物理ダメージもない抵抗加熱方式によるアルミニウムＡｌの蒸着法によりアルミニウム電極を形成し、その後の熱処理を行わなかった半導体装置のＣＶ特性を表した図である。図５より、Ｖｆｂ＝−３Ｖであることがわかり、Ｖｆｂは比較的小さい。一方、図６は、ポリシリコン電極を形成し、その後活性化するためＮ_２雰囲気中にて８５０℃、２０分間の熱処理を行った半導体装置のＣＶ特性を表した図である。図６より、Ｖｆｂ＝−１０Ｖを示し、大きく負側にシフトしていることがわかる。これらの結果より、Ｖｆｂのシフトはゲート電極形成後の熱処理に大きく起因するものである。

このような結果に対し、本発明の製造方法では、ゲート電極を形成する前にゲート酸化膜中に偏析する炭素原子を除去しているため、図６に示すようなＶｆｂの負側への大きなシフトを抑えることができる。さらには、ゲート酸化膜を形成する温度をゲート電極を熱処理する温度より高温に設定することにより、ゲート電極形成時における炭素原子の偏析を、更に抑制することができる。
なお、図６と図７において、Ｖｆｂが若干異なるのはサンプル間の誤差である。

本発明の実施形態における半導体装置の製造方法の、炭化珪素基板に拡散層を形成してからゲート酸化膜を形成する工程の工程断面図である。本発明の実施形態における半導体装置の製造方法の、ゲート電極層を形成してから、層間絶縁膜及びコンタクトホールを形成する工程の工程断面図である。従来の半導体装置の製造方法における、ドライ雰囲気にて形成した酸化膜の上にポリシリコン電極を形成した後、Ｎ_２雰囲気、８００℃、１時間にて熱処理した半導体装置（ＭＯＳキャパシタ構造）の、リン、水素、炭素、シリコン及び酸素の濃度分布のＳＩＭＳ分析結果を示す図である。図３の半導体装置における、ゲート電極、ゲート酸化膜及び炭化珪素基板が積層部されている部分の概略断面図である。従来の半導体装置である、アルミニウムをゲート電極とし、ゲート電極形成後の熱処理を行わなかった半導体装置のＣＶ特性を示す図である。従来の半導体装置である、ポリシリコンをゲート電極とし、ゲート電極形成後に活性化するためＮ_２雰囲気中にて８５０℃、２０分間の熱処理を行った半導体装置のＣＶ特性を示す図である。従来の製造方法にて製造した半導体装置（ＭＯＳキャパシタ）のＣＶ特性を評価した結果を示す図である。従来の製造方法にて製造した半導体装置（ラテラルＭＯＳ）のＩＶ特性を評価した結果を示す図である。

符号の説明

１０炭化珪素基板
１２Ｐ型拡散層
１４Ｎ^＋拡散層
１６Ｐ^＋拡散層
１８第１の（ゲート）酸化膜
１９第２の（ゲート）酸化膜
２０ゲート電極層
２１（第一のゲート酸化膜から）エッチング除去される酸化膜
２２ゲート電極
２４層間絶縁膜
２６コンタクトホール

Claims

基板上に熱酸化により形成された酸化膜を介してゲート電極を設けた半導体装置の製造方法であって、
前記基板上に第１の酸化膜を形成する第１工程と、
前記第１の酸化膜を不活性ガス雰囲気にて熱処理をする第２工程と、
前記不活性ガスにて熱処理した第１の酸化膜を所定の膜厚となるようにエッチングして得られる第２の酸化膜を形成する第３工程と、
前記第２の酸化膜上にゲート電極を形成して熱処理する第４工程と、
を有することを特徴とする半導体装置の製造方法。
前記基板が炭化珪素基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記不活性ガスが窒素ガスであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１の酸化膜が基板を熱酸化して得られる二酸化ケイ素（ＳｉＯ_２）であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
前記第２工程での熱処理温度が前記第４工程での熱処理温度以上であり、第１工程での基板温度以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。