JPH1070273A - 炭化珪素上のｍｉｓ構造体の製造法 - Google Patents
炭化珪素上のｍｉｓ構造体の製造法Info
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Abstract
(57)【要約】
【課題】 炭化珪素上のＭＩＳ構造体を製造するための
方法。 【解決手段】 本発明によるＭＩＳ構造体は、ａ）炭化
珪素からなるサブストレートに電気的に絶縁する材料か
らなる第一層を備えさせ、ｂ）第一層の上に非晶質第二
層を施与し、ｃ）第二層の半導体材料の導電性または固
有抵抗を変動させ、ｄ）第二層の構造付与を実施するこ
とによって製造される。 【効果】 本発明方法は、アイソレータ／ＳｉＣ−半導
体の境界面で常用の製造技術を用いる場合よりも明らか
に少ない固定電荷が生じることを保証する。
方法。 【解決手段】 本発明によるＭＩＳ構造体は、ａ）炭化
珪素からなるサブストレートに電気的に絶縁する材料か
らなる第一層を備えさせ、ｂ）第一層の上に非晶質第二
層を施与し、ｃ）第二層の半導体材料の導電性または固
有抵抗を変動させ、ｄ）第二層の構造付与を実施するこ
とによって製造される。 【効果】 本発明方法は、アイソレータ／ＳｉＣ−半導
体の境界面で常用の製造技術を用いる場合よりも明らか
に少ない固定電荷が生じることを保証する。
Description
【０００１】
【発明の属する技術分野】ＭＯＳ−電解効果−トランジ
スタ（ＭＯＳＦＥＴ）の基本要素は、いわゆるゲート電
極、アイソレータおよび半導体からなるＭＯＳ構造体で
ある。ＭＯＳＦＥＴの機能および安定性を基本的に定め
る該ＭＯＳ構造体の電気的性質は、例えば相応して構成
されたＭＯＳ試験構造体について容量／電圧挙動および
電流電圧挙動の試験によって測定することができる。Ｍ
ＯＳ構造体の品質を決定するのは、アイソレータ−半導
体の境界面の固定電荷の密度と再荷電可能な接合部位の
密度並びに全構造体を流れる漏洩電流の強さである。固
定電荷は、ユニポーラトランジスタの使用電圧を移動さ
せるけれども、接合部位が、ＭＯＳＦＥＴの通路中での
帯電体の運動性を減少させる。ＭＯＳコンデンサを流れ
る漏洩電流は、ゲート酸化物中での接合部位の荷電およ
びこれに伴う長時間の安定性並びにトランジスタ特性値
の低下を阻止するためにはできるだけ小さくなければな
らない。
スタ（ＭＯＳＦＥＴ）の基本要素は、いわゆるゲート電
極、アイソレータおよび半導体からなるＭＯＳ構造体で
ある。ＭＯＳＦＥＴの機能および安定性を基本的に定め
る該ＭＯＳ構造体の電気的性質は、例えば相応して構成
されたＭＯＳ試験構造体について容量／電圧挙動および
電流電圧挙動の試験によって測定することができる。Ｍ
ＯＳ構造体の品質を決定するのは、アイソレータ−半導
体の境界面の固定電荷の密度と再荷電可能な接合部位の
密度並びに全構造体を流れる漏洩電流の強さである。固
定電荷は、ユニポーラトランジスタの使用電圧を移動さ
せるけれども、接合部位が、ＭＯＳＦＥＴの通路中での
帯電体の運動性を減少させる。ＭＯＳコンデンサを流れ
る漏洩電流は、ゲート酸化物中での接合部位の荷電およ
びこれに伴う長時間の安定性並びにトランジスタ特性値
の低下を阻止するためにはできるだけ小さくなければな
らない。
【０００２】ＭＯＳＦＥＴ構造部材のゲート電極は、通
常、金属からではなく硬度にドーピングされたポリ珪素
から製造される。このことは、ＭＯＳＦＥＴの製造の際
に自己調整過程を設け、ゲート材料の分離後に高温処理
を使用することができるので、殊に技術的に有利な影響
を及ぼす。他方、ポリ珪素は、ゲート電極およびゲート
アイソレータによって形成された境界面の性質に依存す
るＭＯＳ構造体の電気的特性値を改善する。従って、強
力な電界を用いるＭＯＳ構造体の荷電の際にも、長時間
の安定性の本質的な低下を生じない。この長時間の安定
性は、殊に、出力電子工学および高温電子工学の分野で
のＭＯＳＦＥＴの使用に決定的に重要である。
常、金属からではなく硬度にドーピングされたポリ珪素
から製造される。このことは、ＭＯＳＦＥＴの製造の際
に自己調整過程を設け、ゲート材料の分離後に高温処理
を使用することができるので、殊に技術的に有利な影響
を及ぼす。他方、ポリ珪素は、ゲート電極およびゲート
アイソレータによって形成された境界面の性質に依存す
るＭＯＳ構造体の電気的特性値を改善する。従って、強
力な電界を用いるＭＯＳ構造体の荷電の際にも、長時間
の安定性の本質的な低下を生じない。この長時間の安定
性は、殊に、出力電子工学および高温電子工学の分野で
のＭＯＳＦＥＴの使用に決定的に重要である。
【０００３】
［１］Appl. Phys. Lett. ５１（２４）、１９８７年、
第２０２８〜２０３０頁および［２］J. Appl. Phys.
６４（４）、１９８８年、第２１６６〜２１７７頁から
公知のｎ−チャンネルＭＯＳＦＥＴは、環状に形成さ
れ、約５００ｎｍの厚さでかつＳｉＯ2−アイソレータ
層によってＳｉＣ−半導体から分離された多結晶性珪素
からなるゲート電極を有している。該ＭＯＳＦＥＴの製
造の際に、Ｓｉ−技術に由来しかつ該Ｓｉ−技術で最適
にされた方法が使用されている。従って、ゲート材料
は、ＣＶＤ−法を用いて６２０℃を上回る温度Ｔで、気
相から析出し、引き続き極めて高い濃度（１０21ｃｍ-3
を上回る）での燐の拡散導入によってドーピングされ
る。ＭＯＳＦＥＴは、ゲート電圧がＵG＝０Ｖである場
合に確かに既に電流を導通し（［１］、図２、第２０２
９頁を見よ）、この場合、“通常オン（normally o
n）”とされる方法は、ゲート材料および半導体の種々
の大きな仕事関数に還元することができない。
第２０２８〜２０３０頁および［２］J. Appl. Phys.
６４（４）、１９８８年、第２１６６〜２１７７頁から
公知のｎ−チャンネルＭＯＳＦＥＴは、環状に形成さ
れ、約５００ｎｍの厚さでかつＳｉＯ2−アイソレータ
層によってＳｉＣ−半導体から分離された多結晶性珪素
からなるゲート電極を有している。該ＭＯＳＦＥＴの製
造の際に、Ｓｉ−技術に由来しかつ該Ｓｉ−技術で最適
にされた方法が使用されている。従って、ゲート材料
は、ＣＶＤ−法を用いて６２０℃を上回る温度Ｔで、気
相から析出し、引き続き極めて高い濃度（１０21ｃｍ-3
を上回る）での燐の拡散導入によってドーピングされ
る。ＭＯＳＦＥＴは、ゲート電圧がＵG＝０Ｖである場
合に確かに既に電流を導通し（［１］、図２、第２０２
９頁を見よ）、この場合、“通常オン（normally o
n）”とされる方法は、ゲート材料および半導体の種々
の大きな仕事関数に還元することができない。
【０００４】また、［３］Electr. Lett. ３１（１
４）、１９９５年、第１２００〜１２０１頁中に記載さ
れた６Ｈ−ＳｉＣのＭＯＳＦＥＴは、ゲート電極がマイ
ナスの電位である場合に初めて遮断状態に変わる。従っ
て、上記のトランジスタのように、該６Ｈ−ＳｉＣのＭ
ＯＳＦＥＴを、自己遮断する（“通常オフ（normally o
ff）”）ＭＯＳ構造部材が必要とされる回路技術および
出力電子工学の全ての分野で使用することができない。
４）、１９９５年、第１２００〜１２０１頁中に記載さ
れた６Ｈ−ＳｉＣのＭＯＳＦＥＴは、ゲート電極がマイ
ナスの電位である場合に初めて遮断状態に変わる。従っ
て、上記のトランジスタのように、該６Ｈ−ＳｉＣのＭ
ＯＳＦＥＴを、自己遮断する（“通常オフ（normally o
ff）”）ＭＯＳ構造部材が必要とされる回路技術および
出力電子工学の全ての分野で使用することができない。
【０００５】［４］Appl. Phys. Lett. ６８（１６）、
１９９６年、第２２３１〜２２３３頁中に開示された論
文の著者等は、ポリ−Ｓｉ／ＳｉＯ2／６Ｈ−ＳｉＣ−
構造部材の製造の間の固定電荷の発生に対する加工温度
を試験した。この著者等は、８〜９・１０11ｃｍ-2を下
回るＱtot値に固定電荷の実効密度を制限するために、
ドーピング物質を、温度Ｔ≒８５０〜９００℃でゲート
材料中に拡散導入することを推奨している。
１９９６年、第２２３１〜２２３３頁中に開示された論
文の著者等は、ポリ−Ｓｉ／ＳｉＯ2／６Ｈ−ＳｉＣ−
構造部材の製造の間の固定電荷の発生に対する加工温度
を試験した。この著者等は、８〜９・１０11ｃｍ-2を下
回るＱtot値に固定電荷の実効密度を制限するために、
ドーピング物質を、温度Ｔ≒８５０〜９００℃でゲート
材料中に拡散導入することを推奨している。
【０００６】
【発明が解決しようとする課題】本発明の課題は、炭化
珪素上のＭＩＳ構造体（導体−アイソレータ−半導体）
を製造するための方法を記載することである。この方法
は、アイソレータ／ＳｉＣ−半導体の境界面で常用の製
造技術を用いる場合よりも明らかに少ない固定電荷が生
じることを保証するものである。
珪素上のＭＩＳ構造体（導体−アイソレータ−半導体）
を製造するための方法を記載することである。この方法
は、アイソレータ／ＳｉＣ−半導体の境界面で常用の製
造技術を用いる場合よりも明らかに少ない固定電荷が生
じることを保証するものである。
【０００７】
【課題を解決するための手段】不定形の形でのゲート材
料として使用する珪素の析出および引き続くドーピング
によって、同様に構成されているが、しかし、常法によ
り製造されたＭＯＳｉＣ−構造体の値の１０分の１より
も境界面電荷の実効密度を小さくすることができる。こ
のことは、例えば、電気的性質が、境界面電荷によって
影響を及ぼされていないかまたは僅かに非本質的にのみ
影響を及ぼされているようなＭＯＳＦＥＴの完成を可能
にする。従って、マイナスの値への前記ＭＯＳＦＥＴの
使用電圧の移動は観察されない。ゲート電圧がＵG＝０
Ｖである場合、トランジスタは遮断する。従って、トラ
ンジスタは、殊にスイッチ技術および出力電子工学の分
野で要求された“通常オフ”と呼称される挙動を示して
いる。
料として使用する珪素の析出および引き続くドーピング
によって、同様に構成されているが、しかし、常法によ
り製造されたＭＯＳｉＣ−構造体の値の１０分の１より
も境界面電荷の実効密度を小さくすることができる。こ
のことは、例えば、電気的性質が、境界面電荷によって
影響を及ぼされていないかまたは僅かに非本質的にのみ
影響を及ぼされているようなＭＯＳＦＥＴの完成を可能
にする。従って、マイナスの値への前記ＭＯＳＦＥＴの
使用電圧の移動は観察されない。ゲート電圧がＵG＝０
Ｖである場合、トランジスタは遮断する。従って、トラ
ンジスタは、殊にスイッチ技術および出力電子工学の分
野で要求された“通常オフ”と呼称される挙動を示して
いる。
【０００８】
【実施例】図１中に略図的に記載されたＭＯＳコンデン
サを、以下に記載された測定のための試験構造体として
使用した。該ＭＯＳコンデンサは、本質的に、金属性の
背面接点１、ｎ−ドーピングされたＳｉＣ−半導体サブ
ストレート２（４Ｈ−もしくは６Ｈ−変法）、ＳｉＯ2
−アイソレータ層３および多結晶性珪素から製造された
電極４（ゲートもしくは制御電極）からなっていた。珪
素工学から公知の方法を使用した場合、ゲート材料を、
６２０℃の温度Ｔおよび２５０ｍＴｏｒｒの圧力ｐで気
相から析出させ、引き続き、燐の拡散導入によってドー
ピングした（［２］、第２１７１〜２１７２頁を見
よ）。前記処理工程の間に、酸化物３中にプラスの境界
面電荷５が形成され、その実効密度Ｑtotは、極端に高
い値を達成した（図２の右側部分）。これとは異なり、
相応して構成されたＡｌ電極を備えたＭＯＳ試験構造体
の場合、実効電荷密度Ｑtotの本質的により小さな値を
測定した。図２の左側部分は、ＭＯＳ試験構造体の容量
−電圧挙動を示している。それぞれ、標準化された容量
Ｃ／Ｃox（Ｃox：＝酸化物の容量）は、ゲート電圧に依
存して記載されている。
サを、以下に記載された測定のための試験構造体として
使用した。該ＭＯＳコンデンサは、本質的に、金属性の
背面接点１、ｎ−ドーピングされたＳｉＣ−半導体サブ
ストレート２（４Ｈ−もしくは６Ｈ−変法）、ＳｉＯ2
−アイソレータ層３および多結晶性珪素から製造された
電極４（ゲートもしくは制御電極）からなっていた。珪
素工学から公知の方法を使用した場合、ゲート材料を、
６２０℃の温度Ｔおよび２５０ｍＴｏｒｒの圧力ｐで気
相から析出させ、引き続き、燐の拡散導入によってドー
ピングした（［２］、第２１７１〜２１７２頁を見
よ）。前記処理工程の間に、酸化物３中にプラスの境界
面電荷５が形成され、その実効密度Ｑtotは、極端に高
い値を達成した（図２の右側部分）。これとは異なり、
相応して構成されたＡｌ電極を備えたＭＯＳ試験構造体
の場合、実効電荷密度Ｑtotの本質的により小さな値を
測定した。図２の左側部分は、ＭＯＳ試験構造体の容量
−電圧挙動を示している。それぞれ、標準化された容量
Ｃ／Ｃox（Ｃox：＝酸化物の容量）は、ゲート電圧に依
存して記載されている。
【０００９】個々の処理工程（ゲート酸化物の製造／多
結晶性珪素の析出／燐の拡散導入）がプラスの境界面電
荷の形成にどの程度寄与したかは、図３により確認する
ことができる。これによれば、析出工程の間に、電荷の
約１５％だけが生じ、大部分（約８５％）は、ドーピン
グの間に生じていた。
結晶性珪素の析出／燐の拡散導入）がプラスの境界面電
荷の形成にどの程度寄与したかは、図３により確認する
ことができる。これによれば、析出工程の間に、電荷の
約１５％だけが生じ、大部分（約８５％）は、ドーピン
グの間に生じていた。
【００１０】図４は、境界面電荷の実効密度Ｑtotに対
するゲート酸化物の厚さｄoxの影響を示している。４０
ｎｍないし５６ｎｍの厚さの酸化物層３を有するＭＯＳ
試験構造体（４Ｈ−ＳｉＣ）の場合、プラスの境界面電
荷のほぼ同じ実効密度Ｑtotを測定した。約２０ｎｍに
アイソレータ厚を削減することにより、ようやく実効電
荷密度Ｑtotが顕著に減少することになった。前記の測
定結果はほぼ全ての電荷はアイソレータ３／半導体２の
境界面の領域に局在化されているという推測を証明して
いる。
するゲート酸化物の厚さｄoxの影響を示している。４０
ｎｍないし５６ｎｍの厚さの酸化物層３を有するＭＯＳ
試験構造体（４Ｈ−ＳｉＣ）の場合、プラスの境界面電
荷のほぼ同じ実効密度Ｑtotを測定した。約２０ｎｍに
アイソレータ厚を削減することにより、ようやく実効電
荷密度Ｑtotが顕著に減少することになった。前記の測
定結果はほぼ全ての電荷はアイソレータ３／半導体２の
境界面の領域に局在化されているという推測を証明して
いる。
【００１１】図５から明らかなように、ゲート材料とし
て使用する珪素のための析出温度は、境界面電荷の実効
密度Ｑtotに対してはるかに大きな影響を及ぼしてい
る。こうして、析出温度をＴが６２０℃から、Ｔが４５
０℃以上５８０℃未満、有利にＴが５６０℃に低下さ
せ、燐を用いるドーピングを公知の方法で行った場合
に、ゲート酸化物の厚さｄoxに無関係に、１〜２×１０
11ｃｍ-2未満の実効密度Ｑtot常にマイナスの境界面電
荷が生じた。
て使用する珪素のための析出温度は、境界面電荷の実効
密度Ｑtotに対してはるかに大きな影響を及ぼしてい
る。こうして、析出温度をＴが６２０℃から、Ｔが４５
０℃以上５８０℃未満、有利にＴが５６０℃に低下さ
せ、燐を用いるドーピングを公知の方法で行った場合
に、ゲート酸化物の厚さｄoxに無関係に、１〜２×１０
11ｃｍ-2未満の実効密度Ｑtot常にマイナスの境界面電
荷が生じた。
【００１２】ゲート酸化物３中での極体に高いプラスの
電荷密度Ｑtotの発生は、ゲート材料中での機械的応力
の作用に基づくものと思われる。温度Ｔが６２０℃の場
合に析出した珪素は、極めて微細で円柱状の結晶性の領
域を有する多結晶性である。ドーピング（９００℃を上
回るＴでの燐の拡散導入）の間に、結晶性領域は成長
し、この場合、既に存在する粒界は、前記の工程を妨
げ、その結果、ＭＯＳ構造体の場合に大きな機械的応力
を生じてしまう。これとは異なり、析出した珪素が不定
形の構造を有する場合には（析出温度Ｔは、５８０℃未
満）、結晶成長は、相対的に妨げられず、かつ機械的応
力なしに行われる。従って、本発明による析出された層
の場合、大きな結晶性領域を形成する。更に、境界面の
ざらつきは、常法により製造された構造体に比べて明ら
かに減少している。Ｓｉ−サブストレート上のＭＯＳ構
造体に観察されるように、このことは、有利に、ＭＯＳ
構造体のトランジスタに重要な性質を及ぼしている。
電荷密度Ｑtotの発生は、ゲート材料中での機械的応力
の作用に基づくものと思われる。温度Ｔが６２０℃の場
合に析出した珪素は、極めて微細で円柱状の結晶性の領
域を有する多結晶性である。ドーピング（９００℃を上
回るＴでの燐の拡散導入）の間に、結晶性領域は成長
し、この場合、既に存在する粒界は、前記の工程を妨
げ、その結果、ＭＯＳ構造体の場合に大きな機械的応力
を生じてしまう。これとは異なり、析出した珪素が不定
形の構造を有する場合には（析出温度Ｔは、５８０℃未
満）、結晶成長は、相対的に妨げられず、かつ機械的応
力なしに行われる。従って、本発明による析出された層
の場合、大きな結晶性領域を形成する。更に、境界面の
ざらつきは、常法により製造された構造体に比べて明ら
かに減少している。Ｓｉ−サブストレート上のＭＯＳ構
造体に観察されるように、このことは、有利に、ＭＯＳ
構造体のトランジスタに重要な性質を及ぼしている。
【００１３】図６は、本発明により製造されたＭＯＳ試
験構造体が、ほぼＭＯＳ理論により期待された容量／電
圧挙動を示すことを証明している。標準化された容量Ｃ
／Ｃoxは、ゲート電圧に依存して記載されており、この
場合、点横線で示された曲線はＭＯＳ理論により期待さ
れた経過曲線を表し、かつ点線で示された曲線は本発明
により製造された４Ｈ−ＭＯＳ試験構造体について測定
された容量挙動Ｃ／Ｃoxを表している。同様に、アルミ
ニウムゲートを備えた４Ｈ−ＭＯＳ試験構造体（実線曲
線）およびゲート材料としての多結晶性珪素を用いて公
知の析出法を使用して製造された４Ｈ−ＭＯＳ試験構造
体（波線曲線）についての相応する測定値が記載されて
いる。
験構造体が、ほぼＭＯＳ理論により期待された容量／電
圧挙動を示すことを証明している。標準化された容量Ｃ
／Ｃoxは、ゲート電圧に依存して記載されており、この
場合、点横線で示された曲線はＭＯＳ理論により期待さ
れた経過曲線を表し、かつ点線で示された曲線は本発明
により製造された４Ｈ−ＭＯＳ試験構造体について測定
された容量挙動Ｃ／Ｃoxを表している。同様に、アルミ
ニウムゲートを備えた４Ｈ−ＭＯＳ試験構造体（実線曲
線）およびゲート材料としての多結晶性珪素を用いて公
知の析出法を使用して製造された４Ｈ−ＭＯＳ試験構造
体（波線曲線）についての相応する測定値が記載されて
いる。
【００１４】ＭＯＳ構造体の製造のための本発明による
方法の出発点は、約５〜５００ｎｍの厚さのＳｉＯ2−
アイソレータ層７を備えたＳｉＣ−サブストレート６で
あり、該ＳｉＣサブストレートの表面上に、不定形珪素
からなる約０．０１〜１μｍの厚さの層８が析出されて
いる（図７ａおよびｂを見よ）。この被覆は、例えばＣ
ＶＤ反応器の小室中で、例えば２５０ｍＴｏｒｒの圧力
ｐおよび５８０℃未満の温度Ｔ、有利に５６０℃のＴで
のシラン（ＳｉＨ4）を含有するガス混合物の熱分解に
よって行われる。引き続き、不定形珪素を、極めて高い
濃度（１０21ｃｍ-3を上回るＮp）で燐でドーピング
し、この場合、殊に［２］または［４］中に記載された
拡散法が使用できる。前記の方法の間の温度は、Ｔが６
００℃を上回るので、珪素層８の構造体は、不定形から
多結晶性に変化している。ドーピングには、ゲート電極
９を製造するために多結晶性珪素層８のフォトリソグラ
フ法による構造付与が行われる（図７ｃを見よ）。
方法の出発点は、約５〜５００ｎｍの厚さのＳｉＯ2−
アイソレータ層７を備えたＳｉＣ−サブストレート６で
あり、該ＳｉＣサブストレートの表面上に、不定形珪素
からなる約０．０１〜１μｍの厚さの層８が析出されて
いる（図７ａおよびｂを見よ）。この被覆は、例えばＣ
ＶＤ反応器の小室中で、例えば２５０ｍＴｏｒｒの圧力
ｐおよび５８０℃未満の温度Ｔ、有利に５６０℃のＴで
のシラン（ＳｉＨ4）を含有するガス混合物の熱分解に
よって行われる。引き続き、不定形珪素を、極めて高い
濃度（１０21ｃｍ-3を上回るＮp）で燐でドーピング
し、この場合、殊に［２］または［４］中に記載された
拡散法が使用できる。前記の方法の間の温度は、Ｔが６
００℃を上回るので、珪素層８の構造体は、不定形から
多結晶性に変化している。ドーピングには、ゲート電極
９を製造するために多結晶性珪素層８のフォトリソグラ
フ法による構造付与が行われる（図７ｃを見よ）。
【００１５】本発明は、勿論上記の実施例に制限される
ものではない。従って、不定形珪素層は、例えば高周波
グロー放電反応器の小室中でもＰＥＣＶＤ（プラズマ増
幅化学蒸着（Plasma-Enhanced-Chemical-Vapor-Deposit
ion））法を用いて、Ｔが１５０℃を上回り３００℃を
下回る範囲内の温度で、例えばＳｉＣ−サブストレート
２のＳｉＯ2、Ａｌ2Ｏ3またはＳｉ3Ｎ4からなるアイソ
レータ層７（４Ｈ−、６Ｈ−変法または別のポリタイ
プ）の上に析出させ、引き続き、上記の方法で、ドナー
またはアクセプターとして作用する元素でドーピングす
ることもできる。ドーピングが不定形Ｓｉ−層８の成長
の間に行われなければならない場合には、担体ガスに、
相応するドーピングガス（例えばホスフィンＰＨ3）が
混合される。ドーピング物質の活性化に使用する引き続
く熱処理が８５０℃を下回る温度Ｔで行われるので、珪
素層８は、不定形から多結晶性の状態にされる。他のド
ーピング技術（イオン注入法）および十分に高い導電性
を得るための方法を使用する場合、Ｓｉ−層８の不定形
構造体は、場合によっては保存されたままである。
ものではない。従って、不定形珪素層は、例えば高周波
グロー放電反応器の小室中でもＰＥＣＶＤ（プラズマ増
幅化学蒸着（Plasma-Enhanced-Chemical-Vapor-Deposit
ion））法を用いて、Ｔが１５０℃を上回り３００℃を
下回る範囲内の温度で、例えばＳｉＣ−サブストレート
２のＳｉＯ2、Ａｌ2Ｏ3またはＳｉ3Ｎ4からなるアイソ
レータ層７（４Ｈ−、６Ｈ−変法または別のポリタイ
プ）の上に析出させ、引き続き、上記の方法で、ドナー
またはアクセプターとして作用する元素でドーピングす
ることもできる。ドーピングが不定形Ｓｉ−層８の成長
の間に行われなければならない場合には、担体ガスに、
相応するドーピングガス（例えばホスフィンＰＨ3）が
混合される。ドーピング物質の活性化に使用する引き続
く熱処理が８５０℃を下回る温度Ｔで行われるので、珪
素層８は、不定形から多結晶性の状態にされる。他のド
ーピング技術（イオン注入法）および十分に高い導電性
を得るための方法を使用する場合、Ｓｉ−層８の不定形
構造体は、場合によっては保存されたままである。
【図１】ＭＯＳ試験構造体を示す横断面図。
【図２】ＭＯＳ試験構造体の容量／電圧挙動に対するサ
ブストレート材料およびゲート材料の影響を示す線図お
よび酸化物３中に形成されたプラスの境界面電荷５の実
行密度Ｑtotを示す図。
ブストレート材料およびゲート材料の影響を示す線図お
よび酸化物３中に形成されたプラスの境界面電荷５の実
行密度Ｑtotを示す図。
【図３】ＭＯＳ試験構造体の製造のための個々の処理工
程の実施後に生じる境界面電荷の符号と値を示す図。
程の実施後に生じる境界面電荷の符号と値を示す図。
【図４】境界面電荷の実行密度Ｑtotに対するゲート酸
化物の厚さの影響を示す図。
化物の厚さの影響を示す図。
【図５】境界面電荷の符号および実行密度Ｑtotに対す
る析出温度の影響を示す図。
る析出温度の影響を示す図。
【図６】ゲート材料および製造法の種類に依存するＭＯ
Ｓ試験構造体の容量／電圧挙動を示す図。
Ｓ試験構造体の容量／電圧挙動を示す図。
【図７】本発明による方法の個々の工程ａ〜ｃの実施後
のＳｉＣ−サブストレートを示す図。
のＳｉＣ−サブストレートを示す図。
１ 背面接点、 ２ ＳｉＣ−半導体サブストレート、
３ ＳｉＯ2−アイソレータ層、 ４ 電極、 ５
境界面電荷、 ６ サブストレート、 ７ 第一層、
８ 第二層、 ９ ゲート電極
３ ＳｉＯ2−アイソレータ層、 ４ 電極、 ５
境界面電荷、 ６ サブストレート、 ７ 第一層、
８ 第二層、 ９ ゲート電極
Claims (7)
- 【請求項１】 炭化珪素上のＭＩＳ構造体を製造するた
めの方法において、以下の工程： ａ）炭化珪素からなるサブストレート（６）に電気的に
絶縁する材料からなる第一層（７）を備えさせ； ｂ）第一層（７）の上に非晶質第二層（８）を施与し、
この場合、第二層（８）は半導体材料からなり； ｃ）第二層（８）の半導体材料の導電性または固有抵抗
を変動させ； ｄ）第二層（８）の構造付与を実施することを特徴とす
る、炭化珪素上のＭＩＳ構造体の製造法。 - 【請求項２】 処理工程ｂ）およびｃ）を同時に実施す
る、請求項１に記載の方法。 - 【請求項３】 第二層（８）を５８０℃未満の温度Ｔで
施与する、請求項１または２に記載の方法。 - 【請求項４】 第二層（８）を、８５０℃以上の温度Ｔ
で多結晶状態にし、かつ前記工程で、処理工程ｃ）と同
時にかまたは後に実施する、請求項１から３までのいず
れ１項に記載の方法。 - 【請求項５】 半導体材料の導電性および固有抵抗を、
アクセプターまたはドナーとして作用する元素の導入に
よって変動させる、請求項４に記載の方法。 - 【請求項６】 半導体材料を気相から析出させる、請求
項１から５までのいずれか１項に記載の方法。 - 【請求項７】 第二層（８）が珪素からなる、請求項１
から６までのいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19629267 | 1996-07-19 | ||
| DE19629267.0 | 1996-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070273A true JPH1070273A (ja) | 1998-03-10 |
Family
ID=7800333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190807A Pending JPH1070273A (ja) | 1996-07-19 | 1997-07-16 | 炭化珪素上のｍｉｓ構造体の製造法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6117751A (ja) |
| EP (1) | EP0831520B1 (ja) |
| JP (1) | JPH1070273A (ja) |
| DE (1) | DE59711968D1 (ja) |
| TW (1) | TW340970B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516459A (ja) * | 2004-10-13 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 電気絶縁性半導体基板のＭｇＯベースのコーティング及びその製造方法 |
| JP2009212366A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| DE112009003685T5 (de) | 2008-11-20 | 2012-10-18 | Toyota Jidosha Kabushiki Kaisha | P-SiC-Halbleiter |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19803013B4 (de) * | 1998-01-27 | 2005-02-03 | Robert Bosch Gmbh | Verfahren zum Ablösen einer Epitaxieschicht oder eines Schichtsystems und nachfolgendem Aufbringen auf einen alternativen Träger |
| US20030151051A1 (en) * | 2002-02-14 | 2003-08-14 | Xemod, Inc. | High performance active and passive structures based on silicon material grown epitaxially or bonded to silicon carbide substrate |
| US8080826B1 (en) | 2002-02-14 | 2011-12-20 | Rf Micro Devices, Inc. | High performance active and passive structures based on silicon material bonded to silicon carbide |
| KR100792402B1 (ko) | 2005-12-28 | 2008-01-09 | 주식회사 하이닉스반도체 | 듀얼폴리게이트를 갖는 반도체소자의 제조 방법 |
| JP2013175593A (ja) * | 2012-02-24 | 2013-09-05 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479831A (en) * | 1980-09-15 | 1984-10-30 | Burroughs Corporation | Method of making low resistance polysilicon gate transistors and low resistance interconnections therefor via gas deposited in-situ doped amorphous layer and heat-treatment |
| US5147826A (en) * | 1990-08-06 | 1992-09-15 | The Pennsylvania Research Corporation | Low temperature crystallization and pattering of amorphous silicon films |
| JPH05343316A (ja) * | 1991-09-30 | 1993-12-24 | Nec Corp | 半導体装置の製造方法 |
| JPH0786515A (ja) * | 1993-09-16 | 1995-03-31 | Nec Corp | ポリシリコン抵抗体の形成方法 |
| JP2689935B2 (ja) * | 1995-02-01 | 1997-12-10 | 日本電気株式会社 | 半導体薄膜形成方法 |
| US5869389A (en) * | 1996-01-18 | 1999-02-09 | Micron Technology, Inc. | Semiconductor processing method of providing a doped polysilicon layer |
-
1997
- 1997-07-03 EP EP97111179A patent/EP0831520B1/de not_active Expired - Lifetime
- 1997-07-03 DE DE59711968T patent/DE59711968D1/de not_active Expired - Lifetime
- 1997-07-04 TW TW086109438A patent/TW340970B/zh not_active IP Right Cessation
- 1997-07-16 JP JP9190807A patent/JPH1070273A/ja active Pending
- 1997-07-18 US US08/896,439 patent/US6117751A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516459A (ja) * | 2004-10-13 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 電気絶縁性半導体基板のＭｇＯベースのコーティング及びその製造方法 |
| JP2009212366A (ja) * | 2008-03-05 | 2009-09-17 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| US7994035B2 (en) | 2008-03-05 | 2011-08-09 | Oki Semiconductor Co., Ltd. | Semiconductor device fabricating method including thermal oxidation of a substrate, forming a second oxide, and thermal processing a gate electrode |
| DE112009003685T5 (de) | 2008-11-20 | 2012-10-18 | Toyota Jidosha Kabushiki Kaisha | P-SiC-Halbleiter |
| US8399888B2 (en) | 2008-11-20 | 2013-03-19 | Toyota Jidosha Kabushiki Kaisha | P-type SiC semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831520A3 (de) | 1998-12-30 |
| US6117751A (en) | 2000-09-12 |
| EP0831520B1 (de) | 2004-09-29 |
| DE59711968D1 (de) | 2004-11-04 |
| TW340970B (en) | 1998-09-21 |
| EP0831520A2 (de) | 1998-03-25 |
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