KR100792402B1 - 듀얼폴리게이트를 갖는 반도체소자의 제조 방법 - Google Patents

듀얼폴리게이트를 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 이온주입공정시 사용된 감광막을 잔류물 없이 용이하게 스트립할 수 있는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트도전층을 형성하는 단계, 상기 게이트도전층 상에 비정질카본층을 형성하는 단계, 상기 비정질카본층 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 하여 상기 비정질카본층을 식각하여 비정질카본층패턴을 형성하는 단계, 상기 비정질카본층패턴을 이온주입배리어로 하여 상기 게이트도전층에 불순물을 이온주입하는 단계, 상기 비정질카본층패턴을 제거하는 단계, 상기 게이트도전층을 패터닝하여 게이트구조를 형성하는 단계를 포함하고, 상술한 본 발명은 이온주입배리어로 막질이 조밀한 비정질카본층을 사용하여듀얼폴리게이트 형성을 위한 높은 도즈의 이온주입시 사용된 감광막을 잔류물없이 스트립할 수 있으므로 안정적인 후속 공정을 진행할 수 있어 수율을 향상시킬 수 있는 효과가 있다.
듀얼폴리게이트, 감광막, 스트립, 접착층, 이온주입, 비정질카본층

Description

듀얼폴리게이트를 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DUAL POLY GATE}
도 1a 내지 도 1c는 종래기술에 따른 듀얼 폴리게이트를 갖는 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 듀얼 폴리게이트를 갖는 반도체소자의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 게이트산화막 24 : 게이트폴리실리콘
24a : N 도우프드 폴리실리콘 24b : P 도우프드 폴리실리콘
24c : N 도우프드 폴리게이트 24d : P 도우프드 폴리게이트
25, 25a : 제1비정질카본층 26, 26a : 유전물질
27 : 제1감광막패턴 28, 28a : 제2비정질카본층
29, 29a : 유전물질 30 : 제2감광막패턴
31 : 텅스텐실리사이드
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리게이트를 갖는 반도체소자의 제조 방법에 관한 것이다.
최근에 디자인룰 감소에 따른 숏채널효과(Short channel effect) 등의 문제를 해결하기 위해 듀얼폴리게이트(Dual poly gate) 사용의 필요성이 대두되고 있다.
듀얼 폴리 게이트는 N형 불순물이 도핑된 N 도우프드 폴리실리콘(N doped polysilicon)을 NMOS/PMOS의 게이트로 모두 사용하는 것이 아니라, NMOS 트랜지스터는 N형 불순물이 도핑된 N 도우프드 폴리실리콘을 게이트로 사용하고, PMOS 트랜지스터는 P형 불순물이 도핑된 P 도우프드 폴리실리콘을 게이트로 사용하는 기술이다.
도 1a 내지 도 1c는 종래기술에 따른 듀얼 폴리게이트를 갖는 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(11) 에 소자간 분리를 위한 소자분리막(12)을 형성한 후, 반도체기판(11) 상에 게이트산화막(13)을 형성하고, 게이트산화막(13) 상에 게이트폴리실리콘(14)을 증착한다.
이어서, NMOS 영역은 오픈시키고 PMOS 영역은 덮는 감광막패턴으로 된 제1마 스크(15)를 이용한 이온주입공정(N+ Imp)을 통해 NMOS 영역의 게이트폴리실리콘(14)에 N형 불순물을 이온주입하여, N 도우프드 폴리실리콘(14a)을 형성한다.
도 1b에 도시된 바와 같이, 제1마스크(15)를 스트립한 후, 다시 감광막을 도포하고 노광 및 현상으로 패터닝하여, PMOS 영역은 오픈시키고 NMOS 영역은 덮는 제2마스크(16)를 형성한다.
이어서, 제2마스크(16)를 이용한 이온주입공정(P+ Imp)을 통해 PMOS 영역의 게이트폴리실리콘(14)에 P형 불순물을 이온주입하여, P 도우프드 폴리실리콘(14b)을 형성한다.
도 1c에 도시된 바와 같이, 텅스텐실리사이드(17)를 증착한 후 게이트패터닝공정을 진행하여, NMOS 영역에는 N 도우프드 폴리실리콘으로 된 N 도우프드 폴리게이트(14c)를 형성하고, PMOS 영역에는 P 도우프드 폴리실리콘으로 된 P 도우프드 폴리게이트(14d)를 형성한다.
상술한 종래기술에서는, N 도우프드 폴리게이트(14c)와 P 도우프드 폴리게이트(14d)로 이루어지는 듀얼 폴리게이트를 구현하기 위해서 게이트폴리실리콘(14)에 각각 서로 다른 불순물의 이온주입공정을 실시한다. 이때, 이온주입은 1E12∼1E13/cm2 정도의 도즈(dose)가 아닌 1E15∼1E16/cm2으로 매우 높은 도즈(High dose)의 이온주입공정이다.
그리고, 종래기술은 이온주입시 제1,2마스크(15, 16)로 감광막을 사용하는데, 이때 감광막은 200℃에서 리플로우(Reflow)가 일어나고, 약하기 때문에 강한 에너지의 이온주입공정에서 경화가 일어난다.
따라서, 종래기술은 이온주입시의 높은 도즈로 인해 제1,2마스크(15, 16)로 사용된 감광막과 감광막 아래의 게이트폴리실리콘(14) 사이의 계면에서 경화가 일어나 후속 감광막 스트립시 제거가 매우 어려워서 스컴(Scum)이 잔류한다. 즉, 스트립을 진행하더라도 제1,2마스크(15, 16)와 게이트폴리실리콘(14)간에 강한 접착으로 인해 감광막이 떨어지지 않는다. 이는, 높은 도즈의 이온주입공정시 제1,2마스크(15, 16)와 게이트폴리실리콘(14)의 계면에 감광막 스트립 공정으로 제거되지 않는 강한 접착층(18)이 생성되기 때문이다.
따라서, 스트립시 제거되지 않고 남아 있는 스컴(Scum)으로 인해 후속 공정시 폴리게이트와 텅스텐실리사이드의 계면접착불량으로 게이트패터닝후 리프팅(Lifting)과 같은 패턴불량이 발생하는 문제를 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이온주입공정시 사용된 감광막을 잔류물 없이 용이하게 스트립할 수 있는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상부에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 게이트도전층을 형성하는 단계; 상기 게이트도전층 상에 비정질카본층을 형성하는 단계; 상기 비정질카본층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 하여 상기 비정질카본층을 식각하여 상기 게이트도전층의 일부를 노출시키는 비정질카본층패턴을 형성하는 단계; 상기 감광막패턴을 스트립하는 단계; 상기 비정질카본층패턴을 이온주입배리어로 하여 상기 게이트도전층의 노출부분에 불순물을 이온주입하는 단계; 상기 비정질카본층패턴을 제거하는 단계; 및 상기 게이트도전층을 패터닝하여 게이트구조를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체기판의 전면에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트도전층을 형성하는 단계, 상기 게이트도전층 상에 제1비정질카본층을 형성하는 단계, 상기 제1비정질카본층 상에 상기 NMOS 영역을 오픈시키고 상기 PMOS 영역을 덮는 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 식각마스크로 하여 상기 제1비정질카본층을 패터닝하여 제1비정질카본층패턴을 형성하는 단계, 상기 제1비정질카본층패턴을 이온주입배리어로 이용하여 상기 NMOS 영역의 게이트도전층에 선택적으로 N형 불순물을 이온주입하는 단계, 상기 제1비정질카본층패턴을 제거하는 단계, 상기 게이트도전층 상에 제2비정질카본층을 형성하는 단계, 상기 제2비정질카본층 상에 상기 PMOS 영역을 오픈시키고 상기 NMOS 영역을 덮는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 식각마스크로 하여 상기 제2비정질카본층을 패터닝하여 제2비정질카본층패턴을 형성하는 단계, 상기 제2비정질카본층패턴을 이온주입배리어로 이용하여 상기 PMOS 영역의 게이트도전층에 P형 불순물을 이온주입하는 단계, 상기 제2비정질카본층패턴을 제거하는 단계, 상기 N형 불순물 및 P형 불순물이 이온주입된 게이트도전층을 각각 패터닝하여 상기 NMOS 영역과 PMOS 영역 상부에 서로 다른 불순물이 이온주입된 듀얼 게이트구조를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 듀얼 폴리게이트를 갖는 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체기판(21) 에 NMOS 영역과 PMOS 영역간 분리를 위한 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 STI(Shallow Trench Isolation) 방법을 이용하여 형성한다.
이어서, 반도체기판(21) 상에 게이트산화막(23)을 형성하고, 게이트산화막(23) 상에 게이트폴리실리콘(24)을 증착한다.
이어서, 게이트폴리실리콘(24) 상에 제1비정질카본층(Amorphous Carbon Layer, ACL)(25)을 형성한다. 여기서, 제1비정질카본층(25)은 감광막처럼 제거가 용이하고, 식각시 다른 물질을 거의 식각하지 않아 높은 도즈의 이온주입용 배리어로 사용이 된다. 또한, 제1비정질카본층(25)은 막질이 포러스한 감광막과 다르게 매우 조밀한(Dense) 물질이다. 제1비정질카본층(35)은 증착법으로 형성하되, 400℃∼600℃에서 공정을 진행하여 감광막에 비해 이온주입공정진행시 하부까지 이온주입 되는것을 잘 막을 수 있다. 특히, 1000Å이하로 할 경우 침투가능성이 있으므로 바람직하게 적어도 1000Å이상으로 형성한다.
다음으로, 제1비정질카본층(25) 상에 제1유전물질(26)을 형성한다. 여기서, 제1유전물질(26)은 제1비정질카본층(25) 상단에서 이온주입에 대한 1차 배리어로 작용하고, 이를 위해 적어도 300Å이상으로 두껍게 형성하여, 제1비정질카본(25)에 대한 이온주입 배리어로 충분히 사용할 수 있다. 또한, 제1유전물질(26)은 산화막(Oxide), SiON 및 질화막으로 이루어진 그룹중에서 선택된 어느 하나를 사용하되, 바람직하게는 SiON을 사용한다.
다음으로, 제1유전물질(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여, NMOS 영역은 오픈시키고 PMOS 영역은 덮는 제1감광막패턴(27)을 형성한다.
도 2b에 도시된 바와 같이, 제1감광막패턴(27)을 이용하여 제1유전물질(26) 및 제1비정질카본층(25)을 식각하므로써, PMOS 영역의 상부에 제1유전물질(26a)과 제1비정질카본층(25a)을 잔류시킨다.
이어서, 제1감광막패턴(27)을 산소스트립으로 제거한다. 이때, 제1비정질카본층(25a) 상에 제1유전물질(26a)이 있어서 선택비를 확보하기 때문에, 제1비정질카본층(25a)은 손실되지 않고 그대로 잔류한다. 따라서, PMOS 영역 상부에는 제1비정질카본층(25a)과 제1유전물질(26a)의 순서로 적층된 제1마스크(100)가 형성된다. 즉, 제1비정질카본층(25a) 식각시 제1감광막패턴(26a)은 모두 제거되고, 제1유전물질(26a)이 제1비정질카본층(25a)에 대한 이온주입 배리어역할을 한다.
도 2c에 도시된 바와 같이, 제1마스크(100)를 이용한 N형 불순물의 이온주입 공정(N+ Imp)을 통해 NMOS 영역의 게이트폴리실리콘(24)에 N형 불순물을 이온주입하여, N 도우프드 폴리실리콘(24a)을 형성한다. 이때, N형 불순물은 인 또는 비소이며, 이온주입도즈는 1E15∼1E16/cm2으로 매우 높은 도즈(High dose)이다.
그러나, 제1비정질카본층(25a)이 제1감광막패턴(26a)과 다르게 매우 단단한 물질이기 때문에 이온주입시 제1비정질카본층(25a)의 속으로 깊이 침투하지 못한다. 이는, 특히 제1유전물질(26a)이 제1비정질카본층(25a)의 이온주입 배리어역할을 하기 때문이다.
도 2d에 도시된 바와 같이, 제1마스크(100)를 스트립한다. 이때, 제1마스크(100)의 제1유전물질(26a)은 건식 또는 습식식각으로 스트립하며, 제1비정질카본층(25a)은 산소플라즈마에 의해 스트립한다. 여기서, 제1비정질카본층(25a)은 감광막과 유사하게 산소플라즈마에 의해 용이하게 제거되는 물질이다.
도 2e에 도시된 바와 같이, N 도우프드 폴리실리콘(24a)과 게이트폴리실리콘(24)이 공존하는 상태에서 전면에 제2비정질카본층(28)을 형성한다. 여기서, 제2비정질카본층(28)은 제1비정질카본층(25)과 동일한 것으로, 감광막처럼 제거가 용이하고, 식각시 다른 물질을 거의 식각하지 않아 높은 도즈의 이온주입용 배리어로 사용이 된다. 또한, 제2비정질카본층(28)은 막질이 약한 감광막과 다르게 매우 단단한(Dense) 물질이다.
다음으로, 제2비정질카본층(28) 상에 제2유전물질(29)을 형성한다. 여기서, 제2유전물질(29)은 제2비정질카본층(28) 상단에서 이온주입에 대한 1차 배리어로 작용하고, 이를 위해 적어도 300Å이상으로 두껍게 형성하여, 제2비정질카본층(28)에 대한 이온주입 배리어로 충분히 사용할 수 있다. 또한, 제2유전물질(29)은 산화막(Oxide), SiON 및 질화막으로 이루어진 그룹중에서 선택된 어느 하나를 사용하되, 바람직하게는 SiON을 사용한다.
다음으로, 제2유전물질(29) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여, NMOS 영역은 오픈시키고 PMOS 영역은 덮는 제2감광막패턴(30)을 형성한다.
도 2f에 도시된 바와 같이, 제2감광막패턴(30)을 이용하여 제2유전물질(29) 및 제2비정질카본층(28)을 식각하므로써, PMOS 영역의 상부에 제2유전물질(29a)과 제2비정질카본층(28a)을 잔류시킨다.
이어서, 제2감광막패턴(30)을 산소스트립으로 제거한다. 이때, 제2비정질카본층(28a) 상에 제2유전물질(29a)이 있어서 선택비를 확보하기 때문에, 제2비정질카본층(28a)은 손실되지 않고 그대로 잔류한다. 따라서, PMOS 영역 상부에는 제2비정질카본층(28a)과 제2유전물질(29a)의 순서로 적층된 제2마스크(200)가 형성된다. 즉, 제2비정질카본층(28a) 식각시 제2감광막패턴(30)은 모두 제거되고, 제2유전물질(29a)이 제2비정질카본층(28a)에 대한 이온주입 배리어역할을 한다.
이어서, 제2마스크(200)를 이용한 P형 불순물의 이온주입공정(P+ Imp)을 통해 PMOS 영역의 게이트폴리실리콘(24)에 P형 불순물을 이온주입하여, P 도우프드 폴리실리콘(24b)을 형성한다. 이때, P형 불순물은 보론(B) 또는 이불화보론(BF2)이며, 이온주입도즈는 1E15∼1E16/cm2으로 매우 높은 도즈(High dose)이다.
그러나, 제2비정질카본층(28a)이 제2감광막패턴(30)과 다르게 매우 단단한 물질이기 때문에 이온주입시 제2비정질카본층(28a)의 속으로 깊이 침투하지 못한다. 이는, 특히 제2유전물질(29a)이 제2비정질카본층(29a)의 1차 이온주입 배리어역할을 하기 때문이다.
도 2g에 도시된 바와 같이, 제2마스크(200)를 스트립한다. 이때, 제2마스크(200)의 제2유전물질(29a)은 건식 또는 습식식각으로 스트립하며, 제2비정질카본층(28a)은 산소플라즈마에 의해 스트립한다. 여기서, 제2비정질카본층(28a)은 제2감광막패턴(30)과 유사하게 산소플라즈마에 의해 용이하게 제거되는 물질이다.
위와 같은 제2마스크(200)의 스트립후의 결과를 살펴보면, NMOS 영역의 반도체기판(21) 상부에는 게이트산화막(23)과 N 도우프드 폴리실리콘(24a)의 구조가 형성되고, PMOS 영역의 반도체기판(21) 상부에는 게이트산화막(23)과 P 도우프드 폴리실리콘(24b)의 구조가 형성된다.
이어서, 도 2i에 도시된 바와 같이, N/P 도우프드 폴리실리콘(24a, 24b) 상에 텅스텐실리사이드(31)를 형성한 후, 게이트패터닝을 진행하여 NMOS 영역 상부에 N 도우프드 폴리게이트(24c)와 텅스텐실리사이드(31)의 순서로 적층된 게이트구조를 형성하고, PMOS 영역 상부에 P 도우프드 폴리게이트(24d)와 텅스텐실리사이드(31)의 순서로 적층된 게이트구조를 형성한다.
상술한 실시예에 따르면, 이온주입용 배리어로 하드마스크물질인 비정질카본층과 반사방지막을 도입하므로써, 감광막보다 단단하기 때문에 이온주입시 배리어역할을 잘 수행할 수 있고, 감광막으로 사용시 이온주입 공정 후 감광막 스트립후 에 잔류하는 스컴이 형성되지 않기 때문에 패턴불량이 발생하지 않는다.
한편, 비정질카본층과 같은 하드마스크물질로 텅스텐, 폴리실리콘, 산화막 등의 물질을 사용할 수도 있으나, 비정질카본층을 제외한 나머지 하드마스크물질을 사용하게 되면 진행공정의 높은 온도와 제거의 어려움, 긴 진행시간 등의 문제를 초래한다. 예컨대, 텅스텐, 폴리실리콘, 산화막 등의 하드마스크 물질은 비정질카본층과 다르게 감광막스트공정으로 쉽게 제거할 수 없고, 별도의 제거공정을 진행해야 하므로 공정이 매우 복잡해지고, 그 제거를 위한 공정시간이 매우 길어져 하부 구조물에 대해 어택을 주는 문제가 있다.
그리고, 상술한 실시예에서는 폴리실리콘을 이용하는 듀얼폴리게이트에 대해 설명하였으나, 본 발명은 폴리실리콘외 다른 게이트도전층을 사용하는 듀얼 게이트에 대해서도 적용이 가능하고, 또한 감광막을 이온주입배리어로 하여 도전층에 불순물을 이온주입하는 모든 반도체 소자의 공정에 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이온주입배리어로 막질이 단단한 비정질카본층을 사용하여듀얼폴리게이트 형성을 위한 높은 도즈의 이온주입시 사용된 감광막을 잔류물없이 스트립할 수 있으므로 안정적인 후속 공정을 진행할 수 있어 수율을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 반도체기판 상부에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 게이트도전층을 형성하는 단계;
    상기 게이트도전층 상에 비정질카본층을 형성하는 단계;
    상기 비정질카본층 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각마스크로 하여 상기 비정질카본층을 식각하여 상기 게이트도전층의 일부를 노출시키는 비정질카본층패턴을 형성하는 단계;
    상기 감광막패턴을 스트립하는 단계;
    상기 비정질카본층패턴을 이온주입배리어로 하여 상기 게이트도전층의 노출부분에 불순물을 이온주입하는 단계;
    상기 비정질카본층패턴을 제거하는 단계; 및
    상기 게이트도전층을 패터닝하여 게이트구조를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 감광막패턴을 형성하기 전에,
    상기 비정질카본층 상에 유전물질을 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 유전물질은, 산화막, 질화막 및 SiON으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 유전물질은 상기 비정질카본층에 대한 이온주입배리어로 사용되도록 적어도 300Å 두께를 갖는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 비정질카본층은 400℃∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 비정질카본층은, 상기 불순물의 이온주입시 상기 불순물이 침투하는 것을 방지하도록 적어도 1000Å 두께를 갖는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 비정질카본층패턴을 제거하는 단계는,
    스트립공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 스트립공정은,
    산소플라즈마를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트도전층은,
    폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제1항 또는 제9항에 있어서,
    상기 게이트도전층에 불순물을 이온주입하는 단계에서,
    상기 불순물은 N형 불순물 또는 P형 불순물을 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. NMOS 영역과 PMOS 영역이 정의된 반도체기판의 전면에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 게이트도전층을 형성하는 단계;
    상기 게이트도전층 상에 제1비정질카본층을 형성하는 단계;
    상기 제1비정질카본층 상에 상기 NMOS 영역을 오픈시키고 상기 PMOS 영역을 덮는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각마스크로 하여 상기 제1비정질카본층을 패터닝하여 제1비정질카본층패턴을 형성하는 단계;
    상기 제1비정질카본층패턴을 이온주입배리어로 이용하여 상기 NMOS 영역의 게이트도전층에 선택적으로 N형 불순물을 이온주입하는 단계;
    상기 제1비정질카본층패턴을 제거하는 단계;
    상기 게이트도전층 상에 제2비정질카본층을 형성하는 단계;
    상기 제2비정질카본층 상에 상기 PMOS 영역을 오픈시키고 상기 NMOS 영역을 덮는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 식각마스크로 하여 상기 제2비정질카본층을 패터닝하여 제2비정질카본층패턴을 형성하는 단계;
    상기 제2비정질카본층패턴을 이온주입배리어로 이용하여 상기 PMOS 영역의 게이트도전층에 P형 불순물을 이온주입하는 단계;
    상기 제2비정질카본층패턴을 제거하는 단계; 및
    상기 N형 불순물 및 P형 불순물이 이온주입된 게이트도전층을 각각 패터닝하여 상기 NMOS 영역과 PMOS 영역 상부에 서로 다른 불순물이 이온주입된 듀얼 게이트구조를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트도전층은,
    폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 및 제2감광막패턴을 형성하기 전에,
    상기 제1 및 제2비정질카본층 상에 유전물질을 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 유전물질은, 산화막, 질화막 및 SiON으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 유전물질은 상기 제1,2비정질카본층에 대한 이온주입배리어로 사용되도록 적어도 300Å 두께를 갖는 반도체 소자의 제조방법.
  16. 제11항에 있어서,
    상기 제1 및 제2비정질카본층은 400℃∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제11항에 있어서,
    상기 제1 및 제2비정질카본층은 상기 불순물의 이온주입시 상기 불순물이 침투하는 것을 방지하도록 적어도 1000Å 두께를 갖는 반도체 소자의 제조방법.
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