JP7048182B2 - 集積回路のデバイス構造及び両面製造技術 - Google Patents

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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
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    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/7391—Gated diode structures
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    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/042—PV modules or arrays of single PV cells
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    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
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    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/05176—Ruthenium [Ru] as principal constituent
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/05678—Iridium [Ir] as principal constituent
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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    • H01L29/772—Field effect transistors
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Description

［優先権の主張］
本願は、「集積回路デバイス構造及び表側構造の裏側暴露を用いた製造技術」という発明の名称で２０１６年８月２６日に出願された米国仮出願第６２／３８０，３１６号に対する優先権を主張する。
［関連出願］ 本願は、発明の名称「裏側セルフアラインメントビア及びそこに形成される構造を製造する方法」で２０１５年１０月１日に出願された国際特許出願ＰＣＴ／ＵＳ２０１５／０５２０３３号、「裏側コンタクト構造及びデバイスの両面への金属の製造」という発明の名称で２０１５年９月２５日に出願された国際特許出願ＰＣＴ／ＵＳ２０１５／０５２４４０、及び、「マルチＨＳｉオプションを用いた裏側フィンリセス制御」という発明の名称で２０１５年９月２５日に出願された国際特許出願ＰＣＴ／ＵＳ２０１５／０５２２８８号、「層転写型強誘電体メモリデバイス」という発明の名称で２０１６年４月１日に出願された国際特許出願ＰＣＴ／ＵＳ２０１６／０２５５７６号、「裏側の半導体又は金属を利用する半導体ダイオード」という発明の名称で２０１６年４月１日に出願された国際特許出願ＰＣＴ／ＵＳ２０１６／０２５５７９号、「誘電体材料で裏打ち配線されたディープビアを含むトランジスタ構造」という発明の名称で２０１６年４月１日に出願された国際特許出願ＰＣＴ／ＵＳ２０１６／０２５５９３号に関連する。
集積回路（ＩＣ）内のデバイス密度は、ムーアの法則のとおりに、数十年間増大してきた。しかしながら、デバイス構造の横寸法が各技術世代で縮小するにつれて、構造的な寸法をさらに低減することがますます難しくなっている。
現在では、３次元（３Ｄ）スケーリングは、ｚ方向の高さ（デバイスの厚さ）の減少が、全体的なデバイス密度及びＩＣ性能を向上させる別の手段を提供するので、大きな関心が寄せられている。３Ｄスケーリングは、例えば、チップスタッキング又はパッケージ化されたＩＣスタッキングの形式であってよい。既知の３Ｄ統合技術は、費用がかかり、ｚ方向の高さ及びデバイス密度において漸進的な改善のみを提供し得る。例えば、チップの厚さの大部分が非活性基板材料であってよい。そのようなチップの積層体は、チップ積層体を縦方向に相互接続する手段として、スルー基板ビア（ＴＳＶ）技術を使用してよい。ＴＳＶは、通常、基板材料を２０～５０μｍ又はそれ以上に拡張し、従って、一般的には、ミクロンスケーリングのビアの直径に制限される。そのため、ＴＳＶの密度は、最も多くのデバイス（例えば、トランジスタ、メモリ）セルの密度を大きく下回るものに制限される。また、ＴＳＶ技術を使用するチップ積層体の最終的なｚ方向の高さは、積層されたデバイスにより使用される実際のデバイス層よりも数百ミクロン厚い可能性がある。
３Ｄスケーリングは、縦方向に配向されたデバイスの形態であってもよく、例えば、トランジスタチャネルの長さが、より一般的な横方向に配向されたトランジスタに対する面に平行とするよりは、むしろ、チップの面に対して実質的に垂直である。多くの縦型デバイスアーキテクチャにより直面する１つの問題は、横方向に配向されたデバイスにおいてさらに容易に実現され得る、デバイスの両端における端子の製造の仕方である。
本明細書で説明される材料は、例示の目的で示され、添付の図面に限定する目的ではない。説明を簡潔かつ明確にするために、図に示した要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されることがある。また、様々な物理的なフィーチャは、説明を明瞭にするために、これらの簡略化された「理想的な」形態及び形状で表されるかもしれないが、それにもかかわらず、一部の実施例が、示される理想に近いだけかもしれないことが理解されるべきである。例えば、滑らかな表面及び直交交差は、ナノ製造技術により形成される構造についての有限の粗さ、面取り及び不完全な角度での交差の特徴が無視して描かれているかもしれない。従って、基準座標系の平面における矩形断面で描かれるフィーチャ、実際に製造されるフィーチャは、フィーチャの１又は複数の端部で曲線的である又は傾斜している断面図をむしろ有するかもしれず、結果的に、非矩形（例えば、アワーグラス形状、台形など）である断面形状になるかもしれない。さらに、適切である考慮される参照符号は、対応する又は類似する要素を示すべく、図間で繰り返される。
図において：
いくつかの実施形態に従う両面デバイスの処理方法を示すフロー図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の平面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う両面デバイスの処理方法を用いて処理される基板の断面図である。 いくつかの実施形態に従う、ＩＩＩ－Ｎ半導体及び誘電体材料の両方を含む介在層をさらに示す等角図である。 いくつかの実施形態に従う、ＩＩＩ－Ｎ半導体及び誘電体材料の両方を含む介在層をさらに示す等角図である。 いくつかの実施形態に従う、ＩＩＩ－Ｎ半導体及び誘電体材料の両方を含む介在層をさらに示す等角図である。 いくつかの実施形態に従う、ＩＩＩ－Ｖ半導体及び誘電体材料の両方を含む介在層をさらに示す断面図である。 いくつかの実施形態に従う裏側暴露方法を示すフロー図である。 いくつかの実施形態に従う、基板上のＩＣダイ及びＩＣダイ上のトランジスタ構造の拡大図を用いた基板の平面図である。 いくつかの実施形態に従う、トランジスタ半導体本体の電気的な分離を含む裏側処理方法を示すフロー図である。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションを含む裏側処理方法を示すフロー図である。 いくつかの実施形態に従う、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションを形成するのに適したトランジスタ構造の平面図である。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側トランジスタのゲートメタライゼーションを含む裏側処理方法を示すフロー図である。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、いくつかの表側の製造工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図１７に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、誘電体スペーサ交換を含む裏側処理方法を示すフロー図である。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの代替的な実施形態に従う、図３２に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う裏側暴露方法を示す。 いくつかの実施形態に従う、プレーナ型トランジスタに対して選択的な非プレーナ型トランジスタの裏側ソース／ドレイン半導体及びコンタクト・メタライゼーションを形成するための方法を示すフロー図である。 いくつかの実施形態に従う、他の非プレーナ型トランジスタに対して選択的な非プレーナ型トランジスタの裏側ソース／ドレイン半導体及びコンタクト・メタライゼーションを形成するための方法を示すフロー図である。 いくつかの実施形態に従う、一方のソース／ドレイン・コンタクト・メタライゼーションを欠く非プレーナ型トランジスタ構造、及び、ソース／ドレインメタライゼーションの両方を有するプレーナ型トランジスタ構造の平面図である。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｂに示される方法におけるいくつかの工程が実行されるときのプレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、一方のソース／ドレイン・コンタクト・メタライゼーションを欠く非プレーナ型トランジスタ構造、及び、ソース／ドレインメタライゼーションの両方を有する非プレーナ型トランジスタ構造の平面図である。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図３８Ｃに示される方法におけるいくつかの工程が実行されるときの非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側不純物注入を含む裏側処理方法を示すフロー図である。 いくつかの実施形態に従う、図５５に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図５５に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、図５５に示される方法におけるいくつかの工程が実行されるときのトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側注入を有するトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側注入を有するトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、裏側注入を有するトランジスタ構造の断面図を示す。 いくつかの実施形態に従う、半導体のエピタキシャル成長を含む裏側処理方法を示すフロー図である。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときのＩＩＩ－Ｎ半導体デバイス階層の断面図を示す。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときのＩＩＩ－Ｎ半導体デバイス階層の断面図を示す。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときのＩＩＩ－Ｎ半導体デバイス階層の断面図を示す。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときの半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときの半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、図５８に示される方法におけるいくつかの工程が実行されるときの半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、積層された半導体デバイス層の断面図を示す。 いくつかの実施形態に従う、縦方向に配向されたデバイスの平面図を示す。 いくつかの実施形態に従う、図６５に示される縦方向に配向されたデバイスの断面図を示す。 いくつかの実施形態に従う、積層された１Ｔ１Ｒメモリセルの断面図を示す。 いくつかの実施形態に従う、積層された１Ｔ１Ｒメモリセルの断面図を示す。 いくつかの実施形態に従う、積層された１Ｔ１Ｒメモリセルの断面図を示す。 いくつかの実施形態に従う、積層された１Ｔ１Ｒメモリセルの断面図を示す。 いくつかの実施形態に従う、介在する熱導管を有する積層されたデバイス階層の断面図を示す。 いくつかの実施形態に従う、裏側を介して試験用のダイを試験する電気試験装置の等角図である。 いくつかの実施形態に従う、裏側及び表側を介して、試験用のダイを同時に試験する電気試験装置の等角図である。 いくつかの実施形態に従う電気試験処理方法を示すフロー図である。 いくつかの実施形態に従う、同時に行われる裏側及び表側の接触を用いて電気試験中にある非プレーナ型トランジスタ構造の平面図である。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、同時に行われる裏側及び表側の接触を用いた電気試験中にある論理トランジスタ構造の平面図である。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造の断面図を示す。 実施形態に従う、両面相互接続を含複数のＦＥＴを有するＳｏＣを使用するモバイルコンピューティングプラットフォーム及びデータサーバマシンを示す。 いくつかの実施形態に従う、電子計算機の機能ブロック図である。
１又は複数の実施形態が添付の図に関して説明される。特定の構成及び配置が詳細に描かれ、かつ、説明されるが、これは例示の目的のみで行われていることを理解されたい。当業者であれば、他の構成及び配置が記載の趣旨及び範囲から逸脱することなく実現可能であることが理解されるだろう。本明細書で説明される技術及び／又は配置は、本明細書で詳細に説明されるもの以外の様々な他のシステム及びアプリケーションに使用され得ることが当業者には明らかである。
添付の図面に対する以下の詳細な説明において参照が行われ、これに関する一部を形成し、例示的な実施形態を示す。さらに、他の実施形態が利用されてよく、構造的及び／又は論理的変更が特許請求の範囲に記載された主題の範囲から逸脱することなく行われてよいことが理解されるべきである。例えば、上、下、最上部及び底部などの方向及び参照は、単に、図面における機能の説明を容易にするために用いられ得ることにも留意されたい。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、特許請求の範囲に記載された主題の範囲は、もっぱら添付の特許請求の範囲及びそれらの均等物により規定される。
以下の説明では、多数の詳細が説明される。しかしながら、実施形態がこれらの特定の詳細なしで実施され得ることが当業者には明らかである。いくつかの例では、周知の方法及びデバイスは、実施形態を不明瞭になることを回避するために、詳しくするよりはむしろ、ブロック図の形態で示される。本明細書全体の「実施形態」又は「一実施形態」若しくは「いくつかの実施形態」への言及は、実施形態とのつながりにおいて説明される特定の特徴、構造、機能又は特性が少なくとも一実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所における「実施形態において」又は「一実施形態において」若しくは「いくつかの実施形態」という表現の出現は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、機能又は特性は、１又は複数の実施形態において、任意の適切な方式で組み合わせられてよい。例えば、第１の実施形態は、２つの実施形態と関連付けられる特定の特徴、構造、機能又は特性が、相互に排他的でない限り、第２の実施形態と組み合わせられてよい。
説明及び添付の特許請求の範囲で用いられるように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、コンテキストがそうでないことを明らかに示さない限り、複数形も同様に含むことが意図される。本明細書で用いられるような「及び／又は」という用語は、関連して列挙された項目のうちの１又は複数の任意及びすべての可能な組み合わせを指し、かつ、包含することも理解される。
「結合（ｃｏｕｐｌｅｄ）」及び「接続（ｃｏｎｎｅｃｔｅｄ）」という用語は、本明細書において、コンポーネント間の機能的又は構造的な関係を説明するために用いられ得る。これらの用語は、互いに関して同義語として意図されていないことを理解されたい。むしろ、特定の実施形態では、「接続（ｃｏｎｎｅｃｔｅｄ）」は、２又はそれより多い要素が互いに直接物理的、光学的又は電気的に接触している状態にあることを示すために用いられ得る。「結合（Ｃｏｕｐｌｅｄ）」は、２又はそれより多い要素が、互いに（これらの間に介在する他の要素と）直接的又は間接的に物理的又は電気的に接触している状態にあることのうちのいずれか一方の状態にあること、及び／又は、２又はそれより多い要素が、互いに協働又は相互作用する（例えば、因果関係にある）ことを示すために用いられ得る。
本明細書で用いられるような「上方（ｏｖｅｒ）」、「下方（ｕｎｄｅｒ）」、「間（ｂｅｔｗｅｅｎ）」及び「上（ｏｎ）」という用語は、そのような物理的な関係が注目すべきである、他のコンポーネント又は材料に対するあるコンポーネント又は材料の相対位置を指す。例えば、材料のコンテキストにおいて、１つの材料又は別の材料の上方又は下方に配置される材料は、直接的に接触してよい、又は、１又は複数の介在する材料を有してよい。さらに、２つの材料間に配置される１つの材料又は複数の材料は、２つの層と直接的に接触してよい、又は、１又は複数の介在層を有してよい。一方、第１の材料又は第２の材料「上（ｏｎ）」の材料又は複数の材料は、第２の材料／複数の第２の材料と直接接触した状態にある。コンポーネントアセンブリのコンテキストにおいて、同様の区別がなされる。
本説明及び特許請求の範囲の全体を通じて用いられるように、「のうちの少なくとも１つ」又は「のうちの１又は複数」という用語によってつながる項目の列挙は、列挙された項目の任意の組み合わせを意味する可能性がある。例えば、「Ａ、Ｂ又はＣのうちの少なくとも１つ」という表現は、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、又は、Ａ、Ｂ及びＣを意味する可能性がある。
デバイス構造の両面処理を使用するＩＣデバイスの構造及び製造技術が本明細書において説明される。ＩＣデバイス構造の製造において通常使用される表側処理に加えて、両面処理は、ＩＣデバイス構造の裏側処理をさらに含む。両面処理は、裏側処理を容易にするために設計される標準的でない表側処理をさらに伴ってよい。いくつかの例示的な実施形態において、両面処理は、表側デバイス構造の裏側の暴露を含む。いくつかの例示的な実施形態において、デバイス構造の裏側の暴露（本明細書では「裏側暴露」又は「ＢＳＲ」とも称される）は、例えば、エッチングマスクにより閉じ込められるように、ウェハのエリアの上方で基板材料のバルクを包括的に除去する、又は、ウェハの領域の部分内に局所的に除去するのいずれか一方であるウェハレベルの裏側処理を伴う。基板材料の厚さを通じて単に電気的なルーティングを提供するに過ぎない従来のＴＳＶタイプの技術とは対照的に、本明細書で説明されるような裏側暴露は、ＩＣのデバイス層内のデバイス構造のさらなる製造を容易にするためのものである。そのような裏側デバイス層の製造は、個々のデバイス（例えば、トランジスタ）の密度で、さらに単一のデバイス（例えば、単一のトランジスタの端子）のサブ領域内で実行され得る。さらに、そのような裏側暴露は、デバイス層が表側のデバイス処理中に配置されるドナー基板の、一部のみ、又は実質的にすべてを除去するように実行され得る。そのため、裏側からアクセスされるデバイス構造の半導体材料の厚さがわずか数十又は数百ナノメートルであり得るので、ミクロンの深さのＴＳＶが不要になり得る。特に、ミクロンの深さの導電ＴＳＶは、より多くの初期の裏側処理が本明細書の実施形態に従って実行されることが不要になり得る一方で、ＴＳＶタイプの技術は、例えば、デバイス層の裏側を暴露する手段として、依然として活用され得る。
さらに以下でいくつかの例示的な実施形態について説明されるように、デバイス構造の暴露された裏側の処理は、表側処理の犠牲デバイス構造及び／又はアーティファクトの除去、例えば、デバイスのルーティング密度を増やす、及び／又は、裏側の電気的なプロービングを許可する、及び／又は、デバイス端子のコンタクトエリアを増やす、などのコンタクト・メタライゼーションの堆積、例えば、デバイスの分離を拡大する、ゲート電極の結合を高める、及び／又は、寄生容量を低減するなどの誘電体の堆積、例えば、寄生抵抗を低減する、及び／又は、結晶品質を向上させる、バンドギャップエンジニア、デバイス半導体領域に張力を与える、及び／又は、縦方向に配向されたデバイスを形成などの半導体の堆積、及び／又は、互いに結合され又は緊密に接触する積層されたデバイスを製造することのうちの１又は複数を伴ってよい。
本明細書で説明される裏側暴露技術は、「ボトムアップ」形式のデバイス製造から「中央から外側への」製造へのパラダイムシフトを可能にし得、「中央」は、表側の製造で使用され、裏側から暴露され、裏側製造において再び使用される任意の層である。以下の説明から明らかになるべきであるように、デバイス構造の表側及び暴露された裏側の両方の処理が、表側処理単独で３Ｄ ＩＣを製造することに関連付けられる課題の多くに取り組み得る。
本明細書で説明される技術は、トランジスタレベルで（例えば、５～１０ｎｍのオーダで）デバイス層の裏側を暴露するのに十分な精度で実行され得る。そのため、統合されるデバイスにより使用されない事実上すべての材料は、デバイスから破棄され得る。この精度は、基板（例えば、ウェハ）材料の均一性の制御及び材料品質のハンドリングにおける進歩を通じて、部分的に可能性がある。今まで、ＴＳＶベースの裏側電気的接続技術によればデバイス（例えば、トランジスタ）レベルまで小型化された特定の位置における相互接続が可能ではなかった。これは、ＴＳＶ技術では通常、基板の裏側を、少なくとも２０～５０μｍという残留基板材料が保持されてしまう程度までしか摩擦研磨しないためであり、この場合、形成可能な導電ビアは直径が比較的大きい（例えば、２～５μｍ）ものになってしまう。
大量の基板材料の除去を通じて、ナノメートルレベルでの電気的接続が可能になる。以下のいくつかの例示的な実施形態についてさらに説明されるように、スルー基板ビアのような技術は、十分な厚さの均一性制御を実現するのに比較的十分に適合し及び不十分な硬さである一時的な接合を使用する一方で、キャリア（「ハンドル」）の恒久的な接合は、使用されなくてよい。例えば、例えば、酸化融着接合などの恒久的な接合は、さらに本明細書で説明される構造を製造するために有利な機械的な剛性を実現し得る。酸化物は、非常に硬く、機械的に強いが、全く圧縮可能ではない。パワートランジスタ
以下のいくつかの例示的な実施形態でさらに説明されるように、酸化物材料に対して非常に選択的であるＣＭＰプロセスは、さらにマイクロメートルの材料を除去し、基板の表面エリア上のどこでもターゲットの厚さの１０ｎｍ以内で停止するのに十分な厚さの制御を用いるプレーナ型方式で材料の厚さの低減に使用されるのに有利であり得る。そのような平面性を用いて、基板の表側のみに通常限られた処理、例えば、高分解能のリソグラフィは、電気的接触が、これらの典型的な表側メタライゼーション（例えば、デバイスコンタクト）についての同じオーダの寸法を有するように、基板の裏側で同様に使用され得る。例えば、個々のデバイス及び／又は個々のデバイスの個々の端子が露出され得るのに十分に小さい横寸法の開口の形成を容易にすべく、そのような平坦化処理は、単独で、又は、限定されることはないが、ナノメートルスケールのＴＳＶタイプの基板処理を含む他の基板除去技術と共に活用され得る。
図１は、いくつかの実施形態に従う両面デバイスの処理方法１０１を示すフロー図である。方法１０１は、ウェハレベルで実施され得る。いくつかの例示的な実施形態では、大型の基板（例えば、直径３００又は４５０ｍｍ）ウェハが、方法１０１を通じて処理され得る。方法１０１は、デバイス層を含むドナー基板を用いて工程１０５で開始する。特定の実施形態において、デバイス層は、能動デバイス又は受動デバイスを含むことができる。いくつかの実施形態において、デバイス層は、ＩＣデバイスにより使用される半導体材料である。特定の実施形態において、そのような材料は、多結晶又は非結晶である薄膜半導体材料に関してデバイス性能上の利点をしばしば提供するので、デバイス層は単結晶半導体材料である。一例として、例えば、電界効果トランジスタ（ＦＥＴ）などのトランジスタデバイスにおいて、トランジスタチャネルは、半導体デバイス層から形成される。別の例として、例えば、フォトダイオードなどの光デバイスに関して、ドリフト及び／又はゲイン半導体は、デバイス層から形成される。デバイス層は、ＩＣデバイスを有する受動的構造にいて使用されてもよい。例えば、光導波路は、デバイス層からパターニングされた半導体を使用してよい。
いくつかの実施形態において、ドナー基板は、材料層の積層体を有する。そのような材料積層体は、後続のＩＣデバイス階層の形成を容易にし得る。本明細書で用いられるように、「デバイス階層」という用語は、少なくともデバイス層を指し、ドナー基板の他の層を欠いており、それらは、ＩＣデバイスの機能にとって必要とされておらず、従って、ほとんど機能しない大量の「オーバヘッド」である。例えば、「デバイス階層」は、たった１つのデバイス層、複数のデバイス層又は１又は複数の介在層を有するデバイス層を含み得る。特定の実施形態において、「デバイス階層」は、デバイス層の上又は下に堆積される、以下でさらに説明されるような、他の１又は複数の非天然材料層をさらに含むことができる。図１に示される例示的な実施形態において、方法１０１は、１又は複数の介在材料層によりデバイス層から分離されるキャリア層を含むドナー基板を提供する。キャリア層は、デバイス層の表側処理中に機械的支持を提供する。キャリアは、半導体デバイス層内の結晶性の基礎を提供してもよい。介在層が存在する必要はないが、そのような材料層のうちの１又は複数の包含物は、デバイス層からキャリア層の除去を容易にし得、そうでなければ、デバイス層の裏側を暴露することを容易にし得る。
方法１０１は、工程１１０に進み、ここでは、デバイス層内の１又は複数の領域を含むデバイス構造を形成するために、表側の製造工程がドナー基板上で実行される。任意の適切な表側処理技術は、任意の適切なＩＣデバイスを形成するために、工程１１０で使用されてよく、例示的な実施形態は、本明細書の他の場所でさらに説明される。そのようなＩＣデバイスは、デバイス層材料及びデバイス層の表側の上方に形成されるインターコネクトメタライゼーションの１又は複数のレベルを使用するデバイス（例えば、トランジスタ）を含んでよい。工程１１５では、ドナー基板の表側が、デバイス‐ホストアセンブリを形成するために、ホスト基板に接合され得る。ホスト基板は、デバイス層の裏側処理中に表側の機械的支持を提供するために利用され得る。ホスト基板は、ドナー基板上に製造されたＩＣデバイスが相互接続される集積回路を含でもよい。そのような実施形態に関して、ホスト及びドナー基板の接合が、ハイブリッド（誘電体／金属）接合を通じて、３Ｄインターコネクト構造の形成をさらに伴ってよい。任意の適切なホスト基板及びウェハレベルの接合技術は、工程１１５で使用されてよく、いくつかの例示的な実施形態が本明細書における他の場所でさらに説明される。
方法１０１は、デバイス階層の裏側がキャリア層の少なくとも一部を除去することにより暴露される工程１２０に進む。いくつかのさらなる実施形態において、デバイス層の下の任意の介在層の部分が、暴露工程１２０中に除去されてもよい。いくつかの他の実施形態において、デバイス層の表側の上方に堆積される表側材料は、暴露工程１２０中に除去されてもよい。いくつかの例示的な実施形態についてのコンテキストにおいて本明細書の他の場所で説明されるように、介在層は、例えば、ウェハレベルの裏側暴露処理で使用されるエッチングマーカ又はエッチングストップの１又は複数として機能する、デバイス階層の裏側の高い均一な露出を容易にし得る。
工程１２５では、裏側から露出されたデバイス階層の表面は、両面デバイス階層を形成するために処理される。特定の実施形態において、天然材料、例えば、デバイス層の任意の領域に接触するドナー基板のこれらのいずれかは、工程１２５で１又は複数の非天然材料と置き換えられてよい。例えば、半導体デバイス層又は介在層の一部は、１又は複数の他の半導体、金属又は誘電体材料と置き換えられてよい。いくつかの他の実施形態において、非天然材料は、デバイス階層の裏側の少なくとも一部の上方又は少なくとも一部上に堆積されてよい。いくつかのさらなる実施形態において、暴露工程１２０中に除去された表側材料の部分は、工程１２５において置き換えられてもよい。例えば、表側デバイス製造中に形成された半導体本体、誘電体スペーサ、ゲートスタック又はコンタクト・メタライゼーションの一部は、表側デバイスの裏側デプロセッシング／再処理中に、１又は複数の他の半導体、金属又は誘電体材料と置き換えられてよい。さらに他の実施形態では、第２のデバイス階層又は金属インターポーザが暴露された裏側に接合される。
方法１０１は、工程１３０でデバイス階層－ホスト基板アセンブリの出力を完了する。デバイス階層－ホストアセンブリは、次に、さらに処理され得る。例えば、任意の適切な技術が、デバイス階層－ホスト基板アセンブリの単体化及びパッケージ化に使用され得る。ホスト基板は、全体的に犠牲となる場合、デバイス階層－ホスト基板のパッケージングは、デバイス階層からのホスト基板の分離を伴ってよい。ホスト基板が、全体的に犠牲とならない場合（例えば、ホスト基板がデバイス階層も含む場合）、工程１３０におけるデバイス階層－ホストアセンブリの出力は、ホスト基板の入力として、方法１０１の後続の反復（図１内の破線）中に工程１１５にフィードバックされてよい。ホスト基板として、デバイス階層－ホストアセンブリは、別のドナー基板と接合されてよく、方法１０１が繰り返される。方法１０１の反復は、それにより、例えば、それぞれわずか数十又は数百ナノメートルの厚さで、任意の数の両面デバイス階層のウェハレベルアセンブリを形成し得る。いくつかの実施形態において、かつ、本明細書の他の場所でさらに説明されるように、デバイス階層内の１又は複数のデバイス（例えば、トランジスタ）又はデバイスセル（例えば、１Ｔ‐１Ｒメモリセル）は、例えば、両面デバイス階層のウェハレベルアセンブリの製造における収量制御ポイントとして、工程１３０で電気的に試験される。以下でさらに説明されるいくつかの実施形態において、電気試験は、裏側デバイスのプロービングを伴う。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅ、図２Ｆ及び図２Ｇは、いくつかの実施形態に従う、両面デバイスの処理方法、例えば、方法１０１を用いて処理される基板の平面図である。図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆ、図３Ｇ、図３Ｈ及び図３Ｉは、いくつかの実施形態に従う、両面デバイスの処理方法を用いて処理される基板の断面図に対応する。図２Ａ及び図３Ａに示されるように、ドナー基板２０１は、表側ウェハの表面の全てにわたり任意の空間レイアウトにおいて、複数のＩＣダイ２１１を含む。ＩＣダイ２１１の表側処理は、任意のデバイス構造を形成するために、任意の技術に従って実行されていてよい。例示的な実施形態において、ダイ２１１は、デバイス層２１５内に１又は複数の半導体領域を含む。ダイ２１１は、デバイス層２１５の表側の上方に１又は複数の表側インターコネクトメタライゼーションレベル（不図示）をさらに含む。介在層２１０は、キャリア層２０５からデバイス層２１５の裏側を分離する。例示的な実施形態において、介在層２１０は、キャリア層２０５及びデバイス層２１５の両方と直接接触する。代替的に、１又は複数のスペーサ層が、介在層２１０とデバイス層２１５及び／又はキャリア層２０５との間に配置されてよい。ドナー基板２０１は、例えば、デバイス層２１５の上方及び／又はキャリア層２０５の下方に他の層をさらに含んでよい。
デバイス層２１５は、特定のＩＣデバイスに適していることが知られる任意のデバイス材料組成、例えば、限定されることはないが、トランジスタ、ダイオード及び抵抗器のうちの１又は複数の層を含んでよい。いくつかの例示的な実施形態において、デバイス層２１５は、１又は複数のＩＶ族（すなわち、ＩＵＰＡＣの１４族）半導体材料層（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）、ＩＩＩ－Ｖ族半導体材料層（例えば、ＧａＡ、ＩｎＧａＡ、ＩｎＡ、ＩｎＰ）又はＩＩＩ－Ｎ族半導体材料層（例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ）を含む。デバイス層２１５は、１又は複数の、ＩＩ－ＶＩ族半導体材料層又は半導体遷移金属ジカルコゲナイド（ＴＭＤ又はＴＭＤＣ）層も含んでよい。他の実施形態において、デバイス層２１５は、半導体特性を有する１又は複数のグラフェン層又はグラフェン材料層を含む。さらに他の実施形態において、デバイス層２１５は、１又は複数の酸化物半導体層を含む。例示的な酸化物半導体は、遷移金属（例えば、ＩＵＰＡＣの４～１０族）又はポスト遷移金属（例えば、ＩＵＰＡＣの１１～１４族）から成る酸化物を含む。有利な実施形態において、酸化物半導体は、Ｃｕ、Ｚｎ、Ｓｎ、Ｔｉ、Ｎｉ、Ｇａ、Ｉｎ、Ｓｒ、Ｃｒ、Ｃｏ、Ｖ又はＭｏのうちの少なくとも１つを含む。金属酸化物は、亜酸化物（Ａ２Ｏ）、一酸化物（ＡＯ）、二元酸化物（ＡＯ２）、三元酸化物（ＡＢＯ３）及びこれらの混合物であってよい。他の実施形態において、デバイス層２１５は、１又は複数の磁性、強磁性、強誘電材料層を含む。例えば、デバイス層２１５は、トンネリング接合デバイスに適していることが知られる任意の材料、例えば、限定されなが、磁気トンネル接合（ＭＴＪ）デバイスから成る１又は複数の層を含んでよい。
いくつかの実施形態において、デバイス層２１５は、実質的に単結晶である。単結晶ではあるが、かなり多くの数の結晶対の傷が、それにもかかわらず存在し得る。他の実施形態において、デバイス層２１５は、非結晶又は多結晶（例えば、マイクロ又はナノ結晶）である。デバイス層２１５は、任意の厚さ（例えば、図３Ａにおけるｚ次元）であってよい。いくつかの例示的な実施形態において、デバイス層２１５は、ダイ２１１の機能的な半導体領域として使用される半導体領域の少なくとも一部のｚ方向の厚さより大きい厚さを有する。デバイス層２１５上に構築され、及び／又は、デバイス層２１５内に埋め込まれた機能領域は、デバイス層２１５の全体的な厚さまで広げる必要はない。いくつかの実施形態において、ダイ２１１の半導体領域は、破線２１２により図３Ａにおいて境界が画定されたデバイス層２１５の頂部側の厚さ内のみに配置される。例えば、ダイ２１１の半導体領域は、２００～３００ｎｍ又はそれより小さいのｚ方向の厚さを有してよく、一方で、デバイス層は、７００～１０００ｎｍのｚ方向の厚さ又はそれより大きい厚さを有してよい。そのため、デバイス層の厚さの周囲６００ｎｍは、介在層２１０からダイ２１１の半導体領域を分離してよい。例えば、１０００ｎｍから１０μｍにわたる、より大きなデバイス層の厚さも可能である。
キャリア層２０５は、デバイス層２１５と同一の材料組成を有してよい、又は、デバイス層２１５とは異なる材料組成を有してよい。キャリア層２０５及びデバイス層２１５が同一の組成を有する実施形態に関して、当該２つの層は、介在層２１０に対するこれらの位置により識別され得る。デバイス層２１５が結晶性ＩＶ族、ＩＩＩ－Ｖ族又はＩＩＩ－Ｎ族半導体であるいくつかの実施形態において、キャリア層２０５は、デバイス層２１５と同じ結晶性ＩＶ族、ＩＩＩ－Ｖ族又はＩＩＩ－Ｎ族半導体である。デバイス層２１５が、結晶性ＩＶ族、ＩＩＩ－Ｖ族又はＩＩＩ－Ｎ族半導体の代替的な実施形態において、キャリア層２０５は、デバイス層２１５とは異なる結晶性ＩＶ族、ＩＩＩ－Ｖ族又はＩＩＩ－Ｎ族半導体である。さらに他の実施形態において、キャリア層２０５は、デバイス層２１５がその上に転写又は成長された材料を含んでよい、又は、当該材料であってもよい。例えば、キャリア層２０５は、１又は複数のアモルファス酸化物層（例えば、ガラス）又は酸化物結晶層（例えば、サファイア）、ポリマーシート、又は、ＩＣデバイス処理中にキャリアとして適していることが知られる構造支持体に構築され又は積層される任意の材料を含んでよい。キャリア層２０５は、キャリア材料の特性及び基板の直径に応じた任意の厚さ（例えば、図３Ａにおけるｚ次元）であってよい。例えば、キャリア層２０５は、大型（例えば、３００～４５０ｍｍ）の半導体基板であり、キャリア層の厚さは、７００～１０００μｍ又はそれより大きくてよい。
いくつかの実施形態において、１又は複数の介在層２１０は、キャリア層２０５とデバイス層２１５との間に配置される。いくつかの例示的な実施形態において、介在層２１０は、キャリア層２０５の後続の除去中に検出可能なマーカとして機能し得るように、組成的にキャリア層２０５とは異なる。そのようないくつかの実施形態において、介在層２１０は、キャリア層２０５のエッチャントに対して露出された場合、キャリア層２０５より著しく遅い速度でエッチングされる（すなわち、介在層２１０が、キャリア層のエッチング処理に関するエッチングストップとして機能する）組成を有する。さらなる実施形態において、介在層２１０は、デバイス層２１５の組成とは異なる組成を有し、介在層２１０は、例えば、金属、半導体又は誘電体材料であってよい。
キャリア層２０５及びデバイス層２１５のうちの少なくとも１つが結晶性半導体であるいくつかの例示的な実施形態において、介在層２１０はまた、結晶性半導体層である。介在層２１０は、キャリア層２０５及び／又はデバイス層２１５と同一の結晶性及び結晶方位をさらに有してよい。そのような実施形態は、介在層２１０が、アモルファス絶縁体の形成、又は、デバイス層２１５及び／又はキャリア層２０５への介在層２１０の接合（例えば、熱圧着接合）を必要とする材料である代替的な実施形態に対してドナー基板費用を低減するという利点を有し得る。
介在層２１０が半導体である実施形態に関して、プライマリ半導体格子要素、合金成分又は不純物濃度のうちの１又は複数は、少なくともキャリア層２０５と介在層２１０との間で変化してよい。少なくともキャリア層２０５がＩＶ族半導体であるいくつかの実施形態において、介在層２１０は、ＩＶ族半導体であってもよいが、異なるＩＶ族の元素又は合金及び／又はキャリア層２０５とは異なる不純物レベルへ不純物種を用いてドープされてもよい。例えば、介在層２１０は、シリコンキャリアでエピタキシャル成長されたシリコン‐ゲルマニウム合金であってよい。そのような実施形態に関して、介在層が異形になるポイントにおける臨界厚以下の任意の厚さまで、シェードモルフィック介在層が、ヘテロエピタキシャル成長されてよい。代替的に、介在層２１０は、臨界厚より大きい厚さを有する緩和されたバッファ層であってよい。
他の実施形態において、少なくともキャリア層２０５は、ＩＩＩ－Ｖ族半導体であり、介在層２１０もＩＩＩ－Ｖ族半導体であってよいが、異なるＩＩＩ－Ｖ族合金及び／又はキャリア層２０５とは異なる不純物レベルへ不純物種を用いてドープされてもよい。例えば、介在層２１０は、ＧａＡキャリア上でエピタキシャル成長されたＡｌＧａＡｓ合金であってよい。キャリア層２０５及びデバイス層２１５の両方が結晶性半導体であるいくつかの他の実施形態において、介在層２１０はまた、結晶性半導体層であり、キャリア層２０５及び／又はデバイス層２１５と同一の結晶性及び結晶方位をさらに有してよい。
キャリア層２０５及び介在層２１０の両方がプライマリ半導体格子要素と同一又は異なる実施形態において、不純物ドーパントは、キャリアと介在層とを差別化してよい。例えば、介在層２１０及びキャリア層２０５は、両方とも、キャリア層２０５に存在する不純物を欠く介在層２１０を有するシリコン結晶であってよい、又は、キャリア層２０５に存在しない不純物でドープされてよく、又は、キャリア層２０５に存在する不純物とは異なるレベルへドープされてよい。不純物の差別化は、キャリアと介在層との間で選択にエッチングを与えてよく、又は、単に、裏側処理が前提となり得るマーカとして機能し得る検出可能な種を導入するものであってもよい。
介在層２１０は、電気的に活性化される不純物（すなわち、介在層２１０のｎ型又はｐ型半導体を表す）でドープされてよい、又はそうでない場合、例えば、工程１２０で説明されるように、不純物後続のキャリア層の除去中に介在層の検出２１０に対する任意の基礎を提供する。いくつかの半導体材料のために例示的な電気的に活性化した不純物は、ＩＩＩ族成分（例えば、Ｂ）、ＩＶ族成分（例えば、Ｐ）を含む。任意の他の成分は、非電気的に活性化した種として使用されてよい。介在層２１０内の不純物ドーパントの濃度は、検出に対して十分な量によりキャリア層２０５から変化する場合のみ必要であり、検出技術及び検出器の感度に応じて、予め定められてよい。
さらに本明細書の他の場所で説明されるように、介在層２１０は、デバイス層２１５とは異なる組成を有してよい。そのようないくつかの実施形態において、介在層２１０は、デバイス層２１５のバンドギャップとは異なるバンドギャップを有してよい。例えば、介在層２１０は、デバイス層２１５よりも広いバンドギャップを有してよい。
介在層２１０が誘電体材料を有する実施形態において、誘電体材料は、無機材料（例えば、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、水素シルセスキオキサン、メチルシルセスキオキサン）又は有機材料（ポリイミド、ポリノルボルネン、ベンゾシクロブテン）であってよい。いくつかの誘電体の実施形態に関して、介在層２１０は、埋め込み層（例えば、シリコンデバイス及び／又はキャリア層への酸素の注入を通じたＳｉＯｘ）として形成されてよい。誘電体介在層の他の実施形態は、デバイス層２１５へのキャリア層２０５の接合（例えば、熱圧着接合）を必要とし得る。例えば、ドナー基板２０１が半導体オン酸化物（ＳＯＩ）基板である場合、キャリア層２０５及びデバイス層２１５のいずれか一方又は両方は、ＳｉＯ介在層２１０を形成するために、共に酸化及び接合されてよい。類似の接合技術が、他の無機又は有機誘電体材料に対して使用されてよい。
いくつかの他の実施形態において、介在層２１０は、横方向（すなわち、図３Ａにおけるｘ方向）に層内で間隔が空けられた２又はそれより多い材料を含む。２又はそれより多い材料は、誘電体及び半導体、誘電体及び金属、半導体及び金属、誘電体及び半導体、２つの異なる誘電体、２つの異なる半導体又は２つの異なる金属を含んでよい。そのような介在層内で、第１の材料は、介在層の厚さまで広がる第２の材料のアイランドを包囲してよい。例えば、介在層は、半導体のアイランドを包囲するフィールド分離誘電体を含んでよく、それは介在層の厚さまで広がる。半導体が、パターニングされた誘電体の開口内でエピタキシャル成長されてよい、又は、誘電体材料が、パターニングされた半導体の開口内に堆積されてよい。
いくつかの例示的な実施形態において、半導体フィーチャ、例えば、フィン又はメサは、半導体デバイス層の表側表面にエッチングされる。これらのフィーチャを囲むトレンチは、例えば、任意の既知のシャロートレンチアイソレーション（ＳＴＩ）処理に従って、後で、分離誘電体を用いて埋め戻されてよい。半導体フィーチャ又は分離誘電体のうちの１又は複数は、例えば、裏側暴露のエッチングストップとして、裏側キャリア層の除去処理を終了するために使用されてよい。いくつかの実施形態において、トレンチ分離誘電体の暴露は、裏側キャリアのポリッシングを終了するために、検出可能な信号を停止し、著しく遅らせ、又は、誘起させてよい。例えば、分離誘電体（例えば、ＳｉＯ）の除去にわたるキャリア半導体の除去に好都合な高い選択性を有するスラリーを使用するキャリア半導体（例えば、Ｓｉ）のＣＭＰポリッシュは、デバイス層を含む半導体フィーチャを包囲するトレンチ分離誘電体の（底部）表面が露出すると、著しく遅くてよい。デバイス層が、介在層の表側に配置されるので、デバイス層は、裏側暴露処理に対して直接露出させる必要はない。
別の例として、半導体のアイランドは、キャリア層の上方に配置される誘電体層の厚さまで広がるピンホール内の結晶性キャリア表面から成長されてよい。そのような実施形態について、介在層は、誘電体層内に埋め込まれた半導体アイランドの複合材料である。ドナー基板の製造は、結晶性キャリア層、例えば、シリコン、別のＩＶ族半導体又は代替物を用いて進められてよい。誘電体層（例えば、ＳｉＯ）は、誘電体層を通じた開口の高密度アレイを形成するために、キャリア層の上方に堆積されることにより、マスク及びエッチングされてよい。そのような開口は、トレンチ又はピンホールであってよい。そのような開口の限界寸法（ＣＤ）は、数十ナノメートルから数ミクロンのオーダであってよい。いくつかの実施形態において、開口のアスペクト比は、開口内で成長された半導体内の結晶対の傷についてのアスペクト比トラッピング（ＡＲＴ）を実装するのに十分（例えば、４：１又はそれより大きい）である。キャリア層の結晶面は、開口のそれぞれ内で露出される。露出されたキャリア表面からのヘテロエピタキシャル又はホモエピタキシャル成長は、結晶性半導体を用いてアレイの開口を埋め戻す。例についてのいくつかの実施形態において、シリコンは、非シリコンシード表面上のＡＲＴパターン内で成長される。いくつかの他の実施形態において、ＩＩＩ－Ｖ材料は、ＩＩＩ－Ｖ族又はＩＶ族のシード表面上のＡＲＴパターン内で成長される。いくつかの他の実施形態において、ＩＩＩ－Ｎ材料は、自然の又は合金化されたＩＶ族のシード表面上のＡＲＴパターン内で成長される。いくつかのさらなる実施形態において、結晶性半導体の横方向エピタキシャル過成長（ＬＥＯ）は、結晶性半導体のアイランドをブリッジし、ピンホール化された介在層２１０の上方で延在する連続的なデバイス層２１５を形成する任意の既知の技術を用いて後で実行される。
図４Ａ、図４Ｂ及び図４Ｃは、ＩＩＩ－Ｎ半導体が介在層２１０の一部の両方として及びデバイス層２１５として成長されるいくつかの例示的な実施形態をさらに示す等角図である。いくつかのそのようなヘテロエピタキシャルの実施形態において、介在層の半導体は、ＩＶ族（例えば、シリコン）キャリア層上で成長されたＩＩＩ－Ｎ族材料（例えば、ＧａＮ）であってよい。それぞれのＩＩＩ－Ｎエピタキシャルアイランドは、キャリア成長面に実質的に直交する六方／ウルツ鉱Ｃ軸を用いて緩和されてよい。図４Ａに示されるように、ドナー基板２０１は、キャリア層２０５（例えば、結晶シリコン）の上方に堆積されたフィールド分離誘電体層４８０（例えば、ＳｉＯ）を含む。半導体４１０は、キャリア層２０５の表面から成長されたＩＩＩ－Ｎ材料（例えば、ＧａＮ）ヘテロエピタキシャルであり、フィールド分離誘電体層４８０内の開口を埋め戻す。ＩＩＩ－Ｎ半導体のＬＥＯは、図４Ｂにさらに描かれている。図４Ａ～図４Ｃに示される成長処理に使用され得るエピタキシャル成長パラメータについての追加の説明に関して、関心のある読者は、２０１４年９月１９日に出願され、共通の所有又は割り当てのもと、国際出願第ＰＣＴ／ＵＳＵＳ２０１４／５６２９９号（米国出願番号第１５５０４６３４号）を参照されたい。図４Ｂに示されるように、描かれた向きでの六方晶について、結晶の欠陥４４０は、横方向過成長中に横方向にすべり、デバイス層２１５が、フィールド分離誘電体層４８０の上方で成長するように、ＩＩＩ－Ｎ半導体のｃ平面に対してより平行になる。ＩＩＩ－Ｎ半導体アイランドが一体化されると、図４Ｃに示されるように、隣接するＩＩＩ－Ｎ半導体デバイス層２１５が形成される。追加の材料層、例えば、分極層（不図示）は、デバイス層２１５のさらなるコンポーネントとして成長され得る。分極層は、デバイス層２１５内の材料界面で２Ｄ電子ガス（２Ｄ ＥＧ）を促進し得る。
有利には、図４Ｃに示されるドナー基板２０１は、別個の基板の任意の接合及び／又はデバイス層２１５の転写なしで製造され得る。ドナー基板２０１は、本明細書の他の場所で説明される方法のいずれかに従ってさらに処理されてよい。いくつかのＩＩＩ－Ｎデバイス層の実施形態において、高電子移動度トランジスタ（ＨＥＭＴ）がＩＩＩ－Ｎデバイス層２１５において製造される。キャリア層２０５及び／又は介在層２１０は、例えば、本明細書の他の場所で説明されるように、デバイス層２１５から除去されてよい。有利に、ピンホールドされたフィールド分離誘電体層４８０はまた、キャリア層２０５の後続の除去中に優れたエッチングストップを提供し得る。エッチングストップに従って、裏側暴露処理は、介在層２１０をさらに除去して、デバイス層２１５の裏側を露出させてよい。
半導体及び誘電体の両方を含む介在層内の半導体材料は、ヘテロエピタキシャル成長されたＩＩＩ－Ｖ材料であってもよい。本明細書で用いられるように、ヘテロエピタキシャル成長は、別の材料組成の別の結晶の表面からの１つの材料組成の結晶の成長を指す。一例として、ＩＩＩ－Ｖエピタキシャルデバイス層（例えば、ＩｎＡｌＡ、ＩｎＧａＡなど）は、結晶性ＩＶ族（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）又はＩＩＩ－Ｖ族（例えばＧａＡ）キャリア層の上方に配置されるピンホール化された誘電体を通じて成長され得る。そのようないくつかの実施形態について、ドナー基板２０１は、実質的に、介在層２１０が、ピンホール化又はトレンチ化されたフィールド分離誘電体層４８０を有し、かつ、半導体４１０が、ピンホール及び／又はトレンチのベース部分内で成長されるＩＩＩ－Ｖ化合物（例えば、ＩｎＡｌＡ）である図４Ｄにおいて示され得る。デバイス層２１５は、ピンホール及び／又はトレンチの頂部内で、半導体４１０の上方でさらに成長される。いくつかの例示的な実施形態において、デバイス層２１５は、介在層２１０の一部として成長された材料とは異なる合金組成の第２のＩＩＩ－Ｖ材料（例えば、ＩｎＧａＡ）である。後続の処理は、次に、デバイス層２１５内のデバイス（例えば、トランジスタ）を形成してよい。例えば、本明細書の他の場所で説明されるように、デバイス層２１５は、フィン又は他の非プレーナ型構造内に製造され得る。
特に、介在層が半導体及び誘電体の両方を含む実施形態に関して、介在層の厚さは、緩和が介在層とキャリアとの間の格子不整合の結果として生じる臨界厚より大幅に大きくてよい。一方で、臨界厚以下の介在層は、ウェハレベルの裏側暴露処理についての不均一性を吸収するのに不十分な厚さであってよく、より大きい厚さを有する実施形態は、裏側暴露処理ウィンドウを増加させるのに有利であり得る。ピンホール化された誘電体を有する実施形態は、デバイス階層からキャリア層の後続の分離を容易にするとともに、デバイス階層内（例えば、デバイス層２１５内）の結晶品質を向上さ得る。
半導体及び誘電体の両方を含む介在層内の半導体材料は、ホモエピタキシャルであってもよい。本明細書で用いられるように、ホモエピタキシャル成長は、同一の材料組成の別の結晶の表面からの１つの材料組成の結晶の成長を指す。いくつかの例示的な実施形態において、シリコンエピタキシャルデバイス層は、シリコンキャリア層の上方に配置されるピンホール化された誘電体を通じて成長される。そのような実施形態について、ドナー基板構造は、ピンホール化された誘電体が、キャリア層及びデバイス層の後続の分離を容易にし得る図４Ｄにおいて実質的に示されてもよい。
半導体及び誘電体の両方を含む介在層は、キャリア層の表側にエッチングされた半導体フィーチャ、例えば、限定されないが、シリコン層を含んでもよい。これらのフィーチャは、誘電体材料（例えば、ＳＴＩ）で包囲される場合、ピンホール化された誘電体に成長されたホモエピタキシャル構造と実質的に同じアーキテクチャを有してよい。そのような実施形態に関して、ドナー基板構造は、ここで、デバイス層２１５とキャリア層２０５と同一の材料である介在層２１０内の半導体とを用いた図４Ｄに示されるものと類似する。そのような実施形態において、誘電体材料４８０は、ここで、キャリア層及びデバイス層の後続の分離を容易にし得る。
図２Ａ及び図３Ａの説明に続き、介在層２１０は、金属であってもよい。そのような実施形態に関して、金属は、キャリア層２０５又はデバイス層２１５に接合するのに適していることで知られる任意の組成であってよい。例えば、キャリア層２０５及びデバイス層２１５のいずれか一方又は両方は、金属、例えば、限定されないが、Ａｕ又はＰｔで終わり、例えば、Ａｕ又はＰｔ介在層２１０を形成するために後で共に接合されてよい。そのような金属は、金属構造を包囲するパターニングされた誘電体をさらに含む介在層の一部であってもよい。
介在層２１０は、任意の厚さ（例えば、図３Ａにおけるｚ方向の高さ）であってよい。介在層２１０は、デバイス領域及び／又はデバイス層２１５を露出する前に、キャリア除去工程が確実に終了され得ることを保証するために、十分な厚さであるべきである。介在層２１０の例示的な厚さは、数百ナノメートルから数マイクロメートルまでの範囲である。厚さは、例えば、除去されるキャリア材料の量、キャリア除去処理の均一性、キャリア除去処理の選択に応じて変化してよい。介在層２１０が、同一の結晶性及び結晶方位をキャリア層２０５として有する実施形態に関して、キャリア層の厚さは、介在層２１０の厚さ分だけ低減されてよい。言い換えれば、介在層２１０は、キャリア層２０５としても使用される７００～１０００μｍ厚のＩＶ族結晶性半導体基板の頂部であってよい。シェードモルフィックヘテロエピタキシャルの実施形態において、介在層の厚さは、臨界厚に限定されてよい。ＡＲＴ又は別の十分に緩和されたバッファアーキテクチャを使用するヘテロエピタキシャル介在層の実施形態に関して、介在層２１０は、任意の厚さを有してよい。
図２Ｂ及び３Ｂにさらに示されるように、裏側処理がウェハエリアのかなりの部分にわたる（例えば、ウェハの全体にわたる）キャリア基板材料を除去する実施形態に関して、ドナー基板２０１は、まず、ドナー・ホスト基板アセンブリ２０３を形成するために、ホスト基板２０２に接合されてよい。サブミクロンの厚さに低下させる裏側処理が、（例えば、ＩＣ内のトランジスタのサブセットと一致する）十分に小さい領域に閉じ込められる代替的な実施形態において、そのようなホスト基板の接合は、回避され得る。しかしながら、図示された実施形態では、ドナー基板２０１の表側表面は、デバイス層２１５が、ホスト基板２０２に近位であり、キャリア層２０５がホスト基板２０２から遠位であるように、ホスト基板２０２の表面に接合される。ホスト基板２０２は、デバイス層２１５及び／又はデバイス層２１５の上方に製造される表側積層体に対する接合に適していることが知られる任意の基板であってよい。いくつかの実施形態において、ホスト基板２０２は、１又は複数の追加的なデバイス階層を含む。例えば、ホスト基板２０２は、１又は複数のデバイス層（不図示）をさらに含んでよい。ホスト基板２０２は、ホスト基板２０２のデバイス層において製造されるＩＣデバイスが、相互接続される集積回路を含んでよく、集積回路において、ホスト基板２０２に対するデバイス層２１５の接合は、ウェハレベルの接合を通じた３Ｄインターコネクト構造の形成をさらに伴ってよい。
図３Ｂにより詳細に説明されないが、任意の数の表側層、例えば、インターコネクトメタライゼーションレベル及び層間誘電体（ＩＬＤ）層が、デバイス層２１５とホスト基板２０２との間に存在してよい。ホスト基板２０２及びドナー基板２０１の厚さは、実質的に同じ厚さから他よりも著しく厚い（例えば、５～１０ｘ）ものへと変化してよい。いくつかの実施形態について、ホスト基板２０２は、多くのミクロン（例えば、２０～５０μｍ）の厚さであり、集積回路も含む。いくつかの実施形態において、ドナー基板及びホスト基板は、背面と正面と（ｂａｃｋ‐ｔｏ‐ｆａｃｅ）（例えば、ドナー基板２０１の表面に接合されるホスト基板２０２の背面）が接合されてよい。そのような実施形態に関して、ホスト基板２０１上の回路は、ホスト基板のミクロンの厚さまで延在するＴＳＶを含んでよい。これらのＴＳＶは、任意の既知の技術に従ってドナー基板２０１上のフィーチャに接合されてよい。このように、数十ミクロン厚のホスト基板２０２は、ホスト基板２０２により提供される機械的支持を通じて拘束されないドナー基板２０１の後続の裏側処理をブートストラップするより大きい厚さを有するＩＣの恒久的なフィーチャとして機能し得る。代替的にドナー基板及びホスト基板は、向かい合わせ（ｆａｃｅ‐ｔｏ‐ｆａｃｅ）で接合されてよい。そのような実施形態に関して、ホスト基板２０１上の回路は、ホスト基板のミクロンの厚さまでの延在するＴＳＶを含む必要はない。むしろ、ドナー基板２０１の正面上のフィーチャは、任意の既知の技術に従って、ホスト基板２０２の正面上のフィーチャに接合されてよい。数十ミクロン厚のホスト基板２０２は、ここで、ホスト基板２０２により提供される機械的支持に起因して、最小の厚さ制限から自由な厚さを有するドナー基板２０１の後続の裏側処理をブートストラップするべく機能してよい。露出されたホスト基板２０２の背面について、ホスト基板２０２は、例えば、ホスト基板の厚さにより提供される剛性がもはや有利ではなくなった後の製造フローの最後に、最終的に薄くされてよい。
任意の技術が、ホスト基板２０２及びドナー基板２０１を接合するために使用されてよい。本明細書の他の場所でさらに説明されるいくつかの例示的な実施形態において、ホスト基板２０２に対するドナー基板２０１の接合は、金属－金属、酸化物－酸化物又はハイブリッド（金属／酸化物－金属／酸化物）の熱圧縮接合を通じたものである。そのような恒久的な接合技術は、高い剛性を提供することができる点で有利である。
キャリア層２０５に対向する面上のデバイス層２１５に向いているホスト基板２０２について、キャリア層２０５の少なくとも一部は、図２Ｃ及び図３Ｃにさらに示されるように、除去され得る。キャリア層２０５全体が除去された場合、ドナー・ホスト基板アセンブリ２０３は、平坦な裏側及び表側の面を有する高い均一な厚さを維持する。代替的に、キャリア層２０５及び介在層２１０は、非平坦な裏側表面を形成するために、（例えば、マスクされたキャリア層２０５及びマスクされていないサブ領域のみにおける露出又は除去された介在層２１０）が選択的に除去され得る。図２Ｃ、図３Ｃにより示される例示的な実施形態において、キャリア層２０５は、ドナー・ホスト基板アセンブリ２０３の裏側表面全体から除去される。キャリア層２０５は、例えば、劈開、グラインディング及び／又はポリッシング（例えば、化学機械研磨）、及び／又はウェット化学エッチング、及び／又は、介在層２１０を露出するキャリア層の厚さを通じたプラズマエッチングにより除去され得る。１又は複数の工程は、キャリア層２０５を除去するために使用されてよい。有利に、除去工程は、介在層２１０の露出の影響を受ける持続時間又は終点信号に基づいて終了され得る。
例えば、図２Ｄ及び図３Ｄにより示されるようなさらなる実施形態において、介在層２１０は、デバイス層２１５の裏側を露出すべく、少なくとも部分的にエッチングされてもよい。介在層２１０の少なくとも一部は、キャリア層のエッチング停止及び／又はキャリア層のエッチング終点トリガとしてのその使用の後に除去され得る。介在層２１０全体が、（例えば、選択性の高いＣＭＰを用いて）除去される場合、ドナー・ホスト基板アセンブリ２０３は、キャリア層よりも十分に薄い介在層により与えられる平坦な裏側及び表側の表面を用いて、高くて均一なデバイス層の厚さを維持する。代替的に、介在層２１０は、マスクされてよく、デバイス層２１５は、マスクされていないサブ領域のみを露出させ、それにより、非平坦な裏側表面を形成する。図２Ｄ、図３Ｄにより示れる例示的な実施形態において、介在層２１０は、ドナー・ホスト基板アセンブリ２０３の裏側表面全体から除去される。介在層２１０は、例えば、デバイス層２１５を露出させるために介在層の厚さを通じたポリッシング（例えば、化学機械研磨）及び／又はブランケットウェット化学エッチング、及び／又は、ブランケットプラズマエッチングにより除去されてよい。１又は複数の工程は、介在層２１０を除去するために使用されてよい。有利に、除去工程は、デバイス層２１５を露出するのに影響を受ける持続時間又は終点信号に基づいて終了されてよい。
いくつかのさらなる実施形態において、例えば、図２Ｅ及び図３Ｅにより示されるように、デバイス層２１５は、表側処理中から、以前に形成されたデバイス構造の裏側を露出するために、部分的にエッチングされる。デバイス層２１５の少なくとも一部は、デバイス半導体領域の１又は複数におけるその製造、及び／又は、介在層のエッチングストップ又は終点トリガとしてのその使用の後に除去され得る。デバイス層２１５は、基板エリア全体にわたって薄くされる場合、ドナー・ホスト基板アセンブリ２０３は、平坦な背面及び正面の高くて均一な低減された厚さを維持する。代替的に、デバイス層２１５は、マスクされてよく、デバイス構造（例えば、デバイス半導体領域）は、マスクされていないサブ領域のみにおいて選択的に暴露され、それにより、非平坦な裏側表面を形成する。そのようないくつかの実施形態は、以下でさらに説明される。しかしながら、図２Ｅ及び図３Ｅにより示される例示的な実施形態において、デバイス層２１５は、ドナー・ホスト基板アセンブリ２０３の裏側表面全体にわたって薄くされる。デバイス層２１５は、例えば、ポリッシング（例えば、化学機械研磨）、及び／又は、ウェット化学エッチング、及び／又は、１又は複数のデバイス半導体領域を露出させるデバイス層の厚さを通じたプラズマエッチング、及び／又は、デバイス層２１５の表側処理中に以前に形成された１又は複数の他のデバイス構造（例えば、表側デバイス端子のコンタクト・メタライゼーション、ゲート電極のスペーサ誘電体など）により薄くされてよい。１又は複数の工程は、デバイス層２１５を薄くするために使用されてよい。有利に、デバイス層を薄くすることは、デバイス層２１５内のパターニングされたフィーチャの露出に影響を受ける持続時間又は終点信号に基づいて終了され得る。例えば、表側処理が、デバイスの分離フィーチャ（例えば、浅いトレンチ分離）を形成する場合、デバイス層２１５の裏側を薄することは、分離誘電材料をすると、終了されてよい。
非天然材料層は、介在層、デバイス層及び／又はデバイス層２１５内の特定のデバイス領域の裏側表面、及び／又は、より多くの他のデバイス構造（例えば、表側デバイス端子のコンタクト・メタライゼーション、スペーサ誘電体など）の上方に堆積されてよい。裏側から露出（暴露）された１又は複数の材料は、非天然材料層で覆われてよい、又は、そのような材料と置き換えられてよい。図２Ｆ、図３Ｆにより示されるいくつかの実施形態において、非天然材料層２２０がデバイス層２１５上に堆積される。非天然材料層２２０は、デバイス階層の裏側を暴露するために除去された材料とは異なる組成及び／又は微細構造を有する任意の材料であってよい。例えば、介在層２１０が、デバイス層２１５を露出するために除去された場合、非天然材料層２２０は、介在層２１０とは異なる組成又は微細構造の別の半導体であってよい。デバイス層２１５がＩＩＩ－Ｎ半導体であるそのようないくつかの実施形態において、非天然材料層２２０は、ＩＩＩ－Ｎデバイス領域の暴露された裏側表面で再成長される同一又は異なる組成のＩＩＩ－Ｎ半導体であってもよい。この材料は、例えば、除去される材料の結晶品質より良い結晶品質を有するために、及び／又は、デバイス層及び／又はデバイス層内のデバイス領域内のひずみを誘起するために、及び／又は、積層された（多層）デバイスを製造するのに適したデバイス領域の縦方向（例えば、ｚ次元）積層体を形成するために、暴露されたＩＩＩ－Ｎデバイス領域からエピタキシャル再成長されてよい。
デバイス層２１５がＩＩＩ－Ｖ半導体であるいくつかの他の実施形態において、非天然材料層２２０は、ＩＩＩ－Ｖデバイス領域の暴露された裏側表面上に再成長される同一又は異なる組成のＩＩＩ－Ｖ半導体であってもよい。この材料は、例えば、除去される材料の結晶品質よりも、比較的より良い結晶品質を有するために、及び／又は、デバイス層又はデバイス層内の特定のデバイス領域内のひずみを誘起するために、及び／又は、積層された（多層）デバイスに適したデバイス半導体領域の縦方向の積層体を形成するために、暴露されたＩＩＩ－Ｖデバイス領域からエピタキシャル再成長されてよい。
デバイス層２１５がＩＶ族半導体であるいくつかの他の実施形態において、非天然材料層２２０は、ＩＶ族デバイス領域の暴露された裏側表面上で再成長される同一又は異なる組成のＩＶ族半導体であってもよい。この材料は、例えば、除去された材料の結晶品質よりも比較的より良い結晶品質を有するために、及び／又は、デバイス領域内のひずみを誘起するために、及び／又は、積層された（多層）デバイスに適したデバイス半導体領域の積層体を形成するために、暴露されたＩＶ族デバイス領域からエピタキシャル再成長されてよい。
いくつかの他の実施形態において、非天然材料層２２０は、例えば、限定されないが、ＳｉＯ、ＳｉＯＮ、ＳｉＯＣ、水素シルセスキオキサン、メチルシルセスキオキサン、ポリイミド、ポリノルボルネン又はベンゾシクロブテンなどの誘電体材料である。そのような誘電体の堆積は、様々なデバイス構造、例えば、ドナー基板２０１の表側処理中に以前に形成され得る半導体デバイス領域と電気的に分離されるために機能してよい。そのような誘電体材料層は、インターコネクトメタライゼーション層又はレベルをさらに含む裏側材料積層体の第１の層であってよい。
いくつかの他の実施形態において、非天然材料層２２０は、導電性材料、例えば、裏側から暴露されたデバイス領域の１又は複数の表面に接触するのに適していることが知られる任意の元素金属又は金属合金である。いくつかの実施形態において、非天然材料層２２０は、裏側から暴露されたデバイス領域、例えば、トランジスタのソース／ドレイン（すなわち、ソース又はドレイン）領域に接触するのに適しているメタライゼーションである。
いくつかの実施形態において、非天然材料層２２０は、材料の積層体、例えば、Ｆゲート誘電体層及びゲート電極層の両方を含むＦＥＴゲートスタックである。一例として、非天然材料層２２０は、裏側から暴露された半導体デバイス領域、例えば、トランジスタチャネル領域に接触するのに適しているゲートスタックであってよい。デバイス層２１５に対するオプションとして説明される他の材料のいずれかは、デバイス層２１５の裏側の上方に堆積されもよい。例えば、非天然材料層２２０は、上記の酸化物半導体、ＴＭＤＣ又はトンネリング材料のいずれかであってよく、例えば、縦方向に積層されたデバイス階層を漸進的に製造するために、裏側上に堆積されてよい。
裏側ウェハレベル処理は、表側処理に適していることが知られる任意の方式で継続してよい。例えば、非天然材料層２２０は、任意の既知のリソグラフィ及びエッチング技術を用いて、能動デバイス領域、デバイスの分離領域、デバイスコンタクト・メタライゼーション又はデバイスインターコネクトにパターニングされてよい。裏側ウェハレベル処理は、異なるデバイスの端子をＩＣに結合する１又は複数のインターコネクトメタライゼーションレベルをさらに製造してよい。さらに、本明細書の他の場所で説明されるいくつかの実施形態において、裏側処理は、ＩＣ内の様々なデバイス端子に電力バスを相互接続するために使用されてよい。
いくつかの実施形態において、裏側処理は、セカンダリホスト基板に接合することを含む。そのような接合は、裏側（例えば、非天然）材料層を別の基板に接合するために、任意の層転写処理を使用してよい。そのような接合に従って、元のホスト基板は、表側積層体及び／又はデバイス層の表側を再露出させるべく、犠牲ドナーとして除去されてよい。そのような実施形態では、アセンブリのコアとして機能する第１のデバイス層を有するデバイス階層の反復的な左右交互の積層を可能にし得る。図２Ｇ及び図３Ｇに示されるいくつかの実施形態において、非天然材料層２２０に接合されるセカンダリホスト基板２４０は、少なくとも機械的支持を提供し、一方で、ホスト基板２０２は除去される。
任意の接合、例えば、限定されることはないが、熱圧着接合又は類似の焼結処理は、セカンダリホスト基板２４０を非天然材料層２２０に接合するために使用されてよい。いくつかの実施形態において、セカンダリホスト基板２４０の表面層及び非天然材料層２２０の両方は、熱圧着される連続的な誘電体層（例えば、ＳｉＯ）である。いくつかの他の実施形態において、セカンダリホスト基板２４０の表面層及び非天然材料層２２０の両方は、熱圧着される金属層（例えば、Ａｕ、Ｐｔなど）を有する。他の実施形態において、セカンダリホスト基板２４０の表面層及び非天然材料層２２０のうちの少なくとも１つは、パターニングされ、当該パターニングは、パターニングされた金属面（すなわち、トレース）及び包囲誘電体（例えば、分離）の両方を含み、ハイブリッド（例えば、金属／酸化）接合を形成するために熱圧着される。そのような実施形態に関して、セカンダリホスト基板２４０及びパターニングされた非天然材料層２２０における構造的なフィーチャは、接合処理中に（例えば、光学的に）位置合わせされてよい。いくつかの実施形態において、非天然材料層２２０は、デバイス層２１５において製造されるトランジスタの端子に結合される１又は複数の導電性裏側トレースを含む。導電性裏側トレースは、例えば、セカンダリホスト基板２４０上のメタライゼーションに接合されてよい。
代替的な実施形態において、セカンダリドナー基板は、非天然材料層２２０に接合される。図３Ｇに示されるアセンブリは、そのような実施形態にも適用可能である。しかしながら、ホスト基板２０２は、例えば、ドナー基板２０１について上述したものと実質的に同じ態様で、少なくともセカンダリドナー基板の裏側処理が完了するまで除去されない。このように、任意の数のドナー基板は、ホスト基板２０２により提供されるサポートに依存して、積層され、薄くされ得る。そのようなサポートが、もはや必要とされなくなった後に、ホスト基板２０２は、（例えば、ホスト基板２０２は、ドナー基板２０１と向かい合わせ（ｆａｃｅ‐ｔｏ‐ｆａｃｅ）で接合された場合）薄くされてよい。
ホスト（又はセカンダリドナー）基板に対するデバイス階層の接合は、デバイス層の表側処理が完了する前後に、デバイス層の表側及び／又は裏側から進められてよい。接合処理は、ドナー基板上のデバイス（例えば、トランジスタ）の表側の製造が実質的に完了した後に実行されてよい。代替的にホスト（又はセカンダリドナー）基板の接合は、ドナー基板上のデバイス（例えば、トランジスタ）の表側の製造を完了する前に実行されてよく、その場合、ドナー基板上のデバイス層の表側は、ホスト（又はセカンダリドナー）基板への裏側接合の後に、追加の処理を受けてよい。例えば、図２Ｈ及び図３Ｈにさらに示されるように、表側処理は、デバイス層２１５の表側を再露出させるためにホスト基板２０２の除去を含む。この時点で、ドナー・ホスト基板アセンブリ２０３は、非天然材料層２２０を通じてデバイス層２１５に接合されるセカンダリホスト基板２４０を含む。
図３Ｉは、いくつかの実施形態に従う、表側及び裏側メタライゼーションをさらに示すデバイス層２１５の拡大図を示す。図３Ｉでは、ホスト基板は、図示されておらず、例えば、デバイスパッケージング処理中に除去される。デバイス層２１５は、分離誘電体４８０により包囲される複数の半導体本体３１０を含む。半導体本体３１０のそれぞれは、例えば、１又は複数のＦｉｎＦＥＴから成るコンポーネントであってよい。表側インターコネクトメタライゼーション３３３は、層間誘電体（ＩＬＤ）内に埋め込まれた複数のインターコネクトメタライゼーションレベル３２０を含む。裏側インターコネクトメタライゼーション３３４は、層間誘電体（ＩＬＤ）内に埋め込まれた複数のインターコネクトメタライゼーションレベル３２１を含む。表側インターコネクトメタライゼーション３３３及び裏側インターコネクトメタライゼーション３３４は、例えば、以下でさらに説明されるように、異なる材料組成及び／又は寸法を有してよい。インターコネクトメタライゼーション３３３及び３３４のそれぞれは、これらのより低いレベルから緩和される寸法を通常有する高いレベルを有する任意の数のレベルを有してよい。表側インターコネクトメタライゼーション３３３及び裏側インターコネクトメタライゼーション３３４の両方と完全に相互接続された場合、デバイス層２１５は、１つのＩＣ階層３５０である。ＩＣ階層は、１つのみ又は両方の表側インターコネクトメタライゼーション及び裏側インターコネクトメタライゼーションを含んでよい。単一のＩＣ階層は、任意の適切な技術に従ってパッケージ化されてよい。代替的に、上述したように、ＩＣ階層は、別のデバイス階層を含むセカンダリホスト基板又はドナー基板と接合されてよい。
図３Ｊは、いくつかの実施形態に従う、３Ｄ ＩＣ３６０に接合される複数のＩＣ階層３５０をさらに示す。各ＩＣ階層３５０は、デバイス層２１５を含み、例えば、本明細書の他の場所で説明される特性のいずれかを有する。示されるように、３Ｄ ＩＣ３６０は、バルク結晶基板材料と関連付けられる厚さのオーバヘッドのいずれかを欠いている。そのような材料がない場合、３Ｄ ＩＣ３６０は、ミクロン厚ＴＳＶ構造を有していない。むしろ、ＩＣ階層３５０は、接合３９０を通じて互いに結合し、当該接合は、任意の適切な接合技術、例えば、限定されることはないが、熱圧縮接合又は半田接合であってよい。接合３９０は、別個のＩＣ階層のインターコネクトメタライゼーションフィーチャ間における適切なアラインメントを実現すべく、十分な形状の２つのインターコネクトメタライゼーション層間にある。任意の数のＩＣ階層３５０は、例えば、本明細書で説明される技術の１又は複数に従って、接合されてよい。いくつかの実施形態において、ＩＣ階層のペアは、（表側と表側とが）向かい合って接合される。いくつかの実施形態において、ＩＣ階層のペアは、（裏側と裏側とが）背中合わせで接合される。いくつかの実施形態において、ＩＣ階層のペアは、（表側と裏側とが）向かい合わせで接合され、表側と裏側との区別は、実装に依存する。少なくとも４つのＩＣ階層を有するいくつかの実施形態において、ＩＣ層の第１の（内側の）ペアは、向かい合わせ（ｆａｃｅ‐ｔｏ‐ｆａｃｅ）で接合され、一方で、第１のペアのそれぞれは、ＩＣ層の第２の（外側の）ペアの個々のそれぞれと背中合わせ（ｂａｃｋ－ｔｏ‐Ｂａｃｋ）に接合される。
図５は、いくつかの実施形態に従う裏側暴露方法を示すフロー図５０１である。方法５０１は、例えば、工程１２０（図１）の一部のように、及び、図２Ｃ～図２Ｅ及び図３Ｃ～図３Ｅに示されるように、例えば、ドナー・ホスト基板アセンブリのキャリア層及び介在層の少なくとも一部を除去するために使用されてよい。方法５０１は、工程５０５において、ドナー・ホスト基板アセンブリの入力から始まる。いくつかの実施形態においては、工程５０５において受容されるドナー・ホスト基板アセンブリは、図３Ｂに示されるようなドナー・ホスト基板アセンブリ２０３である。工程５１０では、ドナー・ホスト基板内のキャリア層の厚さは、ポリッシング（例えば、ＣＭＰ）及び／又はウェット又はドライ（例えば、プラズマ）エッチング処理を通じてエッチングされる。キャリア層の組成に適していることが知られる任意のグラインド、ポリッシング、及び／又は、マスキングされた又はマスキングされていないウェット／ドライエッチング処理は、工程５１０で使用されてよい。例えば、キャリア層がＩＶ族半導体（例えば、シリコン）である場合、半導体を薄くするのに適していることが知られるＣＭＰスラリーが、工程５１０で使用されてよい。別の例として、ＩＶ族半導体へのエッチングフィーチャに適していることが知られる任意のウェットエッチャント又はプラズマエッチング処理が工程５１０で使用されてもよい。
いくつかの実施形態において、工程５１０は、介在層に対して実質的に平行な破砕面に沿ってキャリア層を劈開することにより進められる。劈開又は破砕処理は、バルク質量として、キャリア層のかなりの部分を除去するために利用されてよく、キャリア層を除去するのに必要とされるポリッシング又はエッチング時間を減少させる。例えば、キャリア層が４００～９００μｍの厚さである場合、１００～７００μｍが剥離されてよい。ウェハレベルの破砕を促進させることで知られる任意のブランケット注入が工程５１０で使用されてよい。いくつかの例示的な実施形態において、軽元素（例えば、Ｈ、Ｈｅ又はＬｉ）が、破砕面が所望されるキャリア層内の均一なターゲット深さに注入される。 そのような劈開処理に続いて、ドナー・ホスト基板アセンブリに残るキャリア層の厚さは、次に、ポリッシング又はエッチングされて、除去を完了してよい。代替的に、キャリア層が破砕、研削、ポリッシング及び／又はエッチングされない場合、工程５１０では、キャリア層のより大きい厚さを除去するために用いられてよい。
工程５１５では、介在層の露出が検出される。検出工程５１５では、デバイス層の露出の前に、ドナー基板の裏側表面が介在層に進んだ場合に識別される。キャリア層及び介在層に使用される材料間の遷移を検出するのに適していることで知られる任意の終点検出技術が、工程５１５で実施されてよい。いくつかの実施形態において、１又は複数の終点基準は、工程５１０のポリッシング及び／又はエッチング中に、ドナー基板の裏側表面の光の吸収又は放射における変化を検出することに基づいている。いくつかの他の実施形態において、終点基準は、ドナー基板の裏側表面のポリッシング又はエッチング中に、副生成物の光の吸収又は放射における変化に関連付られている。例えば、キャリア層のエッチング中の副生成物と関連付けられる吸収又は放射波長は、キャリア層及び介在層の異なる組成に応じて変化してよい。他の実施形態において、終点基準は、ドナー基板の裏側表面をポリッシング又はエッチング中の副生成物における種の質量における変化と関連付られている。例えば、工程５１０の副生成物は、四重極質量解析器を通じてサンプリングされてよく、種の質量における変化は、キャリア層及び介在層の異なる組成と相関があってよい。別の例示的な実施形態において、終点基準は、ドナー基板の裏側表面と、ドナー基板の裏側表面と接触するポリッシング面との間の破砕における変化と関連付られている。
キャリア除去処理における不均一性が、キャリア層と介在層との間のエッチング速度の差分により軽減されて得るので、除去処理が介在層に対するキャリア層に選択的である場合、介在層の検出が強化される。さらに、研削、ポリッシング及び／又はエッチング工程５１０が、キャリア層が除去される速度より十分に遅い速度で介在層を除去する場合、検出工程５１５が省略される。終点基準が、工程５１５で使用されない場合、介在層の厚さがエッチングの選択に十分である場合に、予め定められた固定の持続時間の研削、ポリッシング及び／又はエッチング工程５１０は、介在層の材料で停止されてよい。キャリアが半導体であり、介在層が誘電体であるいくつかの例では、キャリアのエッチング速度と介在層エッチング速度との比は、３：１～１０：１又はそれより大きくであってよい。工程５１０で使用されるＣＭＰプロセスは、半導体（例えば、シリコン）と、例えば、隣接するデバイス領域間の電気的な分離のような、デバイス層を包囲し、かつ、介在層内に埋め込まれる誘電体材料（例えば、ＳｉＯ）との間で、例えば、非常に高い選択性（例えば、１００：１～３００：１又はそれより大きい）を提供するスラリーを使用してよい。
介在層を露出すると、介在層の少なくとも一部は、工程５２０で除去されてよい。例えば、介在層の１又は複数のコンポーネント層が除去され得る。しかしながら、工程５２０は任意である。介在層の厚さは、例えば、ポリッシングにより均一に除去され得る。代替的に、介在層の厚さは、マスク又はブランケットエッチング処理を用いて除去され得る。工程５２０は、工程５１５でキャリアを薄くするために使用されるのと同一のポリッシング又はエッチング処理を使用してよい、又は、別個の処理パラメータを用いた別個の処理であってよい。例えば、介在層は、キャリア除去処理をエッチングストップに提供し、工程５２０は、デバイス層の除去にわたる介在層の除去に都合がよい様々なポリッシング又はエッチング処理を使用してよい。数百ナノメートルより小さい介在層の厚さが除去される場合、除去処理は、キャリア層の除去に使用され場合より、ウェハ全体の均一性のために比較的遅く、最適化され、より正確に制御され得る。工程５２０で使用されるＣＭＰプロセスは、半導体（例えば、シリコン）と、例えば、隣接するデバイス領域間の電気的な分離のような、デバイス層を包囲し、かつ、介在層内に埋め込まれる誘電体材料（例えば、ＳｉＯ）との間で、例えば、非常に高い選択性（例えば、１００：１～３００：１又はそれより大きい）を提供するスラリーを使用してよい。
デバイス層が介在層の除去の完了を通じて暴露される実施形態に関して、裏側処理は、デバイス層内のデバイス層の露出させた裏側又は特定のデバイス領域に対して開始してよい。いくつかの実施形態において、裏側デバイス層の処理は、デバイス層、例えば、ソース／ドレイン領域において以前に製造された介在層とデバイス領域との間に配置されたデバイス層の厚さを通じた、さらなるポリッシング又はウェット／ドライエッチングを含む。
キャリア層、介在層又はデバイス層の裏側がウェット及び／又はプラズマエッチングで窪みが作られたいくつかの実施形態において、そのようなエッチングは、デバイス層の裏側表面への顕著な非平面性又はトポグラフィを与えるパターニングエッチング又は物質的に選択的なエッチングであってよい。さらに本明細書の他の場所で説明されるように、パターニングは、単一のデバイス構造内（すなわち、「セル内」パターニング）にあってよい、又は、複数（例えば、すべて）のデバイスセル（すなわち、「セル間」パターニング）にわたってよい。いくつかのパターニングエッチングの実施形態において、介在層の少なくとも部分的な厚さは、裏側デバイス層のパターニングに対するハードマスクとして使用される。従って、工程５２０におけるマスクエッチングは、対応してマスクされるデバイス層のエッチングと前置きしておいてよい。
方法５０１の出力は、介在層の裏側、デバイス層の裏側、及び／又は、デバイス層内の１又は複数の半導体領域の裏側、及び／又は、表側メタライゼーションがデバイス層内又はデバイス層を通じて形成されるトポグラフィに堆積されていた場所が暴露された表側メタライゼーションを有するＩＣデバイスを含むドナー・ホスト基板アセンブリである。これらの暴露された領域のいずれかの追加の裏側処理は、次に、方法５０１の下流で実行され得る。いくつかの例示的な実施形態において、方法５０１の下流で実行される裏側処理は、例えば、さらに本明細書の他の場所で説明されるように、暴露領域の上方での非天然材料の堆積を含む。
図６は、いくつかの実施形態に従う、ＩＣダイ２１１の拡大図及びＩＣダイ２１１内に配置された論理トランジスタ構造６０４のさらなる拡大図を用いたドナー基板２０１の平面図である。上述したように、ドナー基板２０１は、例えば、方法１０１（図１）に入力されてよい。図６をさらに参照すると、複数の論理トランジスタ構造６０４は、ＩＣダイ２１１内のデバイス層のエリアにわたって配列される。追加のデバイスセル６０２は、例えば、メモリセル、パワートランジスタ構造、ＲＦトランジスタ構造又は光デバイスセルなどのいずれかであってよい。トランジスタ構造６０４は、いくつかの例示的な実施形態に従う、ソース端子、ドレイン端子及びゲート端子を有する電界効果ＦＥＴを含む。いくつかの実施形態において、ソース端子及びドレイン端子は、同一の導電型を有する半導体を含む。他の実施形態において、ソース端子及びドレイン端子は、相補的な導電型を有する半導体（すなわち、トンネルＦＥＴ又はＴＦＥＴ）を含む。ＦＥＴは、ヘテロ接合（すなわち、ＨＦＥＴ）を含んでもよく、チャネルがＩＩＩ－Ｖ又はＩＩＩ－Ｎ材料を含む場合、高電子移動度トランジスタ（ＨＥＭＴ）としてみなされてもよい。図６において、トランジスタ構造６０４内の実線は、他の材料を覆うように形成された突出した材料、又は、トランジスタ構造の階層内の破線で示される構造的なフィーチャを示す。図６内の太い一点鎖線は、断面図に沿って図８Ａ、図８Ｂ、図８Ｃ、図９Ａ、図９Ｂ、図９Ｃ及び図１１Ａ、図１１Ｂ、図１１Ｃとしてさらに提供される面Ａ‐Ａ'、Ｂ－Ｂ'及びＣ－Ｃ'を示し、図番号における文字は、同じ文字により指定される断面図に対応する。
図６にさらに示されるように、トランジスタ構造６０４は、表側フィールド分離誘電材料６８０内に埋め込まれる半導体本体６１０を有する裏側基板６０５によりサポートされる。いくつかの実施形態において、裏側基板６０５は、キャリア層（例えば、図３Ａのキャリア層２０５）を含む。いくつかの実施形態において、介在層（不図示）は、トランジスタ構造６０４から裏側基板６０５を分離する。いくつかの他の実施形態において、裏側基板６０５は、キャリア層（例えば、図３Ａのキャリア層２０５）及び介在層（例えば、図３Ａの介在層２１０）の両方を含む。一例では、トランジスタ構造６０４は、ドナー基板２０１（図３Ａ）上に製造される。特定の実施形態において、トランジスタセル６０４は、非プレーナ型ＦＥＴ、例えば、ＦｉｎＦＥＴ、Ｔｒｉ‐ゲート及びｏｍｅｇａ－ゲートなどを含む。図６をさらに参照すると、トランジスタ構造６０４は、第１及び第２の半導体本体６１０のそれぞれのチャネル領域にわたってストラッピングするゲート電極６７３を含む。２つの半導体本体６１０が図６に示されるが、非プレーナ型ＦＥＴが、そのような半導体本体を１又は複数含んでよい。いくつかの例示的な実施形態において、半導体本体６１０は、ドナー基板２０１のデバイス層から由来する少なくとも１つの半導体領域を含む。例えば、半導体本体６１０内のトランジスタチャネル領域は、図３Ａの半導体デバイス層２１５から派生したものであってよい。そのため、半導体本体６１０は、電界効果トランジスタに適しているドナー基板のデバイス層（例えば、図３Ａに示されるデバイス層２１５）について上記の組成のいずれかを有する１又は複数の半導体領域を含んでよい。材料例は、限定されないが、ＩＶ族半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）、ＩＩＩ－Ｖ族半導体（例えば、ＧａＡ、ＩｎＧａＡ、ＩｎＡ、ＩｎＰ）、ＩＩＩ－Ｎ族半導体（例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ）、酸化物半導体、ＴＭＤＣ、グラフェンなどを含む。いくつかの有利な実施形態において、半導体本体６１０は単結晶である。
図６にさらに示されるように、ソース／ドレインメタライゼーション６５０は、ゲート電極６７３に隣接して配置され、また、半導体本体６１０にわたって延在する。図示された実施形態において、ソース／ドレインメタライゼーション６５０は、再成長又は隆起したソース／ドレイン半導体６４０上に配置され、さらに半導体本体６１０と接触して配置される。ソース／ドレイン半導体６４０は、ｎ型又はｐ型の導電性を与える電気的に活性な不純物でドープされてもよい。いくつかの例示的な実施形態に関して、ソース半導体及びドレイン半導体６４０の両方は、同一の導電型（例えば、ＮＭＯＳについてｎ型及びＰＭＯＳについてｐ型）にドープされる。代替的な実施形態（例えば、トンネリングＦＥＴ）において、ソース半導体及びドレイン半導体６４０は、相補的な導電性（例えば、ｎ型ソース及びｐ型ドレイン）を有するべくドープされる。ソース／ドレイン半導体６４０は、半導体本体６１０と適合する任意の半導体材料、例えば、限定されることはないが、ＩＶ族半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）、及び／又は、ＩＩＩ－Ｖ族半導体（例えば、ＩｎＧａＡ、ＩｎＡ）、及び／又は、ＩＩＩ－Ｎ族半導体（例えば、ＩｎＧａＮ）、及び／又は、（金属）酸化物半導体であってよい。
電気的に絶縁したスペーサ誘電体６７１は、ソース／ドレインメタライゼーション６５０及び／又はソース／ドレイン半導体６４０からゲート電極６７３を横方向に分離する。ソース／ドレインメタライゼーション６５０は、ドープされたソース／ドレイン半導体６４０を用いてオーミック又はトンネリング接合を形成する１又は複数の金属（例えば、Ｔｉ、Ｗ，Ｐｔ、これらの合金及び窒化物）を含んでよい。スペーサ誘電体６７１は、誘電体又は任意の誘電体、例えば、限定されることはないが、二酸化ケイ素、窒化ケイ素又はシリコン酸窒化物、又は、４．０以下の比誘電率を有する任意の既知のｌｏｗ‐ｋ材料であってよい。１つのゲート電極６７３のみが、単一の論理トランジスタ構造の一部として実線で示されるが、例示的な第２のゲート電極６７３は、隣接するトランジスタ構造と関連付けられるように破線で描かれている。第２のゲート電極はまた、スペーサ誘電体６７１により、メタライゼーション６５０及び／又はソース／ドレイン半導体６４０から横方向に分離される。
図７は、いくつかの実施形態に従うトランジスタの裏側分離の方法を示すフロー図７０１である。方法７０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるトランジスタ構造の階層の形成をさらに例示する。方法７０１は、図１～図５のコンテキストにおける上記で紹介された技術がどのように、裏側分離構造をデバイス階層に提供するように適用され得るかをさらに示す。本明細書の他の場所で説明されるように、そのゆな階層は、潜在的に非常に高い縦方向のセル密度（例えば、高い階層数／マイクロメートル厚）を有する３Ｄ ＩＣに縦方向に積層されるのに適している。方法７０１は、例えば、隣接するデバイス間の基板を通じたリークを減少させることにより、トランジスタの電気的な分離を向上させ得る。方法７０１は、入力７０５でドナー基板のデバイス層を使用するトランジスタ構造を含むドナー基板から始まる。トランジスタ構造は、図６に示されるように、例えば、３つの端子を含む表側から製造されるように、完全に動作可能であってよい。代替的に、裏側処理が完了するまで、トランジスタ構造が動作可能とならないように、１又は複数の端子が存在しなくてよい。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、特に、キャリア層及び／又は介在層は、方法７０１を実行するのに必要とされない。工程７１０では、ドナー・ホスト基板アセンブリは、例えば、本明細書の他の場所（例えば、以下の方法１０１）で説明されるように、形成される。工程７１５では、トランジスタ階層―ホスト基板アセンブリを形成するために、少なくともドナー基板の一部を除去することにより、トランジスタ構造の裏側が暴露される。次に、分離誘電体は、例示的な実施形態では半導体又は金属の表面である暴露された裏側表面の上方に堆積されてよい。工程７２０では、裏側の分離されたトランジスタ階層―ホスト基板アセンブリは、方法７０１から出力され、いつでも、さらなる処理、例えば、以下の方法１０１の後続の反復（図１）を受けることができる。
図８Ａ、図９Ａ、図１０Ａ及び図１１Ａは、いくつかの実施形態に従って、方法７０１における工程が実行されるときの図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４の断面図を示す。図８Ｂ、図９Ｂ、図１０Ｂ及び図１１Ｂは、いくつかの実施形態に従って、方法７０１における工程が実行されるときの図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示す。図８Ｃ、図９Ｃ、図１０Ｃ及び図１１Ｃは、いくつかの実施形態に従って、方法７０１における工程が実行されるときの図６に示されるＣ‐Ｃ'面に沿うトランジスタ構造６０４の断面図を示す。特に、トランジスタ構造６０４が、半導体本体の複数の面に結合するゲート電極を用いた非プレーナ型トランジスタ構造を示す一方で、方法７０１は、プレーナ型トランジスタ構造に類似した様式に適用されてもよい。
図８Ａ～図８Ｃは、ドナー基板の表側処理の後の例示的なトランジスタ構造に存在する構造を示す。半導体本体６１０は、フィンの高さＨｆ分だけ、縦方向（例えば、ｚ次元）に伸びるフィン構造である。半導体本体６１０は、チャネルの高さＨｃを有するチャネル部を含む。いくつかの例示的な実施形態において、チャネルの高さＨは、デバイス層２１５を含む。図８Ａ～図８Ｃに示される実施形態において、半導体本体６１０は、デバイス層２１５も含むサブフィンの高さＨｓｆを有するサブフィン部分をさらに含む。トランジスタ半導体本体６１０は、例えば、デバイス層２１５のパターニングされた前側リセスエッチングを用いて形成されていてよい。さらに本明細書の他の場所で説明されるように、半導体フィン本体は、サブフィン半導体が介在層２１０のコンポーネント（図３Ａ）であってよい一方で、デバイス層２１５がチャネル部のみであってよい場合、チャネル部とは異なる組成のサブフィン半導体を代替的に含んでよい。代替的に、サブフィン半導体は、デバイス層２１５と裏側基板６０５との間のスペーサを考慮してよく、サブフィン半導体とキャリア層との間の介在層をさらに含んでよい。半導体本体６１０の１又は複数の側壁を包囲するのは、フィールド分離誘電体６８０である。フィールド分離誘電体６８０は、横方向（例えば、ｘ又はｙ次元）に隣接するトランジスタ間に電気的な分離を提供するのに適している１又は複数の材料であってよい。いくつかの例示的な実施形態において、フィールド分離誘電体６８０は、二酸化ケイ素を含む。他の材料、例えば、限定されることはないが、ＳｉＮ ＳｉＯＮ、ＳｉＯＣ、ポリイミド、ＨＳＱ又はＭＳＱも可能である。いくつかの実施形態において、フィールド分離誘電体６８０及び半導体本体６１０のサブフィン部分は、キャリア除去処理が停止される介在層を作成する。
トランジスタ半導体本体６１０のチャネル部と交差するゲート誘電体８４５の上方に配置されるゲート電極６７３を含むゲートスタックは、図８Ａ及び図８Ｂにさらに示される。ソース／ドレインメタライゼーションとソース／ドレイン半導体６４０との交点が図８Ｃにさらに示される。半導体本体のチャネル部は、ゲートスタックに結合され、側壁の高さＨｃを有し、側壁の高さＨｃは、サブフィンのｚ方向の高さＨｓｆを有するサブフィンよりも低い。半導体本体６１０に適していることで知られる任意のゲートスタックの材料が利用され得る一方で、いくつかの例示的な実施形態では、ゲートスタックは、（９より大きいバルク比誘電率を有する）ｈｉｇｈ－ｋの誘電体材料及び半導体本体６１０に適している仕事関数を有する金属ゲート電極を含む。例示的なｈｉｇｈ－ｋ材料は、金属酸化物、例えば、限定されないが、ＡＩ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘを含む。ケイ酸塩、例えば、限定されないが、ＨｆＳｉＯｘ又はＴａＳｉＯｘは、いくつかの半導体本体組成（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩＩＩ－Ｖ）に適していてもよい。ゲート電極６７３は、５ｅＶ以下の仕事関数を有する点で有利であり得、元素金属層、金属合金層又はこれらのいずれか一方又は両方の積層構造を含んでよい。いくつかの実施形態において、ゲート電極は、金属窒化物、例えば、ＴｉＮ（例えば、４．０～４．７ｅＶ）である。ゲート電極は、Ａｌ（例えば、ＴｉＡｌＮ）であってもよい。他の合金成分が、ゲート電極６７３、例えば、限定されることはないが、Ｃ、Ｔａ、Ｗ，Ｐｔ及びＳｎにおいて使用されてもよい。
図８Ａ～図８Ｃは、表側表面の上方に配置される表側積層体６９０をさらに示す。表側積層体６９０は、制限なく変化し得、例えば、任意の数のバックエンドインターコネクトメタライゼーションレベルを含み得るトランジスタ構造の階層の一部として破線で示される。そのようなレベルは、半導体本体６１０から、及び／又は、１又は複数の中間誘電体（ＩＬＤ）層により互いから分離されてよい。介在層及び／又はキャリア層をさらに含むかもしれない裏側基板６０５は、裏側表面の上方に配置される。
図９Ａ～図９Ｃは、ホスト基板２０２に対するドナー基板の接合の後のトランジスタ構造６０４を示す。ホスト基板２０２は、本明細書の他の場所で説明される特性のいずれかを有してよい。示されるように、ホスト基板２０２は、例えば、熱圧着接合により、表側積層体６９０の表側表面に接合される。図９Ａ～図９Ｃにさらに示すように、裏側基板６０５は、除去されており、介在層２１０の裏側表面９１１を露出する。裏側基板６０５は、任意の技術、例えば、限定されることはないが、方法５０１（図５）により除去されてよい。マーカ又はエッチングストップは、例えば、フィールド分離誘電体６８０の裏側を暴露する前に、キャリアの除去工程を終了するときに、介在層２１０内に存在していてもよい。
図１０Ａ～図１０Ｃは、半導体本体６１０の裏側１０１２の暴露の後のトランジスタ構造６０４を示す。トランジスタ半導体本体６１０の裏側を暴露するために、トランジスタ半導体本体６１０がアンカー留めされていたバルク半導体の部分は、例えば、工程５２０（図５）について上述したように、ポリッシング、及び／又は、ウェット及び／又はドライエッチング処理を用いてリセスエッチングされてよい。誘電体（例えば、ＳｉＯ２）よりもデバイス層半導体（例えば、Ｓｉ）の高いエッチング速度を有する選択性の高い（例えば、２００～３００：１）ＣＭＰスラリーが使用されるいくつかの例示的な実施形態において、介在層２１０の裏側ポリッシュは、フィールド分離誘電体６８０を露出したときに停止され得る。任意の量のオーバーエッチ（オーバーポリッシュ）は、半導体本体６１０のサブフィン部分及び隣接するフィールド分離誘電体６８０を有する介在層をさらに薄くすることにより、サブフィンの高さＨｓｆを低減するように実行されてよい。いくつかの実施形態において、トランジスタ構造内の１又は複数の半導体本体用のサブフィン全体が、裏側暴露工程中に除去され得る。
図１１Ａ～図１１Ｃは、トランジスタ半導体本体６１０の暴露された裏側の上方に裏側分離誘電体１１２０を堆積した後のトランジスタ構造６０４を示す。裏側分離誘電体１１２０は、トランジスタ半導体領域を露出するために除去された介在層の一部を置き換える非天然材料の一例である。裏側分離誘電体１１２０は、トランジスタの電気的な分離に適している任意の誘電材料であってよい。いくつかの例示的な実施形態において、裏側分離誘電体１１２０は、二酸化ケイ素である。しかしながら、特に、裏側分離誘電体１１２０は、ドナー基板に前もって組み込まれているのではなく、むしろ裏側暴露後に堆積されるので、例えば、絶縁体層が基板の埋め込み層として上流に提供されるＳＯＩ基板よりも、材料のより広い選択が可能となる。従って、いくつかの有利な実施形態において、裏側分離誘電体１１２０は、（例えば、バルク状態の材料について測定したとき）比誘電率が低い。そのような材料は、多くの場合、多くの表側の製造処理（例えば、ソース／ドレイン形成）と関連付けられる高温処理を維持することができない。裏側分離誘電体は、ｌｏｗ‐ｋ誘電材料、例えば、バックエンドインターコネクト積層体内の表側ＩＬＤとして適していることが知られるこれらのいずれかであってよい。いくつかの実施形態において、裏側分離誘電体１１２０は、フィールド分離誘電体６８０よりも大きくない、及び、より有利には、フィールド分離誘電体６８０より小さい比誘電率を有する。いくつかの実施形態において、裏側分離誘電体１１２０は、３．９より小さい、より有利には、３．５より小さい比誘電率を有する。いくつかの実施形態において、裏側分離誘電体１１２０は、表側積層体６９０内の１又は複数のＩＬＤ層と同一の組成を有する。例示的な裏側分離誘電体材料は、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ又はＭＳＱを含む。他のｌｏｗ－ｋ誘電体も可能である。同様に、３．９より高い比誘電率を有する他の誘電体材料（例えば、ＳｉＮ ＳｉＯＮ）も可能である。
図１１Ｄ～図１１Ｆは、半導体本体６１０の少なくとも一部の裏側分離誘電体１１２０との置換後のトランジスタ構造６０４を示す。図１１Ｄは、いくつかの実施形態に従う、図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４の図を提供する。図１１Ｅは、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示し、図１１Ｆは、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示す。いくつかの例示的な実施形態において、半導体本体６１０のサブフィン部分は、例えば、フィールド分離６８０の上方のサブフィン半導体に対して選択的な任意のエッチング処理を用いて、裏側からエッチングされる。裏側サブフィンのリセッションは、（例えば、チャネル半導体を含む）デバイス層２１５の裏側を暴露してもよく、しなくてもよい。次に、裏側分離誘電体１１２０は、結果として生じリセスに埋め戻される。代替的な実施形態において、デバイス層の下の介在層の一部は、分離誘電体に変換される。例えば、半導体本体６１０のサブフィン部分は、裏側分離誘電体１１２０に変換されてよい。いくつかの有利な実施形態において、デバイス層２１５の下の半導体本体６１０（例えば、シリコン）の少なくとも部分的な厚さは、裏側分離誘電体１１２０を形成するために、任意の既知の熱及び／又はウェット化学及び／又はプラズマエッチャント化学酸化プロセスを用いてＳｉＣに変換される。
図１２は、いくつかの実施形態に従う、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションを形成するための方法を示すフロー図１２０１である。方法１２０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるトランジスタ構造の階層の形成をさらに例示する。方法１２０１は、入力１２０５としてトランジスタ構造を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、特に、キャリア層及び／又は介在層は、方法１２０１を実行するために必要とされない。方法１２０１の入力において、トランジスタ構造は、完全に動作可能であってよく、例えば、図６に示されるように、３つの端子を含む。代替的に、裏側処理が完了するまでトランジスタ構造が動作可能とならないように、１又は複数の端子は、存在しなくてよい。
図１３は、あるソース／ドレインメタライゼーション６５０を欠いているトランジスタ構造１３０４の平面図である。太い一点鎖線は、断面図に沿って図１４Ａ～図１４Ｃ、図１５Ａ～図１５Ｃ及び図１６Ａ～図１６Ｃとしてさらに提供される面を示す。ソース又はドレインメタライゼーション６５０がない場合、ソース／ドレインメタライゼーション６５０に対するピッチ及び／又は限界寸法の制限、及び／又は、他の表側メタライゼーションレベル（例えば、ゲート電極６７３又はより高いメタライゼーションレベル）が緩和され得る点で有利である。例えば、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法１２０１（図１２）を用いて、第３の端子接続が製造されるまで、ソース又はドレインメタライゼーション６５０の欠如は、トランジスタ構造１３０４が操作不可能であることを表し得る。そのような裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションは、トランジスタ構造に電力レール（例えば、Ｖｃｃ）を結合してよく、トランジスタ構造の階層の両側に電力及び信号（ゲート電極の電圧）ルーティングを設置する点で有利である。類似の利点は、メモリセル、例えば、ＳＲＡＭ又は他のメモリセルについても可能である。例えば、ビット線、ソース線及び／又はワード線メタライゼーションは、１つのメモリセル階層の両側上にあってよい。特に、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法１２０１は、（例えば、すべてのデバイス端子を含む）表側から製造されるときに十分に機能的するトランジスタ構造に対して実施されてもよい。そのような実施形態に関して、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法１２０１は、トランジスタ階層の両側に配置されるインターコネクトトレースにソース／ドレイン・トランジスタ端子を巻きつけるために実施されてよく、ソース／ドレイン・コンタクト抵抗を低減し、及び／又は、トランジスタのソース／ドレイン半導体領域が、少なくとも２つの他の回路ノードに直接ファンアウトされる回路ノードとなることを可能にし得る点で有利である。
工程１２１０では、少なくとも１つのトランジスタのソース／ドレイン領域の裏側が暴露される。いくつかの実施形態において、トランジスタ構造の他の領域に対して選択的にソースドレイン領域を暴露するために、パターニングされた裏側リセスエッチングが工程１２１０において実行される。代替的に、ソース／ドレインの位置にあるソース／ドレイン半導体（又は任意の犠牲材料）は、表側から、他のトランジスタ領域よりも大きい深さへ拡張され、工程１２１０は、他のデバイス領域、例えば、チャネル半導体の露出の前に、ソース／ドレイン半導体（又は他の犠牲材料）を露出するときに停止されるパターニングされない裏側リセスエッチング又はポリッシングを伴ってよい。一旦暴露されると、方法１２０１は、ソース／ドレイン半導体及び／又はコンタクト・メタライゼーションが、ソース／ドレイン半導体の裏側の上方に堆積される工程１２１５で完了する。ソース／ドレイン半導体及び／又はコンタクト・メタライゼーションは、例えば、図１の工程１２５のコンテキストで上述したように、堆積され得る非天然材料のさらなる例である。
図１４Ａ、図１５Ａ及び図１６Ａは、いくつかの実施形態に従って、方法１２０１における工程が実行されるときの図１３に示されるＡ‐Ａ'面に沿うトランジスタ構造１３０４の断面図を示す。図１４Ｂ、図１５Ｂ及び図１６Ｂは、いくつかの実施形態に従って、方法１２０１における工程が実行されるときの図１３に示されるＢ‐Ｂ'面に沿うトランジスタ構造１３０４の断面図を示す。図１４Ｃ、図１５Ｃ及び図１６Ｃは、いくつかの実施形態に従って、方法１２０１における工程が実行されるときの図１３に示されるＣ‐Ｃ'面に沿うトランジスタ構造１３０４の断面図を示す。
図１４Ａ～図１４Ｃは、ドナー基板の表側処理に続く例示的なトランジスタ構造に存在する構造及びホスト基板２０２に対する接合を示す。図１４Ａ～図１４Ｃにさらに示されるように、裏側基板は、任意の技術、例えば、限定されることはないが、方法５０１（図５）により除去される。図１４Ａ～図１４Ｃに示される構造的なフィーチャは、同様の参照番号に関する上記の特性（例えば、図８Ａ～図８Ｃ及び図９Ａ～図９Ｃ）のいずれかを有してよい。エッチングマスク１４１０は、裏側基板の除去のときに視認可能な表側トランジスタフィーチャに位置合わせされる。ソース／ドレイン半導体に対するアラインメント６４０は、正確である必要はなく、最小化又は回避されるゲート電極６７３と重なる。エッチングマスク１４１０は、介在層２１０の一部のみを保護するためのものである。エッチングマスク１４１０は、例えば、裏側基板の別の介在層であってよい。代替的に、エッチングマスク１４１０は、キャリア層の除去中、介在層２１０の露出の後に堆積される誘電体（例えば、ＳｉＯ、ＳｉＮなど）であってよい。さらに他の実施形態において、エッチングマスク１４１０は、デバイス層２１５の裏側表面にわたって適用されるソフトマスク（例えば、感光性レジスト）である。保護されていないデバイス半導体領域１４１１は、次に、材料組成に適していることで知られる任意のウェット及び／又はプラズマエッチング処理を用いてリセスエッチングされる。例えば、エッチングマスクの上方のシリコンに対して選択性を有するドライエッチング及び／又はウェットエッチングは、シリコン半導体サブフィンの一部を選択的に除去し、トランジスタのソース／ドレインを暴露するために使用されてよい。
図１４Ｄ～図１４Ｆは、ドナー基板の表側処理に続く例示的なトランジスタ構造に存在する構造及びホスト基板２０２に対する接合を示す。図１４Ｄ～図１４Ｆにさらに示されるように、裏側基板は、任意の技術、例えば、限定されることはないが、方法５０１（図５）により除去される。図１４Ｄ～図１４Ｆに示される構造的なフィーチャは、同様の参照番号に関する上記の特性（例えば、図８Ａ～図８Ｃ及び図９Ａ～図９Ｃ）のいずれかを有してよい。本実施形態に関して、あるソース又はドレイン半導体６４０を選択的に暴露するために使用されるエッチングマスクはない。むしろ、表側処理は、チャネルの両側のソース半導体及びドレイン半導体６４０の２つの領域間のｚ方向の深さを差別化している。例示的な実施形態において、ソース半導体６４０は、半導体本体６１０の高さに実質的に等しい深さを有するが、示されたものより少ない又は大きい深さを有してもよい。
図１５Ａ～図１５Ｃは、図１４Ａ～図１４Ｃに示される構造の続きである。図１５Ａ～図１５Ｃに示されるように、トランジスタ半導体本体６１０のかなりの部分が、選択的な暴露リセス１５４０内で除去され、一方で、サブフィンの高さＨｓｆは、エッチングマスク１４１０により保護されるトランジスタ構造領域内で維持される。選択的な暴露リセス１５４０は、任意の深さ及び横寸法であってよい。例えば、選択的な暴露リセス１５４０は、半導体本体６１０のサブフィン部分（すなわち、介在層２１０の半導体部分）を完全に除去し、ソース／ドレイン半導体６４０を露出し得る。他の実施形態において、選択的な暴露リセス１５０４は、例えば、フィンの一方がＰＭＯＳ ＦＥＴを実装することを可能にするとともに、フィンの他方がＮＭＯＳ ＦＥＴを実装するために、フィンを２つに分離したフィンに分岐させる裏側フィンの切断として使用されてよい。一方で、表側処理に制限される場合、裏側フィンの分岐とともに、フィンの分岐は通常、フィンのパターニング中の処理の初期におけるものであり、表側処理のすべてを通じて画定される必要があるフィンの端部は存在しない。そのため、表側フィンの処理は、ＩＤゲートパターニングをさらに、単一のフィンにおいて共に製造されたＮＭＯＳ及びＰＭＯＳ ＦＥＴとより良く一致させ得る。裏側暴露のときに、個々のトランジスタは、裏側フィンの切断を通じて描かれてよい。
図１５Ｄ～図１５Ｆは、図１４Ｄ～図１４Ｆに示される構造の続きである。介在層２１０は、例えば、浅いソース／ドレインに対して深いトランジスタのソース／ドレインを選択的に暴露するために、ブランケットポリッシング又はエッチング処理を用いて、除去される。図１５Ｄ～図１５Ｆに示されるように、ディープソース／ドレイン半導体６４０は露出され、一方で、維持するサブフィンの高さＨｓｆは、他の領域のトランジスタ構造１３０４において維持される。
図１６Ａ～図１６Ｃは、図１５Ａ～図１５Ｃに示される構造の続きである。図１６Ａ～図１６Ｃは、ｐ型又はｎ型の不純物がドープされた裏側ソース／ドレイン半導体１６４０のエピタキシャル成長又は堆積後のトランジスタ構造１３０４、及び、裏側ソース／ドレインメタライゼーション１６５０の後続の堆積を示す。任意のエピタキシャル成長又は堆積処理が、裏側ソース／ドレイン半導体１６４０を形成するために使用されてよい。例えば、ソース／ドレイン半導体６４０を形成するために使用される同一のエピタキシャル又は堆積処理は、裏側ソース／ドレイン半導体１６４０を形成するために使用されてよい。同様に、任意の金属堆積処理は、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用されてよい。例えば、ソース／ドレインメタライゼーション６５０を形成するために使用されるものと同一の堆積処理は、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用されてよい。裏側ソース／ドレイン半導体１６４０は、半導体本体６１０の長手方向の長さＬｆより小さい長手方向の長さＬ１、及び、半導体本体６１０の横方向の長さに実質的に等しい横方向の長さＬ２を有する。したがって、例示的な実施形態において、ソース／ドレイン半導体６４０は、裏側ソース／ドレイン半導体１６４０よりも大きい横方向の長さＬ３を有する。同様に、表側及び裏側ソース／ドレイン半導体の長手方向の長さは異なっていてよい。例えば、裏側ソース／ドレイン半導体１６４０がトランジスタのソースとして動作可能であるいくつかの実施形態において、先端領域（例えば、僅かにドープされたソース半導体）は、トランジスタのドレインとして動作可能するソース／ドレイン半導体６４０に存在しないことが含まれていてよい。そのような選択的なソースの先端領域は、例えば、不純物がドープされた裏側ソース／ドレイン半導体１６４０のエピタキシャル成長中に形成され得る。先端のないトランジスタドレインは、例えば、より少ないドレイン誘発バリア低下（ＤＩＢＬ）を示し得、一方で、最も低いソースの抵抗は、先端のドープされたソース半導体に依存し得る。しかしながら、多くの場合、単独の表側処理を通じて、ＦＥＴのソース／ドレインアーキテクチャにおける非対称性を導入することは難しい。従って、ソース半導体から別々の表側／裏側処理へのドレイン半導体のデカップリング製造は、非対称なソース／ドレインアーキテクチャの形成を容易にし得る。
図１６Ａ～図１６Ｃにより表されるいくつかのさらなる実施形態において、裏側メタライゼーションの余分な表層（ｏｖｅｒ ｂｅｒｄｅｎ）は、ソース／ドレイン・コンタクト・メタライゼーションを用いてエッチングマスク１４１０及び／又は介在層２１０を再露出させるポリッシング（例えば、ＣＭＰ）により除去され、その結果、選択的な暴露リセス１５４０を埋め戻することで閉じ込められる。後続の裏側処理は、少なくともソース／ドレインメタライゼーション１６５０を電気的に結合する１又は複数の裏側インターコネクトメタライゼーションレベル（不図示）の製造をさらに含んでよい。そのようないくつかの実施形態において、そのような裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションレベルとは異なる組成である。例えば、表側インターコネクトメタライゼーションが、プライマリ銅（例えば、Ｃｕリッチな合金）である場合、裏側メタライゼーションは、銅の含有率が低い（例えばＡｌリッチな合金である）。表側インターコネクトメタライゼーションが銅の含有率が低い（例えば、Ａｌリッチな合金である）別の例では、裏側メタライゼーションは、プライマリ銅（例えば、Ｃｕリッチな合金）である。裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションの対応するレベルとは大きさ的に異なっていてもよい（例えば、大きくてもよい）。例えば、裏側インターコネクトメタライゼーションがトランジスタ構造に電力を供給するいくつかの実施形態において、裏側メタライゼーションは、より大きな横方向の幅及び／又は縦方向の高さ（例えば、ｚ次元）のラインを有する。より大きい寸法を有する裏側メタライゼーションは、電力レールが裏側メタライゼーションに閉じ込められ、信号線が表側メタライゼーションに閉じ込められるアーキテクチャにとって有利であり得る。より大きい寸法を有する裏側メタライゼーションは、長いバス線又はクロック分配線がデバイス階層の裏側に提供されるアーキテクチャにとっても有利であり得る。
図１６Ｄ～図１６Ｆは、図１５Ｄ～図１５Ｆに示される構造の続きである。図１６Ｄ～図１６Ｆにおいて、トランジスタ構造１３０４は、ディープソース／ドレイン半導体１６５０と接触する裏側ソース／ドレインメタライゼーション１６５０の堆積後を示す。任意の金属堆積処理は、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用され得る。例えば、ソース／ドレインメタライゼーション６５０を形成するために使用されるのと同一の堆積処理は、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用され得る。裏側ソース／ドレインメタライゼーション１６５０の形成は、例えば、任意の既知のダマシン配線メタライゼーション技術に従う、裏側誘電体１４１０の形成をさらに伴ってよい。
上記の説明は、裏側メタライゼーション構造のいくつかの例示的な例を提供してきたが、他の構造体が、実質的に同一の技術を用いて製造されてもよい。一般的に、デバイス階層で製造されるデバイスの任意の端子は、裏側メタライゼーション構造を有してよい。例えば、上記で示される裏側ソース及び／又はドレイン・コンタクト・メタライゼーションよりもむしろ（又はそれに加えて）、トランジスタの他の端子が、裏側メタライゼーションにより相互接続されてよい。例えば、３つの端子デバイスにおいて、第３の端子（例えば、ＦＥＴ内のゲート電極又はバイポーラ接合トランジスタ内のベース）は、裏側メタライゼーション構造を有してよい。同様に、４つの端子デバイスにおいて、第４の端子（例えば、浮遊本体タップ又はフィールドプレート）は、裏側メタライゼーション構造を有してよい。
従って、トランジスタ構造の裏側暴露は、トランジスタのゲート電極及び／又はチャネル半導体を露出することをさらに有してよい。いくつかの実施形態において、裏側ゲート電極処理は、それにより、ラップアラウンドゲート電極を有するナノワイヤトランジスタを形成するゲート電極を用いてトランジスタチャネルを完全に包囲するために使用される。さらに、又は、代替的に、露出されたゲート電極は、トランジスタ構造を含む階層の裏側上にさらに製造される裏側インターコネクトに結合されてよい。いくつかの他の実施形態において、裏側ゲート電極処理は、表側処理中に製造された犠牲ゲートマンドレル又はプレースホルダを置き換える。図１７は、いくつかの実施形態に従う、裏側トランジスタのゲート電極を形成するための方法を示すフロー図１７０１である。方法１７０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるトランジスタ構造の階層の裏側処理をさらに例示する。方法１７０１は、入力１７０５として、トランジスタ構造を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、特に、キャリア層及び／又は介在層は、方法１７０１を実行するために必要とされない。
トランジスタ構造は、入力１７０５として受容されるように完全に動作可能であってよく、例えば、図６に示されるような３つの端子を含む。代替的に、裏側処理が完了するまで、トランジスタ構造が動作可能とならないように、１又は複数の端子（例えば、ゲート電極）は、存在しなくてよい。工程１７１０では、トランジスタのゲート電極の裏側、犠牲ゲートマンドレル及び／又はトランジスタチャネル半導体は、裏側暴露処理中に露出される。いくつかの実施形態において、工程１７１０で実行される裏側暴露処理は、方法５０１（図５）の工程のうちの１又は複数を含む。裏側暴露処理は、例えば、少なくともドナー基板（例えば、キャリア層）の一部を除去することにより、半導体チャネル領域を暴露してよい。工程１７１５では、ゲートスタックは、デバイス階層の裏側から形成される。ゲートスタックは、半導体チャネルの裏側上に形成されてよく、チャネル半導体が、どの程度、工程１７１０で暴露されるかに依存して、半導体チャネルの表側上に形成されてもよい。方法１７０１は、トランジスタチャネル半導体の裏側の上方に配置されるゲート電極材料を含むトランジスタ構造の階層の出力で終了する。
いくつかの実施形態において、方法１７０１は、１又は複数の表側処理工程により容易される。例えば、表側処理中、トランジスタのゲート電極の深さ（例えば、ｚ次元の位置）、又は、ゲートのマンドレルは、１又は複数のソース／ドレイン領域を暴露することなく裏側からゲート電極又はゲートのマンドレルを暴露することを容易にするために、１又は複数のトランジスタのソース／ドレイン領域よりも大きくてよい。そのような表側処理と裏側処理との相乗効果を示すために、図１８Ａ～図２６Ａは、いくつかの例示的な実施形態に従って、例示的なトランジスタ構造６０４（図６）の平面図内の太い一点鎖線により示されるＡ‐Ａ'面に沿う断面図を提供する。図１８Ｂ～図２６Ｂは、いくつかの例示的な実施形態に従って、表側トランジスタ処理が実行されるときの例示的なトランジスタ構造６０４の平面図内の太い一点鎖線により示されるＢ‐Ｂ'面に沿う断面図を示す。示される表側トランジスタ処理は、例えば、本明細書の他の場所で説明される裏側処理の実施形態の上流で実行されてよい。例示では、半導体デバイス層は、アディティブ処理を用いて形成されるトランジスタのフィンである。代替的に、半導体層は、任意のサブトラクティブ処理（例えば、連続的な半導体デバイス層のパターニング）により形成されたトランジスタのフィンであってよい。
図１８Ａ及び図１８Ｂに示される実施形態において、トレンチ１８０９は、フィールド分離誘電体６８０に異方的にエッチングされ、トレンチ１８０９の底部において、裏側基板６０５の一部を露出する。いくつかの実施形態において、裏側基板６０５の露出された一部は、示されるように、リセスエッチングである。いくつかの実施形態において、トレンチ１８０９は、１０と２００ｎｍとの間のＣＤを有する。しかしながら、トレンチ材料のｚ方向の厚さ及びＣＤは、所望のトランジスタの通電幅に対して選択される予め決定されたフィンの高さに対して機能するアスペクト比を維持するために必要に応じて、スケーリングされてよい。図１９Ａ、図１９Ｂにさらに示されるように、サブフィン半導体１８１０は、トレンチ１８０９を部分的に埋め戻すために、基板シード表面に対して選択的にエピタキシャル成長される。いくつかの例示的な実施形態、サブフィン半導体１８１０は、裏側基板６０５の後続の除去に使用される介在層（例えば、図３Ａの２１０）として機能をさらに果たす。半導体デバイス層２１５は、トレンチ内に依然として含まれるサブフィンの表面から延びる半導体本体６１０として、サブフィンのシード表面からさらにエピタキシャル成長される。デバイス層２１５及びサブフィン半導体１８１０は、同一又は異なる組成であってよい。例えば、デバイス層２１５及びサブフィン半導体１８１０の両方は、シリコンであってよい。代替的に、デバイス層２１５は、第１の半導体合金であってよく、サブフィン半導体１８１０は、第２の半導体合金である。
エピタキシャルフィン成長の後に、包囲フィールド分離誘電体６８０は、図２０Ａにさらに描かれているように、デバイス層２１５の下の所望のレベルまで選択的に窪みが作られてよい。例示的な実施形態において、フィールド分離誘電体６８０は、隆起したソース／ドレイン再成長の準備において、デバイス層２１５を完全に露出させるのに十分に窪んでいる。表側処理におけるこの時点で、サブフィンの高さＨｓｆのサブフィン半導体１８１０は、フィールド分離誘電体６８０内に埋め込まれている。特に、フィンパターニングが裏側基板６０５にエッチングされるサブトラクティブなパターニングプロセスでは、図２０Ａに示されるのと実質的に同じフィン構造に到達し得る。そのような実施形態に関して、デバイス層２１５及びサブフィン半導体１８１０は、同じ半導体材料（例えば、両方ともシリコン）又は異なる半導体材料であってよい。
図２１Ａ及び図２１Ｂに示されるように、犠牲ゲート材料２１７３（例えば、ポリシリコン）を含むゲートスタックのマンドレルは、任意の従来技術を用いて、デバイス層２１５の上方に形成される。犠牲ゲート材料２１７３は、デバイス層２１５の少なくとも２つの側壁に形成されてよく、フィールド分離誘電体６８０にランディング（ｌａｎｄｉｎｇ）する。スペーサ誘電体６７１は、任意の従来技術を用いて、形成されてもよい。図２１Ａに描かれている実施形態に関して、犠牲ゲート材料２１７３は、任意のサブフィン材料１１０の側壁の一部を覆わないが、それは、分離誘電体のリセスに応じてよい。ゲートのマンドレルの形成の後に、ドープされた半導体（又は任意の犠牲材料）が、半導体デバイス層２１５のソース／ドレイン端部に形成される。いくつかの実施形態において、隆起したソース／ドレイン領域は、半導体デバイス層２１５に適している任意の組成から成る高濃度にドープされた半導体を堆積することにより形成される。図２２Ａ、図２２Ｂに示される例示的な実施形態において、エピタキシャル処理は、単結晶び「隆起したソース／ドレイン半導体６４０を形成するために使用される。図２３Ａ、図２３Ｂにさらに描かれているように、追加のフィールド分離誘電体６８０が、次に、隆起したソース／ドレイン半導体６４０の上方に堆積され、ゲートのマンドレルを用いて平坦化される。
図２４Ａ、図２４Ｂにおいて、犠牲ゲート材料２１７３は、包囲フィールド分離誘電体６８０に対して選択的に除去され、半導体デバイス層２１５を露出する。任意の従来技術は、犠牲ゲートマンドレルを除去するために用いられてよい。ゲートマンドレル除去の後に、露出させたフィールド分離誘電体６８０は、さらに、他の領域に対して選択的に窪みが作られてよく、それにより、リセス２４７０内のサブフィン半導体１８１０の少なくとも一部をさらに露出させる。示されるように、フィールド分離誘電体６８０は、窪みが作られた後、フィールド分離誘電体６８０内に埋め込まれたサブフィン半導体１８１０の一部は、トランジスタ半導体チャネルの領域内で、Ｈｓｆ，２に低減される。図２５Ａ、図２５Ｂにさらに示されるように、ゲート誘電体８４５及びゲート電極６７３を含むゲートスタックは、リセス２４７０内に堆積される。置換ゲートアプリケーションに適していることで知られる任意のゲートスタックの埋め戻し処理が実行されてよい。
ゲート電極の深さがデバイス層の深さより浅く延びるトランジスタに関して、例示的なトランジスタ構造６０４（図６）の平面図において太い一点鎖線により示されるＡ‐Ａ'、Ｂ‐Ｂ'及びＣ‐Ｃ'面に沿う断面図を示す図２６Ａ～図２６Ｃ、図２７Ａ～図２７Ｃ及び図２８Ａ～図２８Ｃにさらに示されるように、ゲート電極は、（例えば、方法１１０１の実施中に）裏側から暴露されてよい。そのような技術は、例えば、本明細書の他の場所で説明されるように、１又は複数のソース／ドレイン領域の暴露とさらに組み合わせられてよい。
図２６Ａ～図２６Ｃは、表側セル表面の上方に配置される表側積層体６９０をさらに示す。表側積層体６９０は、制限なく変化し得、例えば、任意の数のバックエンドインターコネクトメタライゼーションレベルを含み得るトランジスタ構造の階層の一部として破線で示される。ホスト基板２０２は、例えば、本明細書の他の場所で説明される特性のいずれかを有してよい。示されるように、ホスト基板２０２は、例えば、熱圧着接合により、表側積層体６９０の表側表面に接合される。図２６Ａ～図２６Ｃにさらに示されるように、ドナー基板の少なくとも一部は、除去されており、サブフィン半導体１８１０の裏側表面２６１１を露出する。ドナー基板は、任意の技術、例えば、限定されることはないが、方法５０１（図５）により薄く及び／又は除去されてよい。方法５０１において、例えば、介在層は、サブフィン半導体１８１０及びフィールド分離誘電体６８０のうちの１又は複数であってよい。代替的に、方法５０１で用いられる介在層は、裏側基板６０５の最も上の層であってもよい。
図２７Ａ～図２７Ｃは、ゲート電極６７３の裏側２７１２の暴露の後のトランジスタ構造６０４を示す。ゲート電極６７３の裏側を暴露するために、サブフィン半導体１８１０の部分が、例えば、工程５２５（図５）について上述したように、ポリッシング（例えば、ＣＭＰ）、及び／又は、ウェット及び／又はドライエッチング処理を用いてリセスエッチングされてよい。そのようなエッチング処理は、マスクされてもされなくてもよい。誘電体よりも高い半導体（例えば、Ｓｉ）のエッチング速度を有する選択性の高い（例えば、２００～３００：１）ＣＭＰスラリーが使用されるいくつかの例示的な実施形態において、デバイス層２１５の裏側ポリッシュは、ゲート誘電体８４５を露出するときに停止されてよい。任意の量のオーバーエッチ（オーバーポリッシュ）が実行されてよい。いくつかの実施形態において、トランジスタ構造内の１又は複数の半導体本体に対してサブフィン全体が、裏側暴露工程中に除去され得る。図２７Ａ～図２７Ｃに示される例示的な実施形態において、ソース／ドレイン半導体６４０が暴露され、かつ、ソース／ドレイン半導体６４０を露出する前に停止される暴露処理の前に、ゲート電極６７３は暴露される。
いくつかの実施形態に関して、裏側メタライゼーションは、ゲート電極６７３の裏側表面の上方に堆積される。例えば、低電力論理状態信号は、ゲート電極６７３に接触する裏側メタライゼーションを通じてＩＣの他のトランジスタ構造からトランジスタ構造６０４に通過され得る。従って、裏側メタライゼーションは、トランジスタ構造間のソース／ドレイン及びゲート電極のいずれか一方又は両方の相互接続を提供してよい。いくつかの他の実施形態において、ゲート電極６７３は、ゲート電極が、半導体本体のすべての面を包囲するナノワイヤ又はゲートオールアラウンド（ＧａＡ）トランジスタを形成するために、裏側から増大される。そのような実施形態に関して、半導体デバイス層２１５の裏側は、暴露され、裏側ゲートスタックは、半導体デバイス層２１５の裏側の上方に堆積され、ゲート電極６７３と相互接続される。
図２８Ａ～図２８Ｃは、裏側ゲート誘電体２８４５及び裏側ゲート電極２８７３を含む裏側ゲートスタックの堆積後のトランジスタ構造６０４をさらに示す。この例示的な実施形態に示されるように、裏側ゲートスタックは、半導体デバイス層２１５の暴露された表面上に直接堆積される。デバイス層２１５を暴露するために、サブフィン半導体１８１０の任意の残りの部分は、（例えば、ウェット又はドライ化学エッチングを用いて）選択的にエッチングされてよく、図２８Ａ～図２８Ｃに示されるように、ゲート電極６７３及び／又はフィールド分離誘電体６８０の裏側表面に対する半導体フィンの裏側表面に窪みを作る。サブフィン半導体１８１０が、デバイス層２１５とは異なる組成を有する実施形態に関して、リセスエッチングは、デバイス層２１５に対してさらに選択的であってよく、デバイス層２１５を露出するときに、事実上停止する。サブフィン半導体１８１０がデバイス層２１５と同一の組成を有してよく（例えば、両方がデバイス層からパターニングされたフィンのシリコンであり）、リセスエッチングは、予め定められた固定の持続時間であってよい、又は、不純物ドーパント界面で停止されてよい。
裏側ゲート誘電体２８４５は、暴露されたデバイス層２１５の上方又は暴露されたデバイス層２１５上に堆積される。裏側ゲート誘電体２８４５は、トランジスタ半導体領域の裏側の上方に堆積された非天然材料の別の例である。裏側ゲート誘電体２８４５は、電界効果トランジスタに適していることで知られる任意の誘電材料であってよい。いくつかの例示的な実施形態において、裏側ゲート誘電体は、ゲート誘電体８４５に関して本明細書の他の場所で説明される材料のいずれかであり、同一の材料であってよい。
裏側ゲート誘電体２８４５の上方に、及び／又は、ゲート電極６７３の暴露された表面上に直接、堆積され得る、裏側ゲート電極２８７３は、トランジスタ半導体領域の裏側の上方に堆積される非天然材料の別の例である。裏側ゲート電極２８７３は、ゲート電界効果トランジスタに適していることで知られる任意のドープされた半導体又は金属であってよい。いくつかの例示的な実施形態において、裏側ゲート電極２８７３は、ゲート電極６７３に関して本明細書の他の場所で説明される材料のいずれかであり、同一の材料であってよい。いくつかのナノワイヤトランジスタの実施形態に関して、裏側ゲート電極２８７３は、裏側ゲート誘電体２８４５の上方に堆積され、ゲート電極６７３の包囲裏側表面で（例えば、ＣＭＰにより）平坦化されてよい。いくつかの実施形態において、後続の裏側メタライゼーション層（不図示）は、ゲート電極６７３と裏側ゲート電極２８７３との間の相互接続及び／又は他のトランジスタ構造内に配置された他のＩＣノードとして、ゲート電極６７３及び裏側ゲート電極２８７３と直接接触した状態で堆積される。共に同じ電位に結びつけられているゲート電極２８７３及び６７３を用いて、ＦＥＴのチャネル領域は、十分に空乏化されてよい。
代替的な実施形態において、表側ゲート電極は、裏側ゲート電極から電気的に独立している。そのような独立した裏側ゲート電極は、予め定められたトランジスタの閾値電圧（Ｖｔ）とそれぞれ関連付られた複数の予め定められた電圧レベルのうちの１つを制御可能である。異なる閾値電圧に設定する能力を用いて、トランジスタは、マルチステートデバイス（つまり、オン／オフより多くの状態を有する）になる。そのようないくつかの実施形態において、裏側ゲート電極の電位は、（表側）ゲート電極にも接触していない裏側インターコネクトメタライゼーションを通じて制御される。同様に、表側ゲート電極は、例えば、表側積層体内に配置される表側インターコネクトメタライゼーションにより制御されてよく、それにより、４つの端子デバイスを実装する。
そのようなダブルゲートトランジスタ構造のアーキテクチャは、方法１７０１に従って容易に製造され得る。例えば、図１８Ａ～図２４Ａに示される表側処理をさらに参照すると、図２４Ａに示されるゲートマンドレル除去に従って露出させたフィールド分離誘電体６８０のリセス処理は、省略されてよく、それにより、リセス２４７０内のサブフィン半導体１８１０についての任意の露出を回避する。そのような実施形態に関して、ゲート電極６７３は、次に、図２５Ａに示される方式でサブフィン半導体１８１０の側壁に沿って延びていない。むしろ、ゲート電極６７３の深さは、デバイス層２１５及びサブフィン半導体１８１０の界面とともに実質的に平坦であり、次に、サブフィン半導体１８１０は、ゲート電極６７３の裏側を露出させることなく、予め定められた量により、選択的に窪みが作られ又はポリッシングされてよい。図２８Ｄ、図２８Ｅ及び図２８Ｆにさらに示されるように、例えば、サブフィン半導体１８１０は、フィールド分離誘電体６８０の裏側から選択的に窪みが作られている。結果として生じる裏側リセスは、ゲートスタック（裏側ゲート誘電体２８４５及びゲート電極２８７３）とともに埋め戻される。次に、裏側ゲート電極２８７３と直接接触した状態で堆積される後続の裏側メタライゼーション層（不図示）は、ゲート電極６７３から電気的に分離される。
いくつかの実施形態において、トランジスタのゲートマンドレルの裏側が暴露される。そのような実施形態に関して、ゲートのマンドレルは、例えば、任意の既知の技術を用いる表側トランジスタ処理を用いて製造されてよい。次に、マンドレルは、後に露出され、裏側処理中に、恒久的なゲート電極と置き換えられてよい。従って、裏側処理の性能は、１又は複数のトランジスタデバイス領域の形成を、例えば、表側インターコネクトメタライゼーションレベル及び層間誘電体（ＩＬＤ）が形成された後まで遅延させるために、表側処理工程に関して実施されてよい。したがって、より高い温度処理が、温度感知処理の前に実施されてよく、トランジスタ構造の熱履歴を潜在的に増加させる。
ゲートのマンドレルの深さが、デバイス層の深さより浅く延びるトランジスタに関して、例示的なトランジスタ構造６０４（図６）の平面図において太い一点鎖線により示されるＡ‐Ａ'、Ｂ‐Ｂ'及びＣ‐Ｃ'面に沿う断面図を示す図２９Ａ～図２９Ｃ、図３０Ａ～図３１Ｃ及び図３３Ａ～図３３Ｃにさらに示されるように、ゲートのマンドレルは、（例えば、方法１１０１の実施中に）裏側から暴露されてよい。図２９Ａ～図２９Ｃに示されるトランジスタ構造は、図２７Ａ～図２７Ｃに示されるこれらと実質的に同じである。従って、図２９Ａ～図２９Ｃに示されるトランジスタ構造は、ゲート電極６７３及び／又はゲート誘電体８４５は、セカンダリマンドレルとして後に置き換えられるという例外とともに、図１８Ａ～図２５Ａに関して説明されるように、実質的に、表側処理を用いて製造されてよい。そのため、ゲート電極６７３及び／又はゲート誘電体８４５は、半導体デバイス層２１５に対して優先的エッチングされるよう選択される組成を有してよい。例えば、ゲート電極６７３は、犠牲ゲート材料２１７３（例えば、ポリシリコン）と同一の組成を有してよく、ここで、半導体デバイス層２１５は、シリコン以外（例えば、ＳｉＧｅ、ＩＩＩ－Ｖ又はＩＩＩ－Ｎ）である。代替的に、半導体デバイス層２１５がシリコンである場合、ゲート電極６７３は、別の多結晶半導体、例えば、限定されないが、ＳｉＧｅ又はＧｅであってよい。例えば、ゲート誘電体８４５は、犠牲でもある場合、二酸化ケイ素であってよい。例えば、ゲート誘電体８４５は、犠牲はない場合、ｈｉｇｈ－ｋ材料、例えば上記のこれらのいずれかであってよい。
図２９Ａ～図２９Ｃは、（犠牲）ゲート電極６７３の裏側２９１２の暴露後のトランジスタ構造６０４を示す。サブフィン半導体１８１０の部分は、例えば、工程５２５（図５）に関して上述したように、ポリッシング（例えば、ＣＭＰ）、及び／又は、ウェット及び／又はドライエッチング処理を用いてリセスエッチングされてよい。誘電体よりも、半導体（例えば、Ｓｉ）の高いエッチング速度を有する選択性の高い（例えば、２００～３００：１）ＣＭＰスラリーが使用されるいくつかの例示的な実施形態において、裏側ポリッシュは、（犠牲）ゲート誘電体８４５を露出するときに、停止されてよい。ドライ又はウェット半導体エッチングが実行されるいくつかの代替的な実施形態において、エッチングは、ゲート誘電体８４５を露出するときに停止されてよい。任意の量のオーバーエッチ（オーバーポリッシュ）が実行されてよい。いくつかの実施形態において、トランジスタ構造内の１又は複数の半導体本体に対してサブフィン全体が、裏側暴露工程中に除去される。示される例示的な実施形態において、ソース／ドレイン半導体６４０が暴露され、かつ、ソース／ドレイン半導体６４０を露出する前に、暴露処理が停止され得る前に、ゲート電極６７３は暴露され得る。
ゲート電極６７３は、次に、選択的なエッチング処理を用いて除去され、図３０Ａ～図３０Ｃに示されるボイド３０４０を形成する。（犠牲）ゲート電極６７３をエッチングすることで知られる任意のエッチング処理が使用されてよい。例えば、ポリシリコンエッチャント、ＳｉＧｅエッチャント又はＧｅエッチャントは、ゲート電極６７３を等方的に除去するために使用されてよい。除去の後に、半導体デバイス層２１５の露出面は、次に、恒久的なゲート電極積層体で覆われてよい。図３１Ａ～図３１Ｃにさらに示されるように、裏側ゲートスタックは、半導体デバイス層２１５の暴露された表面上に直接堆積される。デバイス層２１５を十分に暴露するために、サブフィン半導体１８１０の任意の残りの部分が、（例えば、ウェット又はドライ化学エッチングを用いて）選択的にエッチングされてよく、フィールド分離誘電体６８０の裏側表面に対する半導体フィンの裏側表面に窪みを作る。サブフィン半導体１８１０が、デバイス層２１５とは異なる組成を有する実施形態に関して、リセスエッチングは、デバイス層２１５に対してさらに選択的であってよく、デバイス層２１５を露出したときに事実上停止する。サブフィン半導体１８１０がデバイス層２１５と同一の組成を有する（例えば、両方が、デバイス層からパターニングされたフィンから成るシリコンである）実施形態に関して、リセスエッチングは、予め定められた固定の持続時間であってよい。裏側ゲート誘電体２８４５及び裏側ゲート電極２８７３は、次に、上述したように、実質的に、暴露されたデバイス層２１５の上方又は暴露されたデバイス層２１５上に堆積される。
特に、同じゲートスタック材料が表側及び裏側ゲートスタックの両方に使用される場合でさえも、様々な構造的なフィーチャが、表側から排他的に製造されるナノワイヤトランジスタ構造を、本明細書のいくつかの実施形態に従う裏側処理を用いて製造されるナノワイヤトランジスタ構造から差別化してよい。例えば、表側ゲート誘電体８４５により接触されるチャネル領域を超えて延びるデバイス層２１５の部分の上方の裏側ゲート誘電体２８４５の存在は、裏側ゲートスタックの堆積及びゲートスタックの表側のパターニングに使用されるこれら以外の構造に対してセルフアラインメントされるパターニングプロセスを示す。同様に、表側ゲート電極６７３に対する裏側ゲート電極２８７３の規模又は位置の差は、裏側製造プロセスを示す。例えば、図２８Ａ及び図３１Ａの両方に示されるように、裏側ゲート電極２８７３は、ゲート電極６７３の長手方向の長さより大きいが略等しい又はほんの少し小さい裏側表面半導体デバイス層２１５の長手方向の長さに延びており、半導体デバイス層２１５の長手方向の長さのフィンの、リセスとしての長Ｌｆは、半導体本体に対してセルフアラインメントされる。
デバイス階層の暴露された部分の裏側処理は、表側の製造プロセス中に形成される他のトランジスタ構造のデプロセッシング及び／又は置換を含んでよい。そのようなデプロセッシング中に、表側処理中に堆積された１又は複数の材料又は形成された構造は、そのような材料及び／又は一時的な構造又はマンドレルが、もはやデバイス製造に必要とされなくなった後、及び／又は、デバイスのコンポーネントとしてのこれらの保持が、デバイス動作にとって最適ではなくなった後の裏側処理中に除去されてよい。例えば、側壁スペーサ誘電体は、多くの場合、トランジスタフィーチャのセルフアラインメントを容易にするために、及び／又は、隣接するフィーチャ間の電気的な短絡を防止するために、表側トランジスタ処理中に使用される。しかしながら、そのような側壁スペーサ誘電体は、例えば、寄生容量に寄与するデバイス動作に対して最適ではないかもしれない。したがって、裏側デプロセッシングは、デバイス構造からそのようなスペーサ誘電体を後で除去し、デバイス動作を向上させ得る。一旦除去されると、スペーサ誘電体は、デバイス動作にとってより好ましい別の材料と置き換えられてよい、又は、スペーサ誘電体が除去されたボイドは、トランジスタ階層内のアーティファクトとして保持されてもよい。いくつかの有利な実施形態において、表側処理に使用されるスペーサ誘電体は、裏側処理中に、スペーサ誘電体の比誘電率より低い比誘電率を有する別の誘電体と置き換えられる。多くの場合、ｌｏｗ‐ｋ材料は、後続の処理、例えば、プラズマエッチングに対して、露出したときの損傷の影響を受けやすい。そのため、高いｈｉｇｈ‐ｋな材料は、表側の製造中のスペーサ誘電体として有利であり得る。しかしながら、この高いｈｉｇｈ‐ｋな材料は、トランジスタ階層内に保持される場合、工程中にデバイスの寄生容量を増加させる。いくつかの実施形態に従う裏側暴露の後に、高いｈｉｇｈ‐ｋな材料がｌｏｗ‐ｋ材料と置き換えられる。埋め戻されたｌｏｗ‐ｋ材料は、次に、フロントエンド処理に対する露出に関連付られた任意の損傷を容認する。
図３２は、いくつかの実施形態に従う、側壁スペーサ誘電体の除去を含む裏側処理方法を示すフロー図３２０１である。方法３２０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるデバイス（例えば、トランジスタ構造）の階層の裏側処理をさらに例示する。方法３２０１は、入力３２０５として、デバイス層を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、特に、キャリア層及び／又は介在層は、方法３２０１を実行するために必要とされない。工程３２１０では、デバイス層又は介在層の裏側は、裏側暴露処理中に露出される。いくつかの実施形態において、工程３２１０で実行される裏側暴露処理は、方法５０１（図５）の工程のうちの１又は複数を含む。裏側暴露処理は、例えば、少なくともドナー基板（例えば、キャリア層）の一部を除去することにより、デバイス層又は介在層を暴露してよい。
図３３Ａ～図３３Ｃ、図３４Ａ～図３４Ｃ、図３５Ａ～図３５Ｃ及び図３６Ａ～図３６Ｃは、例示的なトランジスタ構造６０４（図６）の平面図における太い一点鎖線により示されるＡ‐Ａ'、Ｂ‐Ｂ'及びＣ‐Ｃ'面に沿う断面図を示す。図３３Ａ～図３３Ｃに示されるトランジスタ構造は、半導体本体６１０の裏側１０１２を露出する裏側暴露処理の後の図１０Ａ～図１０Ｃに示されるトランジスタ構造と実質的に同じである。いくつかの実施形態において、図３３Ａ～図３３Ｃに示されるトランジスタ構造は、ＦｉｎＦＥＴを製造するのに適していることで知られる任意の表側処理を用いて製造されてよい。いくつかの実施形態において、一旦、半導体本体６１０が、任意の既知の技術により形成されると、図２０Ａ～図２５Ａのコンテキストにおいて上述したように、表側処理が始まる。
図３３Ａ～図３３Ｃは、誘電体側壁スペーサがいくつかの例示的な実施形態について見つけられ得る位置をさらに示す。図３３Ａにおいて、スペーサ誘電体６７１は、ゲート電極６７３の横断方向の端部に配置される。そのような側壁スペーサは、（犠牲）ゲート電極が十分にパターニングされた後にスペーサ誘電体が堆積される実施形態において形成され得る。例えば、犠牲ゲート材料２１７３の端部がパターニングされた後（図２１Ａ、Ｂ）にスペーサ誘電体が堆積される。代替的に、側壁スペーサ誘電体は、そのようなパターニングの前に堆積され、スペーサ誘電体６７１は、図３３Ｂに示されるゲート電極６７３の長手方向の側壁に存在するのみであってよい。スペーサ誘電体は、トランジスタチャネルとソース／ドレイン領域との間の境界をデマーク（ｄｅｍａｒｋ）するゲート電極の側壁に沿うセルフアラインメントされたスペーサを形成する目的で堆積されてよい。しかしながら、半導体本体における非平面性に起因して、セルフアラインメントされたスペーサは、表側処理のアーティファクトとして半導体本体の１又は複数の側壁に沿って形成されてもよい。一例として、図３３Ｃは、半導体本体６１０の側壁に沿ってさらに配置されたスペーサ誘電体６７１を示す。
図３４Ａ～図３４Ｃは、裏側暴露処理がどのように、十分に介在層を除去し、半導体本体６１０の裏側を露出することを継続し得るかをさらに示す。特に、そのような除去は、裏側の部分のみが暴露されるように、マスク処理及び／又は他の選択的な技術を用いてよい。図３４Ａ～図３４Ｃに示される構造に到達するために、例えば、半導体本体６１０の一部（サブフィン）を通じて裏側エッチング又はＣＭＰポリッシュが、予め定められた時間の間実行され、又は、ソース／ドレイン半導体６４０、スペーサ誘電体６７１、ゲート誘電体８４５、ゲート電極６７３のうちの１又は複数を検出したときに終了してよい。図３４Ａ～図３４Ｃに示されるように、デバイス層の暴露はまた、ゲート電極６７３とソース／ドレイン半導体６４０及び／又はソース／ドレインメタライゼーション６５０ｔの間に配置されるスペーサ誘電体６７１を暴露する。
図３２に戻り、方法３２０１は、工程３２２０において、露出されたスペーサ誘電体の少なくとも一部におけるエッチングを始める。理想的には、スペーサ誘電体のエッチングは、目標の誘電体材料に対して高度選択的であり、また、裏側で露出包囲半導体、誘電体及び／又はメタライゼーションに大きな影響を与えない。いくつかの実施形態において、誘電体スペーサは、等方性エッチング（例えば、ウェット化学エッチング又はプラズマエッチング）を用いて除去される。例えば、ウェット化学エッチングは、スペーサ誘電体における窒化ケイ素（ＳｉＮ、炭素ドープされたシリコン（ＳｉＣ）又は炭素ドープされたシリコン窒化物（ＳｉＣＮ）のうちの１又は複数を含むスペーサ誘電体を等方的に除去してよい。図３５Ａ～図３５Ｃに示される例において、スペーサ誘電体６７１の除去は、ゲート電極６７３及びゲート誘電体８４５を含むゲートスタックに対して選択的であり、スペーサリセス３５１２を形成する。
図３２を続けると、工程３２２０では、誘電体スペーサをデプロセッシングすることから形成されたリセスは、別の材料（例えば、ｌｏｗ－ｋ誘電体）で埋め戻されてよい、又は、代替的に、１又は複数のエアギャップ又はボイドをトランジスタ階層に組み込むために、任意の適切な誘電材料を用いて塞がれてもよい。いくつかの有利な実施形態において、工程３２３０で堆積される誘電体材料は、工程３２２０で除去された誘電体材料より低い比誘電率を有する。そのようないくつかの実施形態において、工程３２３０で堆積される誘電体材料は、４．５未満、有利には、３．９未満及び、さらに有利には、３．５未満の比誘電率を有する。ボイドが塞がれるいくつかの実施形態に関して、誘電体材料は、任意の非コンフォーマルな堆積技術、例えば、限定されないが、物理気相成長（スパッタ堆積）又はいくつかの化学気相堆積を用いて堆積されてよい。十分に高いアスペクト比を有するボイドは、次に、非コンフォーマルな誘電体材料により封止される。
図３６Ａ～図３６Ｃに示される例において、裏側誘電体３６７１は、スペーサリセス３５１２（図３５Ａ～図３５Ｃ）を埋め戻す。裏側誘電体３６７１は、比誘電率が低い（例えば、約４．５より小さい）ことで知られる任意の材料でってよい。材料例は、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ又はＭＳＱを含む。堆積技術は、選択された材料、例えば、限定されることはないが、化学気相堆積（ＣＶＤ）及びスピン工程を用いてリセスを埋め戻すのに適していることで知られている可能性がある。図３５Ａ～図３５Ｃに示される例において、裏側誘電体３６７１は、半導体本体６１０及びソース／ドレイン半導体６４０の裏側表面も覆う。必要に応じて、裏側誘電体３６７１は、半導体本体６１０の裏側表面と共に後で平坦化されてよい。
図３７Ａ～図３７Ｃに示される別の例において、裏側誘電体３６７１は、高いアスペクト比のスペーサリセス３５１２（図３５Ａ～図３５Ｃ）を埋め戻すのに不十分コンフォマリティを有するが、ボイド３７７１を形成するためにリセスの開口を塞ぐ。ボイド３７７１は、次に、トランジスタ構造６０４の構造的なフィーチャとして恒久的に保持されてよい。方法３２０１（図３２）は、次に、例えば、ゲート電極及び／又は半導体本体など１又は複数のトランジスタ構造を包囲するｌｏｗ－ｋスペーサ及び／又はエアギャップを有するデバイス構造を含む出力３２４０で実質的に完了する。
任意の表側デバイス構造は、誘電体スペーサ交換のコンテキストで上述したように、実質的に、除去され及び／又は置き換えられてよい。デバイス製造フローにおいて、裏側処理が実行されることに依存して、デバイス層の任意の一部（例えば、トランジスタチャネル領域）又は端子（例えば、トランジスタのゲート電極又はトランジスタのソース／ドレイン半導体及び／又はメタライゼーション）に関する犠牲プレースホルダは、裏側処理中に露出されてよく、包囲構造から少なくとも部分的に選択的に除去され、適切な置換材料で埋め戻されてよい。例についてのいくつかの実施形態において、犠牲デバイス端子材料（例えば、任意の適切な誘電体）は、裏側処理中のその後続の選択的除去を容易にするために、表側処理中に形成されてよい。一旦除去されると、端子半導体（例えば、トランジスタのソース／ドレイン半導体及び／又はメタライゼーション（例えば、トランジスタのソース／ドレイン・コンタクト・メタライゼーション））は、結果として生じるリセス内に堆積されてよい。表側のデバイス処理は、次に、様々な構造が裏側処理中にこれらの後続の露出を容易にするために製造されるパラダイムに従う。例えば、表側処理中、裏側から除去される犠牲構造の深さ（ｚ方向の高さ）は、犠牲構造は、裏側暴露処理中に前もって露出され、次に、選択的に置き換えられ得るように、裏側を通じて除去されない非犠牲構造よりも深くされてよい。
従って、本明細書の他の場所で説明される表側構造（例えば、トランジスタのゲート電極、ソース／ドレイン・コンタクト・メタライゼーションなど）のいずれかは、裏側処理中に犠牲となり、最終的に置き換えられてよい。しかしながら、裏側処理中に様々な構造の後続の露出を容易にするために、表側処理中に製造されるこれらは、犠牲である必要はない。表側処理中、裏側を通じて電気的に接触される非犠牲構造（例えば、ソース又はドレイン半導体、ゲート電極又はソース／ドレイン・コンタクト・メタライゼーション）の深さ（ｚ方向の高さ）は、裏側を通じて接触される別の非犠牲構造（例えば、ソース又はドレイン半導体、ゲート電極又はソース／ドレイン・コンタクト・メタライゼーション）よりも深くされてよい。裏側暴露処理中、深い構造は、浅い構造の前に露出される。従って、本明細書の他の場所で説明される表側構造（例えば、トランジスタのゲート電極、ソース／ドレイン半導体又はコンタクト・メタライゼーションなど）のいずれかは、犠牲であり、裏側処理中に最終的に置き換えられてよい、又は、非犠牲であり、最終的に裏側処理中に接触されてよい。
特に、上記の裏側暴露技術及びデバイスアーキテクチャのいずれかは、ウェハエリア全体にわたって包括的に実装されてよい、又は、ウェハ上の領域のサブセットに対して選択的に実装されてもよい。いくつかの実施形態において、マスク型暴露技術は、非プレーナ型論理トランジスタ構造の領域に対して選択的である非プレーナ型パワートランジスタ構造の領域を暴露するために使用されてもよく、また、その逆も同様である。さらに、選択的な暴露処理は、（例えば、セル間ベース上の）単一のデバイス構造内にあってよい、（例えば、セル内ベース上の）複数デバイス構造にわたっていてよい、又は、任意の領域ベースであってよい。裏側暴露処理のデバイスレベルの選択性は、例えば、上述したように、恒久的な接合及びホスト－ドナー基板アーキテクチャの剛性により容易にされる。裏側暴露処理のデバイスレベルの選択性はまた、例えば、上記のように、高い選択的な暴露技術の使用により容易にされる。そのような選択的な暴露処理は、論理トランジスタ及びパワートランジスタ間又はトランジスタの任意の他の分類（例えば、ＲＦ及び論理、メモリアクセストランジスタ及び論理、プレーナ型トランジスタ及び非プレーナ型トランジスタなど）間の差別化を提供してよい。選択的な暴露技術をさらに示す例示的な実施形態が、上記で導入された両面トランジスタのアーキテクチャの一部のコンテキストにおいて以下に説明される。これら同一の技術は、製造基板（例えば、ウェハ）の他の領域に対して選択的に一部の領域内の積層された表側／裏側デバイスを製造するために、同様に適用され得る。
図３８Ａは、いくつかの実施形態に従う裏側暴露方法を示すフロー図３８０１である。方法３８０１は、例えば、キャリア層、介在層（もし存在すれば）、及び／又は、ドナー・ホスト基板アセンブリのデバイス層の一部の少なくとも一部を除去して、裏側処理のために、デバイス層又はデバイス領域を選択的に暴露するために使用されてよい。デバイス領域は、任意の適切な材料、例えば、半導体、金属又は誘電体であってよい。本明細書の他の場所で説明されるように、デバイス領域の暴露は、デバイス領域への裏側の接触、デバイス領域又はこれらの一部を除去するために裏側アクセスなどを提供してよい。
図３８Ａに示されるように、方法３８０１は、工程３８０５において、ドナー・ホスト基板アセンブリの入力から始まる。いくつかの実施形態においては、工程３８０５において受容されるドナー・ホスト基板アセンブリは、ドナー・ホスト基板アセンブリ２０３である（図３Ｂを参照されたい）。しかしながら、工程３８０５で受容されるドナー・ホスト基板アセンブリは、本明細書で説明される任意の適切なドナー・ホスト基板アセンブリであってよい。
ドナー・ホスト基板アセンブリは、任意の適切な構造を含んでよい。実施形態において、方法３８０１は、集積回路を製造するための技術を提供し、ドナー・ホスト基板アセンブリは、裏側層の上方に表側デバイス層（例えば、半導体デバイス層）を有する基板を含む。デバイス層は、第１のデバイスの第１のデバイス領域及び第２のデバイスの第２のデバイス領域を含む。第１及び／又は第２のデバイス領域は、例えば、チャネル半導体、ソース／ドレイン半導体、ソース／ドレイン金属、ゲート金属、誘電体層又は材料などの任意の半導体、金属又は誘電体材料若しくは構造であってよい。第１のデバイス及び第２のデバイスは、同じタイプのデバイスであってよい、又は、それらは異なってよい。第１のデバイスと第２のデバイスとそのような差は、機能面、構造面又は両方におけるものであってよい。例えば、第１及び／又は第２のデバイスは、論理トランジスタ、メモリトランジスタ、パワートランジスタ、ｎ型トランジスタ、ｐ型トランジスタ、プレーナ型トランジスタ又は非プレーナ型トランジスタなどの任意の組み合わせであってよい。さらに、第１のデバイス及び第２のデバイスは、（例えば、セル内の裏側暴露の差別化が、多数の同一のセルのそれぞれと同じであるように）集積回路の同じアーキテクチャのセルにあってよい、又は、それらは、（例えば、セル間の裏側暴露の差別化が異なるセル間に生じるように）集積回路の異なるセルにあってもよい。また、第１のデバイスの第１のデバイス領域及び第２のデバイスの第２のデバイス領域は、同じであってよい、又は、それらは、異なっていてもよい。例えば、第１及び／又は第２のデバイス領域は、チャネル半導体、ソース／ドレイン半導体、ソース／ドレイン金属、ゲート金属、誘電体層又は材料などの任意の組み合わせであってよい。
方法３８０１において、第１のデバイス領域の裏側は、前述した裏側層の少なくとも部分的な厚さを除去することにより、第２のデバイス領域に対して選択的に暴露される。そのような選択的な暴露は、さらなる処理に対して、第２のデバイス領域を暴露しない（すなわち、第２のデバイス領域を保護する）が、裏側を介した第１のデバイス領域へのアクセスを提供してよいという点で有利である。それにより、例えば、さらなる処理は、第２のデバイス領域ではなく、第１のデバイス領域に対して選択的に適用されてよい。第１のデバイス領域の裏側の選択的な裏側暴露は、任意の適切な技術又は複数の技術、例えば、マスク型暴露技術、ブランケット暴露技術又は両方を用いて提供されてよい。
実施形態において、パターニングされたマスクは、パターニングされたマスクが、第２のデバイス領域の裏側を保護するように、裏側層の上方に形成される。リセスは、第１のデバイス領域を露出するために、裏側層のマスクされていない部分がエッチングされ、一方で、第２のデバイス領域は、パターニングされたマスクにより保護される。裏側層の除去された一部は、介在層及び／又はデバイス層の一部であってよい。そのような技術は、本明細書において、図３８Ｂ及び図３９～図４５Ｃに関してさらに説明される。
実施形態において、裏側層の裏側全体の除去は、表側半導体デバイス層の裏側を暴露するために実行される。パターニングされた誘電体ハードマスク層は、パターニングされた誘電体ハードマスク層が第２のデバイス領域の裏側を保護するように、表側半導体デバイス層の裏側の上方に形成される。リセスは、第１のデバイス領域を露出するために、表側半導体デバイス層のマスクされていない部分において表側半導体デバイス層の少なくとも部分的な厚さでエッチングされ、一方で、第２のデバイス領域は、パターニングされた誘電体ハードマスク層により保護される。そのような技術において、パターニングされた誘電体ハードマスク層は、デバイス間の分離誘電体を提供するために、処理後も残っていてよい。例えば、パターニングされた誘電体ハードマスク層は、酸化又は窒化物などであってよい。そのような技術は、本明細書において、図３８Ｃ及び図４６～図５４Ｃに関して説明される。
実施形態において、裏側層の部分的な厚さは、第１のデバイス領域の裏側を暴露するために、第１のデバイスの第１のデバイス領域及び第２のデバイスの第２のデバイス領域の両方にわたって除去される。例えば、表側半導体デバイス層の第１のデバイスの第１のデバイス領域及び第２のデバイスの第２のデバイス領域は、ブランケット暴露が集積回路に提供される場合、第１のデバイス領域が、第２のデバイス領域に対して選択的に暴露されるように、構造差を有してよい。そのような技術は、本明細書で説明される任意の工程又は構造を含んでよい。ゲート電極の構造的なフィーチャの差別化、例えば、図１７及び図２４Ａ～図３４Ｃに関して上述したように、デバイス階層の裏側からゲート電極のサブセットを選択的に暴露するために使用されてよい。例えば、第１の非プレーナ型デバイスの第１のゲート電極（例えば、第１のデバイス領域）は、ブランケット暴露（例えば、平面処理）のときに、第１のゲート電極が露出され、一方で第２のゲート電極は露出されないように、デバイス階層内又はデバイス階層を通じて、第２の非プレーナ型デバイスのゲート電極（例えば、第２のデバイス領域）よりも深く延びてよい。
図３８Ａに示されるように、方法３８０１は、受容されたドナー・ホスト基板アセンブリに関する裏側暴露及び関連技術を提供するために、様々な処理の分岐を提供する。例えば、工程３８２０、３８５０、３８２５及び３８５５は、様々な配列の可能性を例示するために、任意のレベル（例えば、Ｌ２）内の破線を通じて結合され、２つのレベル（例えば、Ｌ２及びＬ３）間の実線を通じて結合されるように示される。そのような処理の分岐の選択は、受容されたドナー・ホスト基板アセンブリ、暴露される所望の構造、及び／又は、裏側暴露構造上で実行される所望の処理に、少なくとも部分的に基づいてよい。示されように、方法３８０１（例えば、工程３８１０及び／又は３８１５）の第１のレベル（例えば、Ｌ１）は、ウェハレベルの完全裏側暴露、部分的な裏側暴露又は両方を含んでよい。第１のレベルは、裏側暴露技術を提供し得る。方法３８０１（例えば、工程３８２０及び／又は３８５０）の第２のレベル（例えば、Ｌ２）は、実装される暴露技術により提供されるセルレベルの差別化を含んでよい。第２のレベルは、セル間ベース、セル内ベース又は両方における暴露（破線により表される）を提供してよい。方法３８０１（例えば、工程３８２５及び／又は３８５８）の第３のレベル（例えば、Ｌ３）は、部分的な裏側暴露に用いられる暴露タイプを含んでよい。第３のレベルは、マスク型暴露、ブランケット暴露又は両方となるような暴露タイプを提供し得る。これらの暴露タイプのすべては、Ｌ２とＬ３との間の交差する実線の連結部分により表されるように、セル間の差別化又はセル内の差別化のいずれ一方を実現するために使用されてよい。さらに、第３のレベルは、暴露の差別化基盤を提供してよい。例えば、暴露は、選択的に暴露されるデバイスの機能、選択的に暴露されるデバイスの構造又は両方に基づいてよい。方法３８０１（例えば、工程３８３０、３８３５及び／又は３８４０）の第４のレベル（例えば、Ｌ４）は、工程３８２５及び／又は３８５８により暴露されるときに、デバイスの機能及び／又は構造的差別化のオプションを提供してよい。例えば、デバイスおｎ暴露は、論理であるデバイス、メモリ又は電力デバイスに基づいて、ｎ型又はｐ型であるデバイスに基づいて、非プレーナ型又はプレーナ型であるデバイスに基づいて、又は、これらの任意の組み合わせに基づいて、選択的に実行されてよい。
示されるように、方法３８０１は、工程３８０５から工程３８１０を通じて工程１３０への分岐を含み、デバイス階層－ホスト基板アセンブリの出力を提供する。工程３８１０は、工程１３０においてデバイス階層－ホスト基板アセンブリを提供するために、受容されたドナー・ホスト基板アセンブリのウェハレベルの完全裏側暴露を提供する。そのようなウェハレベルの完全裏側暴露技術は、図５及び本明細書の他の場所に関して説明される。例えば、ウェハレベルの完全裏側暴露は、キャリア層の厚さを通じて、ポリッシング及び／又はエッチングすること、介在層を検出すること、介在層の厚さを通じてポリッシング及び／又はエッチングすることを含んでよい。名称が示すように、そのような処理は、マスキングなどをすることなく、受容されたドナー・ホスト基板アセンブリの全体にわたって実行される。実施形態において、ウェハレベルの完全裏側暴露は、介在層を暴露するために実行される。実施形態においては、ウェハレベルの完全裏側暴露は、デバイス層の裏側を暴露するために実行される。実施形態において、受容されたドナー・ホスト基板アセンブリは、キャリア層を含んでおらず、ウェハレベルの完全裏側暴露は、介在層の厚さ又は全体を除去する。実施形態において、ウェハレベルの完全裏側暴露は、さらなる処理（例えば、マスク又はブランケット暴露処理）が、第２のデバイスの第２のデバイス領域に対して選択的な第１のデバイスの第１のデバイス領域を暴露するために実行されるように、介在層及び／又はデバイス層を露出する。上述のように、実施形態において、ウェハレベルの完全裏側暴露は、第２のデバイスの第２のデバイス領域に対して選択的な第１のデバイスの第１のデバイス領域を暴露する。例えば、選択的なデバイス領域の暴露に対するそのようなウェハレベルの完全裏側暴露は、第１のデバイス領域が、ウェハレベルの完全裏側暴露処理のときに暴露され、一方で、第２のデバイスの第２のデバイス領域が、そのような処理の後も暴露されないように、第１のデバイス及び第２のデバイス間の構造差に基づいてよい。
また、工程３８１０及び３８１５をつなぐ斜線により示されように、いくつかの実施形態において、工程３８１０により提供されるようなウェハレベルの完全裏側暴露の後に、部分的な裏側暴露が工程３８１５において続いてよい。例えば、工程３８１０における受容されたドナー・ホスト基板アセンブリのウェハレベルの完全裏側暴露は、介在層及び／又はデバイス層（しかし、例えば、暴露対象はデバイス領域ではない）を暴露してよく、それらと共に示される任意の分岐を介した部分的な裏側暴露は、工程３８１５において、デバイス層又はこれらの一部（例えば、別のデバイス領域に対して選択的に暴露されるデバイス領域）の暴露を提供してよい。そのようなウェハレベルの完全裏側暴露の例の後に続く部分的な裏側暴露が、図３８Ｃ及び本明細書の他の場所に関して示される。
方法３８０１はまた、工程３８１５で始まり、工程３８０５（又は、説明されたように工程３８１０）からの様々な分岐を含む。工程３８１５において、部分的な裏側暴露が提供又は開始される。そのような部分的な裏側暴露は、裏側暴露の範囲のオプションを提供し得る。実施形態において、裏側暴露は、ドナー・ホスト基板アセンブリの領域のレイアウトに基づいている。例えば、裏側暴露は、工程３８２０におけるセル間暴露、工程３８５０におけるセル内暴露又は領域ベースの暴露（図示せず）などに基づく選択的な暴露を提供し得る。このコンテキストにおいて、セルは、デバイス階層内で最も小さい機能単位である。トランジスタセルは、例えば、１つのトランジスタを含み、１Ｔ‐１Ｒメモリセルは、１つのトランジスタ及び１つの抵抗器を含み、１Ｔ‐１Ｃメモリセルは、１つのトランジスタ及び１つのコンデンサを含む。受動デバイス、例えば、抵抗器又はコンデンサを含むセルに関して、工程３８２０におけるセル間暴露は、例えば、これらの関連するセル内の位置に応じて、能動デバイス（例えば、トランジスタ）のみ、受動デバイスのみ又は能動及び受動デバイスの両方を暴露してよい。
工程３８２０で提供されるようなセル間の裏側暴露の差別化は、他のセル内にデバイス領域を覆われたまま（又は暴露されていないまま）にしつつ、特定のセル内意のデバイス領域の裏側暴露を提供する。セル内で暴露されたデバイス領域は、任意の適切な領域又は領域、例えば、チャネル半導体、ソース／ドレイン半導体、ソース／ドレイン金属、ゲート金属、誘電体層又は材料などであってよい。いくつかの実施形態において、工程３８２５に示されるように、そのようなセル間の裏側暴露の差別化は、マスク型暴露技術を用いて提供される。他の実施形態において、工程３８５８に示されるように、そのようなセル間の裏側暴露の差別化は、ブランケット暴露技術を用いて提供される。
工程３８２５を続けて、そのようなセル間のマスク型暴露技術は、暴露されるデバイス領域に対応するデバイスが、暴露されないデバイス領域を有するデバイスに対して異なる機能及び／又は異なる構造を有するように、機能ベース及び／又は構造ベースの差別化を提供してよい。工程３８３０、３８３５及び３８４０に関して示されるように、そのような機能及び／又は構造ベースの差別化は、トランジスタのデバイス領域のみ、様々なコンテキストにおける他のデバイスを暴露することに対応し得る。工程３８３０に関して示されるように、セル間の機能及び／又は構造ベースの差別化は、メモリ及び／又はパワートランジスタのデバイス領域に対して選択的な論理トランジスタのデバイス領域のみを暴露すること、論理及び／又はパワートランジスタのデバイス領域に対して選択的なメモリトランジスタのデバイス領域のみを暴露すること、及び、論理及び／又はメモリトランジスタのデバイス領域に対して選択的なパワートランジスタのデバイス領域のみを暴露することとなどに対応してよい。いくつかの実施形態において、そのような差別化は、デバイスの設計規則又はデバイスの限界寸法などに基づいてよい。工程３８３５に関して示されるように、セル間の機能及び／又は構造ベースの差別化は、ｐ型トランジスタのデバイス領域に対して選択的なｎ型トランジスタのデバイス領域のみを暴露することに対応してよく、その逆も同様である。工程３８４０に関して示されるように、セル間の機能及び／又は構造ベースの差別化は、プレーナ型トランジスタのデバイス領域に対して選択的な非プレーナ型トランジスタ（例えば、フィントランジスタ）のデバイス領域のみを暴露することに対応してよく、その逆も同様である。
さらに、工程３８３０、３８３５及び３８４０を接続する斜線に関して示されるように、そのような論理／メモリ／パワー暴露、ｎ型／ｐ型暴露及び非プレーナ型／プレーナ型暴露の組み合わせ間の差別化が利用可能である。例えば、論理ｎ型プレーナ型デバイスのデバイス領域は、メモリ／電力ｎ型プレーナ型デバイス、論理ｐ型プレーナ型デバイス、論理ｎ型非プレーナ型デバイス、メモリ／パワーｐ型のプレーナ型デバイス及びメモリ／パワーｐ型非プレーナ型デバイスなどに対して選択的に暴露されてよい。１つの他の例を示すために、電力ｐ型プレーナ型デバイスのデバイス領域は、論理／メモリｐ型プレーナ型デバイス、電力ｎ型プレーナ型デバイス、電力ｐ型非プレーナ型デバイス、論理／メモリｎ型プレーナ型デバイス又は論理／メモリｎ型非プレーナ型デバイスに対して選択的に暴露されてよい。例えば、そのような選択性は、任意の配列において、デバイスの機能タイプ間（例えば、論理／メモリ／パワーから選択される）、極性間（例えば、ｎ型／ｐ型から選択される）及び／又はデバイス構造間（例えば、プレーナ型／非プレーナ型から選択される）で提供されてよい。さらに、追加のオプション、例えば、デバイスタイプ（例えば、トランジスタ、抵抗器、ダイオードなど）及び／又は他の構造体間の差別化が利用可能である。例えば、デバイス領域は、機能、タイプ、構造又は他の適切な特徴の任意の適切な組み合わせに選択的に基づいて暴露されてよい。
方法３８０１の第３のレベルに戻って、工程３８５５に示されるように、セル間の裏側暴露の差別化は、暴露の選択が表側処理により作られるデバイスフィーチャ内の構造差の機能であるブランケット暴露技術を用いて提供されてよい。そのようなブランケット暴露技術は、第２のデバイス領域を暴露しないが、第１のデバイス領域を暴露するために、介在層又は層の厚さ、及び／又は、デバイス層の厚さを通じてポリッシングすること及び／又はエッチングすることを含んでよい。そのようなブランケット暴露処理は、マスキングすることなく、介在層及び／又はデバイス層の全体に実行される。実施形態において、ブランケット暴露処理は、そのようなブランケット暴露処理により、露出させるために置かれた第１のデバイス領域及び露出させないために置かれた第２のデバイス領域に基づいて、第２のデバイス領域に対して選択的な第１のデバイスの第１のデバイス領域を暴露する。例えば、第２のデバイス領域の露出前に、平面工程又はエッチング工程において、第１のデバイス領域が露出されるように、第１のデバイス領域又はその一部は、第２のデバイス領域の下（例えば、裏側に向かう方向）に延びてよい。ブランケット暴露処理は、第１のデバイス領域が露出されており、第２のデバイス領域が露出されていない場合、（例えば、タイミング又はマーカなどに基づいて）停止されてよい。
工程３８５５に示されるように、選択的なブランケット暴露処理は、第１のデバイス領域及び第２のデバイス領域に関して、第１のデバイスと第２のデバイスとの間の構造的差別化に依存し得る。構造差は、先に論じられたように、第２のデバイス領域の下に延びる第１のデバイス領域、第１のデバイス領域と第２のデバイス領域との間材料差などであってよい。裏側暴露に対する構造差（例えば、裏側暴露の構造差）に加えて、第１のデバイス及び第２のデバイスは、セル間の差別化を提供するために、任意の適切な機能及び／又は他の構造的な違いを有してよい。例えば、そのような裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が論理トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）がメモリ又はパワートランジスタであるような、異なる機能のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が、ｎ型トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）が、ｐ型トランジスタであり、その逆も同様であるように、異なる極性のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が、非プレーナ型トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）が、プレーナ型トランジスタであり、その逆も同様であるように、異なるデバイス構造のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、そうでなければ、同じ機能、極性及び／又は構造のものであるデバイスにおいて提供されてよい。
例えば、工程３８３０、３８３５及び３８４０に関して示されるように、裏側暴露の構造差は、任意の配列において、デバイスの機能タイプ（例えば、論理／メモリ／パワーから選択される）、極性（例えば、ｎ型／ｐ型から選択される）及び／又はデバイス構造（例えば、プレーナ型／非プレーナ型から選択される）にわたって提供されてよい。さらに、追加のオプション、例えば、デバイスタイプ（例えば、トランジスタ、抵抗器、ダイオードなど）及び／又は他の構造体間の差別化利用可能である。例えば、デバイス領域は、機能、タイプ、構造又は他の適切な特徴の任意の適切な組み合わせに選択的に基づいて暴露されてよい。
ここで、工程３８５０で提供されるようなセル内の裏側暴露の差別化について検討してみると、同じセル内の他のデバイスの他のデバイス領域が、暴露されない（例えば、裏側から覆われたまま）である一方で、そのようなセル内暴露は、特定のデバイスの領域又はデバイスのデバイス領域又は複数の領域の裏側暴露を提供する。暴露されるデバイス領域は、任意の適切な領域、例えば、チャネル半導体、ソース／ドレイン半導体、ソース／ドレイン金属、ゲート金属、誘電体層又は材料などであってよい。また、工程３８２０及び３８５０をつなぐ斜線に関して示されるように、そのようなセル間及びセル内暴露の差別化は、様々な組み合わせと共に用いられてよい。例えば、差別化は、暴露される第１のセルのデバイス領域は存在しないが、第２のセルの特定のデバイス領域が暴露されるような条件であってよい。そのような差別化は、第１のセルと第２のセルとの間のセル間の差別化を提供する。さらに、第２のセル内において、第１のデバイスの特定のデバイス領域は暴露されており、一方で、第２のデバイスのデバイス領域は、暴露されない。第２のセル内の第１のデバイスと第２のデバイスとの間のそのような差別化は、第２のセルの第１のデバイスと第２のデバイスとの間のセル内の差別化を提供する。２つのデバイスタイプを有する１つのセルを用いて、２つのセル間の差別化に関して説明されるが、そのような差別化は、任意の数のセルタイプ間におけるセル間レベル、及び、セル内ベースで異なって暴露される異なる暴露されるセル間を有するセル内レベルで提供されてよい。例えば、３つのセルタイプのうち、１つは、全く暴露されなくてよく、２つ目及び３つ目は、第２のセルタイプのすべてのデバイスが暴露されるデバイス領域を有し、一方で、セル内の差別化は、第３のセル内で提供される（例えば、第３のセル内のいくつかのデバイスは暴露されないが、一方で、他のデバイスは、暴露されるデバイス領域を有する）ように、暴露されてよい。
いくつかの実施形態において、工程３８２５に示されるように、マスク型暴露技術は、裏側暴露差別化を容易にする。さらに、そのようなマスクされた暴露技術は、暴露される領域に対応するデバイスが、暴露されない領域を有するデバイスに対して異なる機能を有するように、機能ベース及び／又は構造ベースの差別化を提供してよい。例えば、工程３８３０に関して示されるように、セル内機能ベース及び／又は構造ベースの差別化は、メモリ及び／又はパワートランジスタのデバイス領域に対して選択的な論理トランジスタのデバイス領域のみを暴露すること、論理及び／又はパワートランジスタのデバイス領域に対して選択的なメモリトランジスタのデバイス領域のみを暴露すること、又は、論理及び／又はメモリトランジスタのデバイス領域に対して選択的なパワートランジスタのデバイス領域のみを暴露することなどに対応してよい。いくつかの実施形態において、そのような差別化は、デバイスの設計規則又はデバイスの限界寸法などに基づいてよい。工程３８３５に関して示されるように、セル内の機能ベース及び／又は構造ベースの差別化は、ｐ型トランジスタのデバイス領域に対して選択的なｎ型トランジスタのデバイス領域のみを暴露することに対応してよく、その逆も同様である。工程３８４０に関して示されるように、セル内機能ベース及び／又は構造ベースの差別化は、プレーナ型トランジスタのデバイス領域に対して選択的な非プレーナ型トランジスタ（例えば、フィントランジスタ）のデバイス領域のみを暴露することに対応してよく、その逆も同様である。
さらに、セル間の差別化に関して説明されたように、及び、工程３８３０、３８３５及び３８４０を接続する斜線に関して示されるように、論理／メモリ／パワー暴露、ｎ型／ｐ型暴露及び非プレーナ型／プレーナ型暴露の組み合わせ間の差別化は、セル内ベースで利用可能である。例えば、そのような選択性は、任意の配列において、デバイスの機能タイプ間（例えば、論理／メモリ／パワーから選択される）、極性間（例えば、ｎ型／ｐ型から選択される）及び／又はデバイス構造間（例えば、プレーナ型／非プレーナ型から選択される）で提供されてよい。さらに、追加のオプション、例えば、デバイスタイプ（例えば、トランジスタ、抵抗器、ダイオードなど）及び／又は他の構造体間の差別化が利用可能である。例えば、デバイス領域は、機能、タイプ、構造又は他の適切な特徴の任意の適切な組み合わせに基づいて選択的に暴露されてよい。
再び方法３８０１の第３のレベルを参照すると、工程３８５５に示されるように、セル内の裏側暴露の差別化は、ブランケット暴露技術を用いて提供され得る。先に論じられたように、そのようなブランケット暴露技術は、第２のデバイス領域を暴露することな第１のデバイス領域を暴露するために、介在層又は層の厚さ及び／又はデバイス層の厚さを通じてポリッシングすること及び／又はエッチングすることを含んでよい。ブランケット暴露処理は、そのようなブランケット暴露処理により、露出させるために置かれた第１のデバイス領域置及び露出を回避するためにかれた第２のデバイス領域に基づいて、第２のデバイスの第２のデバイス領域に対して選択的な第１のデバイスの第１のデバイス領域を暴露してよい。例えば、平坦化工程又はエッチング工程において、第２のデバイス領域の露出前に、第１のデバイス領域が露出されるように、第１のデバイス領域又はその一部は、第２のデバイス領域の下（例えば、裏側に向かう方向）に延びてよい。ブランケット暴露処理は、第１のデバイス領域が露出されており、第２のデバイス領域が露出されていない場合、（例えば、タイミング又はマーカなどに基づいて）停止されてよい。
セル内の差別化に関して、ブランケット暴露処理は、第１のデバイス領域及び第２のデバイス領域に関して、第１のデバイスと第２のデバイスとの間の構造的差別化に依存し得る。構造差は、例えば、先に論じられたように、第２のデバイス領域の下に延びる第１のデバイス領域、又は、第１のデバイス領域と第２のデバイス領域との間の材料差であってよい。裏側暴露に対する構造差（例えば、裏側暴露の構造差）に加えて、第１のデバイス及び第２のデバイスは、セル内の差別化を提供するために、任意の適切な機能及び／又は他の構造的な違いを有してよい。例えば、そのような裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が論理トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）がメモリ又はパワートランジスタであるような、異なる機能のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が、ｎ型トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）が、ｐ型トランジスタであり、その逆も同様であるように、異なる極性のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、第１のデバイス（例えば、裏側が暴露される第１のデバイス領域を有する）が、非プレーナ型トランジスタであり、第２のデバイス（例えば、暴露されない第２のデバイス領域を有する）が、プレーナ型トランジスタであり、その逆も同様であるように、異なるデバイス構造のトランジスタ間で提供されてよい。実施形態において、裏側暴露の構造差は、そうでなければ、同じ機能、極性及び／又は構造のものであるデバイスにおいて提供されてよい。
例えば、工程３８３０、３８３５及び３８４０に関して示されるように、構造差は、任意の配列において、デバイスの機能タイプ（例えば、論理／メモリ／パワーから選択される）、極性（例えば、ｎ型／ｐ型から選択される）及び／又はデバイス構造（例えばプレーナ型／非プレーナ型から選択される）にわたって提供されてよい。さらに、追加のオプション、例えば、デバイスタイプ（例えば、トランジスタ、抵抗器、ダイオードなど）及び／又は他の構造体間の差別化が利用可能である。例えば、デバイス領域は、機能、タイプ、構造又は他の適切な特徴の任意の適切な組み合わせに基づいて選択的に暴露されてよい。
先に論じられたように、いくつかの実施形態において、裏側暴露は、そのような領域内のデバイスの機能及び／又は構造に基づいており、そのような領域を画定し、又は、ドナー・ホスト基板アセンブリ全体に散在される。例えば、裏側暴露は、論理デバイスとメモリデバイスとの間、論理デバイスと電力デバイスとの間、メモリデバイスと電力デバイスとの間の選択的な暴露を提供してよく、そうでなければ、（例えば、工程３８３０において）デバイスの機能又はデバイスの限界寸法などに基づい提供されてよい。他の例において、裏側暴露は、ｎ型デバイスとｐ型デバイスとの間（例えば、工程３８３５）、又は、フィン又は非プレーナ型ベースのデバイスとプレーナ型デバイスとの間（例えば、工程３８４０）などにおける選択的な暴露を提供する。さらに、他のデバイスタイプベースの裏側暴露オプションが利用可能である。
工程３８１５に関して説明されるように、いくつかの実施形態において、部分的な裏側暴露は、マスク型暴露に基づいて提供される。例えば、そのような技術は、暴露されないマスキングエリア、領域、ＩＣセル又はサブセルなど、及び非マスクエリア、領域、セル、サブセルなどから選択的に除去する材料（例えば、ビアエッチングなど）を含んでよい。そのような技術は、セル間（例えば、セル間）、セル間（例えば、セル内）、異なる機能のデバイス間、異なる構造を有するデバイス間などにおいて選択的な裏側暴露を提供してよい。
さらに、工程３８５５に関して示されるように、いくつかの実施形態において、部分的な裏側暴露は、ブランケット暴露処理により提供される。そのような実施形態において、提供される必要があるマスキングは存在せず、裏側暴露は、暴露される領域を有するデバイス間の構造差（例えば、裏側暴露の構造差）に基づいて提供てよく、これらのデバイスは、暴露されない領域を有していない。例えば、ブランケット暴露は、暴露されるデバイスと暴露されないこれらとの間の構造差に基づいて、選択的な裏側暴露を提供してよい。そのような構造差は、異なるセル又はサブセルなどにおけるデバイス間にある可能性があり、それらは、同じ又は異なるデバイス間で提供され得る。そのような異なるデバイスは、機能、裏側暴露の構造差以外の構造などにおいて異なっている可能性がある。
工程３８１５、３８２０、３８５０、３８２５、３８５５、３８３０、３８５８、３８３６、３８３５及び３８４０により提供される方法３８０１の様々な分岐は、工程１３０で出力されるデバイス階層－ホスト基板アセンブリの範囲を生成するように実装されてよい。例えば、工程３８０５、３８１５、３８２０、３８２５、３８３０及び１３０は、受容されたドナー・ホスト基板アセンブリ（例えば、工程３８０５で受容される）の部分的な裏側暴露（例えば、工程３８１５において）を提供して、論理トランジスタとメモリ及び／又はパワートランジスタとの間、メモリと、論理及び／又はパワートランジスタとの間、電力と、論理及び／又はメモリトランジスタとの間（例えば、工程３８３０において）のセル間の裏側暴露の差別化（例えば、工程３８２０において）提供する。工程３８０５、３８１５、３８５０、３８２５、３８３５及び１３０は、受容されたドナー・ホスト基板アセンブリ（例えば、工程３８０５において受容される）の部分的な裏側暴露（例えば、工程３８１５において）を提供して、ｎ型トランジスタとｐ型トランジスタとの間（例えば、工程３８３０において）のセル内の裏側暴露の差別化（例えば、工程３８２５）を提供する。示されるように、広範な他の工程が利用可能である。
例えば、方法３８０１を示す図３８Ａは、受容されたドナー・ホスト基板アセンブリ（例えば、工程３８０５において受容される）に対して、（例えば、別のデバイス領域に対して選択的な１つのデバイス領域の）選択的な裏側暴露を提供するために、以下のオプションを提供することが読み取られ得る。ウェハレベルの完全裏側暴露及び部分的な裏側暴露のいずれか一方又は両方が、（例えば、Ｌ１工程３８１０及び３８１５において）実行され得る。セル間及び／又はセル内の裏側暴露の差別化は、（例えば、Ｌ２工程３８２０及び３８５０において）提供され得る。そのようなセル間又はセル内のレベル差別化は、（例えば、Ｌ３工程３８２５及び３８５５において）マスク及び／又はブランケット暴露により提供されてよい。マスク型暴露は、裏側暴露における機能ベース及び／又は構造ベースの差別化を提供し得る。（例えば、マスク型暴露又はブランケット暴露を用いて）選択的な裏側暴露により提供される差別化（例えば、セル間又はセル内）は、論理／メモリ／パワートランジスタ間、ｎ型及びｐ型トランジスタ間、プレーナ型及び非プレーナ型トランジスタ間又はこれらの任意の組み合わせの差別化を提供してよい。示されるように、選択的な裏側暴露及び／又は追加の処理を有するデバイス階層－ホスト基板アセンブリの出力は、工程１３０において提供される。
説明は、ここで方法３８０１をさらに示す特定の技術例に変わる。第１の実施形態は、図３８Ｂ及び図３９～図４５Ｃに関して提供され、第２の実施形態は、図３８Ｃ及び図４６～図５４Ｃに関して提供される。そのような実施形態に関して説明される技術例は、任意の特定の方法又は方法３８０１の分岐に拡張され得る。
図３８Ｂは、いくつかの実施形態に従う、プレーナ型トランジスタに対して選択的な非プレーナ型トランジスタの裏側トランジスタのソース／ドレイン半導体及びコンタクト・メタライゼーションを形成するための方法を示すフロー図３８０２である。方法３８０２は、入力３８０６として、プレーナ型トランジスタ構造及び非プレーナ型トランジスタ構造を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、本明細書で説明されたフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、キャリア層は、方法３８０２を実行するのに必要とされない。方法３８０２の入力における非プレーナ型及び／又はプレーナ型トランジスタ構造は、例えば、完全に動作可能であってよい。代替的に、裏側処理が完了するまで、非プレーナ型トランジスタ構造が動作可能とならないように、１又は複数の端子は存在しなくてよい。
図３９は、いくつかの実施形態に従う、一方のソース／ドレインメタライゼーション６５０を欠く非プレーナ型トランジスタ構造１３０４、及び、ソース／ドレインメタライゼーション６５０の両方を有するプレーナ型トランジスタ構造３９０４の平面図である。非プレーナ型トランジスタ構造１３０４に関して示される太い一点鎖線は、断面図に沿う図４０Ａ～図４０Ｃ、図４２Ａ～図４２Ｃ及び図４４Ａ～図４４Ｃとしてさらに提供される面を示す。同様に、プレーナ型トランジスタ構造３９０４に関して示される太い一点鎖線は、断面図に沿う図４１Ａ～図４１Ｃ、図４３Ａ～図４３Ｃ及び図４５Ａ～４５Ｃとしてさらに提供される面を示す。本明細書で説明され、方法３８０２に関して示される技術を用いて、選択的な裏側処理は、プレーナ型トランジスタ構造３９０４に対する裏側処理を提供することなく、非プレーナ型トランジスタ構造１３０４を提供し得る。
図３８Ｂに戻って、方法３８０２により提供される選択的な裏側処理は、非プレーナ型トランジスタ構造１３０４（例えば、第１のデバイス）のソース／ドレイン半導体６４０（例えば、第１のデバイス領域）の裏側暴露を提供する。さらに、方法３８０２により提供される選択的な裏側処理は、プレーナ型トランジスタ構造３９０４（例えば、第２のデバイス）に対して選択的、それにより、プレーナ型トランジスタ構造３９０４の各デバイス領域に対して選択的な非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の裏側を暴露する。例えば、非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の選択的な裏側暴露は、ソース／ドレイン半導体６４０、ソース／ドレインメタライゼーション６５０、ソース／ドレインメタライゼーション６５０及び／又はソース／ドレイン半導体６４０からゲート電極６７３を分離するスペーサ誘電体６７１、フィールド分離誘電体６８０、及び、プレーナ型トランジスタ構造３９０４のデバイス層２１５に対して選択的である。プレーナ型トランジスタ構造３９０４に対して選択的な非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の選択的な裏側暴露に関して説明されるが、方法３８０２は、非プレーナ型トランジスタ構造１３０４の任意の１又は複数のデバイス領域に対して選択的なプレーナ型トランジスタ構造３９０４の任意の１又は複数のデバイス領域の選択的な裏側暴露を提供してよい。さらに、方法３８０２は、プレーナ型トランジスタ構造３９０４の任意の１又は複数のデバイス領域に対して選択的な非プレーナ型トランジスタ構造１３０４の任意の１又は複数のデバイス領域の選択的な裏側暴露を提供してよい。
さらに、方法３８０２は、暴露されたソース／ドレイン半導体６４０（例えば、暴露された第１のデバイス領域）の上方に１又は複数の非天然材料を（例えば、堆積などにより）配置することを提供してよい。方法３８０２の例において、裏側ソース／ドレイン半導体１６４０及び裏側ソース／ドレインメタライゼーション１６５０は、暴露された（例えば、裏側が暴露された）ソース／ドレイン半導体６４０の上方に配置される。ソース／ドレイン半導体６４０の上方に裏側ソース／ドレイン半導体１６４０及び裏側ソース／ドレインメタライゼーション１６５０を配置することに関して説明されるが、任意の適切な非天然材料が、任意の露出させたデバイス領域の上方に配置されてよい。例えば、非天然材料又は材料は、半導体材料、金属材料又は誘電体材料を含んでよい。
図３９に示されるように、いくつかの実施形態において、非プレーナ型トランジスタ及びプレーナ型トランジスタは、同じ集積回路に統合されてよい。例えば、非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４は、ＩＣダイ６０１上に統合されてよい。プレーナ型トランジスタ構造３９０４は、非プレーナ型トランジスタ構造１３０４に関する数のように、同様の構造を示す。例えば、プレーナ型トランジスタ構造３９０４は、ゲート電極６７３、ソース／ドレイン半導体６４０、ソース／ドレインメタライゼーション６５０、ソース／ドレインメタライゼーション６５０からゲート電極６７３及び／又はソース／ドレイン半導体６４０を分離するスペーサ誘電体６７１、フィールド分離誘電体６８０、及び、デバイス層２１５を含む。理解されるように、非プレーナ型トランジスタ構造１３０４とは対照的に、ゲート電極６７３（及び図４１Ａのゲート誘電体８４５）は、トランジスタチャネルのチャネル領域の周囲に配置していない。
非プレーナ型トランジスタ構造１３０４に関して、ソース又はドレインメタライゼーション６５０がない場合、ソース／ドレインメタライゼーション６５０に対するピッチ及び／又は限界寸法の制限、及び／又は、他の表側メタライゼーションレベル（例えば、ゲート電極６７３又はより高いメタライゼーションレベル）が緩和される点で有利である。ソース又はドレインメタライゼーション６５０の欠如は、例えば、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０２（図３８Ｂ）を用いて、第３の端子接続が製造されれるまで、非プレーナ型トランジスタ構造１３０４が操作不可能であることを表し得る。そのような裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションは、トランジスタ構造に電力レール（例えば、Ｖｃｃ）を結合してよく、トランジスタ構造の階層の両側に電力（ソース）及び信号（ゲート電極の電圧）ルーティングを設置する点で有利である。特に、選択的な裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０２は、（例えば、すべてのデバイス端子を含む）表側から製造されるときに十分に機能するトランジスタ構造に対して実施されてもよい。そのような実施形態に関して、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０２は、トランジスタ階層の両側に配置されるインターコネクトトレースにソース／ドレイン・トランジスタ端子を巻きつけるために実施されてよく、ソース／ドレイン・コンタクト抵抗を低減し、及び／又は、トランジスタのソース／ドレインのデバイス領域が、少なくとも２つの他の回路ノードに直接ファンアウトさせる回路ノードとなることを可能にし得る点で有利である。
本明細書でさらに説明され、図４０Ａ～図４５Ｃに対して示されるように、非プレーナ型トランジスタ構造１３０４のそのような裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション中に、プレーナ型トランジスタ構造３９０４は、マスクされて、選択的に暴露されていない（例えば、非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の裏側暴露中に、プレーナ型トランジスタ構造３９０４のデバイス領域は暴露されない）。例えば、プレーナ型トランジスタ構造が、（例えば、すべてのデバイス端子を含む）表側から製造されるときに十分に機能的であり、非プレーナ型トランジスタ構造１３０４の裏側処理が、プレーナ型トランジスタ構造３９０４の機能に影響を与えないように、選択的な裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０２は、プレーナ型トランジスタ構造３９０４上で実行されてよい。
図３８Ｂに戻り、工程３８０８では、デバイス階層（例えば、介在層又は複数の介在層）の裏側が、キャリア層を除去することにより暴露される。いくつかのさらなる実施形態において、デバイス層の上方に堆積される任意の介在層及び／又は表側材料の部分は、暴露工程３８０８中に除去されてもよい。いくつかの例示的な実施形態のコンテキストにおいて本明細書の他の場所で説明されるように、介在層は、例えば、ウェハレベルの裏側暴露処理で使用されるエッチングマーカ又はエッチングストップのうちの１又は複数として機能するデバイス階層の裏側の高い均一な露出を容易にし得る。例えば、除去する前に、介在層が、キャリア層及びデバイス層の両方と直接接触していた状態にあるように、介在層は、除去されたキャリア層からデバイス層を分離してよい。先に論じられたように、いくつかの実施形態において、工程３８０６で受容されたプレーナ型トランジスタ構造及び非プレーナ型トランジスタ構造含むドナー・ホスト基板アセンブリは、キャリア層を含んでおらず、そのような実施形態において、工程３８０８は省略されてよい。
方法３８０２は、工程３８１２に進み、プレーナ型トランジスタ構造の裏側がマスクされる。プレーナ型トランジスタ構造の裏側のそのような選択的なマスキングは、非プレーナ型トランジスタ構造の裏側への選択的な露出又はアクセス（例えば、非プレーナ型トランジスタ構造の選択的なデバイス領域の裏側へのアクセス）を提供する。さらに、工程３８１２では、非プレーナ型トランジスタの裏側の部分は、非プレーナ型トランジスタの特定の構造（例えば、ソース／ドレイン半導体領域）への選択的なアクセスを提供するためにマスクされてもよい。工程３８１２で提供されたマスクは、任意の適切な技術又は複数の技術を用いて適用される任意の適切なマスクを含んでよい。
方法３８０２は工程３８１８に進み、非プレーナ型トランジスタ構造内の少なくとも１つ非プレーナ型トランジスタのソース／ドレイン領域の裏側が暴露される。いくつかの実施形態において、裏側リセスエッチングは、裏側リセスエッチングが、工程３８１２で適用されるマスクにより提供されるパターニングを有するように、工程３８１８で実行される。裏側リセスエッチングは、非プレーナ型トランジスタ構造（例えば、暴露されないこれらのデバイス領域）の他の領域に対して選択的に、及び、プレーナ型トランジスタ構造（例えば、第２のデバイス）のデバイス領域（例えば、第２の領域又は複数の第２の領域）に対して選択的に、非プレーナ型トランジスタ構造（例えば、第１のデバイス）のソース／ドレイン半導体領域（例えば、第１のデバイス領域）を暴露してよい。先に論じられたように、プレーナ型トランジスタ構造のデバイス領域に対する選択は、プレーナ型トランジスタ構造の全体（例えば、すべてのデバイス領域）に対して選択的に提供されてよい。
一旦、非プレーナ型トランジスタ構造の選択的なソース／ドレイン半導体領域が暴露されると、方法３８０２は、工程３８２６で完了し、この工程では、非天然材料のソース／ドレイン半導体が、裏側から、非プレーナ型トランジスタの暴露されたソース／ドレイン領域上又はその上方に堆積され、及び／又は、コンタクト・メタライゼーションは、裏側から加えられたソース／ドレイン半導体の上方に堆積される。ソース／ドレイン半導体及び／又はコンタクト・メタライゼーションは、裏側の暴露された半導体領域の上方に配置され得る非天然材料の例である。示されるように、工程３８２６は、そのような裏側処理により選択的に暴露されていないプレーナ型トランジスタ構造と統合された裏側ソース／ドレイン半導体の上方にコンタクト・メタライゼーションを有する非プレーナ型トランジスタ構造を出力する。
図４０Ａ、図４２Ａ及び図４４Ａは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＡ‐Ａ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４１Ａ、図４３Ａ及び図４５Ａは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＡ‐Ａ'面に沿うプレーナ型トランジスタ構造３９０４の断面図を示す。図４０Ｂ、図４２Ｂ及び図４４Ｂは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＢ‐Ｂ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４１Ｂ、図４３Ｂ及び図４５Ｂは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＢ‐Ｂ'面に沿うプレーナ型トランジスタ構造３９０４の断面図を示す。図４０Ｃ、図４２Ｃ及び図４４Ｃは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＣ‐Ｃ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４１Ｃ、図４３Ｃ及び図４５Ｃは、いくつかの実施形態に従って、方法３８０２における工程が実行されるときの図３９に示されるＣ‐Ｃ'面に沿うプレーナ型トランジスタ構造３９０４の断面図を示す。
図４０Ａ～図４０Ｃは、いくつかの実施形態に従う、表側処理及び／又は任意のキャリア除去後の例示的な非プレーナ型トランジスタ構造１３０４に存在する構造の断面図を示す。図４０Ａ～図４０Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明された特性のいずれかを有してよい。さらに、図４１Ａ～図４１Ｃは、表側処理及び／又は任意のキャリア除去後の例示的なプレーナ型トランジスタ構造３９０４に存在する構造を示す。図４１Ａ～図４１Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してもよい。例えば、図４０Ａ～図４０Ｃ及び図４１Ａ～図４１Ｃは、方法３８０２の工程３８０６が実行された（図３８Ｂを参照されたい）後の非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４の断面図を示す。
図４２Ａ～図４２Ｃ及び図４３Ａ～図４３Ｃに示されるように、エッチングマスク１４１０（例えば、パターニングされたマスク）は、非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４の裏側構造に位置合わせされる。さらに、介在層２１０及びトランジスタ半導体本体６１０のかなりの部分（例えば、デバイス層２１５の一部）は、エッチングマスク１４１０により画定されたマスクされていない部分内の選択的な暴露リセス１５４０を提供するために除去される。ソース／ドレイン領域間の構造差（例えば、深さの差）がある代替的な実施形態において、エッチングマスク１４１０は、図１４Ｄ、図１５Ｄ及び図１６Ｄのコンテキストにおいて他の場所で説明されたように、構造１３０４の処理を用いて構造３９０４のみを保護すべく制限されてよい。
示されるように、エッチングマスク１４１０は、プレーナ型トランジスタ構造３９０４の裏側の全体をマスクする（図４３Ａ～図４３Ｃを参照されたい）。さらに、エッチングマスク１４１０は、選択的な暴露リセス１５４０によりソース／ドレイン半導体６４０へアクセスする又は暴露することを可能にする非プレーナ型トランジスタ構造１３０４の裏側部分を暴露する（図４２Ａ～図４２Ｃを参照されたい）ソース／ドレイン半導体に対するアラインメント６４０は、正確である必要はなく、その結果、ゲート電極６７３と重なる部分が最小化され又は回避され得る。先に論じられたように、エッチングマスク１４１０は、裏側基板の別の介在層であってよく、介在層２１０、介在層２１０の裏側表面の上方に適用されるソフトマスク（例えば、感光性レジスト）などを露出した後に、堆積されてよい。先に論じられたように、パターニングされないデバイス領域（例えば、マスクされていない領域又は露出された領域）は、次に、適用可能な材料組成に適していることで知られる任意のウェット及び／又はプラズマエッチング処理を用いてリセスエッチングされる。
さらに、介在層２１０及びトランジスタ半導体本体６１０のかなりの部分の除去の後に、サブフィンの高さＨｓｆは、エッチングマスク１４１０により保護される非プレーナ型トランジスタ構造１３０４の領域において維持される。選択的な暴露リセス１５４０は、任意の深さ及び横寸法であってよい。例えば、選択的な暴露リセス１５４０は、半導体本体６１０のサブフィン部分（例えば、介在層２１０の半導体部分）を完全に除去して、ソース／ドレイン半導体６４０を露出してよい。示されるように、エッチングマスク１４１０は、プレーナ型トランジスタ構造３９０４の裏側の全体をマスクする（図４３Ａ～図４３Ｃを参照されたい）。例えば、図４２Ａ～図４２Ｃ及び図４３Ａ～図４３Ｃは、工程３８１２及び３８１８（図３８Ｂ）が実行された後の、非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４の断面図をそれぞれ示す。
図４４Ａ～図４４Ｃ及び図４５Ａ～図４５Ｃは、ｐ型又はｎ型の不純物がドープされた裏側ソース／ドレイン半導体１６４０のエピタキシャル成長又は堆積及び後続の裏側ソース／ドレインメタライゼーション１６５０の堆積の後の非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４を示す。示されるように、裏側ソース／ドレイン半導体１６４０は、ソース／ドレイン半導体６４０に隣接して配置又はソース／ドレイン半導体６４０の上方に配置される。裏側ソース／ドレイン半導体１６４０は、任意の適切な技術又は複数の技術、例えば、エピタキシャル成長プロセス、堆積プロセスなどを用いて、ソース／ドレイン半導体６４０の上方に配置されてよい。例えば、ソース／ドレイン半導体６４０を形成するために使用される同一のエピタキシャル又は堆積処理は、裏側ソース／ドレイン半導体１６４０を形成するために使用されてよい。裏側ソース／ドレイン半導体１６４０は、任意の適切な材料、例えば、限定されることはないが、ＩＶ族半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）及び／又はＩＩＩ－Ｖ族半導体（例えば、ＩｎＧａＡ、ＩｎＡ）及び／又はＩＩＩ－Ｎ族半導体（例えば、ＩｎＧａＮ）であってよい。
また、示されるように、裏側ソース／ドレインメタライゼーション１６５０は、裏側ソース／ドレイン半導体１６４０に隣接して配置される、又は、裏側ソース／ドレイン半導体１６４０の上方に配置される。裏側ソース／ドレインメタライゼーション１６５０は、任意の適切な技術又は複数の技術、例えば、金属堆積プロセスを用いて、ソース／ドレイン半導体１６４０の上方に配置されてよい。例えば、裏側ソース／ドレインメタライゼーション６５０を形成するために使用されるのと同一の堆積処理が、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用されてよい。裏側ソース／ドレインメタライゼーション６５０は、任意の適切な材料、例えば、Ｔｉ、Ｗ、Ｐｔ又はこれらの合金などを含んでよい。また、示されように、図４５Ａ～図４５Ｃにおいて、プレーナ型トランジスタ構造３９０４は、裏側ソース／ドレイン半導体も裏側ソース／ドレイン・コンタクト・メタライゼーションもプレーナ型トランジスタ構造３９０４に提供されないように、エッチングマスク１４１０によりマスクされ続けてよい。例えば、非天然材料の裏側ソース／ドレイン半導体１６４０及び裏側ソース／ドレインメタライゼーション１６５０は、非プレーナ型トランジスタ構造１３０４に対して選択的に提供され得る一方、プレーナ型トランジスタ構造３９０４には加えられない。例えば、図４２Ａ～図４２Ｃ及び図４３Ａ～図４３Ｃは、工程３８２６（図３８Ｂ）が実行された後の非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４の断面図をそれぞれ示す。
図４４Ａ～図４４Ｃ及び図４５Ａ～図４５Ｃにより表されるいくつかのさらなる実施形態において、裏側メタライゼーションの余分な表層（ｏｖｅｒ ｂｅｒｄｅｎ）は、ソース／ドレイン・コンタクト・メタライゼーションを用いてエッチングマスク１４１０及び／又は介在層２１０を再露出させるポリッシング（例えば、ＣＭＰ）により除去され、その結果、選択的な暴露リセス１５４０を埋め戻することで閉じ込められる。後続の裏側処理は、少なくともソース／ドレインメタライゼーション１６５０を電気的に結合する１又は複数の裏側インターコネクトメタライゼーションレベル（不図示）の製造をさらに含んでよい。そのようないくつかの実施形態において、そのような裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションレベルとは異なる組成であり、及び／又は、裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションの対応するレベルより大きい横寸法又は厚さを有する。例えば、裏側インターコネクトメタライゼーションに対して、表側インターコネクトメタライゼーションは、高い割合のＣｕを有し、主に銅（例えば、大部分がＣｕ又はＣｕリッチな合金）であってよい。裏側インターコネクトメタライゼーションは、むしろ、主に銅以外（例えば、大部分がＣｕではない、Ｃｕリーン合金又はＣｕがない合金）のものであってよい。表側インターコネクトメタライゼーションは、同様に、主に銅以外のものであってよく、一方で、裏側インターコネクトメタライゼーションは、主に銅であってよい。インターコネクトメタライゼーションが銅をベースにしたものではない場合、裏側インターコネクトメタライゼーションは、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ａｕ、Ｗ、Ｃｒ又はＣｏのうちの１又は複数を含む金属／金属合金に適している任意の他であってよい。デバイス階層の表側及び裏側間のメタライゼーション組成の分離は、表側（例えば、Ｒｕ）と裏側処理（例えばＣｕ）との間の異なる材料系及び相互接続技術の使用を区画化し得る点で有利である。
任意のレベル（例えば、金属１、金属２など）に関する横方向の相互接続の寸法及び／又は厚さは、デバイス階層の表側と裏側との間で異なっていてもよい。例えば、裏側インターコネクトメタライゼーションを介してトランジスタのソース端子に結合される電力線は、表側インターコネクトメタライゼーションを介して、トランジスタのゲート端子及び／又はドレイン端子に結合される表側インターコネクトメタライゼーションよりも大きい横寸法（例えば、線幅）及び／又は厚さを有してよい。表側インターコネクトメタライゼーションと裏側インターコネクトメタライゼーションとの間の寸法及び厚さの区分は、インターコネクト製造プロセスの自由度を与え得る点で有利である。裏側インターコネクトメタライゼーションが大きい横寸法及び／又は厚さを有するいくつかの実施形態において、裏側インターコネクトメタライゼーションは、銅をベースにしたものであり、一方で、より小さい横寸法及び／又は厚さの表側インターコネクトメタライゼーションは、銅以外（例えば、Ｒｕベース）である。
説明された技術を用いて、非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の裏側暴露は、プレーナ型トランジスタ構造３９０４のデバイス領域に対して選択的である。そのようなマスクされた暴露技術は、プレーナ型トランジスタ構造３９０４の任意のデバイス領域に対して選択的な非プレーナ型トランジスタ構造１３０４の任意のデバイス領域（例えば、チャネル、ゲート誘電体、ゲート電極など）を暴露するために拡張されてよく、その逆も同様である。さらに、そのような選択的な暴露処理は、（示されるように）セル間ベース、セル内ベース又は領域ベースなどであってよい。そのような選択的な暴露処理は、非プレーナ型トランジスタとプレーナ型トランジスタとの間の差別化を提供する。そのような非プレーナ型及びプレーナ型トランジスタは、本明細書で説明されるように、機能及び／又は極性に基づいて、区別されてもよい。実施形態において、非プレーナ型トランジスタは、論理トランジスタであり、プレーナ型トランジスタは、メモリ及び／又はパワートランジスタである。
図３８Ｃは、いくつかの実施形態に従う、他の非プレーナ型トランジスタに対して選択的な非プレーナ型トランジスタの裏側トランジスタのソース／ドレイン半導体及びコンタクト・メタライゼーションを形成するための方法を示すフロー図３８０３である。方法３８０３は、入力３８０７として、第１及び第２（例えば、電力及び論理）の非トランジスタ構造を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、本明細書で説明されたフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、キャリア層及び／又は介在層は、方法３８０３を実行するために必要とされない。方法３８０３の入力時における非プレーナ型の電力及び／又は非プレーナ型論理トランジスタ構造は、完全に動作可能であってよい、又は、１又は複数の端子は、裏側処理が完了するまで非プレーナ型トランジスタ構造が、動作可能とならないように、存在しないくてよい。
図４６は、いくつかの実施形態に従う、一方のソース／ドレインメタライゼーション６５０を欠く非プレーナ型（例えば、電力）トランジスタ構造１３０４、及び、ソース／ドレインメタライゼーション６５０の両方を有する非プレーナ型（例えば、論理）トランジスタ構造６０４の平面図である。非プレーナ型（例えば、電力）トランジスタ構造１３０４に関して示される太い一点鎖線は、断面図に沿う図４８Ａ～図４８Ｃ、図５０Ａ～図５０Ｃ、図５２Ａ～図５２Ｃ及び図５４Ａ～図５４Ｃとしてさらに提供される面を示す。同様に、非プレーナ型（例えば、論理）トランジスタ構造６０４に関して示される太い一点鎖線は、断面図に沿う図４７Ａ～図４７Ｃ、図４９Ａ～図４９Ｃ、図５１Ａ～図５１Ｃ及び図５３Ａ～図５３Ｃとしてさらに提供される面を示す。方法３８０２を参照して、本明細書で説明される技術を用いて、選択的な裏側処理は、非プレーナ型トランジスタ構造１３０４に対して裏側処理を提供することなく、非プレーナ型トランジスタ構造１３０４を提供し得る。
図３８Ｃに戻って、方法３８０３により提供される裏側処理は、裏側処理が、非プレーナ型トランジスタ構造６０４（例えば、第２のデバイス）に対して選択的に、それにより、非プレーナ型トランジスタ構造６０４の各デバイス領域に対して選択的な非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の裏側を暴露するように、非プレーナ型トランジスタ構造１３０４（例えば、第１のデバイス）のソース／ドレイン半導体６４０（例えば、第１のデバイス領域）の裏側暴露を提供する。非プレーナ型トランジスタ構造１３０４のソース／ドレイン半導体６４０の裏側暴露は、ソース／ドレイン半導体６４０、ソース／ドレインメタライゼーション６５０、ソース／ドレインメタライゼーション６５０及び／又はソース／ドレイン半導体６４０からゲート電極６７３を分離するスペーサ誘電体６７１、フィールド分離誘電体６８０及び非プレーナ型トランジスタ構造６０４のデバイス層２１５に対して選択的である。方法３８０３は、非プレーナ型トランジスタ構造１３０４の任意の１又は複数のデバイス領域に対して選択的な非プレーナ型トランジスタ構造６０４の任意の１又は複数のデバイス領域の選択的な裏側暴露を代替的に提供してよい。さらに、方法３８０３は、非プレーナ型（例えば、論理）トランジスタ構造６０４の任意の１又は複数のデバイス領域に対して選択的な非プレーナ型（例えば、電力）トランジスタ構造１３０４の任意の１又は複数のデバイス領域の選択的な裏側暴露を提供してよい。
また、工程３８３４に関して示されるように、方法３８０３は、暴露されたソース／ドレイン半導体６４０（例えば、暴露された第１のデバイス領域）の序の方に１又は複数の非天然材料を（例えば、堆積などにより）形成してよい。方法３８０３の例において、裏側ソース／ドレイン半導体１６４０及び裏側ソース／ドレインメタライゼーション１６５０は、暴露された（例えば、暴露された裏側）ソース／ドレイン半導体６４０の上方に配置される。任意の適切な非天然材料は、方法３８０３を用いて任意の露出させたデバイス領域の上方に配置されてよい。例えば、非天然材料又は複数の非天然材料は、半導体材料、金属材料又は誘電体材料を含んでよい。
図４６に示されるように、いくつかの実施形態において、非プレーナ型パワートランジスタ及び非プレーナ型論理トランジスタは、同じ集積回路に統合されてよい。例えば、非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４は、電力及び論理トランジスタとして、それぞれＩＣダイ６０１上に統合されてよい。図４６において、非プレーナ型トランジスタ構造１３０４に関する数と同様に、非プレーナ型トランジスタ構造６０４は、本明細書における他の説明に関して同様の構造を示す。
図３９に関して説明されるように、非プレーナ型トランジスタ構造１３０４内にソース又はドレインメタライゼーション６５０がない場合、ソース／ドレインメタライゼーション６５０に対するピッチ及び／又は限界寸法の制限、及び／又は、他の表側メタライゼーションレベルが緩和され得、ソース又はドレインメタライゼーション６５０の欠如は、第３の端子接続が製造されるまで、非プレーナ型（例えば、電力）トランジスタ構造１３０４が操作不可能であることを表し得る。そのような裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーションは、パワートランジスタ構造に電力レールを結合してよく、トランジスタ構造の階層の両側に電力及び信号（ゲート電極の電圧）ルーティングを設置する。代替的に、裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０２が、トランジスタ階層の両側に配置されるインターコネクトトレースにソース又はドレイン・トランジスタ端子を巻きつけるために実施され得るように、選択的な裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０３は、表側から製造されるときに十分に機能的であるトランジスタ構造上で実施されてもよい。
また、本明細書でさらに説明され、図４７Ａ～図５４Ｃに対して示されるように、非プレーナ型（例えば、電力）トランジスタ構造１３０４のそのような裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション中に、非プレーナ型（例えば、論理）トランジスタ構造６０４は、マスクされ、暴露されないままである。例えば、非プレーナ型パワートランジスタ構造が、表側から製造されるｔきに十分に機能的であり、非プレーナ型トランジスタ構造１３０４の裏側処理が、非プレーナ型トランジスタ構造６０４の機能に影響を与えないように、選択的な裏側トランジスタのソース／ドレイン・コンタクト・メタライゼーション方法３８０３は、非プレーナ型トランジスタ構造６０４上で実行されてよい。
図３８Ｃに戻り、工程３８０９では、デバイス階層（例えば、介在層又は複数の介在層）が、キャリア層を除去することにより暴露される。いくつかの実施形態において、デバイス層の上方に堆積される任意の介在層の部分及び／又は表側材料は、工程３８０９中に除去されてもよい。本明細書で説明されるように、介在層は、デバイス階層の裏側のより高均一な露出を容易にし得る。例えば、除去する前に、介在層が、キャリア層及びデバイス層の両方と直接接触していた状態にあるように、介在層は、除去されたキャリア層からデバイス層を分離してよい。先に論じられたように、いくつかの実施形態において、工程３８０７で受容された非プレーナ型論理トランジスタ構造及び非プレーナ型パワートランジスタ構造含むドナー・ホスト基板アセンブリは、キャリア層を含んでおらず、工程３８０８は省略されてよい。
方法３８０２は、工程３８１３に進み、少なくとも暴露される介在層の厚さが除去される。方法３８０２の例において、暴露される介在層の厚さは、ポリッシング工程により除去される。しかしながら、暴露される介在層の厚さは、任意の適切な技術又は複数の技術を用いて除去されてよい。例えば、介在層又は複数の介在層のうちの１又は複数のコンポーネント層が除去されてよい。実施形態において、介在層の厚さは、ポリッシング工程により均一に除去される。実施形態において、介在層の厚さは、マスク又はブランケットエッチング処理を用いて除去される。工程３８１３は、工程３８０９でキャリア層を除去するために使用されたのと同一のポリッシング及び／又はエッチング処理を使用してよい、又は、工程３８１３は、別個の処理パラメータを用いた別個の処理であってよい。例えば、介在層は、キャリア除去処理用のエッチングストップを提供し、工程３８１３は、様々なポリッシング又はエッチング処理を使用してよい。
方法３８０２は工程３８１９に進み、裏側分離誘電体が、非プレーナ型論理トランジスタ構造及び非プレーナ型パワートランジスタ構造の裏側の上方に配置される。裏側分離誘電体は、任意の適切な技術又は複数の技術、例えば、誘電体堆積技術を用いて、非プレーナ型論理トランジスタ構造及び非プレーナ型パワートランジスタ構造の裏側の上方に配置されてよい。さらに、裏側分離誘電体は、任意の適切な材料、例えば、二酸化ケイ素、窒化ケイ素、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ、ＭＳＱ、ＳｉＯＮなどであってよい。
方法３８０２は工程３８２５に進み、非プレーナ型パワートランジスタ構造内の少なくとも１つのソース／ドレイン領域の裏側が、非プレーナ型論理トランジスタ構造に対して選択的に暴露される。いくつかの実施形態において、裏側分離誘電体は、エッチングマスクを形成するためにパターニングされ、裏側リセスエッチングは、裏側リセスエッチングが、エッチングマスクにより画定されるパターニングを有するように、工程３８２５で実行される。エッチングマスクを生成するための裏側分離誘電体のパターニングは、任意の適切なパターニング技術、例えば、リソグラフィ技術を用いて実行されてよい。さらに、裏側リセスエッチングは、任意の適切な技術、例えば、ウェット又はドライエッチング技術を用いて実行されてよい。裏側リセスエッチングは、非プレーナ型パワートランジスタ構造（例えば、暴露されないこれらのデバイス領域）の他の領域に対して選択的に、及び、非プレーナ型論理トランジスタ構造（例えば、第２のデバイス）のデバイス領域（例えば、第２の領域又は複数の第２の領域）に対して選択的に、非プレーナ型パワートランジスタ構造（例えば、第１のデバイス）のソース／ドレイン半導体領域（例えば、第１のデバイス領域）を暴露してよい。先に論じられたように、非プレーナ型論理トランジスタ構造のデバイス領域に対する選択は、非プレーナ型論理トランジスタ構造の全体（例えば、すべてのデバイス領域）に対して選択的に提供されてよい。
一旦、非プレーナ型パワートランジスタ構造の選択的なソース／ドレイン半導体領域が暴露されると、方法３８０３は、工程３８３４で完了し、この工程では、非天然材料のソース／ドレイン半導体が、裏側から、非プレーナ型パワートランジスタの暴露されたソース／ドレイン領域上又はその上方に堆積され、及び／又は、コンタクト・メタライゼーションは、裏側から加えられたソース／ドレイン半導体の上方に堆積される。ソース／ドレイン半導体及び／又はコンタクト・メタライゼーションは、裏側の暴露された半導体領域の上方に配置され得る非天然材料の例である。示されるように、工程３８３４は、そのような裏側処理により選択的に暴露されていない非プレーナ型論理トランジスタ構造と統合された裏側ソース／ドレイン半導体の上方に端子の裏側メタライゼーションを有する非プレーナ型パワートランジスタ構造を出力する。
図４７Ａ、図４９Ａ、図５１Ａ及び図５３Ａは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＡ‐Ａ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４８Ａ、図５０Ａ、図５２Ａ及び図５４Ａは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＡ‐Ａ'面に沿う非プレーナ型トランジスタ構造６０４の断面図を示す。図４７Ｂ、図４９Ｂ、図５１Ｂ及び図５３Ｂは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＢ‐Ｂ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４８Ｂ、図５０Ｂ、図５２Ｂ及び図５４Ｂは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＢ‐Ｂ'面に沿う非プレーナ型トランジスタ構造６０４の断面図を示す。図４７Ｃ、図４９Ｃ、図５１Ｃ及び図５３Ｃは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＣ‐Ｃ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図４８Ｃ、図５０Ｃ、図５２Ｃ及び図５４Ｃは、いくつかの実施形態に従って、方法３８０３における工程が実行されるときの図４６に示されるＣ‐Ｃ'面に沿う非プレーナ型トランジスタ構造６０４の断面図を示す。
図４７Ａ～図４７Ｃは、いくつかの実施形態に従う、表側処理及び／又は任意のキャリア除去後の例示的な非プレーナ型トランジスタ構造１３０４に存在する構造の断面図を示す。いくつかの実施形態において、非プレーナ型トランジスタ構造１３０４は、パワートランジスタである。図４７Ａ～図４７Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。図４８Ａ～図４８Ｃは、表側処理及び／又は任意のキャリア除去後の例示的な非プレーナ型トランジスタ構造６０４に存在する構造を示す。非プレーナ型トランジスタ構造１３０４がパワートランジスタであるいくつかの実施形態において、非プレーナ型トランジスタ構造６０４は、論理トランジスタである。図４１Ａ～図４１Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。例えば、図４７Ａ～図４７Ｃ及び図４８Ａ～図４８Ｃは、工程３８０９（図３８Ｃ）が実行された後の非プレーナ型トランジスタ構造１３０４及び６０４の断面図を示す。
図４９Ａ～図４９Ｃ及び図５０Ａ～図５０Ｃに示されるように、半導体本体６１０及び／又は他の構造体、例えば、非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４のフィールド分離誘電体６８０の裏側１０１２は、介在層２１０の除去により暴露される。そのような暴露は、任意の適切な技術又は複数の技術を用いて実行されてよい。例えば、トランジスタ半導体本体６１０の裏側を暴露するために、トランジスタ半導体本体６１０がアンカー留めされたバルク半導体の部分は、例えば、工程５１０に関して本明細書で説明されたように、ポリッシングされ、及び／又は、ウェット及び／又はドライエッチング処理を用いてリセスエッチングされ得る（図５を参照されたい）。いくつかの実施形態において、介在層２１０の裏側ポリッシュは、ポリッシングされたフィールド分離誘電体６８０が露出したときに停止されてよい。任意の量のオーバーエッチング（又はオーバーポリッシング）が、半導体本体６１０のサブフィン部分及び隣接するフィールド分離誘電体６８０を含むデバイス層をさらに薄くするにより、サブフィンの高さＨｓｆを低減するように実行されてよい。例えば、図４９Ａ～図４９Ｃ及び図５０Ａ～図５０Ｃは、方法３８０３の工程３８１３が実行された（図３８Ｃを参照されたい）後の非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４の断面図を示す。
図５１Ａ～図５１Ｃ及び図５２Ａ～図５２Ｃに示されるように、エッチングマスク１４１０（例えば、パターニングされたマスク）は、非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４の裏側構造に位置合わせされる。さらに、トランジスタ半導体本体６１０のかなりの部分（例えば、デバイス層２１５の一部）の除去が、エッチングマスク１４１０により提供されるマスクされていない部分内で選択的な暴露リセス１５４０を提供するように実行される。
図５１Ａ～図５１Ｃ及び図５２Ａ～図５２Ｃのコンテキストにおいて、エッチングマスク１４１０は、ハードマスク層及び分離するために残留する誘電体層である。エッチングマスク１４１０は、任意の適切な技術又は複数の技術を用いて提供されてよい。実施形態において、裏側分離誘電体（例えば、裏側分離誘電体１１２０）は、暴露された裏側の上方に堆積される。裏側ゾル化誘電体は、トランジスタ半導体領域を露出するために除去された介在層の一部と置き換える非天然材料の例であり、裏側分離誘電体は、トランジスタの電気的な分離に適している任意の誘電材料、例えば、二酸化ケイ素、低い比誘電率の材料、フィールド分離誘電体６８０より小さい比誘電率を有する材料、３．９より小さい又は３．５より小さ比誘電率を有する材料、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ、ＭＳＱ、ＳｉＮ又はＳｉＯＮなどであってよい。そうして、裏側分離誘電体は、エッチングマスク１４１０を提供するためにパターニングされる。
示されるように、エッチングマスク１４１０は、非プレーナ型トランジスタ構造６０４の全体をマスクする（図５１Ａ～図５１Ｃを参照されたい）。さらに、エッチングマスク１４１０は、選択的な暴露リセス１５４０によりソース／ドレイン半導体６４０へアクセスする又は暴露することを可能にする非プレーナ型トランジスタ構造１３０４の裏側部分を暴露する（図５２Ａ～図５２Ｃを参照されたい）ソース／ドレイン半導体に対するアラインメント６４０は、正確である必要はなく、その結果、ゲート電極６７３と重なる部分が最小化され又は回避され得る。先に論じられたように、エッチングマスク１４１０は、裏側１０１２の暴露の後に堆積される分離誘電体であってよい。また、先に論じられたように、パターニングされないデバイス領域（例えば、マスクされていない領域又は露出された領域）は、次に、適用可能な材料組成に適していることで知られる任意のウェット及び／又はプラズマエッチング処理を用いてリセスエッチングされる。
トランジスタ半導体本体６１０のかなりの部分の除去の後に、サブフィンの高さＨｓｆは、エッチングマスク１４１０により保護される非プレーナ型トランジスタ構造１３０４の領域において維持される。選択的な暴露リセス１５４０は、任意の深さ及び横寸法であってよい。例えば、選択的な暴露リセス１５４０は、半導体本体６１０のサブフィン部分（例えば、介在層２１０の半導体部分）を完全に除去して、ソース／ドレイン半導体６４０を露出してよい。示されるように、エッチングマスク１４１０は、非プレーナ型トランジスタ構造６０４の裏側の全体をマスクする（図５２Ａ～図５２Ｃを参照されたい）。例えば、図５１Ａ～図５１Ｃ及び図５２Ａ～図５２Ｃは、工程３８１９（図３８Ｃ）が実行された後の非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４の断面図を示す。
図５３Ａ～図５３Ｃ及び図５４Ａ～図５４Ｃは、ｐ型又はｎ型の不純物がドープされた裏側ソース／ドレイン半導体１６４０のエピタキシャル成長又は堆積及び後続の裏側ソース／ドレインメタライゼーション１６５０の堆積後の非プレーナ型トランジスタ構造１３０４及び非プレーナ型トランジスタ構造６０４を示す。示されるように、裏側ソース／ドレイン半導体１６４０は、ソース／ドレイン半導体６４０に隣接して配置される、又は、ソース／ドレイン半導体６４０の上方に配置される。裏側ソース／ドレイン半導体１６４０は、任意の適切な技術又は複数の技術、例えば、エピタキシャル成長プロセス又は堆積プロセスなどを用いて、ソース／ドレイン半導体６４０の上方に配置されてよい。例えば、ソース／ドレイン半導体６４０を形成するために使用される同一のエピタキシャル又は堆積処理は、裏側ソース／ドレイン半導体１６４０を形成するために使用されてよい。裏側ソース／ドレイン半導体１６４０は、任意の適切な材料、例えば、限定されることはないが、ＩＶ族半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）及び／又はＩＩＩ－Ｖ族半導体（例えば、ＩｎＧａＡ、ＩｎＡ）及び／又はＩＩＩ－Ｎ族半導体（例えば、ＩｎＧａＮ）であってよい。
また、示されるように、裏側ソース／ドレインメタライゼーション１６５０は、裏側ソース／ドレイン半導体１６４０に隣接して配置される、又は、裏側ソース／ドレイン半導体１６４０の上方に配置される。裏側ソース／ドレインメタライゼーション１６５０は、任意の適切な技術又は複数の技術、例えば、金属堆積プロセスを用いて、ソース／ドレイン半導体１６４０の上方に配置されてよい。例えば、裏側ソース／ドレインメタライゼーション６５０を形成するために使用されるのと同一の堆積処理が、裏側ソース／ドレインメタライゼーション１６５０を形成するために使用されてよい。裏側ソース／ドレインメタライゼーション６５０は、任意の適切な材料、例えば、Ｔｉ、Ｗ、Ｐｔ又はこれらの合金などを含んでよい。また、示されるように、図５３Ａ～図５３Ｃにおいて、非プレーナ型トランジスタ構造６０４は、裏側ソース／ドレイン半導体もソース／ドレイン・コンタクト・メタライゼーションも非プレーナ型トランジスタ構造６０４に提供されないように、エッチングマスク１４１０によりマスクされ続けてよい。例えば、非天然材料の裏側ソース／ドレイン半導体１６４０及び裏側ソース／ドレインメタライゼーション１６５０は、非プレーナ型トランジスタ構造１３０４に対して選択的に提供され得る一方、非プレーナ型トランジスタ構造６０４には加えられない。例えば、図５２Ａ～図５２Ｃ、図５３Ａ～図５３Ｃ及び図５４Ａ～図５４Ｃは、工程３８３４（図３８Ｂ）が実行された後の非プレーナ型トランジスタ構造１３０４及びプレーナ型トランジスタ構造３９０４の断面図を示す。
図５３Ａ～図５３Ｃ及び図５４Ａ～図５４Ｃにより表されるいくつかのさらなる実施形態において、裏側メタライゼーションの余分な表層（ｏｖｅｒ ｂｅｒｄｅｎ）は、ソース／ドレイン・コンタクト・メタライゼーションを用いて、エッチングマスク１４１０を再露出させるポリッシング（例えば、ＣＭＰ）により除去され、その結果、選択的な暴露リセス１５４０を埋め戻すことで閉じ込められる。後続の裏側処理は、少なくともソース／ドレインメタライゼーション１６５０に電気的に結合する１又は複数の裏側のインターコネクトメタライゼーションレベル（不図示）の製造をさらに含んでよい。そのようないくつかの実施形態において、そのような裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションレベルとは異なる組成であり、及び／又は、裏側インターコネクトメタライゼーションは、表側インターコネクトメタライゼーションの対応するレベルより大きい横寸法及び／又はより大きい厚さを有する。
上記の説明は、表側トランジスタ構造を完成及び／又は修正するために使用され得る様々な裏側処理工程を説明する。そのような処理は、例えば、単体化及びパッケージング用、又は、積層された３Ｄデバイス階層の実施形態に関する別のデバイス階層との接合用のデバイス階層を準備するために使用されてよい。裏側処理が、デバイス階層の暴露された裏側上の第２のデバイス（例えば、ＦＥＴ、ＴＦＥＴ、ＴＦＴ、ＳＴＴＭ）を製造するために拡張されてよいことにも留意される。そのような両面階層の製造は、別の予め製造されたデバイス階層に、暴露された裏側が接合されるウェハレベル階層接合に対する補足又は代替品が考慮され得る。そのような両面階層が、後で別の階層に接合される場合、接合界面は、別のデバイス又は積層されたデバイスの別のペアから、積層されたデバイスのペアを分離する。
所与のデバイス積層体は、積層されたデバイスにより必要とされる処理条件及び／又は材料間の互換性のレベルに応じて接合するときに、両面の漸進的なデバイス製造又は予め製造されたデバイス階層のうちの一方又は他方により適している可能性がある。例えば、高温活性化アニール（例えば、不純物ドーパント注入後のアニール）又は高温半導体成長（例えば、エピタキシャル成長）を必要とする裏側デバイスは、ウェハレベルの裏側接合が好ましい場合、裏側処理条件が表側デバイスに対して弊害をもたらすかもしれないので、裏側処理による漸進的な製造にあまり適していないかもしれない。一方、低温適合デバイス、例えば、多くのＴＦＴ、酸化物半導体ＴＦＥＴ又はＳＴＴＭデバイスは、裏側処理を用いて漸進的に製造されるのによく適している可能性がある。
特に、裏側処理は、すべての表側処理を完了したときに、任意の表側処理の実行又は表側処理の段階間に挿入される前にのいずれかで、順次実行されてよい。並列両面処理が想定可能である一方で、支持（例えば、ドナー又はホスト）基板の実用上の利点は、第２面上の処理を模倣する前に、第１面における実質的にすべての処理の実行に都合がよい。従って、いくつかの実施形態において、裏側が暴露される前に、実質的にすべての表側処理が実行されてよい（例えば、バックエンドメタライゼーションの多数のレベルを通じたすべての方法）。裏側を暴露するときに、実質的にすべての裏側処理が実行されてよい（例えば、バックエンドメタライゼーションの１又は複数のレベルを通じたすべての方法）。異なる表側及び裏側メタライゼーションは、一旦始まると、それぞれ完全にこれらの全体であるそのような完全に直列化された表側及び裏側処理段階で実施されてよい。異なる表側及び裏側デバイスは、このような方式で、実施されてもよい。表側及び裏側処理工程が交互に行われる代替的な実施例では、ドナー基板とホスト基板との間で追加の転写が必要とされてよく、製造プロセスに対する複雑性及び費用を加味する。例えば、すべての裏側処理は、表側デバイスセル製造と表側のバックエンドインターコネクトメタライゼーションとの間に挿入され、表側ホスト基板から裏側ホスト基板への１つの追加の転写が実行されてよい。
上記のように、裏側処理は、表側処理から意図的に差別化されてよい。異なる材料のセット及び／又は処理条件は、表側処理に使用される裏側処理に使用されてよい。例えば、表側メタライゼーションは、第１の金属、例えば、Ｃｕベースの金属（すなわち、主に又は５０％より多いＣｕである金属合金）、及び、Ｃｕベースの金属以外の第２の金属（すなわち、主に又は５０％より多いＣｕ以外の金属である金属合金）を使用する裏側メタライゼーションを使用してよい。表側デバイスは、第１の材料系（例えば、半導体組成）を使用してよく、一方で、裏側デバイスは、第２の異なる材料系を使用してよい。この同じ脈絡で、裏側暴露及び後続の裏側処理は、デバイス統合における別の自由度を加味する方式における両面製造プロセスを区画化すべく、様々な表側処理工程に関する製造プロセス内に位置づけられる。例えば、裏側処理は、プレーナ型ＦＥＴを非プレーナ型ＦＥＴと統合する手段として、又は、様々な熱履歴を有するデバイスを統合する手段として使用されてよい。例えば、高温処理（例えば、＞３５０℃）は表側処理に分類されるとともに、裏側処理は、低温（例えば、＜３５０℃）に制限される。
デバイス階層の暴露された部分の裏側処理は、表側の製造プロセス中に形成される構造に種を注入することを含んでよい。注入は、表側のバックエンド相互接続が形成される前の時点で、表側処理と統合され得る場合の（例えば、活性化アニールに対する）高温処理を伴い得る処理の一例である。いくつかの実施形態において、ドーパント種が、デバイス及び／又は介在層の暴露された裏側から、デバイス層又は介在層に注入され得る。裏側注入技術は、デバイス構造又は包囲構造の１又は複数の非半導体領域の組成を修正する手段として、裏側暴露処理を活用してよい。例えば、誘電体の部分（ゲートスペーサ、ゲート誘電体など）又は金属（例えば、ゲート金属、ソース／ドレイン・コンタクト金属など）は、それらが表側処理により製造された後に変更されてよい。裏側注入による材料修正は、微細構造修正（例えば、アモルファス化）及び／又は組成修正の形式を取ってよい。そのような材料修正は、例えば、後続の選択的な材料の除去又は成長の基礎として使用されてよい。
注入技術は、表側処理中に形成された半導体構造の電気的な特性を修正する手段として、裏側暴露処理を活用してもよい。裏側暴露後の注入は、１又は複数の半導体構造へのドーパントの導入を事実上遅延させてよく、所与のデバイスに対する熱履歴を改善し、及び／又は、ドーパント拡散のプロファイルをシャープにする。裏側暴露の注入工程後は、（例えば、基板の薄型化又は除去を通じて）ドープされる半導体領域の裏側が暴露されるまで、デバイスの表側からアクセス不可能となり、デバイスの裏側からもアクセス不可能となる半導体領域のドープが可能であってもよい。裏側暴露の注入工程後は、能動デバイス領域（例えば、ＦＥＴのチャネル、ソース、ドレイン）を修正し、能動デバイス領域に対する裏側結合を可能にし、又は、能動デバイス領域の裏側分離を促進してよい。活性化アニールを必要とする裏側暴露の注入工程後は、活性化アニール温度と適合するフロントエンドデバイス処理と、低温処理に限られた処理、例えば、表側インターコネクトメタライゼーションとの間で実行されてよい。活性化アニールを必要とする裏側暴露後の注入工程は、すべてのフロントエンドデバイス処理が完了した後に実行されてもよく、活性化アニールが、ドナー・ホストアセンブリの厚さにわたって大きな温度勾配を維持する熱処理を伴う表側インターコネクトメタライゼーションを含む。例えば、ホスト基板は、４００℃よりも十分に低い第１の温度で維持されてよく、一方で、熱は、デバイス層の暴露された裏側表面に急速に加えられる。
図５５は、いくつかの実施形態に従う、半導体デバイス構造へのドーパントの裏側注入を含む裏側処理方法を示すフロー図５５０１である。方法５５０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるデバイス（例えば、トランジスタ）セル階層の裏側処理をさらに例示する。方法５５０１は、入力５５０５として、デバイス層を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有してよい。しかしながら、特に、キャリア層及び／又は介在層は、方法５５０１を実行するために必要とされない。工程５５１０では、デバイス層又は介在層の裏側は、裏側暴露処理中に露出される。いくつかの実施形態において、工程５５１０で実行される裏側暴露処理は、方法５０１（図５）の工程のうちの１又は複数を含む。裏側暴露処理は、例えば、少なくともドナー基板（例えば、キャリア層）の一部において除去することにより、デバイス層又は介在層を暴露してよい。次に、１又は複数のドーパントが、暴露されたデバイス層及び／又は介在層に注入される。出力５５１５は、裏側ドープ層を有するデバイスセルを含み、デバイス構造の裏側からのドーパント種の導入を示す、及び／又は、表側構造の製造後のドーパント種の導入を示すドーパントプロファイルを有することが期待され得る。ドーパントプロファイルは、例えば、デバイス構造の表側の近位よりも、デバイス構造の裏側の近位に、より高い種濃度があることを示してよい。裏側から導入されたドーパント種は、裏側注入処理前の表側処理中に形成された半導体構造を包囲する材料内に存在し得る。包囲表側構造の図におけるこれらの材料内のドーパント種のドーパント種及び／又はプロファイルを含む材料の組み合わせは、方法５５０１の実施形態に従う裏側暴露後の注入処理を示してよい。
図５６Ａ、図５７Ａは、いくつかの実施形態に従って、方法５５０１における工程が実行されるときの図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４の断面図を示す。図５６Ｂ、図５７Ｂは、いくつかの実施形態に従って、方法５５０１における工程が実行されるときの図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示す。図５６Ｃ、図５７Ｃは、いくつかの実施形態に従って、方法５５０１における工程が実行されるときの図６に示されるＣ‐Ｃ'面に沿うトランジスタ構造６０４の断面図を示す。
図５６Ａ～図５６Ｃは、ドナー基板の表側処理に続く例示的なトランジスタ構造に存在する構造を示す。半導体本体６１０は、縦方向（例えば、ｚ次元）に伸びるフィン構造である。半導体本体６１０は、デバイス層２１５を有するチャネル部を含む。図５６Ａ～図５６Ｃに示される実施形態において、半導体本体６１０は、デバイス層２１５（例えば、Ｓｉ）と同じ半導体組成を有するサブフィン部分をさらに含む。半導体本体６１０は、例えば、デバイス層２１５のパターニングされた前側リセスエッチングを用いて形成されていてよい。さらに本明細書の他の場所で説明されるように、半導体フィン本体は、サブフィン半導体が介在層２１０のコンポーネント（図３Ａ）であってよい一方で、デバイス層２１５がデバイスチャネル内に存在するのみであってよい場合、チャネル部とは異なる組成のサブフィン半導体を代替的に含んでよい。代替的に、サブフィン半導体は、デバイス層２１５と裏側基板との間のスペーサを考慮してよく、サブフィン半導体とキャリア層との間の介在層をさらに含んでよい。フィールド分離誘電体６８０は、半導体本体６１０の１又は複数の側壁を包囲する。トランジスタ半導体本体６１０のチャネル部と交差するゲート誘電体８４５の上方に配置されるゲート電極６７３を含むゲートスタックが図５６Ａ及び図５６Ｂにさらに示され、一方で、ソース／ドレイン半導体６４０を有するソース／ドレインメタライゼーションの交差が図５６Ｃに示される。
図５６Ａ～図５６Ｃにおいて、介在層２１０の裏側表面３９１１は、任意の技術、例えば、限定されないが、方法５０１（図５）により暴露されている。マーカ又はエッチングストップは、例えば、フィールド分離誘電体６８０の裏側を暴露する前のキャリア除去工程を終了させる第１の介在層２１０内に存在している。図示されていないが、例えば、工程５２０（図５）に関して実質的に上述したように、トランジスタ半導体本体６１０の裏側は、トランジスタ半導体本体６１０が、アンカー留めされるバルク半導体の部分をさらに除去することにより暴露されてよい。介在層２１０（又は本体６１０）の裏側表面が暴露された状態で、裏側注入５６１０が実行される。裏側注入５６１０は、半導体本体６１０に注入されるとともに、同様に包囲材料、例えば、フィールド分離誘電体６８０に注入されるドーパント種を有するブランケット注入であってよい。ブランケット注入は、ドーパントを受け取るためにすべての暴露された部分を有する本体６１０の表側のパターニングを活用する。すべてより少ない本体６１０が注入を受け取る場合、裏側注入５６１０は、選択的に（マスクされた）注入であってよい。裏側注入は、半導体本体６１０の組成に適していることで知られる任意のドーパント種、ドーパントレベル及び注入エネルギー準位を利用してよい。いくつかの実施形態において、裏側注入は、ｎ型又はｐ型の導電性をドープされた半導体に与えるために、周辺（ａｍｂｉｅｎｔ）（例えば、４００～８００℃）より上の任意の温度で、後続の熱アニールにより電気的に活性化され得る不純物種の注入を伴う。
図５７Ａ～図５７Ｃは、１又は複数の裏側注入によりドープされている半導体領域を含むトランジスタ構造を示す。示されるように、介在層２１０、及び、半導体本体６１０のサブフィン部分は、ドーパント種でドープされており、それにより、各半導体本体６１０のデバイス層２１５から介在層２１０を差別化する。そのような裏側の不純物ドープは、ウェル構造、例えば、限定されないが、例えば、ｐ型ソース／ドレイン半導体６４０を有するＰＭＯＳ ＦＥＴの製造に適しているｎウェルを形成するために使用されてよい。そのような裏側の不純物ドープは、パンチスルーストッパとして使用されてもよい。いくつかの代替的な実施形態において、介在層２１０のみが裏側注入によりドープされ、半導体本体６１０のサブフィン部分はドープされない。他の代替的な実施形態において、サブフィン領域の一部のみが裏側注入によりドープされる。さらに他の実施形態において、複数の裏側注入が、半導体本体６１０及び介在層２１０内又はこれらの間で、ドーパント勾配及び／又は相補的なドープされた半導体接合を実現するために実行される。例えば、ｐ型及びｎ型接合は、裏側注入を通じて形成されてよく、半導体本体６１０の裏側部分は、軽度から中程度の「ｐ」ドープにドープされ、一方で、ソース／ドレイン半導体６４０が高濃度ドープｎ型である。例えば、ｐ型及びｎ型接合は、裏側注入を通じて形成されてよく、半導体本体６１０の裏側部分は、軽度から中程度「ｎ」ドープにドープされ、一方で、ソース／ドレイン半導体６４０は、高濃度ドープｐ型である。半導体本体６１０のそのような相補的な裏側ドープは、介在層２１０を通じたフィン間のオン状態リークを低減するように機能してよい。介在層２１０が除去され、フィン間リークが大して心配でない実施形態に関して、半導体本体６１０の裏側ドープが、ｐ／ｎダイオードからトランジスタの表側処理を区別しない製造フローに、ダイオードを製造する手段を提供してよい。
いくつかの実施形態において、裏側注入処理は、複数の選択的な注入工程を伴う。例えば、第１の裏側注入は、第１の半導体（例えば、図５７Ａ～図５７Ｃの第１の本体６１０及び介在層２１０）を第１の導電型（例えば、ｐ型）にドープしてよい。第２の裏側注入は、第２の隣接する半導体領域（例えば、図５７Ａ～図５７Ｃの第２の本体６１０及び介在層２１０）を第２の相補的な導電型（例えば、ｎ型）にドープしてよい。２つの相補的にドープされた半導体領域は、例えば、介在層２１０内にＰ／Ｎ接合を形成してよい。接合の相補的な端部に対する端子は、表側及び／又は裏側メタライゼーションを通じてよい。ある表側メタライゼーションの実施形態において、ｐ型のドープされたソース／ドレイン半導体６４０（例えば、ＰＭＯＳ ＦＥＴ）を有する第１のトランジスタ構造は、ｐ型サブフィン及びｐ型サブフィンを包囲するｐ型介在層（例えば、図５７Ａ～図５７Ｃの第１の本体６１０、及び、介在層２１０の一部）を有するために、裏側に注入される。裏側のｐ型ドープは、ｐ型のドープされたソース／ドレイン半導体６４０を通じて表側メタライゼーションに電気的に結合されてよい。ゲート電極６７３は、ダイオードのコンテキストにおいて、この場合、残留構造になり得る。ｎ型のドープされたソース／ドレイン半導体６４０（例えば、ＮＭＯＳ ＦＥＴ）を有する第２のトランジスタ構造は、ｎ型サブフィン及びｎ型サブフィンを包囲するｎ型介在層（例えば、図５７Ａ～図５７Ｃの第２の本体６１０、及び、介在層２１０の一部）を有するように裏側に注入される。裏側のｎ型ドープは、ｎ型のドープされたソース／ドレイン半導体６４０を通じて表側メタライゼーションに電気的に結合されてよい。ｐ型の介在層領域とｎ型の介在層領域との間の界面は、ダイオードのＰ／Ｎ接合を画定する。代替的に、ｐ型の介在層領域は、ｐ－ｉ－ｎダイオードを画定するために、介在層の真性な（ドープされていない）部分により、ｎ型の介在層領域から分離されてよい。
いくつかの実施形態において、デバイス階層の暴露された部分の裏側処理は、半導体デバイス層の裏側の上方に半導体材料をエピタキシャル成長させることを含む。エピタキシャル成長は、高い処理温度を伴い得る裏側処理の別の例であり、そのため、デバイス階層のすべて材料との適合のための表側処理に対して実施されてよい。そのようないくつかの実施形態において、ドープされたソース／ドレイン半導体は、裏側コンタクト及び／又はインターコネクトメタライゼーションの製造と共に、デバイス層の裏側上でエピタキシャル成長されてよい。他の実施形態において、裏側処理は、裏側暴露処理中に除去される他の半導体材料を置き換える半導体材料のエピタキシャル成長を含む。エピタキシャル成長された半導体は、裏側暴露処理中に除去されたものとは異なる組成及び／又はより良い結晶品質のものであってよい。高温処理を実行するために、裏側暴露及び裏側エピタキシャル成長は、例えば、表側メタライゼーションの前に発生させるために実施されてよい。特に、表側デバイス層の裏側での半導体のエピタキシャル成長は、例えば、本明細書のさらに他の場所で説明されたように、様々な裏側デバイス構造についての後続の漸進的な裏側製造においてさらに利用されてよい。
代替的に、低温堆積は、多結晶（例えば、マイクロ又はナノ結晶）又はアモルファス半導体層、例えば、限定されないが、暴露されたデバイス層の裏側上方の酸化物半導体層（例えば、ＩＧＺＯ）を形成するために使用されてよい。任意の薄膜トランジスタ（ＴＦＴ）の製造プロセスは、次に、裏側ＴＦＴ回路を形成するために、この裏側薄膜半導体を利用してよい。
図５８は、いくつかの実施形態に従う、実質的に単結晶の裏側半導体層のエピタキシャル成長又は接合を含む裏側処理方法を示すフロー図５８０１である。多結晶又はアモルファス半導体は、例えば、より低温（例えば、１００～４００℃）で形成されてもよい。方法５８０１は、わずか数百ナノメートルの厚さに過ぎない可能性があるデバイス（例えば、トランジスタ）セル階層の裏側処理をさらに例示する。方法５８０１は、入力５８０５として、デバイス層を含むドナー・ホスト基板アセンブリから始まる。ドナー基板は、上記のフィーチャ、例えば、限定されることはないが、介在層及びキャリア層のうちの１又は複数を有する。しかしながら、特に、キャリア層及び／又は介在層は、方法５８０１を実行するために必要とされない。工程５８１０では、デバイス層又は介在層の裏側は、裏側暴露処理中に露出される。いくつかの実施形態において、工程５８１０で実行される裏側暴露処理は、方法５０１（図５）の工程のうちの１又は複数を含む。裏側暴露処理は、例えば、少なくともドナー基板（例えば、キャリア層）の一部を除去することにより、デバイス層又は介在層を暴露してよい。１又は複数の半導体層は、次に、暴露されたデバイス層上で成長され又は堆積される。代替的に、１又は複数の半導体層は、例えば、半導体酸化物の接合界面で、暴露されたデバイス層に接合される。出力５８１５は、デバイス層２１５の裏側の上方に配置される単結晶の半導体材料を有するデバイスセルを含む。代替的に、低温堆積が使用される場合、方法５８０１の生産物は、デバイス層２１５の裏側の上方に配置される多結晶又は非結晶の半導体材料を有するデバイスである。
図５９Ａ、図５９Ｂ、図５９Ｃは、いくつかの実施形態に従う、方法５８０１のいくつかの工程がドナー・ホストアセンブリ２０３上で実行されるときのＩＩＩ－Ｎ半導体デバイス階層の断面図を示す。図５９Ａに示されるように、ドナー・ホストアセンブリ２０３は、ドナー基板２０１を含み、例えば、図４Ａ～図４Ｃに関して実質的に上述したように、そこの間に配置された任意の表側積層体６９０と共に、ホスト基板２０２に接合される。表側積層体６９０は、制限なく変化し得、例えば、任意の数のバックエンドインターコネクトメタライゼーションレベルを含み得るデバイスセル階層の一部として破線で示される。ホスト基板２０２は、例えば、本明細書の他の場所で説明される特性のいずれかを有してよい。示されるように、ホスト基板２０２は、例えば、熱圧着接合により、表側積層体６９０の表側表面に接合される。裏側デバイス層処理がどのように多くの表側デバイス層処理に先行し得るかをさらに示す実施形態において、デバイス端子は、デバイス層２１５内にまだ形成されていない、又は、まだ結合されていない。
図５９Ｂにさらに示されるように、ドナー基板２０１は、除去されており、介在層２１０の裏側表面を露出させており、介在層２１０は、分離誘電体４８０により包囲される半導体アイランドを含む。ドナー基板２０１は、任意の技術、例えば、限定されることはないが、方法５０１（図５）により、薄く及び／又は除去され得る。半導体の露出面は、多数の欠陥４４０を有する可能性があり、例えば、ヘテロエピタキシャル成長中に伝搬される。次に、介在層２１０は、デバイス層２１５から除去されてよく、デバイス層２１５の裏側を露出する。介在層２１０は、半導体及び分離誘電体４８０の両方が除去され得る場合、ＣＭＰにより除去されてよい。代替的に、介在層２１０は、分離誘電体４８０が保持され得る場合、半導体に対して選択的なエッチング処理を用いて除去されてよい。いくつかの実施形態に関して、（例えば、デバイス層２１５がＧａＮである場合）デバイス層２１５の裏側表面は、介在層２１０の一部として除去された半導体よりも、著しく低い欠陥密度（すなわち、より良い結晶品質）を有する。
次に、半導体層５９１５は、例えば、選択された半導体材料に適していることで知られる任意のエピタキシャル成長又は堆積技術を用いて、デバイス層２１５の裏側表面上に堆積又は成長される。半導体層５９１５は、保持されていた場合、分離誘電体４８０における開口内に成長され又は堆積されてもよい。デバイス層２１５が、高品質なシード表面を提供するので、再成長された半導体層５９１５の品質も高く、少ない結晶欠陥４４０を有する。高温処理（例えば、ＩＩＩ－Ｖ族の実施形態については、９００℃を超える）であり得る裏側エピタキシャル成長後に、裏側処理及び／又は表側処理は、デバイス層２１５内及び／又はエピタキシャル成長された半導体層５９１５内のデバイス（例えば、ＨＦＥＴ）を製造するために、低温処理を用いて継続してよい。特に、半導体層５９１５は、デバイス層２１５と同一の組成を有する必要がない。デバイス層２１５と半導体層５９１５との間の組成の差は、例えば、格子不整合工学技術を通じて層２１５又は５９１５にひずみを与えるために活用されてよい。デバイス層２１５がＧａＮであるいくつかの実施形態において、半導体層５９１５は、デバイス層２１５とは異なる格子定数を有するＩＩＩ－Ｎ合金である。デバイス層２１５がＳｉであるいくつかの実施形態において、半導体層５９１５は、デバイス層２１５とは異なる格子定数を有するＩＩＩ－Ｖ又はＩＶ族合金である。そのような実施形態に関して、半導体層５９１５は、デバイス層２１５に単軸及び／又は２軸ひずみを与え得る点で有利であり、その逆も同様である。
さらに他の実施形態において、デバイス層２１５は、ＩＩＩ－Ｎ合金であり、エピタキシャル成長された半導体層５９１５は、遷移金属ジカルコゲニド（ＴＭＤ又はＴＭＤＣ）である。グラフェンに類似して、ＴＭＤＣは、ＭＸ２の単層シートとしての半導体特性を示し、Ｍは、遷移金属原子（例えば、Ｍｏ、Ｗ）であり、Ｘは、カルコゲン原子（Ｓ、Ｓｅ又はＴｅ）である。単層の結晶性シートにおいて、Ｍ個の原子からなる１つの層は、Ｘ個の原子からなる２つの層の間に配置される。ＴＭＤＣシートの成長の後に、裏側処理は、任意の既知のアーキテクチャを有するＴＭＤＣチャネル型トランジスタを製造することをさらに含んでよい。
いくつかの実施形態において、裏側半導体は、縦方向に積層されたデバイス又は縦方向に配向されたデバイスの製造中に、エピタキシャル成長され、又は、多結晶又は非結晶の形式で堆積される。いくつかの例示的なアーキテクチャに関して、表側デバイス層は、ドナー基板上でエピタキシャル成長され、次に、ドナー基板の除去のときに、裏側暴露が、第２の裏側デバイス層の再成長のために有利な結晶性を有する半導体の層を露出させ得る。デバイス階層内の表側及び裏側デバイス層は、次に、縦方向に配向されたトランジスタの機能領域を分離するために使用されてよい、又は、２つの縦方向に積層され、横に配向されたトランジスタに対して使用されよい。多くの縦型デバイスアーキテクチャにより直面する１つの課題は、デバイスの両端でのデバイス端子の製造であり、表側処理のみに頼る場合に困難である可能性がある。しかしながら、本明細書で説明される裏側暴露技術は、一旦暴露されると、表側からエピタキシャル成長されたデバイスの第１の部分及び裏側からエピタキシャル成長されたデバイスの第２の部分を用いて、「ボトムアップ」形式のデバイス製造から「中央から外側への」デバイス製造へのパラダイムシフトを可能にする。そのため、例示的な縦方向のＦＥＴは、トランジスタチャネルを提供するデバイス層の表側上にソース（ドレイン）半導体をまず形成することにより製造されてよい。裏側暴露処理後に、デバイス層の裏側上に形成され得るドレイン（又はソース）半導体は、次に、裏側メタライゼーションに結合される。同様に、例えば、トランジスタベースを提供するデバイス層の表側上にエミッタ（コレクタ）半導体をまず形成することにより、バイポーラトランジスタが製造されてよい。裏側暴露処理の後に、コレクタ（又はエミッタ）半導体は、次に、デバイス層の裏側上に形成される。
図６０Ａ、図６０Ｂ、図６０Ｃは、いくつかの積層されたデバイス層の実施形態に従う、方法５８０１におけるいくつかの工程が実行されるときの半導体デバイス層の断面図を示す。方法５８０１は、例えば、図５９Ａに関して実質的に上述したように、ホスト基板２０２及びドナー基板２０１を含むドナー・ホストアセンブリ２０３を受容することから始める。しかしながら、図６０Ａにより示される実施形態において、ドナー・ホストアセンブリ２０３は、コア半導体デバイス層２１５Ａの上方に表側デバイス層２１５Ｂを含む。コアデバイス層２１５Ａの半導体材料は、フィールド分離誘電体６０８０により包囲されるフィーチャにパターニング（例えば、フィン、ピラー、ドットなど）されている。表側デバイス層２１５Ｂの半導体フィーチャは、コアデバイス層フィーチャの上方にある。表側積層体６９０は、表側デバイス層２１５Ｂの上方にある。いくつかの実施形態において、表側デバイス層フィーチャが、不純物をドープされたソース／ドレイン半導体である場合、表側積層体６９０は、表側ソース／ドレイン・コンタクト金属を含んでよい。表側積層体６９０は、コア半導体層フィーチャに結合されるゲート電極をさらに含んでよい。裏側処理中に、コアデバイス層２１５Ａの裏側が暴露される。例えば、図６０Ｂにさらに示されるように、ドナー基板２０５及び介在層２１０は、裏側暴露工程中に除去されており、コアデバイス層２１５Ａ及びフィールド分離誘電体６０８０を露出する。図６０Ｃに示されるように、裏側半導体層５９１５は、次に、コアデバイス層２１５Ａの裏側表面上に、（例えば、選択的に）エピタキシャル成長され又は堆積される。半導体層５９１５は、表側デバイス層２１５Ｂから独立又は表側デバイス層２１５Ｂに依存した横方向に配向又は縦方向に配向されたデバイスを形成するために、成長され又は堆積されてよい。次に、裏側積層体６０９０が製造され、及び／又は両面階層に接合され、裏側半導体層５９１５内のフィーチャを相互接続する。例えば、裏側積層体６０９０は、裏側ソース／ドレイン・コンタクト金属を含んでよい。
いくつかの実施形態において、コアデバイス層２１５Ａは、表側デバイス層２１５Ｂと裏側半導体層５９１５との間に電気的な分離を提供する。例えば、コアデバイス層２１５Ａは、電荷キャリアが、それぞれ表側及び裏側デバイス層２１５Ｂ、５９１５内に閉じ込められるように、伝導帯及び価電子帯のうちの一方又は両方における広いバンドギャップ及び／又はバンドギャップオフセットを有してよい。同種の半導体の実施形態は、表側デバイス層２１５Ｂと裏側半導体層５９１５との間にドーパント接合分離を提供するために、コアデバイス層２１５Ａに依存してもよい。そのようなアーキテクチャに関して、表側積層体６９０は、表側デバイス層２１５Ｂを使用する表側の横方向に配向されるデバイス（例えば、ＦＥＴ）のすべての端子（例えば、ゲート、ソース及びドレイン）を提供してよい。同等の裏側積層体は、裏側半導体層５９１５を使用する裏側の横方向に配向されたデバイス（例えば、ＦＥＴ）に、すべての端子（例えば、ゲートソース及びドレイン）をさらに提供してよい。
裏側エピタキシャル成長又はアモルファス／多結晶膜蒸着の代替として、裏側半導体構造は、例えば、表側フィンを包囲するフィールド分離誘電体の裏側に選択的に窪みを作ることにより表側フィン構造のサブフィン部分を露出することにより、フィンとして製造され得る。代替的に、裏側半導体本体は、裏側暴露中に露出された介在半導体層からパターニングされてよい。そのような実施形態に関して、裏側エピタキシー及び／又は裏側注入は、裏側ソース／ドレイン半導体領域を含む裏側半導体層５９１５を形成するために用いられてよい。
図６１Ａは、いくつかの積層されたＦＥＴの実施形態に従う、プレーナ型裏側トランジスタ構造６１０４を用いて積層された、図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４の断面図を示す。図６１Ｂは、いくつかの積層されたＦＥＴの実施形態に従う、プレーナ型裏側トランジスタ構造６１０４を用いて積層された、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示す。いくつかの実施形態において、裏側トランジスタ構造６１０４は、トランジスタ構造６０４の暴露された裏側から漸進的に製造される。そのような実施形態に関して、裏側暴露は、裏側製造からの表側の製造を区画化するだけでなく、プレーナ型ＦＥＴの製造処理からの非プレーナ型ＦＥＴの製造処理も区画化する。代替的な実施形態において、裏側トランジスタ構造６１０４は、例えば、接合界面６１９９において、トランジスタ構造６０４の暴露された裏側に接合される第２のデバイス階層として作製済みかつ転写済みである。
特に、プレーナ型ＦＥＴが、多くの適用（例えば、高電流電力ＦＥＴ）にとって有利である一方で、プレーナ型ＦＥＴの製造は、多くの場合、基板の異なる領域に両方のトランジスタアーキテクチャを組み込むことを困難にするＦｉｎＦＥＴの製造とは互換性がない。裏側暴露技術により可能とされる両面処理を用いて、例えば、これらが本明細書の他の場所で説明されるように、プレーナ型ＦＥＴの製造は、ＦｉｎＦＥＴの製造と順次統合されることができる。
図６１Ａに示されるように、表側デバイス層２１５Ａは、Ａ‐Ａ'面に延びる横方向の長さを有する半導体本体６１０上に配置される。半導体本体６１０のサブフィン部分及び任意の介在層２１０が、コアデバイス層２１５Ｂ（例えば、シリコン又は適切に整合した化合物半導体）として機能する。裏側半導体層５９１５は、コアデバイス層２１５Ｂの暴露された裏側表面上にエピタキシャル成長されてよい。半導体層５９１５は、任意の組成、例えば、デバイス層２１５Ａに提供されるこれらのうちのいずれかであってよい。いくつかの実施形態において、半導体層５９１５は、デバイス層２１５Ａとは異なる組成を有する。いくつかの実施形態において、半導体層３９１５は、デバイス層２１５Ａと同一の組成を有する。いくつかの実施形態において、半導体層５９１５は、デバイス層２１５Ａの導電型に相補的な導電型を有する（例えば、半導体層５９１５がｐ型であり、一方でデバイス層２１５Ａがｎ型であり、またその逆も同様である）。いくつかの実施形態において、半導体層５９１５は単結晶ＩＩＩ－Ｖ材料であり、一方で、デバイス層２１５Ａは単結晶シリコンである。他の実施形態において、デバイス層２１５Ａは、単結晶ＩＩＩ－Ｖ材料であり、一方で、半導体層５９１５は単結晶シリコンである。いくつかの実施形態において、デバイス層２１５Ａは、シリコンであり、半導体層５９１５は単結晶ＩＩＩ－Ｎ（例えば、ＧａＮ）である。（例えば、酸化接合界面を用いｔ）半導体層５９１５の接合又は裏側エピタキシャル成長に代えて、介在層２１０は、例えば、介在層２１０内に配置されるＦＥＴチャネル領域６１１０を有する裏側デバイス層に対する基礎として機能してよい。
裏側ゲート誘電体６１４５及び裏側ゲート電極６１７３を含む裏側ゲートスタックは、チャネル領域６１１０上に配置される。裏側ソース／ドレイン半導体６１４０は、エピタキシャル成長され、堆積され、又は、そうでなければ、チャネル領域６１１０の両端に形成され、裏側誘電体スペーサ６１７１を介在させることにより、裏側ゲート電極６１７３から電気的に分離される。裏側ソース／ドレイン半導体６１４０は、任意の組成、例えば、ソース／ドレイン半導体６４０に対して提供されるこれらのいずれかであってよい。いくつかの実施形態において、ソース／ドレイン半導体６１４０は、ソース／ドレイン半導体６４０と同一の組成を有する。いくつかの実施形態において、ソース／ドレイン半導体６１４０は、ソース／ドレイン半導体６４０と相補的な導電型（例えば、６１４０はｐ型であり、ここで、６４０はｎ型であり、その逆も同様である）。いくつかの実施形態において、ソース／ドレイン半導体６１４０は、ソース／ドレイン半導体６４０と同一の導電型である。裏側フィールド分離誘電体６１８０は、フィールド分離誘電体６８０と同様に能動デバイス構造を包囲する。
特に、表側トランジスタ構造６０４のゲート長が図６１Ｂに示されるように、Ａ‐Ａ'面に広がるが、裏側プレーナ型トランジスタ構造６１０４は、図６１Ａに示されるように、Ｂ‐Ｂ'面に広がるチャネル長を有する。そのため、積層されたチャネル領域を通じた電流の流れは、平行でなく、有利には直交である。積層されたＦＥＴセルの図示された相対的な配向は、低減された寄生（誘導、容量性クロストーク）などの利点を提示し得、平行チャネル電流を結果として生じるＦＥＴの配向も可能である。同様に、図６１Ａ、図６１Ｂに示される例は、２つの半導体本体６１０を使用するトランジスタ構造６０４に実質的に等しいフットプリントを有するプレーナ型トランジスタ構造６１０４を示すが、表側ＦｉｎＦＥＴ及び裏側プレーナ型ＦＥＴの相対的な寸法は変化してよい。さらに、図６１Ａ、図６１Ｂに示される例は、トランジスタ構造６０４に対して縦方向に位置合わせされるプレーナ型トランジスタ構造６１０４を示すが、積層されたトランジスタの実施形態は、表側トランジスタ構造と裏側トランジスタ構造との間の任意の横方向のオフセット量を組み込んでよい。
図６２Ａは、いくつかの積層されたＦＥＴの実施形態に従う、裏側トランジスタ構造６２０４上に積層された、図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４の断面図を示す。図６２Ｂは、いくつかの積層されたＦＥＴの実施形態に従う、裏側トランジスタ構造６２０４上に積層された、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４の断面図を示す。いくつかの実施形態において、裏側トランジスタ構造６２０４は、トランジスタ構造６０４の暴露された裏側から漸進的に製造される。代替的な実施形態において、裏側トランジスタ構造６１０４は、例えば、接合界面６１９９において、トランジスタ構造６０４の暴露された裏側に接合される第２のデバイス階層として、予め製造又は転写される。
裏側暴露、半導体層のパターニング、接合及び／又はその後のエピタキシャルなデバイス層の成長又は堆積が、所与のフットプリントに対するトランジスタのゲートの密度を増加させる（例えば、所与のエリアに対するＦｉｎＦＥＴセルの数を倍にする）ために用いられてよい。図６２Ａに示されるように、表側デバイス層２１５Ａは、Ａ‐Ａ'面に延びる横方向の長さを有する半導体本体６１０上に配置される。半導体本体６１０のサブフィン部分及び任意の介在層２１０が、コアデバイス層２１５Ｂ（例えば、シリコン又は適切に整合した化合物半導体）として機能する。裏側半導体層５９１５は、コアデバイス層２１５Ｂの暴露された裏側表面上に、エピタキシャル成長されてよい、又は、多結晶又は非結晶薄膜として堆積されてよい。皮膜成長又は堆積は、非プレーナ型裏側半導体本体６２１０を形成するために、閉じ込められ（又は選択的に行われ）、又は、裏側パターニングプロセスは、エピタキシャル成長された又はエピタキシャルに堆積されない半導体層から、非プレーナ型裏側半導体本体６２１０を画定するために使用されてよい。いくつかの代替的な実施形態において、介在層２１０は、むしろ裏側デバイス層として動作してよく、裏側フィン本体内にパターニングされる。
裏側ゲート誘電体６１４５及び裏側ゲート電極６１７３を含む裏側ゲートスタックは、裏側半導体本体６２１０のチャネル領域上に配置される。裏側ソース／ドレイン半導体６１４０は、チャネル領域６１１０の両端において、エピタキシャル成長され、エピタキシャルに堆積されない、及び／又は不純物がドープされ、裏側誘電体スペーサ６１７１を介在させることにより、裏側ゲート電極６１７３から電気的に分離させる。裏側フィールド分離誘電体６１８０は、フィールド分離誘電体６８０と同様に、能動デバイス構造を包囲する。
特に、表側トランジスタ構造６０４のゲート長は、図６２Ｂに示されるように、Ａ‐Ａ'面に広がるが、裏側トランジスタ構造６２０４は、図６２Ａに示されるように、Ｂ‐Ｂ'面に広がるチャネル長を有する。そのため、積層されたチャネル領域を通じた電流の流れは、平行でなく、有利には直交である。積層されたＦＥＴセルの図示された相対的な配向は、例えば、低減された寄生（誘起、容量性クロストーク）を提供し得るという利点があり、平行チャネル電流を結果として生じる積層されたＦＥＴの配向も可能である。同様に、図６２Ａ、図６２Ｂに示される例は、トランジスタ構造６０４に実質的に等しいフットプリントを有するトランジスタ構造６２０４を示すが、表側及び裏側ＦｉｎＦＥＴの相対的な寸法は、変化してよい。さらに、図６２Ａ、図６２Ｂに示される例は、トランジスタ構造６０４に対して縦方向に位置合わせされるトランジスタ構造６２０４を示すが、積層されたトランジスタの実施形態は、表側トランジスタ構造と裏側トランジスタ構造との間の任意の横方向のオフセット量を再び組み込んでよい。
図６３Ａは、いくつかの積層されたＦＥＴの実施形態に従う、図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４及び裏側トランジスタ構造６３０４の断面図を示す。図６３Ｂは、いくつかの積層されたＦＥＴの実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側トランジスタ構造６３０４の断面図を示す。これらの実施形態に関して、裏側トランジスタ構造６３０４は、トランジスタ構造６０４の暴露された裏側から漸進的に製造される。そのような裏側処理は、表側の製造された半導体本体に追加のＦＥＴ構造を製造するために、セルフアラインメント技術を活用してよい。従って、表側ＦＥＴ及び裏側ＦＥＴは、それぞれ、半導体本体の表側及び裏側に配置されるチャネル領域を有する。図６２Ａ、Ｂに示される例とは対照的に、裏側ＦＥＴセル６３０４内のチャネル電流は、表側トランジスタ構造６０４内のチャネル電流と実質的に平行である。そのような実施形態に関して、裏側半導体本体６２１０は、例えば、本体を包囲するフィールド分離誘電体６８０の裏側に選択的に窪みを作ることにより本体６１０のサブフィン部分を露出することによりフィンとして製造されてよい。
代替的に、図６２Ａ及び６２Ｂをさらに参照すると、半導体本体６２１０は、裏側暴露中に露出された介在半導体層からパターニングされてよい。他の実施形態において、半導体本体６２１０は、裏側エピタキシャル処理中に、本体６１０の裏側シード表面からエピタキシャル成長されてよい。裏側エピタキシー又は半導体堆積処理は、裏側ソース／ドレイン半導体６１４０を形成するために用いられてもよい。代替的に、裏側不純物注入が、裏側ソース／ドレイン半導体６１４０を形成するために使用されてよい。さらに他の実施形態では、半導体本体６２１０が、裏側ＴＦＴの堆積プロセス中に本体６１０の裏側表面上に堆積されるアモルファス又は多結晶薄膜半導体（例えば、酸化物半導体）から製造されてよい。そのような実施形態に関して、アモルファス又は多結晶半導体の薄膜は、例えば、方法７０１に従って製造された裏側分離誘電体層の上方に堆積されてよい。
図６３Ａ、図６３Ｂによりさらに示されるいくつかの実施形態において、裏側ソース／ドレイン半導体６１４０は、表側ソース／ドレイン半導体６４０と直接接触する。示される例において、ソース／ドレイン半導体６１４０は、表側ソース／ドレイン半導体６４０と接触させるために、（例えば裏側ソース端子を製造するコンテキストにおいて上述したように）半導体本体６１０の暴露された裏側を超えて広がる。例えば、ソース／ドレイン半導体６１４０は、（例えば、方法４９０１に従って）マスクされた裏側注入を通じて、又は、（例えば、方法５８０１に従って）裏側半導体堆積又はエピタキシャル成長を通じて形成されてよい。裏側トランジスタ構造６３０４がＴＦＥＴであるいくつかの実施形態において、相補的にドープされたソース及びドレインの独立した形成は、直接接触が表側ソース／ドレイン半導体領域のうちの１つのみに行われるように、ソース又はドレインのうちの一方が他よりも深くなることをさらに可能にする。裏側トランジスタ構造６３０４がＴＦＴであるいくつかの実施形態において、ソース／ドレイン半導体６１４０は、任意の既知の技術を用いて、半導体薄膜（例えば、酸化物半導体）の一部から形成されてよい。
図６４Ａは、いくつかの積層されたＦＥＴの実施形態に従う、図６に示されるＡ‐Ａ'面に沿うトランジスタ構造６０４及び裏側トランジスタ構造６４０４の断面図を示す。図６４Ｂは、いくつかの積層されたＦＥＴの実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側トランジスタ構造６４０４の断面図を示す。これらの実施形態に関して、裏側トランジスタ構造６４０４は、トランジスタ構造６０４の暴露された裏側から漸進的に製造される。そのような裏側処理は、表側が製造された半導体本体に追加のＦＥＴ構造を製造するために、セルフアラインメント技術を活用してよい。
図６４Ａ～図６４Ｂに示される例示的な実施形態に関して、表側非プレーナ型ＦＥＴ及び裏側プレーナ型ＦＥＴは、直接接触する１つのソース／ドレイン半導体を有する。図６１Ａ及び図６１Ｂに示される例とは対照的に、裏側トランジスタ構造６４０４内のチャネル電流は、表側トランジスタ構造６０４内のチャネル電流と実質的に平行である。この例において、ソース／ドレイン半導体６４４０は、表側ソース／ドレイン半導体６４０と接触させるために、半導体本体６１０の暴露された裏側を超えて広がる。ソース／ドレイン半導体６４４０は、マスクされた裏側注入を通じて、又は、裏側半導体材料の堆積を通じて形成されてよい。代替的に、ソース／ドレイン半導体６４０は、半導体本体６１０の暴露された裏側に広がってよく、その結果、ソース／ドレイン半導体６４０とソース／ドレイン半導体６４４０との間の界面のみで裏側トランジスタ構造６０４のソース／ドレインと電気的に接触している状態にあり、これにより、２１５Ｂ及び５９１５の接合にある代わりに、図６４Ｂに示されるものから逸脱する。
いくつかの実施形態において、ＴＦＥＴは、表側又は裏側処理を用いて製造され、一方、別のデバイスはＴＦＥＴの両側において製造される。ＴＦＥＴは、ＴＦＥＴのソース端子及びドレイン端子が反対の導電型であるという以外、従来の金属‐酸化物‐半導体ＦＥＴ（ＴＦＴ）に類似した構造を有するトランジスタである。従って、任意のＴＦＴ又は任意のＴＦＥＴは、デバイス層の裏側に製造されてよい。共通のＴＦＥＴデバイス構造は、ｐ‐ｉ‐ｎ（ｐ型－真性－ｎ型）接合から成り、ゲート電極が、真性領域の静電ポテンシャルを制御する。ＴＦＥＴのスイッチング原理は、従来のＭＯＳＦＥＴにあるように、バリア上の熱電子放射を変調することに代えて、ｐ－ｉ－ｎ接合に関連付けられるバリアを通じて量子トンネリングを変調することによるものである。したがって、ＴＦＥＴは、低いエネルギーの電子に関する有望な候補である。上記のように、裏側処理は、より低い処理温度に制限されてよく、表側ＦＥＴを用いて低温処理に適合するＴＦＥＴ又は他のＴＦＴを統合するのに適したものにする。多くの酸化物半導体は、低温で形成されることができ、そのような材料を裏側ＴＦＴ設計に適したものにする。他のＴＦＴ及びＴＦＥＴ材料系（例えば、ＳｉＧｅ及び／又はＩＩＩ－Ｖ合金）に関して、（例えば、６００℃を上回る）高い処理温度が必要とされ得、典型的なＣＭＯＳ回路と互換性がない可能性がある。そのような実施形態に関して、高温処理を必要とするＴＦＴ又はＴＦＥＴ構造は、表側処理中に最初に製造され、次に、低温ＴＦＴ構造が、ＴＦＥＴの裏側を暴露した後の裏側処理中に製造される。
裏側又は表側ＴＦＴ又はＴＦＥＴは、任意の表側／裏側デバイス、例えば、ＦＥＴ、別のＴＦＥＴ（又は他のＴＦＴ）、メモリセル、ＨＦＥＴ、ＨＢＴ、フォトダイオード、レーザなどを用いて積層されてよい。例えば、トランジスタ構造６０４、６１０４、６２０４、６３０４、６４０４のうちの１又は複数は、ＴＦＥＴ又はＴＦＴであってよい。いくつかの実施形態において、プレーナ型ＴＦＴ６４０４は、非プレーナ型ＦＥＴ６０４の裏側の上方に製造されてよい。いくつかの他の実施形態において、トランジスタ構造６０４及び６１０４、６０４及び６２０４、６０４及び６２０４、又は、６０４及び６３０４は両方ともＴＦＴである。そのようなＴＦＴのうちの１又は複数は、さらに、薄膜トンネリングトランジスタ（例えば、薄膜ＴＦＥＴ）であってよい。そのようないくつかの実施形態において、トランジスタ構造６０４は、ｎ型ソース半導体６４０、ｐ型ドレイン半導体６４０及び真性半導体のチャネル領域を有するｎ型ＴＦＥＴであり、一方、トランジスタ構造６１０４、６２０４、６３０４または６４０４は、ｐ型ソース半導体６１４０、ｎ型ドレイン半導体６１４０及び真性半導体のチャネル領域６１１０を有するｐ型ＴＦＥＴである。いくつかの他の実施形態において、トランジスタ構造６０４は、ｎ型ソース半導体及びドレイン半導体６４０及び真性半導体のチャネル領域を有するｎ型ＦＥＴ又はＴＦＴであり、一方、トランジスタ構造６１０４、６２０４、６３０４または６４０４は、ｐ型ソース半導体及びドレイン半導体６１４０を有するｐ型ＦＥＴ又はＴＦＴである。そのようなＴＦＥＴ又はＴＦＴ積層体を製造するために、真性半導体（例えば、半導体本体６１０又は介在層２１０）の裏側は、例えば、本明細書の他の場所で説明される技術のいずれかを用いて、暴露されてよい。必要に応じて、例えば、裏側注入及び／又は裏側エピタキシャル半導体成長を通じて、接合分離層が形成されてよい。次に、裏側ソース／ドレイン半導体６１４０は、所望の導電型と共に、（例えば、直列に）形成されてよい。
いくつかのＴＦＥＴの実施形態において、ＴＦＥＴは、ｎ型導電性を有するｎ型材料から、ｐ型導電性を有するｐ型材料を分離するチャネル材料を含む。ゲート誘電体材料は、チャネル材料からゲート電極材料を分離する。いくつかの実施形態において、ＴＦＥＴは、ｐ型材料がソースとして機能し、負電荷キャリアがｐ型材料内の価電子帯からチャネル材料内の伝導帯へトンネルするｎ型デバイスである。いくつかの実施形態において、ＴＦＥＴは、ｐ型材料がドレインとして機能し、正電荷キャリアがｎ型材料内の伝導帯からチャネル材料内の価電子帯へトンネルするｐ型デバイスである。
裏側ＴＦＥＴ又はＴＦＴの実施形態は、それぞれ、ＴＦＥＴ又はＴＦＴに適していることで知られる任意の材料を使用してよい。いくつかの実施形態において、ｐ型材料、チャネル材料又はｎ型材料のうちの少なくとも１つは、半導体酸化物（すなわち、酸化物半導体）である。そのような実施形態は、例えば、それらが低温で堆積され得るので、表側ＦＥＴ後に製造される裏側ＴＦＥＴ（又は任意の他のＴＦＴアーキテクチャ）に適合する。いくつかの実施形態において、ｐ型材料、チャネル材料及びｎ型材料のうちの１つのみが、酸化物半導体であり、一方、他の材料は、非酸化物半導体である。多くの酸化物半導体は、価電子帯に近くで高い欠陥密度を有するが、良好なｎ型の電気的特性を示す。いくつかの酸化物半導体は、伝導帯に高い欠陥密度を有するが、良好なｐ型の電気的特性を示す。いくつかの有利な実施形態において、１つの酸化物半導体がｐ型材料である。他の実施形態において、１つの酸化物半導体がチャネル材料である。さらに他の実施形態において、１つの酸化物半導体がｎ型材料である。いくつかの実施形態において、ｐ型材料、チャネル材料及びｎ型材料のうちの２又はそれより多くが酸化物半導体である。そのようないくつかの実施形態において、チャネル材料及びｎ型材料の両方が酸化物半導体である。いくつかの実施形態において、２つの酸化物半導体材料は、ｐ型材料及びｎ型材料を含み、２つの酸化物半導体材料は、タイプＩＩ又はタイプＩＩＩのバンドオフセットを提供する。さらに他の実施形態において、ソース材料、チャネル材料及びドレイン材料のすべてが酸化物半導体である。
酸化物半導体の使用は、低温ＴＦＴ（ＴＦＥＴ又はＦＥＴであってよい）製造を可能にし、材料バンドギャップ及び抵抗率を調整する能力の結果として、優れたトランジスタ特性を示し得る。そのような半導体酸化物は、ある程度の順序（例えば、ナノ結晶化度）を示し得る一方、いくつかの実施形態において、最も低い処理温度に適しており、酸化物半導体はアモルファスである。様々な酸化物半導体が知られている。例は、遷移金属を含む金属酸化物（例えば、ＩＵＰＡＣの４～６族）又はポスト遷移金属（例えば、ＩＵＰＡＣの１１～１４族）である。これらの金属酸化物は、亜酸化物（Ａ２Ｏ）、一酸化物（ＡＯ）、二元酸化物（ＡＯ２）、三元酸化物（ＡＢＯ３）及びこれらの混合物であってよい。いくつかの特定の例は、酸化スズ（ＳｎＯ２又はＳｎＯ）、酸化亜鉛（ＩＩ）、ＺｎＯ、ＣｕＯｘ及びＮｉＯｘを含む。いくつかの非酸化物半導体は、比較的低い処理温度で、十分な結晶品質を用いて形成されることもできる。例えば、単結晶Ｇｅ及びＧｅＳｎは、３００～４００℃で形成されてよく、一方、他のＩＶ族及びＩＩＩ－Ｖ族材料は、４００℃以下の温度の多結晶形及びさらに低い温度の非結晶形で生成されてもよい。
いくつかのＴＦＥＴの実施形態において、ｐ型材料、チャネル材料及びｎ型材料のうちの少なくとも１つは、ｐ／ｉ又はｎ／ｉ接合のうちの少なくとも１つがヘテロ接合であるような他のものとは異なる材料である。いくつかの実施形態において、ｐ型材料は、チャネル材料を用いてヘテロ接合を形成する。いくつかの例示的なｎ‐ＴＦＥＴの実施形態において、ソースｐ型材料は、チャネル材料からタイプＩＩ（スタッガード）又はタイプＩＩＩ（ブロークン）バンドオフセットのいずれか一方を有し、高いトンネリング確率、したがって、高いオン状態のドレイン電流という点で有利である。そのようなヘテロ接合を含む実施形態に関して、ドレインｎ型材料は、チャネル材料を有する第２のヘテロ接合を形成してよい。
いくつかの実施形態において、薄膜トランジスタ（ＴＦＴ）は、表側又は裏側処理を用いて製造され、一方、別のデバイスはＴＦＴの両側に製造される。代替的に、ＴＦＴ階層は、別の階層に接合される。上記のように、裏側処理は、より低い処理温度に制限されてよく、表側ＦＥＴに適した裏側ＴＦＴを製造する。任意のＴＦＴは、通常、表側ＦＥＴの上方の頂部レベルとしてＢＥＯＬ回路内に使用され、代わりに（又は、追加して）裏側暴露の後に表側ＦＥＴの裏側上に実装されてよい。そのようないくつかの実施形態に関して、積層されたＴＦＴ及びＦＥＴは、非プレーナ型ＦＥＴの裏側上に製造されるプレーナ型ＴＦＴを含んでよい。他のそのような実施形態に関して、積層されたＴＦＴ及びＦＥＴは、非プレーナ型ＦＥＴの裏側上に製造される非プレーナ型ＴＦＴを含んでよい。１又は複数のＦＥＴ端子は、裏側暴露処理中に露出され得る（例えば、以下の方法１２０１）ので、裏側ＴＦＴ端子は、例えば、図６４Ｂに示されるように、表側ＦＥＴ端子に直接接触してよい。ＴＦＴの実施形態に関して、低温の裏側堆積プロセスは、非ＴＦＴデバイスの実施形態において使用される結晶性半導体よりもむしろ、多結晶又は非結晶半導体膜を形成してよい。従って、裏側半導体（例えば、図６４Ａ、図６４Ｂにおける５９１５）は、単結晶である必要はなく、むしろ、多結晶又は非結晶材料であってよい。同様に、ソース／ドレイン半導体（例えば、図６４Ａ、図６４Ｂ内の６４４０）は、多結晶又は非結晶であってもよい。一例として、デバイス層５９１５は、多くの場合、単にＩＧＺＯと称される、ＩｎＧａＯ３（ＺｎＯ）５を含んでよい。
いくつかの実施形態において、高電圧トランジスタは、表側又は裏側処理を用いて製造され、一方、低電圧デバイスが高電圧デバイスの両側で製造される。上記のように、両面デバイス製造は、プレーナ型トランジスタと非プレーナ型トランジスタとの統合を容易にし得る。いくつかの実施形態において、プレーナ型トランジスタは、高電圧動作用に構成され、一方で、非プレーナ型トランジスタは、低電圧動作に用に構成される。例えば、プレーナ型トランジスタは、非プレーナ型トランジスタよりもゲート幅が著しく大きい寸法であってよい。プレーナ型トランジスタは、非プレーナ型トランジスタよりも、ゲート長が著しく大きい及び／又は、外因性ドレイン長が大きい寸法であってもよい。いくつかの実施形態において、表側ＦｉｎＦＥＴは、裏側プレーナ型ＦＥＴのソース又はドレインに直接結合されるソース又はドレインを含む。そのような回路は、図６１Ａ、図６１Ｂ及び図６４Ａ、図６４Ｂに示されるように、積層されたプレーナ型／非プレーナ型ＦＥＴを用いて実装されてよい。ＦｉｎＦＥＴとプレーナ型ＦＥＴとの間の結合は、裏側ソース・コンタクト・メタライゼーションを通じて行われてもよい。そのようないくつかの実施形態において、裏側ソース・コンタクト・メタライゼーションは、１つの裏側プレーナ型ＦＥＴのドレインに、複数のそのような表側ＦｉｎＦＥＴソースを結合する裏側インターコネクトメタライゼーションにさらに結合される。
上記の横方向に配向された裏側デバイスに加えて、本明細書で説明される裏側処理技術の１又は複数は、例えば、限定されることはないが、ナノワイヤＦＥＴ、ＴＦＥＴ、バイポーラトランジスタ又はメモリセルなど縦方向に配向されたデバイスを形成するために使用されてよい。例えば、コアデバイス層の表側及び裏側の両方における半導体堆積、又は、シード表面からのエピタキシャル成長は、半導体デバイス層又は層の積層体の表側及び裏側の両方に端子を有する縦方向に配向されたデバイスを付加的に製造するために使用されてよい。さらに又は代替的に、裏側メタライゼーションは、１又は複数の縦方向に配向されたデバイス端子を電気的に結合すべく、半導体層の暴露された裏側上に堆積されてよい。図６５は、いくつかの例示的な実施形態に従う、例示的な縦方向に配向されたトランジスタ構造６５０４の平面図を示す。トランジスタ構造６５０４は、例えば、本明細書で説明された裏側処理工程のうちの１又は複数が後に続く、本明細書で説明された裏側暴露工程のうちの１又は複数を用いて補完された任意の既知の表側処理技術を用いて、方法１２０１又は４１０１に従って製造されてよい。
図６６は、いくつかの縦方向に配向されたＦＥＴの実施形態に従う、図６５に示されるＡ‐Ａ'線に沿うトランジスタ構造６５０４の断面図を示す。図６６に示されるように、トランジスタ構造６５０４は、ゲート誘電体８４５及びゲート電極６７３を含むゲートスタックにより、すべての面で包囲される半導体材料のピラーを含み、例えば、上記の材料のいずれかであってよい。表側メタライゼーション６５０は、半導体ピラーの表側上に配置される。図６６にさらに示されるように、半導体ピラーは、半導体本体６１０の上方に配置されるソース／ドレイン半導体６４０を含む。ゲート誘電体８４５は、半導体本体６１０からゲート電極６７３を横方向に分離し、ＦＥＴチャネルとして動作可能である。図示された実施形態において、表側デバイス層２１５Ａは、半導体本体６１０と、ソース半導体及びドレイン半導体６４０とを含む。不純物がドープされソース（ドレイン）半導体６４０の裏側は、裏側処理中に暴露され、裏側メタライゼーション１６５０は、例えば、本明細書の他の場所で説明されるように、形成される。代替的に、デバイス層２１５Ａ（例えば、半導体本体６１０）のいくつかの他の一部の裏側は、暴露され、次に、裏側デバイス層が、エピタキシャル成長され、そうでなければ、半導体ピラーのｚ方向の高さに延びるように暴露された半導体面上に堆積される。そのようなエピタキシャル成長は、単一の縦方向に配向されたデバイスの裏側を仕上げ、又は、表側の縦方向に配向されたデバイスを用いて積層される別個の裏側の縦方向に配向されたデバイスを形成してよい。
いくつかの実施形態において、表側及び裏側処理は、縦方向に配向されたＴＦＥＴを製造するために使用される。トランジスタ構造６５０４は、例えば、ソース半導体６４０が、第１の導電型（例えば、ｎ型）を有し、半導体本体６１０が、チャネル領域として機能する真性半導体である場合、ＴＦＥＴセルであってよい。次に、裏側暴露処理は、半導体本体６１０の裏側を露出し、第２の導電型（例えば、ｐ型）のドレイン半導体６４０が、裏側エピタキシーにより成長される、又は、（例えば、低温プロセスを用いて）エピタキシャルに堆積されない。いくつかの他の実施形態において、表側及び裏側処理は、縦方向に配向されたＴＦＴを製造するために使用される。トランジスタ構造６５０４は、例えば、ソース半導体６４０が、第１の導電型（例えば、ｎ型）を有し、半導体本体６１０が、チャネル領域として機能する真性半導体である場合、ＴＦＴであってよい。次に、裏側暴露処理は、半導体本体６１０の裏側を露出し、第１の導電型（例えば、ｎ型）のドレイン半導体６４０が、（例えば、低温プロセスを用いて）堆積される。
いくつかの実施形態において、表側及び裏側処理は、メモリセルを製造するために使用される。いくつかの実施形態において、メモリセルは、アクセストランジスタ及びメモリ素子を含む。一例として、ＦＥＴは、表側処理中に製造されてよく、一方で、メモリデバイス、例えば、限定されないが、容量式メモリ素子は、積層された（１Ｔ１Ｃ）セルに対する裏側処理中に製造されてよい。別の例において、ＦＥＴは、表側処理中に製造されてよく、一方で、メモリデバイス、例えば、限定されないが、抵抗メモリ素子は、積層された（１Ｔ１Ｒ）セルに対する裏側処理中に製造されてよい。抵抗素子は、裏側処理中に製造される（例えば、磁気又は強誘電体トンネル接合を含む）電子スピンベースのメモリデバイスであってよい。電子スピンベースのデバイスにより現在直面している課題の一部は、状態を保持するために、トンネル接合において十分な熱力学的安定性を維持することに関する。従って、多くのスピンベースのメモリ製造プロセスは、トランジスタ製造に通常必要とされるレベル（例えば、５００～８００℃）、及び、バックエンドインターコネクトに対して通常使用されるレベル（例えば、３００℃）より低いいくつかのレベルに処理温度を制限する。スピンベースのメモリデバイスがＣＭＯＳ（ＦＥＴ）回路と統合することを困難にし得るそのような制限は、表側処理中に完了するようにＣＭＯＳ回路を製造し、裏側処理中に完了するように製造されるスピンベースのメモリデバイスを有するメモリセルに統合されるＦＥＴのサブセットの裏側を後で暴露することにより克服することができる。
ＦＥＴ回路に十分に近いスピンベースのメモリデバイスを製造することは、いくつかのメモリ技術において別の課題がある。例えば、ＦＥＴベースの感知回路により検出されるトンネルデバイスにおける抵抗の変化は、無視できるほど小さい可能性があり、ＦＥＴ回路とトンネルデバイスとの間に非常に多くのルーティングがある場合、寄生線抵抗により無力化されることに対応して影響を受けやすい。そのような困難性は、ＣＭＯＳ回路製造に従うように、裏側暴露及びトンネルデバイス製造を実施することによりすべての表側ＣＭＯＳ回路製造からトンネルデバイスをさらに分離する間に、表側ＦＥＴの端子と緊密に接触するように製造され得るときに、トンネルデバイスの裏側製造を通じて対処されることもできる。
トンネルメモリデバイスの一例は、スピン移行トルクメモリ（ＳＴＴＭ）デバイスであり、トンネル磁気抵抗（ＴＭＲ）として知られる現象を利用する不揮発性メモリデバイスである。薄い絶縁トンネル層により分離される２つの強磁性体層を含む構造に関して、２つの磁性層の磁化が、平行でない又は反平行配向されている場合よりも、平行配向されている場合のほうが、電子がトンネル層を通じてトンネルする可能性が高い。そのため、トンネリングバリア層により分離される固定磁性層及び自由磁性層を通常有する磁気トンネル接合（ＭＴＪ）は、低い抵抗を有する１つの状態及び高い抵抗を有する１つの状態という２つの電気的な抵抗の状態間で切り替えられることができる。処理温度及びルーティング抵抗の両方を制限することは、そのような多くのデバイスを有するメモリアレイを実装するために重要である可能性がある。
図６７Ａは、いくつかの積層された１Ｔ１Ｒの実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側ＳＴＴＭデバイス６７０４の断面図を示す。そのような１Ｔ１Ｒセルに対する適用は、埋め込み型メモリ、埋め込み型不揮発性メモリ（ＮＶＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）及び非埋め込み型又はスタンドアロンメモリを含む。これらの例示的な実施形態に関して、表側非プレーナ型トランジスタ構造６０４のソース又はドレイン端子及びＳＴＴＭデバイス６７０４の電極は、直接接触している。そのような直接接触は、選択的な裏側処理（例えば、ソース／ドレイン半導体１６４０及び裏側メタライゼーション１６５０の裏側形成）を通じて容易にされ得る。そのような直接接触は、選択的な表側処理（例えば、ディープソース／ドレイン半導体６４０の表側形成）及び裏側メタライゼーション１６５０を通じて容易されることもできる。そのようないくつかの実施形態において、チタン界面を有する金属は、トランジスタ構造６０４のソース又はドレイン・コンタクト・メタライゼーションをＳＴＴＭデバイス６７０４の底部電極と結合する。代替的に、１又は複数のレベルの裏側インターコネクトルーティングメタライゼーションは、裏側ＳＴＴＭデバイスの電極と表側ＦＥＴとの間に配置されてよい。図６７Ａにおいて、ＳＴＴＭデバイス６７０４の材料層は、追加の裏側処理を通じて漸進的に構築される、又は、予め製造されたＳＴＴＭデバイス６７０４を含むデバイス階層が、（例えば、任意の既知の層転写処理を用いて）トランジスタ構造６０４の裏側に接合され得る。例えば、Ａｕなどの接合金属を貫通する接合界面６１９９は、そのような接合構造を示す。
図６７Ｂは、いくつかの代替的な実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側ＳＴＴＭデバイス６７０４の断面図を示し、ＳＴＴＭデバイス６７０４は、トランジスタ構造６０４の暴露された裏側表面に接合されている。そのような実施形態に関して、トランジスタ構造６０４のソース／ドレイン端子に直接接触させるよりもむしろ、トランジスタ構造６０４を貫通する充填されたディープビア３８５が、裏側暴露中に露出され、金属電極６７０７に電気的接触を行うことに依存する。裏側暴露の後に、接合金属は、トランジスタ構造６０４の裏側上に堆積されてよく、充填されたディープビア３８５と接触させる。接合金属は、次に、ＳＴＴＭデバイス６７０４をトランジスタ構造６０４に接合する接合界面６１９９を形成するために、別の接合金属と接合されてよい。ＳＴＴＭデバイス６７０４は、次に、ドナー基板（不図示）から分離されてよい。充填されたディープビア３８５は、ソース／ドレインメタライゼーション６５０と接触するディープビアメタライゼーションの一端と、接合金属と接触するディープビアメタライゼーションの別の端部とを有するトランジスタ構造全体の厚さＴｃまで広がる。
ＳＴＴＭデバイス６７０４（図６７Ａ又は図６７Ｂ）において、電流誘起された磁化スイッチングが、ビット状態を設定するために用いられてよい。１つの強磁性体層の分極状態は、スピン移行トルク現象を介して第２の強磁性体層の固定された分極状態に対して切り替えられることができ、ＭＴＪの状態を（例えば、トランジスタ構造６０４のドレインから受け取られる）電流の印加により設定することを可能にする。電子の角運動量（スピン）は、１又は複数の構造及び技術（例えば、直流、スピンホール効果など）を通じて分極されてよい。これらのスピン分極された電子は、これらのスピン角運動量を自由層の磁化に移行させて、歳差運動させる。そのため、自由磁性層の磁化は、一定の臨界値を超える電流（例えば、約１～１０ナノ秒で）のパルスにより切り替えられることができ、一方で、電流パルスが固定層アーキテクチャに関連付けられたいくらか高い閾値より低い限り、固定磁性層の磁化は、変化しないままである。
ＳＴＴＭデバイス６７０４は、介在層１４１０の上方に配置される第１の金属電極６７０７（例えば、底部電極）を含み、例えば、任意の誘電材料であってよい。金属電極６７０７は、トランジスタ構造６０４を通じて表側金属インターコネクト（例えば、ソース線）に電気的に接続されてよく、トランジスタ構造６０４は、別の表側金属インターコネクト（例えば、ワード線）にさらに接続されてよい。金属電極６７０７は、積層体又は複数の材料層を有してよい。例示的な実施形態において、ＦＥＴメタライゼーション１６５０と接触する金属電極６７０７の表面層は、チタン（Ｔｉ）を含む。そのようないくつかの実施形態において、電極表面層は、チタン窒化物（ＴｉＮ）を含み、Ｎａ‐Ｃｌ結晶を有する定比１：１ Ｔｉ：Ｎの格子構成を有してよい、又は、サブ定比ｌ：ｍ Ｔｉ：Ｎの格子構成を有してよく、ここで、ｍはｌより小さい。
ＳＴＴＭデバイス６７０４は、金属電極６７０７の上方に配置されるＳＡＦ積層体６７１２をさらに含む。いくつかの例示的な実施形態において、ＳＡＦ積層体６７１２は、強磁性材料（例えば、Ｃｏ、ＣｏＦｅ、Ｎｉ）及び非磁性材料（例えば、Ｐｄ、Ｐｔ、Ｒｕ）から成る超格子を形成する第１の複数の二重層６７１３を含む。二重層６７１３は、介在する非磁性スペーサ６７１４により、第２の複数の二重層６７１５（例えば、ｐ個の［Ｃｏ/Ｐｔ］）から分離されるｎ個の二重層（例えば、ｎ個の［Ｃｏ／Ｐｔ］二重層又はｎ個の［ＣｏＦｅ/Ｐｄ］二重層など）を含んでよい。二重層の数ｎ及びｐは、２と８との間であってよく、例えば、等しくする必要はない。二重層６７１３及び６７１５の層の厚さは、例えば、０．１～０．４ｎｍの範囲であってよい。スペーサ６７１４は、６７１３と６７１５との間の反強磁性結合を提供する。スペーサ６７１４は、例えば、１ｎｍ厚より薄いルテニウム（Ｒｕ）層であってよい。
示される例示的な実施形態において、電極界面材料層又は積層体６７１０及びシード層６７１１は、電極６７０７とＳＡＦ積層体６７１２との間に配置される。シード層６７１１は、ＳＡＦ積層体６７１２における有利な結晶性を促進するために、適切な組成及び微細構造を有する材料である。いくつかの実施形態において、シード層６７１１は、Ｐｔを含み、実質的に純粋なＰｔであってよい（すなわち、意図的に合金化されない）。Ｐｔのシード層は、Ｃｏ／ＰｔベースのＳＡＦ構造の下地層として適している。Ｐｔシード層６７１１は、例えば、１～５ｎｍの厚さを有してよい。電極界面材料層又は積層体６７１０は、シード層１１１における（１１１）テクスチャを有する有利ＦＣＣ構造を促進するためのものである。下地層により強固にテンプレート化されない限り、Ｐｔシード層は、多くの場合、ＦＣＣ構造を用いて堆積する。電極界面材料層／積層体６７１０の存在は、電極６７０７、例えば、ＴｉＮの表面に基づいて、シード層が、その結晶構造をテンプレート化することを防止し得る。そのため、電極界面材料層／積層体６７１０は、次に、結晶強化層が考慮されてよく、シード層６７１１が電極６７０７上に直接堆積される場合に実現される結晶性に対して、シード層６７１１（及び、ＳＡＦ積層体６７１２など）の結晶性を強化する。いくつかの実施形態に従って、電極の界面材料／積層体６７１０は、ＣｏＦｅＢを含む少なくとも１つの材料層を含む。ＣｏＦｅＢは、物理気相成長により堆積されるときに、アモルファス微細構造を有する傾向にある。シード層６７１１（例えば、Ｐｔ）は、ＣｏＦｅＢ材料層６７１０の存在で、（１１１）テクスチャを有する所望のＦＣＣ結晶構造を形成する。ＣｏＦｅＢ内の後続の固相エピタキシャル処理は、次に、シード層６７１１をテンプレートオフ（ｔｅｍｐｌａｔｅ ｏｆｆ）してよく、シード層６７１１の堆積されたときの結晶性を促進するように動作した後に、ＣｏＦｅＢを、アモルファスから（１１１）テクスチャを有するＦＣＣに変換する。
磁性材料の１又は複数の層を含む固定磁性材料層又は積層体６７２０は、ＳＡＦ積層体６７１２の上方に配置される。トンネリング誘電体材料層６７３０は、固定磁性材料層又は積層体６７２０の上方に配置される。自由磁性材料層又は積層体６７４０は、トンネリング誘電体材料層６７３０の上方に配置される。自由磁性材料層又は積層体６７４０は、１又は複数の自由磁性材料層を含む。例示的な実施形態において、自由磁性材料層／積層体６７４０の上方に配置される誘電体材料層６７７０は、例えば、金属酸化物（例えば、ＭｇＯ、ＶｄＯ、ＴａＯ、ＷＯ、ＭｏＯ、ＨｆＯ）を示す。そのようなキャッピング層は、スピンホール効果（ＳＨＥ）の実施例には存在しないかもしれない。第２の金属電極６７８０（例えば、頂部電極）は、キャッピング材料層６７７０の上方に配置される。金属電極６７８０は、裏側金属インターコネクト（例えば、ビット線）に電気的に結合されてよい。特に、材料層６７０７－６７８０の順序は、トランジスタ構造６０４に対して反転されてよい。
いくつかの実施形態において、ＳＴＴＭデバイス６７０４は垂直システムであり、磁性層のスピンは、材料層の平面に対して垂直である（すなわち、磁気容易軸が、デバイスフットプリントの平面の外側のｚ方向にある）。固定磁性層又は積層体６７２０は、固定の磁化方向を維持するために好適な複数の材料からなる任意の材料又は積層体から構成されてよく、一方で、自由磁性材料積層体６７５５は、磁気的に穏やかである（すなわち、磁化が、固定層に対して平行及び反平行状態へ容易に変えることができる）。いくつかの実施形態において、ＳＴＴＭデバイス６７０４は、ＣｏＦｅＢ／ＭｇＯ系に基づいており、ＭｇＯトンネリング材料層６７３０、ＣｏＦｅＢ固定磁性層／積層体６７２０及びＣｏＦｅＢ自由磁性層６７４０を有する。有利な実施形態において、すべてのＣｏＦｅＢ層は、体心立方（ＢＣＣ）（００１）の平面外のテクスチャを有し、テクスチャは、ＳＴＴＭデバイス６７０４の層内の結晶配向の分配を指す。少なくともそのようないくつかの実施形態に関して、高比率のＣｏＦｅＢ結晶は、好ましい（００１）平面外配向を有する（すなわち、テクスチャの度合いが高い）。いくつかの実施形態において、（００１）配向されたＣｏＦｅＢの磁性材料層６７２０及び６７４０は、増大した磁気垂直性のために、鉄リッチ合金（すなわち、Ｆｅ＞Ｃｏ）である。いくつかの実施形態において、Ｆｅ含有量は、少なくとも６６％である。例示的な実施形態は、２０~３０％Ｂ（例えば、Ｃｏ２０Ｆｅ６０Ｂ２０）を含む。同量のコバルト及び鉄を用いる他の実施形態も可能（例えば、Ｃｏ４０Ｆｅ４０Ｂ２０）である。他の磁性材料組成は、固定及び／又は自由磁性層、例えば、限定されないが、Ｃｏ、Ｆｅ、Ｎｉ及びこれら金属非ホウ素合金（例えば、ＣｏＦｅ）に可能でもある。固定及び自由磁性層６７２０、６７４０の膜の厚さは、０．１～２．０ｎｍであってよい。
トンネリング材料層６７３０は、大部分のスピンの電流が層を通過することを可能し、一方で、少数のスピンの電流を妨げ（すなわち、スピンフィルタ）、ＳＴＴＭデバイス６７０４と関連付けられるトンネリング磁気抵抗に影響を与えるために、好適な複数の材料から成る材料又は積層体から構成される。いくつかの例示的な実施形態において、トンネリング材料層６７３０は、マグネシウムアルミニウム酸化物（ＭｇＡｌＯ）である。他の実施形態において、トンネリング材料層６７３０は、本目的に適していることで知られる任意の材料である。トンネリング材料層６７３０は、特に、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢの実施形態に関して、自由磁性材料層１４０及び／又は固定磁性材料層６７２０の固相エピタキシーに、結晶化テンプレート（例えば、（００１）テクスチャを有する多結晶ＢＣＣ）をさらに提供してよい。
上記のように、裏側暴露は、ウェハレベルで（例えば、方法１０１）又は選択的に（例えば、方法３８０１）のいずれか一方で実行されてよい。前にも述べたように、ウェハレベルの裏側暴露は、表側デバイス（例えば、ＦＥＴ）の階層を、ドナー基板において予め製造されたデバイスの別の階層に接合するのに特に有用であり得る。従って、上記の議論のいくつかでは、どのように裏側処理が、表側デバイスと反対側又は向かい合う裏側デバイス（例えば、ＦＥＴ、ＴＦＥＴ、ＴＦＴ、ＳＴＴＭ）を構築するかが説明されてきたが、暴露された裏側への階層のウェハレベルの接合は、デバイス積層体を生成し得る別の技術である。これらの技術のいずれか一方は、表側及び裏側デバイスにより必要とされる処理条件及び／又は材料間の互換性のレベルに応じて、特定のデバイス積層体により良く適している可能性がある。例えば、裏側処理が、表側処理のフロントエンド工程に統合されない限り、高温半導体成長又は熱アニールを必要とする裏側デバイスは、裏側処理による漸進的な製造にあまり適していないかもしれない。
低温適合デバイス、例えば、多くのＴＦＴ、酸化物半導体ＴＦＥＴ又はＳＴＴＭデバイスは、裏側処理によるそれらの漸進的な製造に適しているかもしれないが、他のデバイスは、ウェハレベルの裏側接合を通じてもっと容易に統合されてよい。例えば、スピンベースのメモリデバイスの別の例は、強誘電体トンネル接合（ＦＴＪ）は、２つの金属電極間に配置されたＦｅバリアを含む強誘電体メモリ（ＦＥＭ）である。そのようなＦＥＭデバイスにおいて、強誘電材料内の分極は、不揮発性の方式で、ＦＴＪにわたってトンネリング電流を変調するように制御されてよい。多かれ少なかれ、伝導電子は、強誘電体バリアの分極に応じて、強誘電体バリアを通じて量子‐機械的トンネルをすることができる。トンネル電気抵抗（ＴＥＲ）効果として知られる純粋な電子原理を使ってスピンに依存した搬送特性が制御され得るので、ＦＥＭは、新型電子メモリの適用に対する魅力的なオプションである。しかしながら、ＦＥＭにおいて、ＦＴＪの使用に成功するかどうかは、状態を保持するために、十分な熱力学的安定性を有する接合に再び依存する。ＦＥ材料層内のナノ構造の欠陥は、その材料層の界面において、自発分極を著しく損ない、結果的に接合の安定性が低くなることを示す。従って、ＴＥＲ効果を十分に活用するＦＥＭを形成するために、非常に正確な高温エピタキシャル皮膜成長が必要とされ得る。どのようにそのような高品質な強誘電材料が製造可能なメモリビットセルにおいて動作可能なトランジスタと共に提供されるのか、及び／又は、どのようにそのようなメモリが、大規模な論理（ＣＭＯＳ）回路をさらに含むシステムオンチップ（ＳｏＣ）内に埋め込まれることができるのかが、今のところ明らかでない。例えば、本明細書説明される裏側処理中にそのようなデバイスを製造することは、そのような課題を克服し得る。例えば、トランジスタの裏側の暴露後に、ドナー基板上に別個に形成されるＦＴＪ積層体は、１つのトランジスタ及び１つのスピンベースの双安定又はマルチステート抵抗器を含む積層されスピンベースのメモリのビットセルを形成するために、ＦＥＴの端子に密に接触されてよい、又は、任意の介在インターコネクトメタライゼーションにされてよい。
図６８Ａは、いくつかの積層された１Ｔ１Ｒの実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側ＳＴＴＭデバイス６８０４の断面図を示す。これらの例示的な実施形態に関して、表側非プレーナ型トランジスタ構造６０４のソース又はドレイン端子及びＳＴＴＭデバイス６７０４の電極は、直接接触している。そのような直接接触は、選択的な裏側処理（例えば、ソース／ドレイン半導体１６４０及び裏側インターコネクトメタライゼーション１６５０の裏側成長）を通じて容易にされ得る。代替的に、１又は複数のレベルの裏側インターコネクトルーティングメタライゼーションは、裏側ＳＴＴＭデバイスの電極と表側ＦＥＴとの間に配置されてよい。図６８Ａにおいて、ＦＥトンネリング層６８４０に関連付けられる高いエピタキシャル温度に適合するために、予め製造されたＳＴＴＭデバイス６８０４を含むデバイス階層は、（例えば、任意の既知の層転写処理を用いて）トランジスタ構造６０４の裏側に接合されてよい。例えば、接合金属、例えば、Ａｕを貫通する接合界面６１９９は、そのような接合構造を示す。
図６８Ｂは、いくつかの代替的な実施形態に従う、図６に示されるＢ‐Ｂ'面に沿うトランジスタ構造６０４及び裏側ＳＴＴＭデバイス６８０４の断面図を示し、ＳＴＴＭデバイス６８０４は、トランジスタ構造６０４の暴露された裏側表面に接合されている。そのような実施形態に関して、トランジスタ構造６０４のソース／ドレイン端子に直接接触させるよりはむしろ、トランジスタ構造６０４を貫通する充填されたディープビア３８５が、裏側暴露中に露出され、ＳＴＴＭ電極６８０７に電気的接触を行うことに依存する。裏側暴露の後に、接合金属は、トランジスタ構造６０４の裏側上に堆積されてよく、充填されたディープビア３８５と接触させる。接合金属は、次に、ＳＴＴＭデバイス６８０４をトランジスタ構造６０４に接合する接合界面６１９９を形成するために、別の接合金属と接合されてよい。ＳＴＴＭデバイス６８０４は、次に、ドナー基板（不図示）から分離されてよい。充填されたディープビア３８５は、ソース／ドレインメタライゼーション６５０と接触するディープビアメタライゼーションの一端と、接合金属と接触するディープビアメタライゼーションの別の端部とを有するトランジスタ構造全体の厚さＴｃまで広がる。
ＳＴＴＭデバイス６８０４（図６８Ａ又は図６８Ｂ）において、強誘電体トンネリング層６８４０は、ＦＥトンネリング層６８４０に近位である金属電極６８０７とバッファ層６８５０に近位である別の金属電極６８８０との間に配置される。いくつかの実施形態において、金属電極６８８０は、裏側金属インターコネクト（例えば、ビット線）に電気的に結合される。金属電極６８０７は、トランジスタ構造６０４を通じて表側金属インターコネクト（例えば、ソース線）に電気的に接続され、トランジスタ構造６０４は、別の表側金属インターコネクト（例えば、ワード線）にさらに接続されてよい。
ＦＥトンネリング層６８４０は、強誘電体位相を有し、いくつかの最小動作温度、例えば、室温（例えば、２５℃）より高いＴＥＲ効果を示すことで知られる任意の材料であってよい。いくつかの実施形態において、ＦＥトンネリング層６８４０は、ペロブスカイト型結晶構造を有し、かつ、単結晶である。ＦＥトンネリング層６８４０の自発分極場は、ＦＥトンネリング層６８４０の界面に対して直交するように位置合わせされてよい。例示的なＦＥトンネリング層の材料は、限定されないが、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＲｕＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３、ＢｉＭｎＯ３,ＢｉＦｅＯ３、ＰｂＴｉＯ３及びＰｂ（Ｚｒ,Ｔｉ）Ｏ３を含む。いくつかの有利な実施形態において、ＦＥトンネリング層６８４０は、ＢａＴｉＣ（すなわち、ＢＴＯ）である。いくつかの実施形態において、ＦＥトンネリング層６８４０は、５ｎｍ未満の厚さ、有利には３ｎｍ未満の厚さ、より有利には２ｎｍ未満の厚さ（例えば１～１．５ｎｍ）を有する。例示的なＢＴＯの実施形態に関して、１つのペロブスカイト単位セルが～０．４ｎｍであるので、ＦＥトンネリング層６８４０は、２～３個のＢＴＯ単位セルほどの厚さを有し得る。
ＦＥトンネリング層６８４０は、バッファ層６８５０と直接接触している。バッファ層６８５０は、多くの機能、例えば、限定されることはないが、ＦＥトンネリング層６８４０との高品質な結晶界面を維持する機能、ＦＥトンネリング層６８４０との界面における仕事関数の差を設定する機能、ＦＥトンネリング層内のひずみを調整する機能及びＦＥトンネリング層６８４０の転写を容易にする機能を有してよい。いくつかの実施形態において、バッファ層６８５０は、ＦＥトンネリング層６８４０と同じ単結晶の一部であるが、異なる組成である。例えば、バッファ層６８５０は、ペロブスカイト型結晶構造を有してもよい。他の実施形態において、バッファ層６８５０は、ＦＥトンネリング層６８４０とは異なる結晶性、例えば、正方晶（ペロブスカイト）ではなくむしろ立方晶を有する。バッファ層６８５０は、例えば、Ｆｅ材料を必要とせず、常誘電体であってよい。いくつかの実施形態において、バッファ層６８５０は、ＦＥトンネリング層６８４０の格子定数とは異なる格子定数を有する材料である。いくつかの実施形態において、バッファ層６８５０は、ＦＥトンネリング層６８４０より小さい格子定数を有する。より小さい格子定数は、ＦＥトンネリング層６８４０をひずませるのに有益であり得、ＦＴＪに関連付けられた自発分極を増大させるのに有利である。そのような実施形態に関して、ＦＥトンネリング層６８４０は、バッファ層６８５０の格子定数に一致させるために、仮像的（ｐｓｅｕｄｏｍｏｒｐｈｉｃａｌｌｙ）にひずませられる。例示的なバッファ層材料は、限定されないが、ＳｒＴｉＯ３、ＬａＧａＯ３、ＤｙＳｃＯ３、ＧｄＳｃＯ３、ＳｍＳＣｏ３、ＬａＡｌＳｒＴｉ及びＫＴａＯ３を含む。ＦＥトンネリング層６８４０がＢＴＯであるいくつかの有利な実施形態において、バッファ層６８５０は、（Ｌａ、Ｓｒ）ＭｎＯ３（すなわち、ＬＳＭＯ）であり、ペロブスカイト型結晶構造も有する。バッファ層６８５０は、電気抵抗率を低減するためにドープされ得る点で有利であるが、例示的な実施形態において、バッファ層６８５０に使用される材料の特定の抵抗率は、金属電極６８９７、６６８０の特定の抵抗率よりも著しく高い。いくつかの実施形態において、バッファ層６８５０はわずか１００ｎｍにすぎないが、有利には５０ｎｍ未満の厚さ、より有利には２５ｎｍ未満の厚さである。
金属電極６８０７は、ＦＥトンネリング層６８４０と共にＦＴＪを形成することで知られる任意の金属材料であってよい。金属電極６８０７は、有利には、多結晶又は非結晶であり、単結晶ではない。多結晶メタライゼーションは、ＦＥトンネリング層６８４０の結晶配向に対して、特定の配向に好都合な結晶ドメインの集団を有するテクスチャを有してよい。金属電極６８０７は、元素金属、これらの合金、酸化物又はこれらの窒化物であってよい。金属電極６８０７は、バッファ層６８５０の抵抗の半分より小さい特定の抵抗率を有し得る。いくつかの実施形態において、金属電極６８０７は、強磁性（ＦＭ）材料、例えば、Ｃｏ、Ｆｅ又はこれらの合金である。代替的な実施形態において、金属電極６８０７は、Ｐｔ、Ｉｎ２Ｏ３又はＩｒＯ２であり、これらのいずれかは、脱分極場を低減し得る点で有利である。
金属電極６８８０は、多結晶又は非結晶であってもよい。金属電極６８８０の多結晶形は、バッファ層６８５０の結晶配向に対して、特定の配向に好都合な結晶ドメインの集団を有するテクスチャを有してもよい。金属電極６８８０は、元素金属、これらの合金、酸化物又はこれらの窒化物であってよい。金属電極６８８０は、バッファ層６８５０の抵抗の半分より小さい特定の抵抗率を有してよい。いくつかの例示的な実施形態において、金属電極６８８０は、Ｃｏ又はＣｕ又は同等の特定の抵抗率を有する別の金属である。金属電極６８８０は、任意の厚さであってよい。
いくつかの実施形態において、デバイス階層の暴露された裏側は、熱導管に接合され、階層におけるデバイスの動作中に生成される熱を伝えることが可能な横方向の熱導管を提供するデバイス積層体のフットプリントに隣接するヒートシンクにさらに結合されてよい。第２のデバイス階層は、例えば、図６にも示されるＢ‐Ｂ'に沿う断面図である図６９にさらに示されるように、熱導管の対向する側に同様に接合されてよい。図６９において、トランジスタ構造６０４を含む第１のデバイス階層は、例えば、熱導管６９８０との接合界面６１９９を形成するトランジスタ構造６０４の暴露された裏側上に堆積された接合金属を用いて、熱導管６９８０に接合される。裏側に露出させた表側構造の導電性に依存して、１又は複数の絶縁材料層は、トランジスタ構造６０４の裏側と接合金属との間に配置されてよい。例えば、図６９において、裏側分離誘電体１１２０は、半導体本体６１０の暴露された裏側と接触し、接合金属及び熱導管６９８０から、トランジスタ構造６０４の半導体領域を電気的に絶縁する。
例えば、熱導管６９８０は、適切な熱伝導性を有する任意の材料、例えば、結晶シリコンよりも、より良い熱伝導性を有する任意の材料であってよい。いくつかの実施形態において、熱導管６９８０は、バルク材料、例えば、元素金属又は合金化された金属であり、ヒートスプレッダとして機能する。他の実施形態において、熱導管６９８０は、より複雑なプレハブ構造を有し、例えば、ヒートパイプとして機能する。熱導管６９８０は、任意の厚さであってよい。熱導管６９８０が同種の金属スラブ基板であるいくつかの例示的な実施形態に関して、それは２０μｍと３００μｍとの間の厚さを有する。
第２のデバイス階層は、裏側の熱導管の第２面にさらに接合されてよい。そのような実施形態に関して、熱導管は、ひいては、デバイス階層のペアに対するコアとして機能する。ペアになるデバイス階層は、実質的に同一であってよく、例えば、両方がトランジスタ構造を含んでいる（例えば、図６９に示される６０４及び６９０４）。代替的に、ペアになるデバイス階層は、別個であってよい（例えば、ＤＲＡＭコンデンサ構造を含む第１のデバイス階層を有し、一方で、第２のデバイス階層がアクセストランジスタ構造を含む）。図６９の例において、ＦＥＴセル６９０４は、接合界面６１９９のそれを実質的にミラーリングする接合界面６９９９を有する熱導管６９８０の第２面に接合される裏側を有し、デバイス階層間に配置される熱導管６９８０を用いて、（例えば、Ｂ‐Ｂ'面に沿う）横方向の熱伝導が、第１のデバイスが、別のもの（例えば、図６１Ａ～図６８Ｂ）と直接接触している直接的なデバイススタッキングに対して改善される。デバイス階層の単体化の後に、熱導管６９８０は、次に、階層化されたダイに隣接するホスト上に配置されるヒートシンクにさらに結合されてよい。
特に、デバイス構造の電気試験は、本明細書で説明される技術を用いて、裏側構造を暴露することにより容易化され得る。裏側構造は、１又は複数のトランジスタデバイス、電気デバイス又は試験デバイスなどを試験するための任意の適切な構造を含んでよい。例えば、電気テスタによる接触に対して本明細書で用いられるような裏側構造は、電気テスタ又は電気試験装置の導体、プローバ、プローブ要素又は導電ピンなどに対する接触を提供する任意の適切な導電構造又は要素である。裏側構造は、裏側構造が、電気的結合をトランジスタデバイスの端子、電気デバイス、試験デバイス又は複数のそのような端末などを提供するように、ルーティング、トレース又はメタライゼーションなどをさらに提供又は接続してよい。本明細書で用いられるように、構造、例えば、デバイスの端子又は端子に電気的結合を提供する裏側構造又は表側構造は、裏側又は表側構造が端子の連続した部分である（例えば、裏側又は表側の構造及び端子が同一の材料である）、裏側又は表側の構造が端子に対して隣接する（例えば、裏側又は表側の構造及び端子が、直接接触している）、又は、裏側又は表側の構造が端子に電気的に結合されている（例えば、裏側又は表側の構造と端子との間に電気的なルーティング、トレース又は配線などがある）、ことを示す。裏側構造は、任意の技術又は本明細書で説明された適切な技術を用いて、ダイの裏側を介して露出されてよい。同様に、表側構造は、本明細書で説明される任意の適切な技術又は複数の技術を用いて、ダイの表側を介して露出されてよい。そのような裏側構造及び／又は表側構造は、局所的な結合を（例えば、試験中の単一のデバイスに）又はグローバルな結合を（例えば、試験中の複数のデバイスに）提供し得る。
例えば、ダイの電気試験は、ソース端子、ドレイン端子及びゲート端子を有するトランジスタデバイス（例えば、プレーナ型又は非プレーナ型トランジスタ）の電気試験を含んでよい。実施形態において、ソース端子は、ダイの裏側を通って露出させた裏側構造を介して電気テスタに電気的に結合される。実施形態において、ドレイン端子は、ダイの裏側を通って露出させた裏側構造を介して電気テスタに電気的に結合される。別の実施形態において、ゲート端子は、ダイの裏側を通って露出させた裏側構造を介して電気テスタに電気的に結合される。さらに、裏側構造の接触中に、表側構造は、表側構造がトランジスタデバイス、電気デバイス又は試験デバイスなどの別の端子に電気的結合を提供するように、接触される。裏側のみの試験又は裏側及び表側の同時試験のいずれか一方において、トランジスタデバイス、電気デバイス又は試験デバイスなどの端子の接触中に、電気試験は、電気試験データを生成するために、ダイ上で実行され、電気試験データは、記憶装置（例えば、コンピュータメモリ）に格納され、リモートデバイスに転送されるなどであってよい。そのようなデバイスの電気的結合は、結合がデバイスのみに対するものであるというような条件、又は、結合が同時にいくつかのデバイスに対して行われるというような条件、又は、結合が、いくつかのデバイスを使用可能にする１又は複数の端子（例えば、ソース端子）に行われ、一方、結合が、試験中に特定のデバイスのみを使用可能にする別の端子（例えば、ゲート電極）に行われるというような条件であってよい。
実施形態において、ダイを電気試験する方法は、ダイの裏側を通って露出させた裏側構造を、電気テスタのプローバの複数の導電ピンのうちの第１の導電ピンに位置合わせする段階を含む。第１の導電ピンは、次に、裏側構造に接触される。裏側構造は、本明細書で説明される任意の適切な裏側基板であってよく、例えば、プレーナ型トランジスタデバイス又は非プレーナ型トランジスタデバイスなどを試験するための任意のデバイス又は複数のデバイスに対する電気的結合を提供してよい。実施形態において、裏側構造は、裏側ソース又はドレイン・コンタクト・メタライゼーションである。実施形態において、裏側構造は、裏側ゲート電極である。実施形態において、裏側構造は、電気的なルーティングが、トランジスタのソース端子、ドレイン端子又はゲート端子に提供されるように、第１の裏側メタライゼーション層（例えば、金属１層）から成るメタライゼーション構造である。実施形態において、裏側構造は、ダイのトランジスタのトランジスタ端子に電気的結合を提供する。電気試験アルゴリズムは、次に、ダイ（例えば、試験されているダイのデバイス）に対応する電気試験データを生成するために、少なくとも第１の導電ピンを通してダイ上で実行される。例えば、電気試験データは、電気テスタ又は他のデバイスの電子ストレージに格納されてよい。並行して又は順番に、ダイの任意の数のデバイスが試験されてよく、又は、２又はそれより多いダイにわたる任意の数のデバイスが試験されてよい。実施形態において、ダイのすべての対象のデバイス（例えば、試験される予定のデバイス）が、裏側のみの試験又は裏側及び表側の同時試験のいずれか一方を用いて、同時に試験されてよい。実施形態において、（例えば、２又はそれより多い）複数のダイにわたる対象のデバイスが、裏側のみの試験又は裏側及び表側の同時試験のいずれか一方を用いて同時に試験されてよい。
電気試験技術に基づくそのような裏側暴露は、ダイ処理の完了前又はラインの終了（例えば、フロントライン処理の終了）時に提供されてよい。例えば、複数の裏側金属層が最後のデバイスに提供される場合、電気試験は、第１の金属層が、本明細書で説明されるように、電気試験に裏側構造を提供するように、複数の金属層（例えば、８つの金属層）のうちの第１の金属層（例えば、金属１）が適用された後に実行されてよい。さらに又は代替的に、電気試験は、最後の金属層が、裏側構造を電気試験に提供する（例えば、裏側構造が最後の金属層内にあるなど）ように裏側金属積層体（例えば、複数の金属層及び介在ビア層）の完成後に実行されてよい。
さらに、いくつかの実施形態において、そのような（例えば、電気試験アルゴリズムの実行のために裏側構造を接触する）電気試験は、１又は複数の表側構造を同時に接触することを含んでよい。例えば、ダイの表側を通って露出させた表側構造は、電気テスタの別のプローバの複数のピンの導電ピンに位置合わせされてよい。例えば、電気試験アルゴリズムの実行中に、一方のプローバは、ダイの表側に電気的に結合されてよく、別のプローバは、ダイの裏側に電気的に結合されてよい。表側プローバの導電ピンは、次に、上記の裏側構造に裏側プローバの導電ピンを接触せることと同時に、表側構造に接触されてよい。表側構造は、次に、試験中のデバイスの第２の端子に電気的結合を提供してよく、電気試験アルゴリズムは、電気試験データを生成するために、表側及び裏側導電ピンを通して実行されてよい。
表側プローバピンにより接触された表側構造は、任意の適切な構造であってよく、試験中のデバイスの任意の適切な端子に電気的結合を提供してよい。実施形態において、試験中のデバイスは、トランジスタデバイスであり、裏側構造はソース端子に電気的結合を提供し、表側構造はゲート端子又はドレイン端子に電気的結合を提供する。実施形態において、試験中のデバイスはトランジスタデバイスであり、裏側構造はソース端子に電気的結合を提供し、表側構造は、（別の表側プローバピンに結合された）第２の表側構造がドレイン端子に電気的結合を提供するように、ゲート端子に電気的結合を提供する。実施形態において、試験中のデバイスはトランジスタデバイスであり、裏側構造はゲート端子に電気的結合を提供し、表側構造はソース端子又はドレイン端子に電気的結合を提供する。
試験されているダイの表側及び裏側は、任意の適切な技術又は複数の技術を用いる電気試験のために露出されてよい。実施形態において、電気試験は、ウェハレベルで（例えば、ダイシングの前に）実行されてよく、サポートの目的で、ウェハは、試験されているダイの表側の上方にホスト基板があるように、その表側の上方にホスト基板を有してよい。そのような実施形態において、導電ピンにより接触されている表側構造は、ホスト基板のメタライゼーション構造であってよく、これにより、メタライゼーション構造及び／又はメタライゼーション構造に電気的に結合されたトレース又は配線が電気試験中のデバイス端子に電気的結合を提供する。すなわち、ホスト基板は、ホスト基板が配置されるダイの電気試験のためのルーティングを含んでよい。そのようなホスト基板を用いる他の実施形態において、ホスト基板は、導電ピンを提供して、下層の表側構造、例えば、デバイス端子自体、又は、デバイス端子の上方に配置されるメタライゼーション層のメタライゼーション構造と接触する１又は複数の開口を含んでよい。他の実施形態において、ホスト基板は、電気試験中に提供されなくてよい。そのような実施形態において、ダイの表側（例えば、ウェハ）の上方に構築されるメタライゼーション層は、電気試験中に機械的支持を提供してよい。例えば、表側メタライゼーション層（例えば、８つのメタライゼーション層など、及び、対応するビア層及び絶縁材料）が構築されてよく、ダイの裏側が（表側サポート構造（例えば、ホスト基板）を用いるか用いないかのいずれか一方で）暴露されてよく、メタライゼーション層は、説明されるように、表側及び裏側を介して、電気試験中にサポートを提供するしてよい。
図７０は、いくつかの実施形態に従う、裏側７０５１を介して、試験用のダイ７０５０を試験する電気試験装置７００１の等角図である。示されるように、電気試験装置７００１は、スペーストランスフォーマ７００４を含むプローバ７０１１に電気的に結合される電気テスタ（Ｅ‐テスタ）７００２を含む。いくつかの実施形態において、電気テスタ７００２は、ＩＣの機能、性能及び／又は応力試験のために構成される商業的に利用可能な自動試験設備（ＡＴＥ）である。実施形態において、電気テスタ７００２は、記憶装置（例えば、電気試験データを格納するためのコンピュータメモリ）、及び／又は、リモートデバイスに電気試験データを送信する通信デバイスを含む。示されるように、電気的結合７００３は、電気テスタ７００２とスペーストランスフォーマ７００４との間に提供される。電気的結合７００３は、任意の適切な構造及び技術を用いて、例えば、プローバ・インタフェース・試験アダプタ（ＩＴＡ）などを用いて提供されてよい。示されるように、スペーストランスフォーマ７００４は、電気的結合７００３と試験用のダイ７０５０の裏側７０５１との間の電気的接続をさらに提供する。図示された実施形態において、スペーストランスフォーマ７００４は基板７０１５を含っみ、電気的結合７００３は、基板７０１５の第１面上に配置されるメタライゼーション７０１０に電気的接続を行う。スペーストランスフォーマ７００４は、基板７０１５の第２面から延びるプローブピンのアレイ７０２５にメタライゼーション７０１０を電気的に結合する導電性トレースルーティング（図示されておらず）をさらに含む。基板７０１５は、電気テスタ７００２と試験用のダイ７０５０との間で信号を適応する追加の回路をさらに含んでよい。いくつかの例示的な実施形態において、基板７０１５は有機ポリマーであり、プローブピンのアレイ７０２５の製造を容易にし得る点で有利である。
図７０に示されるように、試験用のダイ７０５０の裏側７０５１及び試験されるウェハ７０００の他のダイは、電気試験装置７００１のプローブピンのアレイ７０２５に露出されてよい。例えば、試験用のダイ７０５０の裏側７０５１は、プローブピンのアレイ７０２５の導電ピンにより電気的に接触され得る裏側構造（図７０には図示されておらず）を含んでよい。本明細書で説明される裏側暴露技術は、本明細書でさらに示され、かつ、説明されるように、裏側構造がプローブピンのアレイ７０２５により容易に接触され得るように、試験用のダイ７０５０の電気試験のために裏側構造の暴露を提供してよい点で有利である。例えば、プローブピンのアレイ７０２５の導電ピンは、裏側７０５１を介した暴露により、ローカル（例えば、単一のデバイスレベル）端子にアクセスしてよい。
電気的なダイ試験工程中に、試験用のダイ７０５０の裏側構造（例えば、試験ポイント）がプローブピンのアレイ７０２５と位置合わせされ、プローブピンのアレイ７０２５を電気的に接触させる。そのようなアラインメント及び電気的接触は、任意の適切な技術又は複数の技術、例えば、自動試験設備ハンドラ技術を用いて実行されてよい。いくつかの実施形態において、試験用のダイ７０５０の裏側７０５１により露出させた裏側構造がプローブピンのアレイ７０２５と接触させ、電気試験アルゴリズムは、電気試験データを生成するために、プローブピンのアレイ７０２５を通じて、試験用のダイ７０５０（例えば、試験用のダイ７０５０の試験デバイス）上で実行される。示されるように、いくつかの実施形態において、電気試験装置７００１は、電気テスタ７００２と試験用のダイ７０５０との間の接続を提供するスペーストランスフォーマ７００４を含む。他の実施形態において、電気試験装置７００１は、試験用のダイソケット、又は、電気テスタ７００２と試験用のダイ７０５０との間の接続を提供する類似の構造を含む。
本明細書でさらに説明されるように、試験用のダイ７０５０の任意の適切な裏側基板は、プローブピンのアレイ７０２５の１又は複数のピンにより電気的に接触されてよい。いくつかの実施形態において、試験用のダイ７０５０のデバイスの試験は、試験用のダイ７０５０の裏側７０５１を介して全体的に実行されてよい。他の実施形態にでは、試験用のダイ７０５０の裏側及び表側構造が、電気試験アルゴリズムが試験用のダイ７０５０上で実行される間に同時に接触されてよい。
図７１は、いくつかの実施形態に従う、裏側７０５１及び表側７１５１を介して、試験用のダイ７０５０を同時に試験する電気試験装置７１０１の等角図である。示されるように、電気試験装置７１０１は、スペーストランスフォーマ７００４を含むプローバ７０１１に電気的に結合される電気テスタ７００２と、スペーストランスフォーマ７１０４を含むプローバ７１１１を含む。電気試験装置７１０１は、同時表側及び裏側試験を用いるＩＣの機能、性能及び／又は応力試験のために構成される自動試験設備であってよい。先に論じられたように、電気テスタ７００２は、電気試験データを記憶及び／又は送信する記憶装置及び／又は通信デバイスを含んでよい。示されるように、電気的結合７００３は、電気テスタ７００２とスペーストランスフォーマ７００４との間に提供され、電気的結合７１０３は、電気テスタ７００２とスペーストランスフォーマ７１０４との間に提供される。電気的結合７００３、７１０３は、任意の適切な構造及び技術を用いて、例えば、プローバ・インタフェース・試験アダプタなどを用いて提供されてよい。スペーストランスフォーマ７００４は、本明細書で説明されるように、任意の接続を提供してよく、任意の特性を有してよい。また、示されるように、スペーストランスフォーマ７１０４は、電気的結合７１０３と試験用のダイ７０５０の表側７１５１との間の電気的接続を提供する。図示された実施形態において、スペーストランスフォーマ７００４は、基板７１１５を含み、電気的結合７１０３は、基板７１１５の第１面上に配置されたメタライゼーション（図示されておらず）に電気的接続を行う。スペーストランスフォーマ７１０４は、基板７１１５の第２面から延びるプローブピンのアレイ７１２５にメタライゼーションを電気的に結合する導電性トレースルーティング７１２０（又はメタライゼーション）をさらに含む。基板７０１５と同様に、基板７１１５は、電気テスタ７００２と試験用のダイ７０５０との間で信号を適応する追加の回路をさらに含んでよく、基板７１１５は、プローブピンのアレイ７０２５の製造を容易にする有機ポリマーであってよい。しかしながら、基板７０１５、７１１５は、任意の適切な材料又は複数の材料（互いに対して同一又は異なっていてよい）を含んでよい。
図７１に示されるように、試験用のダイ７０５０の裏側７０５１及び試験されるウェハ７０００の他のダイは、試験用のダイ７０５０の表側７１５１と、プローブピンのアレイ７１２５に露出される試験されるウェハ７０００の他のダイとを同時にプローブピンのアレイ７０２５に露出されてよい。例えば、試験用のダイ７０５０の裏側７０５１は、プローブピンのアレイ７０２５の導電ピンにより電気的に接触し得る裏側構造（図７１には図示されておらず）を含んでよく、試験用のダイ７０５０の表側７１５１は、プローブピンのアレイ７１２５の導電ピンにより電気的に接触され得る表側構造（これも図７１には図示されておらず）を含んでよい。
電気的なダイ試験工程中、試験用のダイ７０５０の裏側及び表側構造（例えば、試験ポイント）は、それぞれ、位置合わせされて、プローブピンのアレイ７０２５とプローブピンのアレイ７１２５とを電気的に接触させる。そのようなアラインメント及び電気的接触は、任意の適切な技術又は複数の技術、例えば、自動試験設備ハンドラ技術などを用いて実行されてよい。例えば、試験用のダイ７０５０の裏側７０５１により露出させた裏側構造、及び、試験用のダイ７０５０の表側７１５１により露出させた表側構造は、プローブピンのアレイ７０２５及びプローブピンのアレイ７１２５をそれぞれ同時に接触させ、電気試験アルゴリズムは、電気テスタ７００２のストレージに保存されてよい、及び／又は、リモートデバイス（図示せず）に転送されてよい電気試験データを生成するために、導電プローブピンのアレイを通じて試験用のダイ７０５０上で実行される。図示された実施形態において、電気試験装置７１０１は、電気テスタ７００２と試験用のダイ７０５０との間の接続を提供するために、スペーストランスフォーマ７００４及びスペーストランスフォーマ７１０４を含む。他の実施形態において、スペーストランスフォーマ７００４及びスペーストランスフォーマ７１０４のいずれか一方又は両方に代わって、試験用のダイソケット又は類似の構造が、電気テスタ７００２と試験用のダイ７０５０との間の接続を提供するために提供されてよい。
図７２は、いくつかの実施形態に従う、電気試験処理方法７２０１を示すフロー図である。方法７２０１は、ウェハレベルで実施されてよい。いくつかの例示的な実施形態において、より大きい基板（例えば、直径３００又は４５０ｍｍ）のウェハは、方法７２０１を通じて処理されてよい。例えば、試験用のダイ７０５０及び試験される予定の他のダイを含むウェハ７０００は、方法７２０１を通じて処理されてよい。本明細書で用いられるように、試験用のダイという用語は、試験される予定の又は試験中のダイを表すために用いられる。試験される予定の試験用のダイのデバイス又は構造は、ダイに統合される、又は、試験用のダイのフィールド部分又はスクリーブ部分のいずれ一方に別個に提供されるなどしてよい。さらに、試験される予定の試験用のダイのデバイス又は構造は、任意の適切なデバイス又は構造、例えば、トランジスタデバイス、電気デバイス、試験デバイス、試験用のパッチ、試験材料などであってよい。デバイス又は構造の電気試験は、デバイス又は構造の１又は複数の端子に電気テスタを電気的に結合することにより実行される。そのような電気的結合は、試験される予定の試験用のダイの裏側構造及び／又は表側構造を介して提供される。
方法７２０１は、ダイの露出させた裏側構造を含むウェハを用いて工程７２０５で開始する。例えば、ウェハは、試験するためにデバイス（例えば、トランジスタデバイス）をダイが含むように、電気試験用のダイを含んでよい。ダイの裏側を通って露出される裏側構造は、試験するためのデバイスの端子（例えば、トランジスタデバイスのトランジスタ端子）に対する電気的結合である又は電気的結合を提供する。いくつかの実施形態において、露出させた裏側構造は、試験される予定のデバイス又は構造の端子である。例えば、試験される予定のデバイスがトランジスタデバイス（例えば、プレーナ型又は非プレーナ型デバイス）である場合、露出させた裏側構造は、ソース端子、ドレイン端子、ゲート端子、ソースメタライゼーション、ドレインメタライゼーション、ゲートメタライゼーション又はこれらの任意の組み合わせであってよい。試験される予定のデバイスが、試験デバイス（例えば、電気的に結合されたフィンのチェーン又は試験用の材料サンプルなど）である場合、露出させた裏側構造は、これらの端子であってよい。
一例として、試験用のダイのトランジスタデバイス（例えば、ＦＥＴトランジスタ）において、露出させた裏側構造は、ＦＥＴのソースメタライゼーションである。実施形態において、露出させた裏側構造は、端子に隣接するメタライゼーション構造である。他の実施形態において、露出させた裏側構造は、メタライゼーション層が、メタライゼーション構造から端子への選択的なルーティングを提供するように、トランジスタデバイス又は試験デバイスの上方に配置されるメタライゼーション層から成るメタライゼーション構造である。例えば、メタライゼーション構造及び端子は、それらが、互いに電気的に接触している、又は、任意の数の中間導電性材料と電気的に接触しているのいずれかの状態で隣接してよい。例えば、メタライゼーション構造は、金属１層などの構造であってよく、端子への電気的接触又は結合は、金属１のメタライゼーション構造、接触、端子のメタライゼーション、端子の順序で行われてよい。別の例において、メタライゼーション構造は、最後の金属層（例えば、金属８など）の構造であり、端子への電気的接触又は結合は、金属８のメタライゼーション構造、より低いレベルの金属及びコンタクト層を通じたルーティング、端子のメタライゼーション、端子の順序で行われてよい。メタライゼーション構造と端子との間の任意の適切な電気的結合が提供されてよい。
方法７２０１は、工程７２１０に進み、プローバの導電ピンが工程７２０５で受容又は生成されたダイの対応する露出させた裏側構造と位置合わせされる。プローバの導電ピンは、任意の適切な技術又は複数の技術、例えば、レジストレーション技術などを用いいて、対応する露出させた裏側構造に位置合わせされてよい。例えば、ダイの裏側を通って露出させた裏側構造は、電気試験装置のプローバの複数の導電ピンの導電ピンに位置合わせされる。示されるように、任意選択で、第２のプローバの導電ピンは、工程７２０５で受容され又は生成されたダイの対応する露出した表側構造と位置合わせされてよい。例えば、ダイの表側を通って露出させた表側構造は、電気テスタの第２のプローバの複数の導電ピンのうちの第２の導電ピンに位置合わせされてよい。例えば、方法７２０１は、裏側のみの電気試験又は同時に行われる裏側及び表側の電気試験のいずれか一方を提供してよい。
同時に行われる裏側及び表側の電気試験が実行される例では、露出させた表側構造は、任意の適切な構造、例えば、デバイス端子自体又は端子に電気的結合を提供するメタライゼーション構造などであってよい。いくつかの実施形態において、工程７２０５で受容されたウェハの構造支持体は、ホスト基板又はメタライゼーション層の積層体などを用いて、表側により実質的に提供される。ホスト基板が用いられる例において、ホスト基板内の開口のいずれかが、電気試験接触のために表側構造を露出するために提供されてよい、又は、ホスト基板は、端子への電気的なルーティングに沿う表側構造の電気試験接触を提供又は含んでよい。そのような電気的なルーティングは、本明細書で説明されるように、導電性材料の隣接する構造を用いて提供されてよい。
そのような同時に行われる裏側及び表側の電気試験は、試験される予定のデバイスの端子又は構造にアクセスするために、様々な組み合わせを提供する。例えば、プレーナ型又は非プレーナ型トランジスタを試験するコンテキストにおいて、端子（例えば、ソース、ドレイン、ゲート）のいずれかは、トランジスタの構成に依存して、表側又は裏側から接触されてよい。実施形態において、ソース端子は裏側から接触され、ドレイン及びゲート端子は表側から接触される。実施形態において、ゲート端子は裏側から接触され、ソース、ドレイン及びゲート端子は表側から接触される。しかしながら、端子接触の任意の組み合わせは、本明細書で説明される技術を用いて実施されてよい。さらに、試験構造（例えば、電気的に結合されたフィンのチェーン又は試験用の材料サンプルなど）に関して、試験構造の第１の端子は裏側から接触されてよく、試験構造の第２の端子は表側から接触されてよい。そのような接触は、本明細書で説明されるように、露出された構造が、関連のある端子にさらに電気的に結合され又は電気的結合を提供するように、露出させた表側又は裏側構造にプローバの導電ピンを接触させることにより行われてよい。
方法７２０１は工程７２１５に進み、工程７２１０で位置合わせされた導電ピン（例えば、裏側プローバピンのみ又は裏側及び表側プローバピンの両方のいずれか一方）は、電気テスタに電気的結合を提供するために、各構造と接触される。例えば、導電ピンは、裏側構造がトランジスタデバイスのトランジスタ端子に電気的結合を提供するように、裏側構造に接触され、及び／又は、第２の導電ピンは、表側構造が、トランジスタデバイスの第２のトランジスタ端子に電気的結合を提供するように、表側構造に同時に接触される。導電ピンは、任意の適切な技術又は複数の技術、例えば、自動試験設備ハンドラ技術などを用いて、対応する露出させた裏側構造及び／又は表側構造に接触されてよい。工程７２１０で接触された導電ピンは、工程７２０５で受容されたウェハに対して、任意の空間レベル及び／又はデバイス統合レベルで、電気試験を提供してよい。
例えば、空間的に、電気試験は、単一のダイ、２又はそれより多いダイを同時に、又は、ウェハ幅試験などの試験を提供してよい。そのような電気試験は、単一の裏側プローバ、複数の裏側プローバ、単一の裏側プローバ及び単一の表側プローバ、又は、表側又は表側プローバのいずれ一方の複数などにより提供されてよい。実施形態において、第２のダイの裏側を通って露出された第２の裏側構造は、電気テスタの第２のプローバの複数の導電ピンのうちの第２の導電ピンに位置合わせされ、裏側構造に導電ピンを接触させるのと同時に、第２の導電ピンは、第２の裏側構造が、第２のダイの第２のトランジスタデバイスの第２のトランジスタ端子に電気的結合を提供するように、第２の裏側構造に接触され、電気試験アルゴリズムを実行するのと同時に、第２の電気試験アルゴリズムは、第２のダイに対応する第２の電気試験データを生成するために、少なくとも第２の導電ピンを通じて第２のダイで実行される。例えば、端子はソース端子であり、第２の端子はゲート端子である。しかしながら、端子の任意の組み合わせが、そのような技術を用いて結合されてよい。
さらに、試験されるデバイス及び／又は構造は、部分的に形成されたデバイス、十分に形成されたデバイス、１又は複数のメタライゼーション層により統合された十分に形成されたデバイスなどであってよい。また、試験されるデバイス及び／又は構造は、試験の目的で形成されたデバイスであってよい。実施形態において、第２の裏側構造は、プローバの１又は複数の導電ピンのうちの第２の導電ピンに位置合わせされ、導電ピンを裏側構造に同時に接触させ、第２の導電ピンは、第２の裏側構造がダイの試験デバイスに電気的結合を提供するように、第２の裏側構造に接触される。例えば、試験デバイスは、半導体フィンに電気的に結合されるチェーン、試験用のパッチ又は試験材料などであってよい。方法７２０１は工程７２２０に進み、電気試験データを生成するために、工程７２１５で接触された導電ピンを介して電気試験アルゴリズムが実行される。例えば、導電ピンの裏側構造への接触中に、電気試験アルゴリズムは、ダイに対応する電気試験データを生成するために、少なくとも第１の導電ピンを通してダイ上で実行されてよい。さらに、電気試験アルゴリズムは、ダイの裏側及び／又は表側構造に接触された導電ピンのいずれか又はすべてを通してダイ上で実行されてよい。工程７２２０で実行される電気試験アルゴリズムは、任意の適切な電気的プロービング、機能欠陥試験又は電気試験パターニングなどを含んでよい。
方法７２０１は、電気試験データの出力及び／又はそのような電気試験データの記憶装置（例えば、コンピュータメモリ）への記憶をもって完了する。電気試験データは、電気テスタ及び／又はリモートデバイス又は複数のリモートデバイスで局所的に格納されてよい。例えば、電気試験データは、電気テスタの通信機能を用いて、電気テスタからリモートデバイス又は複数のリモートデバイスに転送されてよい。
先に論じられたように、同時に行われる裏側及び表側の電気試験は、試験される予定のデバイス又は構造の端子にアクセスするために様々な組み合わせを提供する。図７３～図８０Ｃは、いくつかの実施形態に係る例示的な同時に行われる裏側及び表側の電気試験構成を提供する。しかしながら、本明細書で説明される電気試験技術は、裏側アクセスのみにより、及び／又は、裏側及び／又は表側によりアクセスされる端子の任意の構成により実施されてよい。
図７３は、いくつかの実施形態に従う、同時に行われる裏側及び表側の接触を用いた電気試験中にある非プレーナ型トランジスタ構造１３０４の平面図である。非プレーナ型トランジスタ構造１３０４に関して示される太い一点鎖線は、断面図に沿う図７４Ａ～図７４Ｃ、図７５Ａ～図７５Ｃ及び図７６Ａ～図７６Ｃとしてさらに提供される面を示す。本明細書で説明され、方法７２０１に関して示される技術を用いて、裏側電気試験処理は、これらの露出させた裏側を介して非プレーナ型トランジスタ構造１３０４を提供し得る。
図７３に示されるように、いくつかの実施形態において、非プレーナ型トランジスタは、導電ピン７３０１、７３０２及び７３０３を用いて電気的に試験されてよい。例えば、非プレーナ型トランジスタ構造１３０４は、電気試験中のトランジスタデバイスであってよい。追加のデバイスセル７７２は、例えば、メモリセル、パワートランジスタ構造、ＲＦトランジスタ構造又は光デバイスセルなどのいずれかであってよく、それらは、非プレーナ型トランジスタ構造１３０４の前後に非プレーナ型トランジスタ構造１３０４と並行して電気的に試験されてよい、又は、何も行われなくてもよい。例示において、ＩＣダイ７７１は、電気試験のための試験用のダイ（例えば、試験用のダイ７０５０）として提供されてよく、ＩＣダイ７７１の１又は複数のトランジスタは、導電ピン７３０１、７３０２及び７３０３による接触を介して試験されてよい。示されるように、非プレーナ型トランジスタ構造１３０４は、ソース／ドレイン半導体６４０、ソース／ドレインメタライゼーション６５０、ソース／ドレインメタライゼーション６５０からゲート電極６７３を分離するスペーサ誘電体６７１及び／又はソース／ドレイン半導体６４０、及び、裏側基板７７５の上方のフィールド分離誘電体６８０を含む。
例示において、導電ピン７３０１、７３０２は、ＩＣダイ７７１の表側７１５１を介して提供され、導電ピン７３０３は、（斜線を有する導電ピン７３０３により示されるように）ＩＣダイ７７１の裏側を介して提供される。図７３のダイは、提示を明瞭にする目的で、図７０及び図７１のダイに対して上下が逆さまであることに留意する。さらに、導電ピン７３０３と接触するソース／ドレインメタライゼーション１６５０は、本明細書でさらに示されるように、ＩＣダイ７７１の裏側上にある。図７３及び後続の断面は、ゲート電極６７３及びソース／ドレインメタライゼーション６５０、及び、表側７１５１から接触されるソース／ドレイン半導体６４０（例えば、ソース又はドレインのいずれか一方）、及び、裏側から接触されるソース／ドレインメタライゼーション１６５０及びソース／ドレイン半導体（例えば、ソース又はドレインのいずれか一方）を用いた例を示すが、非プレーナ型トランジスタ構造１３０４の表側及び裏側端子コンタクトの任意の組み合わせが、本明細書で説明される電気試験技術を用いて構成されてよい。
例えば、試験中のデバイスの構成に依存して、表側及び裏側の接触が適切に行われてよい。実施形態において、トランジスタデバイスのゲート、ソース及びドレイン端子のすべては裏側から接触さえる。実施形態において、トランジスタデバイスのゲート端子は裏側から接触され、ソース端子及びドレイン端子の両方は表側から接触される。実施形態において、トランジスタデバイスのソース端子及びドレイン端子は表側から接触され、ゲート端子はその裏側から接触される。さらに、非プレーナ型トランジスタ構造１３０４に関して説明されるが、そのような接触は、プレーナ型トランジスタ、試験構造、別のデバイスタイプ（例えば、メモリデバイス、パワートランジスタデバイス、ＲＦトランジスタデバイス又は光デバイスなど）を用いて行われてよい。導電ピン７３０１、７３０２及び７３０３が、対応する端子の直接上方又は下方に示されているが、いくつかの実施形態において、対応する端子の直接上方にはない介在構造が、導電ピン７３０１、７３０２及び７３０３の接触に関して提供され得る。例えば、導電ピン７３０１、７３０２及び７３０３の必要な密度は、対応する端子にルーティングを提供することにより緩和され得る。
図７４Ａ、図７５Ａ及び図７６Ａは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７３に示されるＡ‐Ａ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図７４Ｂ、図７５Ｂ及び図７６Ｂは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７３に示されるＢ‐Ｂ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。図７４Ｃ、図７５Ｃ及び図７６Ｃは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７３に示されるＣ‐Ｃ'面に沿う非プレーナ型トランジスタ構造１３０４の断面図を示す。
図７４Ａ、図７４Ｂ、図７４Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造１３０４の断面図を示す。例えば、図７４Ａ、図７４Ｂ、図７４Ｃは、非プレーナ型トランジスタ構造１３０４が、表側積層体６９０と、電気試験用のピンを接触させるための表側構造をホスト基板２０２が含む、表側の上方に配置されるホスト基板２０２とを含む実施形態に関する電気試験構造を提供する。図７４Ａ、図７４Ｂ、図７４Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。示されるように、非プレーナ型トランジスタ構造１３０４は、半導体本体７８０、ゲート誘電体８４５の上方に配置されるゲート電極６７３、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０、ソース／ドレイン半導体１６４０に結合されるソース／ドレインメタライゼーション１６５０、介在層２１０及びエッチングマスク１４１０を含む。例えば、ソース／ドレインメタライゼーション６５０及びソース／ドレイン半導体６４０は、ソース又はドレインのいずれか一方であってよく、一方で、ソース／ドレインメタライゼーション１６５０及びソース／ドレイン半導体１６４０は、その結果、その反対（例えば、ドレイン又はソース）となる。本明細書で用いられるように、ゲート電極６７３、ソース／ドレイン半導体６４０及びソース／ドレイン半導体１６４０のいずれかは、トランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末への電気的結合が実現されてよく、非プレーナ型トランジスタ構造１３０４が試験されてよい。
また、図７４Ａ及び７４Ｂに示されるように、導電ピン７３０１、７３０２は、ホスト基板２０２と物理的に接触している。さらに、導電ピン７３０２は、ホスト基板２０２を通じてゲート電極６７３及び表側積層体６９０に電気的に結合され、導電ピン７３０１は、ホスト基板２０２を通じてソース／ドレイン半導体６４０、表側積層体６９０及びソース／ドレインメタライゼーション６５０に電気的に結合される。図７４Ａ、図７４Ｂ、図７４Ｃの実施形態において、ホスト基板２０２は、導電ピン７３０１、７３０２が位置合わせされ、ひいては、電気試験のために表側構造７４１１、７４１２に接触され得るような表側構造７４１１、７４１２を含む。例えば、導電ピン７３０１、７３０２は、プローバの複数のピンの個々の導電ピンであってよい。本明細書で説明されるように、導電ピン７３０１、７３０２は、ホスト基板２０２の表側構造７４１１、７４１２にそれぞれ位置合わせされ、表側構造７４１１、７４１２と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
ホスト基板２０２の表側構造７４１１、７４１２は、ソース／ドレインメタライゼーション６５０及びゲート電極６７３に導電ピン７３０１、７３０２をそれぞれ電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造７４１１、７４１２は、導電パッド又はトレースなどであってよい。例えば、表側構造７４１１、７４１２は、例えば、銅などの金属であってよい、又は、銅などの金属を含んでよい。さらに、ホスト基板２０２及び表側積層体６９０は、電気試験のために、表側構造７４１１、７４１２から対応する端子（及び、ソース／ドレイン端子の場合、任意のメタライゼーション）までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合が、導電ピン７３０１、７３０２をソース／ドレイン半導体６４０及びゲート電極６７３にそれぞれ接続する斜線により示される。理解されるように、表側構造７４１１、７４１２が、これらの対応するフィーチャ及び／又は端子の直接上方にある必要はない（そのような配向が、提示を明瞭にする目的で示される）。さらに、表側構造から、対応するフィーチャ及び／又は端子へのルーティングは、ホスト基板２０２及び表側積層体６９０を通じて任意の適切なルートを取ってよい。
また、図７４Ｂ及び７４Ｃに示されるように、導電ピン７３０３は、ソース／ドレインメタライゼーション１６５０と物理的に接触しており、ソース／ドレイン半導体１６４０に電気的結合を提供する。電気試験のコンテキストにおいて、ソース／ドレインメタライゼーション１６５０は、非プレーナ型トランジスタ構造１３０４の裏側を通って露出させた裏側構造を提供する。導電ピン７３０１、７３０２に関して説明されたように、導電ピン７３０３は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７３０３は、ソース／ドレインメタライゼーション１６５０に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０及びゲート電極６７３に導電ピン７３０１、７３０２を結合している間、電気試験データを生成するために電気試験が実行される。いくつかの実施形態において、図７６Ａ、図７６Ｂ、図７６Ｃに関してさらに説明されるように、導電ピン７３０３は、裏側メタライゼーション積層体及び／又はホスト基板の裏側構造と接触してよく、電気的なルーティングがゲート電極６７３に提供されてよい。
本明細書で説明される導電ピン７３０１、７３０２、７３０３及び（例えば、導電性プローブピンのアレイの）任意の他の導電ピンは、電気的にかつ物理的にこれらの電気試験構造とそれぞれ接触するための任意の適切なサイズ、形状及び材料を有してよい。例えば、導電ピンは、金属又は他の導体、例えば、銅などを含んでよく、円筒状の形状及び／又はテーパ上の先端などを有してよい。さらに、単一のトランジスタ又はトランジスタ構造の特定の端子に結合されることが示されているが、本明細書で説明されるように、そのような導電ピンは、任意のデバイス端子に結合されてもよい。また、そのような導電ピンは、任意のそのようなデバイスの任意の数の端子に結合されてもよい。例えば、導電ピン７３０３は、トランジスタ構造１３０４のみの端子と接触してよく、一方で、導電ピン７３０１、７３０３は、（例えば、ホスト基板２０２及び／又は表側積層体６９０内のルーティングにより）任意の数のゲート及び任意の数のトランジスタのドレイン端子に電気的に結合される。例えば、本明細書で説明される任意の導電ピンは、複数トランジスタデバイスの複数の端子、トランジスタ構造、試験デバイス、電力レール又はグランド構造などに結合され得る。
図７５Ａ、図７５Ｂ、図７５Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造１３０４の断面図を示す。例えば、図７５Ａ、図７５Ｂ、図７５Ｃは、非プレーナ型トランジスタ構造１３０４が、表側積層体６９０と、ホスト基板２０２が、表側積層体６９０の表側構造を通じて電気試験用のピンを通過させる開口を含むように、その表側の上方に配置されるホスト基板２０２とを含む実施形態に関する電気試験構造が提供される。図７５Ａ、図７５Ｂ、図７５Ｃに示される構造的なフィーチャは、同様の参照番号ついて本明細書で説明された特性のいずれかを有してよい。本明細書で説明されるように、非プレーナ型トランジスタ構造１３０４は、ゲート誘電体８４５の上方に配置されるゲート電極６７３と、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０と、ソース／ドレイン半導体１６４０に結合されるソース／ドレインメタライゼーション１６５０とを含み、ゲート電極６７３、ソース／ドレイン半導体６４０及びソース／ドレイン半導体１６４０のいずれかがトランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末へお電気的結合が実現されてよく、非プレーナ型トランジスタ構造１３０４が試験されてよい。
また、図７５Ａ及び図７５Ｂに示されるように、１つの開口又は複数の開口７５０１は、電気試験のために、導電ピン７３０１、７３０２がホスト基板２０２を通過して表側積層体６９０の表側構造７５１１、７５１２と物理的に接触するように、ホスト基板２０２に提供されてよい。さらに、導電ピン７３０２は、ゲート電極６７３に電気的に結合され、導電ピン７３０１は、表側積層体６９０を通じてソース／ドレイン半導体６４０に電気的に結合される。図７５Ａ、図７５Ｂ、図７５Ｃの実施形態において、表側積層体６９０は、本明細書で説明されるように、電気試験のために、導電ピン７３０１、７３０２が位置合わせされ、ひいては、表側構造７５１１、７５１２に接触され得るような表側構造７５１１、７５１２を含む。例えば、導電ピン７３０１、７３０２は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７３０１、７３０２は、表側積層体６９０の表側構造７５１１、７５１２にそれぞれ位置合わせされ、表側構造と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
表側積層体６９０の表側構造７５１１、７５１２は、ソース／ドレインメタライゼーション６５０及びゲート電極６７３に導電ピン７３０１、７３０２をそれぞれ電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造７５１１、７５１２は、導電パッド又はトレースなどであってよい。例えば、表側構造７５１１、７５１２は、例えば、銅などの金属であってよい、又は、銅などの金属を含んでよい。さらに、表側積層体６９０は、電気試験のために、表側構造７５１１、７５１２から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合が、導電ピン７３０１、７３０２をソース／ドレイン半導体６４０及びゲート電極６７３にそれぞれ接続する斜線により示される。理解されるように、表側構造７５１１、７５１２が、これらの対応するフィーチャ及び／又は端子の直接上方にある必要はない（そのような配向が、提示を明瞭にする目的で示される）。さらに、表側構造７５１１、７５１２から、対応するフィーチャ及び／又は端子へのルーティングは、表側積層体６９０を通じて任意の適切なルートを取ってよい。
また、図７５Ｂ及び７５Ｃに示されるように、導電ピン７３０３は、ソース／ドレインメタライゼーション１６５０と物理的に接触しており、電気試験のコンテキストにおいて、ソース／ドレインメタライゼーション１６５０が非プレーナ型トランジスタ構造１３０４の裏側を通って露出させた裏側構造を提供するように、ソース／ドレイン半導体１６４０に電気的結合を提供する。本明細書で説明されたように、導電ピン７３０３は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７３０３は、ソース／ドレインメタライゼーション１６５０に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０及びゲート電極６７３に導電ピン７３０１、７３０２を結合している間、電気試験データを生成するために電気試験が実行される。いくつかの実施形態において、図７６Ａ、図７６Ｂ、図７６Ｃに関してさらに説明されるように、導電ピン７３０３は、裏側メタライゼーション積層体及び／又はホスト基板の裏側構造と接触してよく、電気的なルーティングがゲート電極６７３に提供されてよい。
図７６Ａ、図７６Ｂ、図７６Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される非プレーナ型トランジスタ構造１３０４の断面図を示す。例えば、図７６Ａ、図７６Ｂ、図７６Ｃは、非プレーナ型トランジスタ構造１３０４が、その表側の上方に配置される表側積層体６９０であって、電気試験用のピンと接触するための表側構造を含む、表側積層体６９０と、その裏側の上方に配置される裏側積層体１６９０であって、電気試験のピンと接触するための裏側構造を含む、裏側積層体１６９０とを含む実施形態に関する電気試験構造を提供する。図７６Ａ、図７６Ｂ、図７６Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。さらに、裏側積層体１６９０は、本明細書で説明された例、例えば、図７４Ａ、図７４Ｂ、図７４Ｃ及び図７５Ａ、図７５Ｂ、図７５Ｃのこれらのいずれかに任意選択で含まれてよい。本明細書で説明されるように、非プレーナ型トランジスタ構造１３０４は、ゲート誘電体８４５の上方に配置されるゲート電極６７３と、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０と、ソース／ドレイン半導体１６４０に結合されるソース／ドレインメタライゼーション１６５０とを含み、ゲート電極６７３、ソース／ドレイン半導体６４０及びソース／ドレイン半導体１６４０のいずれかがトランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末への電気的結合が実現されてよく、非プレーナ型トランジスタ構造１３０４が試験されてよい。
また、図７６Ａ及び７６Ｂに示されるように、導電ピン７３０１、７３０２は、表側積層体６９０と物理的に接触している。さらに、導電ピン７３０２は、ゲート電極６７３に電気的に結合され、導電ピン７３０１は、表側積層体６９０を通じてソース／ドレイン半導体６４０に電気的に結合される。図７６Ａ、図７６Ｂ、図７６Ｃの実施形態において、表側積層体６９０は、導電ピン７３０１、７３０２が位置合わせされ、ひいては、電気試験のために表側構造７７８１、７７８２に接触され得るような表側構造７７８１、７７８２を含む。例えば、導電ピン７３０１、７３０２は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７３０１、７３０２は、表側積層体６９０の表側構造７７８１、７７８２に位置合わせされ、表側構造と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
表側積層体６９０の表側構造７７８１、７７８２は、ソース／ドレインメタライゼーション６５０及びゲート電極６７３に導電ピン７３０１、７３０２をそれぞれ電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造７７８１、７７８２は、導電パッド又はトレースなどであってよい。例えば、表側構造７７８１、７７８２は、例えば、銅などの金属であってよい。実施形態において、表側構造７７８１、７７８２は、複数の表側メタライゼーション層のうちの最後の表側メタライゼーション層（例えば、金属８）から成るメタライゼーション構造である。さらに、表側積層体６９０は、電気試験のために、表側構造７７８１、７７８２から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合が、導電ピン７３０１、７３０２をソース／ドレイン半導体６４０及びゲート電極６７３にそれぞれ接続する斜線により示される。理解されるように、これらの対応するフィーチャ及び／又は端子の直接上方に表側構造がある必要はない。さらに、表側構造から、対応するフィーチャ及び／又は端子へのルーティングは、表側積層体６９０を通じて任意の適切なルートを取ってよい。
図７６Ｃにも示されるように、導電ピン７３０３は、裏側積層体１６９０と物理的に接触している。裏側積層体１６９０は、制限なく変化し得、例えば、任意の数のバックエンドインターコネクトメタライゼーションレベルを含み得るトランジスタ構造の階層の一部として破線で示される。そのようなレベルは、１又は複数の中間誘電体（ＩＬＤ）層により、互いから分離されてよい。示されるように、導電ピン７３０３は、裏側積層体１６９０を通じてソース／ドレイン半導体１６４０に電気的に結合される。図７６Ａ、図７６Ｂ、図７６Ｃの実施形態において、裏側積層体１６９０は、電気試験のために、導電ピン７３０３が位置合わせされ、ひいては、接触され得るような裏側構造７７８３を含む。例えば、導電ピン７３０３は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７３０３が裏側積層体１６９０の裏側構造７７８３に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０及びゲート電極６７３に導電ピン７３０１、７３０２を結合している間、電気試験データを生成するために電気試験が実行される。
裏側積層体１６９０の裏側構造７７８３は、ソース／ドレインメタライゼーション１６５０に導電ピン７３０３を電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、裏側構造７７８３は、導電パッド又はトレースなどであってよい。例えば、裏側構造７７８３は、例えば銅などの金属であってよい。実施形態において、裏側構造７７８３は、複数の裏側メタライゼーション層のうちの最後の裏側メタライゼーション層（例えば、金属８）から成るメタライゼーション構造である。さらに、裏側積層体１６９０は、電気試験のために、裏側構造から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合は、ソース／ドレインメタライゼーション１６５０に導電ピン７３０３を接続する斜線により示されている。理解されるように、裏側構造は、これらの対応するフィーチャ及び／又は端子と直接一列にはる必要はなく、提示を明瞭にする目的で示される。さらに、裏側構造から、対応するフィーチャ及び／又は端子へのルーティングは、裏側積層体１６９０を通じて任意の適切なルートを取ってよい。
図７７は、いくつかの実施形態に従う、同時に行われる裏側及び表側の接触を用いた電気試験中にある論理トランジスタ構造７７４の平面図である。論理トランジスタ構造７７４に関して示される太い一点鎖線は、断面図に沿う図７８Ａ～図７８Ｃ、図７９Ａ～図７９Ｃ及び図８０Ａ～図８０Ｃとしてさらに提供される面を示す。本明細書で説明され、方法７２０１に関して示される技術を用いて、裏側電気試験処理は、これらの露出させた裏側を介して論理トランジスタ構造７７４に提供されてよい。
図７７に示されるように、いくつかの実施形態において、トランジスタは、導電ピン７７０１、７７０２及び７７０３を用いて電気的に試験されてよい。例えば、論理トランジスタ構造７７４は、電気試験中のトランジスタデバイスであってよい。追加のデバイスセル７７２は、例えば、メモリセル、パワートランジスタ構造、ＲＦトランジスタ構造又は光デバイスセルなどのいずれかであってよく、それらは、論理トランジスタ構造７７４の前後に論理トランジスタ構造７７４と並行して電気的に試験されてよい、又は、何も行われなくてもよい。例示において、ＩＣダイ７７１は、電気試験のための試験用のダイ（例えば、試験用のダイ７０５０）として提供されてよく、ＩＣダイ７７１の１又は複数のトランジスタは、導電ピン７７０１、７７０２及び７７０３による接触を介して試験されてよい。示されるように、論理トランジスタ構造７７４は、ソース／ドレイン半導体６４０、ソース／ドレインメタライゼーション６５０、ソース／ドレインメタライゼーション６５０から裏側ゲート電極２８７３を分離するスペーサ誘電体６７１及び／又はソース／ドレイン半導体６４０、及び裏側基板７７５の上方のフィールド分離誘電体６８０を含む。
例示において、導電ピン７７０１、７７０３は、ＩＣダイ７７１の表側７１５１を介して提供され、導電ピン７７０２は、（斜線を有する導電ピン７７０２により示されるように）ＩＣダイ７７１の裏側を介して提供される。図７７のダイは、提示を明瞭にする目的で、図７０及び図７１のダイに対して上下が逆さまであることに留意する。さらに、導電ピン７３０３と接触する裏側ゲート電極２８７３は、本明細書でさらに示されるように、ＩＣダイ７７１の裏側に延びる（例えば、周囲を包む）。図７７及び後続の断面は、ソース／ドレインメタライゼーション６５０及び表側７１５１から接触されえるソース／ドレイン半導体６４０（例えば、ソース及びドレイン）及び裏側から接触されるゲート電極２８７３を用いた例を示すが、論理トランジスタ構造７７４の表側及び裏側端子コンタクトの任意の組み合わせが、本明細書で説明される電気試験技術を用いて構成されてよい。導電ピン７７０１、７７０２及び７７０３が、対応する端子の直接上方又は下方に示されているが、いくつかの実施形態において、対応する端子の直接上方にはない介在構造が、導電７７０１、７７０２及び７７０３の接触に関して提供され得る。例えば、導電ピン７７０１、７７０２及び７７０３の必要な密度は、対応する端子にルーティングを提供することにより緩和され得る。
図７８Ａ、７９Ａ及び８０Ａは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７７に示されるＡ‐Ａ'面に沿う論理トランジスタ構造７７４の断面図を示す。図７８Ｂ、７９Ｂ及び８０Ｂは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７７に示されるＢ‐Ｂ'面に沿う論理トランジスタ構造７７４の断面図を示す。図７８Ｃ、７９Ｃ及び８０Ｃは、裏側及び表側の電気試験接触の様々な実施形態に関する、図７７に示されるＣ‐Ｃ'面に沿う論理トランジスタ構造７７４の断面図を示す。
図７８Ａ、図７８Ｂ、図７８Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造７７４の断面図を示す。例えば、図７８Ａ、図７８Ｂ、図７８Ｃは、論理トランジスタ構造７７４が、表側積層体６９０と、電気試験用のピンを接触させるための表側構造をホスト基板２０２が含む、表側の上方に配置されたホスト基板２０２とを含む実施形態に関する電気試験構造を提供する。図７８Ａ、図７８Ｂ、図７８Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。示されるように、論理トランジスタ構造７７４は、デバイス層２１５、裏側ゲート誘電体２８４５上又はその上方に配置されるゲート電極２８７３、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０を含む。本明細書で用いられるように、ゲート電極２８７３及び／又はソース／ドレイン半導体６４０のいずれかがトランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末への電気的結合が実現されてよく、論理トランジスタ構造７７４が試験されてよい。
また、図７８Ｂ及び図７８Ｃに示されるように、導電ピン７７０１、７７０３は、ホスト基板２０２と物理的に接触している。さらに、導電ピン７７０１、７７０３は、ホスト基板２０２を通じてソース／ドレイン半導体６４０、表側積層体６９０及びソース／ドレイン・コンタクト・メタライゼーション６５０に電気的に結合される。図７８Ａ、図７８Ｂ、図７８Ｃの実施形態において、ホスト基板２０２は、導電ピン７７０１、７７０３が、位置合わせされ、ひいては、電気試験のために表側構造７８１１、７８１３に接触され得るような表側構造７８１１、７８１３を含む。例えば、導電ピン７７０１、７７０３は、プローバの複数のピンの個々の導電ピンであってよい。本明細書で説明されるように、導電ピン７７０１、７７０３は、ホスト基板２０２の表側構造７８１１、７８１３にそれぞれ位置合わせされ、表側構造７８１１、７８１３と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
ホスト基板２０２の表側構造７８１１、７８１３は、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造７８１１、７８１３は、導電パッド又はトレースなであってよく、表側構造７８１１、７８１３あ、例えば、銅などの金属であってよい、又は、銅などの金属含んでよい。さらに、ホスト基板２０２及び表側積層体６９０は、電気試験のために、表側構造７８１１、７８１３から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合は、導電ピン７７０１、７７０３をソース／ドレイン半導体６４０に接続する斜線により示される。先に論じられたように、表側構造７８１１、７８１３が、これらの対応するフィーチャ及び／又は端子の直接上方にある必要はない（そのような配向が、提示を明瞭にする目的で示される）。さらに、表側構造から、対応するフィーチャ及び／又は端子へのルーティングは、ホスト基板２０２及び表側積層体６９０を通じて任意の適切なルートを取ってよい。
また、図７８Ａ及び７８Ｂに示されるように、導電ピン７７０２は、裏側ゲート電極２８７３と物理的に接触している。電気試験のコンテキストにおいて、裏側ゲート電極２８７３は、論理トランジスタ構造７７４の裏側を通って露出される裏側構造を提供する。導電ピン７７０１、７７０３に関して説明されてように、導電ピン７７０２は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７７０２は、裏側ゲート電極２８７３に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を結合している間、電気試験データを生成するために電気試験が実行される。いくつかの実施形態において、図７６Ａ、図７６Ｂ、図７６Ｃに関してさらに説明されるように、導電ピン７７０２は、裏側メタライゼーション積層体及び／又はホスト基板の裏側構造と接触してよく、電気的なルーティングが裏側ゲート電極２８７３に提供されてよい。
図７７～図８０Ｃの実施形態は、ラップアラウンド裏側ゲート電極２８７３を示す。実施形態において、表側の接触は、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を結合する例において、裏側ゲート電極２８７３の表側に提供され得る。本明細書で説明されるように、他の実施形態において、裏側ゲート電極２８７３は、別個の表側ゲート電極及び裏側ゲート電極が提供されるようなデュアルゲート電極であってよい。そのような実施形態において、そのようなデュアルゲート電極のいずれ一方又は両方が、論理トランジスタ構造７７４の表側及び／又は裏側から接触されてよい。
図７９Ａ、図７９Ｂ、図７９Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造７７４の断面図を示す。例えば、図７９Ａ、図７９Ｂ、図７９Ｃは、論理トランジスタ構造７７４が、表側積層体６９０と、ホスト基板２０２が、表側積層体６９０の表側構造を通じて電気試験用のピンを通過させる開口を含むように、その表側の上方に配置されるホスト基板２０２とを含む実施形態に関する電気試験構造を提供する。図７９Ａ、図７９Ｂ、図７９Ｃに示される構造的なフィーチャは、同様の参照番号について本明細書で説明された特性のいずれかを有してよい。示されるように、論理トランジスタ構造７７４は、デバイス層２１５、裏側ゲート誘電体２８４５上又はその上方に配置されるゲート電極２８７３、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０を含む。本明細書で用られるように、ゲート電極２８７３及び／又はソース／ドレイン半導体６４０のいずれかがトランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末への電気的結合が実現されてよく、論理トランジスタ構造７７４が試験されてよい。
また、図７９Ｂ及び図７９Ｃに示されるように、１つの開口又は複数の開口７９０１は、導電ピン７７０１、７７０３が、電気試験のために、ホスト基板２０２を通過して、表側積層体６９０の表側構造７９１１、７９１３と物理的に接触するように、ホスト基板２０２に提供されてよい。さらに、導電ピン７７０１、７７０３は、表側積層体６９０及びソース／ドレインメタライゼーション６５０を通じてソース／ドレイン半導体６４０に電気的に結合される。図７９Ａ、図７９Ｂ、図７９Ｃの実施形態において、表側積層体６９０は、本明細書で説明されるように、電気試験のために、導電ピン７７０１、７７０３が位置合わせされ、ひいては、表側構造７９１１、７９１３に接触され得るような表側構造７９１１、７９１３を含む。例えば、導電ピン７７０１、７７０３は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７７０１、７７０３は、表側積層体６９０の表側構造７９１１、７９１３にそれぞれ位置合わせされ、表側構造と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
表側積層体６９０の表側構造７９１１、７９１３は、ソース／ドレインメタライゼーション６５０に導電ピン７７０１、７７０３をそれぞれ電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造７９１１、７９１３は、導電パッド又はトレースなどであってよく、例えば、銅などの金属であってよい、又は、銅などの金属を含んでよい。さらに、表側積層体６９０は、電気試験のために、表側構造７９１１、７９１３から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合が、導電ピン７７０１、７７０３をソース／ドレイン半導体６４０に接続する斜線により示される。理解されるように、表側構造７９１１、７９１３が、これらの対応するフィーチャ及び／又は端子の直接上方にある必要はない（そのような配向が、提示を明瞭にする目的で示される）。さらに、表側構造７９１１、７９１３から、対応するフィーチャ及び／又は端子へのルーティングは、表側積層体６９０を通じて任意の適切なルートを取ってよい。
また、図７９Ａ及び図７９Ｂに示されるように、導電ピン７７０２は、裏側ゲート電極２８７３と物理的に接触している。電気試験のコンテキストにおいて、裏側ゲート電極２８７３は、論理トランジスタ構造７７４の裏側を通って露出させた裏側構造を提供する。本明細書で説明されるように、導電ピン７７０２は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７７０２は、裏側ゲート電極２８７３に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を結合している間、電気試験データを生成するために電気試験が実行される。いくつかの実施形態において、図７６Ａ、図７６Ｂ、図７６Ｃに関してさらに説明されるように、導電ピン７７０２は、裏側メタライゼーション積層体及び／又はホスト基板の裏側構造と接触してよく、電気的なルーティングが裏側ゲート電極２８７３に提供されてよい。
図８０Ａ、図８０Ｂ、図８０Ｃは、いくつかの実施形態に従う、電気試験用の導電ピンにより接触される論理トランジスタ構造７７４の断面図を示す。例えば、図８０Ａ、図８０Ｂ、図８０Ｃは、論理トランジスタ構造７７４が、その表側の上方に配置される表側積層体６９０であって、電気試験用のピンと接触するための表側構造を含む、表側積層体６９０と、その裏側の上方に配置される裏側積層体１６９０であって、電気試験用のピンと接触するための裏側構造を含む、裏側積層体１６９０とを含む実施形態に関する電気試験構造を提供する。図８０Ａ、図８０Ｂ、図８０Ｃに示される構造的なフィーチャは、同様の参照番号に関して本明細書で説明される特性のいずれかを有してよい。さらに、裏側積層体１６９０は、本明細書で説明される例、例えば、図７８Ａ、図７８Ｂ、図７８Ｃ及び図７９Ａ、図７９Ｂ、図７９Ｃのこれらのいずれかに任意選択で含まれてよい。本明細書で説明されるように、論理トランジスタ構造７７４は、裏側ゲート誘電体２８４５上及びその上方に配置される裏側ゲート電極２８７３と、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０と、ソース／ドレイン半導体６４０に結合されるソース／ドレインメタライゼーション６５０とを含む。本明細書で用いられるように、ゲート電極２８７３及び／又はソース／ドレイン半導体６４０のいずれかがトランジスタ端子であってよい。電気試験のコンテキストにおいて、そのような端末への電気的結合が実現されてよく、論理トランジスタ構造７７４が試験されてよい。
また、図８０Ｂ及び図８０Ｃに示されるように、導電ピン７７０１、７７０３は、表側積層体６９０と物理的に接触している。さらに、導電ピン７７０１、７７０３は、表側積層体６９０を通じてソース／ドレイン半導体６４０に電気的に結合される。図８０Ａ、図８０Ｂ、図８０Ｃの実施形態において、表側積層体６９０は、電気試験のために、導電ピン７７０１、７７０３が位置合わせされ、ひいては、表側構造８０１１、８０１３に接触され得るような表側構造８０１１、８０１３を含む。例えば、導電ピン７７０１、７７０３は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７７０１、７７０３は、表側積層体６９０の表側構造８０１１、８０１３に位置合わせされ、表側構造と接触される。（以下で説明されるように）そのような表側の接触及び裏側の接触後に、電気試験が実行される。
表側積層体６９０の表側構造８０１１、８０１３は、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、表側構造８０１１、８０１３は、導電パッド又はトレースなどであってよく、例えば、銅などの金属であってよい又は銅などの金属を含んでよい。実施形態において、表側構造８０１１、８０１３は、複数の表側メタライゼーション層のうちの最後の表側メタライゼーション層（例えば、金属８）から成るメタライゼーション構造である。さらに、表側積層体６９０は、電気試験のために、表側構造８０１１、８０１３から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合は、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を接続する斜線により示される。先に論じられたように、表側構造７７０１、７７０３は、これらの対応するフィーチャ及び／又は端子の直接上方にある必要はない。さらに、表側構造から、対応するフィーチャ及び／又は端子へのルーティングは、表側積層体６９０を通じて任意の適切なルートを取ってよい。
また、図８０Ａ及び図８０Ｂに示されるように、導電ピン７７０２は、裏側積層体１６９０と物理的に接触している。導電ピン７７０２は、裏側積層体１６９０を通じて裏側ゲート電極２８７３に電気的に結合される。図８０Ａ、図８０Ｂ、図８０Ｃの実施形態において、裏側積層体１６９０は、電気試験のために、導電ピン７７０２が位置合わせされ、ひいては、接触され得るような裏側構造８０１２を含む。例えば、導電ピン７７０２は、プローバの複数のピンの個々の導電ピンであってよい。導電ピン７７０２は、裏側積層体１６９０の裏側構造８０１２に位置合わせされて接触される。接触後に、ソース／ドレイン半導体６４０に導電ピン７７０１、７７０３を結合している間、電気試験データを生成するために電気試験が実行される。
裏側積層体１６９０の裏側構造８０１２は、裏側ゲート電極２８７３に導電ピン７７０２を電気的に結合するための任意の適切な構造及び材料を含んでよい。例えば、裏側構造８０１２は、導電パッド又はトレースなどであってよく、例えば銅などの金属であってよい。実施形態において、裏側構造８０１２は、複数の裏側メタライゼーション層のうちの最後の裏側メタライゼーション層（例えば、金属８）から成るメタライゼーション構造である。さらに、裏側積層体１６９０は、電気試験のために、裏側構造８０１２から対応する端子までの電気配線、ルーティング又はコンタクトなどを提供する。そのような電気的結合は、導電ピン７７０２を裏側ゲート電極２８７３に接続する斜線により示される。裏側構造は、これらの対応するフィーチャ及び／又は端子と直接一列になる必要はなく、裏側構造から、対応するフィーチャ及び／又は端子へのルーティングは、裏側積層体１６９０を通じて任意の適切なルートを取ってよい。
図８１は、例えば、本明細書の他の場所で説明されるように、裏側から暴露されている表側構造を含む少なくとも１つのデバイス階層を含む集積回路を使用するモバイルコンピューティングプラットフォーム及びデータサーバマシンを示す。サーバマシン８１０６は、例えば、ラック内に配置され、電子データ処理用に共にネットワーク化された任意の数の高性能コンピューティングプラットフォームを含む任意の商用サーバであってよく、例示的な実施形態では、パッケージ化されたモノシリックＳｏＣ８１５０を含む。モバイルコンピューティングプラットフォーム８１０５は、電子データ表示、電子データ処理又は無線電子データ伝送などのそれぞれのために構成される任意のポータブルデバイスであってよい。例えば、モバイルコンピューティングプラットフォーム８１０５は、タブレット、スマートフォン、ラップトップコンピュータなどのいずれかであってよく、ディスプレイスクリーン（例えば、容量式、誘起、抵抗又は光タッチスクリーン）、チップレベル又はパッケージ化レベルの統合システム８１１０及びバッテリ８１１５を含んでよい。
拡大図８１２０に示される統合システム８１１０内に、又は、サーバマシン８１０６内のスタンドアロン型のパッケージ化されたチップとしてのいずれか一方で配置される、モノシリックＳｏＣ８１５０は、例えば、本明細書の他の場所で説明される、裏側から暴露されている表側構造を含む少なくとも１つのデバイス階層を含む、メモリブロック（例えば、ＲＡＭ）、プロセッサブロック（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ又はグラフィックスプロセッサなど）を含む。モノシリックＳｏＣ８１５０は、電力管理集積回路（ＰＭＩＣ）８１３０、（例えば、デジタルベースバンドを含み、アナログフロントエンドモジュールが、送信経路上の電力増幅器及び受信経路上の低雑音増幅器をさらに有する）ワイドバンドＲＦ（無線）送信機及び／又は受信器（Ｔｘ／Ｒｘ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）８１２５と、コントローラ８１３５とのうちの１又は複数と共に、ボード、基板又はインターポーザ８１６０にさらに結合されてよい。
機能上、ＰＭＩＣ８１３０は、バッテリ電力制御、ＤＣ‐ＤＣ変換などを実行してよく、そのため、バッテリ８１１５に結合される入力と、他の機能モジュールに対する電流供給を提供する出力とを有する。さらに示されるように、例示的な実施形態において、ＲＦＩＣ８１２５は、限定されないが、Ｗｉ‐Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生語、同様に、３Ｇ、４Ｇ、４Ｇ及びそれ以降として指定される任意の他の無線プロトコルを含む多数の無線規格又はプロトコルのいずれかを実装するアンテナ（図示されておらず）に結合される出力を有する。代替的な実施例において、これらのボードレベルモジュールのそれぞれは、別個のＩＣ上に統合されてよい、又は、モノシリックＳｏＣ８１５０に統合されてよい。
図８２は、いくつかの実施形態に従う、電子計算機の機能ブロック図である。コンピューティングデバイス８２００は、例えば、プラットフォーム８２０５又はサーバマシン８２０６の内部に見つけられ得る。デバイス８２００は、多数のコンポーネント、例えば、限定されることはないが、プロセッサ８２０４（例えば、アプリケーションプロセッサ）をホストするマザーボード８２０２をさらに含み、例えば、本明細書の他の場所で説明されるように、裏側から暴露されている表側構造を含む少なくとも１つのデバイス階層をさらに組み込んでよい。プロセッサ８２０４は、マザーボード８２０２に物理的及び／又は電気的に結合されてよい。いくつかの例において、プロセッサ８２０４は、プロセッサ８２０４内でパッケージ化された集積回路ダイを含む。一般に、「プロセッサ」又は「マイクロプロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリにさらに格納され得る他の電子データに変換する任意のデバイス又はデバイスの一部を指す可能性がある。
様々な例において、１又は複数の通信チップ８２０６は、マザーボード８２０２にも物理的及び／又は電気的に結合されてよい。さらなる実施例において、通信チップ８２０６は、プロセッサ８２０４の一部であってよい。そのアプリケーションに依存して、コンピューティングデバイス８２００は、マザーボード８２０２に物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ及び大容量記憶デバイス（例えば、ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）又はその他など）を含む。
通信チップ８２０６は、コンピューティングデバイス８２００への及びコンピューティングデバイス８２００からのデータの転送のための無線通信を可能にし得る。「無線」という用語及びその派生語は、回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために用いられてよく、非ソリッド媒体を通じて、変調された電磁放射の使用を通じてデータを通信してよい。この用語は、関連するデバイスが有線をまったく含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともあり得る。通信チップ８２０６は、多数の無線規格又はプロトコルのいずれかを実装してよく、限定されないが、本明細書の他の場所で説明されるものを含む。先に論じられたように、コンピューティングデバイス８２００は、複数の通信チップ８２０６を含んでよい。例えば、第１の通信チップは、より短い範囲の無線通信、例えば、Ｗｉ－Ｆｉ（登録商標）及びブルートゥース（登録商標）に専用であってよく、第２の通信チップは、より長い範囲の無線通信、例えば、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ－ＤＯ及びその他に専用であってよい。
本明細書にて説明される特定の機能が様々な実施例を参照して説明されてきたが、本説明は、限定的な意味で解釈されることは意図されていない。従って、本明細書に説明される実施例の様々な修正、同様に、本開示に関係する当業者にとって明らかな他の実施例は、本開示の趣旨及び範囲内にあるものとみなされる。
１又は複数の第１例において、トランジスタ構造が、フィールド分離誘電体に隣接した１又は複数の本体を有し、本体は半導体を有する。１又は複数のゲートスタックが本体の側壁に隣接して配置され、ゲートスタックはゲート誘電体及びゲート電極を含む。この構造は、本体に結合されるソース及びドレインと、ソース、ドレイン又はゲート電極のうちの少なくとも１つに結合され、かつ、本体の第１面上及びフィールド分離誘電体の第１面上に配置される表側インターコネクトメタライゼーションレベルとを備える。この構造は、第１面と対向する、本体の第２面及びフィールド分離誘電体の第２面に配置される裏側分離誘電体を備え、裏側分離誘電体は暴露を３．９より小さい比誘電率を有する。
１又は複数の第２例において、第１例のいずれかについて、裏側分離誘電体は、フィールド分離誘電体のあらゆる材料層の比誘電率より小さい比誘電率を有する。
１又は複数の第３例において、第１から第２例のいずれかについて、裏側分離誘電体は、裏側分離誘電体と直接接触する分離誘電体の面と実質的に平坦な本体の面と直接接触している。
１又は複数の第４例において、第１から第３例のいずれかについて、表側インターコネクトメタライゼーションレベルは、裏側分離誘電体と同一の材料の少なくとも１つの層により本体から又はお互いから分離された複数のインターコネクトメタライゼーションレベルを有する表側バックエンドのインターコネクトメタライゼーション積層体におけるレベルである。
１又は複数の第５例において、第１から第４例のいずれかについて、裏側分離誘電体は、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ又はＭＳＱのうちの少なくとも１つを有する。
１又は複数の第６例において、第１から第５例のいずれかについて、裏側分離誘電体は、本体の第２面にランディングする裏側トレンチ内に存在する。
１又は複数の第７例において、第１から第６例のいずれかについて、裏側分離誘電体は、ゲートスタックの側壁にさらに配置され、ソース及びドレインからゲートスタックを分離する。
１又は複数の第８例において、第７例のいずれかについて、裏側分離誘電体は、本体の側壁にさらに配置される。
１又は複数の第９例において、第１から第８例のいずれかについて、この構造は、ソース及びドレインからゲートスタックを分離するボイドをさらに有し、ボイドは裏側分離誘電体により塞がれる。
１又は複数の第１０例において、トランジスタ構造が、フィールド分離誘電体に隣接した１又は複数の本体を備え、本体は半導体材料を有する。この構造は、本体の側壁に隣接して配置される１又は複数のゲートスタックと、本体に結合されるソース及びドレインと、ソース、ドレイン、又はゲートスタックに結合され、かつ、フィールド分離誘電体及び本体の第１面上に配置される表側インターコネクトメタライゼーションレベルとを備える。この構造は、第１面と対向する、フィールド分離誘電体及び本体の第２面に配置される裏側インターコネクトメタライゼーションレベルを備え、裏側インターコネクトメタライゼーションレベルは、表側インターコネクトメタライゼーションレベルとは異なる組成を有する。
１又は複数の第１１例において、第１０例のいずれかについて、表側インターコネクトメタライゼーションレベルは主に銅であり、かつ、裏側インターコネクトメタライゼーションが主に銅以外であるか、又は、表側インターコネクトメタライゼーションレベルは主に銅以外であり、かつ、裏側インターコネクトメタライゼーションが主に銅である。
１又は複数の第１２例において、第１０から第１１例のいずれかについて、この構造は、フィールド分離誘電体における裏側トレンチ内に配置されたソース又はドレイン半導体をさらに備え、トレンチは、本体の第２面にランディングする。
１又は複数の第１３例において、第１０から第１２例のいずれかについて、トレンチは、本体より小さな長手方向の長さ及び本体と実質的に等しい横断方向の幅を有する。
１又は複数の第１４例において、構造が、分離誘電体に隣接する単結晶半導体材料を有する１又は複数の本体を備える。この構造は、本体の側壁に隣接して配置された１又は複数のゲートスタック、及び、本体に結合された半導体を有するソース及びドレインを備える。この構造は、ゲートスタックにより接触されない、本体の裏側表面上に配置された裏側デバイス層を備える。裏側デバイス層は、本体の組成とは異なる組成を有する半導体材料を含む。この構造は、裏側デバイス層に電気的に結合された裏側デバイス端子を備える。
１又は複数の第１５例において、第１４例のいずれかについて、この構造は、薄膜トランジスタ（ＴＦＴ）上に積層された電界効果トランジスタ（ＦＥＴ）を備える。裏側デバイス層は、ＴＦＴのゲート半導体部分をさらに有し、裏側デバイス端子は、第２ゲート半導体部分に結合されたＴＦＴのソース又はドレインをさらに有する。
１又は複数の第１６例において、第１５例のいずれかについて、裏側デバイス層は、多結晶又は非結晶半導体を有する。
１又は複数の第１７例において、第１６例のいずれかについて、金属酸化物はＩＧＺＯを含む。
１又は複数の第１８例において、第１５から第１７例のいずれかについて、ＴＦＴは、２又はそれより多い多結晶又は非結晶半導体を含むトンネリングＦＥＴ（ＴＦＥＴ）をさらに有する。
１又は複数の第１９例において、第１５から第１８例のいずれかについて、本体と裏側デバイス層との間に介在する裏側分離誘電体が配置され、裏側分離誘電体は３．９より小さい比誘電率を有する。
１又は複数の第２０例において、トランジスタ構造を製造する方法が、裏側キャリア層上に配置される第１のデバイス層を有するドナー基板を受容する段階を備え、第１のデバイス層は半導体材料を有する。この方法は、第１のデバイス層のフィーチャの側壁に隣接するフィールド分離誘電体によって、第１のデバイス層に１又は複数の第１のデバイス層のフィーチャを形成する段階を備える。この方法は、第１のデバイス層のフィーチャに結合される第１の表側デバイス端子を形成する段階を備える。この方法は、キャリア層に対向する面でホスト基板が第１のデバイス層のフィーチャを向くよう、ホスト基板をドナー基板と接合する段階を備える。この方法は、キャリア層の少なくとも一部を除去することにより、第１のデバイス層のフィーチャの裏側を暴露する段階を備える。この方法は、第１のデバイス層のフィーチャの裏側に第２のデバイス層を堆積する段階を備え、第２のデバイス層は半導体材料を有する。この方法は、第２のデバイス層に結合される裏側デバイス端子を形成する段階を備える。
１又は複数の第２１例において、第２０例のいずれかについて、この方法は、第１のデバイス層のフィーチャに、半導体を有する第１のソース又はドレインを堆積する段階と、第１のソース又はドレインに結合される第１のコンタクト金属を形成する段階とをさらに備える。第２のデバイス層を堆積する段階は、半導体を有する第２のソース又はドレインを堆積する段階をさらに有し、裏側デバイス端子を形成する段階は、第１のソース又はドレインに結合される第２のコンタクト金属を形成する段階をさらに有する。
１又は複数の第２２例において、第２０から第２１例のいずれかについて、第１のデバイス層のフィーチャを形成する段階は、第１のトランジスタチャネルを形成する段階をさらに有する。第１の表側デバイス端子を形成する段階は、第１のゲート電極を形成する段階をさらに有する。裏側デバイス層を堆積する段階は、第２のトランジスタチャネル半導体を堆積する段階をさらに有する。裏側デバイス端子を形成する段階は、第２のトランジスタチャネル上に第２のゲート電極を形成する段階をさらに有する。
１又は複数の第２３例において、第２２例のいずれかについて、この方法は、第１のデバイス層に接触するソース又はドレインを形成する段階と、第２のデバイス層に接触するソース又はドレインを形成する段階とをさらに備える。
１又は複数の第２４例において、トランジスタ構造を製造する方法が、基板の半導体デバイス層から１又は複数のトランジスタデバイス領域を形成する段階を備える。この方法は、半導体デバイス層の第１面上に、１又は複数のインターコネクトメタライゼーションレベルを有する表側積層体を製造する段階を備える。この方法は、基板の１又は複数の層を除去すること又は薄化することにより、第１面と対向する、半導体デバイス層又はトランジスタデバイス領域の第２面の少なくとも一部を暴露する段階を備える。この方法は、半導体デバイス層又はトランジスタデバイス領域の暴露された第２面の上に裏側分離誘電体層を形成する段階を備え、裏側分離誘電体層は、３．９より小さな比誘電率を有する。
１又は複数の第２５例において、第２４例のいずれかについて、裏側分離誘電体層は、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ又はＭＳＱのうちの少なくとも１つを有する。
１又は複数の第２６例において、第２４から第２５例のいずれかについて、表側積層体を製造する段階は、３．９より小さい比誘電率を有するｌｏｗ‐ｋ誘電材料を含む中間誘電体（ＩＬＤ）層を堆積する段階をさらに有し、裏側分離誘電体層を形成する段階は、フィールド分離誘電体及び半導体デバイス層又はトランジスタデバイス領域の暴露された第２面の上にｌｏｗ‐ｋ誘電材料を堆積する段階をさらに有する。
１又は複数の第２７例において第２４から第２６例のいずれかについて、裏側分離誘電体層を形成する段階は、デバイス層の一部を誘電体材料に変換する段階をさらに有する。
１又は複数の第２８例において、第２４から第２７例のいずれかについて、デバイス層はシリコンを含み、裏側分離誘電体層を形成する段階は、熱又はプラズマエンハンスド酸化プロセスによって、シリコンの一部を二酸化ケイ素に変換する段階をさらに有する。
１又は複数の第２９例において、第２４から第２８例のいずれかについて、１又は複数のトランジスタデバイス領域を形成する段階は、デバイス層を複数の本体にパターニングする段階と、本体の間にフィールド分離誘電体を堆積する段階をさらに有し、フィールド分離誘電体は、裏側分離誘電体とは異なる材料組成を有する。
１又は複数の第３０例において、第２９例のいずれかについて、裏側分離誘電体はフィールド分離誘電体より低い比誘電率を有する。
１又は複数の第３１例において、第２９例のいずれかについて、半導体デバイス層又はトランジスタデバイス領域の第２面の少なくとも一部を暴露する段階は、ｒ個の本体のそれぞれと位置合わせされたトレンチを形成すべく、半導体デバイス層の第２面をフィールド分離誘電体に対して選択的にリセスエッチングする段階をさらに有し、裏側分離誘電体を形成する段階は、裏側分離誘電体によってトレンチを埋め戻す段階をさらに有する。
１又は複数の第３２例において、第２４から第３１例のいずれかについて、トランジスタデバイス領域は半導体フィンを有し、トランジスタデバイス領域の第２面の少なくとも一部を暴露する段階は、半導体フィンの側壁から選択的に誘電体スペーサをエッチングする段階をさらに有する。
１又は複数の第３３例において、第３２例のいずれかについて、誘電体スペーサをエッチングする段階は、半導体フィンの側壁上に配置されたゲートスタックの側壁から誘電体スペーサをエッチングする段階をさらに有する。
１又は複数の第３４例において、第３２例のいずれかについて、この方法は、誘電体スペーサをエッチングすることにより形成されたリセスを埋め戻す段階により誘電体スペーサを置き換える段階をさらに備え、埋め戻す段階は、誘電体スペーサより低い比誘電率を有する１又は複数の誘電体材料の堆積を有する。
１又は複数の第３５例において、第２４から第３４例のいずれかについて、埋め戻す段階は、３．９より小さい比誘電率を有する１又は複数の誘電体材料の堆積を有する。
１又は複数の第３６例において、第３５例のいずれかについて、埋め戻す段階は、ＳｉＯＣ、ＳｉＯＣＨ、ＨＳＱ、又はＭＳＱから成る群から選択される１又は複数の誘電体材料の堆積を有する。
１又は複数の第３７例において、第３２例のいずれかについて、この方法は、誘電体スペーサエッチングにより形成されたリセスを非コンフォーマルに堆積される誘電体材料で塞ぐことにより、誘電体スペーサをボイドで置き換える段階をさらに備える。
１又は複数の第３８例において、集積回路（ＩＣ）を製造する方法が、裏側層上に配置された表側デバイス層を有する基板を受容する段階を備え、デバイス層は、第１のデバイスの第１のデバイス領域及び第２のデバイスの第２のデバイス領域を含む。この方法は、裏側層の少なくとも部分的な厚さを除去することにより、第２のデバイス領域に対して選択的に第１のデバイス領域の裏側を暴露する段階を備える。この方法は、暴露された第１のデバイス領域上に材料を形成する段階を備える。
１又は複数の第３９例において、第３８例のいずれかについて、第１のデバイスはプレーナ型トランジスタであり、第２のデバイスは非プレーナ型トランジスタである。
１又は複数の第４０例において、第３８から第３９例のいずれかについて、第１のデバイスはｎ型トランジスタであり、第２のデバイスはｐ型トランジスタである。
１又は複数の第４１例において、第３８から第４０例のいずれかについて、第１のデバイスは、論理トランジスタ、メモリトランジスタ、又はパワートランジスタのうちの１つであり、第２のデバイスは、論理トランジスタ、メモリトランジスタ、又はパワートランジスタのうちの異なる１つである。
１又は複数の第４２例において、第３８から第４１例のいずれかについて、第１のデバイス及び第２のデバイスは、集積回路の同じセル内に提供される。
１又は複数の第４３例において、第３８から第４２例のいずれかについて、第１のデバイス及び第２のデバイスは、集積回路の異なるセル内に提供される。
１又は複数の第４４例において、第３８から第４３例のいずれかについて、第１のデバイス領域及び第２のデバイス領域は、チャネル半導体又はソース／ドレイン半導体のうちの少なくとも１つを有する。
１又は複数の第４５例において、第３８から第４４例のいずれかについて、第２のデバイス領域に対して選択的に第１のデバイス領域を暴露する段階は、パターニングされたマスクを裏側層上に形成する段階であって、パターニングされたマスクは第２のデバイス領域の裏側を保護する、形成する段階と、第１のデバイス領域を露出すべく、裏側層のマスクされていない部分においてリセスをエッチングする段階とを有する。
１又は複数の第４６例において、第３８から第４５例のいずれかについて、第２のデバイス領域に対して選択的に第１のデバイス領域を暴露する段階は、表側半導体デバイス層に隣接する２又はそれより多い材料を含む介在層を暴露すべく、裏側層の第１の厚さの完全裏側除去を実施する段階と、第１のデバイス領域を露出すべく、第２の介在材料層材料に対して選択的に第１の介在層の材料をエッチングする段階とを有する。
１又は複数の第４７例において、第３８から第４６例のいずれかについて、第１のデバイス領域及び第２のデバイス領域は非プレーナ型の裏側表面を有し、第２のデバイス領域に対して選択的に第１のデバイス領域を暴露する段階は、第２のデバイス領域の裏側を暴露することなく第１のデバイス領域の裏側を暴露すべく、平坦化の方式で、第１のデバイス領域と第２のデバイス領域の両方わたって裏側層の厚さを除去する段階を有する。
１又は複数の第４８例において、集積回路（ＩＣ）を製造する方法が、間に介在層が配置された、裏側キャリア層上に配置された表側半導体デバイス層を有するドナー基板を受容する段階を備える。この方法は、デバイス層から１又は複数の半導体領域を有するデバイスを製造する段階を備える。この方法は、キャリア層に対向する面でホスト基板がデバイス層を向くよう、ホスト基板をドナー基板と接合する段階を備える。この方法は、キャリア層及び介在層の少なくとも一部を除去することにより、デバイス層又はデバイス層に形成された１又は複数のデバイス領域を暴露する段階を備える。この方法は、暴露されたデバイス層又は半導体領域上に非天然材料を堆積する段階を備える。
１又は複数の第４９例において、第４８例のいずれかについて、キャリア層の少なくとも一部を除去する段階は、介在層を露出するためにキャリア層の厚さを通した化学機械研磨（ＣＭＰ）、介在層を露出するためにキャリア層の厚さを通したプラズマエッチング、又は、介在層を露出するためにキャリア層の厚さを通したウェット化学エッチングのうちの少なくとも１つを有する。
１又は複数の第５０例において、第４９例のいずれかについて、キャリア層の少なくとも一部を除去する段階は、介在層を露出すべく、キャリア層に残る厚さを通してポリッシング又はエッチングする段階の前に、介在層に対して実質的に平行な破砕面に沿ってキャリア層を劈開する段階をさらに有する。
１又は複数の第５１例において、第４９から第５０例のいずれかについて、介在層の少なくとも一部を除去する段階は、デバイス層の裏側を露出すべく、介在層を通してエッチング又はポリッシングする段階をさらに有する。
１又は複数の第５２例において、第５１例のいずれかについて、デバイス層における１又は複数のデバイス領域を暴露する段階は、介在層と１又は複数のデバイス領域との間に配置されたデバイス層の厚さを通してエッチング又はポリッシングする段階をさらに有する。
１又は複数の第５３例において、第４８から第５２例のいずれかについて、介在層は、キャリアの除去の間に検出可能なマーカを有する。
１又は複数の第５４例において、第５３例のいずれかについて、介在層はエッチングストップ層を有し、キャリアの除去は、エッチングストップ層に対してキャリアにとって選択的である。
１又は複数の第５５例における、第５３例のいずれかについて、ドナー基板の裏側表面をポリッシング又はエッチングする段階の間の光の吸収又は放射、ドナー基板の裏側表面をポリッシング又はエッチングする段階の間の副生成物の光の吸収又は放射、ドナー基板の裏側表面をエッチングする段階の副生成物における種の質量、又は、ドナー基板の裏側表面とドナー基板の裏側表面と接触するポリッシング面との間の摩擦のうちの１又は複数における変化を監視することによりマーカを検出する。
１又は複数の第５６例において、第４８から第５５例のいずれかについて、非天然材料を堆積する段階は、デバイス領域の少なくとも１つの裏側上に裏側金属を堆積することにより、デバイス領域の１つを電気的に相互接続する段階を有する。
１又は複数の第５７例において、第５６例のいずれかについて、デバイスは、チャネル半導体により分離されたソース及びドレインを有する電界効果トランジスタ（ＦＥＴ）を含む。１又は複数のデバイス領域は、チャネル半導体を含む。ゲート電極及びゲート誘電体を含むゲート電極積層体は、チャネル半導体上にある。表側コンタクト金属は、ゲート電極、ソース半導体及びドレイン半導体のうちの少なくとも１つの少なくとも表側と接触する。デバイス領域を電気的に相互接続する段階は、ソース半導体及びドレイン半導体、ゲート電極、又は、表側コンタクト金属のうちの少なくとも１つの裏側を暴露する段階と、ソース半導体及びドレイン半導体、ゲート電極、又は、表側コンタクト金属のうちの少なくとも１つの少なくとも裏側と接触する裏側コンタクト金属を堆積する段階とをさらに有する。
１又は複数の第５８例において、第４８から第５７例のいずれかについて、非天然材料を堆積する段階は、デバイス層の裏側の少なくとも一部又はデバイス領域の１つの上に裏側分離誘電体を堆積することにより、デバイスの裏側を電気的に分離する段階をさらに有する。
１又は複数の第５９例において、第５８例のいずれかについて、デバイスは、チャネル半導体により分離されたソース及びドレインを有する電界効果トランジスタ（ＦＥＴ）を含む。１又は複数の半導体領域はチャネル半導体を含む。ゲート電極及びゲート誘電体を含むゲート電極積層体は、チャネル半導体上にある。表側コンタクト金属は、ゲート電極、ソース半導体及びドレイン半導体のうちの少なくとも１つの少なくとも表側と接触する。デバイス領域を電気的に分離する段階は、ソース半導体、チャネル半導体、ドレイン半導体、ゲート電極、又は表側コンタクト金属のうちの少なくとも１つの裏側を暴露する段階と、ソース半導体、チャネル半導体、ドレイン半導体、ゲート電極、又は表側コンタクト金属のうちの少なくとも１つの少なくとも裏側と接触する裏側分離誘電体を堆積する段階とをさらに有する。
１又は複数の第６０例において、第４８から第５９例のいずれかについて、非天然材料を堆積する段階は、半導体領域の裏側の少なくとも一部の上に、裏側のドープされた半導体を堆積する段階をさらに有する。
１又は複数の第６１例において、第６０例のいずれかについて、デバイスは、チャネル半導体により分離されたソース及びドレインを有する電界効果トランジスタ（ＦＥＴ）を含む。デバイス層における１又は複数のデバイス領域は、チャネル半導体を含む。ゲート電極及びゲート誘電体を含むゲート電極積層体は、チャネル半導体上にある。表側コンタクト金属は、ゲート電極、ソース半導体及びドレイン半導体のうちの少なくとも１つの少なくとも表側と接触する。デバイス領域の少なくとも１つを電気的に相互接続する段階は、ソース半導体、チャネル半導体、ドレイン半導体、ゲート電極、又は表側コンタクト金属のうちの少なくとも１つの裏側を暴露する段階と、ソース半導体、チャネル半導体、ドレイン半導体、又は表側コンタクト金属のうちの少なくとも１つの裏側と接触する、裏側のドープされた半導体を堆積する段階とをさらに有する。
１又は複数の第６２例において、第４８から第６１例のいずれかについて、この方法は、ドナー基板を形成する段階をさらに備え、この形成する段階は、キャリア層又はデバイス層の表面から介在層をエピタキシャル成長させること、キャリア層及びデバイス層のうちの少なくとも１つに種を注入すること、もしくは、キャリア層又はデバイス層の表面上に介在層を堆積することのうちの少なくとも１つにより、介在層を形成する段階をさらに有する。
１又は複数の第６３例において、第４８から第６２例のいずれかについて、キャリア層は結晶性のＩＶ族半導体を含み、介在層は第１のヘテロエピタキシャル結晶半導体を含み、デバイス層は第２のヘテロエピタキシャル結晶半導体を含む。
１又は複数の第６４例において、第６３例のいずれかについて、第１のヘテロエピタキシャル結晶半導体は、フィールド分離誘電体の開口内に配置された、第１のＩＩＩ－Ｖ族又は第１のＩＩＩ－Ｎ族材料を含む。第２のヘテロエピタキシャル結晶半導体は、フィールド分離誘電体の開口内かつ第１のＩＩＩ‐Ｖ族材料に配置される第２のＩＩＩ－Ｖ族材料、又は、フィールド分離誘電体上にて横方向に過成長され、かつ第１のＩＩＩ‐Ｖ族材料に配置された第２のＩＩＩ－Ｎ族材料のいずれかを含む。
１又は複数の第６５例において、ダイを電気試験する方法が、ダイの裏側を通して結合された裏側構造を、電気試験装置のプローバの複数の導電ピンのうちの第１の導電ピンに位置合わせする段階を備える。この方法は、第１の導電ピンを裏側構造へ接触させる段階を備え、裏側構造は、トランジスタデバイスのトランジスタ端子への電気的結合を提供する。この方法は、第１の導電ピンが裏側構造に接触している間に、ダイに対応する電気試験データを生成すべく、少なくとも第１の導電ピンを通してダイに電気試験アルゴリズムを実行する段階を備える。
１又は複数の第６６例において、第６５例のいずれかについて、この方法は、ダイの表側を通して結合された表側構造を、電気テスタの第２のプローバの複数の導電ピンのうちの第２の導電ピンに位置合わせする段階と、第１の導電ピンが裏側構造に接触している間に、第２の導電ピンを表側構造へ接触させる段階とをさらに備える。表側構造は、トランジスタデバイスの第２のトランジスタ端子への電気的結合を提供し、第２の導電ピンを通して電気試験アルゴリズムは実行される。
１又は複数の第６７例において、第６６例のいずれかについて、トランジスタ端子はソース端子を有し、第２のトランジスタ端子はゲート端子又はドレイン端子を有する。
１又は複数の第６８例において、第６６例のいずれかについて、トランジスタ端子はソース端子を有し、第２のトランジスタ端子はゲート端子を有する。第２のプローバの導電ピンのうちの第３の導電ピンが、ダイの表側を通して露出された第２の表側構造と接触し、トランジスタデバイスのドレイン端子への電気的結合を提供する。
１又は複数の第６９例において、第６６例のいずれかについて、トランジスタ端子はトランジスタデバイスのゲート端子を有し、第２のトランジスタ端子はソース端子又はドレイン端子を有する。
１又は複数の第７０例において、第６９例のいずれかについて、ゲート端子はラップアラウンドゲート端子を有し、第２のプローバの複数の導電ピンのうちの第３の導電ピンは、ダイの表側を通して露出された第２の表側構造と接触し、ラップアラウンドゲート端子への電気的結合を提供する。
１又は複数の第７１例において、第６６例のいずれかについて、トランジスタ端子はデュアルゲートトランジスタデバイスの第１のゲート端子を有し、第２のトランジスタ端子はデュアルゲートトランジスタデバイスの第２のゲート端子を有する。
１又は複数の第７２例において、第６６例のいずれかについて、トランジスタ端子はデュアルゲートトランジスタデバイスの第１のゲート端子を有し、第２のトランジスタ端子はデュアルゲートトランジスタデバイスの第２のゲート端子を有する。第２のプローバの第３の導電ピンは、ダイの表側を通して露出された第２の表側構造と接触し、トランジスタデバイスのソース端子への電気的結合を提供する。第２のプローバの第４の導電ピンが、ダイの表側を通して露出された第３の表側構造と接触し、トランジスタデバイスのドレイン端子への電気的結合を提供する。
１又は複数の第７３例において、第６６例のいずれかについて、表側構造は第１の表側メタライゼーション層のメタライゼーション構造を有し、表側構造に接触させる段階は、第１の表側メタライゼーション層に隣接するホスト基板の開口を通して接触させる段階を有する。
１又は複数の第７４例において、第６５例のいずれかについて、裏側構造は、裏側ソース又はドレイン・コンタクト・メタライゼーション、裏側ゲート電極、又は裏側メタライゼーション積層体のメタライゼーション構造のうちの１つを有する。
１又は複数の第７５例において、第６５例のいずれかについて、この方法は、第２のダイの裏側を通して露出された第２の裏側構造を、電気テスタの第２のプローバの複数の導電ピンのうちの第２の導電ピンに位置合わせする段階と、第１の導電ピンを裏側構造に接触させている間に、第２の導電ピンを第２の裏側構造に接触させる段階であって、第２の裏側構造は、第２のダイの第２のトランジスタデバイスの第２のトランジスタ端子への電気的結合を提供する、接触させる段階と、電気試験アルゴリズムを実行している間に、第２のダイに対応する第２の電気試験データを生成すべく、少なくとも第２の導電ピンを通して第２のダイに第２の電気試験アルゴリズムを実行する段階とをさらに備える。
１又は複数の第７６例において、第６５例のいずれかについて、トランジスタ端子はソース端子を有し、第２のトランジスタ端子はゲート端子を有する。
１又は複数の第７７例において、第６５例のいずれかについて、この方法は、第２の裏側構造をプローバの１又は複数の導電ピンのうちの第２の導電ピンに位置合わせする段階と、第１の導電ピンを裏側構造に接触させている間に、第２の導電ピンを第２の裏側構造に接触させる段階とをさらに備え、第２の裏側構造は、ダイの試験デバイスへの電気的結合を提供する。
１又は複数の第７８例において、第７７例のいずれかについて、試験デバイスは、電気的に結合された半導体フィンのチェーンを有する。
１又は複数の第７９例において、デバイス構造が、単結晶半導体材料を有し、分離誘電体に隣接する本体を備える。この構造は、本体の側壁に隣接するゲートスタックを備え、ゲートスタックは、ゲート誘電体により側壁から分離されたゲート電極を含む。この構造は、ゲートスタックの両側において本体に結合されたソース及びドレインを備える。この構造は、ソース、ドレイン、又はゲート電極のうちの少なくとも１つに結合される表側インターコネクトメタライゼーション層を備える。この構造は、表側インターコネクトメタライゼーション層に対向する、本体の裏側表面上の裏側デバイス層を備え、裏側デバイス層は、本体の組成とは異なる組成を有する第２の半導体材料を有する。この構造は、裏側デバイス層に電気的に結合される裏側デバイス端子を備える。
１又は複数の第８０例において、第７９例のいずれかについて、この構造は、第２のＦＥＴ上に積層された第１の電界効果トランジスタ（ＦＥＴ）を備える。第２の半導体材料は単結晶である。第２のゲートスタックが第２の半導体材料に結合される。裏側デバイス端子は、第２の半導体材料に結合される第２のＦＥＴのソース又はドレインをさらに有する。
１又は複数の第８１例において、第８０例のいずれかについて、単結晶半導体材料は、第１のＩＶ族又はＩＩＩ－Ｖ族半導体を含む。第２の半導体材料は、第２のＩＶ族又はＩＩＩ－Ｖ族半導体を含む。
１又は複数の第８２例において、第８０例のいずれかについて、この構造は、裏側デバイス端子に結合される裏側インターコネクトメタライゼーション層をさらに備え、本体及び裏側デバイス層は、表側インターコネクトメタライゼーション層と裏側インターコネクトメタライゼーション層との間に配置される。
１又は複数の第８３例において、第７９例のいずれかについて、裏側デバイス端子は、ＦＥＴのソース又はドレインのうちの一方と接触する。
１又は複数の第８４例において、第７９例のいずれかについて、この構造は、薄膜トランジスタ（ＴＦＴ）上に積層された電界効果トランジスタ（ＦＥＴ）を備える。第２の半導体材料は多結晶又は非結晶である。第２のゲートスタックが第２の半導体材料に結合される。裏側デバイス端子は、第２の半導体材料に結合されるＴＦＴのソース又はドレインをさらに有する。
１又は複数の第８５例において、集積回路（ＩＣ）構造が、フィールド分離誘電体に隣接するトランジスタ本体を備え、トランジスタ本体は単結晶半導体材料を有する。このＩＣ構造は、本体の側壁に隣接するゲートスタックを備え、ゲートスタックは、ゲート誘電体により側壁から分離されたゲート電極を含む。このＩＣ構造は、ゲートスタックの両側においてトランジスタ本体に結合されたソース及びドレインを備える。このＩＣ構造は、トランジスタ本体の第１面上及びフィールド分離誘電体上の表側インターコネクトメタライゼーション層を備え、表側インターコネクトメタライゼーション層は、第１のソース、ドレイン又はゲート電極に結合される。このＩＣ構造は、本体の第２面上及びフィールド分離誘電体上の裏側インターコネクトメタライゼーション層を備え、裏側インターコネクトメタライゼーション層は、第２のソース、ドレイン又はゲート電極に結合され、裏側インターコネクトメタライゼーション層は、表側インターコネクトメタライゼーション層とは異なる組成を有する。
１又は複数の第８６例において、第８５例のいずれかについて、表側インターコネクトメタライゼーション層は、裏側インターコネクトメタライゼーション層の任意の金属合金よりも高い割合のＣｕを含む、又は、裏側インターコネクトメタライゼーション層は、表側インターコネクトメタライゼーション層の任意の金属合金より高い割合のＣｕを含む。
１又は複数の第８７例において、第８６例のいずれかについて、表側インターコネクトメタライゼーション層は、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ａｕ、Ｗ、Ｃｒ又はＣｏのうちの１又は複数の合金を含み、裏側インターコネクトメタライゼーション層はＣｕを含む。
１又は複数の第８８例において、第８７例のいずれかについて、裏側インターコネクト層はソースに結合され、表側インターコネクト層はゲート電極に結合され、裏側インターコネクトメタライゼーション層は、表側インターコネクトメタライゼーション層よりも大きい横寸法又は大きい厚さのうちの少なくとも一方を有するフィーチャを有する。
１又は複数の第８９例において、トランジスタ構造を製造する方法が、裏側キャリア層上に配置される第１のデバイス層を有するドナー基板を受容する段階を備え、第１のデバイス層は第１の半導体材料を有する。この方法は、第１のデバイス層のフィーチャの側壁に隣接するフィールド分離誘電体によって、第１のデバイス層に１又は複数の第１のデバイス層のフィーチャを形成する段階を備える。この方法は、第１のデバイス層のフィーチャに結合される第１の表側デバイス端子を形成する段階を備える。この方法は、ホスト基板を、キャリア層に対向するドナー基板の面と接合する段階を備える。この方法は、キャリア層の少なくとも一部を除去することにより、第１のデバイス層のフィーチャの裏側を暴露する段階を備える。この方法は、第１のデバイス層のフィーチャの裏側に第２のデバイス層を堆積する段階を備え、第２のデバイス層は、第１とは異なる組成を有する第２の半導体材料を有する。この方法は、第２のデバイス層に結合される裏側デバイス端子を形成する段階を備える。
１又は複数の第８９例において、第８８例のいずれかについて、この方法は、半導体を有する第１のソース又はドレインを第１のデバイス層のフィーチャに堆積する段階と、第１のソース又はドレインに結合される第１のコンタクト金属を形成する段階とをさらに備える。第２のデバイス層を堆積する段階は、半導体を有する第２のソース又はドレインを堆積する段階をさらに有する。裏側デバイス端子を形成する段階は、第１のソース又はドレインに結合される第２のコンタクト金属を形成する段階をさらに有する。
１又は複数の第９０例において、第８９例のいずれかについて、第１のデバイス層のフィーチャを形成する段階は、第１のトランジスタチャネルを形成する段階をさらに有する。第１の表側デバイス端子を形成する段階は、第１のゲート電極を形成する段階をさらに有する。裏側デバイス層を堆積する段階は、第２のトランジスタチャネル半導体を堆積する段階をさらに有する。裏側デバイス端子を形成する段階は、第２のトランジスタチャネル上に第２のゲート電極を形成する段階をさらに有する。
１又は複数の第９１例において、第９０例のいずれかについて、この方法は、第１のデバイス層に接触するソース又はドレインを形成する段階と、第２のデバイス層に接触するソース又はドレインを形成する段階とをさらに備える。
１又は複数の第９２例において、集積回路ＩＣ階層を製造する方法が、第１の半導体材料を有するデバイス層を有するドナー基板を受容する段階を備える。この方法は、デバイス層内にトランジスタを製造する段階を備える。この方法は、トランジスタの第１面上に、少なくとも第１の金属を有する表側インターコネクトメタライゼーション層を形成する段階を備え、表側インターコネクトメタライゼーション層は、複数のトランジスタのうちの１又は複数の第１のソース、ドレイン又はゲート電極に結合される。この方法は、トランジスタの第２面上に、少なくとも第２の金属を有する裏側インターコネクトメタライゼーション層を形成する段階を備え、裏側インターコネクトメタライゼーション層は、複数のトランジスタのうちの１又は複数の第２のソース、ドレイン又はゲート電極に結合される。
１又は複数の第９２例において、第９１例のいずれかについて、ホスト基板は裏側キャリア層を含み、この方法は、ホスト基板をドナー基板と接合する段階であって、ホスト基板は、キャリア層に対向する面でドナー基板と接合する、接合する段階と、キャリア層の少なくとも一部を除去することにより、複数のトランジスタのうちの１又は複数の裏側を暴露する段階とをさらに備える。
１又は複数の第９３例において、第９１例のいずれかについて、表側インターコネクトメタライゼーション層は、裏側インターコネクトメタライゼーション層よりも高い割合のＣｕを含む、又は、裏側インターコネクトメタライゼーション層は、表側インターコネクトメタライゼーション層よりも高い割合のＣｕを含む。
１又は複数の第９４例において、第９３例のいずれかについて、第１の金属は、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ａｕ、Ｗ、Ｃｒ又はＣｏのうちの１又は複数を含み、第２の金属はＣｕを含む。
１又は複数の第９５例において、第９４例のいずれかについて、裏側インターコネクト層はソースに結合され、表側インターコネクト層はゲート電極に結合され、裏側インターコネクトメタライゼーション層は、表側インターコネクトメタライゼーション層よりも大きい横寸法又は大きい厚さのうちの少なくとも一方を有するフィーチャを有する。
本開示の原理は、このように説明される例に限定されないが、添付の特許請求の範囲から逸脱することなく、修正及び変更して実施され得ることが理解されるだろう。例えば、上記の例は、以下にさらに提供されるように、複数の特徴の特定の組み合わせを含んでよい。

Claims (19)

  1. デバイス構造であって、
    単結晶半導体材料を有し、分離誘電体に隣接する本体と、
    前記本体の側壁に隣接するゲートスタックであって、ゲート誘電体により前記側壁から分離されたゲート電極を含む、ゲートスタックと、
    前記ゲートスタックの両側で前記本体に結合されるソース及びドレインと、
    前記ソース、ドレイン又はゲート電極のうちの少なくとも１つに結合される表側インターコネクトメタライゼーション層と、
    前記表側インターコネクトメタライゼーション層に対向する、前記本体の裏側表面上の裏側デバイス層であって、前記本体の組成とは異なる組成を有する第２の半導体材料を有する、裏側デバイス層と、
    前記裏側デバイス層に電気的に結合される裏側デバイス端子と
    を備え、
    前記デバイス構造は、前記裏側デバイス端子に結合される裏側インターコネクトメタライゼーション層をさらに備え、前記本体及び前記裏側デバイス層は、前記表側インターコネクトメタライゼーション層と前記裏側インターコネクトメタライゼーション層との間に配置される構造。
  2. 前記構造は、
    第２の電界効果トランジスタ（ＦＥＴ）上に積層される第１のＦＥＴを備え、
    前記第２の半導体材料は単結晶であり、
    第２のゲートスタックは、前記第２の半導体材料に結合され、
    前記裏側デバイス端子は、前記第２の半導体材料に結合される、前記第２のＦＥＴのソース又はドレインをさらに有する、請求項１に記載の構造。
  3. 前記単結晶半導体材料は、第１のＩＶ族又はＩＩＩ－Ｖ族半導体を有し、
    前記第２の半導体材料は、第２のＩＶ族又はＩＩＩ－Ｖ族半導体を有する、請求項２に記載の構造。
  4. 前記裏側デバイス端子は、前記第２のＦＥＴの前記ソース又はドレインのうちの一方と接触する、請求項２又は３に記載の構造。
  5. 前記構造は、薄膜トランジスタ（ＴＦＴ）上に積層された電界効果トランジスタ（ＦＥＴ）を備え、
    前記第２の半導体材料は、多結晶又は非結晶であり、
    第２のゲートスタックは、前記第２の半導体材料に結合され、
    前記裏側デバイス端子は、前記第２の半導体材料に結合される前記ＴＦＴのソース又はドレインをさらに有する、請求項１に記載の構造。
  6. 前記裏側デバイス端子は、前記ＦＥＴの前記ソース又はドレインのうちの一方と接触している、請求項５に記載の構造。
  7. 集積回路（ＩＣ）構造であって、
    フィールド分離誘電体に隣接するトランジスタ本体であって、単結晶半導体材料を有する、トランジスタ本体と、
    前記トランジスタ本体の側壁に隣接するゲートスタックであって、ゲート誘電体により前記側壁から分離されたゲート電極を含む、ゲートスタックと、
    前記ゲートスタックの両側で前記トランジスタ本体に結合されるソース及びドレインと、
    前記トランジスタ本体の第１面上及び前記フィールド分離誘電体上の表側インターコネクトメタライゼーション層であって、前記ソース、ドレイン又はゲート電極のうちの第１のものに結合される、表側インターコネクトメタライゼーション層と、
    前記トランジスタ本体の第２面上及び前記フィールド分離誘電体上の裏側インターコネクトメタライゼーション層であって、前記ソース、ドレイン又はゲート電極のうちの第２のものに結合され、前記表側インターコネクトメタライゼーション層とは異なる組成を有する、裏側インターコネクトメタライゼーション層と
    を備えるＩＣ構造。
  8. 前記表側インターコネクトメタライゼーション層は、前記裏側インターコネクトメタライゼーション層のいずれの金属合金よりも多くのＣｕを有する合金を含む、又は、前記裏側インターコネクトメタライゼーション層は、前記表側インターコネクトメタライゼーション層のいずれの金属合金よりも多くのＣｕを有する合金を含む、請求項７に記載のＩＣ構造。
  9. 前記表側インターコネクトメタライゼーション層は、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ａｕ、Ｗ、Ｃｒ又はＣｏのうちの１又は複数を含み、前記裏側インターコネクトメタライゼーション層はＣｕを含む、請求項７又は８に記載のＩＣ構造。
  10. 前記裏側インターコネクトメタライゼーション層は、前記ソースに結合され、前記表側インターコネクトメタライゼーション層は、前記ゲート電極に結合され、前記裏側インターコネクトメタライゼーション層は、前記表側インターコネクトメタライゼーション層よりも大きい横寸法又は大きい厚さのうちの少なくとも一方を有するフィーチャを有する、請求項７から９のいずれか一項に記載のＩＣ構造。
  11. トランジスタ構造を製造する方法であって、
    裏側キャリア層上に配置される第１のデバイス層を有するドナー基板を受容する段階であって、前記第１のデバイス層は、第１の半導体材料を有する、段階と、
    前記第１のデバイス層内に１又は複数の第１のデバイス層のフィーチャを形成する段階であって、前記第１のデバイス層のフィーチャの側壁にフィールド分離誘電体が隣接する、段階と、
    第１のデバイス層のフィーチャに結合される第１の表側デバイス端子を形成する段階と、
    前記裏側キャリア層とは反対側の前記ドナー基板の面とホスト基板とを接合する段階と、
    前記裏側キャリア層の少なくとも一部を除去することにより、前記第１のデバイス層のフィーチャの裏側を暴露する段階と、
    前記第１のデバイス層のフィーチャの裏側に第２のデバイス層を堆積する段階であって、前記第２のデバイス層は、前記第１のデバイス層とは異なる組成を有する第２の半導体材料を有する、段階と、
    前記第２のデバイス層に結合される裏側デバイス端子を形成する段階と
    を備える方法。
  12. 前記方法は、
    前記第１のデバイス層のフィーチャに、半導体を有する第１のソース又はドレインを堆積する段階と、
    前記第１のソース又はドレインに結合される第１のコンタクト金属を形成する段階と
    をさらに備え、
    前記第２のデバイス層を堆積する段階は、半導体を有する第２のソース又はドレインを堆積する段階をさらに有し、
    前記裏側デバイス端子を形成する段階は、
    前記第１のソース又はドレインに結合される第２のコンタクト金属を形成する段階をさらに有する、請求項１１に記載の方法。
  13. 前記第１のデバイス層のフィーチャを形成する段階は、第１のトランジスタチャネルを形成する段階をさらに有し、
    前記第１の表側デバイス端子を形成する段階は、第１のゲート電極を形成する段階をさらに有し、
    前記第２のデバイス層を堆積する段階は、第２のトランジスタチャネル半導体を堆積する段階をさらに有し、
    前記裏側デバイス端子を形成する段階は、前記第２のトランジスタチャネル上に第２のゲート電極を形成する段階をさらに有する、請求項１２に記載の方法。
  14. 前記第１のデバイス層に接触するソース又はドレインを形成する段階と、
    前記第２のデバイス層に接触するソース又はドレインを形成する段階と
    をさらに備える、請求項１３に記載の方法。
  15. 集積回路ＩＣ階層を製造する方法であって、
    第１の半導体材料を含むデバイス層を有するドナー基板を受容する段階と、
    前記デバイス層内にトランジスタを製造する段階と、
    前記トランジスタの第１面上に、少なくとも第１の金属を有する表側インターコネクトメタライゼーション層を形成する段階であって、前記表側インターコネクトメタライゼーション層は、前記トランジスタのうちの１又は複数についてのソース、ドレイン又はゲート電極のうちの第１のものに結合される、段階と、
    前記トランジスタの第２面上に、少なくとも第２の金属を有する裏側インターコネクトメタライゼーション層を形成する段階であって、前記裏側インターコネクトメタライゼーション層は、前記トランジスタのうちの１又は複数についての前記ソース、ドレイン又はゲート電極のうちの第２のものに結合される、段階と
    を備える方法。
  16. ドナー基板は、裏側キャリア層を含み、前記方法は、
    ホスト基板を前記ドナー基板と接合する段階であって、前記ドナー基板は、前記裏側キャリア層の反対側の面上で前記ホスト基板と接合する、段階と、
    前記裏側キャリア層の少なくとも一部を除去することにより、前記トランジスタのうちの１又は複数の裏側を暴露する段階と
    をさらに備える、請求項１５に記載の方法。
  17. 前記表側インターコネクトメタライゼーション層は、前記裏側インターコネクトメタライゼーション層のいずれの金属合金よりも多くのＣｕを有する合金を含む、又は、
    前記裏側インターコネクトメタライゼーション層は、前記表側インターコネクトメタライゼーション層のいずれの金属合金よりも多くのＣｕを有する合金を含む、請求項１５又は１６に記載の方法。
  18. 前記第１の金属は、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｒ、Ｐｔ、Ａｕ、Ｗ、Ｃｒ又はＣｏのうちの１又は複数を含み、前記第２の金属は、Ｃｕを含む、請求項１５から１７のいずれか一項に記載の方法。
  19. 前記裏側インターコネクトメタライゼーション層は、前記ソースに結合され、前記表側インターコネクトメタライゼーション層は、前記ゲート電極に結合され、前記裏側インターコネクトメタライゼーション層は、前記表側インターコネクトメタライゼーション層よりも大きい横寸法又は大きい厚さのうちの少なくとも一方を有するフィーチャを有する、請求項１５から１８のいずれか一項に記載の方法。
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