CN104218086A - 具有共面形貌的多高度finfet - Google Patents

具有共面形貌的多高度finfet Download PDF

Info

Publication number
CN104218086A
CN104218086A CN201410238899.0A CN201410238899A CN104218086A CN 104218086 A CN104218086 A CN 104218086A CN 201410238899 A CN201410238899 A CN 201410238899A CN 104218086 A CN104218086 A CN 104218086A
Authority
CN
China
Prior art keywords
semiconductor
fin
semiconductor surface
oxide areas
upper space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410238899.0A
Other languages
English (en)
Other versions
CN104218086B (zh
Inventor
程慷果
B·B·多里斯
P·哈希米
A·卡基菲鲁兹
A·雷茨尼采克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN104218086A publication Critical patent/CN104218086A/zh
Application granted granted Critical
Publication of CN104218086B publication Critical patent/CN104218086B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及具有共面形貌的多高度FINFET。提供了一种半导体结构，其具有有着可变高度的半导体鳍而没有任何不适当的形貌。所述半导体结构包括具有第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移。氧化物区域直接位于所述第一半导体表面和/或所述第二半导体表面上。具有第一高度的第一组第一半导体鳍位于所述半导体衬底的所述第一半导体表面上方。具有第二高度的第二组第二半导体鳍位于所述第二半导体表面上方，其中所述第二高度不同于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有彼此共面的最上表面。

Description

具有共面形貌的多高度FINFET
技术领域
本申请涉及非平面半导体器件及其形成方法。更具体地，本申请涉及FinFET器件及其形成方法。
背景技术
随着集成电路日益按比例缩小以及对集成电路的较高速度的需求日益增加，晶体管需要随着尺寸日益变小而具有更高的驱动电流。在互补金属氧化物半导体(CMOS)器件的发展中，诸如例如FinFET、三栅和全包围栅半导体纳米线场效应晶体管(FET)的非平面半导体器件的使用是下一步，因为这种器件能够以日益变小的尺寸实现更高的驱动电流。
发明内容
在本申请的一个方面，提供了一种半导体结构，其包含具有可变高度的半导体鳍(fin)而没有任何不适当的形貌(topography)。具体地，提供了一种半导体结构，其包括：包括第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移。氧化物区域直接位于所述第一半导体表面和/或所述第二半导体表面上。具有第一高度的第一组第一半导体鳍位于所述半导体衬底的所述第一半导体表面上方。具有第二高度的第二组第二半导体鳍位于所述第二半导体表面上方，其中所述第二高度不同于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有最上表面，并且所述第一和第二半导体鳍的所述最上表面彼此共面。
在一个实施例中，所述半导体结构包括：包括第一半导体表面和第二半导体表面的体(bulk)半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移。第一氧化物区域直接位于所述第一半导体表面上，并且第二氧化物区域直接位于所述第二半导体表面上。根据本申请的该实施例，所述第一氧化物区域的最上表面位于所述第二氧化物区域的最上表面上方并且从所述第二氧化物区域的最上表面垂直偏移。具有第一高度的第一组第一半导体鳍直接位于所述第一氧化物区域的最上表面上，并且具有第二高度的第二组第二半导体鳍直接位于所述第二氧化物区域的最上表面上，其中所述第二高度大于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有最上表面，并且所述第一和第二半导体鳍的所述最上表面彼此共面。
在本申请的另一个方面，提供了一种形成半导体结构的方法，该半导体结构包含具有可变高度的半导体鳍而没有任何不适当的形貌。具体地，所述方法包括提供包括第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移，并且其中在所述半导体衬底的所述第一半导体表面的一部分上存在成对的间隔开的半导体心轴(mandrel)结构。接下来，在所述第一半导体表面和/或所述第二半导体表面上形成氧化物区域。从每个半导体心轴结构的一个侧壁表面形成具有第一高度且位于所述第一半导体表面上方的第一组第一半导体鳍，并且从每个半导体心轴结构的另一侧壁表面形成具有第二高度且位于所述第二半导体表面上方的第二组第二半导体鳍，其中所述第二高度不同于所述第一高度，并且其中所述第一半导体鳍和所述第二半导体鳍各自具有最上表面，并且其中所述第一半导体鳍的所述最上表面与所述第二半导体鳍的所述最上表面共面。接下来，从所述第一半导体表面的部分的顶上去除每个半导体心轴结构。
附图说明
图1是(通过横截面视图)示例出根据本申请的一个实施例的包括半导体衬底的初始结构的图示，所述半导体衬底具有位于其上的硬掩膜材料层。
图2是(通过横截面视图)示例出在穿过所述硬掩膜材料层并且进入所述半导体衬底的一部分形成多个开口之后的图1的初始结构的图示。
图3是(通过横截面视图)示例出在半导体衬底的暴露的侧壁表面上形成半导体心轴结构之后的图2的结构的图示。
图4是(通过横截面视图)示例出在用与所述硬掩膜材料不同的电介质材料填充所述硬掩膜材料层和所述半导体衬底内的开口的剩余部分之后的图3的结构的图示。
图5是(通过横截面视图)示例出在去除了所述硬掩膜材料层的剩余部分并且使所述衬底的暴露部分凹陷以在包括所述半导体心轴结构和所述电介质材料的所述半导体衬底的第一凹陷表面下方提供第二凹陷表面之后的图4的结构的图示。
图6是(通过横截面视图)示例出在从所述结构去除了所述电介质材料之后的图5的结构的图示。
图7是(通过横截面视图)示例出在所述半导体衬底的第一和第二凹陷表面上形成氧化物区域并且在每个半导体心轴结构上形成氧化物盖帽(cap)之后的图6的结构的图示。
图8是(通过横截面视图)示例出在每个氧化物区域上以及每个导体心轴结构的侧壁表面上形成半导体鳍之后的图7的结构的图示。
图9A-9B是(通过横截面视图)示例出能够在本申请中形成的一些示例性含鳍结构的图示，在所述结构中仅在所述凹陷表面之一而不在另一凹陷表面上形成氧化物区域。
图10是(通过横截面视图)示例出在去除了每个所述半导体心轴结构并且在所述半导体衬底的先前被所述半导体心轴结构占据的暴露部分上形成绝缘层之后的图8的结构的图示。
图11是(通过横截面视图)示例出在形成跨骑每个半导体鳍的栅极结构之后的图10的结构的图示。
图12是(通过自顶向下视图)示例出使用本申请的处理步骤形成的静态随机存取存储器(SRAM)器件的图示。
具体实施方式
现在将通过参考下面的讨论和本申请的附图，更详细地描述本申请，本申请提供了一种FinFET器件及其形成方法。注意，本申请的附图仅为了示例的目的提供，因此它们未按比例绘制。在附图和后面的描述中，相似的元件用相似附图标记表示。为了下文的描述，词语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应当涉及在本申请的附图中取向的部件、层和/或元件。
在下面的描述中，阐述了大量的具体细节，诸如特定的结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的彻底的理解。然而，本领域普通技术人员将理解，本申请可以在没有这些具体细节的情况下以可行的备选工艺选项来实践。在其它情况下，未详细描述公知的结构或处理步骤，以免使本申请的各种实施例模糊不清。
FinFET器件是能够以日益减小的尺寸提供更高的驱动电流的一种结构。贯穿本申请中所使用的术语“鳍(fin)”是指用作半导体器件的主体(body)的半导体材料，在所述器件中，栅极结构跨骑所述半导体材料而使得电荷沿着所述半导体的两个侧壁上的沟道以及可选地沿着所述半导体材料的顶面流动。现有技术的FinFET器件的一个缺点是器件宽度量子化，即，有效器件宽度必须为整数个鳍。宽度量子化使器件设计受到严重限制，对于静态随机存取存储器(SRAM)尤其如此，在SRAM中非常期望定制上拉、下拉和通栅(pass gate)晶体管之间的比率。在体FinFET器件中，可以使浅沟槽隔离区凹陷以得到不同的鳍宽度，但是体FinFET器件在实现低泄露电流(leakage)方面有困难，这是因为体FinFET器件需要结隔离并且因此具有固有地高的结/栅致漏极泄露电流(GIDL)。
氧化物上半导体(SOI)FinFET器件克服了高泄露电流问题。然而，SOI FinFET器件的鳍宽度是由SOI衬底的SOI层(即，最顶部半导体层)的厚度预先确定的。以不同的SOI厚度开始导致对于制造来说不理想的形貌。SOI FinFET器件的另一个缺点是与体半导体相比高的衬底成本。
本申请提供了以体半导体衬底开始形成SOI finFET器件的方法，其中可以实现各种鳍高度而不引入不希望的形貌。在一些实施例中，本申请提供了一种finFET SRAM，其中nFET鳍比pFET鳍高。在其它实施例中，本申请可以在同一半导体衬底上提供SOI鳍和体SOI鳍。
首先参考图1，示例出了根据本申请的一个实施例的包括半导体衬底10的初始结构，所述半导体衬底10具有位于其上的硬掩膜材料层12。
根据本申请，在本申请中采用的半导体衬底10是体半导体衬底。“体”的是意思是从一个表面到相反表面的半导体衬底10的整体由某半导体材料构成。半导体衬底10可以由包括但不限于Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似的III/V化合物半导体的任何半导体材料构成。这些半导体材料的多层也可以用作半导体衬底10的半导体材料。在一个实施例中，半导体衬底10包括诸如例如单晶硅的单晶半导体材料。在其它实施例中，半导体衬底10可以包括多晶或非晶半导体材料。
在本申请的一些实施例中，半导体衬底10可以是掺杂的、未掺杂的或其中包含掺杂区或未掺杂区。为了清楚起见，在本申请的图中未具体示出掺杂区。半导体材料内的每个掺杂区可以具有相同的电导率和/或掺杂浓度，或者它们可以具有不同的电导率和/或掺杂浓度。存在于半导体衬底10的半导体材料中的掺杂区可以利用常规离子注入工艺或者气相掺杂形成。
图1所示的初始结构也包括存在于半导体衬底10的暴露表面上的硬掩膜材料层12。硬掩膜材料层12可以由诸如例如氧化物、氮化物和/或氧氮化物的电介质硬掩膜材料构成。在一个实施例中，硬掩膜材料层12可以由氧化硅、氮化硅和/或氧氮化硅构成。在一个实施例中，硬掩膜材料层12可以利用诸如例如热氧化处理或热氮化处理的热处理形成。在另一个实施例中，硬掩膜材料层12可以通过诸如例如化学气相沉积(CVD)或等离子增强的化学气相沉积(PECVD)的沉积工艺形成。硬掩膜材料层12的厚度可以为5nm-50nm，但也可以采用更小和更大的厚度。
现在参考图2，示例出了在穿过所述硬掩膜材料层12并且进入所述半导体衬底10的一部分形成多个开口14之后的图1的初始结构。硬掩膜材料层12的剩余部分在下文中被称为硬掩膜材料部分13。
可以通过光刻和蚀刻形成所述多个开口14。光刻可以包括在硬掩膜材料层14的暴露表面上形成光致抗蚀剂(未示出)，将光致抗蚀剂暴露于期望的辐射图形，然后用常规抗蚀剂显影剂来显影暴露的光致抗蚀剂，从而在硬掩膜材料层12的顶上提供构图的(patterned)光致抗蚀剂。然后采用至少一次蚀刻，所述蚀刻将图形从构图的光致抗蚀剂穿过硬掩膜材料层12转移到半导体衬底10的一些部分中。在一个实施例中，用于图形转移的蚀刻可以包括诸如例如反应离子蚀刻、等离子体蚀刻、离子束蚀刻和激光烧蚀的干法蚀刻工艺。在另一个实施例中，用于图形转移的蚀刻可以包括诸如例如KON或TMAH的湿法化学蚀刻剂。在又一个实施例中，可以使用干法蚀刻和湿法化学蚀刻的组合来转移图形。在一个实施例中，首先将图形从构图的光致抗蚀剂转移到硬掩膜材料层12中，然后去除构图的光致抗蚀剂，然后将图形从现在构图的硬掩膜材料层中转移到半导体衬底10的一些部分中。在一些实施例中，可以贯穿整个转移过程保留构图的光致抗蚀剂。可以利用诸如例如灰化的常规抗蚀剂剥离工艺去除构图的光致抗蚀剂。
在通过硬掩膜材料层12将图形转移到半导体衬底10的一些部分中之后，在半导体衬底10中提供开口14。每个开口14与半导体衬底10的非凹陷表面相比具有第一凹陷表面10r1。半导体衬底的非凹陷表面在本申请中可以称为台面(mesa)表面10m。台面表面10m代表半导体衬底10的原始最顶表面。如图所示，硬掩膜材料部分13存在于台面表面10m的顶上。在一些实施例中，如图所示，硬掩膜材料部分13的侧壁表面与由每个开口14界定的构图的半导体衬底10的侧壁表面垂直一致。
在本申请的一个实施例中，每个开口14可以具有为40nm到200nm的从半导体衬底10的一个暴露侧壁到半导体衬底10的另一个暴露侧壁测量的宽度。在本申请的另一个实施例中，每个开口14可以具有为40nm到120nm的从半导体衬底10的一个暴露侧壁到半导体衬底10的另一个暴露侧壁测量的宽度。
在本申请的一个实施例中，每个开口14可以具有为50nm到250nm的从第一凹陷表面10r1到台面表面10m测量的深度。在本申请的另一个实施例中，每个开口14可以具有为50nm到100nm的从第一凹陷表面10r1到台面表面10m测量的深度。
现在参考图3，示例出了在半导体衬底10的暴露侧壁表面上形成半导体心轴结构16之后的图2的结构。如图所示，在每个开口14中提供一对间隔开的半导体心轴结构16。所形成的每一个半导体心轴结构16都具有位于半导体衬底10的第一凹陷表面10r1的一部分上的最下表面。因此，在形成于每个开口14中的每对间隔开的半导体心轴结构16之间留下间隙15。也如图所示，每个半导体心轴结构16具有与半导体衬底10的台面表面10m共面的最上表面。由于硬掩膜材料部分13存在于所述台面表面顶上，所述半导体心轴结构16并不延伸到半导体衬底10的台面表面10m上方。
每个半导体心轴结构16包括与半导体衬底10的半导体材料不同的半导体材料。可以用于提供每个半导体心轴结构16的半导体材料的例子包括但不限于Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似的III/V化合物半导体。在本申请的一个实施例中，每个半导体心轴结构16可以包括相同的半导体材料，该半导体材料不同于半导体衬底10的半导体材料。在本申请的另一个实施例中，每个半导体心轴结构16可以包括不同的半导体材料，其中提供半导体心轴结构16的每种不同半导体材料都不同于半导体衬底10的半导体材料。在又一个实施例中，第一组半导体心轴结构16可以包括相同的半导体材料，而第二组半导体心轴结构16可以包括不同于第一组半导体心轴结构16的半导体材料。在上面提及的各种实施例中的任何实施例中，用于提供半导体心轴结构16的半导体材料不同于用作半导体衬底10的半导体材料。
在本申请的一个实例中，并且当半导体衬底10由硅构成时，半导体心轴结构16可以由硅锗合金构成。在这种实施例中，提供每个半导体心轴结构16的硅锗合金可以具有从30原子％锗到60原子％锗的锗含量。也可以使用提供每个半导体心轴结构16的硅锗合金的其它锗含量。
在一些实施例中，每个半导体心轴结构16可以是未掺杂的，即，包括本征半导体材料。在其它实施例中，用n型或p型掺杂剂掺杂每个半导体心轴结构16。在一些实施例中，第一组半导体心轴结构16可以是本征的，而第二组半导体心轴结构16可以是掺杂的。
通过外延生长(或外延沉积)工艺形成每个半导体心轴结构16。术语“外延生长和/或沉积”的意思是在半导体材料的沉积表面上生长半导体材料，其中所生长的半导体材料具有与沉积表面的半导体材料相同(或者接近相同)的结晶特性。根据本申请的一个实施例，可以使用包含至少一种半导体源气体的气体混合物在300℃到1000℃的温度下外延生长每个半导体心轴结构16。在一个例子中，可以在600℃到800℃的温度下外延生长每个半导体心轴结构16。在本申请的一个实施例中，可以利用低压化学气相沉积(LPCVD)外延生长每个半导体心轴结构16。在本申请的一些实施例中，以下述方式控制处理压力：仅允许在(110)侧壁上沉积以形成每个半导体心轴结构16，在第一凹陷表面10r1上没有或者几乎没有沉积。在一个实施例中，处理压力可以是200乇。
在一个实施例中，使用外延工艺的晶体取向依赖性来在半导体衬底10的暴露侧壁上形成半导体心轴结构16，但是不在第一凹陷表面10r1上形成半导体心轴结构16。例如，如果将半导体衬底10被选择成其具有(110)的顶面取向以及(100)的侧壁取向，则可以调整外延工艺，使得半导体心轴结构16沉积在(100)侧壁上但不沉积在(110)凹陷上。
在又一个实施例中，半导体心轴结构16可以沉积在半导体衬底10的侧壁上以及第一凹陷表面10r1上。然后可以使用诸如例如反应离子蚀刻的蚀刻工艺来去除沉积在第一凹陷表面10r1上的半导体心轴材料的部分。
在另一个实施例中，在外延工艺之前使半导体衬底10的第一凹陷表面10r1改性(modify)，以便半导体心轴结构16不沉积在第一凹陷表面10r1上。例如，可以使用具有诸如Ge、Xe或Si的重离子的离子注入来使第一凹陷表面处的半导体衬底非晶化。在所述外延工艺期间，半导体心轴结构16不沉积在非晶化的区域上，或者以非晶或多晶形式沉积并且在循环沉积和蚀刻外延工艺中被去除。
在其中掺杂剂存在于半导体心轴结构16中的实施例中，可以在外延生长工艺期间或者在外延生长之后利用离子注入、气相掺杂或簇束注入(cluster beam implantation)中的一种引入掺杂剂。当在外延生长工艺期间引入掺杂剂时，可以将外延生长工艺称为原位外延生长工艺，其中掺杂剂源与至少一种半导体源一起被使用。
在本申请的一个实施例中，用于形成每个半导体心轴结构16的所述至少一种半导体源气体可以包括诸如例如，甲硅烷或乙硅烷的含Si前体(precursor)和/或诸如例如锗烷GeH4的含锗前体。
在形成半导体心轴结构16时使用不同半导体材料的实施例中，可以在图2中所示的结构的至少一个区域上形成至少一个第一阻挡掩膜(blockmask)，并且在所述至少一个第一阻挡掩膜处于适当位置时，通过外延生长形成包含第一半导体材料的至少一个半导体心轴结构。然后可以去除所述至少一个第一阻挡掩膜，并且之后可以在所述结构的包括含有所述第一半导体材料的所述至少一个半导体心轴结构的区域中形成至少一个第二阻挡掩膜。在所述至少一个第二阻挡掩膜处于适当位置时，可以进行第二外延生长工艺，以提供包含第二半导体材料的至少一个第二半导体心轴结构，所述第二半导体材料不同于所述第一半导体材料。然后可以去除所述至少一个第二阻挡掩膜。
在一个实施例中，所形成的每个半导体心轴结构16具有为10nm到60nm的从一个垂直侧壁表面到相反的垂直侧壁表面测量的宽度。在另一个实施例中，所形成的每个半导体心轴结构16具有为10nm到40nm的从一个垂直侧壁表面到相反的垂直侧壁表面测量的宽度。
现在参考图4，示例出了在用与所述硬掩膜材料不同的电介质材料18填充包括间隙15在内的每个开口14的剩余部分之后的图3的结构。如图4所示，电介质材料18包含：直接接触每个半导体心轴结构16的垂直侧壁表面的部分、直接接触每个半导体心轴结构16的最上表面的其它部分、以及直接接触每个硬掩膜材料部分13的侧壁表面的另外的部分。
在一个实施例中，所述电介质材料18可以由氧化硅、氮化硅和/或氧氮化硅构成，前提条件是电介质材料18不同于用于提供硬掩膜材料层12的材料。在一个实例中，当硬掩膜材料层12由氮化硅构成时，则电介质材料18可以由氧化硅构成。在另一个实例中，当硬掩膜材料层12由氧化硅构成时，则电介质材料18可以由氮化硅构成。
可以通过电介质材料18的沉积获得用电介质材料18对每个开口14和间隙15的填充，并且然后可以使用可选的平面化工艺来提供图4所示的平面结构。在一个实施例中，电介质材料18可以通过诸如例如化学气相沉积(CVD)或者等离子体增强的化学气相沉积(PECVD)的沉积工艺形成。在一个实施例中，当采用平面化工艺时，所述平面化工艺可以包括化学机械抛光或者回蚀处理。如图4中所示，每个电介质材料18的最上表面与每个硬掩膜材料部分13的最上表面共面。
现在参考图5，示例出了在从半导体衬底10的台面表面10m顶上去除了每个硬掩膜材料部分并且然后使暴露的台面表面10m凹陷以在半导体衬底10内提供第二凹陷表面10r2之后的图4的结构。如图所示，每个第二凹陷表面10r2位于包括半导体心轴结构16和电介质材料的每个第一凹陷表面10r1下方并且从每个第一凹陷表面10r1垂直偏移。
可以利用相对于电介质材料18选择性地去除每个硬掩膜材料部分13的蚀刻工艺，进行对每个硬掩膜材料部分13的去除。在本申请的一个实施例中，可以利用诸如例如反应离子蚀刻的干法蚀刻工艺，来相对于电介质材料18选择性地去除每个硬掩膜材料部分13。在硬掩膜部分13由氮化硅构成的本申请的另一个实施例中，可以利用诸如例如热磷酸蚀刻的化学湿法蚀刻工艺，来相对于电介质材料18选择性地去除每个硬掩膜材料部分13。
在去除了每个硬掩膜材料部分13之后，半导体衬底10的每个台面表面10m暴露。然后使用电介质材料18作为蚀刻掩膜使每个暴露的台面表面10m凹陷，从而提供第二凹陷表面10r2。如上所述，半导体衬底10的每个第二凹陷表面10r2位于每个第一凹陷表面10r1下方并且从每个第一凹陷表面10r1垂直偏移。在一个实施例中，用于提供第二凹陷表面10r2的台面表面10m的凹陷可以包括诸如例如反应离子蚀刻的干法蚀刻工艺。在本申请的另一个实施例中，诸如例如KOH或TMAH的化学湿法蚀刻工艺可以用于使每个台面表面10m凹陷以提供第二凹陷表面10r2。
半导体衬底10的每个第一凹陷表面10r1在本申请中可以称为第一半导体表面，而半导体衬底10的每个第二凹陷表面10r2在本申请中可以称为第二半导体表面。根据本申请，由第一凹陷表面10r1提供的第一半导体表面位于由第二凹陷表面10r2提供的第二半导体表面上方并且从第二半导体表面垂直偏移。根据本申请，第一和第二半导体表面通过半导体衬底10的垂直侧壁部分而彼此连接。包括第一半导体表面和第二半导体表面的半导体衬底10在本申请中可以称为包含特征(feature)的半导体衬底。
现在参考图6，示例出了在从所述结构去除了电介质材料18、留下了位于半导体衬底10的第一凹陷表面10r1的一些部分顶上的半导体心轴结构16之后的图5的结构。可以利用相对于半导体材料选择性地去除电介质材料18的蚀刻工艺，进行从图5所示的结构去除电介质材料18。在本申请的一个实施例中，可以利用诸如例如反应离子蚀刻的干法蚀刻工艺，来相对于半导体材料选择性地去除电介质材料18。在本申请的另一个实施例中，可以利用诸如例如HF基蚀刻的化学湿法蚀刻工艺，来相对于半导体材料选择性地去除电介质材料18。
现在参考图7，示例出了在半导体衬底10的每个第一凹陷表面10r1上形成了第一氧化物区域20A、在半导体衬底10的每个第二凹陷表面10r2上形成第二氧化物区域20B、以及在每个半导体心轴结构16上形成了氧化物盖帽22之后的图6的结构。
如图所示，在半导体衬底10的第二凹陷表面10r2上存在的每个第二氧化物区域20B的最上表面位于在半导体衬底的第一凹陷表面10r1上存在的每个第一氧化物区域20A的最上表面下方并且从其垂直偏移。如图所示，每个第二氧化物区域20B的最下表面直接接触半导体衬底10的第二凹陷表面10r2，并且每个第一氧化物区域20A的最下表面直接接触半导体衬底10的第一凹陷表面10r1。进一步如图7所示，第一和第二氧化物区域10A、20B中的每一个的侧壁表面直接接触每个半导体心轴结构16的垂直侧壁。第一和第二氧化物区域10A、20B可以分别被称为第一和第二氧化物基座。
可以形成的氧化物盖帽22存在于每个半导体心轴结构16的最上表面上，并且其具有与每个半导体心轴结构16的垂直侧壁垂直一致的侧壁。
可以通过定向沉积工艺形成第一氧化物区域20A、第二氧化物区域20B和氧化物盖帽22。在本申请的一个实施例中，定向沉积工艺可以包括高密度等离子体工艺。术语“高密度”表示到达表面的离子流量大于净沉积流量的工艺，这意味着在膜被沉积时其被离子溅射。溅射分布以获得定向沉积的方式进行，即，在水平表面上获得最高的沉积速率而在垂直表面上获得最低的沉积速率。在其它实施例中，可以采用诸如例如物理气相沉积的其它定向沉积工艺。
在本申请的一个实施例中，从第一和第二氧化物区域20A、20B中的每一个的最下表面到最上表面测量的第一和第二氧化物区域20A、20B中的每一个的高度可以是30nm到150nm。在本公开的另一个实施例中，从第一和第二氧化物区域20A、20B中的每一个的最下表面到最上表面测量的第一和第二氧化物区域20A、20B中的每一个的高度可以是30nm到50nm。只要第一和第二氧化物区域20A、20B中的每一个的高度不延伸到每一个半导体心轴结构的最上表面上方，其它高度也是可能的。
在未示出的一些实施例中，可以在图7所示的结构的一些部分上形成至少一个阻挡掩膜，使得氧化物区域仅形成在半导体衬底10的凹陷半导体表面之一上。在一个实施例中，仅第一氧化物区域20A形成在第一凹陷表面10r1上，没有氧化物区域形成在第二凹陷表面10r2上。在另一个实施例中，仅第二氧化物区域20B形成在第二凹陷表面10r2上，没有氧化物区域形成在第一凹陷表面10r1上。
现在参考图8，示例出了在每个氧化物区域20A、20B上以及每个半导体心轴结构16的侧壁表面上形成半导体鳍之后的图7的结构。形成在第一氧化物区域20A上的半导体鳍可以被称为具有第一高度h1的第一半导体鳍24A，而形成在第二氧化物区域20B上的半导体鳍在本申请中可以被称为具有第二高度h2的第二半导体鳍24B，其中第二高度不同于第一高度。在一个实施例中，并且如图所示，第二高度大于第一高度。在其它实施例中，第二高度小于第一高度。在图8中，第一半导体鳍24A界定比第二半导体鳍24B短的一组半导体鳍。
在一些实施例中，每个第一半导体鳍24A可以包括相同或不同的半导体材料，只要每个第一半导体鳍24A的半导体材料不同于用于提供半导体心轴结构16的半导体材料即可。类似地，每个第二半导体鳍24B可以包括相同或不同的半导体材料，只要每个第二半导体鳍24B的半导体材料不同于用于提供半导体心轴结构16的半导体材料即可。
在一些其它实施例中，每个第一半导体鳍24A可以包括第一半导体材料，而每个第二半导体鳍24B可以包括第二半导体材料，其中第一和第二半导体材料可以相同或不同。典型地，每个第一半导体鳍24A和每个第二半导体鳍24B包括相同的半导体材料，该半导体材料不同于用于提供半导体心轴结构16的半导体材料。在一个实例中，当每个半导体心轴结构16包括硅锗合金时，每个第一半导体鳍24A和每个第二半导体鳍24B包括硅。在另一个实例中，当每个半导体心轴结构16包括硅锗合金时，每个第一半导体鳍24A包括SiGe，其中Ge原子浓度小于半导体心轴结构16的Ge原子浓度，并且每个第二半导体鳍24B包括硅。
在一些实施例中，每个第一半导体鳍24A和每个第二半导体鳍24B包括本征的(即，未掺杂的)半导体材料。在其它实施例中，每个第一半导体鳍24A和每个第二半导体鳍24B包括掺杂的半导体材料。当掺杂时，可以将n型或p型掺杂剂引入每个第一半导体鳍24A和每个第二半导体鳍24B中。也在本申请的实施例的范围内的是，包括某些掺杂的半导体鳍(半导体鳍24A和/或第二半导体鳍24B)以及某些本征半导体鳍(第一半导体鳍24a和/或第二半导体鳍24B中剩下的)。当掺杂时，在半导体鳍24A、24B中可以存在p型或n型掺杂剂。
在一些实施例中，每个第一半导体鳍24A和每个第二半导体鳍24B的晶向与每个半导体心轴结构16的侧壁表面的晶向相同。可以通过包括上文中在形成每个半导体心轴结构16时描述的外延生长工艺在内的外延生长工艺，形成每个第一半导体鳍24A和每个第二半导体鳍24B。当存在掺杂剂时，可以使用原位外延生长工艺。或者，可以通过离子注入或气相掺杂来实现掺杂。
在一个实施例中，所形成的每个第一半导体鳍24A和每个第二半导体鳍24B具有为5nm到20nm的从一个垂直侧壁表面到相反的垂直侧壁表面测量的宽度。在另一个实施例中，所形成的每个第一半导体鳍24A和每个第二半导体鳍24B具有为5nm到10nm的从一个垂直侧壁表面到相反的垂直侧壁表面测量的宽度。在一些实施例中，第一和第二半导体鳍24A、24B的宽度可以相同。在另一个实施例中，对于第一和第二半导体鳍24A、24B，可以实现可变宽度。
如图8所示，每个第一半导体鳍24A和每个第二半导体鳍24B的最上表面彼此共面并且与每个半导体心轴结构16的最上表面共面。因此，尽管第一半导体鳍24A具有与第二半导体鳍24B不同的高度，但是可变高度鳍24A、24B中的每一个具有相同的形貌，即共面表面。此外，在所示例的实施例中，第一和第二半导体鳍中的每一个存在于绝缘体(即，氧化物区域220A、22B)上，因此所示例的实施例的第一和第二半导体鳍可以被称为SOI鳍。
在其中未形成氧化物区域20A、20B之一的实施例中，则在所述半导体衬底的不包括氧化物区域的凹陷半导体表面上直接形成对应的相同鳍。在这种实施例中，形成具有可变高度的SOI鳍和非SOI鳍，但是每个鳍具有相同的形貌，即，SOI鳍和非SOI鳍的最上表面彼此共面。参见例如图9A和9B。在图9A和9B中，SOI鳍被标记为要素50，而非SOI鳍被标记为52。在图9A和图9B中，SOI鳍50比非SOI鳍52短。
现在参考图10，示例出了在去除了每个氧化物盖帽22和每个半导体心轴结构16并且在先前被半导体心轴结构16占据的半导体衬底的暴露的第一凹陷表面10r1上形成绝缘层26之后的图8的结构。注意，可以以与图9中所示的结构相似的方式处理图9A-9B中所示的结构。
通过诸如例如化学机械抛光的平面化工艺从所述结构去除每个氧化物盖帽22，以便暴露每个半导体心轴结构16的最上表面。然后相对于半导体材料和氧化物选择性地去除每个暴露的半导体心轴结构16。在一个实施例中，可以通过诸如例如反应离子蚀刻的干法蚀刻工艺去除每个暴露的半导体心轴结构16。在本申请的另一个实施例中，可以利用诸如例如H2O2基蚀刻的化学湿法蚀刻工艺，来选择性地去除每个半导体心轴结构16。
如图10所示，具有第一高度的成对的第一半导体鳍24A存在于第一氧化物区域20A上，具有第二高度的成对的第二半导体鳍24B存在于第二氧化物区域20B上。如图10中所示，具有第一高度的每个第一半导体鳍24A和具有第二高度的每个第二半导体鳍24B具有彼此共面的最上表面。因此，提供了具有可变高度的半导体鳍而没有任何形貌的结构。
现在参考图11，示例出了在形成了跨骑每个半导体鳍24A、24B的栅极结构30之后的图10的结构。栅极结构30包括栅极电介质32和栅电极34。
在一些实施例中，栅极电介质32可以是介电常数等于或小于氧化硅的介电常数的电介质材料。在另一个实施例中，栅极电介质32可以是具有大于氧化硅的介电常数的高k材料。示例性高k电介质包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐和/或其合金。x的每一个值独立地为0.5-3，且y的每个值独立地为0-2。在一些实施例中，可以形成包括不同栅极电介质材料(例如，氧化硅和高k栅极电介质)的多层栅极电介质结构。
可以通过任何沉积技术形成栅极电介质32，所述沉积技术包括例如化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射或原子层沉积。在本申请的一个实施例中，栅极电介质32可以具有1nm到10nm的范围内的厚度。也可以将小于或大于上述厚度范围的其它厚度用于栅极电介质32。
在提供栅极电介质32之后，可以在栅极电介质32的顶上形成栅极导体34。在一个实施例中，栅极导体34可以包括任何导电材料，所述导电材料包括例如元素金属(例如，钨、钛、钽、铝、镍、钌、钯或铂)、至少两种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝或氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍或硅化钛)及它们的多层组合。可以利用沉积工艺形成栅极导体34，所述沉积工艺包括例如化学气相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)或者其它类似的沉积工艺。当形成金属硅化物时，采用常规硅化工艺。在一个实施例中，栅极导体46具有1nm-100nm的厚度。也可以将小于或大于上述厚度范围的其它厚度用于栅极导体34。
在一些实施例中，可以采用替代栅工艺，其中首先沉积并构图例如包括二氧化硅和多晶硅的伪栅，然后在制造工艺的稍后步骤中用期望的栅极材料替代所述伪栅。
在一些实施例中，阻挡掩膜技术可以用于提供包括不同的栅极电介质32和/或不同的栅极导体34的栅极结构30。
在形成了栅极结构30之后，可以在栅极结构30的侧壁表面上形成栅极间隔物(spacer)，并且之后在不包括栅极结构30或栅极间隔物的所述第一和第二半导体鳍24A、24B的每个暴露部分中形成源极/漏极区。可以通过沉积诸如氧化物和/或氮化物的间隔物材料并且蚀刻所沉积的间隔物材料，形成所述栅极间隔物。可以通过有角度的离子注入工艺或者气相掺杂形成源极/漏极区。在形成源极/漏极区之后，第一和第二半导体鳍24A、24B中的每一个的端部可以通过半导体材料的外延沉积而被合并。为了不使本申请含糊不清，栅极间隔物、源极/漏极区以及用于合并所述鳍的半导体材料在图中未示出。
图11由此示出了根据本申请的实施例的半导体结构，其包括：包括第一半导体表面(由第一凹陷表面10r1代表)和第二半导体表面(由第二凹陷表面10r2代表)的半导体衬底10，其中第一半导体表面位于第二半导体表面上方并且从第二半导体表面垂直偏移。氧化物区域20A和/或20B直接位于第一半导体表面和/或第二半导体表面上。具有第一高度的第一组第一半导体鳍24A位于半导体衬底10的第一半导体表面上。具有第二高度的第二组第二半导体鳍24B位于第二半导体表面上，其中第二高度不同于第一高度，并且其中每个第一半导体鳍24A和每个第二半导体鳍24B具有最上表面，并且第一和第二半导体鳍的最上表面彼此共面。可以通过使用本申请的各种实施例获得图11所示的结构的变型。例如，可以使用图9A或9B中所示的结构替代图8所示的结构获得图11所示的结构的变型。
图12是(通过自顶向下视图)示例出使用本申请的处理步骤形成的静态随机存取存储器(SRAM)器件100的图示。在该图中，元件102界定具有第一高度的半导体鳍，元件104界定具有第二高度的第二半导体鳍，其中第二高度大于第一高度，并且元件106界定栅极结构30。
尽管已经针对本申请的优选实施例具体示出和描述了本申请，但是本领域技术人员将理解，可以在不脱离本申请的精神和范围的情况下作出形式和细节上的前述和其它变化。因此本申请旨在不限于所描述和示例的确切形式和细节，而是落入所附权利要求的范围内。

Claims (20)

1.一种半导体结构，包括：
包括第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移；
氧化物区域，其直接位于所述第一半导体表面和所述第二半导体表面中的至少一者上；
具有第一高度的第一组第一半导体鳍，其位于所述半导体衬底的所述第一半导体表面上方；以及
具有第二高度的第二组第二半导体鳍，其位于所述第二半导体表面上方，其中所述第二高度不同于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有最上表面，并且所述第一和第二半导体鳍的所述最上表面彼此共面。
2.根据权利要求1所述的半导体结构，其中，所述氧化物区域仅直接位于所述半导体衬底的所述第一半导体表面上。
3.根据权利要求1所述的半导体结构，其中，所述氧化物区域仅直接位于所述半导体衬底的所述第二半导体表面上。
4.根据权利要求1所述的半导体结构，其中，所述氧化物区域直接位于所述第一半导体表面和所述第二半导体表面二者上。
5.根据权利要求1所述的半导体结构，其中，绝缘体层位于所述第一半导体表面的不包含所述第一组第一半导体鳍的部分上。
6.根据权利要求1所述的半导体结构，其中，所述第一和第二组中的每一个半导体鳍都由硅构成。
7.根据权利要求1所述的半导体结构，还包括：栅极结构，其跨骑每个第一半导体鳍和每个第二半导体鳍。
8.根据权利要求7所述的半导体结构，其中，所述栅极结构包括栅极电介质和栅极导体。
9.根据权利要求8所述的半导体结构，其中，所述栅极电介质存在于所述第一和第二半导体鳍中的每一个的垂直侧壁表面和最上表面上。
10.根据权利要求1所述的半导体结构，其中，所述半导体衬底包括体半导体材料。
11.一种半导体结构，包括：
包括第一半导体表面和第二半导体表面的体半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移；
第一氧化物区域，其直接位于所述第一半导体表面上；
第二氧化物区域，其直接位于所述第二半导体表面上，其中所述第一氧化物区域的最上表面位于所述第二氧化物区域的最上表面上方并且从所述第二氧化物区域的最上表面垂直偏移；
具有第一高度的第一组第一半导体鳍，其直接位于所述第一氧化物区域的最上表面上；以及
具有第二高度的第二组第二半导体鳍，其直接位于所述第二氧化物区域的最上表面上，其中所述第二高度大于所述第一高度，并且其中每个第一半导体鳍和每个第二半导体鳍具有最上表面，并且所述第一和第二半导体鳍的所述最上表面彼此共面。
12.一种形成半导体结构的方法，包括：
提供包括第一半导体表面和第二半导体表面的半导体衬底，其中所述第一半导体表面位于所述第二半导体表面上方并且从所述第二半导体表面垂直偏移，并且其中在所述半导体衬底的所述第一半导体表面的一部分上存在成对的间隔开的半导体心轴结构；
在所述第一半导体表面和所述第二半导体表面中的至少一者上形成氧化物区域；
从每个半导体心轴结构的一个侧壁表面形成具有第一高度且位于所述第一半导体表面上方的第一组第一半导体鳍，并且从每个半导体心轴结构的另一侧壁表面形成具有第二高度且位于所述第二半导体表面上方的第二组第二半导体鳍，其中所述第二高度不同于所述第一高度，并且其中所述第一半导体鳍和所述第二半导体鳍各自具有最上表面，并且其中所述第一半导体鳍的所述最上表面与所述第二半导体鳍的所述最上表面共面；以及
从所述第一半导体表面的部分的顶上去除每个心轴结构。
13.根据权利要求12所述的方法，还包括：在所述第一半导体表面的先前被每个半导体心轴结构占据的部分上形成绝缘体层。
14.根据权利要求12所述的方法，还包括：形成跨骑所述第一和第二半导体鳍中的每一个的栅极结构。
15.根据权利要求12所述的方法，其中，所述提供所述半导体结构包括：
在体半导体衬底的表面上提供硬掩膜材料层；
形成穿过所述硬掩膜材料层并且进入所述体半导体衬底的一部分的至少一个开口以提供所述第一半导体表面；
在所述体半导体衬底的每个垂直侧壁表面上以及所述至少一个开口内外延生长所述半导体心轴结构，其中在形成于每个开口中的每个半导体心轴结构之间保留间隙；
用电介质材料填充每个开口和间隙；
去除所述硬掩膜材料层的剩余部分以暴露所述半导体衬底的部分；
使所述半导体结构的暴露部分凹陷以提供所述第二半导体表面；以及
去除所述电介质材料。
16.根据权利要求12所述的方法，其中，所述形成所述第一和第二半导体鳍包括外延生长工艺。
17.根据权利要求12所述的方法，其中，所述去除每个所述半导体心轴结构包括选择性蚀刻工艺。
18.根据权利要求12所述的方法，其中，所述氧化物区域仅形成在所述第一半导体表面上。
19.根据权利要求12所述的方法，其中，所述氧化物区域仅形成在所述第二半导体表面上。
20.根据权利要求12所述的方法，其中，所述氧化物区域形成在所述第一半导体表面和所述第二半导体表面二者上。
CN201410238899.0A 2013-05-31 2014-05-30 具有共面形貌的多高度finfet Active CN104218086B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/906,428 2013-05-31
US13/906,428 US9331201B2 (en) 2013-05-31 2013-05-31 Multi-height FinFETs with coplanar topography background

Publications (2)

Publication Number Publication Date
CN104218086A true CN104218086A (zh) 2014-12-17
CN104218086B CN104218086B (zh) 2017-04-12

Family

ID=51984184

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410238899.0A Active CN104218086B (zh) 2013-05-31 2014-05-30 具有共面形貌的多高度finfet

Country Status (2)

Country Link
US (2) US9331201B2 (zh)
CN (1) CN104218086B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158971A (zh) * 2015-05-14 2016-11-23 格罗方德半导体公司 使鳍具有不同鳍高度并且没有构形的方法和结构
KR20170051518A (ko) * 2014-09-12 2017-05-11 어플라이드 머티어리얼스, 인코포레이티드 자기 정렬식 대체 핀 형성
CN109427791A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件
CN109473478A (zh) * 2017-09-07 2019-03-15 格芯公司 具有介电隔离的多鳍高度

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347421A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 鳍式场效应管的形成方法
US9040371B2 (en) * 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
US9337196B2 (en) * 2014-09-29 2016-05-10 International Business Machines Corporation III-V FinFET CMOS with III-V and germanium-containing channel closely spaced
US9431425B1 (en) * 2015-03-31 2016-08-30 International Business Machines Corporation Directly forming SiGe fins on oxide
US9590077B2 (en) 2015-05-14 2017-03-07 International Business Machines Corporation Local SOI fins with multiple heights
KR102412493B1 (ko) 2015-09-08 2022-06-23 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법
US9520469B1 (en) * 2015-09-15 2016-12-13 International Business Machines Corporation Fabrication of fin structures having high germanium content
US9455347B1 (en) * 2015-12-04 2016-09-27 International Business Machines Corporation Mandrel removal last in lateral semiconductor growth and structure for same
US9711617B2 (en) * 2015-12-09 2017-07-18 International Business Machines Corporation Dual isolation fin and method of making
US9601385B1 (en) * 2016-01-27 2017-03-21 International Business Machines Corporation Method of making a dual strained channel semiconductor device
US10068920B2 (en) * 2016-04-14 2018-09-04 Globalfoundries Inc. Silicon germanium fins on insulator formed by lateral recrystallization
US10074720B2 (en) * 2016-05-20 2018-09-11 International Business Machines Corporation Digital alloy vertical lamellae finfet with current flow in alloy layer direction
US10297555B2 (en) * 2016-07-29 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having crown-shaped semiconductor strips and recesses in the substrate from etched dummy fins
US10109646B1 (en) 2017-06-05 2018-10-23 Qualcomm Incorporated Selectively recessing trench isolation in three-dimensional (3D) transistors to vary channel structure exposures from trench isolation to control drive strength
US10297493B2 (en) * 2017-07-05 2019-05-21 Micron Technology, Inc. Trench isolation interfaces
US10068902B1 (en) 2017-09-26 2018-09-04 Globalfoundries Inc. Integrated circuit structure incorporating non-planar field effect transistors with different channel region heights and method
CN111164761A (zh) * 2017-12-27 2020-05-15 英特尔公司 具有电介质材料之上的高密度沟道半导体的晶体管

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US7196380B2 (en) 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
US7544994B2 (en) 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
US7655989B2 (en) 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US7709893B2 (en) 2007-01-31 2010-05-04 Infineon Technologies Ag Circuit layout for different performance and method
US7560785B2 (en) 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
EP2073267A1 (en) 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8169025B2 (en) 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US8674449B2 (en) 2011-09-08 2014-03-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
CN103000664B (zh) * 2011-09-08 2015-12-16 中国科学院微电子研究所 半导体器件及其制造方法
WO2013095443A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Semiconductor devices having three-dimensional bodies with modulated heights
US8361894B1 (en) 2012-04-04 2013-01-29 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with different fin heights

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170051518A (ko) * 2014-09-12 2017-05-11 어플라이드 머티어리얼스, 인코포레이티드 자기 정렬식 대체 핀 형성
CN107078060A (zh) * 2014-09-12 2017-08-18 应用材料公司 自对准置换鳍片的形成
CN107078060B (zh) * 2014-09-12 2021-04-02 应用材料公司 自对准置换鳍片的形成
KR102370595B1 (ko) 2014-09-12 2022-03-03 어플라이드 머티어리얼스, 인코포레이티드 자기 정렬식 대체 핀 형성
CN106158971A (zh) * 2015-05-14 2016-11-23 格罗方德半导体公司 使鳍具有不同鳍高度并且没有构形的方法和结构
CN106158971B (zh) * 2015-05-14 2019-06-04 格罗方德半导体公司 使鳍具有不同鳍高度并且没有构形的方法和结构
CN109427791A (zh) * 2017-08-30 2019-03-05 三星电子株式会社 半导体器件
CN109427791B (zh) * 2017-08-30 2023-07-04 三星电子株式会社 半导体器件
CN109473478A (zh) * 2017-09-07 2019-03-15 格芯公司 具有介电隔离的多鳍高度

Also Published As

Publication number Publication date
US20140357034A1 (en) 2014-12-04
CN104218086B (zh) 2017-04-12
US9105723B2 (en) 2015-08-11
US9331201B2 (en) 2016-05-03
US20140353752A1 (en) 2014-12-04

Similar Documents

Publication Publication Date Title
CN104218086B (zh) 具有共面形貌的多高度finfet
US10790354B2 (en) Self-aligned gate edge and local interconnect
US11081482B2 (en) Fabrication of vertical fin field effect transistors having top air spacers and a self aligned top junction
US10600693B2 (en) Fabrication of a vertical fin field effect transistor with reduced dimensional variations
US10084041B2 (en) Method and structure for improving FinFET with epitaxy source/drain
US9716158B1 (en) Air gap spacer between contact and gate region
CN106463536B (zh) 具有带有经掺杂的子鳍部区域的ω形鳍部的非平面半导体器件及其制造方法
US10374090B2 (en) Replacement body FinFET for improved junction profile with gate self-aligned junctions
US20110248326A1 (en) Structure and method to integrate embedded dram with finfet
US20190164964A1 (en) Finfet device and method for fabricating the same
US8969963B2 (en) Vertical source/drain junctions for a finFET including a plurality of fins
US20140291761A1 (en) Asymmetric Spacers
US20190140053A1 (en) Vertical transistors with multiple gate lengths
US9048123B2 (en) Interdigitated finFETs
WO2018063192A1 (en) Transistors with lattice matched gate structure
CN111668309A (zh) 具有扩散阻挡间隙件部分的场效应晶体管
US10290738B2 (en) Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171102

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171102

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right