JPS61129824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61129824A JPS61129824A JP25015784A JP25015784A JPS61129824A JP S61129824 A JPS61129824 A JP S61129824A JP 25015784 A JP25015784 A JP 25015784A JP 25015784 A JP25015784 A JP 25015784A JP S61129824 A JPS61129824 A JP S61129824A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に表面部に結
晶欠陥の無い不純物導入領域の形成方法に関する。
晶欠陥の無い不純物導入領域の形成方法に関する。
アナログ信号を処理する半導体集積回路装置（アナログ
ＩＣ）は主としてバイポーラ型の半導体ｉｃによって構
成される。
ＩＣ）は主としてバイポーラ型の半導体ｉｃによって構
成される。
該アナログＩＣにおいては、該ＩＣを構成する半導体素
子から発生するノイズによってＰＦ ［Ｃの性能や信頼
性の低下が生じ易いが、特に微少アナログ信号の増幅を
行うプリアンプ回路等においてはこれを構成するバイポ
ーラトランジスタで発生するノイズが該回路の性能及び
信頼性を著しく低下せしめる。そこでノイズ発生の少な
いバイポーラトランジスタの形成方法が要望されている
。
子から発生するノイズによってＰＦ ［Ｃの性能や信頼
性の低下が生じ易いが、特に微少アナログ信号の増幅を
行うプリアンプ回路等においてはこれを構成するバイポ
ーラトランジスタで発生するノイズが該回路の性能及び
信頼性を著しく低下せしめる。そこでノイズ発生の少な
いバイポーラトランジスタの形成方法が要望されている
。
従来上記アナログＩｃに配設されるバイポーラトランジ
スタは、第３図（ａ）乃至（ｅｌの工程断面図に示すよ
うな方法で形成されていた。
スタは、第３図（ａ）乃至（ｅｌの工程断面図に示すよ
うな方法で形成されていた。
即ち第３図（ａｌに示すように、
従来の方法においては、例えば通常の選択酸化（ＬＯＧ
Ｏ３）法によって形成されたフィールド酸化膜３により
分離されたエピタキシャル層よりなる口型コレクタ領域
４及びコレクタ・コンタク上領域５上に、層間の絶縁機
能を果たすに充分な厚さ例えば４０００人程度０厚さの
二酸化シリコン（Ｓｉｎｇ）よりなる下層絶縁膜６を最
初に形成する。
Ｏ３）法によって形成されたフィールド酸化膜３により
分離されたエピタキシャル層よりなる口型コレクタ領域
４及びコレクタ・コンタク上領域５上に、層間の絶縁機
能を果たすに充分な厚さ例えば４０００人程度０厚さの
二酸化シリコン（Ｓｉｎｇ）よりなる下層絶縁膜６を最
初に形成する。
なお図中、１はｐ型シリコン基板、２はｎ゛型埋没層を
示す。
示す。
次いで第３図中）に示すように、
該基板上にレジスト膜７を形成し、該レジスト膜７にベ
ース形成領域の上部を表出する開孔即ちベース窓８を形
成しくベース窓開き）、該ベース窓８を介し前記ＳｉＯ
２下層絶縁膜６を通して、１５０〜２００ＫｅＶ程度の
高加速エネルギーでＩＸｌＸｌｏｌｓＣｌ”程度の硼素
（Ｂ゛）をイオン注入する。
ース形成領域の上部を表出する開孔即ちベース窓８を形
成しくベース窓開き）、該ベース窓８を介し前記ＳｉＯ
２下層絶縁膜６を通して、１５０〜２００ＫｅＶ程度の
高加速エネルギーでＩＸｌＸｌｏｌｓＣｌ”程度の硼素
（Ｂ゛）をイオン注入する。
１０９は硼素注入領域を示す。
次いで第３図（Ｃ１に示すように、
レジスト膜７を除去した後、該基板を窒素中で例えば１
１５０℃程度の温度で所定の時間加熱し、上記注入硼素
を活性化再分布せしめて例えば１μｍ程度の深さのｐ型
ベース領域９を形成する。（ベースアニール） なおこのベースアニール処理では上記イオン注入のダメ
ージによってベース領域９の表面部に生じた結晶欠陥り
は消滅しない。
１５０℃程度の温度で所定の時間加熱し、上記注入硼素
を活性化再分布せしめて例えば１μｍ程度の深さのｐ型
ベース領域９を形成する。（ベースアニール） なおこのベースアニール処理では上記イオン注入のダメ
ージによってベース領域９の表面部に生じた結晶欠陥り
は消滅しない。
次いで第３図＋ｄ）に示すように、
ＳｉＯ□下層絶縁１１１６にエミッタ形成用窓１０ａ及
びコレクタ・コンタクト形成用窓１０ｂを形成し、次い
で該ＳｉＯ□下層絶縁膜６をマスクにし、例えば不純物
に３臭化燐（ＰＢｒｓ）を用い、キャリア・ガスに酸化
性のガスを用いる通常のガス拡散手段により、該ベース
領域９内に例えば８０００人程度０深さのｎ＋型エミッ
タ領域１１を、またｎ型コレクタ・コンタクト領域５に
同様の深さのｎ°型コレ、フタ・コンタクト領域１２を
それぞれ形成する。
びコレクタ・コンタクト形成用窓１０ｂを形成し、次い
で該ＳｉＯ□下層絶縁膜６をマスクにし、例えば不純物
に３臭化燐（ＰＢｒｓ）を用い、キャリア・ガスに酸化
性のガスを用いる通常のガス拡散手段により、該ベース
領域９内に例えば８０００人程度０深さのｎ＋型エミッ
タ領域１１を、またｎ型コレクタ・コンタクト領域５に
同様の深さのｎ°型コレ、フタ・コンタクト領域１２を
それぞれ形成する。
なおこの際ｎ°型エミッタ領域１１及びｎ゛型コレクタ
・コンタクト領域１２上には新たに絶縁膜として機能す
るのに充分な厚さのＳｉｎｇ下層絶縁膜１０６が形成さ
れる。
・コンタクト領域１２上には新たに絶縁膜として機能す
るのに充分な厚さのＳｉｎｇ下層絶縁膜１０６が形成さ
れる。
次いで第３図（ｅｌに示すように、通常のりソグラフィ
手段を用いて上記Ｓｉｎｇ下層絶縁膜６及びＳｉＯ２下
層絶縁膜１０６にエミッタ・コンタクト窓１３ａ、ベー
ス・コンタクト窓１３ｂ及びコレクタ・コンタクト窓１
３ｃを形成し、蒸着法等により該主面上にアルミニウム
等の配線材料層を形成し、リソグラフィ手段により該配
線層のパターンニングを行って、エミッタ配！１４ａ、
ヘース配ｗｐ１４ｂ、コレクタ配線１４Ｃを形成する方
法であった。
手段を用いて上記Ｓｉｎｇ下層絶縁膜６及びＳｉＯ２下
層絶縁膜１０６にエミッタ・コンタクト窓１３ａ、ベー
ス・コンタクト窓１３ｂ及びコレクタ・コンタクト窓１
３ｃを形成し、蒸着法等により該主面上にアルミニウム
等の配線材料層を形成し、リソグラフィ手段により該配
線層のパターンニングを行って、エミッタ配！１４ａ、
ヘース配ｗｐ１４ｂ、コレクタ配線１４Ｃを形成する方
法であった。
然し上記従来方法においては、ベース領域形成の際のイ
オン注入が前述したように厚い下層絶縁膜を通し高加速
エネルギーでなされるため、該イオン打ち込みの際のダ
メージによって該ベース領域の表面部に結晶欠陥りが多
量に形成され、該結晶欠陥にキャリアがトラップされる
ことによって生ずる電流のゆらぎや、該結晶欠陥によっ
て生ずるベース−エミッタ間のリーク電流の増大等によ
って、ノイズ・レベルが増大するという問題を生ずる。
オン注入が前述したように厚い下層絶縁膜を通し高加速
エネルギーでなされるため、該イオン打ち込みの際のダ
メージによって該ベース領域の表面部に結晶欠陥りが多
量に形成され、該結晶欠陥にキャリアがトラップされる
ことによって生ずる電流のゆらぎや、該結晶欠陥によっ
て生ずるベース−エミッタ間のリーク電流の増大等によ
って、ノイズ・レベルが増大するという問題を生ずる。
上記問題点の解決は、絶縁膜によって画定表出された素
子が形成される領域の一導電型半導体基体面に、第１の
熱酸化処理によって層間絶縁膜として機能する厚さより
も薄い酸化シリコン膜を形成し、該酸化シリコン膜上か
ら該酸化シリコン膜を通して該一導電型半導体基体内に
選択的に反対導電型不純物をイオン注入して該基体内に
反対導電型不純物導入領域を形成した後、第２の熱酸化
処理により該酸化シリコン膜を層間絶縁膜として必要な
所定の厚さまで成長せしめる工程を存する本発明による
半導体装置の製造方法によって達成される。
子が形成される領域の一導電型半導体基体面に、第１の
熱酸化処理によって層間絶縁膜として機能する厚さより
も薄い酸化シリコン膜を形成し、該酸化シリコン膜上か
ら該酸化シリコン膜を通して該一導電型半導体基体内に
選択的に反対導電型不純物をイオン注入して該基体内に
反対導電型不純物導入領域を形成した後、第２の熱酸化
処理により該酸化シリコン膜を層間絶縁膜として必要な
所定の厚さまで成長せしめる工程を存する本発明による
半導体装置の製造方法によって達成される。
〔作用〕
即ち本発明の方法においては、イオン注入によって不純
物導入領域を形成しようとする半導体基体面に、先ず第
１の熱酸化処理により層間絶縁膜として機能する厚さよ
りも薄く、且つイオン注入に際してのダメージ緩衝効果
を有する厚さの二酸化シリコン膜を形成し、該薄い二酸
化シリコン膜を通して該基体面に低い加速エネルギーで
不純物をイオン注入して不純物導入領域を形成すること
によって、該イオン注入のダメージを減少させて該不純
物導入領域表面部に形成される結晶欠陥を減少せしめ、
更に第２の熱酸化処理によって前記薄い二酸化シリコン
膜を層間の絶縁膜として機能するのに充分な厚さまで成
長させることによって、上記不純物導入領域表面部の結
晶欠陥形成領域を該二酸化シリコン膜内に吸収せしめる
ものである。
物導入領域を形成しようとする半導体基体面に、先ず第
１の熱酸化処理により層間絶縁膜として機能する厚さよ
りも薄く、且つイオン注入に際してのダメージ緩衝効果
を有する厚さの二酸化シリコン膜を形成し、該薄い二酸
化シリコン膜を通して該基体面に低い加速エネルギーで
不純物をイオン注入して不純物導入領域を形成すること
によって、該イオン注入のダメージを減少させて該不純
物導入領域表面部に形成される結晶欠陥を減少せしめ、
更に第２の熱酸化処理によって前記薄い二酸化シリコン
膜を層間の絶縁膜として機能するのに充分な厚さまで成
長させることによって、上記不純物導入領域表面部の結
晶欠陥形成領域を該二酸化シリコン膜内に吸収せしめる
ものである。
かくて不純物導入領域即ち活性領域面に形成される結晶
欠陥は大幅に減少し、該半導体装置のノイズ特性が改善
される。
欠陥は大幅に減少し、該半導体装置のノイズ特性が改善
される。
以下本発明の方法を一実施例について、第１図（ａ）乃
至ｆｇｌに示す工程断面図、及び第２図に示す該実施例
の方法により形成したバイポーラＩＣの出力ノイズ・レ
ベルの分布図を参照して具体的に説明する。
至ｆｇｌに示す工程断面図、及び第２図に示す該実施例
の方法により形成したバイポーラＩＣの出力ノイズ・レ
ベルの分布図を参照して具体的に説明する。
第１図（ａｌ参照
本発明の方法により例えばｎｐｎ型のバイポーラｒＣを
形成するに際しては、ｐ型のシリコン基板１面にｎ°型
埋没層２が形成され、その上部にフィールド酸化膜３に
よって分離されたｎ型シリコン・エピタキシャル層から
なるｎ型コレクタ領域４とｎ型コレクタ・コンタクト領
域５とが形成されてなり、ｎ型コレクタ領域４とｎ型コ
レクタ・コンタクトｊＩ域５の表面が露出された被処理
半導体基板を用いる。
形成するに際しては、ｐ型のシリコン基板１面にｎ°型
埋没層２が形成され、その上部にフィールド酸化膜３に
よって分離されたｎ型シリコン・エピタキシャル層から
なるｎ型コレクタ領域４とｎ型コレクタ・コンタクト領
域５とが形成されてなり、ｎ型コレクタ領域４とｎ型コ
レクタ・コンタクトｊＩ域５の表面が露出された被処理
半導体基板を用いる。
第１図（ｂｌ参照
そして先ず通常の熱酸化手段により、ｎ型コレクタ領域
４及びｎ型コレクタ・コンタクト領域５上に５００〜１
０００人程度の薄いダメージ緩衝用ＳｉＯ□膜１５を形
成する。
４及びｎ型コレクタ・コンタクト領域５上に５００〜１
０００人程度の薄いダメージ緩衝用ＳｉＯ□膜１５を形
成する。
第１図（Ｃ）参照
次いで該基板上にベース領域形成用の開孔１６を有する
レジスト膜１７を形成し、 該レジスト膜１７の開孔１６を介し、前記薄いダメージ
緩衝用５ｉＯｔ膜１５を通してコレクタ領域４内に５０
〜６０ＫｅＶ程度の低い加速エネルギーで、１ｘｌＯ”
ａｌｌ−”程度の注入密度で硼素（Ｂ゛）をイオン注
入する。ここで１０９は硼素注入領域を示す。
レジスト膜１７を形成し、 該レジスト膜１７の開孔１６を介し、前記薄いダメージ
緩衝用５ｉＯｔ膜１５を通してコレクタ領域４内に５０
〜６０ＫｅＶ程度の低い加速エネルギーで、１ｘｌＯ”
ａｌｌ−”程度の注入密度で硼素（Ｂ゛）をイオン注
入する。ここで１０９は硼素注入領域を示す。
第１図（ｄｌ参照
次いでレジスト膜１７を除去した後、該基板を乾燥窒素
雰囲気内で例えば１１５０℃程度の温度で所定の時間加
熱して、上記注入硼素を活性化再分布せしめて深さ例え
ば１μｍ程度のｐ型ベース領域９を形成する。
雰囲気内で例えば１１５０℃程度の温度で所定の時間加
熱して、上記注入硼素を活性化再分布せしめて深さ例え
ば１μｍ程度のｐ型ベース領域９を形成する。
なお該ベース領域９の表面部に上記イオン注入の際の硼
素イオンの衝撃によって形成される結晶欠陥りは、上記
のようにイオン注入に際しての加速エネルギーが小さい
ので、従来に比べて大幅に減少する。
素イオンの衝撃によって形成される結晶欠陥りは、上記
のようにイオン注入に際しての加速エネルギーが小さい
ので、従来に比べて大幅に減少する。
第１図（ｅｌ参照
次いで該基板を加湿酸素雰囲気中で１０００℃程度の温
度で所定の時間加熱し、該ベース領域９及びコレクタ・
コンタクト領域５上の薄いダメージ緩衝用Ｓｉｎ、膜１
５を充分な絶縁耐力を有する厚さ例えば４０００人程度
Ｏ５ｉ（ｈ下層絶縁膜１１５に成長させる。
度で所定の時間加熱し、該ベース領域９及びコレクタ・
コンタクト領域５上の薄いダメージ緩衝用Ｓｉｎ、膜１
５を充分な絶縁耐力を有する厚さ例えば４０００人程度
Ｏ５ｉ（ｈ下層絶縁膜１１５に成長させる。
なおこの際ベース領域９表面部の前記イオン注入により
結晶欠陥りが形成されていた領域は、上記下層絶縁膜１
１５内に吸収されるので、該ベース領域表面部の結晶欠
陥は殆ど皆無になる。
結晶欠陥りが形成されていた領域は、上記下層絶縁膜１
１５内に吸収されるので、該ベース領域表面部の結晶欠
陥は殆ど皆無になる。
第１図＜ｎ参照
次いで従来通りＳｉｎｇ下層絶縁膜１１５にエミッタ領
域形成用窓１０ａ及びコレクタ・コンタクト領域形成用
窓１０ｂを形成し、 次いで該ＳｉＯ□下層絶縁膜１１５をマスクにし、例え
ば不純物に３臭化燐（ＰＢｒ３）用い、キャリア・ガス
に酸化性のガスを用いる通常のガス拡散手段により、該
ベース右頁域９内に例えば８０００人程度０深さのｎ゛
型エミッタ領域１１を、またｎ型コレクタ・コンタクト
領域５に同様の深さのｎ゛型コレクタ・コンタクト領域
１２をそれぞれ形成する。
域形成用窓１０ａ及びコレクタ・コンタクト領域形成用
窓１０ｂを形成し、 次いで該ＳｉＯ□下層絶縁膜１１５をマスクにし、例え
ば不純物に３臭化燐（ＰＢｒ３）用い、キャリア・ガス
に酸化性のガスを用いる通常のガス拡散手段により、該
ベース右頁域９内に例えば８０００人程度０深さのｎ゛
型エミッタ領域１１を、またｎ型コレクタ・コンタクト
領域５に同様の深さのｎ゛型コレクタ・コンタクト領域
１２をそれぞれ形成する。
なおこの際ｎ゛型エミフタ領域１１及びｎ４型コ ル
クタ・コンタクト領域１２上には新たに絶縁膜として機
能するのに充分な厚さのＳｉＯ□下層絶縁膜２１５が形
成される。
クタ・コンタクト領域１２上には新たに絶縁膜として機
能するのに充分な厚さのＳｉＯ□下層絶縁膜２１５が形
成される。
第１図（ｇｌ参照
次いで従来同様通常のリングラフィ手段を用いて上記Ｓ
ｉＯ２下層絶縁膜１１５及び２１５にエミッタ・コンタ
クト窓１３ａ、ベース・コンタクト窓１３ｂ及びコレク
タ・コンタクト窓１３ｃを形成し、蒸着法等により該主
面上にアルミニウム等の配線材料層を形成し、リソグラ
フィ手段により該配線材料層のパターンニングを行って
、エミッタ配線１４ａ１ベース配線１４ｂ、コレクタ配
線１４ｃを形成する。
ｉＯ２下層絶縁膜１１５及び２１５にエミッタ・コンタ
クト窓１３ａ、ベース・コンタクト窓１３ｂ及びコレク
タ・コンタクト窓１３ｃを形成し、蒸着法等により該主
面上にアルミニウム等の配線材料層を形成し、リソグラ
フィ手段により該配線材料層のパターンニングを行って
、エミッタ配線１４ａ１ベース配線１４ｂ、コレクタ配
線１４ｃを形成する。
上記実施例においては本発明をベース領域の形成に適用
している。
している。
このようにして形成したベース領域は前述したように、
イオン注入エネルギーの低減によるダメージの減少効果
と、第２の熱酸化処理における結晶欠陥の酸化膜中への
吸収効果とによって、表面部の結晶欠陥は大幅に減少さ
れる。その結果該バイポーラ型半導体装置の出力ノイズ
は第２図に示すように、従来に比べ減少し且つ安定する
。
イオン注入エネルギーの低減によるダメージの減少効果
と、第２の熱酸化処理における結晶欠陥の酸化膜中への
吸収効果とによって、表面部の結晶欠陥は大幅に減少さ
れる。その結果該バイポーラ型半導体装置の出力ノイズ
は第２図に示すように、従来に比べ減少し且つ安定する
。
第２図の出力ノイズ分布図において、縦軸Ｎｌは出力ノ
イズ・レベル、横軸は製造ロフトを示し、製造ロフト中
入、〜ＡＺＯは従来の方法によるロフト、Ｂ＋”’Ｂｚ
。は上記実施例によるロフトである。
イズ・レベル、横軸は製造ロフトを示し、製造ロフト中
入、〜ＡＺＯは従来の方法によるロフト、Ｂ＋”’Ｂｚ
。は上記実施例によるロフトである。
同図により、本発明の方法によれば一８８ｄＢ近傍の従
来より低いノイズ・レベルを育するバイポーラ型半導体
装置が、安定して得られることが明瞭である。
来より低いノイズ・レベルを育するバイポーラ型半導体
装置が、安定して得られることが明瞭である。
以上説明のように本発明の方法によれば、結晶欠陥の非
常に少ない活性領域が形成できるので、ノイズ・レベル
が特に問題になるアナログ［Ｃ等の製造歩留り及び信頼
性の向上が図れる。
常に少ない活性領域が形成できるので、ノイズ・レベル
が特に問題になるアナログ［Ｃ等の製造歩留り及び信頼
性の向上が図れる。
第１図（ａ）乃至（幻はバイポーラＩＣ形成の際の本発
明の一実施例を示す工程断面図、 第２図は実施例の方法により形成したバイポーラＩＣの
出力ノイズ・レベルの分布図、 “第３図（ａｌ
乃至ｔｅｌは従来方法の工程断面図である。 図において、 １はｐ型のシリコン基板、 ２はｎ゛型埋没層２． ３はフィールド酸化膜、 ４はｎ型コレクタ領域、 ５はｎ型コレクタ・コンタクト領域、 ９はｐ型ベース領域、 １０ａはエミッタ領域形成用窓、 １０ｂはコレクタ・コンタクト領域形成用窓、１１はｎ
′″型エ主エミツタ領 域２はｎ゛型コレクタ・コンタクト領域、１３ａ、 １
３ｂ、 １３ｃはコンタクト窓、１４ａ＋ １４ｂ＋
１４ｃは配線、 １５は薄いダメージ緩衝用 二酸化シリコン絶縁膜、 １６はヘース領域形成用開孔、 １７はレジスト膜、 １１５及び２１５は二酸化シリコン下層絶縁膜、Ｄは結
晶欠陥 を示す。 ￥−Ｉ酊
明の一実施例を示す工程断面図、 第２図は実施例の方法により形成したバイポーラＩＣの
出力ノイズ・レベルの分布図、 “第３図（ａｌ
乃至ｔｅｌは従来方法の工程断面図である。 図において、 １はｐ型のシリコン基板、 ２はｎ゛型埋没層２． ３はフィールド酸化膜、 ４はｎ型コレクタ領域、 ５はｎ型コレクタ・コンタクト領域、 ９はｐ型ベース領域、 １０ａはエミッタ領域形成用窓、 １０ｂはコレクタ・コンタクト領域形成用窓、１１はｎ
′″型エ主エミツタ領 域２はｎ゛型コレクタ・コンタクト領域、１３ａ、 １
３ｂ、 １３ｃはコンタクト窓、１４ａ＋ １４ｂ＋
１４ｃは配線、 １５は薄いダメージ緩衝用 二酸化シリコン絶縁膜、 １６はヘース領域形成用開孔、 １７はレジスト膜、 １１５及び２１５は二酸化シリコン下層絶縁膜、Ｄは結
晶欠陥 を示す。 ￥−Ｉ酊
Claims (1)
- 絶縁膜によって画定された素子が形成される領域の一導
電型半導体基体面に、第１の熱酸化処理によって層間絶
縁膜として機能する厚さよりも薄い酸化シリコン膜を形
成し、該酸化シリコン膜上から該酸化シリコン膜を通し
て該一導電型半導体基体内に選択的に反対導電型不純物
をイオン注入して該基体内に反対導電型不純物導入領域
を形成した後、第２の熱酸化処理により該酸化シリコン
膜を層間絶縁膜として必要な所定の厚さまで成長せしめ
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25015784A JPS61129824A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25015784A JPS61129824A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129824A true JPS61129824A (ja) | 1986-06-17 |
Family
ID=17203669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25015784A Pending JPS61129824A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129824A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268264A (ja) * | 1987-04-24 | 1988-11-04 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424269A (en) * | 1977-07-26 | 1979-02-23 | Hitachi Ltd | Catalytic reactor |
-
1984
- 1984-11-27 JP JP25015784A patent/JPS61129824A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424269A (en) * | 1977-07-26 | 1979-02-23 | Hitachi Ltd | Catalytic reactor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63268264A (ja) * | 1987-04-24 | 1988-11-04 | Nec Yamagata Ltd | 半導体装置の製造方法 |
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