JPS5893342A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5893342A JPS5893342A JP19221381A JP19221381A JPS5893342A JP S5893342 A JPS5893342 A JP S5893342A JP 19221381 A JP19221381 A JP 19221381A JP 19221381 A JP19221381 A JP 19221381A JP S5893342 A JPS5893342 A JP S5893342A
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- Japan
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- grooves
- groove
- width
- insulating film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置の製造方法に係シ、特に、素子間
を容易かつ確実に分離でするようにした製造方法に関す
る。
を容易かつ確実に分離でするようにした製造方法に関す
る。
発明の技術的背景
Ｌ８Ｉ 、 ＶＬＳＩの集積回路の製造には、１つのチ
、ｆ内に集積された多数の素子を互いに電気的に絶縁あ
るいは分離することが必要である。従来、このような分
離に轟うでは、一般に酸化膜分離法が採用されている。
、ｆ内に集積された多数の素子を互いに電気的に絶縁あ
るいは分離することが必要である。従来、このような分
離に轟うでは、一般に酸化膜分離法が採用されている。
第１図は酸化膜分離法を説明するための図である。この
方法では同図（ａ）に示すように素子形成前に素子形成
領域をシリコン窒化膜Ｊで被った状態でシリコン基板２
を酸化し、同図（ｂ）に示すように分離用の酸化膜１を
形成する。
方法では同図（ａ）に示すように素子形成前に素子形成
領域をシリコン窒化膜Ｊで被った状態でシリコン基板２
を酸化し、同図（ｂ）に示すように分離用の酸化膜１を
形成する。
このような酸化膜分離法の欠点としては（１）パーｌｒ
−り４のＭ生、（２）バードヘッド５の発生、（３）シ
リコン基板への欠陥の導入、などが知られている。バー
ドビークは、分離用酸化膜形成中における横方向への酸
化がその原因でＴｏシ、／４−ドビークの分だけ素子領
域に利用できる有効面積が低下し集積度上の大きな障害
となっている。ノ櫂−ドヘＶドも、その原因は横方向へ
Ｏ酸化にある。バードヘッドは露光技術によるレジスト
ノ々ターンの形成の精度を低下させ、又配線の信頼性に
も問題を来たす。これまで酸化膜分除法の欠点を克服す
るために多数の提案がなされているが、十分に効果的な
提案のないのが現状でめる。たとえば、提案されている
代表的なものとして、第２図（ａ）に示すように、シリ
コン基板１１に溝１２を切シ、その溝１１に堆積絶縁膜
ＪＪを埋め込み、同図（ｂ）に示すように何らかの方法
で溝Ｊ２の部分にのみ絶＊ＩＡ１：Ｉを残す方法が提案
されているが、この方法では同図（ｂ）に示すように溝
幅の小さい溝Ｘでは絶縁膜ＪＪを平坦に堀め込むことが
できるが、震幅の大きい溝Ｙでは完全に埋め込むことが
困難であシ、分離用の領域の幅が一様でないＬ８Ｉ 、
ＶＬＳＩの製造には適用できなかった。
−り４のＭ生、（２）バードヘッド５の発生、（３）シ
リコン基板への欠陥の導入、などが知られている。バー
ドビークは、分離用酸化膜形成中における横方向への酸
化がその原因でＴｏシ、／４−ドビークの分だけ素子領
域に利用できる有効面積が低下し集積度上の大きな障害
となっている。ノ櫂−ドヘＶドも、その原因は横方向へ
Ｏ酸化にある。バードヘッドは露光技術によるレジスト
ノ々ターンの形成の精度を低下させ、又配線の信頼性に
も問題を来たす。これまで酸化膜分除法の欠点を克服す
るために多数の提案がなされているが、十分に効果的な
提案のないのが現状でめる。たとえば、提案されている
代表的なものとして、第２図（ａ）に示すように、シリ
コン基板１１に溝１２を切シ、その溝１１に堆積絶縁膜
ＪＪを埋め込み、同図（ｂ）に示すように何らかの方法
で溝Ｊ２の部分にのみ絶＊ＩＡ１：Ｉを残す方法が提案
されているが、この方法では同図（ｂ）に示すように溝
幅の小さい溝Ｘでは絶縁膜ＪＪを平坦に堀め込むことが
できるが、震幅の大きい溝Ｙでは完全に埋め込むことが
困難であシ、分離用の領域の幅が一様でないＬ８Ｉ 、
ＶＬＳＩの製造には適用できなかった。
発明の目的
本発明は堆積絶縁膜の堀込みを利用しながらどのような
幅の分離領域でありても平坦に埋め込むことができ、さ
らに一時にバードビークや欠陥の発生を防止できる 半
導体装置の製造方法を提供することを目的としている。
幅の分離領域でありても平坦に埋め込むことができ、さ
らに一時にバードビークや欠陥の発生を防止できる 半
導体装置の製造方法を提供することを目的としている。
発明の概要および効果
第３図を用いて、不発明の詳細な説明する。
本発明では、溝幅の狭い溝には絶縁膜を平坦に埋め込む
ことができることに着目し、幅の広い埋め込みが必要な
部分については２段階の１鴨を用いて絶縁膜を埋め込む
方法を採っている。
ことができることに着目し、幅の広い埋め込みが必要な
部分については２段階の１鴨を用いて絶縁膜を埋め込む
方法を採っている。
すなわち、第３図（ａ）に示す半導体基板３０１０ム部
分に絶縁膜を埋め込む場合を例にとると、まず、同図伽
）に示すように平坦な堰め込みが可能な幅の一溝ｓｅｘ
をある間隔で形成する。上記間隔の大きさも平坦な埋め
込みが可能な溝の幅よシ小さくする０次に、気相成長法
などで絶縁膜を表面に形成し、同図（１１）に示すよう
ｔｉｃｍｓｏｘ内に絶縁膜３０３を亀め込む０次に１同
図（（１） Ｋ示すようにＡの部４以外の部分を選択的
にレジスト膜などの膜８０４で被膜する０次に、この被
膜をｉスフとして、露出している基板部分ｘｏｉをエツ
チングする。その結果、同図←）に示すように平坦な埋
め込みが可熊な幅をもつた１１３０６が形成される。最
後に、同図（・）に示すように上記溝３０６内に絶縁膜
３０７を埋め込む。このようにして幅の広い部分にも゛
絶縁膜を平坦に埋め込むようにしているのである。１ａ
ｔこの唱台、＠ｓｏ２の幅を１．５μｍ以下に設定する
ことによって完全に平坦な埋め込みを実施できる。
分に絶縁膜を埋め込む場合を例にとると、まず、同図伽
）に示すように平坦な堰め込みが可能な幅の一溝ｓｅｘ
をある間隔で形成する。上記間隔の大きさも平坦な埋め
込みが可能な溝の幅よシ小さくする０次に、気相成長法
などで絶縁膜を表面に形成し、同図（１１）に示すよう
ｔｉｃｍｓｏｘ内に絶縁膜３０３を亀め込む０次に１同
図（（１） Ｋ示すようにＡの部４以外の部分を選択的
にレジスト膜などの膜８０４で被膜する０次に、この被
膜をｉスフとして、露出している基板部分ｘｏｉをエツ
チングする。その結果、同図←）に示すように平坦な埋
め込みが可熊な幅をもつた１１３０６が形成される。最
後に、同図（・）に示すように上記溝３０６内に絶縁膜
３０７を埋め込む。このようにして幅の広い部分にも゛
絶縁膜を平坦に埋め込むようにしているのである。１ａ
ｔこの唱台、＠ｓｏ２の幅を１．５μｍ以下に設定する
ことによって完全に平坦な埋め込みを実施できる。
鈍明の実施例
第４図を用いて本発明の詳細な説明する。
第４図（ａ）に示すように比抵抗５−のＰ型（１００）
シリコン基板４０１の素子分離領域に間隔が１５μｍで
幅が１４５μｍのレジストノ々ターン４０２を光ｍｔ技
術を用いて形成した。次に、反応性イオンエツチング技
術を用いて同図（ｂ）に示すように深さ１／＃！ｎの溝
ｉｏｓをシリコン基板４０１に形成した０次に、同図（
、）に示すように気相成長技術を用いて厚み２珈のシリ
コン酸化膜４０４を全面に堆積させた。次にスピンコー
ド法を用いてＰＭＡＨレジスト（Ｊ、Ｖａｅｓ８＠Ｉ
Ｔ會ｃｈｎｏ１１６．１９７９年１９９６ページ）４０
５を厚み１ ｆｉｒｍ形成した。次に、ＰＭＡＲレジス
トとシリコン酸化膜の工、チング速度が等しい条件でＰ
ＭＡＲレジスト４０５とシリコン酸化膜４０４をエツチ
ングして同図（ｄ）に示すようにシリコン基板４０１の
表面を露出させた０次に１光露光技術を用いて同図（・
）に示すように素子形成領域を選択的にレジスト４０６
で被った０次に、反応性イオンエツチング技術を用いて
露出しているシリコン４０７をエツチングして同図（ｆ
）に示すようにシリコン４０’ｌの部分に前記溝４０１
と同−深さの溝４０３′を形成した０次に、気相成長法
を用いて厚み２μｍのシリコン酸化膜４０８を全面に堆
積させた後、スピンコード法を用いて前述のＰＭＡＲレ
ジスト４０９を厚み１７１ｍ形成した。
シリコン基板４０１の素子分離領域に間隔が１５μｍで
幅が１４５μｍのレジストノ々ターン４０２を光ｍｔ技
術を用いて形成した。次に、反応性イオンエツチング技
術を用いて同図（ｂ）に示すように深さ１／＃！ｎの溝
ｉｏｓをシリコン基板４０１に形成した０次に、同図（
、）に示すように気相成長技術を用いて厚み２珈のシリ
コン酸化膜４０４を全面に堆積させた。次にスピンコー
ド法を用いてＰＭＡＨレジスト（Ｊ、Ｖａｅｓ８＠Ｉ
Ｔ會ｃｈｎｏ１１６．１９７９年１９９６ページ）４０
５を厚み１ ｆｉｒｍ形成した。次に、ＰＭＡＲレジス
トとシリコン酸化膜の工、チング速度が等しい条件でＰ
ＭＡＲレジスト４０５とシリコン酸化膜４０４をエツチ
ングして同図（ｄ）に示すようにシリコン基板４０１の
表面を露出させた０次に１光露光技術を用いて同図（・
）に示すように素子形成領域を選択的にレジスト４０６
で被った０次に、反応性イオンエツチング技術を用いて
露出しているシリコン４０７をエツチングして同図（ｆ
）に示すようにシリコン４０’ｌの部分に前記溝４０１
と同−深さの溝４０３′を形成した０次に、気相成長法
を用いて厚み２μｍのシリコン酸化膜４０８を全面に堆
積させた後、スピンコード法を用いて前述のＰＭＡＲレ
ジスト４０９を厚み１７１ｍ形成した。
次に、ＰＭＡＲレジストとシリコン酸化膜のエツチング
速度が等しい条件でＰＭＡＲレジスト４０９とシリコン
酸化Ｊｌｉ ４ ｏ ８をエツチングした０以上の１揚
によりて一同図色）に示すように狭い素子分離領域４１
０にも広い素子分離領域４１１にも平坦に酸化膜４１；
１．４１Ｂを埋め込むことができ友。続いて、全面に加
速電圧１５０ｋＶ、ドースｔｌＸ１０ ／−の条件で
一ロンイオンをイオン注入し九。次に、通常の技術を用
いて素子形成領域にソース領域４１ｇ、ドレイン領域４
１９、ｒ−）酸化膜４１０、ｒ−計電極４２１を形成し
、ＭＯＳ ）ランジスタ４４４．４４１を形成＾１！気
的測定の結果、ＭＯＳ ）ランジスタ４４４゜４４５は
それぞれ正常に動作し、相互間の電気的尋通は完全に防
止されていることが確認された。
速度が等しい条件でＰＭＡＲレジスト４０９とシリコン
酸化Ｊｌｉ ４ ｏ ８をエツチングした０以上の１揚
によりて一同図色）に示すように狭い素子分離領域４１
０にも広い素子分離領域４１１にも平坦に酸化膜４１；
１．４１Ｂを埋め込むことができ友。続いて、全面に加
速電圧１５０ｋＶ、ドースｔｌＸ１０ ／−の条件で
一ロンイオンをイオン注入し九。次に、通常の技術を用
いて素子形成領域にソース領域４１ｇ、ドレイン領域４
１９、ｒ−）酸化膜４１０、ｒ−計電極４２１を形成し
、ＭＯＳ ）ランジスタ４４４．４４１を形成＾１！気
的測定の結果、ＭＯＳ ）ランジスタ４４４゜４４５は
それぞれ正常に動作し、相互間の電気的尋通は完全に防
止されていることが確認された。
なお、上述し九実施例では絶縁膜として酸化膜を用いて
いるが、窒化膜やアルミナなど他の絶縁ｌ［ｔ−利用す
ること４できる。
いるが、窒化膜やアルミナなど他の絶縁ｌ［ｔ−利用す
ること４できる。
第１．図（ａＸｂ）は従来の酸化膜分離法を説明するた
めの図、第２図゛（ａ）伽）は従来の絶縁膜壌込み法を
説明するための図、第３図（ａ）〜＜ｔ）ｈ本発明の詳
細な説明するための図、第４図（ａ）〜０）は本発明方
法の一実施形態を工１！Ｉ［Ｋ＊明するための図である
。 ４０１…シリコン基板、４０１ 、４０８’・・・溝、
４ＪＪ、４Ｊｊ・・・酸化膜。 出願人代理人 弁理士 鈴 江 武 彦１：： 第４図 ＼ ４４４ ４４５
めの図、第２図゛（ａ）伽）は従来の絶縁膜壌込み法を
説明するための図、第３図（ａ）〜＜ｔ）ｈ本発明の詳
細な説明するための図、第４図（ａ）〜０）は本発明方
法の一実施形態を工１！Ｉ［Ｋ＊明するための図である
。 ４０１…シリコン基板、４０１ 、４０８’・・・溝、
４ＪＪ、４Ｊｊ・・・酸化膜。 出願人代理人 弁理士 鈴 江 武 彦１：： 第４図 ＼ ４４４ ４４５
Claims (2)
- （１） 半導体基板の所定部分に一定の幅板下の間隔
で一定の幅板下の第１０溝を設ける工程と、上記第１の
溝に絶縁膜を置込む工程と、前記所定部分以外の部分を
選択的にマスク材で被う工程と、前記マスク材で被われ
ていない半導体基板露出部をエツチングする工程と、上
起工、チングで形成された第２の溝に絶縁膜を鳳込む工
程とを含むことを特徴とする半導体装置の製造方法。 - （２） 前記第１の溝を幅１．５Ａｌｌ以下の間隔で
暢気１．５μｍ以下に設けることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19221381A JPS5893342A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19221381A JPS5893342A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893342A true JPS5893342A (ja) | 1983-06-03 |
Family
ID=16287539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19221381A Pending JPS5893342A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3715092A1 (de) * | 1986-05-09 | 1987-11-12 | Seiko Epson Corp | Verfahren zur herstellung einer halbleiteranordnung |
| US8420453B2 (en) | 2009-08-18 | 2013-04-16 | Samsung Electronics Co., Ltd. | Method of forming active region structure |
-
1981
- 1981-11-30 JP JP19221381A patent/JPS5893342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3715092A1 (de) * | 1986-05-09 | 1987-11-12 | Seiko Epson Corp | Verfahren zur herstellung einer halbleiteranordnung |
| US8420453B2 (en) | 2009-08-18 | 2013-04-16 | Samsung Electronics Co., Ltd. | Method of forming active region structure |
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