JPH0732144B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH0732144B2
JPH0732144B2 JP61237264A JP23726486A JPH0732144B2 JP H0732144 B2 JPH0732144 B2 JP H0732144B2 JP 61237264 A JP61237264 A JP 61237264A JP 23726486 A JP23726486 A JP 23726486A JP H0732144 B2 JPH0732144 B2 JP H0732144B2
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Description

【発明の詳細な説明】 本発明は、少なくとも１つの溝を半導体基板領域の表面
にエッチし、少なくとも１つの半導体回路素子をマスク
を通してのイオン注入（ion implantation）によって前
記の溝の一部に形成するようにした半導体デバイスの製
造方法に関するものである。
この種類の方法は米国特許明細書第4466178号より知ら
れている。この米国特許明細書には、酸化物マスクを使
用して半導体基板に溝をエッチし、しかる後、溝の縁と
その上にある酸化物とを用いて斜め注入により溝壁にド
ープ帯域を形成することが開示されている。次いで、前
記の溝は酸化物で充填される。
この方法では、ドープ帯域は溝の全長にわたって設けら
れる。けれども、溝の壁及びまたは底に、溝の長さの一
部分だけにわたって設けらた局部的に注入されたドープ
領域が望ましいことが屡々ある。最近の集積回路では、
単位表面積当たりの回路素子の数は絶えず増加され、種
々の素子または素子グループ間の分離は、分離材料で充
填されることのある狭い溝によってなされるのが普通で
ある。若し多数の（能動または受動）回路素子が溝壁ま
たは溝底に設けられれば、著しいスペースの節約を得る
ことができる。
けれども、ドープ帯域を、溝全長にわたってではなく、
極めて狭くその幅に比して比較的深い溝に局部的に設け
る場合には、重大な実際上の困難が生じる。注入マスク
としてホトレジストマスクを使用することは自明であ
る。けれども、幅が２μｍかそれ以下で深さが３μｍよ
りも深い溝内に溝底の一部だけに正確に規定されたホト
レジストマスクを残すことは事実上不可能である。溝底
への下方の光の露光によってホトレジストをキュアする
ためには、低い露光量では溝の下方部分は露光されない
かまたは不十分にしか露光されないので、表面近くのマ
スク形成が極めて悪くなるような強い露光量が必要とさ
れる。別の適当な注入マスクは金属マスクである。けれ
ども、このように狭くそして比較的深い溝の壁と底に多
少とも均一な厚さの金属層を設けることがどの程度迄可
能であるかという疑問を別にして、この金属マスクはこ
の場合ホトレジストによってホトエッチングで形成され
ねばならず、再び前述と同じ問題が生じる。
本発明の目的は、特に、イオン注入によって、狭くそし
て比較的深い溝においても、溝壁および／または溝底に
この溝の長さの一部だけにわたって１つまたはそれ以上
のドープ帯域を形成する方法を得ることにある。
本発明は、特に、一時的にだけ入れられる充填材を用い
ることによってこの目的が達成されるという認識に基づ
いたものである。
本発明は、冒頭に記載した種類の方法において、溝を可
溶性の充填材によってその方面迄埋め、次いで、全表面
にわたり、前記の溝の部分では充填材上に位置するマス
キング層を設け、次いで、少なくとも溝の上方で、この
溝の長さの一部にだけわたって、前記のマスキング層に
注入マスクを形成するために少なくとも１つの窓を設
け、次いでこの窓を通して充填材を溶解により溝より除
去し、次いで前記の窓を通してイオン注入を行い、しか
る後注入マスクを除去することを特徴とするものであ
る。
本発明の方法ではホトレジスト部分を溝内および底迄露
光することが避けられるので、前述したような問題は無
くなる。更にまた、使用充填材がホトレジストでも（こ
の方が好ましいことが屡々あるが）、注入マスクの成形
の後にはこの充填材は除去されるので、露光の必要はな
い。溝の上方では、注入マスクは、陰影効果（shadow e
ffect）によって注入に対してマスクする自己支持部分
を有する低い温度で設けられた他の材料例えばスパッタ
されたシリコン層をマスキング層として用いてもよい
が、金属層例えばアルミニウム層を用いる方が好まし
い。
マスキング層は本質的には被覆のない半導体表面上に設
けてもよい。けれども、基板領域に分離層例えば酸化物
層を被覆し、この上にマスキング層を設けるのが普通で
ある。この分離層は、例えば、溝を設けるのにエッチン
グマスクとして使用することもできる。若し分離層が薄
ければ、注入は、例えば溝壁の注入帯域と共に接触帯域
を表面に得るために、この薄い分離層を通して行うこと
もできる。けれども、代わりにこの分離層は、溝と交差
する方向に注入をマスクするような厚さを有してもよ
い。この後者の場合には、注入マスクは、前記のマスキ
ング層によって溝の長さの方向に形成され、分離層によ
って溝と交差する方向に形成される。
溝の側壁への注入を実現するために、この注入は、表面
に対して90°より小さい角度で行わねばならない。けれ
ども、本発明の方法では、溝の底全体または一部の注入
を行うことも可能である。
前述の方法は、若し他のドーピングを他の領域に設ける
べき場合には数回繰返すことができ、この場合、その都
度別の注入マスクが形成される。
以下に本発明を図面の実施例により更に詳しく説明す
る。
図面は線図的なものであり、寸法比は無視してある。断
面の同じ方向の斜線は同じ導電形の半導体領域を示す。
第１図から第７図は、本発明を用いることによって、１
つまたはそれ以上のドープ帯域を、極めて狭くそして比
較的深い溝内に溝長の一部だけにわたって溝壁または溝
底に注入することのできる方法を線図的に示す。
出発原料（第１図参照）は半導体基板領域１で、この実
施例ではｐ形導電シリコン領域である。第１図にはその
２つが見える多数の溝３がこの領域の表面２にエッチさ
れる。例えば幅1.5μｍで深さ４μｍのこれ等の溝は、
リアクティブイオンエッチング（RIE）かその他の方法
により公知のようにしてつくることできる。このような
溝はあらゆる種類の目的に対して形成することができ、
モノリシック集積回路の部分間の分離溝としてよく用い
られる。この実施例では、溝３にスロット上のアパーチ
ャを有する酸化物マスクによりエッチされ、その結果、
溝と溝との間および溝外側の表面２は、約0.5μｍの厚
さを有する酸化シリコン層４で被覆されている。
第２図は第１図のＩ−Ｉにおける断面図を示す。軽い熱
酸化により、溝と底に約20μｍの厚さの酸化物層５が形
成される（第２図参照）。
局部的なドープ帯域が溝壁に注入されることができるよ
うに注入マスクを形成するために、溝は可溶性の充填材
６で表面迄埋められる。この実施例では前記の充填材は
ホトレジストより成る。このホトレジストは、溝が埋め
られて該ホトレジストが中間の表面上に延在するような
量が施される（第３図参照）。次いで、このホトレジス
トの層は、酸化物被覆表面２より完全になくなる迄エッ
チされる。これは例えばCF4,CHF3C2およびArの混合物内
でのプラズマエッチングにより行うことができる。この
時、溝は表面迄ホトレジストで埋められているが、溝間
にはホトレジストは存しない。
このアセンブリは、溝の領域では充填材６上に位置する
マスキング層７で被覆される（第４図参照）。この実施
例では、マスキング層７は厚さ約0.5μｍのアルミニウ
ム層である。充填材６およびマスキング層７には他の材
料を用いてもよいことは言う迄もない。
次いで、少なくとも溝の上方でこの溝の長さの一部だけ
にわたり、第５図に斜視図で断面で示したように、注入
マスクを形成するためにマスキング層７に窓８を設け
る。これは、公知のホトエッチング技法で行うことがで
きる。次いで、充填材６は、窓８を通って溝内に浸透す
る溶剤によって除去され、このためマスキング層７が溝
をブリッジする（第５図参照）。この実施例に用いられ
るホトレジストの溶剤は例えばアセトンでよい。
このようにして得られたマスクを通して、窓８を経て溝
壁および／または溝底にドープ帯域を注入することでき
る。表面２の垂線に対して角度α例えば燐イオンを注入
し、したがって表面に対して90°−αの角度で、溝壁
に、半導体回路素子の一部を形成することのできるｎ形
帯域９を形成する方法を例示した第６図を参照され度
い。この場合注入エネルギは次のように選ばれる、すな
わち、注入されたイオンは、薄い酸化物層５は貫通する
が厚い酸化物層４は貫通しないように選ばれる。この場
合にはしたがって溝と交差する方向への注入は酸化物層
４によってマスクされる。
第７図は、第６図による注入後の構造の平面図を示す。
窓８は点線で示されており、線AAおよびBBは第５図の前
面および後面の位置を示す。
注入を反対側の溝壁にも望むならば、このスライスを18
0°回転されるだけでよい。代わりに、若し注入帯域を
接触すべき場合には、注入が酸化物層４を貫通して生じ
て第８図に示すように接触帯域10が表面にできる程度に
酸化物層４を薄く選び、注入エネルギを高く選ぶことも
できる。この場合これ等の帯域10は接触されることがで
きる。
帯域９の注入後、マスキング層７は除去される。若し溝
壁または溝底の他の部分に別の帯域を注入すべき場合に
は、前述のプロセスを別のマスクで繰込せばよい。次い
で、20nm厚の酸化物５をディップエッチング（dip etch
ing）処理によって除去し、その代わりに例えば0.1μｍ
厚のゲート酸化層を形成することできる。
前述したようにして、種々の半導体回路素子を溝壁に組
込み、一方、例えばチャネルストッパ帯域を溝底に注入
することができる。本発明の方法により得られた半導体
デバイスは、例えば，第９図に平面図でまた第10図と第
11図に夫々Ｘ−ＸとXI−XIにおける断面図で示した外観
を有することができる。
このデバイス（第９図と10図参照）では、例えばｐ形導
電性基板21上に、反対のすなわちｎ形のエピタキシャル
層22が設けられている。この層22の一部32Aは溝３によ
って層22の残りの部より分離されている。前記の部分22
Aには、例えばｐ形ベース帯域23とｎ形エミッタ帯域24
を有するバイポーラトランジスタが設けられ、それ等の
接触窓は第９図の平面図に斜線で線図的に示されてい
る。
左側の溝（第９図および11図参照）には、前述の方法を
用いて、１つの共通な絶縁ゲートを有し、接触帯域10を
そなえた溝壁のソースおよびドレーン帯域25および26を
有する２つの電界効果トランジスタが形成されている。
ゲート電極は高濃度にドープされたｎ形多結晶または非
晶質シリコンの層27でつくられ、この層は、約50nm厚の
酸化物層35上に設けられ、溝を埋める。
他方の溝の壁には窓が酸化物層35にエッチされ、この窓
でやはりこの溝を埋めるシリコン27がバイポーラトラン
ジスタ24,22,22Aのコレクタ帯域22Aと接触する（第10図
参照）。
溝内のシリコン27と種々のドープ帯域とは第９図の平面
図に斜交線で示した金属層28を経て接触され、一方接触
窓は斜線で示してある。p+分離帯域29が電界効果トラン
ジスタの間にある（第10図参照）。更に、p+導電チャネ
ルストッパ帯域30が溝底に注入されている。帯域10,25,
26および分離帯域29の一部は、前述したようにして斜め
の注入によって形成することができ、帯域30と帯域29の
下部とは、表面２に直角な注入によって形成することが
できる。種々の相継いで設けられる注入マスクを使用す
べきであるが、注入エネルギを決めるに当たっては、イ
オンがどのような分離層を通って注入されねばならない
かまたどのような層によって止められねばならないかを
考慮に入れねばならない。
本発明は以上説明した実施例に限定されるものではな
い。本発明の方法によりその他の多くの構造を得ること
ができる。例えば、溝の壁や底に酸化物層を設けるのは
必ずしも必要なわけではない。酸化物以外の分離層、例
えば窒化シリコン層を用いてもよい。
【図面の簡単な説明】
第１図から第７図は本発明方法の一連の工程を説明する
ためのもので、 第１図は出発状態の斜視図、 第２図は次の工程の状態を示す第１図のＩ−Ｉにおける
断面図、 第３図はその次の工程の状態を示す同様断面図、 第４図は更に次の工程の状態を示す同様断面図、 第５図は更に次の工程の状態を示す第１図同様の斜視
図、 第６図は更に次の工程の状態を示す第２図同様の断面
図、 第７図は第６図の平面図、 第８図は変形実施例の一部断面図、 第９図は本発明の方法により製造された半導体デバイス
の一部平面図、 第10図は第９図のＸ−Ｘにおける断面図、 第11図は第９図のXI-XIにおける断面図である。 １……半導体基板領域、３……溝 ２……領域表面、4,5,35……酸化物層 ６……充填材、７……マスキング層 ８……窓、９……ドープ帯域 10……接触帯域 21……ｐ形導電性基板 22……ｎ形エピタキシャル層 23……ｐ形ベース帯域 24……ｎ形エミッタ帯域 25,26……ドレーン帯域 27……ゲート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 7376−4Ｍ 29/60 9169−4Ｍ 21/76 Ｌ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つの溝を半導体基板領域の表
    面にエッチし、少なくとも１つの半導体回路素子をマス
    クを通してのイオン注入によって前記の溝の一部に形成
    するようにした半導体デバイスの製造方法において、溝
    を可溶性の充填材によってその表面まで埋め、次いで、
    全表面にわたり、前記の溝の部分では充填材上に位置す
    るマスキング層を設け、次いで、少なくとも溝の上方
    で、この溝の長さの一部にだけわたって、前記のマスキ
    ング層に注入マスクを形成するために少なくとも１つの
    窓を設け、次いでこの窓を通して充填材を溶解により溝
    より除去し、次いで前記の窓を通してイオン注入を行
    い、しかる後注入マスクを除去することを特徴とする半
    導体デバイスの製造方法。
  2. 【請求項２】使用される充填材はホトレジストである特
    許請求の範囲第１項記載の半導体デバイスの製造方法。
  3. 【請求項３】使用されるマスキング層は金属層である特
    許請求の範囲第１項または第２項記載の半導体デバイス
    の製造方法。
  4. 【請求項４】アルミニウムのマスキング層を使用する特
    許請求の範囲第３項記載の半導体デバイスの製造方法。
  5. 【請求項５】基板領域の表面に分離層を設け、この分離
    層は溝の壁迄延在し、上にマスキング層が設けられる特
    許請求の範囲第１項から第４項の何れかの１項記載の半
    導体デバイスの製造方法。
  6. 【請求項６】溝と交差する方向への注入を分離層によっ
    てマスクする特許請求の範囲第５項記載の半導体デバイ
    スの製造方法。
  7. 【請求項７】溝の幅は最大でもその深さの半分に等しい
    特許請求の範囲第１項から第６項の何れかの１項記載の
    半導体デバイスの製造方法。
  8. 【請求項８】注入を少なくとも３μｍの深さを有する溝
    に行う特許請求の範囲第１項から第７項の何れかの１項
    記載の半導体デバイスの製造方法。
  9. 【請求項９】注入を表面に対し90°未満の角度で行い、
    その結果注入が少なくとも溝の側壁に行われる特許請求
    の範囲第１項から第８項の何れかの１項記載の半導体デ
    バイスの製造方法。
  10. 【請求項１０】溝壁と溝底を薄い酸化物層で被覆し、こ
    の酸化物層を通して注入を行う特許請求の範囲第１項か
    ら第９項の何れかの１項記載の半導体デバイスの製造方
    法。
  11. 【請求項１１】溝をシリコンで充填し、このシリコンは
    分離層により溝壁及び溝底から分離された特許請求の範
    囲第１項から第10項の何れかの１項記載の半導体デバイ
    スの製造方法。
JP61237264A 1985-10-10 1986-10-07 半導体デバイスの製造方法 Expired - Lifetime JPH0732144B2 (ja)

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NL8502765 1985-10-10
NL8502765A NL8502765A (nl) 1985-10-10 1985-10-10 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

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JPS6293930A JPS6293930A (ja) 1987-04-30
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EP (1) EP0221593B1 (ja)
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