JPS6074627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体装置の製造方法に関する。
［発明の技術的背景］
従来、半導体装置の製造の際には、多結晶シリコン層の
パターニングがしばしば行なわれている。
パターニングがしばしば行なわれている。
例えば、ゲート酸化股上に所定パターンのゲート電極を
形成する工程がある。このゲート電極のパターニングは
、多結晶シリコン層上に所定パターンのレジスト膜を形
成し、このレジスト膜をマスクにして露出した多結晶シ
リコン層の領域を除去することにより行なっている。こ
のゲート電極のパターニングの様子を示すのが第１図で
ある。図中２は、多結晶シリコン層１上の所定領域に載
置されたマスクとなるレジスト膜である。多結晶シリコ
ン層１は、多数のグレイン３で構成されている。グレイ
ン３のうちその幾つかは形状が大きく。
形成する工程がある。このゲート電極のパターニングは
、多結晶シリコン層上に所定パターンのレジスト膜を形
成し、このレジスト膜をマスクにして露出した多結晶シ
リコン層の領域を除去することにより行なっている。こ
のゲート電極のパターニングの様子を示すのが第１図で
ある。図中２は、多結晶シリコン層１上の所定領域に載
置されたマスクとなるレジスト膜である。多結晶シリコ
ン層１は、多数のグレイン３で構成されている。グレイ
ン３のうちその幾つかは形状が大きく。
レジストｍ２からはみだした状態になっている。
また、グレイン３とグレイン３間に形成される非晶質領
域４は、単結晶領域のグレイン３内に比べてエツチング
速度が大きい。更に、グレイン３が大きいと、多結晶シ
リコン層１の抵抗を下げるのでグレイン３は大きく設定
されている。その結果。
域４は、単結晶領域のグレイン３内に比べてエツチング
速度が大きい。更に、グレイン３が大きいと、多結晶シ
リコン層１の抵抗を下げるのでグレイン３は大きく設定
されている。その結果。
グレイン３とグレイン３間の非晶質領域４も大きくなる
。この状態でレンストマク２をマスクにしてエツチング
処理を施すと、グレイン３間の非晶質領域４では、グレ
イン３内よりもエツチング速度が速いため、形状不良の
ゲート電極ができる。
。この状態でレンストマク２をマスクにしてエツチング
処理を施すと、グレイン３間の非晶質領域４では、グレ
イン３内よりもエツチング速度が速いため、形状不良の
ゲート電極ができる。
すなわち、ゲート電極は、第２図に示す如く、マスクの
形状よりもその内側に入り込む大きな切欠き５を有する
。このような切欠き５を有するゲート電極では、使用時
に切欠き５の部分で電流密度の増加が起き易くなり、エ
レクトロマイグレーションを引き起して断線の原因とな
る。従って、信頼性の高い半導体装置を得ることができ
なかった。
形状よりもその内側に入り込む大きな切欠き５を有する
。このような切欠き５を有するゲート電極では、使用時
に切欠き５の部分で電流密度の増加が起き易くなり、エ
レクトロマイグレーションを引き起して断線の原因とな
る。従って、信頼性の高い半導体装置を得ることができ
なかった。
このような欠点を解消するために、第３図に示す如く、
エツチングする多結晶シリコン層１の領域にリンイオン
２０を注入してレジスト膜２からはみ出した領域のグレ
イン３の部分でのエツチング速度を非晶質領域４と同様
に速くして切欠き５の発生を阻止する手段が開発されて
いる。しかしながら、リンイオン２０の注入を行うもの
では。
エツチングする多結晶シリコン層１の領域にリンイオン
２０を注入してレジスト膜２からはみ出した領域のグレ
イン３の部分でのエツチング速度を非晶質領域４と同様
に速くして切欠き５の発生を阻止する手段が開発されて
いる。しかしながら、リンイオン２０の注入を行うもの
では。
多結晶シリコン層１を貫挿してその直下のゲート酸化膜
２２やフィールド酸化膜２１中にまで到達するリンイオ
ン２０がある。その結果、これらの膜２１．２２中に正
孔がトラップされ、しきい値電圧を所定値に設定できず
、信頼性の高い半導体装置を得ることができない問題が
あった。
２２やフィールド酸化膜２１中にまで到達するリンイオ
ン２０がある。その結果、これらの膜２１．２２中に正
孔がトラップされ、しきい値電圧を所定値に設定できず
、信頼性の高い半導体装置を得ることができない問題が
あった。
［発明の目的］
本発明は、多結晶シリコン層のパターニングを極めて高
い形状精度で行い、信頼性での高い半導体装置を容易に
得ることができる半導体装置の製造方法を提供すること
をその目的とするものである。
い形状精度で行い、信頼性での高い半導体装置を容易に
得ることができる半導体装置の製造方法を提供すること
をその目的とするものである。
［発明の概要］
本発明は、多結晶シリコン層のエツチング処理する領域
に予め、シリコンイオンを注入して非晶質化を施し、エ
ツチング速度を高めることにより。
に予め、シリコンイオンを注入して非晶質化を施し、エ
ツチング速度を高めることにより。
極めて高い形状精度で多結晶シリコン層のパターニング
を行い、信頼性の高い半導体装置を容易に得ることがで
きる半導体装置の製造方法である。
を行い、信頼性の高い半導体装置を容易に得ることがで
きる半導体装置の製造方法である。
［発明の実施例］
以下２本発明の実施例について図面を参照して説明する
。
。
まず、第４図に示す如く、熱酸化法によりフィールド酸
化膜３０を形成した半導体基板３１を用意する。次に、
フィールド酸化膜３０で囲れた素子領域上に薄肉のゲー
ト酸化膜３２を形成する。
化膜３０を形成した半導体基板３１を用意する。次に、
フィールド酸化膜３０で囲れた素子領域上に薄肉のゲー
ト酸化膜３２を形成する。
次いで、ゲート酸化膜３２上に所定の厚さの多結晶シリ
コン層３３を例えばＣ，Ｖ、Ｄ。
コン層３３を例えばＣ，Ｖ、Ｄ。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法にて形成する。次いで、多結晶シリコン層３３上
にレジスト膜３４を形成し、これにパターニングを施し
て多結晶シリコン層３３のゲート電極形成予定領域上に
所定パターンのレジスト膜３４を残存させる。次いで、
残存したレジスト膜３４をマスクにして露出した多結晶
シリコン層３３に例えば加速電圧が１６０ＫｅＶ、ドー
ズ量が２ Ｘ １０” ａｍ′２の条件でシリコンイオ
ン３５を注入し、第５図に示す如く、レジスト膜３４か
らはみ出た多結晶シリコン層３３の非晶質化を施す。こ
のイオン注入条件は、レジスト膜３４からはみ出した多
結晶シリコン層３３を構成するグレイン３３ａの部分を
完全に非晶質化するものであればよい。
ｎ）法にて形成する。次いで、多結晶シリコン層３３上
にレジスト膜３４を形成し、これにパターニングを施し
て多結晶シリコン層３３のゲート電極形成予定領域上に
所定パターンのレジスト膜３４を残存させる。次いで、
残存したレジスト膜３４をマスクにして露出した多結晶
シリコン層３３に例えば加速電圧が１６０ＫｅＶ、ドー
ズ量が２ Ｘ １０” ａｍ′２の条件でシリコンイオ
ン３５を注入し、第５図に示す如く、レジスト膜３４か
らはみ出た多結晶シリコン層３３の非晶質化を施す。こ
のイオン注入条件は、レジスト膜３４からはみ出した多
結晶シリコン層３３を構成するグレイン３３ａの部分を
完全に非晶質化するものであればよい。
然る後、レジスト膜３４をマスクにして例えばＣ，Ｄ、
Ｅ、 （Ｃｈｅｍｉｃａｌ ［）ｒｙＥｔｃｈ Ｉ ｎ
ｇ）を施して、第６図に示す如く。
Ｅ、 （Ｃｈｅｍｉｃａｌ ［）ｒｙＥｔｃｈ Ｉ ｎ
ｇ）を施して、第６図に示す如く。
レジスト膜３４の直下に所定形状のゲート電極３６を形
成する。次に、レジスト膜３４を除去して。
成する。次に、レジスト膜３４を除去して。
５−
ゲート電極３６をマスクに半導体基板３１の所定領域を
露出し、ソース、ドレインの不純物領域の形成等を行っ
゛Ｃ所定の仕様を満した半導体装置を得る。
露出し、ソース、ドレインの不純物領域の形成等を行っ
゛Ｃ所定の仕様を満した半導体装置を得る。
こように、多結晶シリコン層３３のエツチングの際には
、レジスト膜３４からはみ出したエツチング領域中のグ
レイン３３ａの部分は非晶質化されて高いエツチング速
度を有するので、レジスト膜３４の境界部分までを均一
なエツチング速度で除去できる。このため、第６図に示
す如く、切欠き３７の発生をほとんど阻止して極めて形
状精度の高いゲート電極３６を得ることができる。その
結果、ゲート電極部分でのエレクトロマイグレーション
の発生を阻止できる。しかも、非晶質化をシリコンイオ
ン３５で行うので、シリコンイオン３５が多結晶シリコ
ン層３３を貫挿してもゲート酸化膜３２やフィールド酸
化膜３０中に正孔トラップは形成されない。このため、
しきい値電圧を所定値に設定して信頼性の高い半導体装
置を得ることができる。
、レジスト膜３４からはみ出したエツチング領域中のグ
レイン３３ａの部分は非晶質化されて高いエツチング速
度を有するので、レジスト膜３４の境界部分までを均一
なエツチング速度で除去できる。このため、第６図に示
す如く、切欠き３７の発生をほとんど阻止して極めて形
状精度の高いゲート電極３６を得ることができる。その
結果、ゲート電極部分でのエレクトロマイグレーション
の発生を阻止できる。しかも、非晶質化をシリコンイオ
ン３５で行うので、シリコンイオン３５が多結晶シリコ
ン層３３を貫挿してもゲート酸化膜３２やフィールド酸
化膜３０中に正孔トラップは形成されない。このため、
しきい値電圧を所定値に設定して信頼性の高い半導体装
置を得ることができる。
６一
なお、実施例では、ゲート酸化膜３２上の多結晶シリコ
ン層３３のパターニングの例をしめしたが、多結晶シリ
コン層３０は、ゲート酸化膜３２の他にもＡＩ／８１層
、あるいは、１ｙｊｏＳｉ層等のシリケイト層上にあっ
ても良ことば勿論である。
ン層３３のパターニングの例をしめしたが、多結晶シリ
コン層３０は、ゲート酸化膜３２の他にもＡＩ／８１層
、あるいは、１ｙｊｏＳｉ層等のシリケイト層上にあっ
ても良ことば勿論である。
［発明の効果］
以上説明した如く１本発明にかかる半導体装置の製造方
法によれば、多結晶シリコン層のパターニングを極めて
高い形状精度で行い、信頼性の向上図った半導体装置を
容易に得ることができるものである。
法によれば、多結晶シリコン層のパターニングを極めて
高い形状精度で行い、信頼性の向上図った半導体装置を
容易に得ることができるものである。
第１図は、従来の方法にて多結晶シリコン層のパターニ
ングを行う状態を示す説明図、第２図は。 従来方法にてパターニングされたゲート電極の形状を示
す説明図、第３図は、リンイオンを注入して多結晶シリ
コン層のパターニングを行う従来の方法を示す断面図、
第４図は１本発明方法にて多結晶シリコン層のパターニ
ングを行う状態を示す説明図、第５図は２本発明方法に
てパターニングされる多結晶シリコン層の平面図、第６
図は２本発明方法にてパターニングされたゲート電極の
形状を示す説明図である。 ３０・・・フィールド酸化膜、３１・・・半導体基板。 ３２・・・ゲート酸化膜、３３・・・多結晶シリコン層
。 ３３ａ・・・グレイン、３４・・・レジスト膜、３５・
・・シリコンイオン、３６・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 「−〇） 緊 ９ − へ 第４図 第５図 第６図
ングを行う状態を示す説明図、第２図は。 従来方法にてパターニングされたゲート電極の形状を示
す説明図、第３図は、リンイオンを注入して多結晶シリ
コン層のパターニングを行う従来の方法を示す断面図、
第４図は１本発明方法にて多結晶シリコン層のパターニ
ングを行う状態を示す説明図、第５図は２本発明方法に
てパターニングされる多結晶シリコン層の平面図、第６
図は２本発明方法にてパターニングされたゲート電極の
形状を示す説明図である。 ３０・・・フィールド酸化膜、３１・・・半導体基板。 ３２・・・ゲート酸化膜、３３・・・多結晶シリコン層
。 ３３ａ・・・グレイン、３４・・・レジスト膜、３５・
・・シリコンイオン、３６・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 「−〇） 緊 ９ − へ 第４図 第５図 第６図
Claims (1)
- 半導体基板上に多結晶シリコン層を形成する工程と、該
多結晶シリコン層の所定領域に選択的にシリコンイオン
を注入して非晶質領域を形成する工程と、該非晶質領域
にエツチング処理を施す工程とを具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18270783A JPS6074627A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18270783A JPS6074627A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074627A true JPS6074627A (ja) | 1985-04-26 |
Family
ID=16123025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18270783A Pending JPS6074627A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110648907A (zh) * | 2019-09-29 | 2020-01-03 | 武汉新芯集成电路制造有限公司 | 一种栅极及其制作方法 |
-
1983
- 1983-09-30 JP JP18270783A patent/JPS6074627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110648907A (zh) * | 2019-09-29 | 2020-01-03 | 武汉新芯集成电路制造有限公司 | 一种栅极及其制作方法 |
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