JPS5898932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5898932A JPS5898932A JP19681181A JP19681181A JPS5898932A JP S5898932 A JPS5898932 A JP S5898932A JP 19681181 A JP19681181 A JP 19681181A JP 19681181 A JP19681181 A JP 19681181A JP S5898932 A JPS5898932 A JP S5898932A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- etching
- layer
- machining
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000005530 etching Methods 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000001259 photo etching Methods 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 14
- 150000002500 ions Chemical class 0.000 abstract description 6
- 238000003754 machining Methods 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 3
- 238000003486 chemical etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、イオン打込みを用いることにより、尚精度な
微細加工を行なうところの半導体装置の製造方法に関す
る、 従来、半導体上の絶縁膜を加工し孔を開ける際には、第
１図（ａ）に示すように半導体１の上に５ｉｎｓＳＬＮ
ａ 等の絶縁膜２を被着し、この上にホトレジスト膜
３を塗布して通常のホトエツチング行程により孔を開け
た後、化学エツチングにより孔の開いた部分の絶縁膜を
除去する。この時、エツチングは図の横方向にも進行す
るため第１図（ｂ）に示すように絶縁膜２の部分ではサ
イドエッチが起こって加工寸法が増大してしまい、ｎ度
の良い微細加工は不可能であった。
微細加工を行なうところの半導体装置の製造方法に関す
る、 従来、半導体上の絶縁膜を加工し孔を開ける際には、第
１図（ａ）に示すように半導体１の上に５ｉｎｓＳＬＮ
ａ 等の絶縁膜２を被着し、この上にホトレジスト膜
３を塗布して通常のホトエツチング行程により孔を開け
た後、化学エツチングにより孔の開いた部分の絶縁膜を
除去する。この時、エツチングは図の横方向にも進行す
るため第１図（ｂ）に示すように絶縁膜２の部分ではサ
イドエッチが起こって加工寸法が増大してしまい、ｎ度
の良い微細加工は不可能であった。
本発明の目的は、微細加工の際の絶縁膜のサイドエツチ
ングをなくシ、ホトレジストの加工寸法と同じ寸法での
絶縁膜の微細加工を可能とする方法會提供するこりにあ
る。
ングをなくシ、ホトレジストの加工寸法と同じ寸法での
絶縁膜の微細加工を可能とする方法會提供するこりにあ
る。
上記目的を達成するための本発明の構成は、半導体上に
二層の絶縁膜を被着し、この絶縁膜の所望の開口部分に
選択的にイオン打込みを行なうことにある。
二層の絶縁膜を被着し、この絶縁膜の所望の開口部分に
選択的にイオン打込みを行なうことにある。
イオン打込みの行なわれた絶縁膜はその部分のみエツチ
ング速度が速くなり、これにより、サイドエツチングが
無くなり鍋稍匿の微細加工が容易となる効がある。
ング速度が速くなり、これにより、サイドエツチングが
無くなり鍋稍匿の微細加工が容易となる効がある。
前記第１図中）に示すような絶縁膜のサイドエツチング
を防ぐためには、ホトレジスト３の開口部直下の絶縁膜
部分のみエツチング速度を速くし、横方向にエツチング
が進まないようにすルばよい。
を防ぐためには、ホトレジスト３の開口部直下の絶縁膜
部分のみエツチング速度を速くし、横方向にエツチング
が進まないようにすルばよい。
絶縁膜の一部のエツチング速度を速くするには、叙上の
様に、選択イオン打込みを行なって、イオンの打ろまれ
た部分に損傷を生じさせ、このために化学エツチングの
速度が速くなることを利用することができる。あるいは
・、８ｉ０＊にＰｔ−打ち込んだ時のように適当な物質
を少量加えることにより化学エツチングの速度が増大す
るような場合には、さらにイオン打込みの効果が顕著に
現われる。
様に、選択イオン打込みを行なって、イオンの打ろまれ
た部分に損傷を生じさせ、このために化学エツチングの
速度が速くなることを利用することができる。あるいは
・、８ｉ０＊にＰｔ−打ち込んだ時のように適当な物質
を少量加えることにより化学エツチングの速度が増大す
るような場合には、さらにイオン打込みの効果が顕著に
現われる。
ところがイオン打込みを行なった時、打込まれり
た原子はガｊス分布？してお９、同様にイオン打込みに
より生じた損傷は原子分布より浅く表面にフ 近い部分に同じくガｆス分布を持っている。したがって
上記のエツチング速度の増大効果が絶縁膜全体に及ぶよ
うな深さまでイオンを打込めば、絶縁膜の下の半導体１
にまでイオンの影響が及ぶことは避けられない。そこで
第２図（ａ）に示すように、半導体１の上にエツチング
速度の速い絶縁膜（例えばリン積度の高いＰＳＧ膜）２
１を被着し、さらにその上にエツチング速度の遅い絶縁
ｄ（例えば５ｉＯｓ ＩＩＩ ） ２２を被着する。そ
して通常のホトエツチング工程により第２図（ａ）に示
すように加工したい部分に孔を開け、このレジスト會マ
スクとして半導体層ｌに達しない程度のエネルギーでイ
オン打込みを行ない、第２図（ｂ）に示すようにレジス
トの開口部直下のみエツチング速度を速くする。
より生じた損傷は原子分布より浅く表面にフ 近い部分に同じくガｆス分布を持っている。したがって
上記のエツチング速度の増大効果が絶縁膜全体に及ぶよ
うな深さまでイオンを打込めば、絶縁膜の下の半導体１
にまでイオンの影響が及ぶことは避けられない。そこで
第２図（ａ）に示すように、半導体１の上にエツチング
速度の速い絶縁膜（例えばリン積度の高いＰＳＧ膜）２
１を被着し、さらにその上にエツチング速度の遅い絶縁
ｄ（例えば５ｉＯｓ ＩＩＩ ） ２２を被着する。そ
して通常のホトエツチング工程により第２図（ａ）に示
すように加工したい部分に孔を開け、このレジスト會マ
スクとして半導体層ｌに達しない程度のエネルギーでイ
オン打込みを行ない、第２図（ｂ）に示すようにレジス
トの開口部直下のみエツチング速度を速くする。
これを化学エツチングにより加工すれば第２図（Ｃ）の
ように第二層２２の部分では＃１とんどサイドエツチン
グのない加工が可能である。第一層２１ではサイドエツ
チングは避けられないがこの層の厚さｔ十分に薄くして
おくことにより、サイドエツチングの大きさは無視でき
る程度に小きくすることができる。以上の方法により半
導体層ｌに何ら損傷を与えることなく、サイドエツチン
グのない精度の良い微細加工を行なうことが可能となる
。
ように第二層２２の部分では＃１とんどサイドエツチン
グのない加工が可能である。第一層２１ではサイドエツ
チングは避けられないがこの層の厚さｔ十分に薄くして
おくことにより、サイドエツチングの大きさは無視でき
る程度に小きくすることができる。以上の方法により半
導体層ｌに何ら損傷を与えることなく、サイドエツチン
グのない精度の良い微細加工を行なうことが可能となる
。
以下、本発明の一実施例茫第２図（ａ）〜（Ｃ）により
説明する。半導体上に絶縁膜を被着しこれｔ”ａｏ工し
ようとする時、まず第２図（ａ）に示すように、半導体
１上Ｔｌｃ５モル％のリンｆ含１ｖｆｅ ｄ ｉｏ、
（Ｐ８Ｇ１２１ｔ−ＣＶＤ法により１０００人被着し、
さらにその上ｃｓｉｏ、ｚｚｔ−ｃｖＤ法［！！３２５
００ 人被着した二層構造とする。この上にホトレジス
ト３を値布しこれを通常のホトエツチング技術により５
ｉＯｓｔ−加工したい部分のみ孔ｔ−開は第２図（ａ）
の構造とする。このホトレジスト３をマスクトシてエネ
ルギー１５０ ｋｅＶでリン・イオンをドーズ量ｌ Ｘ
１０”ｃｒｎ−” 打ち込み第２図（ｂ）に示すよう
に加工したい領域２３にリンが含まれエツチング速度が
速くなるようにする。これｔ）ＩＦ：ＮＨ，Ｆ＝１ ：
１５のバッファ）（Ｆ溶液でエツチングを行ない、＠２
図（Ｃ）に示すように、サイドエツチングの無視できる
精密な加工ができる。
説明する。半導体上に絶縁膜を被着しこれｔ”ａｏ工し
ようとする時、まず第２図（ａ）に示すように、半導体
１上Ｔｌｃ５モル％のリンｆ含１ｖｆｅ ｄ ｉｏ、
（Ｐ８Ｇ１２１ｔ−ＣＶＤ法により１０００人被着し、
さらにその上ｃｓｉｏ、ｚｚｔ−ｃｖＤ法［！！３２５
００ 人被着した二層構造とする。この上にホトレジス
ト３を値布しこれを通常のホトエツチング技術により５
ｉＯｓｔ−加工したい部分のみ孔ｔ−開は第２図（ａ）
の構造とする。このホトレジスト３をマスクトシてエネ
ルギー１５０ ｋｅＶでリン・イオンをドーズ量ｌ Ｘ
１０”ｃｒｎ−” 打ち込み第２図（ｂ）に示すよう
に加工したい領域２３にリンが含まれエツチング速度が
速くなるようにする。これｔ）ＩＦ：ＮＨ，Ｆ＝１ ：
１５のバッファ）（Ｆ溶液でエツチングを行ない、＠２
図（Ｃ）に示すように、サイドエツチングの無視できる
精密な加工ができる。
従来の方法によれば加工したい絶縁膜はその厚さ程度の
サイドエツチングは避けられず３〜４０００人の絶縁膜
ｔ１〜２μｍに加工することは困難であった。ところが
本発明によれば、絶縁膜の加工したい部分２３のみエツ
チング速度を数倍〜１０倍に速めることができるため図
２（Ｃ）に示すようにサイドエツチングがほとんど無視
でき、１〜２μｍの大きさのものでも精度良く加工でき
る効果が６る。
サイドエツチングは避けられず３〜４０００人の絶縁膜
ｔ１〜２μｍに加工することは困難であった。ところが
本発明によれば、絶縁膜の加工したい部分２３のみエツ
チング速度を数倍〜１０倍に速めることができるため図
２（Ｃ）に示すようにサイドエツチングがほとんど無視
でき、１〜２μｍの大きさのものでも精度良く加工でき
る効果が６る。
第１図（ａ）〜（ｂ）は従来方法により加工した半導体
上の絶縁膜の断面図、第２図（ａ）〜＜ＣＩは本発明の
方法により加工した半導体上の絶縁膜の断面図である。
上の絶縁膜の断面図、第２図（ａ）〜＜ＣＩは本発明の
方法により加工した半導体上の絶縁膜の断面図である。
Claims (1)
- 半導体基板上に第一層としてエツチング速度の速い膜を
形成する工程、第一層上に巣二層としてそれよりエツチ
ング速度の遅い膜を形成する工程、上記第二Ｊ−上にホ
トレジスト膜をかぶせて通常のホトエツチングを行なう
工程、該工程におけるレジストをマスクとしてイオン打
込みを行なう工程とを有すること全特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19681181A JPS5898932A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19681181A JPS5898932A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898932A true JPS5898932A (ja) | 1983-06-13 |
Family
ID=16364041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19681181A Pending JPS5898932A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766093A (en) * | 1984-07-30 | 1988-08-23 | International Business Machines Corp. | Chemically formed self-aligned structure and wave guide |
| US4863556A (en) * | 1985-09-30 | 1989-09-05 | Siemens Aktiengesellschaft | Method for transferring superfine photoresist structures |
| US5385630A (en) * | 1993-06-29 | 1995-01-31 | Digital Equipment Corporation | Process for increasing sacrificial oxide etch rate to reduce field oxide loss |
-
1981
- 1981-12-09 JP JP19681181A patent/JPS5898932A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766093A (en) * | 1984-07-30 | 1988-08-23 | International Business Machines Corp. | Chemically formed self-aligned structure and wave guide |
| US4863556A (en) * | 1985-09-30 | 1989-09-05 | Siemens Aktiengesellschaft | Method for transferring superfine photoresist structures |
| US5385630A (en) * | 1993-06-29 | 1995-01-31 | Digital Equipment Corporation | Process for increasing sacrificial oxide etch rate to reduce field oxide loss |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5898932A (ja) | 半導体装置の製造方法 | |
| JPS5331983A (en) | Production of semiconductor substrates | |
| JPS5669843A (en) | Manufacture of semiconductor device | |
| GB1294515A (en) | Improvements in or relating to the fabrication of semiconductor devices | |
| JPS57170571A (en) | Manufacture of mos type semiconductor device | |
| JPS5893342A (ja) | 半導体装置の製造方法 | |
| JPS56164550A (en) | Manufacture of semiconductor device | |
| JPS5451383A (en) | Production of semiconductor element | |
| JPS59113645A (ja) | 配線パタ−ンの形成方法 | |
| JPS56126957A (en) | Manufacture of semiconductor device | |
| JPS61263138A (ja) | 半導体装置の製造方法 | |
| JPH01173712A (ja) | 半導体装置の製造方法 | |
| JPS61240682A (ja) | 半導体装置の製造方法 | |
| JPS6312131A (ja) | 半導体装置の製造方法 | |
| JPS6350014A (ja) | 半導体装置の製造方法 | |
| JPH0845929A (ja) | 半導体装置における配線の形成方法 | |
| JPS59964A (ja) | 半導体装置の製造方法 | |
| JPH0261141B2 (ja) | ||
| JPS6132427A (ja) | 半導体装置の製造方法 | |
| JPS5633826A (en) | Manufacture of target | |
| JPS5950542A (ja) | 半導体装置の製造方法 | |
| JPH01152729A (ja) | 半導体装置の製造方法 | |
| JPS63248135A (ja) | 半導体装置の製造方法 | |
| JPS5886768A (ja) | 半導体装置の製造方法 | |
| JPS5796524A (en) | Manufacture of semiconductor device |