JP3604543B2

JP3604543B2 - 半導体装置の製造方法

Info

Publication number: JP3604543B2
Application number: JP29224597A
Authority: JP
Inventors: 岳宏山田; 賢三神代; 保孝石橋
Original assignee: 旭化成マイクロシステム株式会社
Priority date: 1997-10-24
Filing date: 1997-10-24
Publication date: 2004-12-22
Anticipated expiration: 2017-10-24
Also published as: JPH11126871A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、一方の回路素子に対して、他方の互いに同一機能をもつ複数個の回路素子を最近接して形成されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、例えば、図１４に示すようなローパスフィルタ回路を、周知の半導体製造方法を用いて作製するような場合、回路素子のレイアウトとしては、各種の方法が考えられる。
【０００３】
図１５は、その回路素子の抵抗パターンのレイアウトの１例を示す。この図１５において、Ｃはコンデンサであり、Ｒ_１〜Ｒ_３は抵抗である。また、図１６は、図１５に示した各抵抗Ｒ_１〜Ｒ_３のブロック内における詳細な抵抗パターンの形状を示す。
【０００４】
【発明が解決しようとする課題】
しかし、ローパスフィルタ回路を構成する抵抗Ｒ_１〜Ｒ_３を、全て同一の抵抗値として作り込むような場合がある。
【０００５】
このような場合、コンデンサＣに近接した位置に抵抗Ｒ_１〜Ｒ_３を作成する際、製造途中のコンデンサＣ上にレジスト膜を塗布する工程において、レジスト膜の厚さにムラが生じてしまい、その結果、抵抗Ｒ_１〜Ｒ_３の値を全て同一の抵抗値に設定することができなくなる。
【０００６】
ここで、具体例を挙げて説明する。
【０００７】
図１７（ａ）〜（ｅ）は、前記図１５に示したレイアウトのパターンを作製する工程の概略を示す。図１７（ａ）は、下部電極１上に絶縁層２を介して上部電極３を形成することによって構成されたコンデンサＣを示す。なお、下部電極１および上部電極３は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなり、絶縁層２はＳｉＯ_２からなる。
【０００８】
図１７（ｂ）〜（ｅ）は、抵抗Ｒ_１〜Ｒ_３を形成する工程を示す。図１７（ｂ）では、その上部電極３の上方からレジスト膜４を塗布した様子を示す。図１７（ｃ）は、そのレジスト膜４の上部にマスクをし、露光することによって行われるレジストパターンニングの様子を示す。図１７（ｄ）は、異方性エッチングにより、下部電極１までエッチングを行った様子を示す。図１７（ｅ）は、レジスト膜４を除去することによって形成された抵抗Ｒ_１〜Ｒ_３を示す。
【０００９】
上記工程において、図１７（ｂ）のレジスト膜４を塗布する際、上部電極３がある位置とない位置とでは段差が生じるため、上部電極３の一端面から近接した距離Ｌの範囲内では、塗布されたレジスト膜４に傾斜が生じる。このレジスト膜４の傾斜によって、同一抵抗値の抵抗Ｒ_１〜Ｒ_３を形成しようとしても、図１７（ｃ）に示すように、パターンニング後の抵抗部分に相当するレジスト膜４の幅Ｄ_１〜Ｄ_３が異なってしまい、ひいては全ての抵抗値を同一に形成することができなくなる（抵抗値は、長さに比例し、幅に反比例する関係にあるから）。すなわち、レジスト膜４の傾斜領域である距離Ｌの範囲内で形成された抵抗Ｒ_２の幅Ｄ_２は、上部電極３から離れて傾斜領域ではない位置にある抵抗Ｒ_１，Ｒ_３の幅Ｄ_１，Ｄ_３に比べて細くなり（Ｄ_２＜Ｄ_１ ≒Ｄ_３）、これにより、３つの抵抗値を同一にすることができない。
【００１０】
言い替えると、一般に、レジスト膜厚が異なると、図１８に示すように、形成されるレジストパターンの寸法（上記例では抵抗の幅）は波をうって変化する傾向にある。このようにレジストパターンの寸法は、レジスト膜厚が厚いところでは必ず細くなるわけではなく、太くなる場合もある。いずれにせよ、レジスト膜厚が異なるところでは、同一寸法にパターンニングすることはできないという問題がある。
【００１１】
また、従来の製造方法では、上記のような問題を解決するために、同一機能をもつ複数個の回路素子を、他の回路素子の周辺部に形成する場合、図１９に示すように塗布されるレジスト膜の傾斜領域の範囲内である距離Ｌ（例えば、数１０μｍ以上）だけ離した位置から形成したり、図２０に示すように、抵抗Ｒ_１〜Ｒ_３を形成するためのレジスト膜の厚さが同一となるように、パターンのパターンニングを工夫する方法もある。
【００１２】
しかし、このようなレイアウトの方法では、無駄な領域が増えて高密度化に反したり、パターンが複雑化する傾向にあり、その結果、コストや作業効率の面で問題となる。
【００１３】
そこで、本発明の目的は、回路素子が稠密に配置された半導体装置の製造方法を提供することにある。
【００１４】
また、本発明の他の目的は、従来のパターンニング法を有効に活用することにより、安価で、作業効率に優れた半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、第１の回路素子に対して、各々同一機能をもつ複数個の第２の回路素子を近接して形成する半導体装置の製造方法であって、基板上に、第１の導電層、および、該第１の導電層上に絶縁層を順次形成することにより、前記第１の回路素子に対応した第１領域と、前記第２の回路素子に対応した第２領域とを形成する第１工程と、第２の導電層を、前記第１の回路素子の第１領域内の前記絶縁層上に形成する第２工程と、前記第２の導電層が形成された前記第１の回路素子の第１領域と、前記第１の導電層が形成された前記第２の回路素子の第２領域との両方の領域に渡って、感光膜を塗布する第３工程と、前記感光膜の膜厚が前記第２の導電層の一端面から変化する範囲の距離を膜厚変化距離Ｌとして定義し、かつ、該膜厚変化距離Ｌの範囲内であって、前記第２の導電層の一側面から前記各第２の回路素子を構成する前記第１の導電層の一側面までの距離を素子間距離Ｋ（Ｋ＜Ｌ）として定義するとき、前記膜厚変化距離Ｌの範囲内において、前記素子間距離Ｋを、前記各第２の回路素子の回路パターンの全てに対して等しく設定した状態で、該各第２の回路素子の回路パターンのパターンニングを行う第４工程と、前記パターンニングされた前記各第２の回路素子の回路パターンを前記第１の導電層までエッチングすることによって、前記膜厚変化距離Ｌの範囲内に、前記第１の回路素子と、前記素子間距離Ｋが全て等しく設定された複数個の第２の回路素子とを形成する第５工程とを具えることによって、半導体装置の製造方法を提供する。
【００１６】
前記第１の回路素子はコンデンサにより構成し、前記第２の回路素子は抵抗により構成してもよい。
【００１７】
前記抵抗の主たる抵抗成分は、前記コンデンサの当該抵抗に面する辺に直角に設けてもよい。
【００１８】
前記コンデンサを１個用い、前記抵抗を３個用いることによって、ローパスフィルタを構成してもよい。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００２０】
図１は、本発明に係る回路素子のレイアウトの構成例を示す。本例のレイアウトは、周知の半導体製造方法を用い、モノリシックＩＣ（ＬＳＩ）を構成するローパスフィルタ回路（図１４参照）を作製する場合の例である。
【００２１】
１０は、第１の回路素子としてのコンデンサＣである。１１〜１３は、同一機能をもつ第２の回路素子としての抵抗Ｒ_１〜Ｒ_３である。抵抗Ｒ_１〜Ｒ_３は、コンデンサＣの一端面１０ａと対向し、かつ、端面１０ａからの距離Ｍが互いに同一距離となるように配置されている。また、各抵抗Ｒ_１〜Ｒ_３のパターンの主要な抵抗要素となる長さ方向パターンは、コンデンサ１０の端面１０ａと直角方向に延びている。
【００２２】
この場合、コンデンサＣの一端面１０ａから、この一端面１０ａに対向する抵抗Ｒ_１〜Ｒ_３の一端面までの距離Ｍは、前記一端面１０ａからの距離Ｌの範囲内（Ｍ＜Ｌ）にある。ここでいう一端面１０ａからの距離Ｌとは、図３（ｂ）の工程中に感光膜を塗布した際における膜厚の異なる範囲内にある距離のことをいう。
【００２３】
また、抵抗Ｒ_１〜Ｒ_３は、同一抵抗値をもっているものとする。本例では、Ｒ_１＝Ｒ_２＝Ｒ_３＝２５０ＫΩとする。
図２は、図１に示した各抵抗Ｒ_１〜Ｒ_３のブロック内における抵抗のパターンの１例を示す。このようなパターンをもつ抵抗値が、抵抗Ｒ_１〜Ｒ_３において全て等しく設定されている。
【００２４】
次に、本発明に係るレイアウトのパターンの製造方法について説明する。図３（ａ）〜（ｅ）は、図１のＡ−Ａ断面図に対応するものあり、パターンを作製する工程の概略を示す。なお、前述した図１７の工程と同一名称については同一符号を用いる。
【００２５】
図３（ａ）では、下部電極１上に絶縁層２を介して上部電極３を形成することによってコンデンサＣを構成する。この場合、下部電極１および上部電極３は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなっている。絶縁層２はＳｉＯ_２からなる。上部電極３の膜厚は、本例では、３５００Åとする。
【００２６】
図３（ｂ）〜（ｅ）は、同一抵抗値の抵抗Ｒ_１〜Ｒ_３を形成する工程を示す。図３（ｂ）では、上部電極３の上方から感光膜としてのレジスト膜４を塗布する。この場合、上部電極３の側面１０ａから距離Ｌの範囲内においては、電極部の段差によってその塗布したレジスト膜４の膜厚が異なり傾斜が生じている。
【００２７】
図３（ｃ）では、レジスト膜４が傾斜している距離Ｌの範囲内を含めた形で、レジストパターンニングを行う。このとき、上部電極３の側面１０ａからレジスト膜４のレジスト側面４ａまでの距離Ｍは、距離Ｌのレジスト膜４が傾斜した範囲内にある（Ｍ＜Ｌ）。
【００２８】
なお、このレジストパターンニングとは、図２に示したような回路のパターンを形成するためのパターンニング処理のことをいい、周知のマスク、露光等の処理によって行われる。
【００２９】
図３（ｄ）では、異方性エッチング等によって、下部電極１までエッチングを行う。
【００３０】
図３（ｅ）では、そのエッチング後、上部電極３および抵抗Ｒ_１〜Ｒ_３の表面に塗布されたレジスト膜４を除去する。
【００３１】
このような一連の工程を行うことにより、図１に示したようなレイアウトのパターンを作製することができる。
【００３２】
ここで、コンデンサＣの端面１０ａからレジスト膜４の膜厚が変化する（すなわち、レジスト膜４が下部電極１側の基板面に対して傾斜する）距離Ｌについて説明する。図４において、横軸はコンデンサＣの端面１０ａからの距離を示し、縦軸はその距離に対応した位置での前記図１７（ｅ）に示すような抵抗Ｒ_１〜Ｒ_３の幅Ｄ_１〜Ｄ_３を示す。この場合、サンプル例として、グラフＳ１，Ｓ２の２つの例を示す。
【００３３】
この図４から、コンデンサＣの端面１０ａからの距離が４０μｍ付近を境にして抵抗の幅が一定、すなわち、安定していることがわかる。このように抵抗の値が安定しているということは、レジスト膜４の膜厚に変化がなくなる（すなわち傾斜がなくなる）ということを意味する。これにより、４０μｍの値を、コンデンサＣの端面１０ａからレジスト膜４の膜厚が変化する範囲内の距離Ｌとすることができる。
【００３４】
そして、従来例のレイアウトでは、抵抗の幅が安定する距離Ｌ＝４０μｍ以降の位置に抵抗を配置したが、本例のようなレイアウトにすることによって、すなわち、各抵抗のコンデンサＣからの距離を同一にすることによって、距離Ｌ＝４０μｍ以内でも抵抗の幅を全て同一に形成することができるため、距離Ｌ＝４０μｍ以内の位置に抵抗を配置する。特に、各抵抗のパターンはコンデンサの端面１０ａから直角方向に延びているので、レジスト膜の膜厚変動による影響が抵抗値のバラツキには影響しない。
【００３５】
次に、回路素子のレイアウトの変形例を、図５〜図１３に基づいて説明する。
【００３６】
図５は、第１回路素子としてのコンデンサＣが櫛型構造の例である。図６は、第１回路素子としてのコンデンサＣが箱型閉路構造の例である。図７は、図５のＢ−Ｂ断面図、又は、図６のＣ−Ｃ断面図の例である。
【００３７】
また、図８〜図１３は、第２回路素子としての抵抗Ｒ_１〜Ｒ_３の変形例を示す。図８、図９、図１０は、抵抗の１側辺をジグザグに折り返して配線した場合の例である。図１１、図１２、図１３は、抵抗を渦状に配線した場合の例である。
【００３８】
このような各種の例においても、コンデンサＣの一端面１０ａから抵抗Ｒ_１〜Ｒ_３の一端面までの距離Ｍは等しいのでレジストの膜厚変動の影響が少なく、一端面１０ａからのレジスト膜厚の異なる距離Ｌの範囲内（Ｍ＜Ｌ）に各抵抗の一部が存在しても、抵抗Ｒ_１〜Ｒ_３は全て同一の抵抗値をもつ。
【００３９】
なお、本発明では、複数個の第２の回路素子として、同一抵抗値をもつものを例に挙げたが、これに限るものではなく、抵抗値の異なる複数個の回路素子を用いて、第１の回路素子の位置から距離Ｌ以内に形成してもよい。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、同一基板上の第１の回路素子に対して、同一機能をもつ複数個の第２の回路素子を配線する場合において、第１の回路素子の一端面から各第２の回路素子の一端面までの距離が互いに同一となるように配置したので、その各第２の回路素子の一端面までの距離をレジストパターンニングに際してのレジスト膜厚が変化する領域内の距離以内に収めることが可能となり、従来のパターンニング法を有効に活用して、無駄なスペースやパターンの複雑化を避けることができ、これにより、製造コストの低減や作業の効率化を図ることが可能な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】回路パターンのレイアウトを示す平面図である。
【図２】図１における抵抗のパターンを示す平面図である。
【図３】本発明の実施の形態である製造方法を示す工程図である。
【図４】電極端面からの距離と抵抗の幅との関係を示す説明図である。
【図５】回路パターンの他の構成例を示す平面図である。
【図６】回路パターンの他の構成例を示す平面図である。
【図７】図５のＢ−Ｂ断面又は図６のＣ−Ｃ断面を示す断面図である。
【図８】抵抗の他のパターンを示す平面図である。
【図９】抵抗のパターンを示す平面図である。
【図１０】抵抗の他のパターンを示す平面図である。
【図１１】抵抗の他のパターンを示す平面図である。
【図１２】抵抗の他のパターンを示す平面図である。
【図１３】抵抗の他のパターンを示す平面図である。
【図１４】ローパスフィルタの構成を示す回路図である。
【図１５】従来の回路パターンのレイアウトの１例を示す平面図である。
【図１６】図１５における抵抗のパターンを示す平面図である。
【図１７】従来の製造方法を示す工程図である。
【図１８】レジスト膜厚と抵抗の幅との関係を示す特性図である。
【図１９】従来における回路パターンのレイアウトの他の例を示す平面図である。
【図２０】従来における抵抗のパターンの他の例を示す平面図である。
【符号の説明】
１０第１の回路素子
１１〜１３第２の回路素子

Claims

第１の回路素子に対して、各々同一機能をもつ複数個の第２の回路素子を近接して形成する半導体装置の製造方法であって、
基板上に、第１の導電層、および、該第１の導電層上に絶縁層を順次形成することにより、前記第１の回路素子に対応した第１領域と、前記第２の回路素子に対応した第２領域とを形成する第１工程と、
第２の導電層を、前記第１の回路素子の第１領域内の前記絶縁層上に形成する第２工程と、
前記第２の導電層が形成された前記第１の回路素子の第１領域と、前記第１の導電層が形成された前記第２の回路素子の第２領域との両方の領域に渡って、感光膜を塗布する第３工程と、
前記感光膜の膜厚が前記第２の導電層の一端面から変化する範囲の距離を膜厚変化距離Ｌとして定義し、かつ、該膜厚変化距離Ｌの範囲内であって、前記第２の導電層の一側面から前記各第２の回路素子を構成する前記第１の導電層の一側面までの距離を素子間距離Ｋ（Ｋ＜Ｌ）として定義するとき、
前記膜厚変化距離Ｌの範囲内において、前記素子間距離Ｋを、前記各第２の回路素子の回路パターンの全てに対して等しく設定した状態で、該各第２の回路素子の回路パターンのパターンニングを行う第４工程と、
前記パターンニングされた前記各第２の回路素子の回路パターンを前記第１の導電層までエッチングすることによって、前記膜厚変化距離Ｌの範囲内に、前記第１の回路素子と、前記素子間距離Ｋが全て等しく設定された複数個の第２の回路素子とを形成する第５工程と
を具えたことを特徴とする半導体装置の製造方法。
前記第１の回路素子はコンデンサからなり、前記第２の回路素子は抵抗であることを特徴とする請求項１記載の半導体装置の製造方法。
前記抵抗の主たる抵抗成分は、前記コンデンサの当該抵抗に面する辺に直角に設けられていることを特徴とする請求項２記載の半導体装置の製造方法。
前記コンデンサを１個用い、前記抵抗を３個用いることによって、ローパスフィルタを構成することを特徴とする請求項２又は３記載の半導体装置の製造方法。