JP2005012065A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】チップにおける応力集中を防止すると共に、バンプ形成時の位置合わせを高精度で行う。
【解決手段】半導体装置は、最上層メタル１およびチップ上面を覆うパッシベーション膜２およびポリイミド樹脂３を有している。パッシベーション膜２およびポリイミド樹脂３には、最上層メタル１のパッド部上にパッド開口１２が形成されると共に、アライメントマークとして機能するマーク開口２２が形成される。さらに、パッド開口１２上にはフリップチップ用の半田バンプ１３が形成され、マーク開口２２上には、半田バンプ１３と同じ形状および大きさのダミー半田バンプ２３が形成される。
【選択図】 図１
【解決手段】半導体装置は、最上層メタル１およびチップ上面を覆うパッシベーション膜２およびポリイミド樹脂３を有している。パッシベーション膜２およびポリイミド樹脂３には、最上層メタル１のパッド部上にパッド開口１２が形成されると共に、アライメントマークとして機能するマーク開口２２が形成される。さらに、パッド開口１２上にはフリップチップ用の半田バンプ１３が形成され、マーク開口２２上には、半田バンプ１３と同じ形状および大きさのダミー半田バンプ２３が形成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップボンディング用バンプを有するチップにより構成される半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの大規模化、多ピン化に伴い、半導体チップと実装基板やパッケージとの接続方式として、フリップチップボンディングの重要性が高まっている。また、パッケージの裏面に入出力用のパッドを並べたフリップチップＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのパッケージも多く用いられるようになってきた。フリップチップボンディングにおいては、半導体チップの接続用パッドと実装基板（フリップチップ基板）とは、当該パッド上に形成された突起状電極（バンプ）を介して接続される。そのためフリップチップボンディングは、ワイヤボンディングに比べて配線長を短くできる。
【０００３】
パッド上にバンプを形成する場合、その前処理として表面保護用の絶縁膜で覆われたパッド上に開口（以下「パッド開口」）を形成し、バンプ形成金属（例えば半田）とパッドとが反応しないようにするバリアの役割を果たすアンダーバンプメタル（ＵＢＭ）を形成する。そしてその上にフォトレジストを形成し、当該フォトレジストを露光、現像し、パッド開口の位置に合わせてバンプを形成するための開口（以下「バンプ開口」）を形成する。そして、当該バンプ開口内にバンプ形成金属を堆積させることで、バンプを形成する。
【０００４】
一般に、フリップチップ用のバンプのパターンは、素子や配線の形成の場合に比べてパターンが極めて簡単である。よって、上記バンプ開口を形成するための露光工程において、パッド開口とフォトマスクの位置合わせは手動で目視により行われる。この位置合わせには、パッド開口自身の段差がアライメントマークとして使用される。
【０００５】
バンプ開口はパターンの位置ずれを考慮して、パッド開口よりも大きく形成する必要がある。つまり、フォトマスクにおけるバンプ開口パターンは、パッド開口よりも大きい形状を有する。そのため上記位置合わせは、バンプ開口パターンと、それよりも小さいアライメントマーク（パッド開口）との位置合わせによって行わなければならない。しかし、バンプ開口パターンとアライメントマークとのサイズが大きく異なるため、精度のよい位置合わせは困難であった。
【０００６】
一方、その位置合わせの精度を向上させるための技術も幾つか提案されている。例えば、パッドの周縁部にアライメントマークを形成する手法がある（特許文献１）。また、パッド開口による段差をアライメントマークとして用いずにバンプ用フォトマスク専用のアライメントマークを設ける手法や、バンプ用フォトマスクに位置合わせ用のマークを設置する手法もある（特許文献２）。
【０００７】
【特許文献１】
特開平１１−１９５６６７号公報（第２−３頁、第１−２図）
【特許文献２】
特開平１１−８１８４号公報（第２−３頁、第１−４図）
【０００８】
【発明が解決しようとする課題】
一般に、フリップチップ用のバンプは、複数個でアレイを構成し、チップ上面に均一に配置される。それによってチップ上面における構造を均一にするのである。チップ上でバンプが均一に配置されておらず他の部分と構造が大きく異なる個所が存在する場合、チップの基板搭載時にその個所に応力が集中してクラックが発生する恐れが生じるからである。例えばチップ上に、バンプ用フォトマスク専用のアライメントマークを設けた場合、その部分の構造が他の個所と異なるために、当該アライメントマーク付近に応力が集中してしまう。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、バンプ形成の際の位置合わせを高精度で行うことができると共に、チップにおける応力集中を防止することが可能な半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、チップ上面を覆うと共に、パッド部上に第１開口部を有する絶縁膜と、前記第１開口部上に形成されたバンプ電極と、前記絶縁膜に形成されたアライメントマークである第２開口部と、前記第２開口部上に形成され、平面視で前記バンプ電極とほぼ同じ形状および大きさのダミーバンプ電極とを備え、前記第２開口部と前記ダミーバンプ電極とのマージンは、前記第１開口部と前記バンプ電極とのマージンよりも小さい。
【００１１】
また、本発明に係る半導体装置の製造方法は、（ａ）チップ上面を覆う絶縁膜に対し、パッド部上に第１開口部を形成すると共に、アライメントマークとしての第２開口部を形成する工程と、（ｂ）前記第１開口部上にバンプ電極を形成すると共に、前記第２開口部上にダミーバンプ電極を形成する工程とを備え、前記工程（ａ）における前記バンプ電極のパターンと前記第１開口部との位置合わせは、前記ダミーバンプ電極のパターンと前記第２開口部との位置合わせを行うことにより実行され、前記第２開口部と前記ダミーバンプ電極のパターンとのマージンは、前記第１開口部と前記バンプ電極のパターンとのマージンよりも小さく、前記ダミーバンプ電極は、平面視で前記バンプ電極とほぼ同じ形状および大きさである。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
図１および図２は、本実施の形態に係る半導体装置の構成を示す図である。図１は当該半導体装置の断面図であり、図２はその上面図である。本実施の形態に係る半導体装置は、フリップチップ用のバンプと、バンプ形成用のフォトマスクを位置合わせするためのアライメントマークとを備える構造を有している。図１および図２において、左側はバンプが形成される領域（バンプ形成領域）を示しており、右側はアライメントマークが形成される領域（アライメントマーク領域）を示している。
【００１３】
当該半導体装置は、トランジスタや配線等が形成された半導体基板（不図示）に形成された、最上配線層としての最上層メタル１、シリコン窒化膜等によるパッシベーション膜２、感光性のポリイミド樹脂３（あるいはフォトレジスト）を有している。パッシベーション膜２およびポリイミド樹脂３は、チップの上面を覆う保護絶縁膜として機能している。バンプ形成領域のパッシベーション膜２およびポリイミド樹脂３には、最上層メタル１のパッド部上に第１開口である開口１２（以下「パッド開口１２」）が形成される。また、アライメントマーク領域のパッシベーション膜２およびポリイミド樹脂３には、アライメントマークとして機能する第２開口である開口２２（以下「マーク開口２２」）が形成されている。
【００１４】
パッド開口１２上には、アンダーバンプメタル（ＵＢＭ）４を介して半田バンプ１３が形成される。アンダーバンプメタル４は、半田バンプ１３と最上層メタル１とが反応しないようにするバリアの役割を果たしている。一方、マーク開口２２上にも、アンダーバンプメタル４を介してダミーの半田バンプ２３（以下「ダミー半田バンプ２３」）が形成されている。
【００１５】
図示は省略するが、当該半導体装置はチップ上面にさらに複数の半田バンプ１３を有しており、それらは互いに同じ大きさおよび形状をもって形成されている。また、チップ上面構造の均一性を保つために、例えば後で示す図１０や図１１の如く、ダミー半田バンプ２３はそれら複数の半田バンプ１３と共にアレイを構成するように配置される。
【００１６】
図２に示すように、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じである。従って、チップ上にアライメントマーク（マーク開口２２）を設けたとしても、チップ上面における構造の均一性は保たれる。そのため、基板搭載時に当該アライメントマークの部分に応力が集中することは抑制される。なお、ここでは半田バンプ１３が８角形である例を示しているが他の形状であってもよい。例えば半田バンプ１３が円形の場合、図３の如くダミー半田バンプ２３も同じ大きさの円形とする。
【００１７】
半田バンプ１３は、その形成の際の位置ずれを考慮して、図２の如くパッド開口１２に対するマージンｍ１をとり、パッド開口１２の径よりも大きめに形成される。それに対し、ダミー半田バンプ２３はマーク開口２２の径とほぼ同等の大きさに形成される。即ち、ダミー半田バンプ２３とマーク開口２２とは平面視でほぼ同じ形状および大きさを有している。つまり、マーク開口２２とダミー半田バンプ２３とのマージンｍ２は、パッド開口１２と半田バンプ１３とのマージンｍ１よりも小さい。
【００１８】
以下、図４〜図８を用いて、本実施の形態に係る半導体装置の製造工程を説明する。これらの図においても、左側はバンプ形成領域を示しており、右側はアライメントマーク領域を示している。
【００１９】
まず、半導体基板にトランジスタ等のデバイスや配線を形成した後、最上層メタル１を形成する。その上に、シリコン窒化膜によるパッシベーション膜２および感光性のポリイミド樹脂３を形成する。次いで、ポリイミド樹脂３をパターニングすることで、最上層メタル１のパッド部上の領域およびアライメントマークを形成する領域を開口する。そして、そのポリイミド樹脂３をマスクにしてパッシベーション膜２をエッチングする。その結果、パッシベーション膜２およびポリイミド樹脂３に、パッド開口１２並びにマーク開口２２が形成される。そしてスパッタ法により、例えばＴｉやＣｕによるアンダーバンプメタル４を形成する（図４）。
【００２０】
上述のように、半田バンプ１３は、その形成の際の位置ずれを考慮してパッド開口１２の径よりも大きめに形成される。逆に言えば、パッド開口１２をこのあと形成する半田バンプ１３の径よりも、予め小さめに形成しておく必要がある。それに対し、マーク開口２２はこのあと形成するダミー半田バンプ２３の径と同等の大きさに形成しておく。
【００２１】
そして、フォトレジスト５を形成して露光、現像処理を行うことにより、パッド開口１２の上に、半田バンプ１３を形成するための開口１４（以下「バンプ開口１４」）を形成すると共に、マーク開口２２の上方に、ダミー半田バンプ２３を形成するための開口２４（以下「ダミーバンプ開口２４」）を形成する（図５）。
【００２２】
フリップチップ用のバンプのパターンは簡単であるため、このフォトレジスト５の露光工程におけるフォトマスクの位置合わせは、手動で目視により行われるのが一般的である。図８は本実施の形態におけるその位置合わせ方法を説明する図である。ここでは、フォトレジスト５がネガレジストであるケースを示す。同図における斜線領域は、フォトマスク３０におけるＣｒ等の遮光パターンを示している。
【００２３】
本実施の形態においては、フォトマスク３０の位置合わせはマーク開口２２をアライメントマークとして使用する。つまり、当該位置合わせは、フォトマスク３０におけるダミーバンプ開口２４のパターン２４ａ（即ちダミー半田バンプ２３のパターン）と、チップ上に形成されたマーク開口２２のエッジ部の段差とを位置合わせすることにより実行される。
【００２４】
チップ上のマーク開口２２は、予めダミー半田バンプ２３の形状とほぼ同じの大きさおよび形状に形成しているため、フォトマスク３０におけるダミーバンプ開口２４のパターン２４ａとマーク開口２２とのクリアランスｄは小さい。よって、容易に正確な位置合わせを行うことが可能である。それにより、バンプ形成領域において、パッド開口１２とフォトマスク３０におけるバンプ開口１４のパターン１４ａとが正確に位置合わせされる。
【００２５】
その後、半田メッキのシード層となるＮｉ層を形成して、バンプ開口１４およびダミーバンプ開口２４内に、それぞれ半田バンプ１３およびダミー半田バンプ２３をメッキ法により形成する（図６）。次いで、フォトレジスト５を除去し、アンダーバンプメタル層４を半田バンプ１３およびダミー半田バンプ２３をマスクにエッチングする（図７）。最後に、半田バンプ１３およびダミー半田バンプ２３をリフローすることにより、図１に示した半導体装置構造が形成される。
【００２６】
ここで、フォトレジスト５がネガレジストである場合、図８に示したように、マーク開口２２をフォトマスク３０におけるダミーバンプ開口２４のパターン２４ａに対して僅かに小さく形成するとよい。それにより、位置合わせの際にパターン２４ａ内にマーク開口２２全体を視認することができ、位置合わせを行いやすくなる。この場合は、マーク開口２２が、平面視でダミー半田バンプ２３よりも僅かに小さく形成される。
【００２７】
逆に、フォトレジスト５がポジレジストである場合（即ち、フォトマスク３０がバンプ開口１４およびダミーバンプ開口２４の形状の遮光パターンを有する場合）は、マーク開口２２の大きさがフォトマスク３０の遮光パターンよりも小さいと、位置合わせの際にフォトマスク３０の遮光パターンにマーク開口２２が隠されてしまい、視認できなくなる。よってその場合は図９の如く、マーク開口２２の大きさを、フォトマスク３０におけるダミーバンプ開口２４の遮光パターン２４ｂよりも僅かに大きく形成するとよい。それにより、位置合わせの際にマーク開口２２のエッジ全体を視認可能になり、より正確な位置合わせが可能になる。この場合は、マーク開口２２が、平面視でダミー半田バンプ２３よりも僅かに大きく形成される。
【００２８】
以上のように、本実施の形態によれば、フォトマスク３０の位置合わせの際に、正確な位置合わせが可能である。従って、パッド開口１２と半田バンプ１３との位置ずれを考慮したマージンを小さくすることが可能になり、半導体装置の高集積化に寄与できる。また、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じである。よって、チップ上面における構造の均一性は保たれる。そのため、当該チップの基板搭載時にアライメントマーク付近に応力が集中することが抑制される。
【００２９】
なお、本発明の適用は、バンプ形状は以上に示した８角形および円形に限定されるものではなく、あらゆる形状のバンプ形成に対しても適用可能である。
【００３０】
＜実施の形態２＞
実施の形態１によれば、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じであるので、チップ上面における構造の均一性は保たれる。しかし、図１の断面図から分かるように、パッド開口１２とマーク開口２２とは大きさが異なっており、バンプ形成領域とアライメントマーク領域とでは、チップ上面構造が完全に一致しているわけではない。そのため、その構造の違いに起因して、アライメントマーク領域に応力が集中することも考えられる。よってアライメントマーク領域は、なるべく応力の影響を受け難い場所に配置することが望ましい。
【００３１】
一般に、基板搭載時に発生する応力の影響は、チップのコーナー部において大きくなりやすい傾向にある。そこで本実施の形態ではアライメントマーク領域を、応力の影響が小さいチップ中央部に設ける。
【００３２】
図１０は、本実施の形態に係る半導体装置の構造を示す図であり、チップが形成されたウェハの上面図である。同図は、半田バンプ１３（パッド開口１２）およびダミー半田バンプ２３（マーク開口２２）の配設例を示している。チップ５０の上面には、複数個の半田バンプ１３が均一に形成される。ダミー半田バンプ２３は、半田バンプ１３の配置の均一性を損なわないように、半田バンプ１３と共にアレイを構成している。さらに、ダミー半田バンプ２３は、応力の影響を受けやすいチップ５０のコーナー部５１を避けて中央付近に配設されている。つまり、アライメントマーク領域は、チップ５０の中央付近に位置している。よって、アライメントマーク領域おける応力の集中はさらに抑えられる。
【００３３】
なお、図１０においては、半田バンプ１３がチップ５０全面で等しい間隔で配設された例を示しているが、例えば図１１のように、チップ５０上の領域によって半田バンプの間隔が変わるものであってもよい。
【００３４】
＜実施の形態３＞
上記実施の形態においては、チップ上面構造の均一性を保つためにパッド開口１２とマーク開口２２とは非常に似かよった形状に形成した。そのため、例えば図１０に示したようにマーク開口２２が、パッド開口１２と共にアレイを構成するような構造の場合、その中から目視でマーク開口２２を見つけ出すことは困難になることが考えられる。そこで、本実施の形態では、ウェハ上の視認しやすい位置に、マーク開口２２の位置を示すアライメントマーク検出用マークを設ける。
【００３５】
図１２は、本実施の形態に係る半導体装置の構造を示す図であり、チップが形成されたウェハの上面図である。チップ５０の外側のダイシング領域にアライメントマーク検出用マーク６０を形成する。この例では、アライメントマーク検出用マーク６０は、マーク開口２２の右方向および下方向のダイシング領域内の位置に配設される。位置合わせを行う者は、アライメントマーク検出用マーク６０を頼りに、マーク開口２２を容易に見つけ出すことができるようになる。
【００３６】
また、ダイシング領域は基板搭載時には削り取られ、応力集中の問題は伴わないので、アライメントマーク検出用マーク６０の構造は視認可能であれば任意のものでよい。例えば、ポリイミド樹脂の開口として形成してもよい。その場合、図４に示した工程で、パッド開口１２およびマーク開口２２の形成に並行してアライメントマーク検出用マーク６０を形成することができ、実施の形態１に比較して製造工程数の増加は伴わない。また、その開口上には半田バンプを必ずしも形成する必要はない。
【００３７】
アライメントマーク検出用マーク６０の形成位置は、視認しやすい位置であれば良く、必ずしもチップ５０の外側のダイシング領域である必要はない。例えばチップ５０の内側外周の領域であってもよい。但し、その場合は基板搭載時にもチップ上にアライメントマーク検出用マーク６０が残存することになるので、チップ上面構造の均一性を損なわないように、アライメントマーク検出用マーク６０の上にも、半田バンプ１３と同じ大きさおおよび形状の半田バンプを形成してもよい。
【００３８】
＜実施の形態４＞
本実施の形態においては、アライメントマーク領域を、チップの外側のダイシング領域に配置する。即ち、ダミー半田バンプ２３（マーク開口２２）は、図１３の如く、チップ５０の外側のダイシング領域に形成される。
【００３９】
ダイシング領域は基板搭載時には削り取られるため、基板搭載時におけるアライメントマーク領域における応力集中の問題は伴わない。また図１３のように、チップ５０の外側のダイシング領域にも、チップ５０内と同じ間隔をもって半田バンプ１３（パッド開口１２）を配設することにより、ウェハ全面の上面構造の均一性を保つことができる。それにより、ダイシング前における製造工程中でもウェハ内での応力集中を抑えることができ、より精度の高い位置合わせが可能になる。
【００４０】
【発明の効果】
以上説明したように、本発明に係る半導体装置およびその製造方法によれば、バンプ電極の位置合わせの精度を向上させる目的でチップ上にアライメントマークを形成した場合であっても、チップ上面における構造の均一性は保たれる。つまり、バンプ電極の位置合わせを高い精度で行うことができると共に、チップの基板搭載時に当該アライメントマーク付近に応力が集中することが抑制され、クラックの発生を防止できるという効果を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の構成を示す図である。
【図３】実施の形態１に係る半導体装置の構成を示す図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１０】実施の形態２に係る半導体装置の構成を示す図である。
【図１１】実施の形態２に係る半導体装置の構成を示す図である。
【図１２】実施の形態３に係る半導体装置の構成を示す図である。
【図１３】実施の形態４に係る半導体装置の構成を示す図である。
【符号の説明】
１ 最上層メタル、２ パッシベーション膜、３ ポリイミド樹脂、４ アンダーバンプメタル、１２ パッド開口、１３ 半田バンプ、２２ マーク開口、２３ ダミー半田バンプ。
【発明の属する技術分野】
本発明は、フリップチップボンディング用バンプを有するチップにより構成される半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの大規模化、多ピン化に伴い、半導体チップと実装基板やパッケージとの接続方式として、フリップチップボンディングの重要性が高まっている。また、パッケージの裏面に入出力用のパッドを並べたフリップチップＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのパッケージも多く用いられるようになってきた。フリップチップボンディングにおいては、半導体チップの接続用パッドと実装基板（フリップチップ基板）とは、当該パッド上に形成された突起状電極（バンプ）を介して接続される。そのためフリップチップボンディングは、ワイヤボンディングに比べて配線長を短くできる。
【０００３】
パッド上にバンプを形成する場合、その前処理として表面保護用の絶縁膜で覆われたパッド上に開口（以下「パッド開口」）を形成し、バンプ形成金属（例えば半田）とパッドとが反応しないようにするバリアの役割を果たすアンダーバンプメタル（ＵＢＭ）を形成する。そしてその上にフォトレジストを形成し、当該フォトレジストを露光、現像し、パッド開口の位置に合わせてバンプを形成するための開口（以下「バンプ開口」）を形成する。そして、当該バンプ開口内にバンプ形成金属を堆積させることで、バンプを形成する。
【０００４】
一般に、フリップチップ用のバンプのパターンは、素子や配線の形成の場合に比べてパターンが極めて簡単である。よって、上記バンプ開口を形成するための露光工程において、パッド開口とフォトマスクの位置合わせは手動で目視により行われる。この位置合わせには、パッド開口自身の段差がアライメントマークとして使用される。
【０００５】
バンプ開口はパターンの位置ずれを考慮して、パッド開口よりも大きく形成する必要がある。つまり、フォトマスクにおけるバンプ開口パターンは、パッド開口よりも大きい形状を有する。そのため上記位置合わせは、バンプ開口パターンと、それよりも小さいアライメントマーク（パッド開口）との位置合わせによって行わなければならない。しかし、バンプ開口パターンとアライメントマークとのサイズが大きく異なるため、精度のよい位置合わせは困難であった。
【０００６】
一方、その位置合わせの精度を向上させるための技術も幾つか提案されている。例えば、パッドの周縁部にアライメントマークを形成する手法がある（特許文献１）。また、パッド開口による段差をアライメントマークとして用いずにバンプ用フォトマスク専用のアライメントマークを設ける手法や、バンプ用フォトマスクに位置合わせ用のマークを設置する手法もある（特許文献２）。
【０００７】
【特許文献１】
特開平１１−１９５６６７号公報（第２−３頁、第１−２図）
【特許文献２】
特開平１１−８１８４号公報（第２−３頁、第１−４図）
【０００８】
【発明が解決しようとする課題】
一般に、フリップチップ用のバンプは、複数個でアレイを構成し、チップ上面に均一に配置される。それによってチップ上面における構造を均一にするのである。チップ上でバンプが均一に配置されておらず他の部分と構造が大きく異なる個所が存在する場合、チップの基板搭載時にその個所に応力が集中してクラックが発生する恐れが生じるからである。例えばチップ上に、バンプ用フォトマスク専用のアライメントマークを設けた場合、その部分の構造が他の個所と異なるために、当該アライメントマーク付近に応力が集中してしまう。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、バンプ形成の際の位置合わせを高精度で行うことができると共に、チップにおける応力集中を防止することが可能な半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、チップ上面を覆うと共に、パッド部上に第１開口部を有する絶縁膜と、前記第１開口部上に形成されたバンプ電極と、前記絶縁膜に形成されたアライメントマークである第２開口部と、前記第２開口部上に形成され、平面視で前記バンプ電極とほぼ同じ形状および大きさのダミーバンプ電極とを備え、前記第２開口部と前記ダミーバンプ電極とのマージンは、前記第１開口部と前記バンプ電極とのマージンよりも小さい。
【００１１】
また、本発明に係る半導体装置の製造方法は、（ａ）チップ上面を覆う絶縁膜に対し、パッド部上に第１開口部を形成すると共に、アライメントマークとしての第２開口部を形成する工程と、（ｂ）前記第１開口部上にバンプ電極を形成すると共に、前記第２開口部上にダミーバンプ電極を形成する工程とを備え、前記工程（ａ）における前記バンプ電極のパターンと前記第１開口部との位置合わせは、前記ダミーバンプ電極のパターンと前記第２開口部との位置合わせを行うことにより実行され、前記第２開口部と前記ダミーバンプ電極のパターンとのマージンは、前記第１開口部と前記バンプ電極のパターンとのマージンよりも小さく、前記ダミーバンプ電極は、平面視で前記バンプ電極とほぼ同じ形状および大きさである。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
図１および図２は、本実施の形態に係る半導体装置の構成を示す図である。図１は当該半導体装置の断面図であり、図２はその上面図である。本実施の形態に係る半導体装置は、フリップチップ用のバンプと、バンプ形成用のフォトマスクを位置合わせするためのアライメントマークとを備える構造を有している。図１および図２において、左側はバンプが形成される領域（バンプ形成領域）を示しており、右側はアライメントマークが形成される領域（アライメントマーク領域）を示している。
【００１３】
当該半導体装置は、トランジスタや配線等が形成された半導体基板（不図示）に形成された、最上配線層としての最上層メタル１、シリコン窒化膜等によるパッシベーション膜２、感光性のポリイミド樹脂３（あるいはフォトレジスト）を有している。パッシベーション膜２およびポリイミド樹脂３は、チップの上面を覆う保護絶縁膜として機能している。バンプ形成領域のパッシベーション膜２およびポリイミド樹脂３には、最上層メタル１のパッド部上に第１開口である開口１２（以下「パッド開口１２」）が形成される。また、アライメントマーク領域のパッシベーション膜２およびポリイミド樹脂３には、アライメントマークとして機能する第２開口である開口２２（以下「マーク開口２２」）が形成されている。
【００１４】
パッド開口１２上には、アンダーバンプメタル（ＵＢＭ）４を介して半田バンプ１３が形成される。アンダーバンプメタル４は、半田バンプ１３と最上層メタル１とが反応しないようにするバリアの役割を果たしている。一方、マーク開口２２上にも、アンダーバンプメタル４を介してダミーの半田バンプ２３（以下「ダミー半田バンプ２３」）が形成されている。
【００１５】
図示は省略するが、当該半導体装置はチップ上面にさらに複数の半田バンプ１３を有しており、それらは互いに同じ大きさおよび形状をもって形成されている。また、チップ上面構造の均一性を保つために、例えば後で示す図１０や図１１の如く、ダミー半田バンプ２３はそれら複数の半田バンプ１３と共にアレイを構成するように配置される。
【００１６】
図２に示すように、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じである。従って、チップ上にアライメントマーク（マーク開口２２）を設けたとしても、チップ上面における構造の均一性は保たれる。そのため、基板搭載時に当該アライメントマークの部分に応力が集中することは抑制される。なお、ここでは半田バンプ１３が８角形である例を示しているが他の形状であってもよい。例えば半田バンプ１３が円形の場合、図３の如くダミー半田バンプ２３も同じ大きさの円形とする。
【００１７】
半田バンプ１３は、その形成の際の位置ずれを考慮して、図２の如くパッド開口１２に対するマージンｍ１をとり、パッド開口１２の径よりも大きめに形成される。それに対し、ダミー半田バンプ２３はマーク開口２２の径とほぼ同等の大きさに形成される。即ち、ダミー半田バンプ２３とマーク開口２２とは平面視でほぼ同じ形状および大きさを有している。つまり、マーク開口２２とダミー半田バンプ２３とのマージンｍ２は、パッド開口１２と半田バンプ１３とのマージンｍ１よりも小さい。
【００１８】
以下、図４〜図８を用いて、本実施の形態に係る半導体装置の製造工程を説明する。これらの図においても、左側はバンプ形成領域を示しており、右側はアライメントマーク領域を示している。
【００１９】
まず、半導体基板にトランジスタ等のデバイスや配線を形成した後、最上層メタル１を形成する。その上に、シリコン窒化膜によるパッシベーション膜２および感光性のポリイミド樹脂３を形成する。次いで、ポリイミド樹脂３をパターニングすることで、最上層メタル１のパッド部上の領域およびアライメントマークを形成する領域を開口する。そして、そのポリイミド樹脂３をマスクにしてパッシベーション膜２をエッチングする。その結果、パッシベーション膜２およびポリイミド樹脂３に、パッド開口１２並びにマーク開口２２が形成される。そしてスパッタ法により、例えばＴｉやＣｕによるアンダーバンプメタル４を形成する（図４）。
【００２０】
上述のように、半田バンプ１３は、その形成の際の位置ずれを考慮してパッド開口１２の径よりも大きめに形成される。逆に言えば、パッド開口１２をこのあと形成する半田バンプ１３の径よりも、予め小さめに形成しておく必要がある。それに対し、マーク開口２２はこのあと形成するダミー半田バンプ２３の径と同等の大きさに形成しておく。
【００２１】
そして、フォトレジスト５を形成して露光、現像処理を行うことにより、パッド開口１２の上に、半田バンプ１３を形成するための開口１４（以下「バンプ開口１４」）を形成すると共に、マーク開口２２の上方に、ダミー半田バンプ２３を形成するための開口２４（以下「ダミーバンプ開口２４」）を形成する（図５）。
【００２２】
フリップチップ用のバンプのパターンは簡単であるため、このフォトレジスト５の露光工程におけるフォトマスクの位置合わせは、手動で目視により行われるのが一般的である。図８は本実施の形態におけるその位置合わせ方法を説明する図である。ここでは、フォトレジスト５がネガレジストであるケースを示す。同図における斜線領域は、フォトマスク３０におけるＣｒ等の遮光パターンを示している。
【００２３】
本実施の形態においては、フォトマスク３０の位置合わせはマーク開口２２をアライメントマークとして使用する。つまり、当該位置合わせは、フォトマスク３０におけるダミーバンプ開口２４のパターン２４ａ（即ちダミー半田バンプ２３のパターン）と、チップ上に形成されたマーク開口２２のエッジ部の段差とを位置合わせすることにより実行される。
【００２４】
チップ上のマーク開口２２は、予めダミー半田バンプ２３の形状とほぼ同じの大きさおよび形状に形成しているため、フォトマスク３０におけるダミーバンプ開口２４のパターン２４ａとマーク開口２２とのクリアランスｄは小さい。よって、容易に正確な位置合わせを行うことが可能である。それにより、バンプ形成領域において、パッド開口１２とフォトマスク３０におけるバンプ開口１４のパターン１４ａとが正確に位置合わせされる。
【００２５】
その後、半田メッキのシード層となるＮｉ層を形成して、バンプ開口１４およびダミーバンプ開口２４内に、それぞれ半田バンプ１３およびダミー半田バンプ２３をメッキ法により形成する（図６）。次いで、フォトレジスト５を除去し、アンダーバンプメタル層４を半田バンプ１３およびダミー半田バンプ２３をマスクにエッチングする（図７）。最後に、半田バンプ１３およびダミー半田バンプ２３をリフローすることにより、図１に示した半導体装置構造が形成される。
【００２６】
ここで、フォトレジスト５がネガレジストである場合、図８に示したように、マーク開口２２をフォトマスク３０におけるダミーバンプ開口２４のパターン２４ａに対して僅かに小さく形成するとよい。それにより、位置合わせの際にパターン２４ａ内にマーク開口２２全体を視認することができ、位置合わせを行いやすくなる。この場合は、マーク開口２２が、平面視でダミー半田バンプ２３よりも僅かに小さく形成される。
【００２７】
逆に、フォトレジスト５がポジレジストである場合（即ち、フォトマスク３０がバンプ開口１４およびダミーバンプ開口２４の形状の遮光パターンを有する場合）は、マーク開口２２の大きさがフォトマスク３０の遮光パターンよりも小さいと、位置合わせの際にフォトマスク３０の遮光パターンにマーク開口２２が隠されてしまい、視認できなくなる。よってその場合は図９の如く、マーク開口２２の大きさを、フォトマスク３０におけるダミーバンプ開口２４の遮光パターン２４ｂよりも僅かに大きく形成するとよい。それにより、位置合わせの際にマーク開口２２のエッジ全体を視認可能になり、より正確な位置合わせが可能になる。この場合は、マーク開口２２が、平面視でダミー半田バンプ２３よりも僅かに大きく形成される。
【００２８】
以上のように、本実施の形態によれば、フォトマスク３０の位置合わせの際に、正確な位置合わせが可能である。従って、パッド開口１２と半田バンプ１３との位置ずれを考慮したマージンを小さくすることが可能になり、半導体装置の高集積化に寄与できる。また、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じである。よって、チップ上面における構造の均一性は保たれる。そのため、当該チップの基板搭載時にアライメントマーク付近に応力が集中することが抑制される。
【００２９】
なお、本発明の適用は、バンプ形状は以上に示した８角形および円形に限定されるものではなく、あらゆる形状のバンプ形成に対しても適用可能である。
【００３０】
＜実施の形態２＞
実施の形態１によれば、半田バンプ１３とダミー半田バンプ２３とは、互いに形状および大きさが同じであるので、チップ上面における構造の均一性は保たれる。しかし、図１の断面図から分かるように、パッド開口１２とマーク開口２２とは大きさが異なっており、バンプ形成領域とアライメントマーク領域とでは、チップ上面構造が完全に一致しているわけではない。そのため、その構造の違いに起因して、アライメントマーク領域に応力が集中することも考えられる。よってアライメントマーク領域は、なるべく応力の影響を受け難い場所に配置することが望ましい。
【００３１】
一般に、基板搭載時に発生する応力の影響は、チップのコーナー部において大きくなりやすい傾向にある。そこで本実施の形態ではアライメントマーク領域を、応力の影響が小さいチップ中央部に設ける。
【００３２】
図１０は、本実施の形態に係る半導体装置の構造を示す図であり、チップが形成されたウェハの上面図である。同図は、半田バンプ１３（パッド開口１２）およびダミー半田バンプ２３（マーク開口２２）の配設例を示している。チップ５０の上面には、複数個の半田バンプ１３が均一に形成される。ダミー半田バンプ２３は、半田バンプ１３の配置の均一性を損なわないように、半田バンプ１３と共にアレイを構成している。さらに、ダミー半田バンプ２３は、応力の影響を受けやすいチップ５０のコーナー部５１を避けて中央付近に配設されている。つまり、アライメントマーク領域は、チップ５０の中央付近に位置している。よって、アライメントマーク領域おける応力の集中はさらに抑えられる。
【００３３】
なお、図１０においては、半田バンプ１３がチップ５０全面で等しい間隔で配設された例を示しているが、例えば図１１のように、チップ５０上の領域によって半田バンプの間隔が変わるものであってもよい。
【００３４】
＜実施の形態３＞
上記実施の形態においては、チップ上面構造の均一性を保つためにパッド開口１２とマーク開口２２とは非常に似かよった形状に形成した。そのため、例えば図１０に示したようにマーク開口２２が、パッド開口１２と共にアレイを構成するような構造の場合、その中から目視でマーク開口２２を見つけ出すことは困難になることが考えられる。そこで、本実施の形態では、ウェハ上の視認しやすい位置に、マーク開口２２の位置を示すアライメントマーク検出用マークを設ける。
【００３５】
図１２は、本実施の形態に係る半導体装置の構造を示す図であり、チップが形成されたウェハの上面図である。チップ５０の外側のダイシング領域にアライメントマーク検出用マーク６０を形成する。この例では、アライメントマーク検出用マーク６０は、マーク開口２２の右方向および下方向のダイシング領域内の位置に配設される。位置合わせを行う者は、アライメントマーク検出用マーク６０を頼りに、マーク開口２２を容易に見つけ出すことができるようになる。
【００３６】
また、ダイシング領域は基板搭載時には削り取られ、応力集中の問題は伴わないので、アライメントマーク検出用マーク６０の構造は視認可能であれば任意のものでよい。例えば、ポリイミド樹脂の開口として形成してもよい。その場合、図４に示した工程で、パッド開口１２およびマーク開口２２の形成に並行してアライメントマーク検出用マーク６０を形成することができ、実施の形態１に比較して製造工程数の増加は伴わない。また、その開口上には半田バンプを必ずしも形成する必要はない。
【００３７】
アライメントマーク検出用マーク６０の形成位置は、視認しやすい位置であれば良く、必ずしもチップ５０の外側のダイシング領域である必要はない。例えばチップ５０の内側外周の領域であってもよい。但し、その場合は基板搭載時にもチップ上にアライメントマーク検出用マーク６０が残存することになるので、チップ上面構造の均一性を損なわないように、アライメントマーク検出用マーク６０の上にも、半田バンプ１３と同じ大きさおおよび形状の半田バンプを形成してもよい。
【００３８】
＜実施の形態４＞
本実施の形態においては、アライメントマーク領域を、チップの外側のダイシング領域に配置する。即ち、ダミー半田バンプ２３（マーク開口２２）は、図１３の如く、チップ５０の外側のダイシング領域に形成される。
【００３９】
ダイシング領域は基板搭載時には削り取られるため、基板搭載時におけるアライメントマーク領域における応力集中の問題は伴わない。また図１３のように、チップ５０の外側のダイシング領域にも、チップ５０内と同じ間隔をもって半田バンプ１３（パッド開口１２）を配設することにより、ウェハ全面の上面構造の均一性を保つことができる。それにより、ダイシング前における製造工程中でもウェハ内での応力集中を抑えることができ、より精度の高い位置合わせが可能になる。
【００４０】
【発明の効果】
以上説明したように、本発明に係る半導体装置およびその製造方法によれば、バンプ電極の位置合わせの精度を向上させる目的でチップ上にアライメントマークを形成した場合であっても、チップ上面における構造の均一性は保たれる。つまり、バンプ電極の位置合わせを高い精度で行うことができると共に、チップの基板搭載時に当該アライメントマーク付近に応力が集中することが抑制され、クラックの発生を防止できるという効果を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置の構成を示す図である。
【図３】実施の形態１に係る半導体装置の構成を示す図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図１０】実施の形態２に係る半導体装置の構成を示す図である。
【図１１】実施の形態２に係る半導体装置の構成を示す図である。
【図１２】実施の形態３に係る半導体装置の構成を示す図である。
【図１３】実施の形態４に係る半導体装置の構成を示す図である。
【符号の説明】
１ 最上層メタル、２ パッシベーション膜、３ ポリイミド樹脂、４ アンダーバンプメタル、１２ パッド開口、１３ 半田バンプ、２２ マーク開口、２３ ダミー半田バンプ。
Claims (10)
- チップ上面を覆うと共に、パッド部上に第１開口部を有する絶縁膜と、
前記第１開口部上に形成されたバンプ電極と、
前記絶縁膜に形成されたアライメントマークである第２開口部と、
前記第２開口部上に形成され、平面視で前記バンプ電極とほぼ同じ形状および大きさのダミーバンプ電極とを備え、
前記第２開口部と前記ダミーバンプ電極とのマージンは、前記第１開口部と前記バンプ電極とのマージンよりも小さい
ことを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第２開口部は、平面視で前記ダミーバンプ電極とほぼ同じ形状および大きさである
ことを特徴とする半導体装置。 - 請求項２に記載の半導体装置であって、
前記第２開口部は、平面視で前記ダミーバンプ電極よりも僅かに小さい
ことを特徴とする半導体装置。 - 請求項２に記載の半導体装置であって、
前記第２開口部は、平面視で前記ダミーバンプ電極よりも僅かに大きい
ことを特徴とする半導体装置。 - 請求項１から請求項４のいずれかに記載の半導体装置であって、
前記ダミーバンプ電極は、前記チップのコーナー部分以外の場所に配設されている
ことを特徴とする半導体装置。 - 請求項１から請求項５のいずれかに記載の半導体装置であって、
前記バンプ電極は複数個あり、前記ダミーバンプ電極と共にアレイを構成している
ことを特徴とする半導体装置。 - 請求項１から請求項６のいずれかに記載の半導体装置であって、さらに、
前記第２開口部とは別の位置に配設されたアライメントマーク検出用マークを備える
ことを特徴とする半導体装置。 - （ａ）チップ上面を覆う絶縁膜に対し、パッド部上に第１開口部を形成すると共に、アライメントマークとしての第２開口部を形成する工程と、
（ｂ）前記第１開口部上にバンプ電極を形成すると共に、前記第２開口部上にダミーバンプ電極を形成する工程とを備え、
前記工程（ａ）における前記バンプ電極のパターンと前記第１開口部との位置合わせは、前記ダミーバンプ電極のパターンと前記第２開口部との位置合わせを行うことにより実行され、
前記第２開口部と前記ダミーバンプ電極のパターンとのマージンは、前記第１開口部と前記バンプ電極のパターンとのマージンよりも小さく、
前記ダミーバンプ電極は、平面視で前記バンプ電極とほぼ同じ形状および大きさである
ことを特徴とする半導体装置の製造方法。 - 請求項８に記載の半導体装置の製造方法であって、
前記工程（ａ）において、前記第２開口部は、前記チップの外側であるダイシング領域に形成される
ことを特徴とする半導体装置の製造方法。 - 請求項８に記載の半導体装置の製造方法であって、さらに、
（ｃ）前記チップの外側であるダイシング領域に、アライメントマーク検出用マーク形成する工程を備える
ことを特徴とする半導体装置の製造方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253277A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | モジュール用半導体素子と、これを用いたモジュールおよび、前記モジュールの製造方法 |
| KR100660893B1 (ko) * | 2005-11-22 | 2006-12-26 | 삼성전자주식회사 | 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법 |
| JP2008227020A (ja) * | 2007-03-09 | 2008-09-25 | Nec Corp | 電子部品の実装構造 |
| WO2009028538A1 (ja) * | 2007-08-27 | 2009-03-05 | Nec Corporation | 半導体素子及びその製造方法 |
| JP2010123602A (ja) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2011029374A (ja) * | 2009-07-24 | 2011-02-10 | Murata Mfg Co Ltd | 半導体パッケージおよび半導体パッケージモジュール |
| JP2015525968A (ja) * | 2012-06-25 | 2015-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | オフセットビア（ｖｉａｓ）を有する集積回路パッケージ |
| CN108461627A (zh) * | 2017-02-22 | 2018-08-28 | Tdk株式会社 | 磁传感器及其制造方法 |
| CN111916425A (zh) * | 2019-05-10 | 2020-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体形成方法及其结构 |
-
2003
- 2003-06-20 JP JP2003176232A patent/JP2005012065A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253277A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | モジュール用半導体素子と、これを用いたモジュールおよび、前記モジュールの製造方法 |
| KR100660893B1 (ko) * | 2005-11-22 | 2006-12-26 | 삼성전자주식회사 | 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법 |
| US8362610B2 (en) | 2007-03-09 | 2013-01-29 | Nec Corporation | Mounting configuration of electronic component |
| JP2008227020A (ja) * | 2007-03-09 | 2008-09-25 | Nec Corp | 電子部品の実装構造 |
| WO2009028538A1 (ja) * | 2007-08-27 | 2009-03-05 | Nec Corporation | 半導体素子及びその製造方法 |
| JP5509851B2 (ja) * | 2007-08-27 | 2014-06-04 | 日本電気株式会社 | 半導体素子及びその製造方法 |
| JP2010123602A (ja) * | 2008-11-17 | 2010-06-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8405209B2 (en) | 2008-11-17 | 2013-03-26 | Renesas Electronics Corporation | Semiconductor device with varying bump density regions and method of manufacturing the same |
| JP2011029374A (ja) * | 2009-07-24 | 2011-02-10 | Murata Mfg Co Ltd | 半導体パッケージおよび半導体パッケージモジュール |
| JP2015525968A (ja) * | 2012-06-25 | 2015-09-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | オフセットビア（ｖｉａｓ）を有する集積回路パッケージ |
| CN108461627A (zh) * | 2017-02-22 | 2018-08-28 | Tdk株式会社 | 磁传感器及其制造方法 |
| JP2018136212A (ja) * | 2017-02-22 | 2018-08-30 | Tdk株式会社 | 磁気センサとその製造方法 |
| US10527687B2 (en) | 2017-02-22 | 2020-01-07 | Tdk Corporation | Magnetic sensor and method of manufacturing the same |
| US11067648B2 (en) | 2017-02-22 | 2021-07-20 | Tdk Corporation | Magnetic sensor and method of manufacturing the same |
| CN111916425A (zh) * | 2019-05-10 | 2020-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体形成方法及其结构 |
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