JP3560888B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3560888B2
JP3560888B2 JP2000014771A JP2000014771A JP3560888B2 JP 3560888 B2 JP3560888 B2 JP 3560888B2 JP 2000014771 A JP2000014771 A JP 2000014771A JP 2000014771 A JP2000014771 A JP 2000014771A JP 3560888 B2 JP3560888 B2 JP 3560888B2
Authority
JP
Japan
Prior art keywords
semiconductor
polishing
semiconductor chip
chip
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000014771A
Other languages
English (en)
Other versions
JP2000299354A (ja
Inventor
健司 豊沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000014771A priority Critical patent/JP3560888B2/ja
Priority to TW089101815A priority patent/TW473948B/zh
Priority to KR10-2000-0005496A priority patent/KR100435096B1/ko
Priority to US09/499,028 priority patent/US6337257B1/en
Publication of JP2000299354A publication Critical patent/JP2000299354A/ja
Application granted granted Critical
Publication of JP3560888B2 publication Critical patent/JP3560888B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、キャリアテープに半導体チップが搭載されるＴＣＰ（Tape Carrier Package） などの表面実装型パッケージに好適に実施することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高機能化、小型化および軽量化に伴って、ＬＳＩ（Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）パッケージも多ピン化、ファインピッチ化、小型化および薄型化が望まれており、その実現可能性の高い半導体装置として、表面実装型半導体装置であるテープ・キャリア・パッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ；略称ＴＣＰ）が多く用いられている。この半導体装置をより薄型化するために、チップ基板に搭載される半導体チップ自体の厚みを低減する必要が生じている。半導体装置の大部分は、液晶パネルのドライバとも呼ばれる液晶駆動回路に用いられ、液晶パネルに直接接続される。このような半導体装置を薄型化することによって、この半導体装置が搭載される液晶パネルを薄型化することができ、したがってその液晶パネルが搭載される、たとえばノート形パソコンとも呼ばれる携帯型パーソナルコンピュータおよび携帯型ワードプロセッサなどの電子機器をも薄型化することができる。
【０００３】
前記半導体装置を薄型化するにあたっては、チップ幅が１．５ｍｍ以上でチップ長さが１６ｍｍ以下である、チップ長さとチップ幅とのアスペクト比が低い半導体チップにおいては、その厚みが４００μｍ程度まで研磨し、半導体装置を製造している。このようにアスペクト比の低い半導体チップの研磨は、その半導体チップを形成する前工程で、半導体ウエハを、半導体素子が形成される一表面とは反対側の他表面側を研磨し、厚みが４００μｍ程度になった半導体ウエハを使用して、前記他表面の研磨後に何ら他表面に対して処理をしないでアセンブリし、半導体装置を製造している。
【０００４】
図８は、典型的な従来の技術の半導体装置１を示す断面図である。前述した半導体装置１は、ダイパッドはなく、封止樹脂２が図８の紙面に垂直な方向に長手状の半導体チップ３を被覆している程度であり、機械的に補強されていない。そのため、半導体チップ３自体が半導体装置１全体の機械的強度を担っている。したがって半導体チップ３の薄型化によって、半導体装置１の機械的強度が低下するが、半導体装置１はＳＳＴ（Ｓｕｐｅｒ Ｓｌｉｍ ＴＣＰ）のように、図８の紙面に垂直な長手方向のチップ長さは大きくなる傾向があり、このチップ長さはたとえば２０ｍｍ程度である。また前記半導体チップ３の図８の左右方向のチップ幅は、前記チップ長さとは逆に小さくなる傾向があり、このチップ幅はたとえば１ｍｍ以下である。このように半導体チップ３の機械的強度は、小さくなる傾向がある。
【０００５】
このような半導体チップ３は、入力側配線４および出力側配線５を有し、ポリイミド基材から成るキャリアテープ６のインナリード７にインナリード・ボンディング（略称ＩＬＢ）によって接続されている。前記入力側配線４および出力側配線５は、ソルダレジスト８，９によって覆われ、半導体チップ３の半導体素子が形成される一表面１０の端子にはバンプ１１が形成され、このバンプ１１に前記インナリード７の先端部が接続される。半導体チップ３は、前記半導体素子が形成される一表面１０とは反対側の他表面１２に、半導体ウエハの平坦化のための研磨によって生じたクラック１３を含む研磨傷１４を有し、また側面１５には半導体ウエハのダイシングによって生じたダイシング傷１６を有する。
【０００６】
前記半導体チップ３は、そのチップ幅が１．５ｍｍ以上であると、半導体チップ３の機械的強度は比較的高いので、前記他表面１２を研磨しても、強度的には問題とならないが、チップ幅が１．０ｍｍ程度になると、半導体装置１のアセンブリ時および電子機器の実装基板への実装時にチップ割れが発生する。このような半導体装置１のチップ割れの発生は、他表面１２の研磨による半導体チップ３自体の断面不足に起因した機械的強度の低下のほかに、研磨によって発生した研磨傷１４とダイシング工程で発生するダイシング傷１６とが、半導体チップ３の機械的強度低下の主要因であることが本件発明者によって確認されている。
【０００７】
上記のように半導体チップ３の機械的強度が低いと、アセンブリ工程中に他の半導体チップとの接触による外力が前記半導体チップ３に作用する工程を含むＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）工程、およびマーク工程で、チップ割れが生じる。また半導体装置１を実装基板に実装するときに、研磨後の半導体チップ３を搭載した半導体装置１は僅かな外力で割れてしまい、電子機器が機能しないという不具合が発生する。
【０００８】
図９は、半導体装置１の機械的強度を測定するための構成を示す断面図である。前記半導体チップ３の機械的強度の測定では、半導体チップ３を厚み４００μｍまで研磨し、チップ幅が１．２ｍｍの半導体チップ３の他表面１２に研磨傷１４がチップ長さ方向に垂直（図９の左右方向）に形成された半導体装置１を、前記半導体チップ３の幅方向両側部がステージ１７に支持された状態で固定し、半導体チップ３の幅方向中央部を上方から治具１８によって押圧したところ、半導体チップ３の機械的強度は１．４７Ｎ／ｃｍ（＝１５０ｇｆ／ｃｍ）しかなく、３σ（σは標準偏差）を加味すると、押圧力Ｆ＝０Ｎで半導体チップが割れることもあり得ることが本件発明者によって確認されている。
【０００９】
図１０は、半導体チップ３の半導体ウエハ１９からの切出位置による研磨傷の相違を説明するための図であり、図１０（ａ）は表面研磨後の半導体ウエハ１９を示す平面図であり、図１０（ｂ）は半導体ウエハ１９の第１の領域２０から切り出された半導体チップ３ａがチップ基板６に搭載された状態での研磨傷１４ａとダイシング傷１６ａとを示す斜視図であり、図１０（ｃ）は半導体ウエハ１９の第２の領域２１から切り出された半導体チップ３ｂがチップ基板６に搭載された状態での研磨傷１４ｂおよびダイシング傷１６ｂを示す斜視図である。
【００１０】
上述の半導体ウエハ１９の他表面１２の研磨後に形成される研磨傷１４は、図１０（ａ）に示すように、渦巻き状の傷が形成され、半導体ウエハ１９上の切出位置によって半導体チップ３の他表面１２に形成される研磨傷１４の方向が異なる。図１０（ａ）の半導体ウエハ１９の参照符２０で示される第１の領域からダイシングによって切り出された半導体チップ３ａを、前記表面研磨後に何ら処理を加えずにチップ基板２６にアセンブリすると、図１０（ｂ）に示されるように、半導体チップ３ａの他表面１２には、半導体チップ３ａの長手方向にほぼ平行に研磨傷１４ａが形成される。
【００１１】
また、図１０（ａ）に示される半導体ウエハ１９から参照符２１で示される第２の領域からダイシングによって切り出された半導体チップ３ｂを、前記表面研磨後に何ら処理を加えずにチップ基板２６にアセンブリすると、図１０（ｃ）に示されるように、半導体チップ３ｂの他表面１２には、半導体チップ３ｂの長手方向にほぼ垂直に研磨傷１４ｂが形成される。
【００１２】
特に、図１０（ｃ）に示されるように、半導体チップ３ｂの長手方向にほぼ垂直に形成される研磨傷１４ｂは、半導体チップ３ｂの機械的強度をきわめて大きく低下させることが本件発明者によって確認されている。なお、図１０（ｂ）に示すような半導体チップ３ａの長手方向にほぼ平行に形成される研磨傷１４ａである場合は、半導体チップ３ａの機械的強度を大きく低下させるおそれはない。
【００１３】
このように、半導体チップ３の機械的強度を低下させる要因は、研磨傷１４およびダイシング傷１６であるが、傷と傷との間の溝に生成されたクラック１３が大きな原因であることが判明している。
【００１４】
以上のように従来の技術では、半導体チップ３の研磨によって半導体装置１を薄型化し、この半導体装置１を用いる液晶パネルをも薄型化するのに有効であるが、半導体装置１の機械的強度を低下させる要因となる。そのため半導体装置１を液晶パネルなどの各種の電子機器に搭載するにあたって、半導体装置１の運搬時および供給時などにおける外部からの衝撃力の作用、基板への実装時の内部応力の発生などの点できわめて取扱いが難しく、このような課題を解消することが望まれている。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、半導体チップまたはこの半導体チップが搭載されたパッケージ部品の薄形化を図り、かつ機械的強度を向上することができるようにした半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明は、一表面に半導体素子が形成される半導体基板から成る半導体装置の製造方法において、
前記半導体基板を、前記一表面とは反対側の他表面を研磨して薄膜化し、この研磨によって生じた研磨傷を除去して、他表面を平滑化し、
前記平滑化は、熔融処理によって行われ、この熔融処理による熔融深さは、３μｍ以上でかつ１５μｍ以下に選ばれることを特徴とする半導体装置の製造方法である。
【００１７】
本発明に従えば、拡散工程などを経て一表面に半導体素子が形成される半導体ウエハまたは半導体チップのいずれかである半導体基板の他表面の研磨傷が除去されることによって、半導体基板が薄型化されるとともに、半導体基板の機械的強度が向上され、半導体基板に外力が作用しても割れを生じない。このような半導体基板は、半導体ウエハおよびこの半導体ウエハをダイシングした半導体チップのいずれであってもよく、薄型化と機械的強度の向上という相反する２つの課題を同時に解決した半導体基板を用いて、最終製品として薄型化されかつ機械的強度が向上されたパッケージ部品を得ることが可能となる。
また前記半導体基板の他表面を平滑化するために、エッチング処理、熔融処理およびＣＭＰ処理という比較的よく利用される周知の技術の１つまたは複数の併用によって、前記他表面を容易かつ安定的に平滑化することができる。
さらに半導体チップの熔融深さが３μｍ以上でかつ１５μｍ以下に選ばれるので、半導体チップの研磨傷をより確実に除去することができる。
【００２３】
また本発明の前記半導体基板は、ダイシングによって形成された半導体チップであり、この半導体チップは、前記ダイシングによって生じた側面のダイシング傷を除去して、側面を平滑化することを特徴とする。
【００２４】
本発明に従えば、半導体基板の他表面の研磨傷だけではなく、側面のダイシング傷をも除去されるので、他表面の研磨傷だけを除去した場合に比べて、より確実に機械的強度を向上することができる。
【００３９】
さらに本発明の半導体装置の製造方法は、一表面に半導体素子が形成される半導体ウエハを、ダイシングして複数の長手状の半導体チップに分割し、この半導体チップの前記一表面とは反対側の他表面を研磨して、前記半導体チップを薄膜化する半導体装置の製造方法において、
前記研磨は、被研磨部位における研磨方向が半導体チップの長手方向にほぼ沿うようにして行われ、この研磨によって生じた研磨傷を除去して他表面を平滑化することを特徴とする半導体装置の製造方法である。
【００４０】
本発明に従えば、研磨方向が半導体チップの長辺方向に沿うように研磨することによって、研磨傷を半導体チップの長辺方向にほぼ平行に形成することができ、これによって全ての半導体チップの割れに対する機械的強度を一様に揃えることができ、より安定した割れに対する強度分布を得ることができる。また研磨傷を半導体チップの短辺方向にほぼ平行に形成した場合に比較して、割れに対する機械的強度を大きく向上することができるので、信頼性および歩留りを向上することが可能となる。
【００４１】
【発明の実施の形態】
図１は、本発明の実施の一形態の半導体装置３１を示す斜視図であり、図２は図１の切断面線ＩＩーＩＩから見た半導体装置３１を上下方向を反転して示す拡大断面図である。本実施の形態の半導体装置３１は、半導体チップ３２と、この半導体チップ３２が搭載されるチップ基板３３とを含む。半導体チップ３２は、複数の半導体素子が形成される一表面３４と、この一表面３４とは半導体チップ３２の厚み方向（図２の上下方向）に反対側の表面であって、後述する研磨傷３５がエッチングによって除去された平滑な他表面３６と、後述するダイシング傷３７ａ〜３７ｄ（総称する場合には、添字ａ〜ｄを省略する）がエッチングによって除去された平滑な４つの側面３８ａ〜３８ｄ（総称する場合には、添字ａ〜ｄは省略する）とを有し、図２の紙面に垂直な方向に長手の四角柱状の外観形状を有する。
【００４２】
このような半導体チップ３２は、封止樹脂３９によって薄板状のチップ基板３３に接着される。チップ基板３３は、たとえば幅３５ｍｍのポリイミドフィルムから成る長尺のキャリアテープの実行パターン領域を金型によって打ち抜いたものである。チップ基板３３の一表面４１には、各複数の入力側配線４２および出力側配線４３が形成され、これらの入力側配線４２および出力側配線４３には、チップ基板３３のほぼ中央に設けられる透孔７３内に両側から突出する各複数のインナリード４４，４５がそれぞれ一体的に連なって形成される。インナリード４４，４５の前記透孔７３内に突出する先端部は、半導体チップ３２の一表面３４上に形成されるバンプ４７，４８を介して前記半導体素子の各端子または電極に接続される。
【００４３】
図３は、半導体チップ３２の他表面３６の状態を説明するための一部の拡大断面図であり、図３（ａ）はエッチング処理前の他表面３６の状態を示し、図３（ｂ）はエッチング処理後の他表面３６の状態を示す。前記半導体チップ３２は、拡散工程などを経て一表面３４に半導体素子が形成された半導体ウエハの他表面３６を、平坦化処理のために研磨を行った後、その研磨後の半導体ウエハを、格子状のスクライブ線に沿ってダイシングソーと呼ばれる極薄の回転丸刃によって切断することによって形成される。したがってダイシング後の半導体チップ３２には、図３（ａ）に示されるように、他表面３６に多数の研磨傷３５が残存しており、また各側面３８にダイシング傷３７が残存している。このような研磨傷３５およびダイシング傷３７を除去すること、すなわち、図３（ｂ）に示されるように、研磨傷３５の発生領域４９およびダイシング傷３７の発生領域５０を除去することによって、前記半導体チップ３２の機械的強度を向上することができる。
【００４４】
前記研磨傷３５を除去する方法としては、エッチング液に半導体チップ３２を浸漬するウエットエッチングによる方法と、レーザで半導体チップ３２の研磨傷３５の発生領域４９を熔融する方法と、前記研磨傷３５の発生領域３７をプラズマでエッチングするドライエッチングによる方法とがある。この研磨傷３５のクラックは、その大部分が３μｍ程度の長さがあるので、研磨傷３５の発生領域３７の除去深さＤは、３μｍ以上必要となる。この除去深さＤは、エッチングによる場合は、
３μｍ＜Ｄ≦５０μｍ …（１）
に選ばれる。また熔融による場合は、
３μｍ＜Ｄ≦１５μｍ …（２）
に選ばれる。エッチングによる場合においては、Ｄ＝５０μｍを超える（Ｄ＞５０μｍ）と、半導体ウエハの厚みのばらつきが大きくなるという問題が生じる。また熔融による場合においては、Ｄ＝１５μｍを超える（Ｄ＞１５μｍ）と、半導体ウエハ全体が加熱され、熱によって半導体素子の破壊などの不具合が生じてしまう。したがって前記研磨傷３５に対する除去深さＤは、上記の式（１），式（２）のように選ばれる。
【００４５】
このように本実施の形態では、半導体チップ３２の研磨による薄膜化の後に、研磨傷３５の平滑化を行うことによって、半導体装置３１の機械的強度、具体的には割れ強度を向上するものである。前記平滑化は、エッチング処理、熔融処理、およびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）処理のいずれか１つの処理または複数の処理の併用が可能であり、このような平滑化処理によって、研磨傷３５と研磨傷３５に付随するクラック４０とを他表面３６から除去することができ、薄膜化と機械的強度の維持または向上という相反する要求を同時に達成することができる。
【００４６】
上記エッチング処理としてプラズマエッチングを行う場合は、半導体ウエハを１枚毎に真空チャンバに入れて、接地された上部電極に対向して平行におかれたウエハホルダ上に乗載し、このウエハホルダにバイアス用高周波電圧を印加し、エッチングガスをプラズマ化して、前記他表面３６をエッチング処理することができる。このようなプラズマエッチングは、たとえばエッチングガスとしてＣｌ２＋ＢＣｌ３を用い、反応生成物としてＡｌＣｌ３を生成する、たとえばアルミ配線のエッチング等で用いられる周知のドライエッチング技術が適用される。
【００４７】
エッチング処理後は、図１、図２および図３（ｂ）に示されるように、他表面３６の表面状態は鏡面化し、凹凸はほとんどなくなる。研磨傷３５とダイシング傷３７とは両方除去することが好ましく、この場合の半導体チップ３２の機械的強度は、９．８Ｎ／ｃｍ（＝１ｋｇｆ／ｃｍ）を超える。研磨傷３５およびダイシング傷３７のうちどちらか一方だけをエッチングして除去した場合であれば、半導体チップ３２の機械的強度は、４．４１Ｎ／ｃｍ（＝４５０ｇｆ／ｃｍ）となる。
【００４８】
また、本実施の形態においては、厚み６２５μｍの半導体チップ３２およびそのダイシング前の半導体ウエハを研磨して、４００μｍに薄膜化する各場合について説明する。たとえば、半導体チップ３２を研磨する場合は、研磨装置の砥石は、最初は日本工業規格１２０番程度の砥石によって２００μｍ研磨し、次に２０００番の砥石で砥石が回転しながら約２５μｍ研磨する。また、半導体ウエハ研磨する場合は、砥石は６インチのものを用い、半導体チップ３２は１．１ｍｍ×１８ｍｍ（アスペクト比は１６．４）のものを用いた。なお、上記の半導体チップ３２および半導体ウエハのサイズならびに研磨砥石の種類は、一例であり、上記のサイズおよび種類に限定されるものではない。
【００４９】
（実施例１）
図４は、複数の半導体チップ３２が長尺のキャリアテープ５４に搭載された状態で研磨する手法を説明するための図である。半導体素子が形成された半導体ウエハをダイシングシートに貼付けて、前述したようにダイシングすることによって、前記半導体チップ３２が形成される。インナリードボンディング（Ｉｎｎｅｒ
Ｌｅａｄ Ｂｏｎｄｉｎｇ；略称ＩＬＢ）によって、半導体チップ３２とキャリアテープ５４とをボンディングし、液状の封止樹脂３９によって封止した後に、その樹脂表面３９ａにマークする。ＩＬＢの工程以降は、全てキャリアテープ５４をリールに巻取って処理する。
【００５０】
前記リールは、キャリアテープ５４を４０ｍ程度巻取って処理するので、半導体装置３１が図４に示されるように３ピッチ品であると、１つのリールの中に半導体装置３１が２８００個程度、存在する。その後、リールに巻回された状態のままでキャリアテープ５４のテープ裏面５４ａ側を上にし、研磨装置へ供給する。この研磨装置は、１〜３個の半導体チップ３２を同時に研磨することができるように構成されており、キャリアテープ５４は半導体チップ３２を避けてクランパによって固定され、この状態で半導体チップ３２に水をかけながら所定の厚みまで研磨していく。
【００５１】
研磨前のチップ厚Ｔ１が６２５μｍの半導体チップ３２が搭載された半導体装置３１の総厚さＴ２は、９００μｍ程度である。この場合、半導体装置３１のアセンブリ工程であるＩＬＢ工程、封止工程、およびマーク工程は、従来と同じ裏面研磨なしの半導体チップを取扱うので、アセンブリ工程でのチップ割れ等のトラブルは全く発生していない。このような半導体チップ３２のチップ厚Ｔ１は、所望する厚みまで自由に研磨することができる。たとえば、チップ厚Ｔ１が２００μｍになるまで半導体チップ３２を他表面３６側から研磨しても、割れなどの問題は発生しないことが、本件発明者によって確認された。このときの半導体装置３１の総厚さＴ２は、４２０μｍである。
【００５２】
前記従来の技術に関連して述べたように、半導体装置３１の実装時においては、特に注意を払って取扱わなければならないので、たとえば液晶パネルへの実装前に、研磨傷３５およびダイシング傷３７をエッチング処理によって除去する。この場合、半導体チップ３２の基材が多結晶シリコンであれば、半導体装置３１をフッ酸（ＨＦ）＋硝酸（ＨＮＯ３）系エッチング液にそのまま浸漬させずに、図４に示すように、半導体チップ３２の他表面３６を下方にしてキャリアテープ５４をほぼ水平に張架した状態で矢符Ａ方向に搬送し、その下側からエッチング液５５をノズル５６から噴霧して供給する。
【００５３】
このように下からエッチング液５５を半導体チップ３２に向かって噴霧することによって、キャリアテープ５４上に形成されたソルダレジスト５７にエッチング液５５が付着しないようにして、強酸性の前記エッチング液５５から前記強酸に対して耐性の低いソルダレジスト５７を防護し、半導体チップ３２の前記他表面３６および封止樹脂３９から露出する側面３８に均等にエッチング液５５を付着させて、等方的にエッチングすることができる。
【００５４】
このような半導体チップ３２のエッチング処理は、前述したように、エッチング深さＤを、Ｄ＝３μｍ程度に設定し、他表面３６と封止樹脂３９から露出する側面３８とをエッチングする。このときのエッチング時間は５〜６秒とし、エッチングが終了した後、すぐに水洗いしてエッチング液５５を洗い流し、常温程度のドライエアで乾燥させる。こうして半導体チップ３２の研磨傷３５の発生領域４９およびダイシング傷３７の発生領域５０が除去され、半導体チップ３２の他表面３６および側面３８の封止樹脂３９からの露出部分が平滑化されて、機械的強度の向上された半導体チップ３２、したがって半導体装置３１を得ることができる。
【００５５】
本実施例では、半導体チップ３２の他表面３６の研磨傷３５は完全に除去できるが、半導体チップ３２の側面３８に形成されたダイシング傷３７は、封止樹脂３９の被覆部分において残ることになる。しかしながら、この被覆部分のダイシング傷内には、前記封止樹脂３９が浸透して硬化しているため、機械的外力による負荷は前記封止樹脂３９にも分散しているものと考えられる。本件発明者は、チップ厚Ｔ１＝４００μｍ、チップ幅Ｗ＝１．２ｍｍの半導体チップ３２の機械的強度を検証したところ、その向上効果はきわめて高く、９．８Ｎ／ｃｍを超え、半導体チップ３２に外力を加えても、半導体チップ３２がしなって、きわめて割れにくくなっていることが確認された。
【００５６】
本発明の他の実施例では、前記エッチング液５５の噴霧に代えて、半導体チップ３２の他表面３６側だけを図示しない貯留槽内に貯留されたエッチング液５５に浸漬するディッピング方式によってエッチングするようにしてもよい。この場合、キャリアテープ５４に形成されたソルダレジスト５７は、比較的強酸には弱いので、浸漬はできるだけ避けることが好ましい。
【００５７】
本発明の実施のさらに他の形態では、研磨後の半導体ウエハをダイシングして複数の半導体チップ３２に分割し、これらの半導体チップ３２を長尺のキャリアテープ５４に搭載して樹脂封止し、各半導体チップ３２毎に金型で必要な外形サイズにキャリアテープ５４を打抜いて半導体装置３１を形成した後、上述と同様な手順でエッチングし、半導体チップ３２の他表面３６の研磨傷３５および側面３８の前記封止樹脂３９から露出したダイシング傷３７を除去するようにしてもよい。
【００５８】
（実施例２）
次に、半導体ウエハを研磨し、研磨傷３５のエッチングによる除去を行った後、ダイシングして側面３８のダイシング傷３７をエッチングによって除去する方法と、半導体ウエハの研磨後にエッチングを行わずに、ダイシング後に、別の保護テープに半導体チップ３２を移換えて、研磨傷３５とダイシング傷３７とを除去した後に、再び半導体チップ３２をダイシングテープに移し換える方法とについて説明する。
【００５９】
半導体基板である半導体ウエハの半導体素子が形成される一表面３４に、耐酸性の保護テープを貼付けた後、裏面研磨で４００μｍ研磨し、裏面研磨後、半導体ウエハをＨＦ−ＨＮＯ３系エッチング液に浸漬し、他表面３６を３μｍ以上エッチングし、研磨傷３５を除去した。この保護テープによって、前記一表面３４にエッチング液が侵入しないようにしている。
【００６０】
本実施例では、エッチングは１０μｍ狙いで実施したが、ダイシング後に半導体チップ３２の機械的強度を測定すると、半導体チップ３２の長手方向に垂直に研磨傷３５が形成された半導体チップ３２であっても、その機械的強度は４．４１Ｎ／ｃｍ（＝４５０ｇｆ／ｃｍ）に向上していた。
【００６１】
研磨傷３５をエッチング除去後、保護テープを剥がし、ダイシングを行うが、エッチング処理した半導体ウエハの他表面３６にダイシングテープを貼付け、ダイシングソーを回転させて、前記半導体ウエハをチップ個片にカットしていく。カットした半導体チップ３２は、前記ダイシングによってダイシング傷３７が形成されている。
【００６２】
その後、このダイシングによって形成された半導体チップ３２の縁辺の傷は、前記他表面３６の研磨傷３５と同様に、エッチング液に浸漬させることによって除去する。すなわち、ダイシングした後にダイシングテープに貼付けたまま、別の保護テープを半導体ウエハの他表面３６に貼付け、ＨＦ−ＨＮＯ３系のエッチング液に約１分程度、浸漬する。浸漬している間、ＨＦ−ＨＮＯ３系のエッチング液は、エッチングむらが生じないように撹拌する。また、エッチング中は、エッチング反応熱で液温が上昇するので、液温は２５℃〜３０℃の間を維持するように制御する。
【００６３】
本実施例において、１つの半導体チップ３２に対して４リットルのＨＦ−ＨＮＯ３系エッチング液をエッチング槽に貯留してエッチングを実施したが、多数の数を処理する場合には、たとえば２５個の半導体チップを処理するたびにエッチング液を交換してエッチング量の劣化を防ぎ、安定したエッチングができるようにする。なお、上記のエッチング液の量および半導体チップの数については、循環フィルタリングなどを行うことによって適宜変更することができる。
【００６４】
本実施例では、半導体チップの一表面３４のパッド部にＡｕバンプが形成されているもので、かつ半導体チップ表面上にＳｉＮ系のパッシベーション膜が形成されているものが有効であるが、パッシベーション膜にＳｉＯ系のものを使用すると、ＨＦ−ＨＮＯ３系のエッチング液はＳｉＯ系のパッシベーション膜を溶解する。
【００６５】
図５は、他の実施例の半導体装置の製造方法を説明するための図であり、図５（ａ）は半導体ウエハ５３の他表面３６の研磨後に上述のエッチング処理を行わずにダイシングした後の状態を示し、図５（ｂ）は図５（ａ）に示されるダイシング後の各半導体チップ３２を他の保護テープ５９に一表面３４が接触するように移し換えた後の状態を示す。ダイシング前の半導体ウエハ５３には、図５（ａ）に示されるように、円環状のダイシング用フレーム６０が嵌め込まれ、一表面３４にはダイシングテープ５８が貼り付けられた状態で、格子状のスクライブ線に沿ってダイシングし、複数の半導体チップ３２に分割する。
【００６６】
こうして分割された各半導体チップ３２は、図５（ｂ）に示されるように、ダイシングテープ５８に密着させたまま他の保護テープ５９に移し換え、エッチング液に浸漬させることにより、半導体チップ３２の他表面３６の研磨傷３５および半導体チップ縁のダイシング傷３７を同時に除去する。次に、純水による洗浄を１０分行い、乾燥させて、再度、半導体チップ３２の他表面３６が第２の他の保護テープ（図示せず）に接触するように、そのまま移し換える。その後、アセンブリ工程であるＩＬＢ工程を実施する。
【００６７】
このようにしてエッチング処理された半導体チップ３２は、研磨傷３５およびダイシング傷３７が除去されているため、機械的強度はきわめて高く、９．８Ｎ／ｃｍ（＝１ｋｇｆ／ｃｍ）を超え、半導体チップ３２に外力を加えてもしなるので、きわめて割れにくくなることが確認された。
【００６８】
（実施例３）
次に、半導体ウエハの研磨およびエッチングを、保護テープを表面に貼付けた状態で行う場合について説明する。まず、予め半導体ウエハの一表面３４に、エッチング液に対して耐性を有するレジスト液を、スピンコート法によって膜厚が２０μｍ程度まで塗布し、硬化させる。前記レジスト液は、たとえばアクリル系またはエポキシ系から成る液状樹脂が用いられる。次に、硬化したレジスト膜の上から第１の保護テープを貼付ける。この第１の保護テープの厚みは１３０μｍ〜１５０μｍである。また第１の保護テープには接着剤が塗布されており、この接着剤によって半導体ウエハの一表面３４上に形成された前記レジスト膜に保護テープを接着する。前記レジスト膜は、後で行うエッチング液が半導体ウエハの一表面３４へ浸透することを防ぎ、また一表面３４にバンプがある場合は、凹凸を吸収する。
【００６９】
次に、前記半導体ウエハの他表面３６の研磨を行った後、前記第１の保護テープを引剥がし、強酸に対して耐性を有するの第２の保護テープを前記一表面３４に貼着する。これはエッチング液が強酸性であるためである。なお、研磨時の第１の保護テープに耐酸性のものを用いると、研磨時とエッチング時で保護テープを取換える必要がない。この耐酸性の保護テープを用いた場合、他表面３６の研磨時とエッチング時との２つの工程で同一の保護テープを貼り付けたままで使用できるので、各工程の処理時間を短縮し、保護テープ材料を節約することが可能となる。この保護テープは、上記のようにレジスト膜を介さず、直接、半導体ウエハ５３の一表面３４に貼着するようにしてもよい。
【００７０】
この後、上記のようにして保護テープが一表面３４に貼着された半導体ウエハ５３を、ＨＦ−ＨＮＯ３系のエッチング液に２分間、浸漬して、水で２０分間洗浄する。この洗浄後、乾燥させて、前記保護テープを引剥がし、レジスト膜にレジスト溶解液を塗布して溶解して取除き、純水によって２０分間洗浄し、乾燥させる。このとき、エッチング液による半導体ウエハの他表面３６のエッチング量（図３のエッチング深さＤに相当する）は、約１０μｍである。
【００７１】
本実施例のエッチングの後、半島体ウエハ５３をダイシングして半導体チップ３２を形成する。半導体チップ３２の機械的強度を測定すると、前述の図５（ｂ）に示されるように、半導体チップの長手方向に垂直に研磨傷が形成された半導体チップ３２であっても、エッチング後の強度は、４．４１Ｎ／ｃｍ（＝４５０ｇｆ／ｃｍ）に向上していることが確認された。
【００７２】
本発明の他の実施例として、半導体装置をアセンブリした後にレーザ光を半導体チップ３２の他表面３６にスキャンして照射し、他表面３６の研磨傷３５をエッチングするのではなく熱によって熔融することによって、半導体チップ３２の機械的強度を向上させることができる。この場合の半導体チップ３２の機械的強度は、約４．４１Ｎ／ｃｍ（＝４５０ｇｆ／ｃｍ）まで上昇ｒ．ことが本件発明者によって確認されている。なお、研磨傷３５のレーザ光照射による溶融除去は、アセンブリ後に限定されず、半導体ウエハ５３および半導体チップ３２のいずれの状態であってもよい。
【００７３】
本発明のさらに他の実施例として、半導体ウエハ５３のエッチングによる研磨傷３５の除去には、前述のプラズマエッチングを用いるようにしてもよい。
【００７４】
（実施例４）
図６は、本発明の実施の他の形態の半導体装置の製造方法を示す他表面３６側から見た平面図であり、図７は図６の下方から見た側面図である。なお、上述の実施の形態と対応する部分には同一の参照符を付す。本実施の形態では、半島体装置であるウエハ状の半導体基板７１は、個々の半導体チップ３２に対応する複数のチップ領域６１が予め画定して設定される。各領域６１は、複数の長辺方向のスクライブ線６２と、各スクライブ線６２に直交する複数の短辺方向のスクライブ線６３とによって規定される。このような半導体基板７１は、図示しない治具によって被研磨面である他表面３６を上方にして固定され、この他表面３６は、研磨材を含む研磨層６４が外周面上に形成された直円筒状の研磨ローラ６５によって研磨される。
【００７５】
この研磨ローラ６５は、回転軸６７に同軸に固定される。この回転軸６７は、水平な回転軸線６６まわりに矢符Ｂ方向、すなわち研磨ローラ６５と他表面３６とが接触する研磨部位６９において、研磨ローラ６５の後述する移動方向Ｃに対して、研磨ローラ６５の外周面である研磨面の進行方向が逆向きとなる方向に回転駆動される。回転軸６７には、モータおよび減速機などを含んで構成される回転駆動手段６８によって矢符Ｂ方向への回転力が伝達され、この回転軸６７の回転によって同一方向に前記研磨ローラ６５が回転駆動される。
【００７６】
このようにして回転駆動される研磨ローラ６５は、図示しない移動手段によって予め定める一定の移動速度Ｖで矢符Ｃ方向（図６および図７の左方）に移動され、前記他表面３６が前記長辺方向のスクライブ線６２が延びる方向に沿って、前記一表面３４と平行に研磨される。このとき、半導体素子が形成されている一表面３４は、図示しない基台上の研磨用パッドに圧着された状態で所定の固定位置に固定されている。このように半導体基板７１は、固定された状態で研磨されるので、他表面３６が不所望に変位することが防がれ、他表面３６を高精度で研磨して平滑化することができる。前記研磨ローラ６５および回転軸６７の矢符Ｃ方向への移動速度Ｖは、たとえば２〜１０ｃｍ／ｓに選ばれる。また研磨ローラ６５の研磨面（すなわち外周面）の周速は、半導体基板３１への摩擦熱による悪影響が生じす、かつできるだけ高い作業効率で研磨されるように設定され、たとえば２〜１０ｃｍ／ｓに選ばれる。
【００７７】
このような他表面３６の研磨によって、半導体基板７１は研磨前の厚さＴ０から研磨後の厚さＴ１に研磨されて薄膜化される。前記半導体基板３１は、その基材としてシリコンウエハを用いた場合、前記研磨前の厚さＴ０は６００μｍ程度であり、研磨後の厚さＴ１は４０〜４００μｍ程度まで薄膜化が可能である。
【００７８】
上記のように半導体基板７１の研磨方向、すなわち研磨ローラ６５の移動方向Ｃを、半導体チップ３２の長辺方向に相当するスクライブ線６２に沿うように設定することによって、半導体ウエハの他表面３６の研磨によって生じる研磨傷３５を、半導体チップ３２の長辺方向に平行（前述の図１０（ｂ）を参照）に形成することができる。これによって全ての半導体チップ３２の割れに対する機械的強度をほぼ一様に向上することができ、一枚の半導体ウエハから切り出される複数の半導体チップに対して、より安定した割れ強度分布を得ることができる。また、研磨傷３５を半導体チップ３２の短辺方向に対してほぼ平行に形成した場合（前述の図１０（ｃ）を参照）に比較して、割れに対する機械的強度を大きく向上することができるため、信頼性を向上することができるとともに、歩留りを向上することが可能となる。
【００７９】
このようにして半導体ウエハの研磨による薄膜化の後に、上記の各実施例と同様に、研磨傷３５の平滑化することによって、半導体チップ３２およびこの半導体チップ３２を搭載してパッケージ化した電子部品のいずれの状態であっても、割れに対する機械的強度を、より一層向上することができる。前記平滑化は、エッチング処理、熔融処理およびＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）処理のうちのいずれか１つまたは複数の処理の併用によって行うことができる。このような平滑化処理によって、研磨傷３５と、この研磨傷３５に付随するクラックとを他表面３６から除去し、消去し、または低減することができ、半導体チップおよびこの半導体チップを搭載した電子部品の薄膜化と機械的強度の向上という相反する効果を同時に達成することができる。
【００８０】
【発明の効果】
本発明によれば、平滑化を熔融処理という比較的よく利用される技術を用いることによって、研磨傷を確実に除去し、容易かつ安定的に半導体基板を平滑化して、半導体基板の薄膜化と、機械的強度の維持とを両立でき、歩留りを向上し、信頼性が高く、品質の安定した半導体装置を提供することができる。
【００８３】
また本発明によれば、半導体基板の他表面の研磨傷のみならず、側面のダイシング傷をも平滑化することによって、より確実に半導体装置の機械的強度を向上することができる。
【００９１】
さらに本発明によれば、研磨方向を、チップ長辺に沿うようにして研磨することによって、研磨傷をチップ長辺方向に平行に形成でき、全ての半導体チップの割れ強度を一律にでき、より安定した割れ強度分布を得ることができる。また、研磨傷をチップ短辺方向に平行に形成した場合に比較し、割れ強度を大きく向上できることから、信頼性の向上、歩留まりの向上が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の半導体装置３１を示す斜視図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た半導体装置３１を上下方向を反転して示す拡大断面図である。
【図３】半導体チップ３２の他表面３６の状態を説明するための一部の拡大断面図であり、図３（ａ）はエッチング処理前の他表面３６の状態を示し、図３（ｂ）はエッチング処理後の他表面３６の状態を示す。
【図４】複数の半導体チップ３２が長尺のキャリアテープ５４に搭載された状態で研磨する手法を説明するための図である。
【図５】他の実施例の半導体装置の製造方法を説明するための図であり、図５（ａ）は半導体ウエハの他表面３６の研磨後に上述のエッチング処理を行わずにダイシングした後の状態を示し、図５（ｂ）は図５（ａ）に示されるダイシング後の半導体チップ３２を他の保護テープ５９に一表面３４が接触するように移し換えた後の状態を示す。
【図６】本発明の実施の他の形態の半導体装置のの製造方法を示す他表面３６側から見た平面図である。
【図７】図６の下方から見た側面図である。
【図８】典型的な従来の技術の半導体装置１を示す断面図である。
【図９】半導体装置１の機械的強度を測定するための構成を示す断面図である。
【図１０】半導体チップ３の半導体ウエハ１９からの切出位置による研磨傷の相違を説明するための図であり、図１０（ａ）は表面研磨後の半導体ウエハ１９を示す平面図であり、図１０（ｂ）は半導体ウエハ１９の第１の領域２０から切り出された半導体チップ３ａがチップ基板６に搭載された状態での研磨傷１４ａとダイシング傷１６ａとを示す斜視図であり、図１０（ｃ）は半導体ウエハ１９の第２の領域２１から切り出された半導体チップ３ｂがチップ基板６に搭載された状態での研磨傷１４ｂおよびダイシング傷１６ｂを示す斜視図である。
【符号の説明】
３１ 半導体装置
３２ 半導体チップ
３３ チップ基板
３４ 一表面
３５ 研磨傷
３６ 他表面
３７，３７ａ〜３７ｄ ダイシング傷
３８，３８ａ〜３８ｄ 側面
３９ 封止樹脂
４０ チップ基板
５４ キャリアテープ
５５ エッチング液
５７ ソルダレジスト
５８ ダイシングテープ
５９ 保護テープ
６５ 研磨ローラ
６７ 回転軸

Claims (3)

  1. 一表面に半導体素子が形成される半導体基板から成る半導体装置の製造方法において、
    前記半導体基板を、前記一表面とは反対側の他表面を研磨して薄膜化し、この研磨によって生じた研磨傷を除去して、他表面を平滑化し、
    前記平滑化は、熔融処理によって行われ、この熔融処理による熔融深さは、３μｍ以上でかつ１５μｍ以下に選ばれることを特徴とする半導体装置の製造方法。
  2. 前記半導体基板は、ダイシングによって形成された半導体チップであり、この半導体チップは、前記ダイシングによって生じた側面のダイシング傷を除去して、側面を平滑化することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 一表面に半導体素子が形成される半導体ウエハを、ダイシングして複数の長手状の半導体チップに分割し、この半導体チップの前記一表面とは反対側の他表面を研磨して、前記半導体チップを薄膜化する半導体装置の製造方法において、
    前記研磨は、被研磨部位における研磨方向が半導体チップの長手方向にほぼ沿うようにして行われ、この研磨によって生じた研磨傷を除去して他表面を平滑化することを特徴とする半導体装置の製造方法。
JP2000014771A 1999-02-09 2000-01-24 半導体装置の製造方法 Expired - Fee Related JP3560888B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000014771A JP3560888B2 (ja) 1999-02-09 2000-01-24 半導体装置の製造方法
TW089101815A TW473948B (en) 1999-02-09 2000-02-02 Semiconductor device and method of manufacturing the same
KR10-2000-0005496A KR100435096B1 (ko) 1999-02-09 2000-02-03 반도체장치 및 그의 제조방법
US09/499,028 US6337257B1 (en) 1999-02-09 2000-02-07 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-30860 1999-02-09
JP3086099 1999-02-09
JP2000014771A JP3560888B2 (ja) 1999-02-09 2000-01-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000299354A JP2000299354A (ja) 2000-10-24
JP3560888B2 true JP3560888B2 (ja) 2004-09-02

Family

ID=26369286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000014771A Expired - Fee Related JP3560888B2 (ja) 1999-02-09 2000-01-24 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6337257B1 (ja)
JP (1) JP3560888B2 (ja)
KR (1) KR100435096B1 (ja)
TW (1) TW473948B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3604988B2 (ja) * 2000-02-14 2004-12-22 シャープ株式会社 半導体装置およびその製造方法
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US6465353B1 (en) * 2000-09-29 2002-10-15 International Rectifier Corporation Process of thinning and blunting semiconductor wafer edge and resulting wafer
JP3671854B2 (ja) 2001-04-05 2005-07-13 松下電器産業株式会社 シリコン系基板の表面処理方法
JP3646677B2 (ja) * 2001-08-02 2005-05-11 松下電器産業株式会社 表示パネル
JP3789802B2 (ja) * 2001-10-19 2006-06-28 富士通株式会社 半導体装置の製造方法
JP2003209082A (ja) * 2002-01-15 2003-07-25 Nitto Denko Corp 保護テープの貼付方法およびその装置並びに保護テープの剥離方法
TWI309074B (en) * 2002-02-07 2009-04-21 Advanced Epitaxy Technology Method of forming semiconductor device
JP4303547B2 (ja) 2003-01-30 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体装置
US20050063441A1 (en) * 2003-09-22 2005-03-24 Brown David C. High density methods for producing diode-pumped micro lasers
US20070166852A1 (en) * 2003-09-22 2007-07-19 Snake Creek Lasers Llc Diode-pumped microlasers including resonator microchips and methods for producing the same
US20070121689A1 (en) * 2003-09-22 2007-05-31 Snake Creek Lasers Llc Methods for Producing Diode-Pumped Micro Lasers
JP4509669B2 (ja) * 2004-06-29 2010-07-21 東京エレクトロン株式会社 載置機構及び被処理体の搬出方法
US20060083276A1 (en) * 2004-09-28 2006-04-20 Snake Creek Lasers, Llc. Cryogenically cooled solid state lasers
JP2008292919A (ja) * 2007-05-28 2008-12-04 Nishiyama Stainless Chem Kk 表示装置
US20090272722A1 (en) * 2008-05-02 2009-11-05 Maurizio Sbetti Method and device for cleaning the circumferential outer surface of welded metal pipes
CN102074541B (zh) * 2010-11-26 2014-09-03 天水华天科技股份有限公司 一种无载体无引脚栅格阵列ic芯片封装件及其生产方法
JP7122684B2 (ja) * 2018-03-08 2022-08-22 パナソニックＩｐマネジメント株式会社 塗布装置
US11121035B2 (en) * 2018-05-22 2021-09-14 Semiconductor Components Industries, Llc Semiconductor substrate processing methods
CN113471069A (zh) * 2021-05-10 2021-10-01 中国电子科技集团公司第十一研究所 红外探测器、混成芯片及其背减薄划痕处理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3526058B2 (ja) * 1992-08-19 2004-05-10 セイコーインスツルメンツ株式会社 光弁用半導体装置
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
KR0150998B1 (ko) * 1994-10-27 1998-12-01 김광호 이중 스토퍼를 이용한 소이 웨이퍼 제조방법
JP3501316B2 (ja) * 1995-06-16 2004-03-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
KR0178134B1 (ko) * 1996-10-01 1999-04-15 삼성전자주식회사 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법
US5965459A (en) * 1996-10-11 1999-10-12 International Business Machines Corporation Method for removing crevices induced by chemical-mechanical polishing
US5956564A (en) * 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark

Also Published As

Publication number Publication date
JP2000299354A (ja) 2000-10-24
US6337257B1 (en) 2002-01-08
KR100435096B1 (ko) 2004-06-09
TW473948B (en) 2002-01-21
KR20000057928A (ko) 2000-09-25

Similar Documents

Publication Publication Date Title
JP3560888B2 (ja) 半導体装置の製造方法
US7410908B2 (en) Manufacturing method for a semiconductor device
JP4856328B2 (ja) 半導体装置の製造方法
JP3447602B2 (ja) 半導体装置の製造方法
KR100661042B1 (ko) 반도체 장치의 제조 방법
CN109411377B (zh) 一种超薄来料封装方法及封装结构
TW201921460A (zh) 基板處理方法
JP7146354B2 (ja) キャリア板の除去方法
JP5936312B2 (ja) 半導体ウエーハの加工方法
JP2000091274A (ja) 半導体チップの形成方法およびそれを用いた半導体装置の製造方法
KR20220091511A (ko) 칩 부착 기판의 제조 방법, 및 기판 처리 장치
JP3803214B2 (ja) 半導体装置の製造方法
JP2000040677A (ja) 半導体素子の製造方法
JP3179970B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP7187115B2 (ja) ウェーハの加工方法
KR20110055977A (ko) 반도체 패키지 제조용 장비 및 이를 이용한 반도체 패키지 제조방법
JP6991673B2 (ja) 剥離方法
JP2005166807A (ja) 半導体素子の製造方法および基板の個片化方法
JP2005005447A (ja) 半導体基板の製造方法
JP2006073577A (ja) 半導体ウエハの薄型加工方法
TWI845749B (zh) 載板之除去方法
JP2002120132A (ja) 個片化された半導体チップ厚みの均一化方法
JP7262903B2 (ja) キャリア板の除去方法
JP2005057052A (ja) 半導体基板の加工方法
JP2008130705A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040518

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040526

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090604

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100604

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100604

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110604

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120604

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120604

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130604

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees