JP3788983B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、メモリ自己テスト回路を用いてメモリのバーンイン検査を行える半導体集積回路装置に関するものである。

従来、システムＬＳＩ内蔵のメモリのバーンインにおいては、ロジック回路と同時バーンインの実現や、バーンイン用冶具における制御可能な端子数制限の対応などのため、メモリ制御用端子数を減らす取り組みがなされている。

例えば特許文献１で開示されているように、外部クロックの分周器であるアドレス発生回路の分周出力信号を用いてメモリの検査に必要な検査データ，アドレスおよびメモリ制御信号を生成し、検査結果のパス／フェイル信号をパス／フェイル判定フラグ信号として出力することで、入力と出力合わせて２ピンでメモリマクロの検査を可能にして、バーンイン検査時にメモリ部とロジック回路部を同時検査を可能にしている。
特開平１１−２６００９６号公報（第４−６頁、第一図）

上記特許文献１に開示されているバーンインテスト回路においては、テスト回路としてメモリ内部に必要な検査データ，アドレスおよびメモリ制御信号の生成回路、検査結果のパス／フェイル信号判定回路が必要であり、メモリ実動作に直接関係しないテスト回路部によりメモリ部の面積が増大するという技術的課題を有している。

一方、近年のメモリ部の高速化、１チップ内のメモリマクロ搭載数増加に伴い、at-speed検査の実現、また外部端子数の削減等の要求が高まっている。そこで上記要求を満たすためチップ内のメモリを自己テストする機能回路（メモリＢＩＳＴ(Built In Self Test)回路）を搭載するシステムＬＳＩが増加している。

通常メモリＢＩＳＴ回路の動作としては、ある特定の検査パターンによりメモリ部の検査を行い、検査終了後に検査結果のパス／フェイル信号を出力することでメモリの良否判定を行っている。

このメモリＢＩＳＴ回路をバーンインテストに適用する課題として、バーンイン期間中におけるメモリ部の検査パターンが挙げられる。バーンインテスト期間中はメモリ部に対し、連続して検査パターンを実行し続ける必要がある。しかしメモリＢＩＳＴ回路は検査終了後、メモリ部への検査はストップしているためメモリＢＩＳＴ回路のリセットを行い、再度検査を開始させる必要がある。すなわちバーンインテストにおいて、メモリＢＩＳＴテストが終了する度に外部からリセット動作の制御が必要になる点とリセット制御用の外部端子が増えるという技術的課題を有していた。

本発明は上記従来の問題を解決するもので、メモリＢＩＳＴ回路を利用し、かつ外部からのリセット動作制御なしで、バーンインテスト実現を可能とすることで、メモリ（メモリマクロ）内部のバーンインテスト用回路を削減し、チップ面積の縮小を図ることができる半導体集積回路装置を提供することを目的とする。

本発明の請求項１記載の発明は、メモリ選択信号により各々選択されて動作する複数のメモリ部と、複数のメモリ部をテストするメモリ自己テスト回路と、メモリ自己テスト回路をリセットするリセット回路とを備えている。
メモリ自己テスト回路は、複数のメモリ部のアドレスを発生するアドレス発生手段と、複数のメモリ部に書き込むデータパターンを生成するデータパターン生成手段と、アドレス発生手段の発生するアドレスに対応して複数のメモリ部へのデータパターンの書き込み動作および複数のメモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、データパターン生成手段で生成され複数のメモリ部へ書き込まれたデータパターンに対応する期待値データと、複数のメモリ部へデータパターンを書き込んだ後で複数のメモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品として複数のメモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有する。
リセット回路は、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットし、リセット回路によるリセットによってメモリ自己テスト回路は複数のメモリ部のテストを再開するようにしている。
ここで、メモリ選択信号は、メモリ自己テスト回路内のアドレス発生手段の発生する任意のアドレスに応じて生成される。
複数のメモリ部は、入出力データビット幅が最小のｎビット幅（ｎは正の整数）である１つ以上の第１のメモリ部と、ｎビット幅より大きい１つ以上の第２のメモリ部とからなる。
また、メモリ自己テスト回路のデータパターン生成手段のデータパターンの出力部のビット幅および良否判定手段のメモリ部から読み出した出力データの入力部のビット幅がｎビット幅である。
さらに、この半導体集積回路装置は、データパターン生成手段から出力されるｎビット幅のデータを第２のメモリ部の入出力データビット幅のデータに変換して第２のメモリ部へ出力するデータ幅拡張手段と、第２のメモリ部から出力されるデータを良否判定手段の入力部のｎビット幅のデータに変換して良否判定手段へ出力するデータ幅縮小手段とをさらに備えている。

この構成によると、バーンインテスト時に、リセット回路が、メモリ自己テスト回路によるメモリ部のテスト開始後、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットすることにより、メモリ自己テスト回路が再度、メモリ部の検査を開始するために、外部からのリセット制御を伴わず、メモリ部の検査を連続して実行することが可能となる。つまりメモリ自己テスト回路を一度動作開始させることにより、外部からの制御を必要とせず、一定の期間中連続して検査を実行することができる。このように、メモリ自己テスト回路を利用し、外部からのリセット制御なしで、バーンインテストを実現できるため、メモリ内部のバーンインテスト用回路を削減し、チップ面積の縮小を図ることができる。

また、複数のメモリ部が搭載されたシステムＬＳＩにおいて、メモリ選択信号を例えばメモリ自己テスト回路内のアドレス発生手段のある任意のメモリアドレスをデコードした信号に割付けることにより、各メモリ部に対しアドレス発生手段の共用化ができる。そのため各々のメモリ部毎にメモリ自己テスト回路内のアドレス発生手段を用意する必要がなく、チップ面積の縮小に寄与できる。

また、各々のメモリ部の入出力データビット幅が異なる場合に、メモリ自己テスト回路のデータパターン生成手段の出力部および良否判定手段の入力部のビット幅を最小のデータビット幅数ｎに合わせ、入出力データビット幅がｎビット幅より大きいメモリ部との間にデータ幅を調整するためのデータ幅拡張手段、データ幅縮小手段を設けることにより、複数のメモリ部に対して、メモリ自己テスト回路のデータパターン生成手段と良否判定手段の共有化が可能となる。そのため各々のメモリ部毎にデータパターン生成手段、良否判定手段を用意する必要がなく、チップ面積の縮小に寄与できる。

本発明の請求項２記載の発明の半導体集積回路装置は、メモリ部と、メモリ部をテストするメモリ自己テスト回路と、メモリ自己テスト回路をリセットするリセット回路とからなるブロックを複数備えている。
メモリ自己テスト回路は、メモリ部のアドレスを発生するアドレス発生手段と、メモリ部に書き込むデータパターンを生成するデータパターン生成手段と、アドレス発生手段の発生するアドレスに対応してメモリ部へのデータパターンの書き込み動作およびメモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、データパターン生成手段で生成されメモリ部へ書き込まれたデータパターンに対応する期待値データと、メモリ部へデータパターンを書き込んだ後でメモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品としてメモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有している。
リセット回路は、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットし、リセット回路によるリセットによってメモリ自己テスト回路はメモリ部のテストを再開するようにしている。
さらに、この半導体集積回路装置は、全てのメモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定が行われたときに検出信号を発する全メモリテスト終了検出手段を備え、各リセット回路は、全メモリテスト終了検出手段の検出信号に応答して対応するメモリ自己テスト回路をリセットするようにしている。

この構成によると、バーンインテスト時に、リセット回路が、メモリ自己テスト回路によるメモリ部のテスト開始後、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットすることにより、メモリ自己テスト回路が再度、メモリ部の検査を開始するために、外部からのリセット制御を伴わず、メモリ部の検査を連続して実行することが可能となる。つまりメモリ自己テスト回路を一度動作開始させることにより、外部からの制御を必要とせず、一定の期間中連続して検査を実行することができる。このように、メモリ自己テスト回路を利用し、外部からのリセット制御なしで、バーンインテストを実現できるため、メモリ内部のバーンインテスト用回路を削減し、チップ面積の縮小を図ることができる。
また、複数のメモリマクロが搭載されたシステムＬＳＩにおいて、すべてのメモリ自己テスト回路によるテストが終了するまで、各メモリ自己テスト回路のリセットは実行されない。そのためメモリセルへの動的ストレスが各メモリ部の間で同一になるため、メモリセルのストレス劣化が支配的な製造プロセスの場合でもメモリ容量に応じてバーンイン印加時間を変更する必要のない、バーンインテストを実施できる。

本発明の請求項３記載の発明の半導体集積回路装置は、メモリ部と、メモリ部をテストするメモリ自己テスト回路と、メモリ自己テスト回路をリセットするリセット回路とからなるブロックを複数備えている。
メモリ自己テスト回路は、メモリ部のアドレスを発生するアドレス発生手段と、メモリ部に書き込むデータパターンを生成するデータパターン生成手段と、アドレス発生手段の発生するアドレスに対応してメモリ部へのデータパターンの書き込み動作およびメモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、データパターン生成手段で生成されメモリ部へ書き込まれたデータパターンに対応する期待値データと、メモリ部へデータパターンを書き込んだ後でメモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品としてメモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有する。
リセット回路は、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットし、リセット回路によるリセットによってメモリ自己テスト回路はメモリ部のテストを再開するようにしている。
さらに、この半導体集積回路装置は、全てのメモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定が行われたときに検出信号を発する全メモリテスト終了検出手段を備えるとともに、ブロックごとに、そのブロックのメモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定信号と全メモリテスト終了検出手段の検出信号とを入力し、そのうちのいずれか一方を外部制御信号に応じて切り替え出力する切り替え手段を備えている。
そして、各リセット回路は、切り替え手段から出力されるテスト終了判定手段によるメモリテストの終了判定信号または全メモリテスト終了検出手段の検出信号に応答して対応するメモリ自己テスト回路をリセットするようにしている。

この構成によると、バーンインテスト時に、リセット回路が、メモリ自己テスト回路によるメモリ部のテスト開始後、テスト終了判定手段によるメモリテストの終了判定に応答してメモリ自己テスト回路をリセットすることにより、メモリ自己テスト回路が再度、メモリ部の検査を開始するために、外部からのリセット制御を伴わず、メモリ部の検査を連続して実行することが可能となる。つまりメモリ自己テスト回路を一度動作開始させることにより、外部からの制御を必要とせず、一定の期間中連続して検査を実行することができる。このように、メモリ自己テスト回路を利用し、外部からのリセット制御なしで、バーンインテストを実現できるため、メモリ内部のバーンインテスト用回路を削減し、チップ面積の縮小を図ることができる。
また、複数のメモリマクロが搭載されたシステムＬＳＩにおいて、各メモリ自己テスト回路のリセット動作モードについて、すべてのメモリ自己テスト回路によるテストの終了を待ってリセットする動作、もしくは他のメモリ自己テスト回路によるテストの終了に関わらず、各々のメモリ自己テスト回路によるテストの終了によりリセットする動作、の２つの動作を外部制御信号により選択可能になり、ストレス劣化の主要因に応じてバーンイン動作モードを切り替えることができる。例えば、メモリセルのストレス劣化が支配的な製造プロセスの場合、各メモリ部間でメモリセルへのストレスを同一にするため、すべてのメモリ自己テスト回路によるテストの終了を待ってリセットする動作を選択し、ロジック部のトランジスタ劣化が主要因の場合は、連続して各メモリ部が動作する必要があるので、各メモリ自己テスト回路によるテストの終了信号によるリセットする動作を選択すればよい。

以上のように本発明によれば、メモリ自己テスト回路を利用し、かつ外部からのリセット動作制御なしで、バーンインテスト実現を可能とすることで、メモリ内部のバーンインテスト用回路を削減し、チップ面積の縮小を実現することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は第１の実施形態における半導体集積回路装置の概略図を示すものであり、１はメモリマクロであり、２はメモリＢＩＳＴ回路であり、３はメモリＢＩＳＴ回路２に内蔵のメモリアドレス発生回路であり、４はメモリＢＩＳＴ回路２に内蔵されたメモリ制御信号発生回路であり、５はメモリＢＩＳＴ回路２に内蔵されメモリマクロ１へ書き込むデータパターンを発生出力するとともにそのデータパターンに対応する期待値データを出力するデータパターン発生回路であり、６はデータパターン発生回路５から出力される期待値データとメモリ出力データ信号(DOUT)２５とのデータ比較によりメモリマクロ１の良否判定を行う、メモリＢＩＳＴ回路２に内蔵されたメモリ良否判定回路である。

１２はバーンインテストモードを選択するバーンインモードイネーブル信号(BI_MODE)であり、１７は外部入力ＢＩＳＴリセット信号(BIST_RST)であり、７はBI_MODE信号１２による無効状態では、BIST_RST信号１７によりＢＩＳＴリセット信号を生成し、またBI_MODE信号１２による有効状態では、上記BIST_RST信号１７による制御に加え、BIST_DONE信号１０に応じて自動的にＢＩＳＴリセット信号を生成する、ＢＩＳＴリセット制御回路であり、１１はＢＩＳＴリセット制御回路７で生成された内部メモリＢＩＳＴリセット信号(INTBIST_RST)である。

８はメモリＢＩＳＴ回路２を有効・無効状態にするＢＩＳＴイネーブル信号(BIST_EN)であり、９は良否判定回路６からのメモリ良否判定信号(BIST_GO)であり、１０はメモリＢＩＳＴテストが終了したことを示す、メモリＢＩＳＴテスト終了信号(BIST_DONE)であり、１３はクロック信号(CLK)であり、１４は外部入力アドレス信号(EXT_ADR)であり、１５は外部入力制御信号(EXT_CMD)であり、１６は外部入力メモリデータ信号(EXT_DIN)であり、１８はメモリＢＩＳＴ回路２が発生するメモリアドレス信号(BIST_ADR)であり、１９はメモリＢＩＳＴ回路２が発生するメモリ制御信号(BIST_CMD)であり、２０はメモリＢＩＳＴ回路２が発生するメモリデータ信号(BIST_DIN)であり、２２はセレクタ２６からメモリマクロ１に入力されるアドレス信号(MEM_ADR)であり、２３はセレクタ２６からメモリマクロ１に入力されるメモリ制御信号(MEM_CMD)であり、２４はセレクタ２６からメモリマクロ１に入力されるメモリ入力データ信号(MEM_DIN)であり、２５はメモリ出力データ信号(DOUT)、２７はバーンインテスト結果モニタ選択信号（BI_RESULT）である。

セレクタ２６は、ＢＩＳＴイネーブル信号(BIST_EN)８がディスイネーブルのときに、EXT_ADR信号１４とBIST_ADR信号１８のうちEXT_ADR信号１４を選択してMEM_ADR信号２２として出力し、EXT_CMD信号１５とBIST_CMD信号１９のうちEXT_CMD信号１５を選択してMEM_CMD信号２３として出力し、EXT_DIN信号１６とBIST_DIN信号２０のうちEXT_DIN信号１６を選択してMEM_DIN信号２４として出力する。逆に、BIST_EN信号８がイネーブルのときには、BIST_ADR信号１８を選択してMEM_ADR信号２２として出力し、BIST_CMD信号１９を選択してMEM_CMD信号２３として出力し、BIST_DIN信号２０を選択してMEM_DIN信号２４として出力する。

以上のように構成された半導体集積回路装置について以下にその動作の説明を行う。

通常メモリマクロ制御の場合、まずBIST_EN信号８をディスイネーブルに設定し、メモリＢＩＳＴ回路２を無効状態にする。またセレクタ２６によりそれぞれEXT_ADR信号１４、EXT_CMD信号１５、EXT_DIN信号１６が選択され、メモリマクロ１の制御は外部入力信号が有効となる。上記回路構成の場合は、メモリＢＩＳＴ回路２が無効状態なのでBI_MODE信号１２については特にケアは必要ない。

次に通常のＢＩＳＴテストの場合は、BIST_EN信号８をイネーブル、BI_MODE１２をディスイネーブルに設定する。上記設定の場合、セレクタ２６によりそれぞれBIST_ADR信号１８、BIST_CMD信号１９、BIST_DIN信号２０が選択され、メモリマクロ１の制御信号としてＢＩＳＴ回路生成信号が有効となる。またＢＩＳＴリセット制御回路７は外部リセット信号のBIST_RST信号１７をそのままINTBIST_RST信号１１として信号伝播を行う。

メモリＢＩＳＴ回路２によるバーンインテストの場合は、BIST_EN信号８をイネーブル、及びBI_MODE信号１２をイネーブルに設定にする。上記設定の場合、メモリマクロ１に対してＢＩＳＴ回路生成信号のBIST_ADR信号１８、BIST_CMD信号１９、BIST_DIN信号２０がセレクタ２６によりそれぞれ選択され、メモリマクロ１の制御信号としてＢＩＳＴ回路生成信号が有効となる。また、ＢＩＳＴリセット制御回路７は、ＢＩＳＴテスト終了を示すBIST_DONE信号１０を検知し、自動的にINTBIST_RST信号１１の発生を行いメモリＢＩＳＴ回路２をリセットする。また、メモリマクロ１のバーンインテストをモニタするときにはBI_RESULT信号２７を有効にすることにより、メモリＢＩＳＴ回路２のループ動作を解除することができるので、BIST_DONE信号１０により検査終了フラグを確認後、BIST_GO信号１０をモニタし良否判定を行えばよい。

なお、通常のＢＩＳＴテストの場合とバーンインテストの場合とでは、メモリＢＩＳＴ回路２自体の動作は変わらず、ＢＩＳＴリセット制御回路７の動作が変わる。通常のＢＩＳＴテストでは、外部リセット信号のBIST_RST信号１７をそのままINTBIST_RST信号１１として入力することでメモリＢＩＳＴ回路２が初期化されることで、テストが実行される。ここでテスト実行パターンはメモリＢＩＳＴ回路２内にあらかじめプログラムされており、そのプログラム実行後、メモリＢＩＳＴ回路２が自動的にテスト終了信号（BIST_DONE信号１０が“Ｈ”）を発生する。この後はＢＩＳＴリセット信号（INTBIST_RST信号１１）を入力しない限りメモリＢＩＳＴ回路２は終了状態を保持したままになっている。バーンインテストの場合は、メモリＢＩＳＴ回路２が自動的に発生するテスト終了信号（BIST_DONE信号１０が“Ｈ”）をＢＩＳＴリセット制御回路７が検知し、再度ＢＩＳＴリセットを行いＢＩＳＴテストの無限ループ化を行うものである。なお、メモリＢＩＳＴ回路２には、前述のように内部で予めプログラムされたテストパターンを実行終了後に、テスト終了信号（BIST_DONE信号１０が“Ｈ”）を発生するテスト終了判定手段（図示せず）を有する。

以上のようにバーンインテストモード時にはメモリＢＩＳＴ回路２を一度動作開始させることにより、外部から制御を必要とせず、一定の期間中連続して検査を実行することができる。

図２は、ＢＩＳＴリセット制御回路７の回路構成を示すものであり、１７はBIST_RST信号、１０はBIST_DONE信号、１２はBI_MODE信号、１３はCLK信号、２８はＤフリップフロップ（delay Flip-Flop）回路であり、２９は入力信号が、BIST_RSTの反転信号であるNBIST_RST信号３０及びバーンインモード反転リセット信号（NBI_RST信号）３１であり、出力信号がINTBIST_RST信号１１である２入力ＡＮＤ回路である。

以上のように構成されたＢＩＳＴリセット制御回路７について以下にその動作の説明を行う。

上記回路構成においては、BI_MODE信号１２により動作モードの切り替えが行われる。まず、BI_MODE信号１２が“Ｌ”（ローレベル）、すなわちバーンインモードが無効設定の場合、Ｄフリップフロップ回路２８への入力信号は“Ｌ”となるため、NBI_RST信号３１は“Ｈ”（ハイレベル）固定になる。このためBIST_RST信号１７が、そのままINTBIST_RST信号１１として伝播されることとなり、外部制御によるＢＩＳＴリセットのみが有効となる。

BI_MODE信号１２が“Ｈ”、すなわちバーンインモード信号が有効設定の場合、ＢＩＳＴテスト実行中はBIST_DONE信号１０が“Ｌ”であるが、ＢＩＳＴテスト終了を受けてBIST_DONE信号１０が“Ｈ”になるとＤフリップフロップ回路２８に“Ｈ”データが伝播され、４クロック後にNBI_RST信号３１が“Ｌ”になる。またその信号を受け、INTBIST_RST信号１１が“Ｈ”になり、メモリＢＩＳＴ回路２のリセット信号が発生される。ここで、バーンインテスト結果モニタ選択信号(BI_RESULT)２７は“Ｌ”である。また、BIST_RST信号１７は“Ｌ”で、その反転信号でＡＮＤ回路２９へ入力されるNBIST_RST信号３０は“Ｈ”である。

図３はバーンインモードが有効設定の場合のタイミングチャートである。Ｔ１はＢＩＳＴテスト実行期間、Ｔ２は自動ＢＩＳＴリセット期間、Ｔ３は再ＢＩＳＴテスト実行期間である。Ｔ４はバーンインテスト結果モニタ期間である。

ＢＩＳＴテスト実行期間Ｔ１では、ＢＩＳＴテスト終了を示すBIST_DONE信号１０は、“Ｌ”であるため、NBI_RST信号３１は“Ｈ”であり、NBIST_RST信号３０が“Ｈ”（BIST_RST信号１７が“Ｌ”）で、INTBIST_RST信号１１は“Ｌ”である。

自動ＢＩＳＴリセット期間Ｔ２において、ＢＩＳＴテスト終了を受けてBIST_DONE信号１０が“Ｈ”になると図２で示す回路構成により４クロック後にNBI_RST信号３１が“Ｌ”になる。またその信号を受け、INTBIST_RST信号１１が“Ｈ”になり、メモリＢＩＳＴ回路２のリセット信号が発生される。そのためメモリＢＩＳＴ回路２がリセットされ、ＢＩＳＴテスト終了信号のBIST_DONE信号１０も“Ｌ”にリセットされる。そしてINTBIST_RST信号１１が“Ｌ”になるのを受けてメモリＢＩＳＴリセット動作が解除され、再びＢＩＳＴテスト動作が開始される(再ＢＩＳＴテスト実行期間Ｔ３)。

バーンインテスト結果モニタ期間Ｔ４では、BI_RESULT信号２７を“Ｈ”にすることで、ＢＩＳＴテスト終了フラグのBIST_DONE信号１０が“Ｈ”になってもINTBIST_RST信号１１は“Ｌ”を維持しつづけるので、メモリＢＩＳＴ回路２はリセットされず、メモリＢＩＳＴ回路２のループ動作が解除される。そのためＢＩＳＴテスト終了フラグのBIST_DONE信号１０が“Ｈ”に変化後、メモリ良否判定信号のBIST_GO信号９をモニタすることでメモリの良否判定を行うことができる。

以上のように本実施形態によれば、バーンインモード時には、メモリＢＩＳＴ回路２によるメモリマクロ１の検査開始後、ＢＩＳＴ検査が終了したことを受けてＢＩＳＴテスト終了フラグが発生（BIST_DONE信号１０が“Ｈ”）し、メモリＢＩＳＴ回路２のリセットが実行される。このリセットによりメモリＢＩＳＴ回路２が再度、メモリマクロ１の検査を開始するため、外部からのリセット制御を伴わず、メモリマクロ１の検査を連続して実行することが可能となる。つまりメモリＢＩＳＴ回路２を一度動作開始させることにより、外部からのリセット制御を必要とせず、一定の期間中連続して検査を実行する、メモリＢＩＳＴ回路２によるバーンインテストを実現できる。このように、メモリＢＩＳＴ回路２を利用し、外部からのリセット制御なしで、バーンインテストを実現できるため、メモリ内部のバーンインテスト用回路を削減し、チップ面積の縮小を図ることができる。

また、バーンインテストにおけるメモリマクロ１の連続検査の実行中に、BI_RESULT信号２７を“Ｈ”にし、任意の期間だけＢＩＳＴリセット制御回路７によるメモリＢＩＳＴ回路２のリセット動作を無効にすることにより、メモリマクロ１の検査実行、メモリ良否判定という通常のメモリＢＩＳＴ回路動作に戻ることにより、バーンインテストにおけるメモリマクロ１の良否判定が可能になる。そして、再度、BI_RESULT信号２７を“Ｌ”にし、ＢＩＳＴリセット制御回路７によるメモリＢＩＳＴ回路２のリセット動作を有効にすることで、メモリマクロ１の連続検査動作に復帰することが可能となるため、任意の期間毎にメモリマクロ１の良否判定のモニタが可能となる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体集積回路装置において、複数のメモリマクロ（図中においては４つのメモリマクロ）と１つのメモリＢＩＳＴ回路が搭載された構成を示すブロック図である。なお図４において図１と同じ構成要素及び信号線については、同じ符号を付して説明を省略する。

図４において、１Ａ〜１Ｄはアドレス構成及び入出力データビット幅が同じであるメモリマクロであり、３７はメモリＢＩＳＴ回路２が発生するアドレス（ＢＩＳＴ発生アドレス）の上位２bitの信号（BIST_ADR[n:n-1] (nは自然数)）であり、４７はBIST_ADR[n:n-1]信号３７以外のＢＩＳＴ発生アドレスの信号（BIST_ADR[n-2:0]）であり、各メモリマクロはBIST_ADR[n-2:0]信号４７により各メモリアドレスを制御する構成であり、３６はBIST_ADR[n:n-1]信号３７をデコードするデコード回路であり、３９Ａ〜ＤはBIST_ADR[n:n-1]信号３７をデコード回路３６にてデコードした信号により、メモリマクロを選択するメモリマクロ選択信号(MEM_CS信号)であり、各メモリマクロ１Ａ〜１Ｄの出力データ信号２５はデータバス３８で共用化されている。

なお、図４では示していないが、図１と同様のＢＩＳＴリセット制御回路７を備えている。さらに図１と同様、メモリＢＩＳＴ回路２にはBIST_EN信号８およびＢＩＳＴリセット制御回路７からのINTBIST_RST信号１１が入力され、メモリＢＩＳＴ回路２からはBIST_GO信号９およびBIST_DONE信号１０が出力される。各セレクタ２６には制御信号として同一のBIST_EN信号８が入力され、被選択入力として図示されているメモリＢＩＳＴ回路２からの３つの出力信号の他、対応する各メモリマクロに応じたEXT_ADR信号（１４）、EXT_CMD信号（１５）、EXT_DIN信号（１６）の外部入力信号が入力される。

以上のように構成された半導体集積回路装置について、以下にその動作の説明を行う。

通常メモリマクロ制御の場合、第１の実施形態と同様、メモリＢＩＳＴ回路２は無効状態にされ、各セレクタ２６により各々のメモリマクロ１Ａ〜Ｄに必要な外部入力信号（図示せず）が選択される。

通常のＢＩＳＴテストおよびバーンインテストの場合、第１の実施形態と同様、メモリＢＩＳＴ回路２が有効状態にされ、各セレクタ２６はメモリアドレス発生回路３の出力（４７）、メモリ制御信号発生回路４の出力、データパターン発生回路５の出力を選択するように制御される。メモリアドレス発生回路３から出力される上位アドレスのBIST_ADR[n:n-1]信号３７は、デコード回路３６によりデコードされ、MEM_CS信号３９Ａ〜Ｄのいずれかの信号が出力される。その出力されたMEM_CS信号３９Ａ〜Ｄに応じてメモリマクロの選択が行われる。ここで例えばBIST_ADR[n：n-1]=00bの場合、デコード回路３６によりMEM_CS信号３９Ａが出力される（このとき例えばMEM_CS信号３９Ａが“Ｈ”で、他のMEM_CS信号３９Ｂ〜Ｄは“Ｌ”）。MEM_CS信号３９Ａによってメモリマクロ１Ａが選択状態になり、メモリマクロ１ＡのみがＢＩＳＴテスト実行される。ここでメモリマクロ１Ａが選択状態になるとは、MEM_CS信号３９Ａが“Ｈ”になることでメモリマクロ１Ａがコマンド信号、アドレス信号を“有効”と見なしマクロ内部へ信号を伝播しメモリマクロ１Ａの動作が可能になるということである。一方、MEM_CS信号が“Ｌ”のメモリマクロはコマンド信号、アドレス信号が“無効”になるためマクロ内部への信号伝播が遮断され、マクロ動作しない。各々のメモリマクロに対する通常のＢＩＳＴテストおよびバーンインテストにおけるその他の設定（制御）については第１の実施形態と同様である。

本実施形態によれば、第１の実施形態と同様の効果が得られる他、アドレス構成及び入出力データビット幅が同じであるメモリマクロを複数搭載している場合に、１つのメモリＢＩＳＴ発生回路２を搭載し、そのメモリアドレス発生回路３の出力アドレスの上位アドレスをメモリマクロ選択信号であるMEM_CS信号３９Ａ〜Ｄに割り当てることにより、各メモリマクロに対しメモリＢＩＳＴ回路２のメモリアドレス発生回路３の共用化が可能となる。また各メモリマクロの出力データ信号についてもデータバス３８で共用化されているため、メモリＢＩＳＴ回路２のメモリ良否判定回路６の共通化ができる。さらにメモリＢＩＳＴ回路２内の制御信号発生回路４、データパターン発生回路５、図示されていないテスト終了判定手段についても共用化ができる。したがって、各々のメモリマクロ毎にメモリアドレス発生回路やメモリ良否判定回路等を用意する必要がなく、チップ面積の縮小に寄与できる。

（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体集積回路装置において、複数のメモリマクロ（図中においては２つのメモリマクロ）と１つのメモリＢＩＳＴ回路が搭載された構成を示すブロック図である。なお図５において図４と同じ構成要素及び信号線については、同じ符号を付して説明を省略する。

１Ｅは入力データEDIN[m:0]、出力データEDOUT[m:0]のビット幅がm+1であるメモリマクロであり、１Ｆは入力データDIN[l:0]、出力データDOUT[l:0]のビット幅がl+1であるメモリマクロである(l ＜ m；l、mは自然数)。なお、メモリマクロ１Ｆ、１Ｆのアドレス数は同一とする。

４０はメモリマクロ１Ｅの出力データであるEDOUT[m:0]信号のデータ圧縮を行い、メモリＢＩＳＴ回路２内の良否判定回路６の入力データDOUT[l:0]のデータ幅に合わせるデータ圧縮回路であり、４１はメモリＢＩＳＴ回路２内のデータパターン発生回路５から生成された出力データDIN[l:0]をメモリマクロ１Ｅの入力データであるEDIN[m:0]のデータ幅に合わせるよう信号線を束ねた信号接続ブロックであり、４２はデータ圧縮回路４０によりデータ幅が圧縮された出力データのDOUT[l:0]信号であり、４３は信号接続ブロック４１によりデータ幅を拡張されたEDIN[m:0]信号である。

また、メモリＢＩＳＴ回路２のデータパターン発生回路５及び良否判定回路６のデータ幅は[l:0]とする。

以上のように構成された半導体集積回路装置について、以下にその動作の説明を行う。なお、本実施形態では、メモリマクロ１Ｅの入力データおよび出力データのビット幅がメモリＢＩＳＴ回路２のデータパターン発生回路５及び良否判定回路６のデータ幅と異なり、そのためにデータ圧縮回路４０および信号接続ブロック４１を設けている以外は、第２の実施形態と同様の構成であり、以下では第２の実施形態と異なる構成部分の動作を主に説明する。

メモリＢＩＳＴ回路２によるテスト時のメモリマクロ１Ｅ及び１Ｆの選択については、第２の実施形態で示したように、メモリＢＩＳＴ回路２のアドレス発生回路３の上位アドレスによって行われる。メモリマクロ１Ｆについては、メモリマクロ１Ｆの入出力データ幅とメモリＢＩＳＴ回路２へのデータ幅は同一であるためデータ幅については特にケアする必要はない。一方、メモリマクロ１Ｅにおいてメモリマクロ１Ｅからの出力データはデータ圧縮回路４０によりメモリＢＩＳＴ回路２の良否判定回路６が扱うデータ幅に揃えられる。またメモリマクロ１Ｅへの入力データは、信号接続ブロック４１においてメモリＢＩＳＴ回路２のデータパターン発生回路５のデータ幅[l:0]からデータ幅[m:0]に揃えられる。

図６は、データ圧縮回路４０におけるデータ圧縮論理の例を示し、ここでは出力データ幅４bitを出力データ幅２bitへの圧縮を行う際の論理表を例示している。ここでメモリのバーンインテストにおいて各入出力データ値はALL"１"またはALL"０"とする。つまりデータ期待値としてはALL"１"またはALL"０"がパスでありそれ以外のデータ期待値はフェイルとなる。この論理表によると、ALL"１"またはALL"０"以外の出力が出た場合、圧縮出力データDOUTは"０１"または"１０"を出力する。そのためこの圧縮出力データDOUTをメモリＢＩＳＴ回路２のメモリ良否判定回路６で期待値比較を行うとフェイルとなり、上記検査条件においては、データ圧縮を行うことで検査品質を落とすことはない。

図７は信号接続ブロック４１の信号接続の一例を示し、ここでは前述のデータ幅[l:0]を[15:0]とし、データ幅[m:0]を[31:0]とした例を表すものである。DIN[15:0]はメモリＢＩＳＴ回路２のデータパターン発生回路５からの出力データ信号であり、EDIN[31:0]はメモリマクロ１Ｅへの入力データ信号である。またDIN信号とEDIN信号は、EDIN信号の２信号線分をショートし、それにDIN信号の１信号線を接続している。以上のような信号接続を行うことにより、出力データビット幅拡張を実現できる。

本実施形態によれば、複数のメモリマクロの入出力データビット幅が異なる場合であっても、データ圧縮回路４０および信号接続ブロック４１を設けることで第２の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図８は、本発明の第４の実施形態に係る半導体集積回路装置において、各々のメモリ構成が異なる（アドレス数、データビット数、メモリ種類等）複数のメモリマクロ（図中においては２つのメモリマクロ１Ｇ、１Ｈ）と各メモリマクロに各々対応するひとつのメモリＢＩＳＴ回路２Ａ、２Ｂが搭載された構成を示すブロック図である。なお図８において図１と同様の構成要素及び信号線については、同じ符号を付して説明を省略する。

４４はメモリＢＩＳＴ回路２ＡのメモリＢＩＳＴテスト終了信号(BIST_DONE信号)１０ＡとメモリＢＩＳＴ回路２ＢのBIST_DONE信号１０Ｂが共に“Ｈ”のときに、“Ｈ”を出力するＡＮＤ回路であり、４６はＡＮＤ回路４４の出力信号と各メモリＢＩＳＴ回路のBIST_DONE信号１０（１０Ａ、１０Ｂ）とのうちどちらかの信号を選択してＢＩＳＴリセット制御回路７へ伝えるセレクタであり、４５はセレクタ４６によりバーンイン動作モードを切り替える信号(BI_SEL信号)である。

以上のように構成された半導体集積回路装置について、以下にその動作の説明を行う。なお、本実施形態では、メモリマクロ１Ｇと、それに対応するセレクタ２６、メモリＢＩＳＴ回路２Ａ、およびＢＩＳＴリセット制御回路７部分の構成については、ＢＩＳＴリセット制御回路７へ図１のようにバーンインテスト結果モニタ選択信号(BI_RESULT)２７を入力していないことと、BIST_DONE信号１０（１０Ａ）に代えてセレクタ４６の出力をＢＩＳＴリセット制御回路７へ入力するようにしていること以外は、図示されていない信号線等もあるが基本的に図１の構成と同様であり、バーンインテストにおけるメモリマクロの連続検査の実行中にBI_RESULT信号２７を“Ｈ”にすることにより、メモリマクロの良否判定が可能になるという以外の第１の実施形態における効果を得られる。メモリマクロ１Ｈと、それに対応するセレクタ２６、メモリＢＩＳＴ回路２Ｂ、およびＢＩＳＴリセット制御回路７部分の構成およびその効果についても同様である。なお、本実施形態では、BI_RESULT信号２７がＢＩＳＴリセット制御回路７へ入力されず、またセレクタ４６の出力が入力されるので、ＢＩＳＴリセット制御回路７は、例えば図２の構成において、インバータ回路３２およびＡＮＤ回路３３が無く、セレクタ４６の出力信号をＡＮＤ回路３４へ入力するようにして構成できる。以下では第１の実施形態とは異なる本実施形態の特徴とする構成部分の動作を主に、またその効果について説明する。

メモリＢＩＳＴ回路２Ａ、２Ｂによるバーンインテストモード(BIST_EN信号８が“Ｈ”及びBI_MODE信号１２が“Ｈ”)において、BI_SEL信号４５が“Ｈ”の場合は、各セレクタ４６により各ＢＩＳＴリセット制御回路７への信号は各BIST_DONE信号１０Ａと１０Ｂの論理積であるＡＮＤ回路４４の出力信号が選択される。

これにより、メモリマクロ１Ｇ、１Ｈはメモリ構成が異なるため、各メモリＢＩＳＴ回路２Ａ、２ＢのBIST_DONE信号１０Ａ、１０Ｂの発生タイミングも同一ではないが、すべてのメモリＢＩＳＴ回路２Ａ、２Ｂによるテストが終了するまで、各メモリマクロのＢＩＳＴ回路のリセットは実行されないことになる。

したがって、メモリセルへのストレス時間という観点から鑑みると、メモリセルへの動的ストレスが各メモリマクロ間で同一になるため、メモリセルのストレス劣化が支配的な製造プロセスの場合でもメモリ容量に応じてバーンイン印加時間を変更する必要のない、メモリＢＩＳＴ回路によるバーンインテストを実現できる。

次に、BI_SEL信号４５が“Ｌ”の場合は、各セレクタ４６により各メモリＢＩＳＴ回路２Ａ、２ＢのBIST_DONE信号１０Ａ、１０Ｂが選択される。この場合、各々のメモリＢＩＳＴ回路２Ａ、２ＢのBIST_DONE信号１０の発生（“Ｈ”）に応答して対応するＢＩＳＴリセット制御回路７がＢＩＳＴリセット信号１１を発生し、各メモリＢＩＳＴ回路２Ａ、２Ｂごとにリセットが実行される。すなわち、各メモリＢＩＳＴ回路２Ａ、２Ｂは、各々が出力するBIST_DONE信号１０Ａ、１０Ｂに応じて個別にリセットされ、他のメモリＢＩＳＴ回路のBIST_DONE信号１０に依存しない。

したがって、バーンインテストにてロジック部のトランジスタ劣化が主要因の場合は連続して各メモリマクロが動作を行うバーンイン回路を実現できる。

なお、各セレクタ４６を設けず、またBI_SEL信号４５を入力しないで、セレクタ４６の出力に代えて、ＡＮＤ回路４４の出力信号を直接、各ＢＩＳＴリセット制御回路７へ入力する構成も可能である。

本発明の第１の実施形態に係る半導体集積回路装置の構成例を示すブロック図 本発明の第１の実施形態に係るＢＩＳＴリセット制御回路の構成図 本発明の第１の実施形態に係るＢＩＳＴテストのタイミングチャート 本発明の第２の実施形態に係る半導体集積回路装置の構成例を示すブロック図 本発明の第３の実施形態に係る半導体集積回路装置の構成例を示すブロック図 本発明の第３の実施形態に係るデータ圧縮回路におけるデータ圧縮論理の例を示す図 本発明の第３の実施形態に係る信号接続ブロックの配線接続例を示す図 本発明の第４の実施形態に係る半導体集積回路装置の構成例を示すブロック図

符号の説明

１,１Ａ〜１Ｈ メモリマクロ
２ メモリＢＩＳＴ回路
３ メモリアドレス発生回路
４ メモリ制御信号発生回路
５ データパターン発生回路
６ メモリ良否判定回路
７ ＢＩＳＴリセット制御回路
８ ＢＩＳＴイネーブル信号(BIST_EN)
９ メモリ良否判定信号(BIST_GO)
１０ メモリＢＩＳＴテスト終了信号(BIST_DONE)
１１ 内部メモリＢＩＳＴリセット信号(INTBIST_RST)
１２ バーンインモードイネーブル信号(BI_MODE)
１３ クロック信号(CLK)
１４ 外部入力アドレス信号(EXT_ADR)
１５ 外部入力制御信号(EXT_CMD)
１６ 外部入力メモリデータ信号(EXT_DIN)
１７ 外部入力ＢＩＳＴリセット信号(BIST_RST)
１８ ＢＩＳＴ発生アドレス信号(BIST_ADR)
１９ ＢＩＳＴ発生制御信号(BIST_CMD)
２０ ＢＩＳＴ発生メモリデータ信号(BIST_DIN)
２２ メモリアドレス信号(MEM_ADR)
２３ メモリ制御信号(MEM_CMD)
２４ メモリ入力データ信号(DIN)
２５ メモリ出力データ信号(DOUT)
２６，４６ セレクタ
２７ バーンインテスト結果モニタ選択信号(BI_RESULT)
２８ Ｄフリップフロップ回路
３６ デコード回路
３７ ＢＩＳＴ回路発生アドレスの上位アドレスBIST_ADR[n:n-1]
３９ メモリマクロ選択信号(MEM_CS)
４０ 出力データ圧縮回路
４１ 信号接続ブロック
４５ バーンインモード切替信号(BI_SEL)
４７ メモリアドレスBIST_ADR[n-2:0]

Claims (3)

1. メモリ選択信号により各々選択されて動作する複数のメモリ部と、前記複数のメモリ部をテストするメモリ自己テスト回路と、前記メモリ自己テスト回路をリセットするリセット回路とを備え、
   前記メモリ自己テスト回路は、前記複数のメモリ部のアドレスを発生するアドレス発生手段と、前記複数のメモリ部に書き込むデータパターンを生成するデータパターン生成手段と、前記アドレス発生手段の発生するアドレスに対応して前記複数のメモリ部への前記データパターンの書き込み動作および前記複数のメモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、前記データパターン生成手段で生成され前記複数のメモリ部へ書き込まれたデータパターンに対応する期待値データと、前記複数のメモリ部へ前記データパターンを書き込んだ後で前記複数のメモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品として前記複数のメモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有し、
   前記リセット回路は、前記テスト終了判定手段によるメモリテストの終了判定に応答して前記メモリ自己テスト回路をリセットし、前記リセット回路によるリセットによって前記メモリ自己テスト回路は前記複数のメモリ部のテストを再開するようにし、
   前記メモリ選択信号は、前記メモリ自己テスト回路内の前記アドレス発生手段の発生する任意のアドレスに応じて生成され、
   前記複数のメモリ部は、入出力データビット幅が最小のｎビット幅（ｎは正の整数）である１つ以上の第１のメモリ部と、ｎビット幅より大きい１つ以上の第２のメモリ部とからなり、
   前記メモリ自己テスト回路の前記データパターン生成手段のデータパターンの出力部のビット幅および前記良否判定手段の前記メモリ部から読み出した出力データの入力部のビット幅がｎビット幅であり、
   前記データパターン生成手段から出力されるｎビット幅のデータを前記第２のメモリ部の入出力データビット幅のデータに変換して前記第２のメモリ部へ出力するデータ幅拡張手段と、前記第２のメモリ部から出力されるデータを前記良否判定手段の入力部のｎビット幅のデータに変換して前記良否判定手段へ出力するデータ幅縮小手段とをさらに備えた半導体集積回路装置。
2. メモリ部と、前記メモリ部をテストするメモリ自己テスト回路と、前記メモリ自己テスト回路をリセットするリセット回路とからなるブロックを複数備え、
   前記メモリ自己テスト回路は、前記メモリ部のアドレスを発生するアドレス発生手段と、前記メモリ部に書き込むデータパターンを生成するデータパターン生成手段と、前記アドレス発生手段の発生するアドレスに対応して前記メモリ部への前記データパターンの書き込み動作および前記メモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、前記データパターン生成手段で生成され前記メモリ部へ書き込まれたデータパターンに対応する期待値データと、前記メモリ部へ前記データパターンを書き込んだ後で前記メモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品として前記メモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有し、
   前記リセット回路は、前記テスト終了判定手段によるメモリテストの終了判定に応答して前記メモリ自己テスト回路をリセットし、前記リセット回路によるリセットによって前記メモリ自己テスト回路は前記メモリ部のテストを再開するようにし、
   全ての前記メモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定が行われたときに検出信号を発する全メモリテスト終了検出手段を備え、
   各前記リセット回路は、前記全メモリテスト終了検出手段の検出信号に応答して対応する前記メモリ自己テスト回路をリセットするようにした半導体集積回路装置。
3. メモリ部と、前記メモリ部をテストするメモリ自己テスト回路と、前記メモリ自己テスト回路をリセットするリセット回路とからなるブロックを複数備え、
   前記メモリ自己テスト回路は、前記メモリ部のアドレスを発生するアドレス発生手段と、前記メモリ部に書き込むデータパターンを生成するデータパターン生成手段と、前記アドレス発生手段の発生するアドレスに対応して前記メモリ部への前記データパターンの書き込み動作および前記メモリ部からのデータの読み出し動作を制御するためのメモリ制御信号を発生する制御信号発生手段と、前記データパターン生成手段で生成され前記メモリ部へ書き込まれたデータパターンに対応する期待値データと、前記メモリ部へ前記データパターンを書き込んだ後で前記メモリ部から読み出した出力データとを比較し、一致すれば良品、一致しなければ不良品として前記メモリ部の良否を判定する良否判定手段と、メモリテストの終了を判定するテスト終了判定手段とを有し、
   前記リセット回路は、前記テスト終了判定手段によるメモリテストの終了判定に応答して前記メモリ自己テスト回路をリセットし、前記リセット回路によるリセットによって前記メモリ自己テスト回路は前記メモリ部のテストを再開するようにし、
   全ての前記メモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定が行われたときに検出信号を発する全メモリテスト終了検出手段を備えるとともに、
   前記ブロックごとに、そのブロックの前記メモリ自己テスト回路のテスト終了判定手段によるメモリテストの終了判定信号と前記全メモリテスト終了検出手段の検出信号とを入力し、そのうちのいずれか一方を外部制御信号に応じて切り替え出力する切り替え手段を備え、
   各前記リセット回路は、前記切り替え手段から出力される前記テスト終了判定手段によるメモリテストの終了判定信号または前記全メモリテスト終了検出手段の検出信号に応答して対応する前記メモリ自己テスト回路をリセットするようにした半導体集積回路装置。

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