JP2004013987A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、半導体メモリチップにおいて、内部動作を容易に解析できるようにすることを最も主要な特徴としている。
【解決手段】たとえば、テストモードが設定されると、テスト制御回路３２よりスイッチ回路部３１に出力テスト信号ＲＷＴＥＳＴが出力される。すると、スイッチ回路部３１において、チップ内部の複数のタイミング制御信号（Ｓｉ）がデータＤｉに変換されて、データ入出力バッファ回路部２３へと送られる。これにより、複数のタイミング制御信号（Ｓｉ）が、セルデータ（Ｄｉ）の入出力に用いられる複数のデータ入出力端子Ｉ／Ｏｉから同時に出力される構成となっている。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特に、内部動作の解析が容易に可能な半導体メモリチップに関するものである。
【０００２】
【従来の技術】
従来、半導体メモリチップにおいて、内部動作の解析には、針当たり評価（プロービング）法や電子ビームを用いる方法が使用されている。
【０００３】
針当たり評価法とは、チップ内部のノードに針を当てることにより、内部信号のタイミングや電圧の変化を直に読み取るものである。この針当たり評価法では、チップ内部のノードに直接針を当てる必要がある。そのため、配線層上の酸化膜を取り除くなどの加工を施して、評価用のサンプルチップを作成しなければならない。したがって、この方法は、評価に時間がかかる。その上、チップ内部のノードに直接針を接触させることから、サンプルチップは評価の際に破壊しやすいという問題があった。このような場合、サンプルチップの作成からやり直すことも多く、効率的な評価が難しかった。
【０００４】
一方、電子ビームを用いる方法は、チップ内部のノードに電子ビームを照射し、そのノードの電位変化を２次的に読み取って、内部信号のタイミングや電圧の変化を評価するものである。電子ビームを用いる方法の場合、非常に高価で、大型の装置を必要とする。また、評価用のサンプルチップを作成する必要がある。これらのことから、評価に時間がかかる上、コストも高い。したがって、上述の針当たり評価法の場合と同様に、効率的な評価は難しいとういう問題があった。
【０００５】
従来の方法は、サンプルチップを作成しなければならず、評価に時間がかかるなど、効率的な評価ができない。また、専用の装置が必要であり、コストの面からも効率的な評価が難しかった。さらには、ロット間やウェーハ間のばらつきを考慮した評価を行うための、多量のデータの取得にも向かなかった。
【０００６】
このような問題点を改善する方法として、近年、特性の検証評価が容易な半導体記憶装置が提案されている（たとえば、特開２００１−５２４９８号公報参照）。この提案は、主に、クロック信号にもとづいて制御信号発生回路により内部制御信号を生成してメモリセルアレイのデータ読み出し／書き込み制御を行うＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）において、モニタ制御信号入力端子、モニタ用出力バッファ、および、モニタ出力端子を設けるようにしたものである。これにより、クロック信号にもとづいて生成される内部制御信号のタイミングやパルス幅のモニタを可能にしている。
【０００７】
しかしながら、上記の提案は、内部制御信号の一部を専用のモニタ出力端子より出力させるようにしている。モニタ出力端子は、ＳＲＡＭをパッケージングする際に外囲器によって覆われる。したがって、パッケージング後においては、特性の検証評価を容易に行うことができないという不具合があった。
【０００８】
【発明が解決しようとする課題】
上記したように、従来においては、内部制御信号のタイミングやパルス幅のモニタを可能にした半導体記憶装置が提案されてはいるものの、パッケージング後には特性の検証評価を容易に行うことができないという不具合があった。
【０００９】
そこで、この発明は、パッケージング後においても複数のタイミング信号を同時にモニタでき、内部動作の解析を短時間で高精度に行うことが可能になるとともに、多量のデータの取得が容易に可能な半導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、メモリセルアレイと、前記メモリセルアレイ内に書き込まれるセルデータの入力、および、前記メモリセルアレイ内より読み出されたセルデータの出力に用いられる複数の入出力端子と、前記セルデータの入出力動作タイミングを制御する複数のタイミング信号をモニタするためのテストモードを設定するテストモード設定回路と、前記テストモードの設定時に、前記複数の入出力端子に前記複数のタイミング信号を同時に出力させるスイッチ回路部とを具備したことを特徴とする。
【００１１】
この発明の半導体記憶装置によれば、セルデータの入出力に用いられる複数の入出力端子よりタイミング信号を効率よく入出力できるようになる。これにより、パッケージング後であっても、内部動作のタイミング、電圧の変化の状態、または、信号の遅延の状態などを容易に、かつ、正確に評価することが可能となるものである。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。なお、ここでは、既成の半導体メモリチップに、スイッチ回路部（Ｓｗｉｔｃｈ　Ｃｉｒｃｕｉｔｓ）およびテストモード設定回路としてのテスト制御回路（Ｔｅｓｔ　Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）を追加し、これによりチップ内部の動作タイミングを制御する複数のタイミング制御信号を同時にモニタできるように構成した場合について説明する。
【００１４】
図１において、メモリセルアレイ（Ｃｅｌｌ　Ａｒｒａｙ）１１には、複数のメモリセル（図示していない）がマトリクス状に配置されている。また、メモリセルアレイ１１には、互いに直交するように、複数のワード線と複数のビット線とが配列されている。セルデータを読み書きするための上記複数のメモリセルは、複数のワード線と複数のビット線との交点に配置されている。
【００１５】
上記メモリセルアレイ１１には、カラムセレクト回路部（Ｃｏｌ．　Ｓｅｌ．ｓ）１２およびデコーダ回路部（Ｄｅｃｏｄｅｒｓ）１３が隣接して配置されている。また、上記メモリセルアレイ１１の近傍には、センスアンプ回路部（Ｓ／Ａｓ）１４が配置されている。
【００１６】
一方、内部制御信号発生回路（ＣＥ／ＯＥ／ＷＥ　Ｃｏｎｔｒｏｌ）２１には、外部入力端子２１−１，２１−２，２１−３が接続されている。また、この内部制御信号発生回路２１には、動作制御回路（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）２２、データ入出力バッファ回路部（Ｄｉｎ／Ｄｏｕｔ　Ｂｕｆｆｅｒｓ）２３、および、データ書き込み／読み出し制御回路（ＤＱ　Ｗｒｉｔｅ／Ｒｅａｄ　Ｃｏｎｔｒｏｌ）２４が接続されている。
【００１７】
すなわち、内部制御信号発生回路２１には、上記各外部入力端子２１−１，２１−２，２１−３より外部制御信号がそれぞれ入力される。たとえば、外部制御信号のうち、チップイネーブル信号ＣＥＢは、上記外部入力端子２１−１より入力される。アウトプットイネーブル信号ＯＥＢは、上記外部入力端子２１−２より入力される。ライトイネーブル信号ＷＥＢは、上記外部入力端子２１−３より入力される。また、この内部制御信号発生回路２１は、上記外部制御信号をもとに、内部制御信号ＲＩＮＴを生成し、この信号ＲＩＮＴを上記動作制御回路２２および上記データ入出力バッファ回路部２３にそれぞれ出力する。また、内部制御信号発生回路２１は内部制御信号（リード動作制御信号）ＲＥＮＢＬを生成し、この信号ＲＥＮＢＬを上記データ入出力バッファ回路部２３に出力する。さらに、内部制御信号発生回路２１は内部制御信号（ライト動作制御信号）ＷＥＮＢＬを生成し、この信号ＷＥＮＢＬを上記データ入出力バッファ回路部２３および上記データ書き込み／読み出し制御回路２４にそれぞれ出力する。
【００１８】
内部制御信号発生回路２１は、たとえば図２に示すように、３個のノア回路２１ａ，２１ｂ，２１ｃと、２個のナンド回路２１ｄ，２１ｅと、１個のディレイ回路（ｄｅｌａｙ）２１ｆと、１０個のインバータ（ノット）回路２１ｇ，２１ｈ，…，２１ｐとを有して構成されている。すなわち、信号ＣＥＢは、ノア回路２１ａの一方の入力端に供給される。このノア回路２１ａの他方の入力端は、接地（ＧＮＤ）されている。ノア回路２１ａの出力は、インバータ回路２１ｇ，２１ｈを介して、信号ＲＩＮＴとして取り出される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ディレイ回路２１ｆを介して、ナンド回路２１ｄの第１の入力端に供給される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ナンド回路２１ｅの一方の入力端に供給されるとともに、インバータ回路２１ｉを介して、ノア回路２１ｂ，２１ｃの一方の入力端にそれぞれ供給される。ノア回路２１ｂの他方の入力端には、信号ＯＥＢが供給される。このノア回路２１ｂの出力は、インバータ回路２１ｊ，２１ｋを介して、上記ナンド回路２１ｄの第２の入力端に供給される。上記ノア回路２１ｃの他方の入力端には、信号ＷＥＢが供給される。このノア回路２１ｃの出力は、インバータ回路２１ｌ，２１ｍを介して、上記ナンド回路２１ｅの他方の入力端に供給される。このナンド回路２１ｅの出力は、インバータ回路２１ｎを介して、信号ＷＥＮＢＬとして取り出されるとともに、インバータ回路２１ｏを介して、上記ナンド回路２１ｄの第３の入力端に供給される。このナンド回路２１ｄの出力は、インバータ回路２１ｐを介して、信号ＲＥＮＢＬとして取り出される。
【００１９】
当該装置のスタンドバイ時、上記内部制御信号発生回路２１への入力は、信号ＣＥＢ＝“Ｈ”となる。これに対し、内部制御信号発生回路２１からの出力は、信号ＯＥＢ，ＷＥＢにかかわらず、信号ＲＩＮＴ＝ＲＥＮＢＬ＝ＷＥＮＢＬ＝“Ｌ”となる。一方、アクティブ状態、たとえば、通常のセルデータの読み出し動作モード（通常リード動作モード）の場合、上記内部制御信号発生回路２１への入力は、信号ＣＥＢ＝ＯＥＢ＝“Ｌ”、信号ＷＥＢ＝“Ｈ”となる。これに対し、内部制御信号発生回路２１からの出力は、信号ＲＩＮＴ＝ＲＥＮＢＬ＝“Ｈ”、信号ＷＥＮＢＬ＝“Ｌ”となる。また、通常のセルデータの書き込み動作モード（通常ライト動作モード）の場合、上記内部制御信号発生回路２１への入力は、信号ＣＥＢ＝ＷＥＢ＝“Ｌ”、信号ＯＥＢ＝“Ｈ”となる。これに対し、内部制御信号発生回路２１からの出力は、信号ＲＩＮＴ＝ＷＥＮＢＬ＝“Ｈ”、信号ＲＥＮＢＬ＝“Ｌ”となる。
【００２０】
なお、本実施形態においては、通常リード動作モードおよび通常ライト動作モードとは異なるテストモードの設定時、上記内部制御信号発生回路２１への入力を、信号ＣＥＢ＝“Ｌ”、信号ＯＥＢ＝ＷＥＢ＝“Ｈ”に設定することにより、リード動作モニタテストモードが実行できる。すなわち、テストモードの設定後に、アクティブ状態（信号ＣＥＢ＝“Ｌ”）とされ、かつ、セルデータの読み書きが禁止のディセーブル状態（信号ＯＥＢ＝ＷＥＢ＝“Ｈ”）とされる。これにより、通常のリード動作状態における内部回路の、複数のタイミング制御信号を同時にモニタすることが可能な、リード動作モニタテストモードが開始される。
【００２１】
上記動作制御回路２２には、上記デコーダ回路部１３、上記センスアンプ回路部１４、上記内部制御信号発生回路２１、上記データ書き込み／読み出し制御回路２４、ロウプリデコーダ回路部（Ｒｏｗ　Ｐｒｅ−ｄｅｃｏｄｅｒｓ）２５、アドレスバッファ回路部（Ａｄｄｒｅｓｓ　Ｂｕｆｆｅｒｓ）２６、データバッファ回路（ＤＱ　Ｂｕｆｆｅｒ）２７、および、カラムプリデコーダ回路部（Ｃｏｌｕｍｎ　Ｐｒｅ−ｄｅｃｏｄｅｒｓ）２８が接続されている。
【００２２】
動作制御回路２２は、たとえば図３に示すように、５個のナンド回路２２−１，２２−２，…，２２−５と、４個のノア回路２２−６，２２−７，２２−８，２２−９と、５個のディレイ回路２２−１０，２２−１１，…，２２−１４と、１７個のインバータ回路２２−１５，２２−１６，…，２２−３１とを有して構成されている。
【００２３】
すなわち、動作制御回路２２には、信号ＲＩＮＴ、信号ＸＶＬＤおよび信号ＢＰＯＲが、それぞれ供給される。たとえば、信号ＲＩＮＴは、上記内部制御信号発生回路２１より供給される。また、信号ＸＶＬＤは、上記ロウプリデコーダ回路部２５より供給される。これに対し、動作制御回路２２は信号ＢＲＡＰＷＧ，ＢＲＡＴ，ＲＡＥを生成し、この信号ＢＲＡＰＷＧ，ＢＲＡＴ，ＲＡＥを上記アドレスバッファ回路部２６に出力する。また、動作制御回路２２は信号ＲＡＳ２を生成し、この信号ＲＡＳ２を上記ロウプリデコーダ回路部２５に出力する。また、動作制御回路２２はプレート線イネーブル信号ＰＬＥＢＬを生成し、この信号ＰＬＥＢＬを上記デコーダ回路部１３および上記データ書き込み／読み出し制御回路２４にそれぞれ出力する。また、動作制御回路２２はブロック選択線イネーブル信号ＢＳＥＢＬを生成し、この信号ＢＳＥＢＬを上記デコーダ回路部１３に出力する。また、動作制御回路２２はセンスアンプイネーブル信号ＳＡＥＢＬを生成し、この信号ＳＡＥＢＬを上記センスアンプ回路部１４に出力する。また、動作制御回路２２は信号ＢＣＥＱＯを生成し、この信号ＢＣＥＱＯを上記データ入出力バッファ回路部２３、上記データ書き込み／読み出し制御回路２４および上記データバッファ回路２７にそれぞれ出力する。また、動作制御回路２２は信号ＣＥＮＢ２を生成し、この信号ＣＥＮＢ２を上記カラムプリデコーダ回路部２８に出力する。
【００２４】
上記アドレスバッファ回路部２６には、複数のアドレス入力端子２６ａ（ａ＝０〜ｉ）が接続されている。また、このアドレスバッファ回路部２６には、上記動作制御回路２２、上記ロウプリデコーダ回路部２５、および、上記カラムプリデコーダ回路部２８などが接続されている。
【００２５】
すなわち、アドレスバッファ回路部２６には、上記各アドレス入力端子２６ａより外部アドレス信号ＡＲｉ（ｉ＝０〜ｉ）がそれぞれ入力される。また、アドレスバッファ回路部２６には、上記動作制御回路２２より信号ＢＲＡＰＷＧ，ＢＲＡＴ，ＲＡＥが供給される。これに対し、アドレスバッファ回路部２６は信号ＡＲｊを生成し、この信号ＡＲｊを上記ロウプリデコーダ回路部２５に出力する。また、アドレスバッファ回路部２６はカラムアドレス信号ＡＣｋを生成し、この信号ＡＣｋを上記カラムプリデコーダ回路部２８に出力する。
【００２６】
上記ロウプリデコーダ回路部２５には、上記デコーダ回路部１３、上記動作制御回路２２、および、上記アドレスバッファ回路部２６が接続されている。
【００２７】
すなわち、ロウプリデコーダ回路部２５には、上記動作制御回路２２からの信号ＲＡＳ２が供給される。また、ロウプリデコーダ回路部２５には、上記アドレスバッファ回路部２６からの信号ＡＲｊが供給される。これに対し、ロウプリデコーダ回路部２５は信号ＸＶＬＤを生成し、この信号ＸＶＬＤを上記動作制御回路２２に出力する。また、ロウプリデコーダ回路部２５はロウアドレス信号ＸＡ，ＸＢ，ＸＣを生成し、この信号ＸＡ，ＸＢ，ＸＣを上記デコーダ回路部１３に出力する。
【００２８】
上記デコーダ回路部１３には、上記メモリセルアレイ１１、上記動作制御回路２２、および、上記ロウプリデコーダ回路部２５が接続されている。
【００２９】
すなわち、デコーダ回路部１３には、上記動作制御回路２２からの信号ＰＬＥＢＬおよび信号ＢＳＥＢＬがそれぞれ供給される。また、デコーダ回路部１３には、上記ロウプリデコーダ回路部２５からの信号ＸＡ，ＸＢ，ＸＣが供給される。これに対し、デコーダ回路部１３は、それぞれの動作モードに応じた動作電圧を生成する。
【００３０】
図４は、上記デコーダ回路部１３を構成するロウデコーダ１３−１の一例を示すものである。上記デコーダ回路部１３は、たとえば、複数のロウデコーダ１３−１を有している。上記複数のロウデコーダ１３−１は、ワード線ＷＬｉの本数（たとえば、ｉ＝０〜１０２３）に応じて設けられる。上記ロウデコーダ１３−１のそれぞれは、１個のナンド回路１３ａと、２個のインバータ回路１３ｂ，１３ｃと、２個のｐチャネルＭＯＳトランジスタ１３ｄ，１３ｅと、２個のｎチャネルＭＯＳトランジスタ１３ｆ，１３ｇとを有して構成されている。このロウデコーダ１３−１は、信号ＸＡ，ＸＢ，ＸＣをもとにワード線電圧（動作電圧）を生成し、このワード線電圧により上記メモリセルアレイ１１における各ワード線ＷＬｉを選択駆動する。
【００３１】
また、上記デコーダ回路部１３は、信号ＰＬＥＢＬをもとに、上記メモリセルアレイ１１における各プレート線（ＰＬ）を選択駆動するための回路、および、信号ＢＳＥＢＬをもとに、上記メモリセルアレイ１１における各ブロック選択線（ＢＳ）を選択駆動するための回路を、それぞれ有している（いずれも、図示していない）。
【００３２】
上記カラムプリデコーダ回路部２８には、上記カラムセレクト回路部１２、上記動作制御回路２２、および、上記アドレスバッファ回路部２６が接続されている。
【００３３】
すなわち、カラムプリデコーダ回路部２８には、上記動作制御回路２２からの信号ＣＥＮＢ２が供給される。また、カラムプリデコーダ回路部２８には、上記アドレスバッファ回路部２６からの信号ＡＣｋが供給される。これに対し、カラムプリデコーダ回路部２８はカラムアドレス信号ＹＡ，ＹＢ，ＹＣを生成し、この信号ＹＡ，ＹＢ，ＹＣを上記カラムセレクト回路部１２に出力する。
【００３４】
上記カラムセレクト回路部１２には、上記メモリセルアレイ１１および上記カラムプリデコーダ回路部２８が接続されている。
【００３５】
すなわち、このカラムセレクト回路部１２は、上記カラムプリデコーダ回路部２８からの信号ＹＡ，ＹＢ，ＹＣをもとにカラムセレクト信号を生成し、このカラムセレクト信号により上記メモリセルアレイ１１における各カラムセレクト線ＣＳＬｉを選択駆動する。
【００３６】
上記カラムセレクト回路部１２は、たとえば図５に示すような複数のカラムセレクタ１２−１を有して構成されている。上記複数のカラムセレクタ１２−１は、上記カラムセレクト線ＣＳＬｉの本数（たとえば、ｉ＝０〜５１１）に応じて設けられる。上記カラムセレクタ１２−１のそれぞれは、１個のナンド回路１２ａと１個のインバータ回路１２ｂとを有して構成されている。
【００３７】
上記センスアンプ回路部１４には、上記メモリセルアレイ１１、上記動作制御回路２２、および、上記データ書き込み／読み出し制御回路２４が接続されている。
【００３８】
すなわち、センスアンプ回路部１４には、上記動作制御回路２２からの信号ＳＡＥＢＬが供給される。これにより、センスアンプ回路部１４は、上記メモリセルアレイ１１における各ビット線（ＢＬ）の電位を増幅する。このセンスアンプ回路部１４は、たとえば通常リード動作モードの設定時において、上記メモリセルアレイ１１内よりビット線ＢＬに読み出されたセルデータをセンスする。そして、そのセルデータをデータＤＱ，ＢＤＱに変換して、上記データ書き込み／読み出し制御回路２４に出力する。また、このセンスアンプ回路部１４は、たとえば通常ライト動作モードの設定時において、上記データ書き込み／読み出し制御回路２４より供給されるデータＤＱ，ＢＤＱを取り込み、上記メモリセルアレイ１１に出力する。
【００３９】
上記データ書き込み／読み出し制御回路２４には、上記センスアンプ回路部１４、上記内部制御信号発生回路２１、上記動作制御回路２２、上記データ入出力バッファ回路部２３、および、上記データバッファ回路２７が接続されている。
【００４０】
すなわち、データ書き込み／読み出し制御回路２４には、上記内部制御信号発生回路２１からの信号ＷＥＮＢＬが供給される。また、データ書き込み／読み出し制御回路２４には、上記動作制御回路２２からの信号ＰＬＥＢＬおよび信号ＢＣＥＱＯがそれぞれ供給される。また、データ書き込み／読み出し制御回路２４は、上記センスアンプ回路１４との間で、データＤＱ，ＢＤＱをやり取りする。また、データ書き込み／読み出し制御回路２４は、上記データ入出力バッファ回路２３との間で、データＲＷＤ，ＢＲＷＤをやり取りする。さらに、データ書き込み／読み出し制御回路２４は、上記データバッファ回路２７にデータＤＱＩ，ＢＤＱＩを出力する。
【００４１】
上記データ書き込み／読み出し制御回路２４は、たとえば通常ライト動作モードの設定時において、上記データ入出力バッファ回路部２３からのデータＲＷＤ，ＢＲＷＤを取り込む。そして、このデータＲＷＤ，ＢＲＷＤをデータＤＱ，ＢＤＱに変換して、上記センスアンプ回路部１４に出力する。一方、たとえば通常リード動作モードの設定時において、上記データ書き込み／読み出し制御回路２４は、上記センスアンプ回路部１４からのデータＤＱ，ＢＤＱを取り込む。また、そのデータＤＱ，ＢＤＱをデータＤＱＩ，ＢＤＱＩに変換して、上記データバッファ回路２７に格納する。
【００４２】
上記データバッファ回路２７には、上記動作制御回路２２、上記データ入出力バッファ回路部２３、および、上記データ書き込み／読み出し制御回路２４が接続されている。
【００４３】
すなわち、データバッファ回路２７には、上記動作制御回路２２からの信号ＢＣＥＱＯが供給される。このデータバッファ回路２７は、たとえば通常リード動作モードの設定時において、上記データ書き込み／読み出し制御回路２４からのデータＤＱＩ，ＢＤＱＩを取り込む。そして、このデータＤＱＩ，ＢＤＱＩをデータＲＷＤ，ＢＲＷＤに変換して、上記データ入出力バッファ回路部２３に出力する。
【００４４】
上記データ入出力バッファ回路部２３には、複数のデータ入出力端子Ｉ／Ｏｉ（たとえば、ｉ＝０〜１５）が接続されている。また、上記データ入出力バッファ回路部２３には、上記内部制御信号発生回路２１、上記動作制御回路２２、上記データ書き込み／読み出し制御回路２４、および、上記データバッファ回路２７などが接続されている。
【００４５】
すなわち、データ入出力バッファ回路部２３には、セルデータとしてのデータＤｉ（ｉ＝０〜１５）が、上記各データ入出力端子Ｉ／Ｏｉよりそれぞれ入力される。また、データ入出力バッファ回路部２３には、上記内部制御信号発生回路２１からの各信号ＲＩＮＴ，ＲＥＮＢＬ，ＷＥＮＢＬがそれぞれ供給される。また、データ入出力バッファ回路部２３には、上記動作制御回路２２からの信号ＢＣＥＱＯが供給される。また、上記データ入出力バッファ回路部２３は、上記各データ入出力端子Ｉ／ＯｉからのデータＤｉをデータＲＷＤ，ＢＲＷＤに変換して、上記データ書き込み／読み出し制御回路２４に出力する（通常のライト動作モード設定時）。また、上記データ入出力バッファ回路部２３は、上記データバッファ回路２７からのデータＲＷＤ，ＢＲＷＤをデータＤｉに変換して、上記データ入出力端子Ｉ／Ｏｉより出力する（通常のリード動作モード設定時）。
【００４６】
図６は、上記データ入出力バッファ回路部２３を構成するデータ入出力バッファ回路２３’の一例を示すものである。すなわち、上記データ入出力バッファ回路部２３は、複数のデータ入出力バッファ回路２３’を有して構成されている。各データ入出力バッファ回路２３’は、第１の回路２３ａと第２の回路２３ｂとからなっている。
【００４７】
第１の回路２３ａは、信号ＲＩＮＴ，ＷＥＮＢＬに応じて、データＤｉからデータＲＷＤ，ＢＲＷＤを得るための回路であり、たとえば、１個のノア回路２３ａ−１と、３個のナンド回路２３ａ−２，２３ａ−３，２３ａ−４と、１個のトランスファゲート２３ａ−５と、１０個のインバータ回路２３ａ−６，２３ａ−７，…，２３ａ−１５と、２個のｐチャネルＭＯＳトランジスタ２３ａ−１６，２３ａ−１７と、４個のｎチャネルＭＯＳトランジスタ２３ａ−１８，２３ａ−１９，２３ａ−２０，２３ａ−２１とを有して構成されている。
【００４８】
第２の回路２３ｂは、信号ＢＣＥＱＯ，ＲＥＮＢＬに応じて、データＲＷＤ，ＢＲＷＤからデータＤｉを得るための回路であり、たとえば、１個のディレイ回路２３ｂ−１と、２個のノア回路２３ｂ−２，２３ｂ−３と、３個のナンド回路２３ｂ−４，２３ｂ−５，２３ｂ−６と、５個のインバータ回路２３ｂ−７，２３ｂ−８，…，２３ｂ−１１と、５個のｐチャネルＭＯＳトランジスタ２３ｂ−１２，２３ｂ−１３，…，２３ｂ−１６と、５個のｎチャネルＭＯＳトランジスタ２３ｂ−１７，２３ｂ−１８，…，２３ｂ−２１とを有して構成されている。
【００４９】
実際には、このような構成のデータ入出力バッファ回路２３’が、上記データ入出力端子Ｉ／Ｏｉごとに設けられる。
【００５０】
さらに、上記データ入出力バッファ回路部２３には、スイッチ回路部３１が接続されている。すなわち、このデータ入出力バッファ回路部２３は、上記スイッチ回路部３１からのデータＤｉを取り込み、上記データ入出力端子Ｉ／Ｏｉより出力する（たとえば、リード動作モニタテストモード設定時）。
【００５１】
上記スイッチ回路部３１には、たとえば、上記内部制御信号発生回路２１、上記動作制御回路２２、上記データ入出力バッファ回路部２３、上記データ書き込み／読み出し制御回路２４、上記ロウプリデコーダ回路部２５、上記データバッファ回路２７、および、テスト制御回路（テストモード設定回路）３２が接続されている。
【００５２】
すなわち、このスイッチ回路部３１は、たとえば、リード動作モニタテストモードの設定時に、上記テスト制御回路３２からの出力テスト信号ＲＷＴＥＳＴを取り込む。これにより、入力信号Ｓｉ（ｉ＝１〜ｉ）として供給される複数のタイミング制御信号をデータＤｉに変換して、上記データ入出力バッファ回路部２３に出力する。こうして、タイミング制御信号のそれぞれを、データＤｉとして、上記各データ入出力端子Ｉ／Ｏｉより出力させる。
【００５３】
図７は、上記スイッチ回路部３１を構成するスイッチ回路３１’の一例を示すものである。たとえば、上記スイッチ回路部３１は、複数のスイッチ回路３１’を有して構成されている。複数のスイッチ回路３１’は、上記データ入出力端子Ｉ／Ｏｉごとに設けられる。各スイッチ回路３１’は、２個のナンド回路３１ａ，３１ｂと、４個のインバータ回路３１ｃ，３１ｄ，３１ｅ，３１ｆと、１個のｐチャネルＭＯＳトランジスタ３１ｇおよび１個のｎチャネルＭＯＳトランジスタ３１ｈ（第１のトライステート回路）とを有して構成されている。
【００５４】
すなわち、入力信号Ｓｉは、ナンド回路３１ａの一方の入力端に供給される。また、インバータ回路３１ｃを介して、ナンド回路３１ｂの一方の入力端に供給される。ナンド回路３１ａ，３１ｂの他方の入力端には、それぞれ、信号ＲＷＴＥＳＴが供給される。ナンド回路３１ａの出力端は、インバータ回路３１ｄ，３１ｅを介して、ｐチャネルＭＯＳトランジスタ３１ｇのゲートに接続されている。このトランジスタ３１ｇのソースは、外部電源ＶＤＤに接続されている。ナンド回路３１ｂの出力端は、インバータ回路３１ｆを介して、ｎチャネルＭＯＳトランジスタ３１ｈのゲートに接続されている。このトランジスタ３１ｈのソースは、接地（ＧＮＤ）されている。両トランジスタ３１ｇ，３１ｈは、ドレインが共通に接続されている。データＤｉは、両トランジスタ３１ｇ，３１ｈの共通のドレインから出力される。
【００５５】
通常リード動作モードの設定時および通常ライト動作モードの設定時（ともに、信号ＲＷＴＥＳＴ＝“Ｌ”）、上記ｐチャネルＭＯＳトランジスタ３１ｇおよび上記ｎチャネルＭＯＳトランジスタ３１ｈは、ともにオフ状態となる。したがって、このスイッチ回路３１’の出力であるデータＤｉは、ハイインピーダンス状態となる（Ｄｉ＝“Ｈｉ−ｚ”）。また、リード動作モニタテストモードの設定時（信号ＲＷＴＥＳＴ＝“Ｈ”）、データＤｉは入力信号Ｓｉで決まる。たとえば、入力信号Ｓｉ＝“Ｈ”のとき、データＤｉ＝“Ｈ”となる。逆に、入力信号Ｓｉ＝“Ｌ”のとき、データＤｉ＝“Ｌ”となる。
【００５６】
本実施形態においては、タイミング制御信号として、たとえば通常リード動作モード設定時における、信号ＲＩＮＴ，ＲＡＳ２，ＸＶＬＤ，ＢＳＥＢＬ，ＰＬＥＢＬ，ＳＡＥＢＬ，ＣＥＮＢ２，ＢＣＥＱＯ、および、データＤＱ（０），ＢＤＱ（０），ＲＷＤ（０），ＢＲＷＤ（０）を同時にモニタできるようにしている。この場合、上記スイッチ回路３１’の入力信号Ｓｉ（ｉ＝１〜１５）のうち、入力信号Ｓ（１）には信号ＲＩＮＴが、入力信号Ｓ（２）には信号ＲＡＳ２が、入力信号Ｓ（３）には信号ＸＶＬＤが、入力信号Ｓ（４）には信号ＢＳＥＢＬが、入力信号Ｓ（５）には信号ＰＬＥＢＬが、入力信号Ｓ（６）には信号ＳＡＥＢＬが、入力信号Ｓ（７）には信号ＣＥＮＢ２が、入力信号Ｓ（８）には信号ＢＣＥＱＯが、入力信号Ｓ（９）にはデータＤＱ（０）が、入力信号Ｓ（１０）にはデータＢＤＱ（０）が、入力信号Ｓ（１１）にはデータＲＷＤ（０）が、入力信号Ｓ（１２）にはデータＢＲＷＤ（０）が、それぞれ対応されている。
【００５７】
なお、タイミング制御信号とは別に、上記メモリセルアレイ１１内より実際に読み出されたセルデータを、上記データ入出力端子Ｉ／Ｏｉより出力させることもできる。
【００５８】
上記テスト制御回路３２には、図示していないテストエントリ回路、および、上記スイッチ回路部３１などが接続されている。
【００５９】
図８は、上記テスト制御回路３２の構成例を示すものである。このテスト制御回路３２は、たとえば、２個のノア回路３２ａ，３２ｂを有して構成されている。
【００６０】
すなわち、信号ＴＥＳＴは、上記ノア回路３２ａの一方の入力端に供給される。信号ＲＥＳＥＴは、上記ノア回路３２ｂの一方の入力端に供給される。上記ノア回路３２ａの出力は、上記ノア回路３２ｂの他方の入力端に供給される。上記ノア回路３２ｂの出力は、上記ノア回路３２ａの他方の入力端に供給されるとともに、信号ＲＷＴＥＳＴとして取り出される。
【００６１】
このテスト制御回路３２は、リード動作モニタテストモードの設定時に、テストエントリ回路より供給されるテスト信号（たとえば、パルス信号）ＴＥＳＴを取り込む。これにより、信号ＲＷＴＥＳＴ（＝“Ｈ”）を生成して、上記スイッチ回路部３１に出力する。一方、テストモードの解除時、つまり、テストエントリ回路からのリセット信号ＲＥＳＥＴを受け付けた場合、テスト制御回路３２は、信号ＲＷＴＥＳＴの上記スイッチ回路部３１への出力を停止する（信号ＲＷＴＥＳＴ＝“Ｌ”）。これにより、当該装置は、通常の動作モードでの動作が可能な状態となる。
【００６２】
このような構成の半導体メモリチップにおいては、たとえば、リード動作モニタテストモードの設定が可能であり、このテストモードの設定時には、通常リード動作モードでの内部動作における複数のタイミング制御信号を同時にモニタできる。たとえば、テスト信号ＴＥＳＴの入力により、上記テスト制御回路３２に対して、テストエントリ動作がなされる。すると、テスト制御回路３２からは、信号ＲＷＴＥＳＴ＝“Ｈ”が上記スイッチ回路部３１に出力される。これにより、複数のタイミング制御信号の出力経路が、上記各データ入出力端子Ｉ／Ｏｉと接続される。つまり、上記スイッチ回路部３１は、上記データ入出力バッファ回路部２３を介して、上記データ入出力端子Ｉ／Ｏｉと接続される。このとき、当該装置を出力ディセーブル状態とする。たとえば、アクティブ時（ＣＥＢ＝“Ｌ”）における、セルデータの出力およびセルデータの入力を禁止（ＯＥＢ＝ＷＥＢ＝“Ｈ”）する。こうすることで、入力信号Ｓｉにそれぞれ対応するデータＤｉが、上記スイッチ回路部３１から上記データ入出力バッファ回路部２３へと出力される。これにより、上記各データ入出力端子Ｉ／Ｏｉより、それぞれ、モニタしたい複数のタイミング制御信号を同時に出力させることができる。
【００６３】
この実施形態の場合、信号ＲＩＮＴはデータ入出力端子Ｉ／Ｏ（１）より、信号ＲＡＳ２はデータ入出力端子Ｉ／Ｏ（２）より、信号ＸＶＬＤはデータ入出力端子Ｉ／Ｏ（３）より、信号ＢＳＥＢＬはデータ入出力端子Ｉ／Ｏ（４）より、信号ＰＬＥＢＬはデータ入出力端子Ｉ／Ｏ（５）より、信号ＳＡＥＢＬはデータ入出力端子Ｉ／Ｏ（６）より、信号ＣＥＮＢ２はデータ入出力端子Ｉ／Ｏ（７）より、信号ＢＣＥＱＯはデータ入出力端子Ｉ／Ｏ（８）より、データＤＱ（０）はデータ入出力端子Ｉ／Ｏ（９）より、データＢＤＱ（０）はデータ入出力端子Ｉ／Ｏ（１０）より、データＲＷＤ（０）はデータ入出力端子Ｉ／Ｏ（１１）より、データＢＲＷＤ（０）はデータ入出力端子Ｉ／Ｏ（１２）より、それぞれ、セルデータとバッテングすることもなく、優先的に出力される。このように、タイミング制御信号をデータ入出力端子Ｉ／Ｏｉより出力できるようになる結果、パッケージング後においても、半導体メモリチップの内部動作の解析（特性の検証評価）を効率よく行うことが可能となる。
【００６４】
上記したように、パッケージング後においても、チップ内部の複数のタイミング制御信号を同時にモニタできるようにしている。すなわち、セルデータの入出力に用いられる複数のデータ入出力端子より、チップ内部のタイミング制御信号を効率よく出力できるようにしている。これにより、パッケージング後であっても、内部動作のタイミング、信号の遅延の状態などを、既成のテスタにより容易に、かつ、正確に評価することが可能となる。したがって、評価用のサンプルチップを作成したり、高価な評価専用の装置を用いたりすることなしに、安価に、しかも、短時間で、動作マージンなどといった半導体メモリチップの内部動作の解析を高精度に行い得るようになるものである。
【００６５】
また、複数のタイミング制御信号を同時に出力できるようになる。そのため、複数のタイミング制御信号のタイミング関係が解析できる。また、たとえば、ロット間やウェーハ間のばらつきを考慮した評価を行うための、多量のデータの取得にも好適である。
【００６６】
特に、本実施形態によれば、スイッチ回路部３１およびテスト制御回路３２を追加することのみで、既成の半導体メモリチップを大幅に変更する必要がない。したがって、チップ面積の大型化やコストの増加を抑えることが可能であり、有利である。
【００６７】
なお、上記スイッチ回路部３１としては、上述の構成に限らない。上記スイッチ回路３１’に代えて、たとえば図９（ａ）に示すような構成のスイッチ回路３１Ａを採用することもできる。このスイッチ回路３１Ａは、外部電源（ＶＤＤ）とは異なる、出力バッファ専用電源ＶＤＤＱを用いるようにした場合の例である。この例の場合、ナンド回路３１ａの出力端（ａ）と、ｎチャネルＭＯＳトランジスタ３１ｈとの直列接続によって第２のトライステート回路をなすｐチャネルＭＯＳトランジスタ３１ｇ’のゲート（ｂ）との間に、電圧切り替え回路としてのレベルシフト回路（Ｌｅｖｅｌ　Ｓｈｉｆｔｅｒ）３１ｉが挿入されている。すなわち、スイッチ回路３１Ａは、図７に示した構成のスイッチ回路３１’の、上記インバータ回路３１ｄ，３１ｅに代えて、レベルシフト回路３１ｉが設けられた構成となっている。レベルシフト回路３１ｉは、電圧切り替え（ＶＤＤ／ＶＤＤＱ）のためのもので、たとえば図９（ｂ）に示すように、１個のインバータ回路３１−１と、３個のｐチャネルＭＯＳトランジスタ３１−２，３１−３，３１−４と、３個のｎチャネルＭＯＳトランジスタ３１−５，３１−６，３１−７とを有して構成されている。
【００６８】
図１０は、スイッチ回路３１’のさらに別の例として、たとえば、スイッチ回路３１Ｂの構成例を示すものである。内部動作の高速化や安定化のために、内部回路電圧Ｖｉｎと出力バッファ専用電源ＶＤＤＱとを使い分けるようにした半導体メモリチップがある。この種の半導体メモリチップに用いられるトランジスタは、低電圧化や高速化といった高性能化にともなう耐圧の低下が懸念される。このようなトランジスタを採用するスイッチ回路３１Ｂの場合、たとえば同図（ａ）に示すように、ｎチャネルＭＯＳトランジスタ３１ｈに、直列に、ｎチャネルＭＯＳトランジスタ（保護トランジスタ）３１ｊを接続する。そして、そのｎチャネルＭＯＳトランジスタ３１ｊのゲートに、正の電位、たとえば出力バッファ専用電源ＶＤＤＱを与える。同様に、レベルシフト回路３１ｉ’においても、たとえば同図（ｂ）に示すように、ｎチャネルＭＯＳトランジスタ３１−５，３１−６，３１−７のそれぞれに、直列に、ｎチャネルＭＯＳトランジスタ（保護トランジスタ）３１−８，３１−９，３１−１０を接続する。そして、そのｎチャネルＭＯＳトランジスタ３１−８，３１−９，３１−１０の各ゲートに、たとえば出力バッファ専用電源ＶＤＤＱ（正電位）を与える。こうして、ｎチャネルＭＯＳトランジスタ３１ｈ，３１−５，３１−６，３１−７のブレークダウン耐圧を向上させる。これにより、インバータ構造における耐圧の向上が図られる。
【００６９】
なお、上記スイッチ回路３１Ａ，３１Ｂのいずれを採用した場合にも、上記スイッチ回路３１’の場合と同様の効果が得られるのは勿論である。
【００７０】
また、上記第１の実施形態においては、通常リード動作モード設定時のタイミング制御信号をモニタできるようにした場合について説明したが、当然、通常ライト動作モード設定時のタイミング制御信号をモニタできるようにすることも容易に可能である。
【００７１】
（第２の実施形態）
図１１は、本発明の第２の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、テストモードの設定にともなって当該装置を特定の状態に制御することによって、通常リード動作モード設定時におけるタイミング制御信号と通常ライト動作モード設定時におけるタイミング制御信号とを、それぞれモニタできるように構成した場合について説明する。なお、上述した第１の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００７２】
本実施形態の場合、たとえば図１１に示すように、テスト制御回路（テストモード設定回路）３２Ａより、内部制御信号発生回路２１Ａ、データ入出力バッファ回路部２３Ａ、および、スイッチ回路部３１Ｃに対し、それぞれ、出力テスト信号ＲＷＴＥＳＴを出力するように構成されている。また、上記テスト制御回路３２Ａは、上記内部制御信号発生回路２１Ａに、テスト信号ＲＴＥＳＴ，ＷＴＥＳＴを出力するための状態制御回路を備えて構成されている。
【００７３】
図１２は、上記テスト制御回路３２Ａの構成例を示すものである。このテスト制御回路３２Ａは、たとえば、２個のナンド回路３２ａ，３２ｂと、５個のノア回路３２ｃ，３２ｄ，…，３２ｇと、７個のインバータ回路３２ｈ，３２ｉ，…，３２ｎとを有して構成されている。
【００７４】
すなわち、信号ＢＡＲ（１）は、インバータ回路３２ｈ，３２ｉを介して、ナンド回路３２ａの一方の入力端に供給される。信号ＴＥＳＴは、上記ナンド回路３２ａの他方の入力端およびナンド回路３２ｂの一方の入力端に供給される。信号ＡＲ（１）は、インバータ回路３２ｊ，３２ｋを介して、上記ナンド回路３２ｂの他方の入力端に供給される。上記ナンド回路３２ａの出力は、インバータ回路３２ｌを介して、ノア回路３２ｃの一方の入力端に供給される。このノア回路３２ｃの出力は、ノア回路３２ｄの一方の入力端に供給される。ノア回路３２ｄの出力は、信号ＲＴＥＳＴとして取り出されるとともに、上記ノア回路３２ｃの他方の入力端、および、ノア回路３２ｇの一方の入力端に供給される。上記ナンド回路３２ｂの出力は、インバータ回路３２ｍを介して、ノア回路３２ｅの一方の入力端に供給される。このノア回路３２ｅの出力は、ノア回路３２ｆの一方の入力端に供給される。上記ノア回路３２ｄ，３２ｆの他方の入力端には、それぞれ、信号ＲＥＳＥＴが供給される。ノア回路３２ｆの出力は、信号ＷＴＥＳＴとして取り出されるとともに、上記ノア回路３２ｅの他方の入力端、および、上記ノア回路３２ｇの他方の入力端に供給される。このノア回路３２ｇの出力は、インバータ回路３２ｎを介して、信号ＲＷＴＥＳＴとして取り出される。
【００７５】
信号ＲＴＥＳＴは、信号ＴＥＳＴの入力時において、信号ＡＲ（１）＝“Ｌ”，信号ＢＡＲ（１）＝“Ｈ”のとき、“Ｈ（リード動作モニタテストモード）”となる。信号ＷＴＥＳＴは、信号ＴＥＳＴの入力時において、信号ＡＲ（１）＝“Ｈ”，信号ＢＡＲ（１）＝“Ｌ”のとき、“Ｈ（ライト動作モニタテストモード）”となる。また、信号ＲＷＴＥＳＴは、信号ＲＴＥＳＴ，ＷＴＥＳＴのいずれかが“Ｈ”になると、“Ｈ”になる。信号ＲＴＥＳＴ，ＷＴＥＳＴ，ＲＷＴＥＳＴは、信号ＲＥＳＥＴの入力により、それぞれ“Ｌ”となる。
【００７６】
図１３は、上記内部制御信号発生回路２１Ａの構成例を示すものである。すなわち、信号ＣＥＢは、ノア回路２１ａの一方の入力端に供給される。このノア回路２１ａの他方の入力端は、接地（ＧＮＤ）されている。ノア回路２１ａの出力は、インバータ回路２１ｇ，２１ｈを介して、信号ＲＩＮＴとして取り出される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ディレイ回路２１ｆを介して、ナンド回路２１ｄの第１の入力端に供給される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ナンド回路２１ｅ，２１ｒの一方の入力端にそれぞれ供給される。ナンド回路２１ｒの他方の入力端には、インバータ回路２１ｑを介して、信号ＲＷＴＥＳＴが供給される。また、ナンド回路２１ｒの出力は、ノア回路２１ｂ，２１ｃの一方の入力端にそれぞれ供給される。ノア回路２１ｂの他方の入力端には、信号ＯＥＢが供給される。このノア回路２１ｂの出力は、インバータ回路２１ｊを介して、ナンド回路２１ｓの一方の入力端に供給される。ナンド回路２１ｓの他方の入力端には、インバータ回路２１ｔを介して、信号ＲＴＥＳＴが供給される。このナンド回路２１ｓの出力は、上記ナンド回路２１ｄの第２の入力端に供給される。上記ノア回路２１ｃの他方の入力端には、信号ＷＥＢが供給される。このノア回路２１ｃの出力は、インバータ回路２１ｌを介して、ナンド回路２１ｕの一方の入力端に供給される。このナンド回路２１ｕの他方の入力端には、インバータ回路２１ｖを介して、信号ＷＴＥＳＴが供給される。このナンド回路２１ｕの出力は、上記ナンド回路２１ｅの他方の入力端に供給される。このナンド回路２１ｅの出力は、インバータ回路２１ｎを介して、信号ＷＥＮＢＬとして取り出されるとともに、インバータ回路２１ｏを介して、上記ナンド回路２１ｄの第３の入力端に供給されている。このナンド回路２１ｄの出力は、インバータ回路２１ｐを介して、信号ＲＥＮＢＬとして取り出される。
【００７７】
この内部制御信号発生回路２１Ａは、信号ＲＴＥＳＴ＝“Ｈ”のとき、信号ＣＥＢ＝“Ｌ”が入力されることにより、信号ＲＥＮＢＬ＝“Ｈ”を出力する。すると、このメモリチップにおいて、内部動作として、通常のリード動作が開始される。一方、信号ＷＴＥＳＴ＝“Ｈ”のとき、信号ＣＥＢ＝“Ｌ”が入力されることにより、信号ＷＥＮＢＬ＝“Ｈ”を出力する。すると、このメモリチップにおいて、内部動作として、通常のライト動作が開始される。このように、本実施形態においては、信号ＯＥＢ，ＷＥＢにかかわらず、テストモードの設定と信号ＣＥＢのタイミングのみにより、内部動作（リード動作またはライト動作）が制御される。
【００７８】
図１４は、上記データ入出力バッファ回路部２３Ａを構成するデータ入出力バッファ回路２３Ａ’の一例を示すものである。たとえば、このデータ入出力バッファ回路部２３Ａは、複数のデータ入出力バッファ回路２３Ａ’を有して構成されている。各データ入出力バッファ回路２３Ａ’は、たとえば図６に示した構成のデータ入出力バッファ回路２３’において、信号ＲＷＴＥＳＴを、インバータ回路２３ａ−２２，２３ｂ−２２を介して、第１，第２の回路２３ａ’，２３ｂ’内に取り込む構成となっている。そして、上記インバータ回路２３ａ−２２の出力と信号ＷＥＮＢＬとをそれぞれ入力とするナンド回路２３ａ−２３の出力を、インバータ回路２３ａ−２４を介して、上記ナンド回路２３ａ−３，２３ａ−４、および、ｎチャネルＭＯＳトランジスタ２３ａ−１９，２３ａ−２１の各ゲートに、それぞれ供給する構成とされている（経路切り替え回路）。また、上記インバータ回路２３ｂ−２２の出力と信号ＲＥＮＢＬとをそれぞれ入力とするナンド回路２３ｂ−２３の出力を、インバータ回路２３ｂ−２４を介して、上記ナンド回路２３ｂ−５，２３ｂ−６にそれぞれ供給する構成とされている（経路切り替え回路）。
【００７９】
このような構成とした場合、テストモードの設定時に、データ入出力端子Ｉ／Ｏｉにつながる、セルデータを入出力するための経路を切り離すことが可能となる。これにより、当該装置をディセーブル状態とせずとも、テストモードの際に、上記スイッチ回路部３１ＣからのデータＤｉがセルデータとバッテングするのを防止できる。たとえば、セルデータが入出力されるデータ入出力端子Ｉ／Ｏｉ（この例の場合、Ｉ／Ｏ（０））には図６に示した構成のデータ入出力バッファ回路（第１のバッファ回路）２３’を、それ以外の、少なくともタイミング制御信号が出力されるデータ入出力端子Ｉ／Ｏｉ（この例の場合、Ｉ／Ｏ（１）〜Ｉ／Ｏ（１４））には図１４に示した構成のデータ入出力バッファ回路（第２のバッファ回路）２３Ａ’を、それぞれ接続するようにする。こうすることにより、テストモードの設定時において、タイミング制御信号の他、通常のセルデータをもモニタできるようになる。
【００８０】
図１５は、上記スイッチ回路部３１Ｃを構成するスイッチ回路３１Ｃ’の一例を示すものである。たとえば、このスイッチ回路部３１Ｃは、複数のスイッチ回路３１Ｃ’を有して構成されている。各スイッチ回路３１Ｃ’は、テストモードの設定時（信号ＲＷＴＥＳＴ＝“Ｈ”）に、入力信号ＳｉをデータＤｉに代えて、上記データ入出力バッファ回路部２３Ａに出力するもので、たとえば、３個のインバータ回路３１Ｃ−１，３１Ｃ−２，３１Ｃ−３と、１個のトランスファゲート３１Ｃ−４とを有して構成されている。
【００８１】
このような構成の半導体メモリチップにおいては、たとえば、リード動作モニタテストモードおよびライト動作モニタテストモードの設定が可能であり、リード動作モニタテストモードの設定時には、チップ内部における通常リード動作モードの設定時における複数のタイミング制御信号を同時にモニタできる。たとえば、テスト信号ＴＥＳＴの入力により、上記テスト制御回路３２Ａに対して、テストエントリ動作がなされる。すると、テスト制御回路３２Ａからは、信号ＡＲ（１）＝“Ｌ”のとき、信号ＲＴＥＳＴ＝“Ｈ”が、上記内部制御信号発生回路２１Ａに出力される。また、信号ＲＷＴＥＳＴ＝“Ｈ”が、上記内部制御信号発生回路２１Ａ、上記データ入出力バッファ回路部２３Ａ、および、上記スイッチ回路部３１Ｃに出力される。これにより、タイミング制御信号の出力経路が、上記各データ入出力端子Ｉ／Ｏｉと接続される。つまり、上記スイッチ回路部３１Ｃは、上記データ入出力バッファ回路部２３Ａを介して、上記データ入出力端子Ｉ／Ｏｉと接続される。このとき、当該装置ノアクティブ状態（ＣＥＢ＝“Ｌ”）にする。こうすることで、入力信号（通常リード動作モード設定時におけるタイミング制御信号）Ｓ（１）〜Ｓ（１２）にそれぞれ対応するデータＤ（１）〜Ｄ（１２）が、上記データ入出力バッファ回路部２３Ａへと出力される。これにより、信号ＯＥＢ，ＷＥＢにかかわらず、データＤ（１）〜Ｄ（１２）が、上記各データ入出力端子Ｉ／Ｏ（１）〜Ｉ／Ｏ（１２）より、それぞれ出力される。
【００８２】
図１６は、このリード動作モニタテストモードにおける、信号波形の一例を示すものである。本実施形態では、上記データ入出力端子Ｉ／Ｏ（１）より信号ＲＩＮＴ（Ｓ（１））が、上記データ入出力端子Ｉ／Ｏ（２）より信号ＲＡＳ２（Ｓ（２））が、上記データ入出力端子Ｉ／Ｏ（３）より信号ＸＶＬＤ（Ｓ（３））が、上記データ入出力端子Ｉ／Ｏ（４）より信号ＢＳＥＢＬ（Ｓ（４））が、上記データ入出力端子Ｉ／Ｏ（５）より信号ＰＬＥＢＬ（Ｓ（５））が、上記データ入出力端子Ｉ／Ｏ（６）より信号ＳＡＥＢＬ（Ｓ（６））が、上記データ入出力端子Ｉ／Ｏ（７）より信号ＣＥＮＢ２（Ｓ（７））が、上記データ入出力端子Ｉ／Ｏ（８）より信号ＢＣＥＱＯ（Ｓ（８））が、上記データ入出力端子Ｉ／Ｏ（９）よりデータＤＱ０（Ｓ（９））が、上記データ入出力端子Ｉ／Ｏ（１０）よりデータＢＤＱ０（Ｓ（１０））が、上記データ入出力端子Ｉ／Ｏ（１１）よりデータＲＷＤ０（Ｓ（１１））が、上記データ入出力端子Ｉ／Ｏ（１２）よりデータＢＲＷＤ０（Ｓ（１２））が、それぞれ、通常リード動作モード設定時におけるタイミング制御信号として出力される。
【００８３】
同様にして、上記したテストエントリ動作において、信号ＡＲ（１）＝“Ｈ”のとき、テスト制御回路３２Ａからは、信号ＷＴＥＳＴ＝“Ｈ”が、上記内部制御信号発生回路２１Ａに出力される。また、信号ＲＷＴＥＳＴ＝“Ｈ”が、上記内部制御信号発生回路２１Ａ、上記データ入出力バッファ回路部２３Ａ、および、上記スイッチ回路部３１Ｃに出力される。これにより、上記スイッチ回路部３１Ｃからは、入力信号（通常ライト動作モード設定時におけるタイミング制御信号）Ｓ（１）〜Ｓ（１２）にそれぞれ対応するデータＤ（１）〜Ｄ（１２）が、上記データ入出力バッファ回路部２３Ａへと出力される。これにより、データＤ（１）〜Ｄ（１２）が、上記各データ入出力端子Ｉ／Ｏ（１）〜Ｉ／０（１２）より、それぞれ出力される。
【００８４】
なお、本実施形態においては、上記データ入出力端子Ｉ／Ｏ（０）より、通常のセルデータが入出力される。これにより、テストモード設定時の内部動作が、通常の動作モード設定時のタイミングにより行われたかの確認も容易に可能である。
【００８５】
リード動作モニタテストモードまたはライト動作モニタテストモードの設定時において、図示していないテストエントリ回路からのリセット信号ＲＥＳＥＴを受け付けた場合、上記テスト制御回路３２Ａは解除動作を行う（信号ＲＴＥＳＴ＝ＷＴＥＳＴ＝ＲＷＴＥＳＴ＝“Ｌ”）。これにより、当該装置は、通常の動作モードでの動作が可能な状態となる。
【００８６】
以上のように、この第２の実施形態の構成によっても、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルデータの入出力に用いられる複数のデータ入出力端子より、モニタしたい複数のタイミング制御信号を同時に出力させることが可能である。これにより、内部動作のタイミング、信号の遅延の状態などを、既成のテスタにより容易に、かつ、正確に評価することが可能となる。特に、通常リード動作モードの設定時における複数のタイミング制御信号のみでなく、通常ライト動作モードの設定時における複数のタイミング制御信号をも、セルデータとのバッテングなしに効率よく出力できる。したがって、評価用のサンプルチップを作成したり、高価な評価専用の装置を用いたりすることなしに、安価に、しかも、短時間で、動作マージンなどといった半導体メモリチップの内部動作の解析を高精度に行い得るようになるとともに、多量のデータの取得が可能となるものである。
【００８７】
（第３の実施形態）
図１７は、本発明の第３の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、図１１に示した構成の半導体メモリチップにおいて、さらにワード線駆動信号およびカラムセレクト線駆動信号を、それぞれモニタできるように構成した場合について説明する。なお、上述した第２の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００８８】
ここで、半導体メモリチップにおいて、ワード線駆動信号およびカラムセレクト線駆動信号をモニタする場合、通常は、複数本の中から１本だけを選択（たとえば、１０２４本のワード線の中から１本のワード線を選択したり、５１２本のカラムセレクト線の中から１本のカラムセレクト線を選択したりなど）することになる。すなわち、すべてのワード線駆動信号およびカラムセレクト線駆動信号をモニタすることはできない。たとえば、特定のワード線駆動信号をモニタするようにした場合、そのワード線の容量が他のワード線の容量と異なってしまうし、アドレスを変更するとタイミングを見ることができなくなる。
【００８９】
そこで、この実施形態においては、たとえば図１７に示すように、擬似ロウデコーダ回路（Ｑｕａｓｉ−ｄｅｃ．）１３Ａを設けて、擬似的なワード線駆動信号ＷＬｍｏｎをモニタできるようにするとともに、擬似カラムセレクト回路（Ｑｕａｓｉ−ｃｏｌ．）１２Ａを設けて、擬似的なカラムセレクト線駆動信号ＣＳＬｍｏｎをモニタできるようにしている。
【００９０】
図１８は、上記擬似ロウデコーダ回路１３Ａの構成例を示すものである。擬似ロウデコーダ回路１３Ａは、上記デコーダ回路部１３と等価的な回路により、すべてのアドレスＸＢ＜０＞〜ＸＢ＜３＞をもとに、擬似的なワード線駆動信号ＷＬｍｏｎを生成するもので、たとえば、１個のノア回路１３Ａ−１と、２個のインバータ回路１３Ａ−２，１３Ａ−３と、２個のｐチャネルＭＯＳトランジスタ１３Ａ−４，１３Ａ−５と、２個のｎチャネルＭＯＳトランジスタ１３Ａ−６，１３Ａ−７と、２個のキャパシタ１３Ａ−８，１３Ａ−１０と、１個の抵抗１３Ａ−９とを有して構成されている。上記キャパシタ１３Ａ−８，１３Ａ−１０および抵抗１３Ａ−９は、通常のワード線と容量を一致させるために設けられている。
【００９１】
図１９は、上記擬似カラムセレクト回路１２Ａの構成例を示すものである。擬似カラムセレクト回路１２Ａは、上記カラムセレクト回路部１２と等価的な回路により、すべてのアドレスＹＡ＜０＞〜＜３＞，ＹＢ＜０＞〜＜３＞，ＹＣ＜０＞〜＜３＞をもとに、擬似的なカラムセレクト線駆動信号ＣＳＬｍｏｎを生成するもので、たとえば、３個のノア回路１２Ａ−１，１２Ａ−２，１２Ａ−３と、１個のナンド回路１２Ａ−４と、１個のキャパシタ１２Ａ−５とを有して構成されている。上記キャパシタ１２Ａ−５は、寄生容量である。
【００９２】
図２０は、本実施形態にかかる、リード動作モニタテストモードにおける信号波形の一例を示すものである。本実施形態では、図１６に示した１２種のタイミング制御信号に加え、上記データ入出力端子Ｉ／Ｏ（１３）より擬似ワード線駆動信号ＷＬｍｏｎ（Ｓｉ−１）が、また、上記データ入出力端子Ｉ／Ｏ（１４）より擬似カラムセレクト線駆動信号ＣＳＬｍｏｎ（Ｓｉ）が、それぞれタイミング制御信号として出力される。
【００９３】
このように、擬似的なワード線駆動信号ＷＬｍｏｎおよび擬似的なカラムセレクト線駆動信号ＣＳＬｍｏｎを、それぞれモニタできるようになる。その結果、すべてのワード線駆動信号およびすべてのカラムセレクト線駆動信号をモニタすることが困難な場合にも、擬似的にモニタすることが可能となる。
【００９４】
なお、擬似的なワード線駆動信号ＷＬｍｏｎおよび擬似的なカラムセレクト線駆動信号ＣＳＬｍｏｎをモニタする場合に限らない。たとえば、プレート線選択回路やロウアドレスまたはカラムアドレスのデコーダなど、複数の信号の中から特定の信号を選ぶ各種の選択回路において、すべての信号をモニタすることが困難な場合に、等価的な回路により擬似的な信号を作ることによって、容易にモニタすることが可能となる。
【００９５】
（第４の実施形態）
図２１は、本発明の第４の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、外部制御信号ＣＥＢ，ＯＥＢ，ＷＥＢによって、テストモードと通常の動作モードとの切り替えを可能に構成した場合について説明する。なお、上述した第２の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００９６】
本実施形態の場合、たとえば図２１に示すように、内部制御信号発生回路２１Ｂより、データ入出力バッファ回路部２３Ａ、および、スイッチ回路部３１Ｃに対し、それぞれ、出力テスト信号ＲＷＴＥＳＴＤを出力するように構成されている。また、テスト制御回路３２Ｂは、上記内部制御信号発生回路２１Ｂに出力される、テスト信号ＲＴＥＳＴ，ＷＴＥＳＴのみを生成するように構成されている。
【００９７】
図２２は、内部制御信号発生回路２１Ｂの構成例を示すものである。内部制御信号発生回路２１Ｂは、信号ＲＩＮＴ，ＲＥＮＢＬ，ＷＥＮＢＬのほか、信号ＲＷＴＥＳＴＤ，ＲＴＥＳＴＤ，ＷＴＥＳＴＤを生成するもので、たとえば、信号ＯＥＢ，ＷＥＢによって、テストモードとセルデータの読み出し，書き込みを行う通常のリード動作モード，ライト動作モードとの切り替えが可能となっている。
【００９８】
すなわち、信号ＣＥＢは、ノア回路２１ａの一方の入力端に供給される。このノア回路２１ａの他方の入力端は、接地（ＧＮＤ）されている。ノア回路２１ａの出力は、インバータ回路２１ｇ，２１ｈを介して、信号ＲＩＮＴとして取り出される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ディレイ回路２１ｆを介して、ナンド回路２１ｄの第１の入力端に供給される。また、インバータ回路２１ｈの出力（信号ＲＩＮＴ）は、ナンド回路２１ｅ，２１ｒの一方の入力端にそれぞれ供給される。ナンド回路２１ｒの他方の入力端には、インバータ回路２１ｑを介して、信号ＲＷＴＥＳＴＤが供給される。また、ナンド回路２１ｒの出力は、ノア回路２１ｂ，２１ｃの一方の入力端にそれぞれ供給される。ノア回路２１ｂの他方の入力端には、信号ＯＥＢが供給される。このノア回路２１ｂの出力は、インバータ回路２１ｊ，２１−１１，２１−１３を介して、ナンド回路２１ｓの一方の入力端に供給される。ナンド回路２１ｓの他方の入力端には、信号ＲＴＥＳＴＤが供給される。このナンド回路２１ｓの出力は、上記ナンド回路２１ｄの第２の入力端に供給される。上記ノア回路２１ｃの他方の入力端には、信号ＷＥＢが供給される。このノア回路２１ｃの出力は、インバータ回路２１ｌ，２１−１９，２１−１４を介して、ナンド回路２１ｕの一方の入力端に供給される。このナンド回路２１ｕの他方の入力端には、信号ＷＴＥＳＴＤが供給される。このナンド回路２１ｕの出力は、上記ナンド回路２１ｅの他方の入力端に供給される。このナンド回路２１ｅの出力は、インバータ回路２１ｎを介して、信号ＷＥＮＢＬとして取り出されるとともに、インバータ回路２１ｏを介して、上記ナンド回路２１ｄの第３の入力端に供給されている。このナンド回路２１ｄの出力は、インバータ回路２１ｐを介して、信号ＲＥＮＢＬとして取り出される。
【００９９】
上記信号ＯＥＢは、さらに、インバータ回路２１−２０を介して、ノア回路２１−１２の一方の入力端に供給される。また、上記信号ＷＥＢは、さらに、インバータ回路２１−２１を介して、上記ノア回路２１−１２の他方の入力端に供給される。上記ノア回路２１−１２の出力は、ナンド回路２１−１５，２１−１６の一方の入力端にそれぞれ供給される。上記ナンド回路２１−１５の他方の入力端には、信号ＲＴＥＳＴが供給される。上記ナンド回路２１−１６の他方の入力端には、信号ＷＴＥＳＴが供給される。上記ナンド回路２１−１５の出力は、信号ＲＴＥＳＴＤとして取り出されるとともに、ナンド回路２１−１７の一方の入力端に供給される。上記ナンド回路２１−１６の出力は、信号ＷＴＥＳＴＤとして取り出されるとともに、上記ナンド回路２１−１７の他方の入力端に供給される。このナンド回路２１−１７の出力は、信号ＲＷＴＥＳＴＤとして取り出される。
【０１００】
この内部制御信号発生回路２１Ｂは、セルデータの読み出しを行う通常のリード動作モードの設定時およびセルデータの書き込みを行う通常のライト動作モードの設定時、信号ＲＴＥＳＴ＝ＷＴＥＳＴ＝“Ｌ”である。また、信号ＲＴＥＳＴＤ＝ＷＴＥＳＴＤ＝“Ｈ”、信号ＲＷＴＥＳＴＤ＝“Ｌ”であり、信号ＲＩＮＴ，ＲＥＮＢＬ，ＷＥＮＢＬは、信号ＣＥＢ，ＯＥＢ，ＷＥＢによって決まる。スタンドバイ時は、信号ＣＥＢ＝“Ｈ”で、信号ＲＩＮＴ＝ＲＥＮＢＬ＝ＷＥＮＢＬ＝“Ｌ”。リード動作モードの設定時は、信号ＣＥＢ＝ＯＥＢ＝“Ｌ”、信号ＷＥＢ＝“Ｈ”で、信号ＲＩＮＴ＝ＲＥＮＢＬ＝“Ｈ”、信号ＷＥＮＢＬ＝“Ｌ”となる。ライト動作モードの設定時は、信号ＣＥＢ＝ＷＥＢ＝“Ｌ”、信号ＯＥＢ＝“Ｈ”で、信号ＲＩＮＴ＝ＷＥＮＢＬ＝“Ｈ”、信号ＲＥＮＢＬ＝“Ｌ”となる。通常モード設定時は、信号ＲＷＴＥＳＴＤ＝“Ｌ”であり、タイミング制御信号の出力経路はデータ入出力端子Ｉ／Ｏｉには接続されていない。
【０１０１】
テストモードの設定時は、まず、信号ＣＥＢ＝“Ｌ”、信号ＯＥＢ＝ＷＥＢ＝“Ｈ”である。リード動作モニタテストモードの設定時は、信号ＲＴＥＳＴ＝“Ｈ”となり、信号ＲＴＥＳＴＤ＝“Ｌ”。信号ＣＥＢ＝“Ｌ”であるが、信号ＲＩＮＴ＝“Ｈ”であり、第２の実施形態の場合と同様に、信号ＲＥＮＢＬ＝“Ｈ”となり、内部動作はリード動作の状態となる。一方、ライト動作モニタテストモード設定時は、信号ＷＴＥＳＴ＝“Ｈ”であり、信号ＷＥＮＢＬ＝“Ｈ”となり、内部動作はライト動作の状態となる。どちらのテストモード設定時も、信号ＲＷＴＥＳＴＤ＝“Ｈ”となる。これにより、内部制御信号発生回路２１Ｂは、内部回路（セルデータの出力経路）を切り離す。つまり、スイッチ回路部３１Ｃからのデータ（タイミング制御信号）Ｄｉを出力させるために、スイッチ回路部３１Ｃとデータ入出力端子Ｉ／Ｏｉとの間が接続される。
【０１０２】
ところで、信号ＣＥＢ＝“Ｌ”と同時に、信号ＯＥＢあるいは信号ＷＥＢを“Ｌ”にした場合、信号ＲＴＥＳＴＤ＝ＷＴＥＳＴＤ＝“Ｈ”となる。よって、信号ＲＥＮＢＬ，ＷＥＮＢＬは、外部制御信号ＣＥＢ，ＯＥＢ，ＷＥＢによって変化する。たとえば、信号ＯＥＢ＝“Ｌ”の場合は信号ＲＥＮＢＬ＝“Ｈ”、信号ＷＥＢ＝“Ｌ”の場合は信号ＷＥＮＢＬ＝“Ｈ”となる。また、信号ＲＷＴＥＳＴＤ＝“Ｌ”となり、データ入出力バッファ回路部２３Ａおよびスイッチ回路部３１Ｃは通常の動作モードの場合と同じになる。これにより、当該装置は、セルデータの読み出し，書き込みが可能な状態となる。このように、テストモードの設定時、信号ＲＴＥＳＴ，ＷＴＥＳＴ＝“Ｈ”の状態であっても、信号ＯＥＢ，ＷＥＢ＝“Ｌ”とすることにより、通常の動作モードへの切り替えが可能になる。
【０１０３】
図２３は、上記テスト制御回路３２Ｂの構成例を示すものである。このテスト制御回路３２Ｂは、たとえば図１２に示した構成のテスト制御回路３２Ａの場合と同様に、ノア回路３２ｄの出力を信号ＲＴＥＳＴとして、ノア回路３２ｆの出力を信号ＷＴＥＳＴとして、それぞれ取り出すように構成されている。ただし、信号ＲＷＴＥＳＴを生成するためのノア回路３２ｇおよびインバータ回路３２ｎは設けられていない。
【０１０４】
スイッチ回路部３１Ｃは、たとえば図１５に示した構成のスイッチ回路３１Ｃ’において、信号ＲＷＴＥＳＴに代わって、内部制御信号発生回路２１Ｂからの信号ＲＷＴＥＳＴＤが入力されるように構成されている。
【０１０５】
このように、本実施形態において、たとえば、信号ＯＥＢ＝ＷＥＢ＝“Ｈ”で、かつ、信号ＣＥＢ＝“Ｌ”のときにはテストモードが設定される。この場合、データ入出力端子Ｉ／Ｏｉからはタイミング制御信号の出力が行われる。また、信号ＣＥＢ＝“Ｌ”でも、信号ＯＥＢ＝“Ｌ”であれば通常のリード動作モードが設定される。この場合、データ入出力端子Ｉ／Ｏｉからはタイミング制御信号ではなく、通常のセルデータの出力が行われる。さらに、信号ＷＥＢ＝“Ｌ”のときには通常のライト動作モードが設定される。この場合、データ入出力端子Ｉ／ＯｉからのデータＤｉのメモリセルへの書き込みが行われる。
【０１０６】
本実施形態によれば、通常の動作モードと内部動作をモニタするテストモードとの切り替えが、外部制御信号の組み合わせにより容易に可能となる。そのため、通常の動作モードとテストモードとの２つの状態を比ベながらモニタする場合や、データを書き換えながらモニタするような場合において、特に効率がよい。
【０１０７】
（第５の実施形態）
図２４は、本発明の第５の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、外部制御信号によるテストモードと通常の動作モードとの切り替え（第４の実施形態）と、ワード線駆動信号およびカラムセレクト線駆動信号のモニタ（第３の実施形態）とを可能に構成した場合について説明する。なお、上述した第３，第４の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【０１０８】
本実施形態の場合、たとえば図２１に示した構成の半導体メモリチップにおいて、上記擬似カラムセレクト回路１２Ａ（図１９参照）および上記擬似ロウデコーダ回路１３Ａ（図１８参照）を追加した構成とされている。
【０１０９】
このような構成によれば、第３の実施形態に示した機能と第４の実施形態に示した機能とを合わせもった半導体メモリチップを実現できる。すなわち、外部制御信号によるテストモードと通常の動作モードとの切り替えが可能となるのみでなく、擬似ワード線駆動信号ＷＬｍｏｎおよび擬似カラムセレクト線駆動信号ＣＳＬｍｏｎのモニタまでもが可能となる。
【０１１０】
（第６の実施形態）
図２５は、本発明の第６の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、タイミング制御信号をデータ入出力端子Ｉ／Ｏｉより出力するモニタテストモードとは別に、外部からタイミング制御信号の入力を可能にした外部制御モードを備えて構成した場合について説明する。なお、上述した第２の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【０１１１】
本実施形態の場合、たとえば図２５に示すように、テスト制御回路３２Ｃからスイッチ回路部３１Ｄに供給される信号ＭＯＮ，ＩＮＰによって、テストモードまたは外部制御モードの設定が行われる。たとえば、信号ＭＯＮ＝“Ｈ”のときにはタイミング制御信号をモニタするテストモードが、信号ＩＮＰ＝“Ｈ”のときにはタイミング制御信号を入力する外部制御モードが、それぞれ設定される。信号ＭＯＮ，ＩＮＰは、アドレスバッファ回路部２６のアドレス入力端子２６ａより入力される信号ＡＲ（１），ＢＡＲ（１）、ＡＲ（２），ＢＡＲ（２）の組み合わせによって制御される。
【０１１２】
図２６は、テスト制御回路３２Ｃの構成例を示すものである。すなわち、信号ＢＡＲ（１）は、ナンド回路３２−１の一方の入力端およびナンド回路３２−２の一方の入力端にそれぞれ供給される。信号ＢＡＲ（２）は、ナンド回路３２−１の他方の入力端およびナンド回路３２−３の他方の入力端にそれぞれ供給される。信号ＡＲ（２）は、ナンド回路３２−２の他方の入力端およびナンド回路３２−４の他方の入力端にそれぞれ供給される。信号ＡＲ（１）は、ナンド回路３２−３の一方の入力端およびナンド回路３２−４の一方の入力端にそれぞれ供給される。上記ナンド回路３２−１の出力は、インバータ回路３２−５を介して、ナンド回路３２−６の一方の入力端に供給される。上記ナンド回路３２−２の出力は、インバータ回路３２−７を介して、ナンド回路３２−８の一方の入力端に供給される。上記ナンド回路３２−３の出力は、インバータ回路３２−９を介して、ナンド回路３２−１０の一方の入力端に供給される。上記ナンド回路３２−４の出力は、インバータ回路３２−１１を介して、ナンド回路３２−１２の一方の入力端に供給される。上記各ナンド回路３２−６，３２−８，３２−１０，３２−１２の他方の入力端には、それぞれ、信号ＴＥＳＴが供給される。上記ナンド回路３２−６の出力は、インバータ回路３２−１３を介して、ノア回路３２−１４の一方の入力端に供給される。上記ナンド回路３２−８の出力は、インバータ回路３２−１５を介して、ノア回路３２−１６の一方の入力端に供給される。上記ナンド回路３２−１０の出力は、インバータ回路３２−１７を介して、ノア回路３２−１８の一方の入力端に供給される。上記ナンド回路３２−１２の出力は、インバータ回路３２−１９を介して、ノア回路３２−２０の一方の入力端に供給される。
【０１１３】
上記ノア回路３２−１４の出力は、ノア回路３２−２１の一方の入力端に供給される。上記ノア回路３２−１６の出力は、ノア回路３２−２２の一方の入力端に供給される。上記ノア回路３２−１８の出力は、ノア回路３２−２３の一方の入力端に供給される。上記ノア回路３２−２０の出力は、ノア回路３２−２４の一方の入力端に供給される。上記各ノア回路３２−２１，３２−２２，３２−２３，３２−２４の他方の入力端には、それぞれ、信号ＲＥＳＥＴが供給される。上記ノア回路３２−２１の出力（ＲＭ）は、上記ノア回路３２−１４の他方の入力端に供給されるとともに、ノア回路３２−２５，３２−２６の一方の入力端にそれぞれ供給される。上記ノア回路３２−２２の出力（ＲＩ）は、上記ノア回路３２−１６の他方の入力端に供給されるとともに、ノア回路３２−２５，３２−２７の他方の入力端にそれぞれ供給される。上記ノア回路３２−２３の出力（ＷＭ）は、上記ノア回路３２−１８の他方の入力端に供給されるとともに、ノア回路３２−２６の他方の入力端およびノア回路３２−２８の一方の入力端にそれぞれ供給される。上記ノア回路３２−２４の出力（ＷＩ）は、上記ノア回路３２−２０の他方の入力端に供給されるとともに、ノア回路３２−２７，３２−２８の他方の入力端にそれぞれ供給される。
【０１１４】
上記ノア回路３２−２５の出力は、インバータ回路３２−２９を介して、信号ＲＴＥＳＴとして取り出されるとともに、ノア回路３２−３０の一方の入力端に供給される。上記ノア回路３２−２６の出力は、インバータ回路３２−３１を介して、信号ＭＯＮとして取り出される（モード選択回路）。上記ノア回路３２−２７の出力は、インバータ回路３２−３２を介して、信号ＩＮＰとして取り出される（モード選択回路）。上記ノア回路３２−２８の出力は、インバータ回路３２−３３を介して、信号ＷＴＥＳＴとして取り出されるとともに、上記ノア回路３２−３０の他方の入力端に供給される。このノア回路３２−３０の出力は、インバータ回路３２−３４を介して、信号ＲＷＴＥＳＴとして取り出される。
【０１１５】
このような構成のテスト制御回路３２Ｃは、たとえば、信号ＡＲ（１）＝ＡＲ（２）＝“Ｌ”のとき、信号ＭＯＮ＝“Ｈ”、信号ＲＴＥＳＴ＝“Ｈ”となる。この場合、通常のリード動作モードでのタイミング制御信号をモニタするリード動作モニタテストモードとなる。また、たとえば、信号ＡＲ（１）＝“Ｌ”で、信号ＡＲ（２）＝“Ｈ”のとき、信号ＩＮＰ＝“Ｈ”、信号ＲＴＥＳＴ＝“Ｈ”となる。この場合、通常のリード動作モードでのタイミング制御信号の入力を可能にするリード動作・外部制御モードとなる。また、たとえば、信号ＡＲ（１）＝“Ｈ”で、信号ＡＲ（２）＝“Ｌ”のとき、信号ＭＯＮ＝“Ｈ”、信号ＷＴＥＳＴ＝“Ｈ”となる。この場合、通常のライト動作モードでのタイミング制御信号をモニタするライト動作モニタテストモードとなる。また、たとえば、信号ＡＲ（１）＝ＡＲ（２）＝“Ｈ”のとき、信号ＩＮＰ＝“Ｈ”、信号ＷＴＥＳＴ＝“Ｈ”となる。この場合、通常のライト動作モードでのタイミング制御信号の入力を可能にするライト動作・外部制御モードとなる。
【０１１６】
図２７は、スイッチ回路部３１Ｄを構成するスイッチ回路３１Ｄ’の一例を示すものである。たとえば、このスイッチ回路部３１Ｄは、複数のスイッチ回路３１Ｄ’を有して構成されている。各スイッチ回路３１Ｄ’は、たとえば、６個のインバータ回路３１Ｄ−１，３１Ｄ−２，…，３１Ｄ−６と、２個のトランスファゲート３１Ｄ−７，３１Ｄ−８と、２個のｐチャネルＭＯＳトランジスタ３１Ｄ−９，３１Ｄ−１０と、２個のｎチャネルＭＯＳトランジスタ３１Ｄ−１１，３１Ｄ−１２とを有して構成されている。
【０１１７】
スイッチ回路３１Ｄ’は、信号ＩＮＰ＝“Ｈ”のとき、上記データ入出力端子Ｉ／Ｏｉより入力され、上記データ入出力バッファ回路部２３Ａを介して供給される複数のタイミング制御信号（データＤｉ）を、それぞれデータＤｉとして取り込む。そして、そのデータＤｉを、データＳｉＤとして各部に供給する。一方、信号ＭＯＮ＝“Ｈ”のとき、複数のタイミング制御信号をそれぞれ入力信号Ｓｉとして取り込む。そして、上記データ入出力端子Ｉ／Ｏｉより出力させるために、その入力信号ＳｉをデータＤｉに代えて、上記データ入出力バッファ回路部２３Ａに出力する。
【０１１８】
なお、本実施形態の場合、タイミング制御信号のうち、たとえば、信号ＳＡＥＢＬ（Ｓ１），ＢＳＥＢＬ（Ｓ２），…，ＰＬＥＢＬ（Ｓｉ）は、それぞれ、このスイッチ回路部３１Ｄを介して、信号ＳＡＥＢＬＤ（Ｓ１Ｄ），ＢＳＥＢＬＤ（Ｓ２Ｄ），…，ＰＬＥＢＬＤ（ＳｉＤ）として供給される。
【０１１９】
このように、タイミング制御信号を外部より入力できるようにする。これにより、内部動作のタイミング、信号の遅延の状態などの評価が、より容易に可能となる。
【０１２０】
（第７の実施形態）
図２８は、本発明の第７の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すものである。ここでは、外部からのタイミング制御信号の入力を可能にする外部制御モードの設定（第６の実施形態）と、外部制御信号によるテストモードと通常の動作モードとの切り替え（第４の実施形態）とを可能に構成した場合について説明する。なお、上述した第４，第６の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【０１２１】
本実施形態の場合、たとえば図２５に示した構成の半導体メモリチップにおいて、内部制御信号発生回路２１Ｂ（図２２参照）より、上記データ入出力バッファ回路部２３Ａ、および、テスト制御回路３２Ｃ’に対し、それぞれ、出力テスト信号ＲＷＴＥＳＴＤを出力するように構成されている。
【０１２２】
図２９は、テスト制御回路３２Ｃ’の構成例を示すものである。この実施形態の場合、たとえば図２６に示した構成のテスト制御回路３２Ｃにおいて、ノア回路３２−２６の出力がナンド回路３２−３５の一方の入力端に供給される。また、ノア回路３２−２７の出力がナンド回路３２−３６の一方の入力端に供給される。上記ナンド回路３２−３５，３２−３６の他方の入力端には、それぞれ、上記内部制御信号発生回路２１Ｂからの出力テスト信号ＲＷＴＥＳＴＤが供給される。そして、上記ナンド回路３２−３５の出力が信号ＭＯＮとして取り出され、上記ナンド回路３２−３６の出力が信号ＩＮＰとして取り出される。ただし、信号ＲＷＴＥＳＴを生成するためのノア回路３２−３０およびインバータ回路３２−３４は設けられていない。
【０１２３】
このような構成によれば、第４の実施形態に示した機能と第６の実施形態に示した機能（外部制御モード）とを合わせもった半導体メモリチップを実現できる。すなわち、外部制御信号によるテストモードと通常の動作モードとの切り替えが可能となるのみでなく、タイミング制御信号をデータ入出力端子Ｉ／Ｏｉより出力するテストモードとは別に、外部からタイミング制御信号を入力することまでもが可能となる。
【０１２４】
なお、上記した各実施形態においては、テストエントリ回路からのパルス信号であるテスト信号ＴＥＳＴの入力により、半導体メモリチップをテストモードに設定するようにした。他の方法としては、たとえば、高電圧信号やコマンドの入力により、テストモードが設定されるように構成することも可能である。
【０１２５】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１２６】
【発明の効果】
以上、詳述したようにこの発明によれば、パッケージング後においても複数のタイミング信号を同時にモニタでき、内部動作の解析を短時間で高精度に行うことが可能になるとともに、多量のデータの取得が容易に可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図２】同じく、図１の半導体メモリチップにおける内部制御信号発生回路の構成例を示す回路図。
【図３】同じく、図１の半導体メモリチップにおける動作制御回路の構成例を示す回路図。
【図４】同じく、図１の半導体メモリチップにおけるデコーダ回路部の構成例を示す回路図。
【図５】同じく、図１の半導体メモリチップにおけるカラムセレクト回路部の構成例を示す回路図。
【図６】同じく、図１の半導体メモリチップにおけるデータ入出力バッファ回路部の構成例を示す回路図。
【図７】同じく、図１の半導体メモリチップにおけるスイッチ回路部の構成例を示す回路図。
【図８】同じく、図１の半導体メモリチップにおけるテスト制御回路の構成例を示す回路図。
【図９】同じく、図１の半導体メモリチップにおけるテスト制御回路の他の構成例を示す回路図。
【図１０】同じく、図１の半導体メモリチップにおけるテスト制御回路のさらに別の構成例を示す回路図。
【図１１】本発明の第２の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図１２】同じく、図１１の半導体メモリチップにおけるテスト制御回路の構成例を示す回路図。
【図１３】同じく、図１１の半導体メモリチップにおける内部制御信号発生回路の構成例を示す回路図。
【図１４】同じく、図１１の半導体メモリチップにおけるデータ入出力バッファ回路部の構成例を示す回路図。
【図１５】同じく、図１１の半導体メモリチップにおけるスイッチ回路部の構成例を示す回路図。
【図１６】同じく、図１１の半導体メモリチップにおけるリード動作モニタテストモードを説明するために示す信号波形図。
【図１７】本発明の第３の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図１８】同じく、図１７の半導体メモリチップにおける擬似ロウデコーダ回路の構成例を示す回路図。
【図１９】同じく、図１７の半導体メモリチップにおける擬似カラムセレクト回路の構成例を示す回路図。
【図２０】同じく、図１７の半導体メモリチップにおけるリード動作モニタテストモードを説明するために示す信号波形図。
【図２１】本発明の第４の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図２２】同じく、図２１の半導体メモリチップにおける内部制御信号発生回路の構成例を示す回路図。
【図２３】同じく、図２１の半導体メモリチップにおけるテスト制御回路の構成例を示す回路図。
【図２４】本発明の第５の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図２５】本発明の第６の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図２６】同じく、図２５の半導体メモリチップにおけるテスト制御回路の構成例を示す回路図。
【図２７】同じく、図２５の半導体メモリチップにおけるスイッチ回路部の構成例を示す回路図。
【図２８】本発明の第７の実施形態にかかる半導体記憶装置（半導体メモリチップ）の構成例を示すブロック図。
【図２９】同じく、図２８の半導体メモリチップにおけるテスト制御回路の構成例を示す回路図。
【符号の説明】
１１…メモリセルアレイ
１２…カラムセレクト回路部
１２−１…カラムセレクタ
１２ａ…ナンド回路
１２ｂ…インバータ回路
１２Ａ…擬似カラムセレクト回路
１２Ａ−１，１２Ａ−２，１２Ａ−３…ノア回路
１２Ａ−４…ナンド回路
１２Ａ−５…キャパシタ
１３…デコーダ回路部
１３−１…ロウデコーダ
１３ａ…ナンド回路
１３ｂ，１３ｃ…インバータ回路
１３ｄ，１３ｅ…ｐチャネルＭＯＳトランジスタ
１３ｆ，１３ｇ…ｎチャネルＭＯＳトランジスタ
１３Ａ…擬似ロウデコーダ回路
１３Ａ−１…ノア回路
１３Ａ−２，１３Ａ−３…インバータ回路
１３Ａ−４，１３Ａ−５…ｐチャネルＭＯＳトランジスタ
１３Ａ−６，１３Ａ−７…ｎチャネルＭＯＳトランジスタ
１３Ａ−８…キャパシタ
１４…センスアンプ回路部
２１，２１Ａ，２１Ｂ…内部制御信号発生回路
２１−１，２１−２，２１−３…外部入力端子
２１ａ，２１ｂ，２１ｃ，２１−１２…ノア回路
２１ｄ，２１ｅ，２１ｒ，２１ｓ，２１ｕ，２１−１５，２１−１６，２１−１７…ナンド回路
２１ｆ…ディレイ回路
２１ｇ，２１ｈ，２１ｉ，２１ｊ，２１ｋ，２１ｌ，２１ｍ，２１ｎ，２１ｏ，２１ｐ，２１ｑ，２１ｔ，２１ｖ，２１−１１，２１−１３，２１−１４…インバータ回路
２２…動作制御回路
２２−１，２２−２，２２−３，２２−４，２２−５…ナンド回路
２２−６，２２−７，２２−８，２２−９…ノア回路
２２−１０，２２−１１，２２−１２，２２−１３，２２−１４…ディレイ回路
２２−１５，２２−１６，２２−１７，２２−１８，２２−１９，２２−２０，２２−２１，２２−２２，２２−２３，２２−２４，２２−２５，２２−２６，２２−２７，２２−２８，２２−２９，２２−３０，２２−３１…インバータ回路
２３，２３Ａ…データ入出力バッファ回路部
２３’，２３Ａ’…データ入出力バッファ回路
２３ａ，２３ａ’…第１の回路
２３ａ−１…ノア回路
２３ａ−２，２３ａ−３，２３ａ−４，２３ａ−２３…ナンド回路
２３ａ−５…トランスファゲート
２３ａ−６，２３ａ−７，２３ａ−８，２３ａ−９，２３ａ−１０，２３ａ−１１，２３ａ−１２，２３ａ−１３，２３ａ−１４，２３ａ−１５，２３ａ−２２，２３ａ−２４…インバータ回路
２３ａ−１６，２３ａ−１７…ｐチャネルＭＯＳトランジスタ
２３ａ−１８，２３ａ−１９，２３ａ−２０，２３ａ−２１…ｎチャネルＭＯＳトランジスタ
２３ｂ，２３ｂ’…第２の回路
２３ｂ−１…ディレイ回路
２３ｂ−２，２３ｂ−３…ノア回路
２３ｂ−４，２３ｂ−５，２３ｂ−６，２３ｂ−２３…ナンド回路
２３ｂ−７，２３ｂ−８，２３ｂ−９，２３ｂ−１０，２３ｂ−１１，２３ｂ−２２，２３ｂ−２４…インバータ回路
２３ｂ−１２，２３ｂ−１３，２３ｂ−１４，２３ｂ−１５，２３ｂ−１６…ｐチャネルＭＯＳトランジスタ
２３ｂ−１７，２３ｂ−１８，２３ｂ−１９，２３ｂ−２０，２３ｂ−２１…ｎチャネルＭＯＳトランジスタ
２４…データ書き込み／読み出し制御回路
２５…ロウプリデコーダ回路部
２６…アドレスバッファ回路部
２６ａ…アドレス入力端子
２７…データバッファ回路
２８…カラムプリデコーダ回路部
３１，３１Ｃ，３１Ｄ…スイッチ回路部
３１’，３１Ａ，３１Ｂ，３１Ｃ’，３１Ｄ’…スイッチ回路
３１ａ，３１ｂ…ナンド回路
３１ｃ，３１ｄ，３１ｅ，３１ｆ…インバータ回路
３１ｇ，３１ｇ’…ｐチャネルＭＯＳトランジスタ
３１ｈ…ｎチャネルＭＯＳトランジスタ
３１ｉ，３１ｉ’…レベルシフト回路
３１ｊ…ｎチャネルＭＯＳトランジスタ（保護トランジスタ）
３１−１…インバータ回路
３１−２，３１−３，３１−４…ｐチャネルＭＯＳトランジスタ
３１−５，３１−６，３１−７…ｎチャネルＭＯＳトランジスタ
３１−８，３１−９，３１−１０…ｎチャネルＭＯＳトランジスタ（保護トランジスタ）
３１Ｃ−１，３１Ｃ−２，３１Ｃ−３…インバータ回路
３１Ｃ−４…トランスファゲート
３１Ｄ−１，３１Ｄ−２，３１Ｄ−３，３１Ｄ−４，３１Ｄ−５，３１Ｄ−６…インバータ回路
３１Ｄ−７，３１Ｄ−８…トランスファゲート
３１Ｄ−９，３１Ｄ−１０…ｐチャネルＭＯＳトランジスタ
３１Ｄ−１１，３１Ｄ−１２…ｎチャネルＭＯＳトランジスタ
３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｃ’…テスト制御回路
３２ａ，３２ｂ，３２−１，３２−２，３２−３，３２−４，３２−６，３２−８，３２−１０，３２−１２，３２−３５，３２−３６…ナンド回路
３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２−１４，３２−１６，３２−１８，３２−２０，３２−２１，３２−２２，３２−２３，３２−２４，３２−２５，３２−２６，３２−２７，３２−２８，３２−３０…ノア回路
３２ｈ，３２ｉ，３２ｊ，３２ｋ，３２ｌ，３２ｍ，３２ｎ，３２−５，３２−７，３２−９，３２−１１，３２−１３，３２−１５，３２−１７，３２−１９，３２−２９，３２−３１，３２−３２，３２−３３，３２−３４…インバータ回路
ＶＤＤ…外部電源
ＶＤＤＱ…出力バッファ専用電源
Ｉ／Ｏｉ…データ入出力端子
ＷＬｉ…ワード線
ＣＳＬｉ…カラムセレクト線
ＣＥＢ…チップイネーブル信号（外部制御信号）
ＯＥＢ…アウトプットイネーブル信号（外部制御信号）
ＷＥＢ…ライトイネーブル信号（外部制御信号）
ＲＩＮＴ…内部制御信号
ＲＥＮＢＬ…内部制御信号（リード動作制御信号）
ＷＥＮＢＬ…内部制御信号（ライト動作制御信号）
ＸＶＬＤ…信号
ＢＰＯＲ…信号
ＢＲＡＰＷＧ，ＢＲＡＴ，ＲＡＥ…信号
ＲＡＳ２…信号
ＰＬＥＢＬ…プレート線イネーブル信号
ＢＳＥＢＬ…ブロック選択線イネーブル信号
ＳＡＥＢＬ…センスアンプイネーブル信号
ＢＣＥＱＯ…信号
ＣＥＮＢ２…信号
ＡＲｉ，ＢＡＲｉ…外部アドレス信号
ＡＲｊ…信号
ＡＣｋ…カラムアドレス信号
ＸＡ，ＸＢ，ＸＣ…ロウアドレス信号
ＹＡ，ＹＢ，ＹＣ…カラムアドレス信号
Ｄｉ，ＤＱ，ＢＤＱ、ＤＱＩ，ＢＤＱＩ、ＲＷＤ，ＢＲＷＤ，ＳｉＤ…データ
ＲＷＴＥＳＴ，ＲＷＴＥＳＴＤ…出力テスト信号
ＴＥＳＴ…テスト信号
ＲＴＥＳＴ，ＷＴＥＳＴ，ＲＴＥＳＴＤ，ＷＴＥＳＴＤ…テスト信号
ＲＥＳＥＴ…リセット信号
Ｓｉ…入力信号
ＷＬｍｏｎ…擬似ワード線駆動信号
ＣＳＬｍｏｎ…擬似カラムセレクト線駆動信号
ＭＯＮ…信号
ＩＮＰ…信号

Claims (18)

1. メモリセルアレイと、
   前記メモリセルアレイ内に書き込まれるセルデータの入力、および、前記メモリセルアレイ内より読み出されたセルデータの出力に用いられる複数の入出力端子と、
   前記セルデータの入出力動作タイミングを制御する複数のタイミング信号をモニタするためのテストモードを設定するテストモード設定回路と、
   前記テストモードの設定時に、前記複数の入出力端子に前記複数のタイミング信号を同時に出力させるスイッチ回路部と
   を具備したことを特徴とする半導体記憶装置。
2. 前記テストモード設定回路によるテストモードの設定にともなって、当該装置を、通常の動作モードに制御する状態制御回路をさらに具備したことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記状態制御回路は、所定の外部信号の入力レベルに応じて、当該装置を、セルデータの読み出しを行う通常リード動作モードに設定することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記状態制御回路は、所定の外部信号の入力レベルに応じて、当該装置を、セルデータの書き込みを行う通常ライト動作モードに設定することを特徴とする請求項２に記載の半導体記憶装置。
5. 前記状態制御回路は、前記テストモード設定回路の一部を構成するものであることを特徴とする請求項２に記載の半導体記憶装置。
6. 所定の外部制御信号の入力タイミングに応じて、前記通常の動作モードでの内部動作を制御する内部制御信号生成回路をさらに具備したことを特徴とする請求項２に記載の半導体記憶装置。
7. 前記内部制御信号生成回路は、所定の外部制御信号の入力レベルに応じて、テストモードと前記通常の動作モードとを切り替えることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記スイッチ回路部は複数のスイッチ回路を有し、前記スイッチ回路のそれぞれは、外部電源電圧により動作する第１のトライステート回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
9. 前記スイッチ回路部は複数のスイッチ回路を有し、前記スイッチ回路のそれぞれは、外部電源電圧とは異なる専用電源電圧により動作する第２のトライステート回路と、前記外部電源電圧と前記専用電源電圧との切り替えを行う電圧切り替え回路とを備えることを特徴とする請求項１に記載の半導体記憶装置。
10. 前記第２のトライステート回路および前記電圧切り替え回路は保護トランジスタをそれぞれ有し、前記保護トランジスタの各ゲートには正電位が供給されることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記複数の入出力端子にそれぞれつながる、複数のバッファ回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
12. 前記複数のバッファ回路は、テストモードの設定時に、セルデータを前記複数の入出力端子のうちの１つの入出力端子より出力させるための１つの第１のバッファ回路と、複数のタイミング信号を前記複数の入出力端子のうちの残りの入出力端子よりそれぞれ出力させるための複数の第２のバッファ回路とを含むことを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記複数の第２のバッファ回路は経路切り替え回路をそれぞれ有し、前記テストモードの設定時に、前記複数のタイミング信号を前記複数の入出力端子に出力させることを特徴とする請求項１２に記載の半導体記憶装置。
14. 前記経路切り替え回路のそれぞれは、テストモード設定回路の出力により制御されることを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記複数のバッファ回路は、テストモードの設定時に、複数のタイミング信号を前記複数の入出力端子よりそれぞれ出力させることを特徴とする請求項１１に記載の半導体記憶装置。
16. 前記メモリセルアレイに設けられたワード線を駆動するためのロウデコーダ回路と等価な擬似ロウデコーダ回路を備え、前記スイッチ回路部は、さらに、前記擬似ロウデコーダ回路により生成される擬似的なワード線駆動信号を、前記複数の入出力端子のうちの１つの入出力端子より出力させることを特徴とする請求項１に記載の半導体記憶装置。
17. 前記メモリセルアレイに設けられたカラムセレクト線を駆動するためのカラムセレクト回路と等価な擬似カラムセレクト回路を備え、前記スイッチ回路部は、さらに、前記擬似カラムセレクト回路により生成される擬似的なカラムセレクト信号を、前記複数の入出力端子のうちの１つの入出力端子より出力させることを特徴とする請求項１に記載の半導体記憶装置。
18. 外部信号の組み合わせに応じて前記スイッチ回路部を制御し、前記テストモードまたは前記複数の入出力端子より所望のタイミング信号を入力するための外部制御モードのいずれかを選択するモード選択回路をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。

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