CN111009272A - 输入输出逻辑电路、物理层接口模块及fpga芯片、存储系统 - Google Patents

输入输出逻辑电路、物理层接口模块及fpga芯片、存储系统 Download PDF

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Abstract

本发明公开了一种输入输出逻辑电路，包括时钟模块，与所述时钟模块连接的第一传输电路和第二传输电路连接；在写数据时，所述第二传输电路用于接收写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于接收时钟信号，并将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；在读数据时，所述第一传输电路用于接收时钟信号，将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位后发往所述数据通路模块。本发明解决了中低密度FPGA芯片不能完成对PSRAM存储器访问的问题，并保证了高速传输的性能。

Description

输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统
技术领域
本发明涉及电子技术领域，尤其涉及一种输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统。
背景技术
伪静态随机存储器(Pseudo Static Random Access Memory，简称PSRAM)是一种采用动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)的工艺和技术，实现类似于静态随机存取存储器(Static Random-Access Memory，简称SRAM)一样的随机存取存储器(Random Access Memory，简称RAM)。
现场可编程门阵列(简称FPGA)可在封装中内嵌PSRAM存储器，并通过物理层接口模块完成FPGA与PSRAM存储器之间的连接，实现对PSRAM存储器的高速访问。在现有的FPGA芯片中，不同时钟比例的物理层接口模块提供了不同的性能和资源平衡。其中，高时钟比例(如1：4)的物理层接口模块提供了高速传输的性能，而电路面积、资源和功耗大；低时钟比例(如1：1)的物理层接口模块提供了低功耗运行的性能，而传输速度和性能较低。可见，时钟比例越高，物理层接口电路越复杂，电路面积要求越大，功耗也随之增加。
由于FPGA与PSRAM存储器之间的物理层接口模块需要占用FPGA中的逻辑资源，而中低密度的FPGA的硬核功能模块相对较少，在使用中往往容易超过资源限制，或达不到性能要求，无法完成对PSRAM存储器的访问。
发明内容
本发明实施例提供了一种输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统，以解决了中低密度FPGA芯片无法完成对PSRAM存储器访问的问题，实现对高中低密度FPGA芯片的兼容。
一种输入输出逻辑电路，所述输入输出逻辑电路包括时钟模块、第一传输电路、第二传输电路；
所述时钟模块与分别与所述第一传输电路和第二传输电路连接；
所述时钟模块用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路和第二传输电路；
当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下写入数据时，所述第二传输电路用于根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；
当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位，然后发往所述数据通路模块。
进一步地，所述第一传输电路包括第一串行器、第一输入输出延时可调电路、数字延时锁相环以及第一缓存；
所述第一串行器的低速时钟接口和高速时钟接口分别与所述时钟模块连接，所述第一串行器的输出端与所述第一输入输出延时可调电路的第一输入端连接，所述第一输入输出延时可调电路的第二输入端与所述数字延时锁相环连接，所述第一输入输出延时可调电路的输出端与所述第一缓存连接；
当所述第一传输电路在所述时钟模块发送的低速时钟信号下写入/读出数据时，所述第一串行器用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号从并行方式转换为串行方式，并发送至所述第一输入输出延时可调电路，所述第一输入输出延时可调电路用于按照所述数字延时锁相环产生的相位码将所述时钟信号延迟指定相位，然后通过第一缓存将延迟后的时钟信号发送至所述PSRAM存储器，以指示所述PSRAM存储器接收写数据/取出读数据。
进一步地，所述第二传输电路包括第二串行器、解串器、第二输入输出延时可调电路以及第二缓存；
所述第二串行器和解串器的低速时钟接口和高速时钟接口分别与所述时钟模块连接；
所述第二串行器的输出端与所述第二缓存连接；
当所述第二传输电路在所述时钟模块发送的低速时钟信号下执行写入数据时，所述第二串行器用于根据所述高速时钟信号接收数据通路模块发送的写数据，将所述写数据从并行方式转换为串行方式，然后通过所述第二缓存发送至所述PSRAM存储器；
所述解串器的输入端与所述第二输入输出延时可调电路的输出端连接，所述第二输入输出延时可调电路的输入端与所述第二缓存连接；
当所述第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第二缓存用于获取所述PSRAM存储器发送的读数据，并将所述读数据发送至所述第二输入输出延时可调电路，所述第二输入输出延时可调电路用于按照最优延时参数，将所述读数据延迟指定相位，然后将延迟后的所述读数据发送至所述解串器，所述解串器用于将所述读数据从串行方式转换为并行行方式，然后发往所述数据通路。
进一步地，所述将所述时钟信号延迟指定相位是指将时钟信号延迟90度相位。
进一步地，所述将所述读数据延迟指定相位是指将读数据延迟90度相位。
进一步地，所述最优延时参数通过对所述PSRAM存储器的初始化得到并写入所述第二输入输出延时可调电路。
进一步地，所述第二输入输出延时可调电路对应的延时参数集包括若干个延时参数，所述最优延时参数为通过读校准从所述延时参数集中选取的自适应所述PSRAM存储器的延时参数。
一种物理层接口模块，应用于FPGA芯片，所述物理层接口模块包括：
初始化模块、数据通路模块、控制通路模块以及如上所述的输入输出逻辑电路；
所述初始化模块、数据通路模块、控制通路模块分别与所述输入输出逻辑电路连接；
所述初始化模块用于在上电时，根据PSRAM协议标准对PSRAM存储器进行初始化，得到最优延时参数，并将所述最优延时参数写入所述输入输出逻辑电路中的第一输入输出延时可调电路；
所述控制通路模块用于在执行写操作时，接收PSRAM控制器发送的写命令和地址信号，根据所述写命令获取初始延时参数，并将所述初始延时参数发送至所述数据通路模块，以及将所述写命令和地址信号发送至所述输入输出逻辑电路；所述数据通路模块用于接收所述PSRAM控制器发送的写数据，按照所述初始延时参数对所述写数据进行缓存，以及将所述写数据发送到所述输入输出逻辑电路；所述输入输出逻辑电路用于对所述写命令、地址信号以及写数据进行时钟域转换，然后发送至所述PSRAM存储器；
所述控制通路模块用于在执行读操作时，接收所述PSRAM控制器发送的读命令和地址信号，将所述读命令和地址信号发送至所述输入输出逻辑电路，所述输入输出逻辑电路用于对所述读命令和地址信号进行时钟域转换，然后发送至所述PSRAM存储器；所述输入输出逻辑电路还用于接收所述PSRAM存储器发送的读数据，对所述读数据延时指定相位后发往所述数据通路模块，所述数据通路模块根据控制通路模块的读数据指示信号选择接收所述输入输出逻辑电路发送的读数据。
一种FPGA芯片，所述FPGA包括PSRAM控制器以及如上所述的物理层接口模块；
所述PSRAM控制器与所述物理层接口模块连接。
一种存储系统，所述存储系统包括用户设计模块、如上所述的FPGA芯片以及PSRAM存储器；
所述FPGA芯片的PSRAM控制器与所述用户设计模块连接；
所述FPGA芯片的物理层接口模块与所述PSRAM存储器连接。
本发明实施例通过改进FPGA芯片中PSRAM存储器的物理层接口电路框架，提出一种新的输入输出逻辑电路，包括时钟模块以及与所述时钟模块连接的第一传输电路和第二传输电路；其中所述时钟模块用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路和第二传输电路；当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下写入数据时，所述第二传输电路根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第一传输电路根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路获取所述PSRAM存储器发送的读数据，将所述读数据延迟指定相位后发往所述数据通路模块。本发明通过可编程逻辑实现时钟相移及高速时钟功能，解决了中低密度FPGA芯片在硬件和绕线资源有限的情况下，不能完成对PSRAM存储器访问的问题，实现了对高中低密度FPGA芯片的兼容，并保证了高速传输的性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例提供的输入输出逻辑电路的结构示意图；
图2是本发明一实施例提供的输入输出逻辑电路的另一结构示意图；
图3是本发明一实施例提供的物理层接口模块的结构示意图；
图4是本发明一实施例提供的FPGA芯片的结构示意图；
图5是本发明一实施例提供的存储系统的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了解决中低密度FPGA芯片由于硬件和绕线资源有限，无法完成对PSRAM存储器访问的问题，本发明实施例通过改进PSRAM存储器的物理层接口电路框架，提出一种新的FPGA芯片的输入输出逻辑电路，使用可编程逻辑实现相移和高速时钟功能，从而实现了中低密度FPGA芯片对PSRAM存储器的访问，并保证了高速传输的性能。
图1为本发明实施例提供的输入输出逻辑电路10，所述输入输出逻辑电路1包括时钟模块11、第一传输电路12、第二传输电路13；
所述时钟模块11与分别与所述第一传输电路12和第二传输电路13连接；
所述时钟模块11用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路12和第二传输电路13；
当所述第一传输电路12和第二传输电路13在所述时钟模块11发送的低速时钟信号下写入数据时，所述第二传输电路13用于根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路12用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；
当所述第一传输电路12和第二传输电路13在所述时钟模块11发送的低速时钟信号下读出数据时，所述第一传输电路12用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路13用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位，然后发往所述数据通路模块。
在这里，时钟模块11由FPGA芯片内部硬核组合而成，产生高速时钟信号和低速时钟信号。其中，高速时钟信号送给第一传输电路12和第二传输电路13使用；低速时钟信号送给逻辑部分使用，包括但不限于初始化模块、数据通路模块、控制通路模块以及输入输出逻辑电路，使得所述初始化模块、数据通路模块、控制通路模块以及输入输出逻辑电路执行同步性工作。具体地，在本发明实施例提供的所述输入输出逻辑电路中，所述低速时钟信号送给所述输入输出逻辑电路10中的第一传输电路12和第二传输电路13。
所述第一传输电路12用于接收数据通路模块发送的时钟信号。所述时钟信号表示对PSRAM存储器的读写指示信号。在接收到时钟信号之后，所述第一传输电路12将所述时钟信号延迟指定相位，然后再发送至所述PSRAM存储器，以指示所述PSRAM存储器接收写数据或取出读数据。
所述第二传输电路13用于，在写入数据时，接收数据通路模块发送的写数据，然后将所述写数据发往PSRAM存储器，使得所述写数据与时钟信号之间产生指定相位差，以保证写入数据的正确性；以及，在读出数据时，接收所述PSRAM存储器发送的读数据，将所述读数据延迟指定相位，使得所述读数据与时钟信号之间产生指定相位差，以保证输入输出逻辑电路对读数据正确采样，然后再发往所述数据通路模块，完成读回过程。
进一步地，作为本发明的一个优选示例，本发明实施例基于数字延时锁相环产生的相位码对时钟信号进行延时，以及基于第二输入输出延时可调电路的自动延时对所述读数据进行延时。
如图2所示，所述输入输出逻辑电路中的所述第一传输电路12包括第一串行器121、第一输入输出延时可调电路122、数字延时锁相环123以及第一缓存124；
所述第一串行器121的低速时钟接口和高速时钟接口分别与所述时钟模块11连接，所述第一串行器121的输出端与所述第一输入输出延时可调电路122的第一输入端连接，所述第一输入输出延时可调电路122的第二输入端与所述数字延时锁相环123连接，所述第一输入输出延时可调电路122的输出端与所述第一缓存124连接；
当所述第一传输电路12在所述时钟模块11发送的低速时钟信号下写入/读出数据时，所述第一串行器121用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号从并行方式转换为串行方式，并发送至所述第一输入输出延时可调电路122，所述第一输入输出延时可调电路122用于按照所述数字延时锁相环123产生的相位码将所述时钟信号延迟指定相位，然后通过第一缓存124将延迟后的时钟信号发送至所述PSRAM存储器，以指示所述PSRAM存储器接收写数据/取出读数据。
在这里，所述数据延时锁相环123用于计算出时钟信号的相位码，使所述第一输入输出延时电路122根据所述相位码将时钟信号延时指定相位。可选地，本发明实施例通过所述数据延时锁相环计算出大小为90°相位差的相位码，以使得所述第一输入输出延时可调电路122将所述时钟信号延迟90度相位。
在图2中，所述第二传输电路13包括第二串行器131、解串器132、第二输入输出延时可调电路133以及第二缓存134；
所述第二串行器131和解串器132的低速时钟接口和高速时钟接口分别与所述时钟模块11连接；
所述第二串行器131的输出端与所述第二缓存134连接；
所述解串器132的输入端与所述第二输入输出延时可调电路133的输出端连接，所述第二输入输出延时可调电路133的输入端与所述第二缓存134连接；
当所述第二传输电路13在所述时钟模块发送的低速时钟信号下写入数据时，所述第二串行器131用于根据所述高速时钟信号接收数据通路模块发送的写数据，将所述写数据从并行方式转换为串行方式，然后通过所述第二缓存134发送至所述PSRAM存储器；
当所述第二传输电路13在所述时钟模块发送的低速时钟信号下读出数据时，所述第二缓存134用于获取所述PSRAM存储器发送的读数据，并将所述读数据发送至所述第二输入输出延时可调电路133，所述第二输入输出延时可调电路133用于按照最优延时参数，将所述读数据延迟指定相位，然后将延迟后的所述读数据发送至所述解串器132，所述解串器132用于将所述读数据从串行方式转换为并行行方式，然后发往所述数据通路。
在写数据过程中，本发明实施例通过所述第一输入输出延时可调电路122根据数字延时锁相环123产生的相位码，将时钟信号延时指定相位，写数据则直接通过第二串行器131、第二缓存134发往PSRAM存储器，从而使得时钟信号与写数据之间产生大小为所述指定相位的相位差。如前所述，当所述数据延时锁相环123计算出大小为90°相位差的相位码，所述第一输入输出延时可调电路122将所述时钟信号延迟90度相位时，时钟信号与写数据之间将产生90度的相位差，满足PSRAM存储器的时序要求，从而保证了写入数据的正确性。
在读数据过程中，本发明实施例通过所述第一输入输出延时可调电路122根据数字延时锁相环123产生的相位码，将时钟信号延时指定相位后发送至PSRAM存储器，使得PSRAM存储器取出并返回读数据到第二缓存134。所述读数据经过第二输入输出延时可调电路133进行延时后，再通过解串器132发往数据通路模块。在对读数据进行延时时，本发明实施例不采用PSRAM存储器返回的读写指示信号，而是根据所述第二输入输出延时可调电路在初始化时写入的最优延时参数，将读数据与时钟信号延时90度，使所述输入输出逻辑电路正确采样，完成读回过程。在这里，所述最优延时参数通过在对所述PSRAM存储器初始化过程得到并写入所述第二输入输出延时可调电路。所述第二输入输出延时可调电路对应的延时参数集包括若干个延时参数，所述最优延时参数为通过读校准从所述延时参数集中选取的自适应所述PSRAM存储器的延时参数，能够自适应不同温度、不同速度下不同批次的PSRAM存储器从而提高PSRAM存储器的工作稳定性，在实现高速传输的同时使PSRAM存储器工作更加稳定。
综上所述，本发明实施例通过改进FPGA芯片中PSRAM存储器的物理层接口电路框架，提出一种新的输入输出逻辑电路，通过可编程逻辑实现时钟相移及高速时钟功能，使得输入输出逻辑电路在写数据和读数据过程中均能正确采样，完成读写的过程，有效地减少了对FPGA资源的需求，实现了对高中低密度FPGA芯片的兼容，并保证了高速传输的性能，解决了中低密度FPGA芯片在硬件和绕线资源有限的情况下，不能完成对PSRAM存储器访问的问题。
需要说明的是，上述应用于输入输出逻辑电路10中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
图3为本发明实施例提供的物理层接口模块的结构示意图。如图3所示，所述物理层接口模块1包括：
输入输出逻辑电路10、初始化模块20、数据通路模块30、控制通路模块40；
所述初始化模块20、数据通路模块30、控制通路模块40分别与所述输入输出逻辑电路10连接。其中，所述输入输出逻辑电路10的结构和功能与上述图1或图2实施例中所述的输入输出逻辑电路10相同，用于在写入操作时对时钟信号进行延时和在读出操作时对读数据进行延时，具体请参见上述实施例的叙述，此处不再赘述。
在本发明实施例中，所述物理层接口模块1应用于FPGA芯片，用于连接与访问PSRAM存储器。
所述初始化模块20用于在上电时，根据PSRAM协议标准对PSRAM存储器进行初始化，得到最优延时参数，并将所述最优延时参数写入所述输入输出逻辑电路10中的第一输入输出延时可调电路；
所述控制通路模块40用于在执行写操作时，接收PSRAM控制器发送的写命令和地址信号，根据所述写命令获取初始延时参数，并将所述初始延时参数发送至所述数据通路模块30，以及将所述写命令和地址信号发送至所述输入输出逻辑电路10；所述数据通路模块30用于接收所述PSRAM控制器发送的写数据，按照所述初始延时参数对所述写数据进行缓存，以及将所述写数据发送到所述输入输出逻辑电路10；所述输入输出逻辑电路10用于对所述写命令、地址信号以及写数据进行时钟域转换，然后发送至所述PSRAM存储器；
所述控制通路模块30用于在执行读操作时，接收所述PSRAM控制器发送的读命令和地址信号，将所述读命令和地址信号发送至所述输入输出逻辑电路10，所述输入输出逻辑电路10用于对所述读命令和地址信号进行时钟域转换，然后发送至所述PSRAM存储器；所述输入输出逻辑电路10还用于接收所述PSRAM存储器发送的读数据，对所述读数据延时指定相位后发往所述数据通路模块30，所述数据通路模块30根据控制通路模块40的读数据指示信号选择接收所述输入输出逻辑电路10发送的读数据。
在这里，写操作包括发送写命令和地址信号、写数据的环节，读操作包括发送读命令和地址信号、读数据的环节。
进一步地，本发明实施例还提供了一种FPGA芯片。图4为本发明实施例提供的一种FPGA芯片的结构示意图。如图4所示，所述FPGA芯片01包括物理层接口模块1和PSRAM控制器2。其中，物理层接口模块1提供了PSRAM控制器2与外部PSRAM存储器之间的物理层定义与接口，接收来自PSRAM控制器2的命令、地址和数据，并向PSRAM存储器的接口提供满足时序与顺序要求的信号，具体请参见上述图图1至图3实施例的叙述，此处不再赘述。所述PSRAM控制器2则连接了用户设计层模块和物理层接口模块，用于在写入数据时，获取用户设计模块发送的写命令、写数据以及地址信息，对所述写命令和地址信息进行处理后发送至所述物理层接口模块1中的控制通路模块40，以及对所述写数据进行处理后发送至所述物理层接口模块1的数据通路模块30；在读数据时，所述PSRAM控制器2用于获取用户设计模块发送的读命令和地址信号，将所述读命令和地址信号发送至所述物理层接口模块1中的控制通路模块40，以及接收所述物理层接口模块1中的数据通路模块30发送的读数据，将所述读数据发送至所述用户设计模块。
本发明实施例还提供了一种存储系统。图5为本发明实施例提供的一种存储系统的结构示意图。如图5所示，所述存储系统包括如上所述的FPGA芯片01、用户设计模块02以及PSRAM存储器03；
所述FPGA芯片01的PSRAM控制器2与所述用户设计模块02连接；
所述FPGA芯片01的物理层接口模块1与所述PSRAM存储器03连接。
所述用户设计模块02用于根据用户交互产生读/写命令、写数据以及地址信息。
在写入数据时，所述用户设计模块02用于向所述PSRAM控制器2发送写命令、写数据以及地址信息，所述PSRAM控制器2用于对所述写命令和地址信息进行处理后发送至所述物理层接口模块1，以及对所述写数据进行处理后发送至所述物理层接口模块1；所述物理层接口模块1对所述写命令、写数据以及地址信息进行时钟域转换及延时后发送至所述PSRAM存储器03。
在读数据时，所述用户设计模块02用于向所述PSRAM控制器2发送读命令和地址信号，所述PSRAM控制器2用于将所述读命令和地址信号发送至所述物理层接口模块1，所述物理层接口模块1对所述读命令以及地址信息进行时钟域转换及延时后发送至所述PSRAM存储器03；所述物理层接口模块1还用于选择所述PSRAM存储器03发送的读数据，将所述读数据发送至所述PSRAM控制器2，所述PSRAM控制器2将所述读数据发送至所述用户设计层模块02。
在这里，所述FPGA芯片可以内嵌64Mbit PSRAM存储器，该芯片具有低功耗、低成本、非易失性特点，同时具有丰富的逻辑资源、数字信号处理(digital signal processor，简称DSP)、锁相环(PhaseLockedLoop，简称PLL)、BSRAM资源。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种输入输出逻辑电路，其特征在于，所述输入输出逻辑电路包括时钟模块、第一传输电路、第二传输电路；
所述时钟模块与分别与所述第一传输电路和第二传输电路连接；
所述时钟模块用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路和第二传输电路；
当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下写入数据时，所述第二传输电路用于根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；
当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位，然后发往所述数据通路模块。
2.如权利要求1所述的输入输出逻辑电路，其特征在于，所述第一传输电路包括第一串行器、第一输入输出延时可调电路、数字延时锁相环以及第一缓存；
所述第一串行器的低速时钟接口和高速时钟接口分别与所述时钟模块连接，所述第一串行器的输出端与所述第一输入输出延时可调电路的第一输入端连接，所述第一输入输出延时可调电路的第二输入端与所述数字延时锁相环连接，所述第一输入输出延时可调电路的输出端与所述第一缓存连接；
当所述第一传输电路在所述时钟模块发送的低速时钟信号下写入/读出数据时，所述第一串行器用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述时钟信号从并行方式转换为串行方式，并发送至所述第一输入输出延时可调电路，所述第一输入输出延时可调电路用于按照所述数字延时锁相环产生的相位码将所述时钟信号延迟指定相位，然后通过第一缓存将延迟后的时钟信号发送至所述PSRAM存储器，以指示所述PSRAM存储器接收写数据/取出读数据。
3.如权利要求1所述的输入输出逻辑电路，其特征在于，所述第二传输电路包括第二串行器、解串器、第二输入输出延时可调电路以及第二缓存；
所述第二串行器和解串器的低速时钟接口和高速时钟接口分别与所述时钟模块连接；
所述第二串行器的输出端与所述第二缓存连接；
当所述第二传输电路在所述时钟模块发送的低速时钟信号下执行写入数据时，所述第二串行器用于根据所述高速时钟信号接收数据通路模块发送的写数据，将所述写数据从并行方式转换为串行方式，然后通过所述第二缓存发送至所述PSRAM存储器；
所述解串器的输入端与所述第二输入输出延时可调电路的输出端连接，所述第二输入输出延时可调电路的输入端与所述第二缓存连接；
当所述第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第二缓存用于获取所述PSRAM存储器发送的读数据，并将所述读数据发送至所述第二输入输出延时可调电路，所述第二输入输出延时可调电路用于按照最优延时参数，将所述读数据延迟指定相位，然后将延迟后的所述读数据发送至所述解串器，所述解串器用于将所述读数据从串行方式转换为并行行方式，然后发往所述数据通路。
4.如权利要求1至3任一项所述的输入输出逻辑电路，其特征在于，所述将所述时钟信号延迟指定相位是指将时钟信号延迟90度相位。
5.如权利要求1至3任一项所述的输入输出逻辑电路，其特征在于，所述将所述读数据延迟指定相位是指将读数据延迟90度相位。
6.如权利要求3所述的输入输出逻辑电路，其特征在于，所述最优延时参数通过对所述PSRAM存储器的初始化得到并写入所述第二输入输出延时可调电路。
7.如权利要求6所述的输入输出逻辑路，其特征在于，所述第二输入输出延时可调电路对应的延时参数集包括若干个延时参数，所述最优延时参数为通过读校准从所述延时参数集中选取的自适应所述PSRAM存储器的延时参数。
8.一种物理层接口模块，其特征在于，应用于FPGA芯片，所述物理层接口模块包括：
初始化模块、数据通路模块、控制通路模块以及如权利要求1至6任一项所述的输入输出逻辑电路；
所述初始化模块、数据通路模块、控制通路模块分别与所述输入输出逻辑电路连接；
所述初始化模块用于在上电时，根据PSRAM协议标准对PSRAM存储器进行初始化，得到最优延时参数，并将所述最优延时参数写入所述输入输出逻辑电路中的第一输入输出延时可调电路；
所述控制通路模块用于在执行写操作时，接收PSRAM控制器发送的写命令和地址信号，根据所述写命令获取初始延时参数，并将所述初始延时参数发送至所述数据通路模块，以及将所述写命令和地址信号发送至所述输入输出逻辑电路；所述数据通路模块用于接收所述PSRAM控制器发送的写数据，按照所述初始延时参数对所述写数据进行缓存，以及将所述写数据发送到所述输入输出逻辑电路；所述输入输出逻辑电路用于对所述写命令、地址信号以及写数据进行时钟域转换，然后发送至所述PSRAM存储器；
所述控制通路模块用于在执行读操作时，接收所述PSRAM控制器发送的读命令和地址信号，将所述读命令和地址信号发送至所述输入输出逻辑电路，所述输入输出逻辑电路用于对所述读命令和地址信号进行时钟域转换，然后发送至所述PSRAM存储器；所述输入输出逻辑电路还用于接收所述PSRAM存储器发送的读数据，对所述读数据延时指定相位后发往所述数据通路模块，所述数据通路模块根据控制通路模块的读数据指示信号选择接收所述输入输出逻辑电路发送的读数据。
9.一种FPGA芯片，其特征在于，所述FPGA包括PSRAM控制器以及如权利要求8所述的物理层接口模块；
所述PSRAM控制器与所述物理层接口模块连接。
10.一种存储系统，其特征在于，所述存储系统包括用户设计模块、如权利要求9所述的FPGA芯片以及PSRAM存储器；
所述FPGA芯片的PSRAM控制器与所述用户设计模块连接；
所述FPGA芯片的物理层接口模块与所述PSRAM存储器连接。
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