CN113726335B - 时钟控制电路、时钟电路和电子设备 - Google Patents
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Abstract
提供一种时钟控制电路、时钟电路和电子设备。该时钟控制电路包括：倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为设定时钟周期；相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。和现有技术相比，该时钟控制电路通过对信号的分频、锁存、门控等逻辑操作产生时钟周期为输入信号的1.25倍的时钟信号，从而避免使用DLL和PLL产生的技术问题。
Description
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种时钟控制电路、时钟电路和电子设备。
背景技术
目前大部分的高性能/低功耗的处理器都需要集成自适应时钟电路，以便根据电源电压(VDD)变化的情况，灵活，快速的改变时钟频率。例如，自适应时钟电路在检测到电源电压降低到某阈值以后，会自动把处理器的时钟进行分频，以保证处理器内部的时序正常。
但是当电源电压返回到正常电压时，处理器的时钟频率不能直接从分频状态之间切换到全频状态，否则会引起负载功耗突然增加，从而导致供电电压再度被拉低。
为此，现有技术提出在处理器从分频状态切换到全频状态时，插入中间频率状态。这种技术思路目前主要存在两种实施方案。
第一种方案：基于闭环的DLL(Delay locked loop，延时锁定回路)结构，生成精确的多相位时钟，在进行相位选择，生成拉伸时钟信号。但该方案需要搭建闭环的DLL电路，结构复杂，功耗高，面积大。
第二种方案：直接改变PLL(Phase Lock Loop，锁相环)的控制信号(比如分频比)，从而改变PLL的输出时钟频率。但该方案由于PLL需要较长时间来稳定时钟频率，因此无法满足快速响应VDD下降的需求。
发明内容
有鉴于此，本公开的目的是提供一种时钟控制电路、时钟电路和电子设备，以解决现有技术存在的问题。
第一方面，本公开实施例提供一种时钟控制电路，包括：
倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；
正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为设定时钟周期；
相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
可选地，所述倍频电路包括：
延迟单元，用于将所述第一时钟信号延迟设定时长，以得到延迟后的第四时钟信号；
校准单元，用于向所述延迟单元提供所述设定时长，所述设定时长为设定时钟周期的0.25倍；
异或门，用于将所述第一时钟信号和所述第四时钟信号进行异或操作，并输出所述第二时钟信号。
可选地，所述正交分频器包括：
第二缓存器，用于缓存所述第二时钟信号；
第一反相器，用于将所述第二时钟信号反相，并输出第五时钟信号；
第一锁存器，包括输入端和输出端；
第二锁存器，包括输入端和输出端；
第一三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，其第一使能端和第二使能端分别接收所述第二时钟信号和所述第五时钟信号，
第二三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，其第一使能端和第二使能端分别接收所述第五时钟信号和所述第二时钟信号，
其中，所述第一三态反相器的第一输入端与所述第一锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第一输出端，
所述第一三态反相器的第一输出端与所述第二锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第二输入端，
所述第二三态反相器的第一输入端与所述第二锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输出端，
所述第二三态反相器的第二输出端与所述第一锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输入端。
可选地，所述第一锁存器和所述第二锁存器的电路结构相同，均由首尾相连的两路反相器构成。
可选地，所述相位处理电路包括：
时钟五分频电路，用于接收所述第一路正交时钟信号，并输出其时钟周期为所述设定时钟周期的五倍的第一至第四选择信号；
第一至第四触发电路，用于分别接收所述第一至第四选择信号，以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四同步信号，其中，所述第一至第四同步信号的时钟周期为所述设定时钟周期的五倍，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿；
第一至第四门控电路，用于分别接收所述第一至第四同步信号以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四门控输出信号，其中，所述第一至第四门控输出信号的时钟周期为所述设定时钟周期的五倍，所述第一至第四门控输出信号中，相邻信号的相位差为所述设定时钟周期的1.25倍；
异或电路，用于接收所述第一至第四门控输出信号，经过异或操作，输出所述第三时钟信号。
可选地，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿包括：
所述第一至第四同步信号的上升沿与所述第一路正交时钟信号至第四路正交时钟信号的上升沿对齐。
可选地，所述第一至第四触发电路由D触发器构成。
第二方面，本公开实施例提供一种时钟电路，包括：
时钟产生电路，用于产生其时钟周期为设定时钟周期的第一时钟信号；
时钟控制电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
可选地，所述时钟控制电路为上述任一项所述的时钟控制电路。
第三方面，本公开实施例提供一种电子设备，包括：
处理器；
存储设备；
上述的时钟电路；
片上总线，用于耦接所述处理单元、所述存储设备和所述时钟电路。
可选地，所述电子设备为片上系统。
第四方面，本公开实施例提供一种用于时钟信号的升频控制方法，包括：
产生第一时钟信号，所述第一时钟信号具有设定时钟周期；
判断所述设定时钟周期对应的目标频率和系统的当前频率之间的差距是否超过设定阈值，如果所述目标频率和系统的当前频率之间的差距超过设定阈值，则先将所述第一时钟信号的时钟周期拉伸到1.25倍，并将拉伸后的所述第一时钟信号作为系统的时钟信号，当达到预设稳定条件后，再将未拉伸的所述第一时钟信号作为系统的时钟信号。
可选地，所述预设稳定条件为将拉伸后的所述第一时钟信号作为系统的时钟信号保持预设时长。
可选地，所述将所述第一时钟信号的时钟周期拉伸到1.25倍包括：
对所述第一时钟信号进行倍频操作，以输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；
基于所述第二时钟信号产生第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为设定时钟周期；
以及基于所述第一路正交时钟信号至第四路正交时钟信号产生其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
和现有技术相比，上述实施例未使用DLL和PLL，而是构建时钟控制电路，时钟控制电路通过对信号的分频、锁存、门控等逻辑操作产生时钟周期为输入信号的1.25倍的时钟信号，从而避免使用DLL和PLL产生的技术问题。
附图说明
通过参考以下附图对本公开实施例的描述，本公开的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是本公开一实施例提供的片上系统的结构示意图；
图2a是本公开一实施例提供的时钟电路的结构性框图；
图2b是本公开一实施例提供的时钟电路与处理单元耦接的结构性框图；
图3是图2a所示的各个信号的时序图；
图4是一个示例性的倍频电路的电路图；
图5是图4涉及的信号时序图；
图6是一个示例性的正交分频器的电路图；
图7是一个示例性的锁存器的示例图；
图8是一个典型的三态反相器的电路图；
图9a至9i是本公开实施例提供的相位处理电路涉及的电路结构图；
图10是图9a至9i所涉及的信号时序图；
图11是本公开实施例提供的用于时钟信号的升频控制方法的流程图；
图12示出了本公开实施例所应用的通用的计算机体系结构；
图13是本公开实施例所应用的嵌入式系统的结构图。
具体实施方式
以下基于实施例对本公开进行描述，但是本公开并不仅仅限于这些实施例。在下文对本公开的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本公开。为了避免混淆本公开的实质，公知的方法、过程、流程没有详细叙述。另外附图不一定是按比例绘制的。
在介绍本公开的各个实施例之前，先对本公开所使用的一些术语或者概念进行解释和澄清。
在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
D触发器：是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
片上系统
参考图上所示，片上总线102将各种元件与处理单元101耦接到一起。片上总线102例如AXI总线。AXI总线是ARM公司提出的AMBA(Advanced Microcontroller BusArchitecture)3.0及以上协议中最重要的部分，它是面向于高性能、高带宽、低延迟的片内总线。AIX总线将地址/控制和数据相位分离，支持不对齐的数据传输，同时支持突发传输和乱序传输，因此满足了超高性能和复杂的片上系统设计的需求。
如图上所示，高速内存104通过片上总线102与处理单元101耦接。片上系统100还可以包括未被示出的接口电路，通过接口电路与片外的外部设备耦接。外部设备例如可以为文字、音频和视频的输入/输出设备和各种其他存储器。片上系统100可通过接口电路访问片外的外部设备。不同于设置在片上系统的高速内存104，位于片外的存储器可以容量更大但速度较慢、成本较低，例如片上的高速内存104可以为静态随机存取存储器(SRAM)，而片外的存储器为DRAM(动态随机存取存储器)和闪存(flash)存储器。
如图上所示，片上系统100可包括调频调压控制器103。调频调压控制器103用于生成调频信号REGF和调压信号REGV，将调频信号REGF发送给时钟电路105，将调压信号REGV发送给电源管理电路211，时钟信号105根据调频信号REGF输出时钟信号FCPU，电源管理电路211根据调压信号REGV输出电压信号VCPU。
在一些实施例中，调频调压控制器103根据从处理单元101接收到的调频指令确定目标频率。具体地，调频调压控制器103可预先存储多个频率，当接收到调频指令后，从中取出目标频率，将其和各个频率进行比较，如果频率在其中，则根据目标频率生成调频信号REGF。
在另一些实施例中，调频调压控制器103自行确定目标频率。例如，调频调压控制器103通过传感器获取电路物理特性，工作温度，工作电压等参数的实时检测值，并根据这些参数的实时检测值确定系统要调节到的目标频率，并根据目标频率生成调频信号REGF。
时钟电路
图2a是本公开一实施例提供的时钟电路的结构性框图。该时钟电路20可用于多种电子设备，以提供系统所需的时钟信号。
如图2a所示，时钟电路20包括时钟产生电路201和时钟控制电路200。时钟产生电路201用于产生时钟周期为T的时钟信号clk_in。时钟控制电路200用于基于时钟信号clk_in产生时钟周期为1.25T的时钟信号clk_stretched_out。
参考图2a所示，时钟控制电路200包括倍频电路202、正交分频器203和相位处理电路204。倍频电路202用于接收时钟信号clk_in，并输出具有时钟周期为T/2的时钟信号clk_doubler。正交分频器203用于接收时钟信号clk_doubler，并产生四路正交时钟信号ck_p0、ck_p90、ck_p180、ck_p270，四路正交时钟信号是指相邻时钟信号之间的相位差为90度，同时这四路时钟信号的时钟周期为T，时钟频率为1/T。相位处理电路204用于基于时钟信号ck_p0、ck_p90、ck_p180、ck_p270进行各种逻辑操作，以输出时钟周期为1.25T的时钟信号clk_stretched_out。
图3是图2a所涉及的各个信号的时序图。如图上所示，时钟信号clk_in的时钟周期为T，时钟频率为1/T。clk_doubler的时钟周期为T/2，时钟频率是2/T，时钟信号clk_doubler的频率为时钟信号clk_in的频率的两倍。ck_p0、ck_p90、ck_p180、ck_p270为正交时钟信号，其相邻时钟信号之间的相位差为90度，时钟周期为T，时钟频率为1/T。时钟信号clk_stretched_out的时钟周期为1.25T(高电平0.5T，低电平0.75T)，时钟频率为0.8/T。
可以想到，基于上述时钟电路，为了规避升频操作时频率突变导致的供电电压被拉低的问题，可先经由时钟产生电路101产生一个目标频率的时钟信号，然后通过时钟控制电路20输出一个频率为目标频率的0.8倍(时钟周期为1.25倍)的时钟信号，在该时钟信号稳定一段时间之后，再输出目标频率的时钟信号。
结合图1，上述时钟电路20可用于取代图1中的时钟电路105。如果该时钟电路用于取代图1中的时钟电路105，时钟产生电路201可从调频调压控制器103提供的调频信号REGF中获取要达到的时钟频率1/T(即要达到的时钟周期为T)，并据此产生时钟信号clk_in。进一步地，调频信号REGF还可包括一标志位，所述标志位用于指定时钟信号是否直接升频到目标频率，如果是，则时钟产生电路201产生的时钟信号直接提供给处理单元，从而使片上系统的时钟频率从当前频率直接升频到目标频率，如果不是，则时钟产生电路201的目标频率的时钟信号先经由时钟控制电路200提供给处理单元，以便于片上系统的时钟频率从当前频率升频到目标频率*0.8，在该时钟信号稳定一段时间之后，再将目标频率的时钟信号提供给处理单元(即系统的时钟频率从当前频率先升频到目标频率的0.8倍，然后再升频到目标频率)。具体实现时，如图2b所示，两路选择器210的一输入端与时钟控制电路200耦接，以接收clk_stretched_out，另一输入端与时钟产生电路201耦接，以接收clk_in，输出端与处理单元101耦接，控制端接收来自调频调压控制器103的控制信号，在控制信号的作用下，两路选择器210决定在输出端输出两路输入信号的其中一路。
图4是一个示例性的倍频电路的电路图。如图4所示，倍频电路400包括延迟单元401、校准单元402和异或门403，并且其输入信号为时钟信号clk_in，输出信号为时钟信号clk_doubler。
具体而言，输入时钟clk_in经过延迟，得到时钟信号clk_in_delay，然后clk_in和clk_in_delay进行异或操作，生成倍频的时钟信号clk_doubler。其中，延迟单元401用于对时钟信号clk_in进行延迟，校准单元402用于向延迟单元401提供延迟值，该延迟值在各个PVT校准到输入的时钟周期的四分之一。校准单元402的实现有很多方式，比如可以利用检测clk_doubler的时钟周期来实现。异或门403用于将clk_in和clk_in_delay进行异或操作。
图5是图4涉及的信号时序图。如图上所示，时钟信号clk_in的时钟周期为T，时钟频率为1/T，clk_in_delay和时钟信号clk_in相比，延迟了T/4，但频率仍然是1/T。clk_doubler是对时钟信号clk_in和clk_in_delay进行异或操作之后得到的时钟信号。由图上可以看出，clk_doubler的时钟周期为T，时钟频率是2/T，时钟信号clk_doubler的频率为时钟信号clk_in的频率的两倍。
图6是一个示例性的正交分频器的电路图。正交分频器600的作用是输出正交时钟信号，其中，输出的时钟信号的频率为输入时钟信号频率的0.5倍。
参考图上所示，正交分频器600的输入端接收时钟信号clk_doubler，经由常规缓冲器Buf1和常规缓冲器Buf2后输出时钟信号clkbuf，同时clk_doubler经由常规缓冲器Buf1和反相器Inv1输出时钟信号clkn。常规缓冲器Buf2与反相器Inv1并联并与常规缓冲器Buf1串联。由于缓存器Buf1和Buf2并不会改变输入时钟信号的频率和相位，因此时钟信号clkbuf与时钟信号clk_doubler同频且同相，但是反相器Inv1会将输入的时钟信号反相后输出，因此时钟信号clkn与时钟信号clk_doubler同频但反相。在一些实施例中，如图6所示的正交分频器可不包含缓存器Buf1。
如图上所示，三态反相器tri1和tri2具有使能端oe、oen和输入端a1、a2以及输出端z1n、z2n。锁存器latch1和latch2具有输入端d端和输出端qn端。
三态反相器tri1的输入端a1与锁存器latch1的qn端耦接，三态反相器tri1的输出端z1n与锁存器latch2的qn端耦接。锁存器latch1的d端与三态反相器tri2的输出端z2n耦接。锁存器latch2的d端与三态反相器tri2的输入端a1耦接。
三态反相器tri1的输入端a1与锁存器latch1的qn端相连的中间节点M1与三态反相器tri2的输出端z1n耦接。三态反相器tri1的输出端z1n与锁存器latch2的qn端相连的中间节点M2与三态反相器tri2的输入端a2耦接。锁存器latch1的d端与三态反相器tri2的输出端z2n相连的中间节点M3与三态反相器tri1的输入端a2耦接。锁存器latch2的d端与三态反相器tri2的输入端a1相连的中间节点M4与三态反相器tri1的输出端z2n耦接。
三态反相器tri1的使能端oen和oe分别接入时钟信号clkn和clkbuf。三态反相器tri2的使能端oe和oen分别接入时钟信号clkn和clkbuf。clkbuf为与clk_doubler同相的时钟信号。clkn为与clk_doubler反相的时钟信号。
从中间节点M2引出正交分频器600的第一输出端，该输出端引出正交时钟信号ck_p0。从中间节点M1引出正交分频器600的第二输出端，该输出端引出正交时钟信号ck_p90。从中间节点M3引出正交分频器600的第三输出端，该输出端引出正交时钟信号ck_p270。从中间节点M4引出正交分频器600的第四输出端，该输出端引出正交时钟信号ck_p180。为了方便，我们将第一输出端记为ckout<0>，第二输出端记为ckout<1>，第三输出端记为ckout<3>，第四输出端记为ckout<2>。
对于三态反相器tri1和tri2，当oe输入的信号为高电平而oen输入的信号为低电平时，z1n和a1输出的信号反相，z2n与a2输出的信号反相，当oe输入的信号为低电平而oen输入的信号为高电平时，z1n和z2n为高阻状态。
基于此，在clkbuf为低电平时，clkn为高电平，三态反相器tri2在oe上输入的信号为高电平，而在oen上输入的信号为低电平，此时三态反相器tri2在z1n和z2n端输出反相信号，同时，三态反相器tri1在oe上的信号为低电平，而在oen上输入的信号为高电平，此时，三态反相器tri1为高阻状态。在clkbuf为高电平时，clkn为低电平，三态反相器tri2在oe上输入的信号为低电平，而在oen上输入的信号为高电平，此时三态反相器tri2为高阻状态，同时，三态反相器tri1在oe上的信号为高电平，而在oen上输入的信号为低电平，此时，三态反相器tri1输出反相信号。
下面基于图3所示的波形图解释正交分频器的工作原理。
如图3所示，假设ck_p0的初始值为高电平，即锁存器latch2的初始值为1,则ckout<2>＝0，那么ckout<1>和ckout<3>分别由ckout<2>和ckout<0>来驱动，并且是他们的反相。
在第一周期，clkbuf为低电平，clkn为高电平，三态缓冲区tri1输出高阻，tri2三态缓冲器输出反相，假设latch2锁存器的初始值为ckout<0>＝1,则ckout<2>＝0，那么ckout<1>和ckout<3>分别由ckout<2>和ckout<0>来驱动，并且是它们的反相。
在第二周期，clkbuf为高电平，clkn为低电平，三态缓冲区tri1输出反相，tri2三态缓冲器输出高阻，ckout<0>和ckout<2>分别由ckout<1>和ckout<3>来驱动，并且是它们的反相。
在第三周期，clk_in为低，clkn为高，tri1三态缓冲区输出高阻，tri2三态缓冲器输出反相，ckout<1>和ckout<3>分别由ckout<2>和ckout<0>来驱动，并且是他们的反相。
在第四周期，与第二周期一样。
图7是一个示例性的锁存器的示例图。如图上所示，锁存器700由反相器Inv2和Inv3首尾相连而成，图上反相器Inv2和Inv3的首和尾分别以ZN和I标识。锁存器Inv2和Inv3用于将输入信号反相后输出。
图8是一个典型的三态反相器的电路图。如图上所示，三态反相器800包括PMOS管P1至P3以及NMOS管N1至N3。
PMOS管P3的源极接电源dvdd08，漏极与PMOS管P1的源极和PMOS管P2的源极相连，栅极为三态反相器的使能端oen，用于接入使能信号。
PMOS管P1的漏极和PMOS管P2的漏极分别与NMOS管N1的漏极和NMOS管N2的漏极相连。在PMOS管P1的栅极和NMOS管N1的栅极相连的中间节点引出三态反相器的输入端a1，在PMOS管P1的漏极和NMOS管N1的漏极相连的中间节点引出三态反相器的输出端z1n。PMOS管P2的栅极和NMOS管N2的栅极相连的中间节点引出三态反相器的输入端a2，在PMOS管P2的漏极和NMOS管N2的漏极相连的中间节点引出三态反相器的输出端z2n。NMOS管N1的源极连接到NMOS管N3的漏极。NMOS管N2的源极连接到NMOS管N3的漏极。NMOS管N3的栅极作为三态反相器的使能端oe。NMOS管N3的源极接地dvss。
如图上所示，当oe输入的信号为低电平，N3截止，oen为高电平时，P3截止，此时P1和N1以及P2和N2为高阻状态。当oe输入的信号为高电平，N3导通，oen为低电平时，P3导通，此时，当a1为高电平时，P1截止，N1导通，输出端z1n的电平与dvss保持一致，输出低电平，当a1为低电平时，P1导通，N1截止，输出端z1n的电平与dvdd08一致，输出高电平；同样，当a2为高电平时，P2截止，N2导通，输出端z2n的电平与dvss保持一致，输出低电平，当a2为低电平时，P2导通，N2截止，输出端z2n的电平与dvdd08一致，输出高电平，由此，对于三态反相器来说，oe输入的信号为高电平而oen输入的信号为低电平时，输出与输入反相的信号。
图9a至9i是本公开实施例提供的相位处理电路的电路结构图。图10是图9a至9i所涉及的信号时序图。
参考9a所示，时钟信号ck_p0经由时钟五分频电路clock_div5进行分频操作并输出其频率为输入的时钟信号ck_p0的频率的1/5的选择信号sel<3,0>，并且选择信号sel<3,0>中，相邻信号的延迟值为T。
参考图10所示，sel<0>至sel<3>的频率分别为时钟信号ck_p0的频率的1/5(即sel<0>至sel<3>的时钟周期为5T)。从图上同时可以看出，sel<0>与时钟信号ck_p0具有一延迟时间diff，这是由于时钟五分频电路的电路特性造成的，同时，选择信号sel<0>至sel<3>中，相邻两个信号的延迟值为T。
在图9a中，ck_p0是D触发器trg1为Clk端的输入时钟信号，sel<0>为D端的输入信号，sel_sync<0>为Q端输出的同步信号。
参考图10所示，sel<0>和sel_sync<0>的时钟周期均为5T，但通过D触发器trg1使得输出的sel_sync<0>比sel<0>延迟了一个时钟周期，sel_sync<0>的高电平覆盖ck_p0的上升沿，进而后续的时钟门控单元gate1的两个输入(en和clk)能够满足该单元的时序要求，避免出现时序错误。
在图9b中，D触发器trg2的Clk端输入选择信号sel<1>，Clk端输入时钟信号ck_p90，D触发器trg2的Q端输出同步信号sel_sync_a<1>，D触发器trg3的Clk端接收时钟信号ck_p90，D端与D触发器trg2的Q端耦接，以接收同步信号sel_sync_a<1>，D触发器trg3的Q端输出同步信号sel_sync_b<1>。
参考图10所示，sel<1>、sel_sync_a<1>和sel_sync_b<1>的时钟周期均为5T，使用两个D触发器trg2和trg3的目的是使得sel_sync_b<1>的高电平覆盖到正确的ck_90的上升沿，进而后续的时钟门控单元gate2的两个输入(en和clk)能够满足该单元的时序要求，避免出现时序错误。
在图9c中，D触发器trg4的Clk端输入选择信号sel<2>，Clk端输入时钟信号ck_p180，D触发器trg4的Q端输出同步信号sel_sync_a<2>，D触发器trg5的Clk端接收时钟信号ck_p180，D端与D触发器trg4的Q端耦接，以接收同步信号sel_sync_a<2>，D触发器trg5的Q端输出同步信号sel_sync_b<2>。
参考图10所示，sel<2>、sel_sync_a<2>和sel_sync_b<2>的时钟周期均为5T，使用两个D触发器trg2和trg3的目的是使sel_sync_b<2>的高电平覆盖到正确的ck_180的上升沿，保证后续的时钟门控单元gate3的两个输入(en和clk)能够满足该单元的时序要求，避免出现时序错误。
在图9d中，D触发器trg6的Clk端输入选择信号sel<3>，Clk端输入时钟信号ck_p270，D触发器trg6的Q端输出同步信号sel_sync_a<3>，D触发器trg7的Clk端接收时钟信号ck_p270，D端与D触发器trg6的Q端耦接，以接收同步信号sel_sync_a<3>，D触发器trg7的Q端输出同步信号sel_sync_b<3>。
参考图10所示，sel<3>、sel_sync_a<3>和sel_sync_b<3>的时钟周期均为5T(频率为1/T)，使用两个D触发器trg6和trg7的目的是使sel_sync_b<3>的高电平覆盖到正确的ck_270的上升沿，保证后续的时钟门控单元gate4的两个输入(en和clk)能够满足该单元的时序要求，避免出现时序错误。
继续参考图9e-9h，在图9e中，时钟门控单元gate1在使能端en接收同步信号sel_sync<0>，在输入端Clk接收时钟信号ck_p0，输出端out输出cg_out<0>，在图9f中，时钟门控单元gate2在使能端en接收同步信号sel_sync_b<1>，在输入端Clk接收时钟信号ck_p90，输出端out输出cg_out<1>，在图9g中，时钟门控单元gate3在使能端en接收同步信号sel_sync_b<2>，在输入端Clk接收时钟信号ck_p180，输出端out输出cg_out<2>，在图9h中，时钟门控单元gate4在使能端en接收同步信号sel_sync_b<3>，在输入端Clk接收时钟信号ck_p270，输出端out输出cg_out<3>。
作为一个可选实施例，上述时钟门控单元gate1至gate4中的任意一个为与门，以图9e为例，信号sel_sync<0>和ck_p0进行与操作，即当sel_sync<0>和ck_p0同时为高电平或低电平时，对应输出高电平或低电平，当sel_sync<0>和ck_p0中的一个为高电平，另一个为低电平时，输出低电平，由此输出的cg_out<0>的时钟周期为5T，其中高电平占据0.5T，低电平占据4.5T。
同样经过与门操作得到的cg_out<1>、cg_out<2>和cg_out<3>的时钟周期也是5T，高电平占据0.5T，低电平占据4.5T，但同时，cg_out<0>、cg_out<1>、cg_out<2>和cg_out<3>中，相邻两个信号的相位差为1.25T。
参考图9i，将cg_out<0>、cg_out<1>、cg_out<2>和cg_out<3>作为或门OR的输入，经过或操作，得到拉伸时钟信号ck_out_stretch_1p25。由此，cg_out<0>、cg_out<1>、cg_out<2>和cg_out<3>经过或操作，才最终得到时钟周期为1.25T的拉伸后的时钟信号。
和现有技术相比，上述实施例未使用DLL和PLL，而是构建时钟控制电路，而时钟控制电路通过对信号的分频、锁存、门控等逻辑操作产生时钟周期为输入信号的1.25倍的时钟信号，从而避免使用DLL和PLL产生的技术问题。
但应理解的是，本公开中关于锁存器、三态反相器和正交分频器的电路结构都是示例性的，并不是必须如此，本领域的技术人员在知道各个电路的功能要求的条件下，是可以构建具有相同功能的替换电路的。
用于时钟信号的升频控制方法
图11是本公开实施例体统的用于时钟信号的升频控制方法的流程图。该方法包括以下步骤。
在步骤S01中，产生目标时钟信号，所述目标时钟信号具有目标频率。
在步骤S02中，判断目标频率和当前频率之间的差距是否超过设定阈值。如果目标频率和当前频率之间的差距超过设定阈值，则执行步骤S03，否则执行步骤S04。
在步骤S03中，将目标时钟信号对应的时钟周期拉伸到1.25倍后输出。
在步骤S04中，将目标时钟信号直接输出。
基于本实施例，在升频操作中，是否直接升频到目标频率取决于当前频率和目标频率之间的差距，当差距大于设定阈值时，先从当前频率升频到目标频率的0.8倍(1/1.25)，并在达到预设稳定条件后再从目标频率的0.8倍升频到目标频率。如此，时钟信号的升频操作将趋于平缓，也避免由于频率陡升引起负载功耗突然增加，从而导致供电电压被拉低的问题。
在进一步的实施例中，所述达到预设稳定条件包括：将处理器频率从当前频率升频到目标频率的0.8倍后保持预设时长。
在进一步的实施例中，步骤S03的将目标时钟信号的时钟周期拉伸到1.25倍，包括以下步骤：
步骤S031，基于目标时钟信号产生具有目标频率的四路正交时钟信号ck_p0、ck_p90、ck_p180和ck_p270。在图10上，时钟周期为T，目标频率为1/T。
步骤S032，基于目标时钟信号进行五分频，得到四路选择信号sel<0>至sel<3>，该四路选择信号sel<0>至sel<3>的时钟周期为5T。
步骤S033，将四路选择信号sel<0>至sel<3>和四路正交时钟信号ck_p0、ck_p90、ck_p180和ck_p270产生四路同步信号sel_sync<0>、sel_sync_b<1>、sel_sync_b<2>和sel_sync_b<3>。四路同步信号sel_sync<0>、sel_sync_b<1>、sel_sync_b<2>和sel_sync_b<3>分别覆盖四路正交时钟信号ck_p0、ck_p90、ck_p180和ck_p270的上升沿(也包括上升沿对齐的情况)，同时四路同步信号sel_sync<0>、sel_sync_b<1>、sel_sync_b<2>和sel_sync_b<3>的时钟周期为5T，高电平为T，低电平为4T，相邻两路信号的延迟值为1.25T。
步骤S034，将四路同步信号sel_sync<0>、sel_sync_b<1>、sel_sync_b<2>和sel_sync_b<3>和四路正交时钟信号ck_p0、ck_p90、ck_p180和ck_p270对于进行门控操作，输出门控输出信号cg_out<0>至cg_out<3>。门控输出信号cg_out<0>至cg_out<3>的时钟周期为5T，高电平为0.5T，低电平为4.5T，相邻两路信号的延迟值为1.25T。
步骤S035，将门控输出信号cg_out<0>至cg_out<3>作与操作，得到拉伸时钟信号clk_out_stretch_1P25。clk_out_stretch_1P25为时钟周期为1.25T的时钟信号。
本实施例提供的用于时钟信号的升频控制方法，可在目标频率和当前频率差距较大时，先输出频率为目标频率的0.8倍的时钟信号，并在达到预设稳定条件后再输出频率为目标频率的时钟信号。如此，时钟信号的升频操作将趋于平缓，也避免由于频率陡升引起负载功耗突然增加，从而导致供电电压被拉低的问题。
时钟电路和片上系统的具体应用
图12示出了本公开实施例所应用的通用的计算机体系结构。如图上所示，计算机系统1200可以包括一个或多个处理器12，以及存储器14。在一些实施例中，上述时钟电路可用在该计算机体系结构以提供时钟信号，在另一些实施例中，可直接使用图1所示的片上系统作为本实施例中的处理器12。
计算机系统1200中的存储器14可以主存储器(简称为主存或内存)。用于存储由数据信号表示的指令信息和/或数据信息，例如存放处理器12提供的数据(例如为运算结果)，也可以用于实现处理器12与外部存储设备16(或称为辅助存储器或外部存储器)之间的数据交换。
在一些情形下，处理器12可能需要访问存储器14，以获取存储器14中的数据或对存储器14中的数据进行修改。由于存储器14的访问速度较慢，为了缓解处理器12与存储器14之间的速度差距，计算机系统1200还包括与总线11耦合的高速缓冲存储器18，高速缓冲存储器18用于对存储器14中的一些可能会被反复调用的程序数据或者报文数据等数据进行缓存。高速缓冲存储器18例如由静态随机存储器(Static Random Access Memory,简称为SRAM)等类型的存储装置实现。高速缓冲存储器18可以为多级结构，例如具有一级缓存(L1 Cache)、二级缓存(L2 Cache)和三级缓存(L3 Cache)的三级缓存结构，也可以是三级以上的缓存结构或其他类型缓存结构。在一些实施例中，高速缓冲存储器18的一部分(例如一级缓存，或一级缓存和二级缓存)可以集成在处理器12内部或与处理器12集成于同一片上系统中。
基于此，处理器12可以包括指令执行单元121、内存管理单元122等部分。指令执行单元121在执行一些需要修改内存的指令时发起写访问请求，该写访问请求指定了需要写入内存中的写入数据和相应的物理地址；内存管理单元122用于将这些指令指定的虚拟地址转译为该虚拟地址映射的物理地址，写访问请求指定的物理地址与相应指令指定的物理地址可以一致。
存储器14和高速缓冲存储器18之间的信息交互通常按块来组织。在一些实施例中，高速缓冲存储器18和存储器14可以按照相同的空间尺寸被划分成数据块，数据块可以作为高速缓冲存储器18和存储器14之间的数据交换的最小单位(包括预设长度的一个或多个数据)。为了表述简洁清晰，下面将高速缓冲存储器18中的各个数据块简称为缓存块(可以称为cacheline或高速缓存线)，且不同的缓存块具有不同的缓存块地址；将存储器14中的各个数据块简称为内存块，且不同的内存块具有不同的内存块地址。缓存块地址例如包括用于定位数据块的物理地址标签。
由于受到空间和资源的限制，高速缓冲存储器18无法对存储器14中的全部内容都进行缓存，即高速缓冲存储器18的存储容量通常小于存储器14，高速缓冲存储器18提供的各个缓存块地址无法对应存储器14提供的全部内存块地址。处理器12在需要访问内存时，首先经总线11访问高速缓冲存储器18，以判断所要访问的内容是否已被存储于高速缓冲存储器18中，如果是，则高速缓冲存储器18命中，此时处理器12直接从高速缓冲存储器18中调用所要访问的内容；如果处理器12需要访问的内容不在高速缓冲存储器18中，则高速缓冲存储器18，处理器12需要经总线11访问存储器14，以在存储器14中查找相应的信息。因为高速缓冲存储器18的存取速率非常快，因此当高速缓冲存储器18命中时，处理器12的效率可以显著提高，进而也使整个计算机系统1200的性能和效率得以提升。
此外，计算机系统1200还可以包括存储设备16、显示设备13、音频设备19、鼠标/键盘15等输入/输出设备。存储设备16例如是通过相应接口与总线11耦合的硬盘、光盘以及闪存等用于信息存取的设备。显示设备13例如经相应的显卡与总线11耦合，用于根据总线11提供的显示信号进行显示。
计算机系统1200通常还包括通信设备17，因此可以通过各种方式与网络或其他设备通信。通信设备17例如可以包括一种或多种通信模块，作为示例，通信设备17可以包括适用于特定的无线通信协议的无线通信模块。例如，通信设备17可以包括WLAN模块，用于实现符合电气和电子工程师协会(IEEE)制定的902.11标准的Wi-FiTM通信；通信设备17也可以包括WWAN模块，用于实现符合蜂窝或其他无线广域协议的无线广域通信；通信设备17还可以包括蓝牙模块等采用其它协议的通信模块，或其它自定义类型的通信模块；通信设备17也可以是用于串行传输数据的端口。
当然，不同的计算机系统根据主板、操作系统和指令集架构的不同，其结构也可能有所变化。例如目前很多计算机系统设置有连接在总线11和各个输入/输出设备之间的输入/输出控制中心，且该输入/输出控制中心可以集成于处理器12之内或独立于处理器12。
图13是本公开实施例所应用的嵌入式系统的结构图。在一些实施例中，上述时钟电路可用在本嵌入式系统以提供时钟信号，在另一些实施例中，可直接使用图1所示的片上系统作为本实施例中的处理器951。
虽然嵌入式系统在硬件结构上与计算机系统具有高度相似性，但是嵌入式系统应用上的特点致使嵌入式系统在硬件的组成和实现形式上与通用计算机系统又有较大区别。
首先，为满足嵌入式系统950在速度、体积和功耗上的要求，操作系统、应用软件、特殊数据等需要长期保存的数据，通常不使用磁盘这类具有大容量且速度较慢的存储介质，而大多使用随机存储器952或闪存(Flash Memory)953。
另外，在嵌入式系统950中，需要A/D(模拟/数字转换)接口955和串行接口956，用于测控的需要，这在通用计算机中用得很少。A/D接口955主要完成测试中所需要的模拟信号到数字信号的转换、和数字信号到模拟信号的转换。嵌入式系统950应用于工业生产时经常需要测试。由于单片机产生的是数字信号，在测试时需要转换成模拟信号用于测试，因此，与通用计算机不同，需要A/D(模拟/数字转换)接口955完成相关转换。另外，工业中经常需要多个嵌入式系统串接在一起，完成相关功能，因此需要用于将多个嵌入式系统串联的串行接口956，而在通用计算机中则大多不需要。
另外，嵌入式系统950作为一个基本的处理单元，常常在工业设计中需要将多个嵌入式系统950联成网络，因此需要将嵌入式系统950联入网络的网络接口957。这在通用计算机中大多也不需要。此外，根据实际应用和规模的不同，有些嵌入式系统950要采用外部总线954。随着嵌入式系统950应用领域的迅速扩张，嵌入式系统950越来越趋于个性化，根据自身特点采用总线的种类也越来越多。另外，为了对嵌入式处理器951内部电路进行测试，处理器芯片普遍采用了边界扫描测试技术。为了适应该测试，采用了调试接口958。
随着超大规模集成电路(Very Large Scale Integration)和半导体工艺的迅速发展,上述的嵌入式系统的部分或者全部可实现在一个硅片上，即为嵌入式片上系统(SoC)。
本公开实施例的商业价值
本公开实施例提供的时钟控制电路可用于时钟电路，以避免频率陡升引起的负载功耗突然增加，并造成供电电压被拉低。并且由此得到的时钟电路则可应用于包括片上系统的任意电子设备中。电子设备可以是例如数据中心数量庞大的云服务器，还可以是日常生活中使用的各类电子设备。基于此，本公开实施例的时钟控制电路、时钟电路、片上系统以及由该片上系统构建的电子设备具备了商业价值和经济价值。
应该理解，上述对本说明书特定实施例进行了描述。其它实施例在权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
应该理解，本文用单数形式描述或者在附图中仅显示一个的元件并不代表将该元件的数量限于一个。此外，本文中被描述或示出为分开的模块或元件可被组合为单个模块或元件，且本文中被描述或示出为单个的模块或元件可被拆分为多个模块或元件。
还应理解，本文采用的术语和表述方式只是用于描述，本说明书的一个或多个实施例并不应局限于这些术语和表述。使用这些术语和表述并不意味着排除任何示意和描述(或其中部分)的等效特征，应认识到可能存在的各种修改也应包含在权利要求范围内。其他修改、变化和替换也可能存在。相应的，权利要求应视为覆盖所有这些等效物。
Claims (10)
1.一种时钟控制电路，包括：
倍频电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；
正交分频器，用于接收所述第二时钟信号，并输出第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为所述设定时钟周期；
相位处理电路，用于接收所述第一路正交时钟信号至第四路正交时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号，
其中，所述相位处理电路包括：
时钟五分频电路，用于接收所述第一路正交时钟信号，并输出其时钟周期为所述设定时钟周期的五倍的第一至第四选择信号；
第一至第四触发电路，用于分别接收所述第一至第四选择信号，以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四同步信号，其中，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿；
第一至第四门控电路，用于分别接收所述第一至第四同步信号以及分别接收所述第一路正交时钟信号至第四路正交时钟信号，并分别输出第一至第四门控输出信号，其中，所述第一至第四门控输出信号的时钟周期为所述设定时钟周期的五倍，所述第一至第四门控输出信号中，相邻信号的相位差为所述设定时钟周期的1.25倍；
异或电路，用于接收所述第一至第四门控输出信号，经过异或操作，输出所述第三时钟信号。
2.根据权利要求1所述的时钟控制电路，其中，所述倍频电路包括：
延迟单元，用于将所述第一时钟信号延迟设定时长，以得到延迟后的第四时钟信号；
校准单元，用于向所述延迟单元提供所述设定时长，所述设定时长为设定时钟周期的0.25倍；
异或门，用于将所述第一时钟信号和所述第四时钟信号进行异或操作，并输出所述第二时钟信号。
3.根据权利要求1所述的时钟控制电路，其中，所述正交分频器包括：
第二缓存器，用于缓存所述第二时钟信号；
第一反相器，用于将所述第二时钟信号反相，并输出第五时钟信号；
第一锁存器，包括输入端和输出端；
第二锁存器，包括输入端和输出端；
第一三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，所述第一三态反相器的第一使能端和第二使能端分别接收所述第二时钟信号和所述第五时钟信号，
第二三态反相器，包括第一使能端、第二使能端、第一输入端、第二输入端，第一输出端和第二输出端，所述第二三态反相器的第一使能端和第二使能端分别接收所述第五时钟信号和所述第二时钟信号，
其中，所述第一三态反相器的第一输入端与所述第一锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第一输出端，
所述第一三态反相器的第一输出端与所述第二锁存器的输出端耦接，两者之间的中间节点耦接到所述第二三态反相器的第二输入端，
所述第二三态反相器的第一输入端与所述第二锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输出端，
所述第二三态反相器的第二输出端与所述第一锁存器的输入端耦接，两者之间的中间节点耦接到所述第一三态反相器的第二输入端。
4.根据权利要求3所述的时钟控制电路，其中，所述第一锁存器和所述第二锁存器的电路结构相同，均由首尾相连的两路反相器构成。
5.根据权利要求1所述的时钟控制电路，其中，所述第一至第四同步信号分别覆盖所述第一路正交时钟信号至第四路正交时钟信号的上升沿包括：
所述第一至第四同步信号的上升沿与所述第一路正交时钟信号至第四路正交时钟信号的上升沿对齐。
6.根据权利要求5所述的时钟控制电路，其中，所述第一至第四触发电路由D触发器构成。
7.一种时钟电路，包括：
时钟产生电路，用于产生其时钟周期为设定时钟周期的第一时钟信号；
时钟控制电路，用于接收其时钟周期为设定时钟周期的第一时钟信号，并输出其时钟周期为设定时钟周期的1.25倍的第三时钟信号，
其中，所述时钟控制电路为如权利要求1至6任一项所述的时钟控制电路。
8.一种电子设备，包括：
处理器；
存储设备；
如权利要求7所述的时钟电路；
总线，用于耦接所述处理器、所述存储设备和所述时钟电路。
9.根据权利要求8所述的电子设备，其中，所述电子设备为片上系统。
10.一种用于时钟信号的升频控制方法，包括：
产生第一时钟信号，所述第一时钟信号具有设定时钟周期；
判断所述设定时钟周期对应的目标频率和系统的当前频率之间的差距是否超过设定阈值，如果所述目标频率和系统的当前频率之间的差距超过设定阈值，则先将所述第一时钟信号的时钟周期拉伸到1.25倍，并将拉伸后的所述第一时钟信号作为系统的时钟信号，当达到预设稳定条件后，再将未拉伸的所述第一时钟信号作为系统的时钟信号，其中，所述预设稳定条件为将拉伸后的所述第一时钟信号作为系统的时钟信号保持预设时长，
其中，所述将所述第一时钟信号的时钟周期拉伸到1.25倍包括：
对所述第一时钟信号进行倍频操作，以输出其时钟周期为设定时钟周期的0.5倍的第二时钟信号；
基于所述第二时钟信号产生第一路正交时钟信号至第四路正交时钟信号，其中，所述第一路正交时钟信号至第四路正交时钟信号的时钟周期为所述设定时钟周期；以及
基于所述第一路正交时钟信号至第四路正交时钟信号产生其时钟周期为设定时钟周期的1.25倍的第三时钟信号。
Priority Applications (1)
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