CN103852713A - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。如果作为信号延迟检测电路的组件的异或电路本身已经未能正确地操作，则不能准确地检测到信号延迟。故障预先检测电路12包括用于使与设置在触发器FF0的后续级中的触发器FF1的数据输入端子并行输入的输入数据延迟的延迟电路DL、接收延迟电路DL的输出的触发器FFT、以及将触发器FF1的输出与触发器FFT的输出进行比较的比较器CMP。在用于测试故障预先检测电路12的操作的操作测试模式中将测试数据tv1和测试数据tv2输入到故障预先检测电路12。测试数据tv2被输入到延迟电路DL。在操作测试模式中比较器CMP将测试数据tv1和触发器FFT的输出进行比较。

Description

半导体装置
相关申请的交叉引用
将2012年11月30日提交的日本专利申请No.2012-262826的公开内容（包括说明书、附图以及摘要）通过引用全部并入在本申请中。
技术领域
本发明涉及半导体装置，特别地，涉及具有检测由例如由于温度上升导致的信号延迟所引起的故障风险的功能的半导体装置。
背景技术
有时候，在半导体装置内的电路中可能出现任何故障，引起电源和地之间的低电阻的短路。结果，温度上升，引起内部电路中的信号传送的延迟。
为了检测这种信号延迟，在例如专利文献1（日本公开的未经审查的专利申请No.2008-256491）中描述的信号延迟检测电路包括一个或更多个延迟检测单元，每个延迟检测单元具有至少一个信号传播延迟电路（1）以及异或电路（exclusive OR circuit）（C），该异或电路接收从信号传播延迟电路（1）输出的信号（B）和经过从信号传播延迟电路（1）的输入段分岔出来的信号传送路径的信号C并且输出信号。使用从异或电路（C）输出的数字信号，确定信号传播延迟电路（1）是否表现异常。
[现有技术文献]
[专利文献]
[专利文献1]日本公开的未经审查的专利申请No.2008-256491
发明内容
然而，在专利文献1中，存在如下的问题，即如果作为信号延迟检测电路的组件的异或电路（C）本身未能正确地操作，则不能准确地检测信号延迟。
此外，在专利文献1中，没有公开用于检测两个触发器之间的信号延迟的配置。
根据在本说明书中的以下描述和附图，其它问题和新颖的特征将变得清晰。
根据本发明的一个实施例，一种故障预先检测电路包括：延迟元件，用于使与设置在第一触发器的后续级中的第二触发器的数据输入端子并行输入的输入数据延迟；第三触发器，用于接收延迟元件的输出；以及比较器，用于将第二触发器的输出与第三触发器的输出进行比较。在用于测试所述故障预先检测电路的操作的操作测试模式中，第一测试数据和第二测试数据被输入到所述故障预先检测电路，并且第二测试数据被输入到延迟元件。在所述操作测试模式中比较器将第一测试数据和第三触发器的输出进行比较。
根据本发明的一个实施例，可以检测用于检测信号延迟的电路本身的失效，因此，可以准确地检测由过热等引起的信号延迟。
附图说明
图1是描绘第一实施例的微型计算机的一部分的配置的图。
图2是用于说明通常操作模式中的正常操作的图。
图3是用于说明在通常操作模式中预先检测到故障时的操作的图。
图4是描绘第一实施例的微型计算机的配置的图。
图5是表示由微型计算机1执行的故障预先检测过程的流程图。
图6是表示图5中的步骤S202中的用于检测故障预先检测电路本身的失效的过程的流程图。
图7是用于说明在测试操作模式中确定故障预先检测电路是否失效的方式的图。
图8是用于说明在测试操作模式中确定故障预先检测电路是否失效的方式的图。
图9是用于说明在测试操作模式中确定故障预先检测电路是否失效的方式的图。
图10是用于说明在测试操作模式中确定故障预先检测电路是否失效的方式的图。
图11是描绘第二实施例的微型计算机的一部分的配置的图。
图12是用于说明通常操作模式中的正常操作的图。
图13是用于说明在通常操作模式中预先检测到故障时的操作的示例的图。
图14是用于说明在通常操作模式中预先检测到故障时的操作的另一个示例的图。
图15是用于说明在通常操作模式中预先检测到故障时的操作的又一个示例的图。
图16是描绘第三实施例的微型计算机的配置的图。
图17是描绘第四实施例的微型计算机的配置的图。
具体实施方式
在下文中，将通过附图描述本发明的实施例。
第一实施例
图1是描绘第一实施例的微型计算机的一部分的配置的图。
参考图1，微型计算机具有用作功能电路的触发器FF0、逻辑电路11、触发器FF1、以及触发器FF2。
微型计算机1具有故障预先检测电路12，该故障预先检测电路12被设置在从触发器FF0与触发器FF1之间的路线（route）分岔出来的路线上。故障预先检测电路12具有由选择器SL2、延迟电路DL1和触发器FFT组成的延迟侧路径、通过选择器SL1的参考侧路径、以及比较来自延迟侧路径和参考侧路径的两个信号的比较器CMP。
触发器FF0具有在通常操作模式中输入实际数据的数据输入端子、输入时钟CLK的输入端子和输出端子。
逻辑电路11接收从触发器FF0的输出端子输出的数据，并且执行数据的逻辑运算等。
逻辑电路11的输出分岔成两个路线，其中的一个耦接到触发器FF1并且另一个耦接到故障预先检测电路12中的选择器SL2。
触发器FF1具有在通常操作模式中接收逻辑电路11的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
触发器FF1的输出分岔成两个路线，其中的一个耦接到触发器FF2并且另一个耦接到故障预先检测电路12中的选择器SL1。
触发器FF2具有在通常操作模式中接收触发器FF1的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
选择器SL2接收从逻辑电路11输出的数据以及测试数据tv2。当测试模式信号tm被激活时，选择器SL2将测试数据tv2输出到延迟电路DL。当测试模式信号tm被去激活时，选择器SL2将从逻辑电路11输出的数据输出到延迟电路DL。
延迟电路DL使选择器SL2的输出信号延迟。由延迟电路DL进行的延迟的量被设定为在操作温度已经变得超出保证操作的温度范围之外的情况下比较器CMP可以通过其确定出现故障的值。
触发器FFT具有接收延迟电路DL的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
选择器SL1接收从触发器FF1输出的数据以及测试数据tv1。当测试模式信号tm被激活时，选择器SL1将测试数据tv1输出到比较器CMP。当测试模式信号tm被去激活时，选择器SL1将从触发器FF1输出的数据输出到比较器CMP。
比较器CMP是例如XNOR电路；它在选择器SL1的输出信号和触发器FFT的输出信号同相时将比较结果信号DS设定为“高”电平，以及在两个输出信号不同相时将比较结果信号DS设定为“低”电平。
更具体地，在测试操作模式中，比较器CMP在测试数据tv1与经过延迟电路DL和触发器FFT的测试数据tv2同相时将比较结果信号DS设定为“高”电平，以及在两个测试数据不同相时将比较结果信号DS设定为“低”电平。
在通常操作模式中，比较器CMP在经过触发器FF1的实际数据与经过延迟电路DL和触发器FFT的实际数据同相时将比较结果信号DS设定为“高”电平，以及在两个实际数据不同相时将比较结果信号DS设定为“低”电平。
在图1中，选择器SL1被放置在触发器FF1之后。选择器SL1的这个放置使得能够在不影响从触发器FF1到触发器FF2的路径的操作的情况下测试故障预先检测电路。如果确保在从触发器FF1到触发器FF2的路径的操作中不出现麻烦，可以以在延迟侧路径中放置选择器和触发器的相同的顺序将选择器SL1放置在触发器FF1之前。
图2是用于说明通常操作模式中的正常操作的图。
参考图2，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
另一方面，点B处的数据被输入到触发器FFT的数据输入端子。点B处的数据由于延迟电路DL的延迟而相对于点C处的数据滞后了时间d1。触发器FFT与时钟CLK的上升沿#1同步地将它的输出（点B'处的数据）变为“高”电平。
比较器CMP比较点C'处的数据和点B'处的数据。由于点C'处的数据和点B'处的数据持续地同相，因此比较结果信号DS持续地保持在“高”电平。
图3是用于说明在通常操作模式中预先检测到故障时的操作的图。
参考图3，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0'。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
另一方面，点B处的数据被输入到触发器FFT的数据输入端子。点B处的数据由于延迟电路DL的延迟而相对于点C处的数据滞后了时间d1'。
由于操作温度已经变得超出保证操作的温度范围之外，因此触发器FFT与时钟CLK的上升沿#2同步地将它的输出（点B'处的数据）变为“高”电平。
比较器CMP比较点C'处的数据和点B'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B'处的数据不同相，因此比较结果信号DS在该时段期间变为“低”电平。
图4是描绘第一实施例的微型计算机1的配置的图。
参考图4，微型计算机1是双核锁步（lockstep）体系结构的微型计算机，并且具有电源A电路群81、电源B电路群82、电源C电路群83、调节器（regulator）37、控制电路41、电源A开关42、电源B开关43、以及电源C开关44。
电源A电路群81具有主CPU核2和电路#1。
主CPU核2包括中断控制器32、系统寄存器31、和系统寄存器33。
电路#1包括设置在从构成电路#1内的功能电路的两个触发器FF0、FF1之间的路线分岔出来的路线上的故障预先检测电路12-1。
电源B电路群82具有用于检查的CPU核3、比较器36、和电路#2。
电路#2包括设置在从构成电路#2内的功能电路的两个触发器FF0、FF1之间的路线分岔出来的路线上的故障预先检测电路12-2。
用于检查的CPU核3包括中断控制器35和系统寄存器34。
电源C电路群83具有电路#3和电路#4。
电路#3包括设置在从构成电路#3内的功能电路的两个触发器FF0、FF1之间的路线分岔出来的路线上的故障预先检测电路12-3。电路#4包括设置在从构成电路#4内的功能电路的两个触发器FF0、FF1之间的路线分岔出来的路线上的故障预先检测电路12-4。
调节器37根据外部供应的电源电压产生用于电源A电路群81的电源电压，并且经由电源A开关42将所产生的电源电压供应给电源A电路群81。调节器37根据外部供应的电源电压产生用于电源B电路群82的电源电压，并且经由电源B开关43将所产生的电源电压供应给电源B电路群82。调节器37根据外部供应的电源电压产生用于电源C电路群83的电源电压，并且经由电源C开关44将所产生的电源电压供应给电源C电路群83。
主CPU核2和用于检查的CPU核3执行相同的处理操作。表示主CPU核2的处理结果的信号和表示用于检查的CPU核3的处理结果的信号被发送给比较器36。比较器36将表示两个CPU核2、3的处理结果的信号进行比较，并且经由端子PD将表示比较结果的信号发送给在微型计算机1外部的系统。
分别由电路#1中的故障预先检测电路12-1、电路#2中的故障预先检测电路12-2、电路#3中的故障预先检测电路12-3、和电路#4中的故障预先检测电路12-4输出的比较结果信号DS被发送给主CPU核2内的中断控制器32和用于检查的CPU核3内的中断控制器35。当比较结果信号DS已经变为“低”电平时，中断控制器32和中断控制器35认识到已经被通知表明故障风险的中断。
将测试模式信号tm、测试数据tv1和测试数据tv2从系统寄存器33发送到电路#1中的故障预先检测电路12-1、电路#2中的故障预先检测电路12-2、电路#3中的故障预先检测电路12-3和电路#4中的故障预先检测电路12-4中的任意一个。
主CPU核2将切换信号从系统寄存器31发送到电源C开关44和电源B开关43中的每一个。如果给电源C开关44的切换信号是“低”电平，则电源C开关44断开；如果给电源C开关44的切换信号是“高”电平，则电源C开关44导通。如果给电源B开关43的切换信号是“低”电平，则电源B开关43断开；如果给电源B开关43的切换信号是“高”电平，则电源B开关43导通。
此外，主CPU核2将切换信号从系统寄存器31发送到控制电路41。用于检查的CPU核3也将切换信号从系统寄存器34发送到控制电路41。如果给控制电路41的切换信号是“低”电平，则控制电路41使电源A开关42断开；如果给控制电路41的切换信号是“高”电平，则控制电路41使电源A开关42导通。
当中断控制器32已经从故障预先检测电路12-1收到表明故障风险的中断时，主CPU核2将给控制电路41的切换信号设定为“低”电平。当中断控制器32已经从故障预先检测电路12-2收到表明故障风险的中断时，主CPU核2将给电源B开关43的切换信号设定为“低”电平。当中断控制器32已经从故障预先检测电路12-3收到表明故障风险的中断时，主CPU核2将给电源C开关44的切换信号设定为“低”电平。当中断控制器32已经从故障预先检测电路12-4收到表明故障风险的中断时，主CPU核2将给电源C开关44的切换信号设定为“低”电平。
此外，当中断控制器32已经收到表明故障风险的中断时，主CPU核2经由端子PS将表明故障风险出现的信号从系统寄存器31输出到在微型计算机1外部的系统。
图5是表示由微型计算机1执行的故障预先检测过程的流程图。
其中安装有微型计算机1的系统被接通电源。电源A开关42、电源B开关43和电源C开关44导通，并且将电源电压从调节器37供应给电源A电路群81、电源B电路群82和电源C电路群83中的所有电路（步骤S201）。
对于微型计算机1内设置的一个或更多个故障预先检测电路12，主CPU核2确定故障预先检测电路本身是否失效。确定故障预先检测电路12本身是否失效不仅在系统接通电源时被进行，而且可以在已经检测到故障风险时或者在其它情况下被进行，以便检验故障预先检测电路12没有失效。稍后将描述进行这个确定的方式。
如果确定故障预先检测电路失效（在步骤S202处为“是”），则主CPU核2经由端子PS将指示已经出现失效的信号发送给系统（步骤S203）。
如果确定没有故障预先检测电路失效（在步骤S202处为“否”），则主CPU核2在通常操作模式中激活整个微型计算机1（步骤S204）。
如果故障预先检测电路12没有检测到故障风险（也就是说，从在前的触发器到随后的触发器的信号传输的延迟的增大），则如图2所示，从故障预先检测电路12输出的比较结果信号DS是“高”电平。
如果故障预先检测电路12检测到故障风险（在步骤S205处为“是”），则从故障预先检测电路12输出的比较结果信号DS仅仅对于至少为CLK周期T的整数倍的时段变为“低”电平（步骤S206）。
当比较结果信号DS已经变为“低”电平时，主CPU核2的中断控制器32和用于检查的CPU核3的中断控制器35认识到已经被通知表明故障风险的中断（步骤S207）。
在检测到中断时，主CPU核2停止供应电源电压给包括故障预先检测电路12和其故障风险被检测到的功能电路（触发器FF1和触发器FF2）的电路群。更具体地，如果故障预先检测电路12和其故障风险被检测到的功能电路属于电源A电路群81，则主CPU核2指示控制电路41使电源A开关42断开。如果故障预先检测电路12和其故障风险被检测到的功能电路属于电源B电路群82，则主CPU核2使电源B开关43断开。如果故障预先检测电路12和其故障风险被检测到的功能电路属于电源C电路群83，则主CPU核2使电源C开关44断开（步骤S208）。
然后，主CPU核2经由端子PS将表明故障风险出现的信号从系统寄存器31输出到在微型计算机1外部的系统（S209）。
图6是表示图5中的步骤S202中的用于检测故障预先检测电路12本身的失效的过程的流程图。
参考图6，主CPU核2将给电路X（图4中的电路#1到#4中的任意一个）的测试模式信号tm激活（步骤S101）。
然后，主CPU核2将用于电路X的测试数据tv1设定为“低”电平，并且将用于电路X的测试数据tv2设定为“低”电平（步骤S102）。
当已经检测到两个测试数据不同相时（也就是说，当比较结果信号DS已经变为“低”电平时）（在步骤S103处为“否”），主CPU核2确定电路X中的故障预先检测电路12失效（步骤S112）。
当没有检测到两个测试数据不同相时（也就是说，比较结果信号DS保持在“高”电平）（在步骤S103处为“是”），主CPU核2将测试数据tv1设定为“低”电平并且将测试数据tv2设定为“高”电平（步骤S104）。
当没有检测到两个测试数据不同相时（也就是说，比较结果信号DS保持在“高”电平）（在步骤S105处为“否”），主CPU核2确定电路X中的故障预先检测电路12失效（步骤S112）。
当已经检测到两个测试数据不同相时（也就是说，当比较结果信号DS已经变为“低”电平时）（在步骤S105处为“是”），主CPU核2将测试数据tv1设定为“高”电平并且将测试数据tv2设定为“高”电平（步骤S106）。
当已经检测到两个测试数据不同相时（也就是说，当比较结果信号DS已经变为“低”电平时）（在步骤S107处为“否”），主CPU核2确定电路X中的故障预先检测电路12失效（步骤S112）。
当没有检测到两个测试数据不同相时（也就是说，比较结果信号DS保持在“高”电平）（在步骤S107处为“是”），主CPU核2将测试数据tv1设定为“高”电平并且将测试数据tv2设定为“低”电平（步骤S108）。
当没有检测到两个测试数据不同相时（也就是说，比较结果信号DS保持在“高”电平）（在步骤S109处为“否”），主CPU核2确定电路X中的故障预先检测电路12失效（步骤S112）。
当已经检测到两个测试数据不同相时（也就是说，当比较结果信号DS已经变为“低”电平时）（在步骤S109处为“是”），主CPU核2确定电路X中的故障预先检测电路12正常地操作（步骤S110）。
然后，主CPU核2将给电路X的测试模式信号tm去激活（步骤S111）。
图7是用于说明在测试操作模式中确定故障预先检测电路12是否失效的方式的图。
参考图7，主CPU核2将测试数据tv1设定为“高”电平并且将测试数据tv2设定为“高”电平。
测试数据tv2被输入到触发器FFT的数据输入端子。触发器FFT与时钟CLK的上升沿#0同步地将它的输出（点B'处的数据）变为“高”电平。
比较器CMP将测试数据tv1和点B'处的数据进行比较。在时钟CLK的上升沿#0处以及在时钟CLK的上升沿#0之后，测试数据tv1和点B'处的数据同相，并且比较结果信号DS为“高”电平。
图8是用于说明在测试操作模式中确定故障预先检测电路12是否失效的方式的图。
参考图8，主CPU核将测试数据tv1设定为“高”电平并且将测试数据tv2设定为“低”电平。
测试数据tv2被输入到触发器FFT的数据输入端子。由于测试数据tv2保持在“低”电平，因此触发器FFT的输出（点B'处的数据）保持在“低”电平处不变。
比较器CMP将测试数据tv1和点B'处的数据进行比较。由于测试数据tv1和点B'处的数据不同相，因此比较结果信号DS为“低”电平。
图9是用于说明在测试操作模式中确定故障预先检测电路12是否失效的方式的图。
参考图9，主CPU核将测试数据tv1设定为“低”电平并且将测试数据tv2设定为“高”电平。
测试数据tv2被输入到触发器FFT的数据输入端子。触发器FFT与时钟CLK的上升沿#0同步地将它的输出（点B'处的数据）变为“高”电平。
比较器CMP将测试数据tv1和点B'处的数据进行比较。在时钟CLK的上升沿#0处以及在时钟CLK的上升沿#0之后，测试数据tv1和点B'处的数据不同相，并且比较结果信号DS为“低”电平。
图10是用于说明在测试操作模式中确定故障预先检测电路12是否失效的方式的图。
参考图10，主CPU核将测试数据tv1设定为“低”电平并且将测试数据tv2设定为“低”电平。
测试数据tv2被输入到触发器FFT的数据输入端子。由于测试数据tv2为“低”电平，因此触发器FFT的输出（点B'处的数据）保持在“低”电平处不变。
比较器CMP将测试数据tv1和点B'处的数据进行比较。由于测试数据tv1和点B'处的数据同相，因此比较结果信号DS为“高”电平。
如上所述，根据本实施例，在半导体装置内的任意位置中设置的故障预先检测电路可以在早期检测到低电阻的短路。可以在它显现之前就对半导体装置中的功能电路中的故障采取补救措施。根据本发明，还可以检测到故障预先检测电路本身的失效，因此，可以准确地检测到由过热等引起的信号延迟。一旦已经在电路群中检测到温度上升，就停止将电源电压供应给电路群。因此，可以将失效的影响限制在其中已经出现电源和地之间的短路的电源平面（plane）（电路群）。因此，所产生的热没有传播给其它电路群，而其它电路群没有遭受温度上升并且防止了它们的误操作。
作为本实施例的可替代的方法，为了检测由过热引起的误操作，可以设想如下这种方案，即故意使得在用于检查的CPU核3中的具有小的操作裕度的一个或更多个路径的延迟恶化，并且实现实际上没有操作裕度的CPU核操作。通过以这种方式故意使得一个CPU核遭受恶化的延迟并且在实际上没有操作裕度的情况下操作，当操作温度已经变得稍微超出保证操作的温度范围之外并且这种路径（一个或多个路径）的延迟已经稍微劣化时，超出被认为是操作错误的所定义的临界延迟，用于检查的CPU核3的误操作出现。由于与主CPU核2的操作不一致，因此可以预先检测主CPU核2的故障。
然而，这个方法具有以下缺陷。
（1）可以通过在双核锁步体系结构中缩减一个CPU核本身的操作裕度，来预先检测故障。然而，这个方法是使得故障更可能出现的方案并且是在功能安全性方面本末倒置的技术。
（2）由于照原样使用双核锁步体系结构，因此如下不一定成立：其延迟劣化的触发器耦接到比较器。因此，如下不一定成立：即使由于延迟劣化而出现误操作，在它出现后也检测到错误。
（3）照原样使用双核锁步体系结构。如果已经检测到误操作，则不能将由于由α射线所引起的软件错误的误操作与由于所产生的热的误操作区别开，并且存在不能正确地采取补救措施的问题。
（4）这个方法的目的是检测CPU核2本身的故障。在已经检测到错误的情况中，怀疑CPU核2本身的可靠性。由于不能在半导体装置内进行决定，因此要进行的动作仅仅是向在半导体装置外部的系统发信号。
（5）由于使用在用于检查的CPU核3的一部分中设置的路径，因此用于检查的CPU核3中的内部温度升高的检测被限制在该部分内。如果在半导体装置内的特定点处出现低电阻的短路并且产生热，则不可能检测到这种故障直到所产生的热已经传播到温度上升的检测被限制在其内的那部分。该方法不适用于其中对于直到热已经传播的间隔出现任何其它电路的误操作的情况。
（6）从增大主CPU核2的操作裕度的角度看，不能在主CPU核2中采用这个方案。因此，如果即使用于检查的CPU核3正常地操作，在主CPU核2中的温度也极大地上升，则主CPU核2的速度的劣化较早显现。对于像这样的一些情形，通过这个方法不能提前检测到误操作。
（7）主CPU核2和用于检查的CPU核3物理上不同并且每个核需要被分离地布置。
（8）在半导体装置内存在多个电源线的情况下，不能识别故障（低电阻的短路）出现在哪里并且不可能对于每个电源线分离地采取补救措施。
与此对比，本实施例具有没有上述问题的特征。
第二实施例
图11是描绘第二实施例的微型计算机的一部分的配置的图。
参考图11，微型计算机具有用作功能电路的触发器FF0、逻辑电路11、触发器FF1、以及触发器FF2。
微型计算机1具有故障预先检测电路52，该故障预先检测电路52被设置在从触发器FF0与触发器FF1之间的路线分岔出来的路线上。故障预先检测电路52具有选择器SL2、延迟电路DL1、DL2、DL3、触发器FFT1、FFT2、FFT3、选择器SL1、以及比较器CMP1、CMP2、CMP3。
触发器FF0具有在通常操作模式中输入实际数据的数据输入端子、输入时钟CLK的输入端子和输出端子。
逻辑电路11接收从触发器FF0的输出端子输出的数据，并且执行数据的逻辑运算等。
逻辑电路11的输出分岔成两个路线，其中的一个耦接到触发器FF1并且另一个耦接到故障预先检测电路52中的选择器SL2。
触发器FF1具有在通常操作模式中接收逻辑电路11的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
触发器FF1的输出分岔成两个路线，其中的一个耦接到触发器FF2并且另一个耦接到故障预先检测电路52中的选择器SL1。
触发器FF2具有在通常操作模式中接收触发器FF1的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
选择器SL2接收从逻辑电路11输出的数据以及测试数据tv2。当测试模式信号tm被激活时，选择器SL2将测试数据tv2输出到延迟电路DL。当测试模式信号tm被去激活时，选择器SL2将从逻辑电路11输出的数据输出到延迟电路DL。
延迟电路DL1使选择器SL2的输出信号延迟。延迟电路DL2使延迟电路DL1的输出延迟。延迟电路DL3使延迟电路DL2的输出延迟。
触发器FFT1具有接收延迟电路DL1的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
触发器FFT2具有接收延迟电路DL2的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
触发器FFT3具有接收延迟电路DL3的输出的数据输入端子、输入时钟CLK的时钟端子、以及输出端子。
选择器SL1接收从触发器FF1输出的数据以及测试数据tv1。当测试模式信号tm被激活时，选择器SL1将测试数据tv1输出到比较器CMP1、CMP2、CMP3。当测试模式信号tm被去激活时，选择器SL1将从触发器FF1输出的数据输出到比较器CMP1、CMP2、CMP3。
比较器CMP1在选择器SL1的输出信号和触发器FFT1的输出信号同相时将比较结果信号DS1设定为“高”电平，以及在两个输出信号不同相时将比较结果信号DS1设定为“低”电平。
更具体地，在测试操作模式中，比较器CMP1在测试数据tv1与经过延迟电路DL1和触发器FFT1的测试数据tv2同相时将比较结果信号DS1设定为“高”电平，以及在两个测试数据不同相时将比较结果信号DS1设定为“低”电平。
在通常操作模式中，比较器CMP1在经过触发器FF1的实际数据与经过延迟电路DL1和触发器FFT1的实际数据同相时将比较结果信号DS1设定为“高”电平，以及在两个实际数据不同相时将比较结果信号DS1设定为“低”电平。
比较器CMP2在选择器SL1的输出信号和触发器FFT2的输出信号同相时将比较结果信号DS2设定为“高”电平，以及在两个输出信号不同相时将比较结果信号DS2设定为“低”电平。
更具体地，在测试操作模式中，比较器CMP2在测试数据tv1与经过延迟电路DL1、DL2和触发器FFT2的测试数据tv2同相时将比较结果信号DS2设定为“高”电平，以及在两个测试数据不同相时将比较结果信号DS2设定为“低”电平。
在通常操作模式中，比较器CMP2在经过触发器FF1的实际数据与经过延迟电路DL1、DL2和触发器FFT2的实际数据同相时将比较结果信号DS2设定为“高”电平，以及在两个实际数据不同相时将比较结果信号DS2设定为“低”电平。
比较器CMP3在选择器SL1的输出信号和触发器FFT3的输出信号同相时将比较结果信号DS3设定为“高”电平，以及在两个输出信号不同相时将比较结果信号DS3设定为“低”电平。
更具体地，在测试操作模式中，比较器CMP3在测试数据tv1与经过延迟电路DL1、DL2、DL3和触发器FFT3的测试数据tv2同相时将比较结果信号DS3设定为“高”电平，以及在两个测试数据不同相时将比较结果信号DS3设定为“低”电平。
在通常操作模式中，比较器CMP3在经过触发器FF1的实际数据与经过延迟电路DL1、DL2、DL3和触发器FFT3的实际数据同相时将比较结果信号DS3设定为“高”电平，以及在两个实际数据不同相时将比较结果信号DS3设定为“低”电平。
图12是用于说明通常操作模式中的正常操作（保证操作的温度范围内）的图。
参考图12，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
点B1处的数据被输入到触发器FFT1的数据输入端子。点B1处的数据由于延迟电路DL1的延迟而相对于点C处的数据滞后了时间d1。触发器FFT1与时钟CLK的上升沿#1同步地将它的输出（点B1'处的数据）变为“高”电平。
比较器CMP1比较点C'处的数据和点B1'处的数据。由于点C'处的数据和点B1'处的数据持续地同相，因此比较结果信号DS1持续地保持在“高”电平。
点B2处的数据被输入到触发器FFT2的数据输入端子。点B2处的数据由于延迟电路DL1和DL2的延迟而相对于点C处的数据滞后了时间d2。触发器FFT2与时钟CLK的上升沿#1同步地将它的输出（点B2'处的数据）变为“高”电平。
比较器CMP2比较点C'处的数据和点B2'处的数据。由于点C'处的数据和点B2'处的数据持续地同相，因此比较结果信号DS2持续地保持在“高”电平。
点B3处的数据被输入到触发器FFT3的数据输入端子。点B3处的数据由于延迟电路DL1、DL2和DL3的延迟而相对于点C处的数据滞后了时间d3。触发器FFT3与时钟CLK的上升沿#1同步地将它的输出（点B3'处的数据）变为“高”电平。
比较器CMP3比较点C'处的数据和点B3'处的数据。由于点C'处的数据和点B3'处的数据持续地同相，因此比较结果信号DS3持续地保持在“高”电平。
图13是用于说明在通常操作模式中预先检测到故障时（在温度升高到第1级的情况下）的操作的示例的图。
参考图13，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0(1)。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
点B1处的数据被输入到触发器FFT1的数据输入端子。点B1处的数据由于延迟电路DL1的延迟而相对于点C处的数据滞后了时间d1(1)。触发器FFT1与时钟CLK的上升沿#1同步地将它的输出（点B1'处的数据）变为“高”电平。
比较器CMP1比较点C'处的数据和点B1'处的数据。由于点C'处的数据和点B1'处的数据持续地同相，因此比较结果信号DS1持续地保持在“高”电平。
点B2处的数据被输入到触发器FFT2的数据输入端子。点B2处的数据由于延迟电路DL1和DL2的延迟而相对于点C处的数据滞后了时间d2(1)。触发器FFT2与时钟CLK的上升沿#1同步地将它的输出（点B2'处的数据）变为“高”电平。
比较器CMP2比较点C'处的数据和点B2'处的数据。由于点C'处的数据和点B2'处的数据持续地同相，因此比较结果信号DS2持续地保持在“高”电平。
点B3处的数据被输入到触发器FFT3的数据输入端子。点B3处的数据由于延迟电路DL1、DL2和DL3的延迟而相对于点C处的数据滞后了时间d3(1)。触发器FFT3与时钟CLK的上升沿#2同步地将它的输出（点B3'处的数据）变为“高”电平。
比较器CMP3比较点C'处的数据和点B3'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B3'处的数据不同相，因此比较结果信号DS3在该时段期间变为“低”电平。
图14是用于说明在通常操作模式中预先检测到故障时（在温度升高到第2级的情况下）的操作的另一个示例的图。
参考图14，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0(2)。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
点B1处的数据被输入到触发器FFT1的数据输入端子。点B1处的数据由于延迟电路DL1的延迟而相对于点C处的数据滞后了时间d1(2)。触发器FFT1与时钟CLK的上升沿#1同步地将它的输出（点B1'处的数据）变为“高”电平。
比较器CMP1比较点C'处的数据和点B1'处的数据。由于点C'处的数据和点B1'处的数据持续地同相，因此比较结果信号DS1持续地保持在“高”电平。
点B2处的数据被输入到触发器FFT2的数据输入端子。点B2处的数据由于延迟电路DL1和DL2的延迟而相对于点C处的数据滞后了时间d2(2)。触发器FFT2与时钟CLK的上升沿#2同步地将它的输出（点B2'处的数据）变为“高”电平。
比较器CMP2比较点C'处的数据和点B2'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B2'处的数据不同相，因此比较结果信号DS2在该时段期间变为“低”电平。
点B3处的数据被输入到触发器FFT3的数据输入端子。点B3处的数据由于延迟电路DL1、DL2和DL3的延迟而相对于点C处的数据滞后了时间d3(2)。触发器FFT3与时钟CLK的上升沿#2同步地将它的输出（点B3'处的数据）变为“高”电平。
比较器CMP3比较点C'处的数据和点B3'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B3'处的数据不同相，因此比较结果信号DS3在该时段期间变为“低”电平。
图15是用于说明在通常操作模式中预先检测到故障时（在温度升高到第3级的情况下）的操作的又一个示例的图。
参考图15，点C处的数据被输入到触发器FF1的数据输入端子。点C处的数据相对于时钟CLK的上升沿#0滞后了时间d0(3)。触发器FF1与时钟CLK的上升沿#1同步地将它的输出（点C'处的数据）变为“高”电平。
点B1处的数据被输入到触发器FFT1的数据输入端子。点B1处的数据由于延迟电路DL1的延迟而相对于点C处的数据滞后了时间d1(3)。触发器FFT1与时钟CLK的上升沿#2同步地将它的输出（点B1'处的数据）变为“高”电平。
比较器CMP1比较点C'处的数据和点B1'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B1'处的数据不同相，因此比较结果信号DS1在该时段期间变为“低”电平。
点B2处的数据被输入到触发器FFT2的数据输入端子。点B2处的数据由于延迟电路DL1和DL2的延迟而相对于点C处的数据滞后了时间d2(3)。触发器FFT2与时钟CLK的上升沿#2同步地将它的输出（点B2'处的数据）变为“高”电平。
比较器CMP2比较点C'处的数据和点B2'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B2'处的数据不同相，因此比较结果信号DS2在该时段期间变为“低”电平。
点B3处的数据被输入到触发器FFT3的数据输入端子。点B3处的数据由于延迟电路DL1、DL2和DL3的延迟而相对于点C处的数据滞后了时间d3(3)。触发器FFT3与时钟CLK的上升沿#2同步地将它的输出（点B3'处的数据）变为“高”电平。
比较器CMP3比较点C'处的数据和点B3'处的数据。由于对于从时钟CLK的上升沿#1到上升沿#2的时段点C'处的数据和点B3'处的数据不同相，因此比较结果信号DS3在该时段期间变为“低”电平。
如上面暗示的，本实施例的半导体装置具有与第一实施例的情况相同的有利效果。
此外，根据本实施例，可以通过设置多个延迟电路来检测到故障的严重水平(severity level)。例如，当比较器CMP1已经检测到两个数据不同相时，主CPU核可以警告用户存在故障的可能性。当比较器CMP2已经检测到两个数据不同相时，主CPU核可以警告用户存在故障的高可能性。当比较器CMP3已经检测到两个数据不同相时，主CPU核可以停止供应电源电压。
第三实施例
图16是描绘第三实施例的微型计算机51的配置的图。
图16的微型计算机51与图4的微型计算机1的不同之处在于以下的方面。
来自电路#1中的故障预先检测电路12-1的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且还被发送给控制电路45。当比较结果信号DS已经变为“低”电平时，控制电路45认识到已经被通知表明故障风险的中断并且使电源A开关42断开。
来自电路#2中的故障预先检测电路12-2的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且还被发送给控制电路46。当比较结果信号DS已经变为“低”电平时，控制电路46认识到已经被通知表明故障风险的中断并且使电源B开关43断开。
来自电路#3中的故障预先检测电路12-3和电路#4中的故障预先检测电路12-4的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且还被发送给控制电路47。当比较结果信号DS已经变为“低”电平时，控制电路47认识到已经被通知表明故障风险的中断并且使电源C开关44断开。
如上面暗示的，本实施例的半导体装置具有与第一实施例的情况相同的有利效果。此外，在已经出现故障风险的情况中，在没有CPU核介入的情况下由适当的控制电路使适当的电源开关断开。因此，即使在CPU核中的任意一个由于温度上升等而表现异常的情况下，电源开关也可以被适当地控制。
第四实施例
图17是描绘第四实施例的微型计算机181的配置的图。
图17的微型计算机181与图4的微型计算机1的不同之处在于以下的方面。
来自电路#1中的故障预先检测电路12-1的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且经由端子P1还被发送给在微型计算机181外部的系统。
来自电路#2中的故障预先检测电路12-2的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且经由端子P2还被发送给在微型计算机181外部的系统。
来自电路#3中的故障预先检测电路12-3的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且经由端子P3还被发送给在微型计算机181外部的系统。
来自电路#4中的故障预先检测电路12-4的比较结果信号DS被发送给主CPU核2内的中断控制器32以及用于检查的CPU核3内的中断控制器35，并且经由端子P4还被发送给在微型计算机181外部的系统。
当来自电路#1中的故障预先检测电路12-1的比较结果信号DS已经变为“低”电平时，在微型计算机181外部的系统认识到已经被通知表明故障风险的中断并且经由端子PA将切换信号发送到控制电路45。如果给控制电路45的切换信号为“低”电平，则控制电路45使电源A开关42断开。如果给控制电路45的切换信号为“高”电平，则控制电路45使电源A开关42导通。
当来自电路#2中的故障预先检测电路12-2的比较结果信号DS已经变为“低”电平时，在微型计算机181外部的系统认识到已经被通知表明故障风险的中断并且经由端子PB将切换信号发送到控制电路46。如果给控制电路46的切换信号为“低”电平，则控制电路46使电源B开关43断开。如果给控制电路46的切换信号为“高”电平，则控制电路46使电源B开关43导通。
当来自电路#3中的故障预先检测电路12-3的比较结果信号DS已经变为“低”电平时或者当来自电路#4中的故障预先检测电路12-4的比较结果信号DS已经变为“低”电平时，在微型计算机181外部的系统认识到已经被通知表明故障风险的中断并且经由端子PC将切换信号发送到控制电路47。如果给控制电路47的切换信号为“低”电平，则控制电路47使电源C开关44断开。如果给控制电路47的切换信号为“高”电平，则控制电路47使电源C开关44导通。
如上面暗示的，本实施例的半导体装置具有与第一实施例的情况相同的有利效果。此外，在已经出现故障风险的情况中，通过外部系统的控制使适当的电源开关断开。因此，即使在CPU核中的任意一个由于温度上升等而表现异常的情况下，电源开关也可以被适当地控制。
虽然在上文中已经基于本发明的实施例具体地描述了由本发明的发明人做出的发明，但是将明白本发明不限于所描述的实施例并且可以在没有脱离本发明的范围的情况下在其中进行各种修改。

Claims (9)

1.一种半导体装置，包括：
第一触发器；
第二触发器，被设置在第一触发器的后续级中；以及
故障预先检测电路，被设置在从到第二触发器的数据输入端子的路线分岔出来的路线上，
所述故障预先检测电路包括：
延迟元件，用于使与第二触发器的数据输入端子并行输入的输入数据延迟；
第三触发器，用于接收延迟元件的输出；以及
比较器，用于将第二触发器的输出与第三触发器的输出进行比较，
其中在用于测试所述故障预先检测电路的操作的操作测试模式中，第一测试数据和第二测试数据被输入到所述故障预先检测电路，并且第二测试数据被输入到延迟元件，以及
其中在所述操作测试模式中比较器将第一测试数据和第三触发器的输出进行比较。
2.根据权利要求1所述的半导体装置，
其中所述故障预先检测电路包括：
第一选择器，在所述操作测试模式中将所述第二测试数据输出到延迟元件，并且在通常操作模式中将所述输入数据输出到延迟元件；和
第二选择器，在所述操作测试模式中将所述第一测试数据输出到比较器，并且在通常操作模式中将第二触发器的输出输出到比较器。
3.根据权利要求2所述的半导体装置，
其中所述半导体装置包括用于在由比较器比较的两者不同相的情况下停止给第一触发器和第二触发器的电力供应的开关。
4.根据权利要求3所述的半导体装置，
其中所述半导体装置包括多个电路块，每个电路块以分开的电源电压进行操作，以及
其中所述开关在由比较器比较的两者不同相的情况下停止给包括第一触发器和第二触发器的电路块的电力供应。
5.根据权利要求4所述的半导体装置，
其中所述半导体装置是双核锁步体系结构的微型计算机，所述微型计算机包括：
第一CPU核；
第二CPU核；以及
比较器，将第一CPU核的计算结果与第二CPU核的计算结果进行比较。
6.根据权利要求5所述的半导体装置，
其中在由比较器比较的两者不同相的情况下，中断被通知给第一CPU核和第二CPU核，以及
其中第一CPU核控制所述开关以便停止电力供应。
7.根据权利要求4所述的半导体装置，
其中表示比较器的比较结果的信号被直接发送给所述开关以便停止电力供应。
8.根据权利要求4所述的半导体装置，
其中表示比较器的比较结果的信号被发送给在所述半导体装置外部的实体，并且通过外部的实体的控制使得停止电力供应。
9.一种半导体装置，包括：
第一触发器；
第二触发器，被设置在第一触发器的后续级中；以及
故障预先检测电路，被设置在从到第二触发器的数据输入端子的路线分岔出来的路线上，
所述故障预先检测电路包括：
多级延迟元件，串联地耦接以便使与第二触发器的数据输入端子并行输入的输入数据延迟；
多个第三触发器，所述多个第三触发器中的各个第三触发器接收各个延迟元件的输出；
多个比较器，所述多个比较器中的各个比较器将第二触发器的输出与链接到该比较器的第三触发器的输出进行比较，
其中在用于测试所述故障预先检测电路的操作的操作测试模式中，第一测试数据和第二测试数据被输入到所述故障预先检测电路，并且第二测试数据被输入到所述多级延迟元件中的第一级延迟元件，以及
其中在所述操作测试模式中，各个比较器将第一测试数据和链接到该比较器的第三触发器的输出进行比较。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105373455A (zh) * 2014-08-19 2016-03-02 瑞萨电子株式会社 处理器系统，发动机控制系统和控制方法
CN108512533A (zh) * 2017-02-28 2018-09-07 爱思开海力士有限公司 半导体器件
CN110033812A (zh) * 2017-12-21 2019-07-19 瑞萨电子株式会社 半导体器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11558039B2 (en) 2017-12-01 2023-01-17 Minima Processor Oy Method and arrangement for ensuring valid data at a second stage of a digital register circuit
US20210240823A1 (en) * 2017-12-18 2021-08-05 Nuvoton Technology Corporation System and method for coping with fault injection attacks
WO2020079321A1 (en) * 2018-10-16 2020-04-23 Minima Processor Oy Applications of adaptive microelectronic circuits that are designed for testability

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747070A (zh) * 2004-07-26 2006-03-15 因芬尼昂技术股份公司 半导体电路装置及测试半导体装置系统
CN101042939A (zh) * 2006-03-22 2007-09-26 恩益禧电子股份有限公司 半导体装置及其测试方法
JP2008042367A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置
JP2008256491A (ja) * 2007-04-04 2008-10-23 Matsushita Electric Ind Co Ltd 信号遅延検出用回路及びそれを用いた集積回路の検査方法
US20090147610A1 (en) * 2007-06-12 2009-06-11 Fujitsu Limited Semiconductor device
CN101521499A (zh) * 2008-02-28 2009-09-02 索尼株式会社 相位检测器、相位比较器、以及时钟同步设备
CN101923897A (zh) * 2009-04-23 2010-12-22 瑞萨电子株式会社 半导体集成电路和用于半导体集成电路的测试方法
US20110022909A1 (en) * 2009-07-24 2011-01-27 Laung-Terng Wang Apparatus and method for protecting soft errors

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63755A (ja) * 1986-06-20 1988-01-05 Fujitsu Ltd 半導体記憶装置
JP3077075B2 (ja) * 1993-09-22 2000-08-14 株式会社日立製作所 電力変換装置
EP0653708B1 (en) * 1993-10-15 2000-08-16 Hitachi, Ltd. Logic circuit having error detection function, redundant resource management method, and fault tolerant system using it
US5815512A (en) * 1994-05-26 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory testing device
JPH0875825A (ja) * 1994-09-09 1996-03-22 Fujitsu Ltd 試験回路及びその試験方法並びに試験回路を用いた試験方法
US5923830A (en) * 1997-05-07 1999-07-13 General Dynamics Information Systems, Inc. Non-interrupting power control for fault tolerant computer systems
TW428092B (en) * 1998-05-20 2001-04-01 Advantest Corp Semiconductor test system
US6981176B2 (en) * 1999-05-10 2005-12-27 Delphi Technologies, Inc. Secured microcontroller architecture
US6693436B1 (en) * 1999-12-23 2004-02-17 Intel Corporation Method and apparatus for testing an integrated circuit having an output-to-output relative signal
JP4174167B2 (ja) * 2000-04-04 2008-10-29 株式会社アドバンテスト 半導体集積回路の故障解析方法および故障解析装置
JP4488595B2 (ja) * 2000-06-08 2010-06-23 株式会社アドバンテスト テストパターン生成方法
JP2002107425A (ja) * 2000-09-29 2002-04-10 Hitachi Ltd 半導体集積回路
JP2002181893A (ja) * 2000-12-11 2002-06-26 Mitsubishi Electric Corp 半導体装置の検査方法および検査装置
JP2003035747A (ja) * 2001-07-19 2003-02-07 Mitsubishi Electric Corp 半導体検査システムおよび半導体検査方法
JP2003036697A (ja) * 2001-07-25 2003-02-07 Mitsubishi Electric Corp 半導体メモリのテスト回路および半導体メモリデバイス
JP2003234647A (ja) * 2002-02-13 2003-08-22 Allied Tereshisu Kk 半導体デバイス用誤動作抑制回路
KR100988486B1 (ko) * 2002-03-08 2010-10-20 주식회사 아도반테스토 반도체 시험 장치 및 그 타이밍 측정 방법
US7126366B2 (en) * 2002-06-10 2006-10-24 Advantest Corp. Semiconductor test apparatus
KR100545748B1 (ko) * 2002-08-09 2006-01-24 마쯔시다덴기산교 가부시키가이샤 반도체 집적회로 장치의 설계 방법 및 설계 장치
WO2004057354A1 (ja) * 2002-12-20 2004-07-08 Advantest Corporation 半導体試験装置
JP4232477B2 (ja) * 2003-02-13 2009-03-04 パナソニック株式会社 半導体集積回路の検証方法
EP1653239B1 (en) * 2003-05-15 2007-11-14 Advantest Corporation Test apparatus with waveform formatter
JP2005300308A (ja) * 2004-04-09 2005-10-27 Oki Electric Ind Co Ltd 半導体集積回路
EP1757947A4 (en) * 2004-06-17 2010-07-14 Advantest Corp TEST DEVICE AND TEST METHOD
JP2006269477A (ja) * 2005-03-22 2006-10-05 Seiko Epson Corp 半導体集積回路
JP2006352304A (ja) * 2005-06-14 2006-12-28 Renesas Technology Corp 半導体集積回路
JP4762754B2 (ja) * 2006-02-17 2011-08-31 富士通セミコンダクター株式会社 半導体装置および電子装置
US7970565B2 (en) * 2006-02-27 2011-06-28 Advantest Corporation Measuring device, test device, electronic device, program, and recording medium
JP5173216B2 (ja) * 2006-04-18 2013-04-03 パナソニック株式会社 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法
JP4684942B2 (ja) * 2006-05-10 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置及び観測用フリップフロップの配置方法
JP4984214B2 (ja) * 2006-05-11 2012-07-25 日産自動車株式会社 シリンダブロック用鉄系溶射薄膜及びシリンダブロック
JP2007309733A (ja) * 2006-05-17 2007-11-29 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の検査方法
JP2008028345A (ja) * 2006-07-25 2008-02-07 Matsushita Electric Ind Co Ltd 誤動作検知回路を含む半導体集積回路とその設計方法
JP5153766B2 (ja) * 2007-03-22 2013-02-27 株式会社アドバンテスト データ受信回路それを利用した試験装置
DE112008001172T5 (de) * 2007-04-27 2010-06-02 Advantest Corp. Prüfgerät und Prüfverfahren
US7827454B2 (en) * 2007-07-17 2010-11-02 Renesas Electronics Corporation Semiconductor device
US8132136B2 (en) * 2007-08-06 2012-03-06 International Business Machines Corporation Dynamic critical path detector for digital logic circuit paths
JP2009048674A (ja) * 2007-08-14 2009-03-05 Nec Electronics Corp 半導体集積回路
JP5023983B2 (ja) * 2007-11-14 2012-09-12 横河電機株式会社 半導体試験装置
JP2009150726A (ja) * 2007-12-19 2009-07-09 Panasonic Corp 半導体装置
JP2009290857A (ja) * 2008-01-11 2009-12-10 Toshiba Corp 半導体装置
KR101138196B1 (ko) * 2008-01-23 2012-05-14 가부시키가이샤 어드밴티스트 시험 장치
US7834639B2 (en) * 2008-01-30 2010-11-16 Advantest Corporation Jitter injection circuit, pattern generator, test apparatus, and electronic device
JP5301299B2 (ja) * 2008-01-31 2013-09-25 株式会社半導体エネルギー研究所 半導体装置
US7923733B2 (en) * 2008-02-07 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2009200739A (ja) * 2008-02-20 2009-09-03 Panasonic Corp 半導体集積回路
KR100929835B1 (ko) * 2008-02-29 2009-12-07 주식회사 하이닉스반도체 안정적인 초기 동작을 수행하는 반도체 메모리 장치
KR100951567B1 (ko) * 2008-02-29 2010-04-09 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치
US8384406B2 (en) * 2008-04-14 2013-02-26 Advantest Corporation Semiconductor test apparatus and test method
JP5292925B2 (ja) * 2008-05-30 2013-09-18 富士通株式会社 半導体集積回路及びその制御方法、並びに情報処理装置
JP2010092306A (ja) * 2008-10-08 2010-04-22 Nec Electronics Corp データ処理装置
KR101547302B1 (ko) * 2009-02-09 2015-08-26 삼성전자주식회사 펄스 기반 플립플롭의 클럭 스큐 흡수특성을 고려한 셋업 시간 측정 방법
WO2010101029A1 (ja) * 2009-03-03 2010-09-10 日本電気株式会社 半導体集積回路設計装置、半導体集積回路設計方法、及び半導体集積回路設計プログラム
US8489947B2 (en) * 2010-02-15 2013-07-16 Mentor Graphics Corporation Circuit and method for simultaneously measuring multiple changes in delay
US8555124B2 (en) * 2010-06-07 2013-10-08 Arm Limited Apparatus and method for detecting an approaching error condition
US8222943B2 (en) * 2010-09-22 2012-07-17 Freescale Semiconductor, Inc. Master-slave flip-flop with timing error correction

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747070A (zh) * 2004-07-26 2006-03-15 因芬尼昂技术股份公司 半导体电路装置及测试半导体装置系统
CN101042939A (zh) * 2006-03-22 2007-09-26 恩益禧电子股份有限公司 半导体装置及其测试方法
JP2008042367A (ja) * 2006-08-03 2008-02-21 Renesas Technology Corp 半導体装置
JP2008256491A (ja) * 2007-04-04 2008-10-23 Matsushita Electric Ind Co Ltd 信号遅延検出用回路及びそれを用いた集積回路の検査方法
US20090147610A1 (en) * 2007-06-12 2009-06-11 Fujitsu Limited Semiconductor device
CN101521499A (zh) * 2008-02-28 2009-09-02 索尼株式会社 相位检测器、相位比较器、以及时钟同步设备
CN101923897A (zh) * 2009-04-23 2010-12-22 瑞萨电子株式会社 半导体集成电路和用于半导体集成电路的测试方法
US20110022909A1 (en) * 2009-07-24 2011-01-27 Laung-Terng Wang Apparatus and method for protecting soft errors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105373455A (zh) * 2014-08-19 2016-03-02 瑞萨电子株式会社 处理器系统，发动机控制系统和控制方法
CN105373455B (zh) * 2014-08-19 2020-08-28 瑞萨电子株式会社 处理器系统，发动机控制系统和控制方法
CN108512533A (zh) * 2017-02-28 2018-09-07 爱思开海力士有限公司 半导体器件
CN110033812A (zh) * 2017-12-21 2019-07-19 瑞萨电子株式会社 半导体器件

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